JP2020205646A - 撮像装置 - Google Patents
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Abstract
Description
換膜を有する積層型センサとを比較して素子機能およびセンサ性能を決定するそれぞれの要因を表している。表1から分かるように、従来のSiセンサでは、感度・飽和電子数はいずれもフォトダイオードの性能によって決定される。これに対して、光電変換膜を有する積層型センサでは、感度は光電変換膜の面積とその量子効率に依存し、飽和電子数は電荷蓄積ノードの容量に依存する。これによると、電荷蓄積ノードの容量を増大すればする程、飽和電子数はますます増加する。しかしながら、電荷蓄積ノードの容量の増大には大きな副作用がある。
第1光電変換部と、
前記第1光電変換部に電気的に接続された第1信号処理回路と、
を有する第1撮像セルと、
第2光電変換部と、
前記第2光電変換部に電気的に接続された第2信号処理回路と、
を有する第2撮像セルと、
を備え、
前記第1信号処理回路は、前記第1光電変換部で発生した電気信号を検出する第1信号検出回路と、第1容量素子と前記第1容量素子よりも容量値が大きい第2容量素子とが直列に接続された容量回路と、前記第1光電変換部で発生した前記電気信号を負帰還させる第1帰還経路を形成する第1フィードバック回路と、を含み、
前記第1光電変換部は、第1画素電極と、前記第1画素電極に接する第1光電変換領域とを有し、
前記第1信号検出回路は、前記第1画素電極にゲートが接続され、前記第1画素電極の電位に応じた信号電圧を増幅して出力する第1トランジスタと、前記第1画素電極にソースおよびドレインの一方が接続された第2トランジスタと、を含み、
前記第1フィードバック回路は、前記第1光電変換部で発生した前記電気信号を前記第2トランジスタの前記ソースおよび前記ドレインの他方に負帰還させ、
前記容量回路は、前記第1画素電極と基準電位との間に設けられており、
前記第2信号処理回路は、前記第2光電変換部で発生した電気信号を検出する第2信号検出回路と、一端が前記第2光電変換部に電気的に接続された第3容量素子と、前記電気信号を負帰還させる第2帰還経路を形成する第2フィードバック回路と、を含み、
前記第2光電変換部は、第2画素電極と、前記第2画素電極に接する第2光電変換領域とを有し、
前記第2信号検出回路は、前記第2画素電極にゲートが接続され、前記第2画素電極の電位に応じた信号電圧を増幅して出力する第3トランジスタと、前記第2画素電極にソースおよびドレインの一方が接続された第4トランジスタとを含み、
前記第2フィードバック回路は、前記第2光電変換部で発生した前記電気信号を前記第4トランジスタの前記ソースおよび前記ドレインの他方に負帰還させている、撮像装置。
第1光電変換部と、
前記第1光電変換部に電気的に接続された第1信号処理回路と、
を有する第1撮像セルと、
第2光電変換部と、
前記第2光電変換部に電気的に接続された第2信号処理回路と、
を有する第2撮像セルと、
を備え、
前記第1信号処理回路は、前記第1光電変換部で発生した電気信号を検出する第1信号検出回路と、第1容量素子と前記第1容量素子よりも容量値が大きい第2容量素子とが直列に接続された容量回路と、前記第1光電変換部で発生した前記電気信号を負帰還させる第1帰還経路を形成する第1フィードバック回路と、を含み、
前記第1光電変換部は、第1画素電極と、前記第1画素電極に接する第1光電変換領域とを有し、
前記第1信号検出回路は、前記第1画素電極にゲートが接続され、前記第1画素電極の
電位に応じた信号電圧を増幅して出力する第1トランジスタと、前記第1画素電極にソースおよびドレインの一方が接続された第2トランジスタと、前記第2トランジスタのドレインおよびソースの他方にソースおよびドレインの一方が接続された第5トランジスタと、を含み、
前記第1フィードバック回路は、前記第1光電変換部で発生した前記電気信号を前記第5トランジスタの前記ソースおよび前記ドレインの他方に負帰還させ、
前記容量回路は、前記第1画素電極と基準電位との間に設けられており、
前記第2信号処理回路は、前記第2光電変換部で発生した電気信号を検出する第2信号検出回路と、一端が前記第2光電変換部に電気的に接続された第3容量素子と、前記電気信号を負帰還させる第2帰還経路を形成する第2フィードバック回路と、を含み、
前記第2光電変換部は、第2画素電極と、前記第2画素電極に接する第2光電変換領域とを有し、
前記第2信号検出回路は、前記第2画素電極にゲートが接続され、前記第2画素電極の電位に応じた信号電圧を増幅して出力する第3トランジスタと、前記第2画素電極にソースおよびドレインの一方が接続された第4トランジスタとを含み、
前記第2フィードバック回路は、前記第2光電変換部で発生した前記電気信号を前記第4トランジスタの前記ソースおよび前記ドレインの他方に負帰還させている、撮像装置。
前記第1容量素子は、前記第2トランジスタの前記ソースと前記ドレインとの間に接続されている、項目1または2に記載の撮像装置。
前記第1フィードバック回路は、前記第1トランジスタおよび第1反転増幅器を前記第1帰還経路の一部に含み、前記第1光電変換部で発生した前記電気信号を、前記第1トランジスタおよび前記第2反転増幅器を介して、前記第2トランジスタの前記ソースおよび前記ドレインの他方に負帰還させ、
前記第2フィードバック回路は、前記第3トランジスタおよび第2反転増幅器を前記第2帰還経路の一部に含み、前記第2光電変換部で発生した前記電気信号を、前記第3トランジスタおよび前記第2反転増幅器を介して、前記第4トランジスタの前記ソースおよび前記ドレインの他方に負帰還させる、項目1から3のいずれかに記載の撮像装置。
前記第2容量素子は、前記第2トランジスタの前記ソースまたは前記ドレインに接続されている、項目1から4のいずれかに記載の撮像装置。
前記第1および第2撮像セルを複数備え、複数の第1および第2撮像セルは1次元また
は2次元に配列されている、項目1から5のいずれかに記載の撮像装置。
前記複数の第1撮像セルの各々と前記複数の第2撮像セルの各々とは、互いに隣接して配置される、項目6に記載の撮像装置。
複数の画素を有する撮像装置であり、
各画素は、
第1光電変換部と、接続部分を介して、前記第1光電変換部に電気的に接続された第1信号処理回路とを有する第1撮像セルと、
第2光電変換部と、接続部分を介して、前記第2光電変換部に電気的に接続された第2信号処理回路とを有する第2撮像セルと、
を備え、
前記第1光電変換部は、第1画素電極と、前記第1画素電極に接する第1光電変換領域とを有し、前記第2光電変換部は、第2画素電極と、前記第2画素電極に接する第2光電変換領域とを有し、
前記第1信号処理回路と前記第2信号処理回路は、異なる回路構成を備え、前記第1信号処理回路はノイズを低減する構成を含む、撮像装置。
前記第1信号処理回路は、前記第1光電変換部で発生した電気信号を検出する第1信号検出回路、を含み、
前記第1信号検出回路は、前記第1画素電極にゲートが接続され、前記第1画素電極の電位に応じた信号電圧を増幅して出力する第1トランジスタと、前記の第1画素電極にソースまたはドレインの一方が接続された第2トランジスタとを含み、
前記第2信号処理回路は、前記第2光電変換部で発生した電気信号を検出する第2信号検出回路、を含み、
前記第2信号検出回路は、前記第2画素電極にゲートが接続され、前記第2画素電極の電位に応じた信号電圧を増幅して出力する第3トランジスタと、前記第2画素電極にソースまたはドレインの一方が接続された第4トランジスタ2とを含み、
前記第1トランジスタと前記第3トランジスタ、または、前記第2トランジスタと前記第4トランジスタのトランジスタサイズは異なる、項目8に記載の撮像装置。
前記第1信号処理回路は、前記第1光電変換部で発生した電気信号を検出する第1信号検出回路と、前記第1光電変換部で発生した前記電気信号を負帰還させる第1の帰還経路を形成する第1フィードバック回路と、を含み、
前記第1信号検出回路は、前記第1画素電極にゲートが接続され、前記第1画素電極の電位に応じた信号電圧を増幅して出力する第1トランジスタと、前記第1画素電極にソースまたはドレインの一方が接続された第2トランジスタとを含み、
前記第2信号処理回路は、前記第2光電変換部で発生した電気信号を検出する第2信号検出回路、を含み、
前記第2信号検出回路は、前記第2画素電極にゲートが接続され、前記第2画素電極の
電位に応じた信号電圧を増幅して出力する第3トランジスタと、前記第2画素電極にソースまたはドレインの一方が接続された第4トランジスタとを含む、項目8に記載の撮像装置。
前記第1信号処理回路は、前記第1光電変換部で発生した電気信号を検出する第1信号検出回路と、前記第1光電変換部で発生した前記電気信号を負帰還させる第1の帰還経路を形成する第1フィードバック回路と、を含み、
前記第1信号検出回路は、前記第1画素電極にゲートが接続され、前記第1画素電極の電位に応じた信号電圧を増幅して出力する第1トランジスタと、前記第1画素電極にソースまたはドレインの一方が接続された第2トランジスタとを含み、
前記第2信号処理回路は、前記第2光電変換部で発生した電気信号を検出する第2信号検出回路と、前記第2光電変換部で発生した前記電気信号を負帰還させる第2の帰還経路を形成する第2フィードバック回路と、を含み、
前記第2信号検出回路は、前記第2画素電極にゲートが接続され、前記第2画素電極の電位に応じた信号電圧を増幅して出力する第3トランジスタと、前記第2画素電極にソースまたはドレインの一方が接続された第4トランジスタとを含み、
前記第1トランジスタと前記第3のトランジスタ、または、前記第2トランジスタと前記第4トランジスタ2のトランジスタサイズ、または、前記第1フィードバック回路と前記第2フィードバック回路は異なる、項目8に記載の撮像装置。
前記第1信号処理回路は、前記第1光電変換部で発生した電気信号を検出する第1信号検出回路と、一端が前記接続部分に電気的に接続された第1容量素子と前記第1容量素子よりも容量値が大きい第2容量素子とが直列に接続された容量回路と、前記第1光電変換部で発生した前記電気信号を負帰還させる第1の帰還経路を形成する第1フィードバック回路と、を含み、
前記第1信号検出回路は、前記第1画素電極にゲートが接続され、前記第1画素電極の電位に応じた信号電圧を増幅して出力する第1トランジスタと、前記第1画素電極にソースまたはドレインの一方が接続された第2トランジスタとを含み、
前記第2信号処理回路は、前記第2光電変換部で発生した電気信号を検出する第2信号検出回路、を含み、
前記第2信号検出回路は、前記第2画素電極にゲートが接続され、前記第2画素電極の電位に応じた信号電圧を増幅して出力する第3トランジスタと、前記第2画素電極にソースまたはドレインの一方が接続された第4トランジスタとを含む、項目8に記載の撮像装置。
前記第1信号処理回路は、前記第1光電変換部で発生した電気信号を検出する第1信号検出回路と、一端が前記接続部分に電気的に接続された第1容量素子と前記第1容量素子よりも容量値が大きい第2容量素子とが直列に接続された容量回路と、前記第1光電変換部で発生した前記電気信号を負帰還させる第1の帰還経路を形成する第1フィードバック回路と、を含み、
前記第1信号検出回路は、前記第1画素電極にゲートが接続され、前記第1画素電極の電位に応じた信号電圧を増幅して出力する第1トランジスタと、前記第1画素電極にソースまたはドレインの一方が接続された第2トランジスタとを含み、
前記第2信号処理回路は、前記第2光電変換部で発生した電気信号を検出する第2信号検出回路と、前記第2光電変換部で発生した前記電気信号を負帰還させる第2の帰還経路を形成する第2フィードバック回路と、を含み、
前記第2信号検出回路は、前記第2画素電極にゲートが接続され、前記第2画素電極の
電位に応じた信号電圧を増幅して出力する第3トランジスタと、前記第2画素電極にソースまたはドレインの一方が接続された第4トランジスタとを含む、項目8に記載の撮像装置。
前記第1信号処理回路は、前記第1光電変換部で発生した電気信号を検出する第1信号検出回路と、一端が前記接続部分に電気的に接続された第1容量素子と前記第1容量素子よりも容量値が大きい第2容量素子とが直列に接続された容量回路と、前記第1光電変換部で発生した前記電気信号を負帰還させる第1の帰還経路を形成する第1フィードバック回路と、を含み、
前記第1信号検出回路は、前記第1画素電極にゲートが接続され、前記第1画素電極の電位に応じた信号電圧を増幅して出力する第1トランジスタと、前記第1画素電極にソースまたはドレインの一方が接続された第2トランジスタとを含み、
前記第2信号処理回路は、前記第2光電変換部で発生した電気信号を検出する第2信号検出回路と、一端が前記接続部分に電気的に接続された第3容量素子と前記第3容量素子よりも容量値が大きい第4容量素子とが直列に接続された容量回路と、前記第2光電変換部で発生した前記電気信号を負帰還させる第2の帰還経路を形成する第2フィードバック回路と、を含み、
前記第2信号検出回路は、前記第2画素電極にゲートが接続され、前記第2画素電極の電位に応じた信号電圧を増幅して出力する第3トランジスタと、前記第2画素電極にソースまたはドレインの一方が接続された第4トランジスタとを含み、
前記第1トランジスタと前記第3のトランジスタ、または、前記第2トランジスタと前記第4トランジスタのトランジスタサイズ、または、前記第1のフィードバック回路と前記第2フィードバック回路、または、第1容量素子と第3容量素子、または、第2容量素子と第4容量素子は異なる、項目8に記載の撮像装置。
前記第2信号処理回路は、一端が前記第2光電変換部に電気的に接続された第5容量素子、を備える、項目8から14のいずれかに記載の撮像装置。
前記第1容量素子は、前記第2トランジスタのソースとドレインとの間に接続されている、項目12から15のいずれかに記載の撮像装置。
前記第2容量素子は、前記第2トランジスタのソースまたはドレインの一方と、基準電圧の間に接続されている、項目12から16のいずれかに記載の撮像装置。
前記第3容量素子は、前記第4トランジスタのソースとドレインとの間に接続されている、項目14に記載の撮像装置。
前記第4容量素子は、前記第4トランジスタのソースまたはドレインの一方と、基準電圧の間に接続されている、項目14または16から18のいずれかに記載の撮像装置。
前記第1フィードバック回路は、前記第1トランジスタおよび第1の反転増幅器を前記第1の帰還経路の一部に含み、前記第1光電変換部で発生した前記電気信号を、前記第1トランジスタおよび前記第の1反転増幅器を介して、前記第2トランジスタの前記ソース
またはドレインの他方に負帰還させ、
前記第2フィードバック回路は、前記第3トランジスタおよび第2反転増幅器を前記第2の帰還経路の一部に含み、前記第2光電変換部で発生した前記電気信号を、前記第3トランジスタおよび前記第2の反転増幅器を介して、前記第4トランジスタの前記ソースまたはドレインの他方に負帰還させる、項目8から19のいずれかに記載の撮像装置。
前記第1フィードバック回路は、前記第1トランジスタを前記第1の帰還経路の一部に含み、前記第1光電変換部で発生した前記電気信号を、前記第1トランジスタを介して、第5トランジスタのソースまたはドレインの他方に負帰還させ、
前記第2フィードバック回路は、前記第3トランジスタを前記第2の帰還経路の一部に含み、前記第2光電変換部で発生した前記電気信号を、前記第3トランジスタを介して、第6トランジスタの前記ソースまたはドレインの他方に負帰還させる、項目8から20のいずれかに記載の撮像装置。
前記第1フィードバック回路は、前記第1トランジスタに加え、前記第1トランジスタの出力の選択、非選択を決定する第7トランジスタを前記第1の帰還経路の一部に含み、前記第1光電変換部で発生した前記電気信号を、前記第1トランジスタ、第7トランジスタを介して、前記第1フィードバック回路の帯域制限を行う第5トランジスタのソースまたはドレインの他方に負帰還させ、
前記第2トランジスタに加え、前記第2トランジスタの出力の選択、非選択を決定する第8トランジスタを前記第2の帰還経路の一部に含み、前記第2光電変換部で発生した前記電気信号を、前記第2トランジスタ、第8のトランジスタを介して、前記第2フィードバック回路の帯域制限を行う第6トランジスタのソースまたはドレインの他方に負帰還させる、項目8から19のいずれかに記載の撮像装置。
前記第1フィードバック回路は、前記第1トランジスタは前記第1の帰還経路の一部に含みまず、前記第1光電変換部で発生した前記電気信号を、前記第1トランジスタのソースまたはドレインとゲインを介して、負帰還させ、
前記第2フィードバック回路は、前記第3トランジスタを前記第2の帰還経路の一部に含み、前記第2光電変換部で発生した前記電気信号を、前記第3トランジスタを介して、第6トランジスタの前記ソースまたはドレインの他方に負帰還させる、項目8から19のいずれかに記載の撮像装置。
前記第2信号処理回路は、前記第2光電変換部で発生した電気信号を検出する第2信号検出回路、を含み、
前記第2信号検出回路は、前記第2画素電極にソースまたはドレインの一方と、前記第1光電変換部の出力部の間に接続された第14トランジスタを含む、項目8に記載の撮像装置。
前記第2信号処理回路は、前記第2画素電極に接続された第5容量素子を備える、項目8から24のいずれかに記載の撮像装置。
前記第1トランジスタのゲート幅は、前記第3トランジスタのゲート幅よりも大きく、または、前記第2トランジスタのゲート長は、前記第4トランジスタのゲート長よりも大
きい、項目8から25のいずれかに記載の撮像装置。
前記第1および第2の撮像セルを複数備え、複数の第1および第2撮像セルは1次元または2次元に配列されている、項目8から26のいずれかに記載の撮像装置。
前記第1の撮像セルと前記第2の撮像セルとは、互いに隣接して配置される、項目27に記載の撮像装置。
前記第1の撮像セルは、前記第1光電変換部が生成する第1の電荷を蓄積し、
前記第2の撮像セルは、前記第2光電変換部が生成する第2の電荷を蓄積し、
前記第2の撮像セルにおける前記第2の電荷の蓄積時間は、前記第1の撮像セルにおける前記第1の電荷の蓄積時間よりも長い、項目8から28のいずれかに記載の撮像装置。
項目1から29のいずれかに記載の撮像装置と、
前記撮像装置に被写体像を結像する光学系と、
信号処理を行う信号処理部と、を備えるカメラシステム。
光電変換により第1の信号を生成する第1光電変換部と、
前記第1光電変換部に電気的に接続され、前記第1の信号を検出する第1信号検出回路と、
を含む第1撮像セルと、
光電変換により第2の信号を生成する第2光電変換部と、
ソースおよびドレインの一方が前記第2光電変換部に電気的に接続され、ソースおよびドレインの他方が前記第1光電変換部に電気的に接続される第2リセットトランジスタと、
一端が前記第2光電変換部に電気的に接続され、他端が基準電位に設定された第1容量素子と、
を含む第2撮像セルと、
を備える、撮像装置。
反転増幅器を含む第1フィードバック回路をさらに備え、
前記第1光電変換部は、第1画素電極と、前記第1画素電極に接する第1光電変換領域とを有し、
前記第1信号検出回路は、前記第1画素電極にゲートが電気的に接続され、前記第1の信号を検出する第1増幅トランジスタと、前記第1画素電極にソースおよびドレインの一方が電気的に接続され、前記第1の信号をリセットする第1リセットトランジスタと、を含み、
前記第1フィードバック回路は、前記第1増幅トランジスタ、前記反転増幅器、および前記第1リセットトランジスタを介して、前記第1画素電極の電位を負帰還させる帰還経路を形成する、項目31に記載の撮像装置。
前記第1信号検出回路は、一端が前記第1画素電極に電気的に接続された第1容量素子と、前記第1容量素子よりも容量値が大きく、一端が前記第1容量素子の他端に電気的に
接続され、他端が基準電位に設定された第2容量素子と、ソースおよびドレインの一方が前記第1容量素子の前記他端に接続された第1帯域制御トランジスタと、をさらに含み、
前記第1フィードバック回路は、前記第1増幅トランジスタ、前記反転増幅器、前記第1帯域制御トランジスタ、および前記第1容量素子を介して、前記第1画素電極の電位を負帰還させる帰還経路を形成する、項目31に記載の撮像装置。
前記第1リセットトランジスタのソースおよびドレインの他方は、前記第1帯域制御トランジスタのソースおよびドレインの前記一方に電気的に接続されている、項目33に記載の撮像装置。
前記第1リセットトランジスタのソースおよびドレインの他方は、前記第1帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されている、項目33に記載の撮像装置。
第1フィードバック回路をさらに備え、
前記第1光電変換部は、第1画素電極と、前記第1画素電極に接する第1光電変換領域とを有し、
前記第1信号検出回路は、前記第1画素電極にゲートが電気的に接続され、前記第1の信号を検出する第1増幅トランジスタと、前記第1画素電極にソースおよびドレインの一方が電気的に接続され、前記第1の信号をリセットする第1リセットトランジスタと、一端が前記第1画素電極に電気的に接続された第1容量素子と、前記第1容量素子よりも容量値が大きく、一端が前記第1容量素子の他端に電気的に接続され、他端が基準電位に設定された第2容量素子と、ソースおよびドレインの一方が前記第1容量素子の前記他端に接続された第1帯域制御トランジスタと、を含み、
前記第1増幅トランジスタのソースおよびドレインの一方は、前記第1帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されており、
前記第1フィードバック回路は、前記第1増幅トランジスタ、前記第1帯域制御トランジスタ、および前記第1容量素子を介して、前記第1画素電極の電位を負帰還させる帰還経路を形成する、項目31に記載の撮像装置。
前記第1リセットトランジスタのソースおよびドレインの他方は、前記第1帯域制御トランジスタのソースおよびドレインの前記一方に電気的に接続されている、項目36に記載の撮像装置。
前記第1リセットトランジスタのソースおよびドレインの他方は、前記第1帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されている、項目36に記載の撮像装置。
第1フィードバック回路をさらに備え、
前記第1光電変換部は、第1画素電極と、前記第1画素電極に接する第1光電変換領域とを有し、
前記第1信号検出回路は、前記第1画素電極にゲートが電気的に接続され、前記第1の信号を検出する第1増幅トランジスタと、前記第1画素電極にソースおよびドレインの一方が電気的に接続され、前記第1の信号をリセットする第1リセットトランジスタと、一
端が前記第1画素電極に電気的に接続された第1容量素子と、前記第1容量素子よりも容量値が大きく、一端が前記第1容量素子の他端に電気的に接続され、他端が基準電位に設定された第2容量素子と、ソースおよびドレインの一方が前記第1容量素子の前記他端に接続された第1帯域制御トランジスタと、ソースおよびドレインの一方が前記第1増幅トランジスタのソースおよびドレインの一方に電気的に接続された第1選択トランジスタと、を含み、
前記第1選択トランジスタのソースおよびドレインの他方は、前記第1帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されており、
前記第1フィードバック回路は、前記第1増幅トランジスタ、前記第1選択トランジスタ、前記第1帯域制御トランジスタ、および前記第1容量素子を介して、前記第1画素電極の電位を負帰還させる帰還経路を形成する、項目31に記載の撮像装置。
前記第1リセットトランジスタのソースおよびドレインの他方は、前記第1帯域制御トランジスタのソースおよびドレインの前記一方に電気的に接続されている、請求項30に記載の撮像装置。
前記第1リセットトランジスタのソースおよびドレインの他方は、前記第1帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されている、項目39に記載の撮像装置。
前記第1光電変換部は、第1画素電極と、前記第1画素電極に接する第1光電変換領域とを有し、
前記第1信号検出回路は、前記第1画素電極にゲートが電気的に接続され、前記第1の信号を検出する第1増幅トランジスタと、前記第1画素電極にソースおよびドレインの一方が電気的に接続され、前記第1の信号をリセットする第1リセットトランジスタと、一端が前記第1画素電極に電気的に接続された第1容量素子と、前記第1容量素子よりも容量値が大きく、一端が前記第1容量素子の他端に電気的に接続され、他端が基準電位に設定された第2容量素子と、ソースおよびドレインの一方が前記第1容量素子の前記他端に接続された第1帯域制御トランジスタと、第1フィードバック回路と、を含み、
前記第1帯域制御トランジスタのゲートは、前記第1画素電極に電気的に接続されており、
前記第1フィードバック回路は、前記第1帯域制御トランジスタ、および前記第1容量素子を介して、前記第1画素電極の電位を負帰還させる帰還経路を形成する、項目31に記載の撮像装置。
前記第1リセットトランジスタのソースおよびドレインの他方は、前記第1帯域制御トランジスタのソースおよびドレインの前記一方に電気的に接続されている、項目42に記載の撮像装置。
前記第1リセットトランジスタのソースおよびドレインの他方は、前記第1帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されている、項目42に記載の撮像装置。
撮像セルによって「低ノイズ高感度撮像」を行うことができる。第2撮像セルは、高飽和特性を必要するが、光量が多く、ショットノイズの影響の大きい明るいシーンの撮像を担うので、低ノイズ特性を特に必要としない。第2撮像セルによって「高飽和低感度撮像」を行うことができる。従って、従来に比べて明暗差の大きな被写体まで、白飛びおよび黒潰れなく撮像できる。つまり、図2に示すような、さらに望ましい撮像セル特性を実現できる。さらに、本構成では、2つの撮像セルによって、高感度撮像と低感度撮像とを同時に行うことができるので、これらの撮像間の時間ずれが抑制される。
図4から図6Bを参照しながら、本実施の形態による撮像装置100の構造を説明する。以下、半導体基板としてp型シリコンの基板を用いた構造例を説明する。また、信号電荷として正孔を利用する例を示す。なお、信号電荷として電子を用いても構わない。
図4は、撮像装置100の構造の一例を模式的に示している。撮像装置100は、2次元に配列された複数の単位画素1を備えている。なお、実際には、数百万個の単位画素1が2次元に配列され得るが、図4は、そのうちの2×2の行列状に配置された単位画素1に着目してその様子を示している。なお、撮像装置100は、ラインセンサであっても構わない。その場合、複数の単位画素1は、1次元(行方向または列方向)に配列され得る。
、画素信号を第1の水平走査回路3に伝達する。電源配線8は、すべての単位画素1aに電源電圧(例えばVDD)を供給する。フィードバック信号線10は、後述する反転増幅器11からのフィードバック信号を単位画素1の第1撮像セル1aに伝達する。第2撮像セル1a’においても、第1撮像セル1aと同様に各種の信号線が配線されており、それぞれの回路が各信号線を制御する。ただし、第1撮像セル1aと第2撮像セル1a’のリセット信号線6、6’、アドレス信号線7、7’は画素の構成次第で共通化することが可能である。また、フィードバック信号線10、10’、第1反転増幅器11、第2反転増幅器11’は画素の構成次第で共通化および省略することが可能である。またそれに伴い、第1の垂直走査回路2、第2の垂直走査回路2’、第1の水平走査回路3、および第2の水平走査回路3’も画素の構成次第で共通化することが可能である。
次に、図5、図6Aを参照しながら、第1および第2撮像セル1a、1a’(単位画素1)の回路構成例を説明する。
された信号を選択的に出力する。第2リセットトランジスタM22のソースおよびドレインの一方は、読み出しノードFD2に接続される。第2リセットトランジスタM22は、第2光電変換部PC2の第2画素電極に接続された読み出しノードFD2をリセット(初期化)する。
図7から図10を参照しながら、第2の実施の形態による単位画素1の回路構成例を説明する。
1増幅トランジスタM10で増幅された信号を選択的に出力する。第1リセットトランジスタM13のソースおよびドレインの一方は、読み出しノードFD1に接続される。第1リセットトランジスタM13は、第1光電変換部PC1第1画素電極に接続された読み出しノードFD1をリセット(初期化)する。
らない。
Cc2は第4容量素子Cs2に直列に接続されている。この構成によると、第1撮像セル1aを用いて低ノイズ撮像が可能であり、第2撮像セル1a’を用いて、低ノイズかつ高飽和な撮像が可能である。その結果、撮像データ全域のノイズを抑制するこができる。特に中間光量での撮像においてノイズを効果的に抑制でき、より高精彩な画像の取得が可能となる。
図9Cに示される単位画素1の第1撮像セル1aを用いた、ノイズ抑制およびデータの読み出し動作を具体例として説明する。
続される。第1容量素子Cc1の他端は、第1の読み出しノードFD1に接続される。
図10は、本実施の形態による第1撮像セル1aの動作タイミングの一例を示している。
まず、第1の選択制御信号Vsel1をハイレベルにする(時刻t1)。次に、第1の帯域制御信号Vrs3の電位をハイレベルにして第1帯域制御トランジスタM13をオン状態に設定する。同時に、第1のリセット制御信号Vrs1をハイレベルにし、第1リセットトランジスタM12をオン状態に設定する(時刻t2)。これにより、読み出しノードFD1の電圧は、リセット電圧VRSTに等しくなる。
次に、第1のリセット制御信号Vrs1をローレベルにし、第1リセットトランジスタ
M12をオフ状態に設定する(時刻t3)。このとき、第1フィードバック回路は、増幅率(=−A×B)で帰還を形成しているので、第1リセットトランジスタM12をオフした時の読み出しノードFD1のkTCノイズは、1/(1+A×B)に抑制される。また、このとき、第1帯域制御トランジスタM13の動作帯域が広帯域である第1の帯域となるように、第1の帯域制御信号Vrs3の電位が設定されることにより、高速にノイズが抑制される。
ーレベルに設定し、帯域制御トランジスタをオフにする(時刻t4)。そのときに読み出しノードFD1に残存するkTCノイズは、第1リセットトランジスタM12に起因したkTCノイズと、第1帯域制御トランジスタM13に起因したkTCノイズとを二乗和した値となる。第2容量素子Cs1の容量値をCsとすると、帰還による抑制がない状態で発生する第1帯域制御トランジスタM13のkTCノイズは、帰還による抑制がない状態で発生する第1リセットトランジスタM12のkTCノイズに比べて(CFD/Cs)1/2倍になる。この点を考慮して、帰還がない場合と比較すると、kTCノイズは、〔1+
(1+A×B)×CFD/Cs〕1/2/(1+A×B)倍に抑制される。
次に、垂直信号線9の電位は、読み出しノードFD1の電位に応じたレベルとなるが、第1増幅トランジスタM10と、第1選択トランジスタM11と、電流源5(図4を参照)とによって形成されるソースフォロア回路の増幅率は1倍程度である。このとき、読み出しノードFD1には、ノイズ抑制完了時(時刻t4)から読み出し時までに第1光電変換部PC1で変換された電気信号に応じた分だけ変化した電圧信号が蓄積されている。読み出しノードFD1の電圧信号は、ソースフォロア回路により1倍程度の増幅率で垂直信号線9に出力される。ここで、ランダムノイズは第1光電変換部PC1で変換される電気信号が0の時の出力の揺らぎ、すなわち、kTCノイズである。kTCノイズは、リセット抑制期間において〔1+(1+A×B)×CFD/Cs〕1/2/(1+A×B)倍に抑
制される。更に、露光/読み出し期間において、1倍程度の増幅率で垂直信号線9に出力されるので、本実施の形態によれば、ランダムノイズが抑制された良好な画像データを取得することができる。
図11から図14Iを参照しながら、第3の実施の形態による単位画素1の回路構成例を説明する。
ットノイズで特性が決定されるので、第2撮像セル1a’は低ノイズ特性を特に必要としない。
図11に示される第1撮像セル1aを用いた、ノイズ抑制およびデータの読み出し動作を具体例として説明する。
0Aは例えばGNDであり、基準電圧VB10Bは例えばVDDである。なお、第1の切り替え回路SWC1は、単位画素毎に設けても良く、単位画素あたりの素子数を削減するために複数の単位画素で共有しても良い。
図16は、本実施の形態による第1撮像セル1aの動作タイミングの一例を示している。
まず、第1の選択制御信号Vsel1をハイレベルにする。さらに、第1および第2の切り替え回路SWC1、SWC2のそれぞれを制御して、垂直信号線9に定電流源IB11Aを接続し、かつ、第1増幅トランジスタM10のソースおよびドレインの一方を基準電圧VB10Aにする(時刻t1)。次に、第1の帯域制御信号Vrs3の電位をハイレベルにして第1帯域制御トランジスタM13をオン状態に設定する。さらに、第1のリセット信号Vrs1をハイレベルにして、第1リセットトランジスタM12をオン状態に設定する(時刻t2)。これにより、読み出しノードFD1の電圧は、リセット電圧VRSTに等しくなる。
次に、第1のリセット制御信号Vrs1をローレベルにし、第1リセットトランジスタM12をオフ状態に設定する(時刻t3)。このとき、第1信号検出回路は、増幅率(=−A×B)で帰還を形成しているので、第1リセットトランジスタM12をオフした時の読み出しノードFD1のkTCノイズは、1/(1+A×B)に抑制される。また、このとき、第1帯域制御トランジスタM13の動作帯域が広帯域である第1の帯域となるように、第1の帯域制御信号Vrs3の電位が設定されることにより、高速にノイズが抑制される。
フに、ノイズ抑制に必要な時間は長くなる。第2の帯域が第1増幅トランジスタM10の動作帯域より高くてもノイズ抑制効果は得られる。ノイズ抑制に掛ける時間に応じて、設計者は第2の帯域を任意に設計することは可能である。本実施の形態では、第2の帯域が、第1増幅トランジスタM10の動作帯域よりも十分に低い状態にあるとする。
ベルに設定し、帯域制御トランジスタをオフにする(時刻t4)。そのときに読み出しノードFD1に残存するkTCノイズは、第1リセットトランジスタM12に起因したkTCノイズと、第1帯域制御トランジスタM13に起因したkTCノイズとを二乗和した値となる。第2容量素子Cs1の容量値をCsとすると、帰還による抑制がない状態で発生する第1帯域制御トランジスタM13のkTCノイズは、帰還による抑制がない状態で発生する第1リセットトランジスタM12のkTCノイズに比べて(CFD/Cs)1/2倍
になる。この点を考慮して、帰還がない場合と比較すると、kTCノイズは、〔1+(1+A×B)×CFD/Cs〕1/2/(1+A×B)倍に抑制される。
次に、第1および第2の切り替え回路SWC1、SWC2のそれぞれを制御することで、垂直信号線9に定電流源IB11Bを接続し、かつ、第1増幅トランジスタM10のソースおよびドレインの一方の電位を基準電圧VB10Bにする。この状態においては、第1増幅トランジスタM10と定電流源IB11Bとがソースフォロア回路を構成し、垂直信号線9の電位は、読み出しノードFD1の電位に応じたレベルとなる。ただし、ソースフォロア回路の増幅率は1倍程度である。このとき、読み出しノードFD1には、ノイズ抑制完了時(時刻t4)から読み出し時までに第1光電変換部PC1で変換された電気信号に応じた分だけ変化した電圧信号が蓄積されている。読み出しノードFD1の電圧信号は、ソースフォロア回路により1倍程度の増幅率で垂直信号線9に出力される。ここで、ランダムノイズは第1光電変換部PC1で変換される電気信号が0の時の出力の揺らぎ、すなわち、kTCノイズである。kTCノイズは、リセット抑制期間において〔1+(1+A×B)×CFD/Cs〕1/2/(1+A×B)倍に抑制される。更に、露光/読み出
し期間において、1倍程度の増幅率で垂直信号線9に出力されるので、本実施の形態によれば、ランダムノイズが抑制された良好な画像データを取得することができる。
において有効である。
図17から図20Iを参照しながら、第4の実施の形態による単位画素1の回路構成例を説明する。
セット(初期化)する。容量回路は、一端が読み出しノードFD1に電気的に接続された第1容量素子Cc1および第1容量素子Cc1よりも大きい容量値を有する第2容量素子Cs1を備える。第1容量素子Cc1は、第2容量素子Cs1に直列に接続されている。第1帯域制御トランジスタM13のソースおよびドレインの一方は、第1容量素子Cc1と第2容量素子Cs1との間の接続ノードRD1に接続され、第1フィードバック回路の帯域制御を行う。
、リセット電圧の設定方法を変えることも可能である。その結果、リセット電圧への収束時間の短縮が図れる。
図17に示される第1撮像セル1aを用いた、ノイズ抑制およびデータの読み出し動作を具体例として説明する。
選択トランジスタM11と、電流源IB11Aとで、カスコード接続となる反転増幅器を構成する。これにより、反転増幅器の利得を大幅に向上させることが可能となる。その結果、利得が向上した分だけ、第1撮像セル1aの低ノイズ化を実現できる。
図21から図24Iを参照しながら、第5の実施の形態による単位画素1の回路構成例を説明する。
ドレインの一方は、読み出しノードに接続されている。第2リセットトランジスタM22は、第2光電変換部PC2に接続された読み出しノードをリセット(初期化)する。
動作は共通している。
図21に示される第1撮像セル1aを用いた、ノイズ抑制およびデータの読み出し動作を具体例として説明する。本構成において特筆すべき点は下記のとおりである。
図25から図26Iを参照しながら、第6の実施の形態による単位画素1の回路構成例を説明する。
0で増幅された信号を選択的に出力する。第1リセットトランジスタM12のソースおよびドレインの一方は読み出しノードFD1に接続される。第1リセットトランジスタM12は、第1光電変換部PC1に接続された読み出しノードFD1をリセット(初期化)する。
本実施の形態では、第1撮像セル1aは増幅トランジスタおよび選択トランジスタを備えているが、第2撮像セル1a’はそれらを備えていない。本実施形態は、この点で他の実施形態と異なる。図27を参照しながら、例えば図26Bに示される構成を備える単位画素1の駆動例を詳細に説明する。
る。その後、第1リセットトランジスタM12、第1帯域制御トランジスタM13を順次オフする。
図29を参照して、本実施の形態によるカメラシステム204を説明する。
1a,1a’ 撮像セル
2,2’ 垂直走査回路
3,3’ 水平走査回路
4,4’ 列AD変換回路
5,5’ 電流源
6,6’ リセット信号線
7,7’ アドレス信号線
8,8’ 電源配線
9,9’ 垂直信号線
10,10’ フィードバック信号線
100 撮像装置
PC1, PC2 光電変換部
M10,M20 増幅トランジスタ
M11,M21 選択トランジスタ
M24 リセットトランジスタ
Cc1 第1の容量
Cs1 第2の容量
Cc2 第3の容量
Cs2 第4の容量
CW 第5の容量
FBAMP1,FBAMP2 反転増幅器
Vref1,Vref2 反転増幅器の基準電圧
Vret1,Vret2 基準電圧
Vrs1,Vrs2 リセット制御信号
Vrs3,Vrs4 帯域制御信号
Vrs4 リセット制御信号
Vsel1,Vsel2 選択制御信号
VB1,VB2 基準電圧
VBW 容量信号
VB30,VB40 選択制御かつバイアス制御信号
VB50,VB60 帯域制御信号
VB10,VB20 制御電圧
IB11,IB21 制御電流
FD1,FD2 電荷蓄積ノード
RD1,RD2 帯域制御トランジスタと容量の接続ノード
200 撮像装置
201 レンズ/光学系
202 カメラ信号処理部
203 システムコントローラ
Claims (12)
- 光電変換により第1の信号を生成する第1光電変換部と、
ゲートが前記第1光電変換部に電気的に接続されるように構成された第1トランジスタと、
光電変換により第2の信号を生成する第2光電変換部と、
第1端子および第2端子を有する第1容量素子であって、前記第1端子が前記第2光電変換部に電気的に接続されるように構成され、前記第2端子に第1電位が供給される第1容量素子と、
前記第1トランジスタの前記ゲートと前記第1容量素子の前記第1端子との間に設けられたスイッチ素子と、
を備える、撮像装置。 - 光電変換により第1の信号を生成する第1光電変換部と、
前記第1の信号が入力される第1フローティングディフュージョンと、
前記第1フローティングディフュージョンに電気的に接続されたゲートを有する第1トランジスタと、
光電変換により第2の信号を生成する第2光電変換部と、
前記第2の信号が入力される第2フローティングディフュージョンと、
第1端子および第2端子を有する第1容量素子であって、前記第1端子が前記第2フローティングディフュージョンに電気的に接続され、前記第2端子に第1電位が供給される第1容量素子と、
前記第1フローティングディフュージョンと前記第2フローティングディフュージョンとの間に設けられたスイッチ素子と、
を備える、撮像装置。 - 前記第1トランジスタの前記ゲートの電位を負帰還させるフィードバック回路をさらに備える、請求項1または2に記載の撮像装置。
- 前記フィードバック回路は、反転増幅器を含み、
前記フィードバック回路は、前記第1トランジスタおよび前記反転増幅器を介して、前記第1トランジスタの前記ゲートの電位を負帰還させる、請求項3に記載の撮像装置。 - 前記フィードバック回路は、
ソースおよびドレインの一方が前記第1トランジスタの前記ゲートに電気的に接続される第2トランジスタと、
反転増幅器と、
を含み、
前記フィードバック回路は、前記第1トランジスタ、前記反転増幅器、および前記第2トランジスタを介して、前記第1トランジスタの前記ゲートの電位を負帰還させる、請求項3に記載の撮像装置。 - 前記フィードバック回路は、
第1キャパシタと、
ソースおよびドレインの一方が、前記第1キャパシタを介して、前記第1トランジスタの前記ゲートに電気的に接続される第2トランジスタと、
反転増幅器と、
を含み、
前記フィードバック回路は、前記第1トランジスタ、前記反転増幅器、前記第2トランジスタおよび前記第1キャパシタを介して、前記第1トランジスタの前記ゲートの電位を負帰還させる、請求項3に記載の撮像装置。 - 前記フィードバック回路は、ソースおよびドレインの一方が前記第1トランジスタの前記ゲートに電気的に接続されるように構成された第2トランジスタを含み、
前記第1トランジスタのソースおよびドレインの一方は、前記第2トランジスタの前記ソースおよび前記ドレインの他方に電気的に接続されるように構成され、
前記フィードバック回路は、前記第1トランジスタおよび前記第2トランジスタを介して、前記第1トランジスタの前記ゲートの電位を負帰還させる、請求項3に記載の撮像装置。 - 前記フィードバック回路は、
第1キャパシタと、
ソースおよびドレインの一方が、前記第1キャパシタを介して、前記第1トランジスタの前記ゲートに電気的に接続される第2トランジスタと、
を含み、
前記第1トランジスタのソースおよびドレインの一方は、前記第2トランジスタの前記ソースおよび前記ドレインの他方に電気的に接続されるように構成され、
前記フィードバック回路は、前記第1トランジスタ、前記第2トランジスタおよび前記第1キャパシタを介して、前記第1トランジスタの前記ゲートの電位を負帰還させる、請求項3に記載の撮像装置。 - 前記フィードバック回路は、ゲートが前記第1光電変換部に電気的に接続され、ソースおよびドレインの一方が前記第1光電変換部に電気的に接続されるように構成された第2トランジスタを含み、
前記フィードバック回路は、前記第2トランジスタを介して、前記第1トランジスタの前記ゲートの電位を負帰還させる、請求項3に記載の撮像装置。 - 前記フィードバック回路は、
第1キャパシタと、
ゲートが前記第1光電変換部に電気的に接続され、ソースおよびドレインの一方が前記第1キャパシタを介して前記第1光電変換部に接続される第2トランジスタと、
を含み、
前記フィードバック回路は、前記第2トランジスタおよび前記第1キャパシタを介して、前記第1トランジスタの前記ゲートの電位を負帰還させる、請求項3に記載の撮像装置。 - 前記フィードバック回路は、一端が前記第2トランジスタの前記ソースおよび前記ドレインの前記一方に電気的に接続され、他端に第1電圧が印加される第2キャパシタを含む、請求項6、8、10のいずれか一項に記載の撮像装置。
- 前記第1光電変換部を含む撮像セルの感度は、前記第2光電変換部を含む撮像セルの感度よりも高い、請求項1から11のいずれか一項に記載の撮像装置。
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