JP2019021931A - 逆導通型絶縁ゲートバイポーラトランジスタの製造方法および逆導通型絶縁ゲートバイポーラトランジスタ - Google Patents
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Abstract
Description
と直交する方向(以下、長手方向とする)に延びるストライプ状に配置される。トレンチ102の内部には、ゲート絶縁膜103およびゲート電極104からなるMOSゲートが埋め込まれている。
pチャネル領域105の内部には、n+エミッタ領域106およびp+ボディ領域107が選択的に設けられている。
実施の形態1にかかる半導体装置について説明する。図1は、実施の形態1にかかる半導体装置の構成を示す平面図である。図2は、図1の切断線A−A’における断面構造を示す断面図である。図3は、図1の切断線B−B’における断面構造を示す断面図である。図1〜3に示すように、実施の形態1にかかる半導体装置は、n-ドリフト領域1となる同一のn-型半導体基板上に、絶縁ゲート型バイポーラトランジスタ(IGBT)が設けられたIGBT領域(第1素子領域)21と、還流用ダイオード(FWD)が設けられたFWD領域(第2素子領域)22と、を備える。
すなわち、実施の形態1にかかる半導体装置は、逆導通型IGBT(RC−IGBT)である。IGBT領域21からFWD領域22にわたって、n-型半導体基板のおもて面に、所定の間隔でトレンチ2が設けられている。トレンチ2は、IGBT領域21とFWD領域22とが並ぶ方向(短手方向)と直交する方向(長手方向)に延びるストライプ状に配置されている。トレンチ2の内部には、トレンチ2の内壁に沿ってゲート絶縁膜3が設けられている。また、トレンチ2の内部には、ゲート絶縁膜3の内側にゲート電極4が設けられている。
これにより、IGBT領域21におけるチャネル密度を高くすることができ、IGBT単体と同程度のオン電圧(Von)特性が得られる。
実施の形態2にかかる半導体装置について説明する。図15は、実施の形態2にかかる半導体装置の構成を示す平面図である。図16は、図15の切断線C−C’における断面構造を示す断面図である。図17は、図15の切断線D−D’における断面構造を示す断面図である。実施の形態2にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、IGBT領域21においてもトレンチ2の長手方向に隣り合うMOSゲート間にp-間引き領域5−2が設けられている点である。
実施の形態3にかかる半導体装置について説明する。図23は、実施の形態3にかかる半導体装置の構成を示す断面図である。図23は、図15の切断線D−D’における断面構造と同様である。実施の形態3にかかる半導体装置が実施の形態2にかかる半導体装置と異なる点は、IGBT領域21においてもp-間引き領域5−2がエミッタ電極9に接続されている点である。
実施の形態4にかかる半導体装置について説明する。図24は、実施の形態4にかかる半導体装置の構成を示す平面図である。図25は、図24の切断線E−E’における断面構造を示す断面図である。実施の形態4にかかる半導体装置が実施の形態2にかかる半導体装置と異なる点は、IGBT領域21においてトレンチ2の長手方向に隣り合うpチャネル領域5−1とp-間引き領域5−2との間にn-型領域(第1導電型半導体領域)61が設けられている点である。
2 トレンチ
3 ゲート絶縁膜
4 ゲート電極
5−1 pチャネル領域
5−2 p-間引き領域
6 n+エミッタ領域
6−1 第1n+領域
6−2 第2n+領域
7 p+ボディ領域
8 層間絶縁膜
8−1 第1コンタクトホール
8−2 第2コンタクトホール
9 エミッタ電極(アノード電極)
10 nバッファ層(nフィールドストップ層)
11 p+コレクタ層
12 n+カソード層
13 コレクタ電極(カソード電極)
21 IGBT領域
22 FWD領域
x10 IGBT領域における第1セルピッチ
x11 IGBT領域におけるpチャネル領域の、トレンチの長手方向の第1ピッチ
x12,x22 pチャネル領域のトレンチ長手方向の幅
x20 FWD領域における第2セルピッチ
x21 FWD領域におけるpチャネル領域の、トレンチ長手方向の第2ピッチ
Claims (6)
- 第1導電型の半導体基板に活性領域と終端構造部とを備え、該活性領域はFWD領域とIGBT領域とを有する逆導通型絶縁ゲートバイポーラトランジスタの製造方法であって、
前記活性領域にわたってストライプ状のトレンチを所定の間隔で形成する工程と、
前記活性領域にわたって第2導電型の第1領域を形成する工程と、
前記FWD領域および前記IGBT領域に前記第1領域より不純物濃度が高い第2導電型の第2領域を形成する工程と、
前記第2領域の内部に第1導電型のエミッタ領域を形成する工程と、
を含み、
前記FWD領域の前記エミッタ領域を前記IGBT領域の前記エミッタ領域よりも間引いて少なくする
逆導通型絶縁ゲートバイポーラトランジスタの製造方法。 - 前記第2領域を形成する工程は、
前記活性領域のおもて面に第1レジストマスクを形成する工程と、
前記第1レジストマスクをマスクとして、第2導電型の不純物をイオン注入する工程と、
前記第1レジストマスクを除去する工程と、
を含み、
前記第1レジストマスクは、前記トレンチの長手方向において前記FWD領域および前記IGBT領域それぞれに複数の開口部を有し、該トレンチの長手方向において該FWD領域の開口部の間隔を該IGBT領域の開口部の間隔よりも広くする
請求項1に記載の逆導通型絶縁ゲートバイポーラトランジスタの製造方法。 - 前記半導体基板の裏面に、前記FWD領域の第1導電型カソード層と前記IGBT領域の第2導電型コレクタ層とを形成する工程を更に含み、
前記第1導電型カソード層と前記第2導電型コレクタ層とが並んで設けられる
請求項1または2に記載の逆導通型絶縁ゲートバイポーラトランジスタの製造方法。 - 第1導電型の半導体基板に活性領域と終端構造部とを備え、該活性領域はFWD領域とIGBT領域とを有する逆導通型絶縁ゲートバイポーラトランジスタであって、
前記活性領域にわたって所定の間隔で設けられるストライプ状のトレンチと、
前記活性領域にわたって設けられる第2導電型の第1領域と、
前記FWD領域および前記IGBT領域に設けられる、前記第1領域より不純物濃度が高い第2導電型の第2領域と、
前記第2領域の内部に設けられる第1導電型のエミッタ領域と、
を含み、
前記FWD領域の前記エミッタ領域が、前記IGBT領域の前記エミッタ領域よりも間引かれ少なくなっている
逆導通型絶縁ゲートバイポーラトランジスタ。 - 前記FWD領域および前記IGBT領域は、それぞれ、前記トレンチの長手方向において複数の前記第2領域を有し、該トレンチの長手方向において該FWD領域の前記第2領域の間隔が該IGBT領域の前記第2領域の間隔よりも広い
請求項4に記載の逆導通型絶縁ゲートバイポーラトランジスタ。 - 前記半導体基板の裏面に形成される、前記FWD領域の第1導電型カソード層と前記IGBT領域の第2導電型コレクタ層とを更に備え、
前記第1導電型カソード層と前記第2導電型コレクタ層とが並んで設けられる
請求項4または5に記載の逆導通型絶縁ゲートバイポーラトランジスタ。
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