JP7294004B2 - 半導体装置 - Google Patents

Description

本発明は、ダイオード素子を有する半導体装置に関するものである。

従来より、大電流でのスイッチング損失を低減できるダイオード素子が望まれており、例えば、特許文献１には、ダイオード素子のリカバリ損失を低減することでスイッチング損失を低減した半導体装置が提案されている。具体的には、この半導体装置では、Ｎ型のカソード層、Ｐ型のアノード層、アノード層と電気的に接続される第１電極、カソード層と電気的に接続される第２電極を有している。そして、アノード層には、第１電極と電気的に接続されるように、Ｎ型のピラー領域が形成されている。

これによれば、ダイオード素子に順バイアスが印加された際、アノード層内にＮ型のピラー領域が形成されているため、電子がピラー領域を介して第１電極に抜け易くなり、アノード領域に注入される正孔が減少される。このため、ダイオード素子に逆バイアスが印加された際、正孔の注入が抑制されているため、リカバリ電流を小さくできる。したがって、リカバリ損失を低減でき、スイッチング損失を低減できる。

特許５９１９１２１号公報

しかしながら、本発明者らの検討によれば、上記半導体装置では、順方向電流が低電流である場合、電子がピラー領域を介して第１電極に抜け易いため、アノード層との間に構成されるＰＮ接合に順バイアスが印加され難くなることが確認された。そして、ＰＮ接合に順バイアスが印加され難くなるため、順方向電圧が大きくなってダイオード素子の立ち上がりが遅くなることが確認された。

本発明は上記点に鑑み、大電流でのスイッチング損失を低減しつつ、低電流での順方向電圧を低減できる半導体装置を提供することを目的とする。

上記目的を達成するための請求項１は、ＩＧＢＴ素子として機能するＩＧＢＴ領域（１１）と、ＦＷＤ素子として機能するＦＷＤ領域（１２）を有する半導体装置であって、第１導電型のドリフト層（３１）と、ドリフト層の表層部に形成された第２導電型のベース層（３２）と、ＩＧＢＴ領域において、ベース層の表層部にドリフト層から離間して形成され、ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（３６）と、ＩＧＢＴ領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（４３）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（４４）と、を有する半導体基板（３０）と、エミッタ領域とドリフト層との間に位置するベース層の表面に配置されたゲート絶縁膜（３４）と、ゲート絶縁膜上に配置されたゲート電極（３５）と、ベース層およびエミッタ領域と電気的に接続される第１電極（４１）と、コレクタ層およびカソード層と電気的に接続される第２電極（４５）と、を備えている。そして、ＦＷＤ領域は、第１領域（１２ａ）と、第１領域と異なる第２領域（１２ｂ）とを有し、ＩＧＢＴ領域およびＦＷＤ領域の第１領域には、第１電極と第２電極との間にＦＷＤ素子をダイオード動作させる順バイアスが印加された際、第２領域よりも、第２電極から注入されるキャリアが抜け易くなるキャリア引抜部（３２ａ、３８、３９）が形成されている。

これによれば、第１電極と第２電極との間に順バイアスが印加された際、ＦＷＤ領域は、第２領域が第１領域よりも第２電極から注入されるキャリア（例えば、電子）が抜け難くなっている。このため、第２領域に第１電極からキャリア（例えば、ホール）が注入され易くなる。したがって、ＦＷＤ領域が第１領域のみで構成される半導体装置と比較して、大電流でのスイッチング損失を低減しつつ、低電流での順方向電圧を低減できる。

また、請求項５は、ダイオード素子が形成された半導体装置であって、第１導電型のカソード層（４４）と、カソード層上に配置され、第２導電型のアノード層として機能するベース層（３２）と、を有するダイオード素子が形成された半導体基板（３０）と、ベース層と電気的に接続される第１電極（４１）と、カソード層と電気的に接続される第２電極（４５）と、を備えている。そして、ダイオード素子は、半導体基板の面方向に沿って隣接する第１領域（１２ａ）と第２領域（１２ｂ）とを有し、第１領域には、第１電極と第２電極との間にダイオード素子をダイオード動作させる順バイアスが印加された際、第２領域よりも、第２電極から注入されるキャリアが抜け易くなるキャリア引抜部（３２ａ、３８、３９）が形成されており、ベース層とカソード層との間、またはベース層内に形成され、第１導電型とされたバリア領域（３８）と、ベース層に形成され、バリア領域と接続されると共に第１電極と接続される第１導電型のピラー領域（３９）と、を有するキャリア引抜部が形成されている。

これによれば、第１電極と第２電極との間に順バイアスが印加された際、第２領域は、第１領域よりも第２電極から注入されるキャリア（例えば、電子）が抜け難くなっている。このため、第１電極からキャリア（例えば、ホール）が注入され易くなる。したがって、第１領域のみで構成される半導体装置と比較して、大電流でのスイッチング損失を低減しつつ、低電流での順方向電圧を低減できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の平面図である。 図１中のII－II線に沿った断面図である。 図１中のIII－III線に沿った断面図である。 ダイオード動作している際の電子の流れを示す模式図である。 ダイオード素子の順方向電圧と順方向電流との関係に関する実験結果を示す図である。 ダイオード動作している際の電子がＩＧＢＴ領域へと流れる状態を示す模式図である。 順方向電流が低電流である場合の、時間、上部電極－下部電極間の電圧、順方向電流の関係に関する実験結果を示す図である。 順方向電流が大電流である場合の、時間、上部電極－下部電極間の電圧、順方向電流の関係に関する実験結果を示す図である。 低電流での順方向電圧、大電流でのスイッチング損失、第２領域の幅の割合に関する実験結果を示す図である。 第２領域の幅の割合と損失改善率との関係を示す図である。 第２実施形態における半導体装置の断面図である。 第３実施形態における半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。

図１に示されるように、半導体装置は、セル領域１０と、当該セル領域１０を囲む外周領域２０とを有している。本実施形態では、２つのセル領域１０が配置されている。そして、各セル領域１０には、絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）素子として機能するＩＧＢＴ領域１１と、ＩＧＢＴ領域１１に隣接し、フリーホイールダイオード（以下では、ＦＷＤという）素子として機能するＦＷＤ領域１２とが形成されている。つまり、本実施形態の半導体装置は、同じチップ内にＩＧＢＴ領域１１とＦＷＤ領域１２とが形成されたＲＣ（Reverse Conductingの略）－ＩＧＢＴとされている。

本実施形態では、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、各セル領域１０内において、一方向に沿って交互に形成されている。つまり、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、後述する半導体基板３０の面方向における一方向に沿って交互に形成されている。具体的には、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、それぞれ長手方向を有する矩形状の領域とされており、当該長手方向と交差する方向に沿って交互に形成されている。また、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、配列方向における両端部にＩＧＢＴ領域１１が位置するように、交互に配列されている。

具体的には、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、各セル領域１０内において、一方向に沿って交互に形成されていると共に隣接して形成されている。より詳しくは、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、それぞれ長手方向を有する矩形状の領域とされており、当該長手方向と交差する方向に沿って交互に形成されている。また、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、配列方向における両端部にＩＧＢＴ領域１１が位置するように、交互に配列されている。

なお、図１中では、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、紙面左右方向を長手方向とする矩形状とされており、紙面上下方向に沿って交互に形成されている。以下では、ＩＧＢＴ領域１１およびＦＷＤ領域１２において、ＩＧＢＴ領域１１とＦＷＤ領域１２との配列方向を幅方向ともいい、ＩＧＢＴ領域１１とＦＷＤ領域１２との配列方向に沿った長さを幅ともいう。そして、本実施形態では、ＩＧＢＴ領域１１は、幅が８００μｍ程度とされており、ＦＷＤ領域１２は、幅が２５０μｍ程度とされている。

以下、本実施形態の半導体装置の具体的な構成について説明する。

半導体装置は、図２および図３に示されるように、Ｎ^－型のドリフト層３１を構成する半導体基板３０を有している。なお、本実施形態では、半導体基板３０は、シリコン基板で構成されており、一面３０ａと他面３０ｂとの間の長さである厚さが１２０μｍとされている。そして、ドリフト層３１上には、Ｐ型のベース層３２が形成されている。言い換えると、半導体基板３０の一面３０ａ側には、ベース層３２が形成されている。

半導体基板３０には、一面３０ａ側からベース層３２を貫通してドリフト層３１に達するように複数のトレンチ３３が形成されている。これにより、ベース層３２は、トレンチ３３によって複数個に分離されている。本実施形態では、複数のトレンチ３３は、ＩＧＢＴ領域１１およびＦＷＤ領域１２にそれぞれ形成されている。また、本実施形態では、複数のトレンチ３３は、ＩＧＢＴ領域１１およびＦＷＤ領域１２の配列方向と交差する方向（すなわち、図１中の紙面左右方向）を長手方向としてストライプ状に形成されている。なお、隣合うトレンチ３３同士の間隔（すなわち、ピッチ間隔）は、例えば、６μｍ程度とされる。

そして、各トレンチ３３は、各トレンチ３３の壁面を覆うように形成されたゲート絶縁膜３４と、このゲート絶縁膜３４の上に形成されたポリシリコン等により構成されるゲート電極３５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。

なお、ＩＧＢＴ領域１１に形成されたトレンチ３３に配置されているゲート電極３５は、図示しないゲート配線を介して外周領域２０に形成されたゲートパッド等と接続される。ゲートパッドは、図示しない可変抵抗を介して駆動回路と接続される。そして、このゲート電極３５には、所定のパルス状のゲート電圧が印加される。ＦＷＤ領域１２に形成されているトレンチ３３に配置されたゲート電極３５は、後述する上部電極４１と電気的に接続され、所定電位に維持されるようになっている。

ベース層３２の表層部には、ドリフト層３１よりも高不純物濃度とされたＮ^＋型のエミッタ領域３６が形成されている。すなわち、半導体基板３０の一面３０ａ側には、エミッタ領域３６が形成されている。また、ベース層３２の表層部には、ベース層３２よりも高不純物濃度とされたＰ^＋型のコンタクト領域３７が形成されている。具体的には、エミッタ領域３６は、ベース層３２内において終端し、かつ、トレンチ３３の側面に接するように形成されている。また、コンタクト領域３７は、エミッタ領域３６と同様に、ベース層３２内において終端するように形成されている。

より詳しくは、エミッタ領域３６は、隣合うトレンチ３３間の領域において、トレンチ３３の長手方向に沿ってトレンチ３３の側面に接するように棒状に延設され、トレンチ３３の先端よりも内側で終端する構造とされている。また、コンタクト領域３７は、エミッタ領域３６と接するように、トレンチ３３の長手方向に沿って棒状に延設されている。

なお、本実施形態では、トレンチ３３の壁面のうちのエミッタ領域３６とドリフト層３１との間に位置する部分が、エミッタ領域とドリフト層との間に位置するベース層の表面に相当する。また、図２および図３では、コンタクト領域３７は、エミッタ領域３６と同じ深さまで形成されている図が示されているが、エミッタ領域３６より深くまで形成されていてもよい。

さらに、本実施形態では、ベース層３２には、当該ベース層３２をトレンチ３３の深さ方向に分割するように、ドリフト層３１よりも高不純物濃度とされたＮ型のバリア領域３８が形成されている。

そして、ＩＧＢＴ領域１１およびＦＷＤ領域１２には、ベース層３２に、半導体基板３０の一面３０ａからバリア領域３８に達するようにＮ型のピラー領域３９が形成されている。なお、ピラー領域３９は、バリア領域３８とほぼ同じ不純物濃度とされており、トレンチ３３の延設方向に沿って延設されている。

ここで、ＦＷＤ領域１２のうちのＩＧＢＴ領域１１側の領域を第１領域１２ａとし、ＦＷＤ領域１２のうちの第１領域１２ａと異なる領域を第２領域１２ｂとする。本実施形態では、上記のようにＩＧＢＴ領域１１およびＦＷＤ領域１２が配列されているため、第２領域１２ｂは、第１領域１２ａで挟まれた構成となる。

そして、ＩＧＢＴ領域１１には、全体的にピラー領域３９が形成されている。一方、ＦＷＤ領域１２では、第１領域１２ａのみにピラー領域３９が形成されており、第２領域１２ｂには、ピラー領域３９が形成されていない。つまり、ＦＷＤ領域１２は、ピラー領域３９が形成されている領域と、ピラー領域３９が形成されていない領域とが混在した状態となっている。言い換えると、ＦＷＤ領域１２は、ピラー領域３９が間引かれた構成となっている。

なお、本実施形態では、バリア領域３８およびピラー領域３９がキャリア引抜部に相当している。また、第１領域１２ａは、ＩＧＢＴ領域１１との境界から最も離れた位置のピラー領域３９における当該境界と反対側の部分までとされている。つまり、後述する第２領域１２ｂの幅とは、ＩＧＢＴ領域１１との境界から最も離れた位置のピラー領域３９における当該境界と反対側の部分で挟まれた領域の長さのことである。

半導体基板３０の一面３０ａ上には、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜４０が形成されている。そして、層間絶縁膜４０上には、層間絶縁膜４０に形成されたコンタクトホール４０ａを通じて、エミッタ領域３６、コンタクト領域３７（すなわち、ベース層３２）、およびピラー領域３９と電気的に接続される上部電極４１が形成されている。つまり、層間絶縁膜４０上には、ＩＧＢＴ領域１１においてエミッタ電極として機能し、ＦＷＤ領域１２においてアノード電極として機能する上部電極４１が形成されている。なお、上部電極４１は、ベース層３２、コンタクト領域３７、およびピラー領域３９とオーミック接合されていてもよいし、ベース層３２およびコンタクト領域３７とオーミック接合されると共にピラー領域３９とショットキー接合されていてもよい。

また、本実施形態では、層間絶縁膜４０には、ＦＷＤ領域１２において、ゲート電極３５を露出させるコンタクトホール４０ｂが形成されている。そして、上部電極４１は、このコンタクトホール４０ｂを通じてゲート電極３５とも接続されている。これにより、ＦＷＤ領域１２に形成されたゲート電極３５は、上部電極４１と同電位に維持される。本実施形態では、上部電極４１が第１電極に相当している。

ドリフト層３１のうちのベース層３２側と反対側（すなわち、半導体基板３０の他面３０ｂ側）には、ドリフト層３１よりも高不純物濃度とされたＮ型のバッファ層４２が形成されている。

そして、ＩＧＢＴ領域１１では、バッファ層４２を挟んでドリフト層３１と反対側にＰ^＋型のコレクタ層４３が形成され、ＦＷＤ領域１２では、バッファ層４２を挟んでドリフト層３１と反対側にＮ^＋型のカソード層４４が形成されている。つまり、ＩＧＢＴ領域１１とＦＷＤ領域１２とは、半導体基板３０の他面３０ｂ側に形成される層がコレクタ層４３であるかカソード層４４であるかによって区画されている。そして、コレクタ層４３上の領域がＩＧＢＴ領域１１とされ、カソード層４４上の領域がＦＷＤ領域１２とされている。

コレクタ層４３およびカソード層４４を挟んでドリフト層３１と反対側（すなわち、半導体基板３０の他面３０ｂ）には、コレクタ層４３およびカソード層４４と電気的に接続される下部電極４５が形成されている。つまり、ＩＧＢＴ領域１１においてはコレクタ電極として機能し、ＦＷＤ領域１２においてはカソード電極として機能する下部電極４５が形成されている。本実施形態では、下部電極４５は、コレクタ層４３およびカソード層４４とオーミック接合されている。また、本実施形態では、下部電極４５が第２電極に相当している。

そして、上記のように構成されていることにより、ＦＷＤ領域１２においては、ベース層３２およびコンタクト領域３７をアノードとし、ドリフト層３１、バッファ層４２、カソード層４４をカソードとしてＰＮ接合されたＦＷＤ素子が構成されている。

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型、Ｎ^＋型、Ｎ^－型が第１導電型に相当しており、Ｐ型、Ｐ^＋型が第２導電型に相当している。また、本実施形態では、上記のように構成されることにより、半導体基板３０は、コレクタ層４３、カソード層４４、ドリフト層３１、エミッタ領域３６、コンタクト領域３７、バリア領域３８、ピラー領域３９を含んだ構成となっている。

次に、上記半導体装置の作動について説明しつつ、さらに半導体装置の詳細な構成について説明する。

ＩＧＢＴ領域１１に形成されたＩＧＢＴ素子の作動については、従来と同様である。簡単に説明すると、ＩＧＢＴ素子は、ゲート電極３５に印加されるゲート電圧が制御されることにより、ベース層３２のうちのトレンチ３３と接する部分に形成されるチャネルの有無が制御される。これにより、ＩＧＢＴ素子は、エミッタ－コレクタ間に電流を流したり、遮断したりするスイッチング動作を行う。

そして、ＦＷＤ領域１２に形成されたＦＷＤ素子は、上部電極４１と下部電極４５との間に順バイアスが印加されることにより、下部電極４５からカソード層４４に電子が注入されると共に、上部電極４１からコンタクト領域３７に正孔が注入されることでダイオード動作する。この際、本実施形態では、ＩＧＢＴ領域１１およびＦＷＤ領域１２の第１領域１２ａには、ピラー領域３９が形成されている。このため、図４に示されるように、下部電極４５から注入された電子は、ピラー領域３９から上部電極４１へと低抵抗な状態で抜ける。したがって、バリア領域３８およびピラー領域３９と、ベース層３２との間のＰＮ接合に順バイアスが印加され難くなり、上部電極４１からの正孔の注入を低減できる。なお、図４では、電子を「ｅ」として示している。

このため、上部電極４１と下部電極４５との間の電圧が順バイアスから逆バイアスに切り替わった際、正孔の注入が抑制されているため、リカバリ電流を小さくでき、リカバリ時間を短くできる。したがって、スイッチング損失を低減することができる。なお、本実施形態では、電子が第２電極から注入されるキャリアに相当する。

この場合、ＦＷＤ領域１２を第１領域１２ａ（すなわち、ピラー領域３９が形成された領域）のみで構成した半導体装置（以下では、単に従来の半導体装置ともいう）では、ＦＷＤ領域１２の全体でホールの注入が抑制される。このため、特に、順バイアスが印加されている際に流れる電流が低電流である場合には、順方向電圧が大きくなってＦＷＤ素子の立ち上がりが遅くなる。

したがって、本実施形態では、ＦＷＤ領域１２は、ピラー領域３９が配置されている第１領域１２ａと、ピラー領域３９が配置されていない第２領域１２ｂを有する構成とされている。つまり、ＦＷＤ領域１２は、下部電極４５から注入された電子の抜け易さが異なる２つの領域を有する構成とされている。

そして、第２領域１２ｂでは、ピラー領域３９が配置されていないため、第１領域１２ａより電子が上部電極４１へと抜け難くなり、バリア領域３８およびピラー領域３９とベース層３２との間のＰＮ接合に順バイアスが印加され易くなる。このため、第２領域１２ｂでは、第１領域１２ａより上部電極４１からホールが注入され易くなる。したがって、本実施形態の半導体装置では、図５に示されるように、従来の半導体装置と比較して、順方向電圧を低減でき、ＦＷＤ素子の立ち上がりを早くできる。なお、図５は、第２領域１２ｂの幅方向における中心とＦＷＤ領域１２の幅方向における中心とを一致させると共に、第２領域１２ｂの幅をＦＷＤ領域１２の幅の２０％とした際の実験結果である。また、以下では、第２領域１２ｂの幅方向における中心を単に第２領域１２ｂの中心ともいい、ＦＷＤ領域１２の幅方向における中心を単にＦＷＤ領域１２の中心ともいう。

以下、第１領域１２ａと第２領域１２ｂとの関係についてさらに詳細に説明する。まず、図６に示されるように、ダイオード動作時において、下部電極４５から注入された電子は、矢印Ａに示されるように、ＩＧＢＴ領域１１に形成されたチャネルを通じても上部電極４１へと抜ける。この場合、ＦＷＤ領域１２では、横方向抵抗の電圧分担により、中心のＰＮ接合に大きな順バイアスが印加された状態となり易い。このため、本実施形態では、第２領域１２ｂは、ＦＷＤ領域１２の中心を含むように形成されている。より詳しくは、第２領域１２ｂは、中心がＦＷＤ領域１２の中心と一致するように形成されている。

そして、このような半導体装置において、本発明者らは、スイッチング損失（すなわち、リカバリ電流）を確認するための実験を行い、図７および図８の結果を得た。なお、図７は、ＦＷＤ領域１２に流れる順方向電流を低電流である３０Ａとし、ゲート電極３５と駆動回路との間の可変抵抗を３０Ωとした場合の実験結果である。図８は、ＦＷＤ領域１２に流れる順方向電流を大電流である２００Ａとし、ゲート電極３５と駆動回路との間の可変抵抗を３０Ωとした場合の実験結果である。また、図７および図８は、第２領域１２ｂの幅をＦＷＤ領域１２の幅の２０％とした際の実験結果である。

図７および図８に示されるように、従来の半導体装置と比較すると、本実施形態の半導体装置では、順方向電流が低電流である場合にはリカバリ電流の大きさが若干大きくなるものの、順方向電流が大電流である場合にはリカバリ電流の大きさがほぼ変化しない。すなわち、本実施形態の半導体によれば、低電流での順方向電圧を低減しつつ、大電流でのスイッチング損失も低減できる。つまり、本実施形態の半導体装置によれば、大電流では、スイッチング損失を従来の半導体装置と同等にしつつ、低電流では、順方向電圧を従来の半導体装置より低減できる。

そして、本発明者らは、さらに、ＦＷＤ領域１２の幅に対する第２領域１２ｂの幅の割合（以下では、単に第２領域１２ｂの幅の割合ともいう）についても鋭意検討を行い、図９に示す実験結果を得た。なお、図９は、半導体装置を電源にコイルを介して接続して行った実験結果を示す図であり、電源電圧が６５０Ｖ、コイルのインダクタンスが４５ｎＨとされている。また、図９中の第２領域１２ｂの割合（すなわち、％）は、第２領域の幅の割合を示している。そして、図９では、ＦＷＤ領域１２の全体にピラー領域３９が形成されている場合とピラー領域３９が形成されていない場合とを結ぶ仮想線を基準線Ｋとしている。さらに、図９における低電流とは、順方向電流を３０Ａとしており、大電流とは、順方向電流を２００Ａとしている。

図９に示されるように、第２領域１２ｂを形成することにより、基準線Ｋに対し、低電流での順方向電圧を低減しつつ、大電流でのスイッチング損失を低減できることが確認される。

図１０は、図９の結果に基づいた損失改善率と第２領域１２ｂの幅の割合との関係を示す図である。なお、図１０において、損失改善率は、基準線Ｋに対する順方向電圧の変化率と、基準線Ｋに対するスイッチング損失の変化率との関係から導出される値であり、基準線Ｋを基準（すなわち、損失改善率０％）としている。

図１０に示されるように、第２領域１２ｂは、幅を狭くし過ぎると、ホールの注入効果が小さくなるために順方向電圧が低減し難くなり、損失改善率が小さくなる。そして、第２領域１２ｂは、幅の割合が２％から２０％の範囲では、幅が広くなるほど損失改善率が急峻に低下する。このため、第２領域１２ｂは、幅の割合が２％以上とされることが好ましい。

また、第２領域１２ｂは、幅が広すぎるとホールの注入を低減する効果が十分に得られなくなるためにスイッチング損失が低減し難くなり、損失改善率が小さくなる。そして、第２領域１２ｂは、幅の割合が２０％から４２％の範囲では、幅が狭くなるほど損失改善率が急峻に低下する。このため、第２領域１２ｂは、幅の割合が４２％以下とされることが好ましい。

したがって、本実施形態では、第２領域１２ｂは、幅の割合が２％以上であって４２％以下となるように形成されている。

以上説明したように、本実施形態では、ＦＷＤ領域１２は、ピラー領域３９が形成されている第１領域１２ａと、ピラー領域３９が形成されていない第２領域１２ｂとを有する構成とされている。このため、第２領域１２ｂでは、第１領域１２ａより上部電極４１からホールが注入され易くなる。したがって、従来の半導体装置と比較して、順方向電圧を低減することができる。

また、本実施形態では、第２領域１２ｂは、幅の割合が２％以上であって４２％以下とされている。このため、低電流での順方向電圧を低減しつつ、大電流でのスイッチング損失を低減できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ＩＧＢＴ領域１１を備えない半導体装置としたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体装置は、図１１に示されるように、ＩＧＢＴ素子が形成されておらず、ダイオード素子のみが形成された半導体装置とされている。具体的には、半導体基板３０は、Ｎ^＋型のカソード層４４、Ｎ型のバッファ層４２、Ｎ^－型のドリフト層３１、アノード層として機能するＰ型のベース層３２が順に積層されることで構成されている。そして、ベース層３２には、上記第１実施形態と同様のバリア領域３８が形成されている。

また、半導体装置は、第１領域１２ａと第２領域１２ｂとを有している。そして、第１領域１２ａは、ピラー領域３９が形成されており、第２領域１２ｂは、ピラー領域３９が形成されていない状態となっている。つまり、半導体装置は、ピラー領域３９が形成されている領域と、ピラー領域３９が形成されていない領域とが混在した状態となっている。言い換えると、半導体装置は、ピラー領域３９が間引かれた構成となっている。

そして、半導体基板３０の一面３０ａ側には、ベース層３２およびピラー領域３９と接続される上部電極４１が形成されている。半導体基板３０の他面３０ｂ側には、カソード層４４と接続される下部電極４５が形成されている。

以上説明したように、ダイオード素子のみが形成された半導体装置としても、ピラー領域３９が形成された第１領域１２ａとピラー領域３９が形成されていない第２領域１２ｂとが混在することにより、上記第１実施形態と同様の効果を得ることができる。

（第３実施形態）
第３実施形態について説明する。実施形態は、第１実施形態に対し、ＦＷＤ領域１２の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図１２に示されるように、バリア領域３８およびピラー領域３９は形成されていない。そして、ベース層３２は、第１領域１２ａに位置する第１ベース層３２ａが、第２領域１２ｂに位置する第２ベース層３２ｂよりも不純物濃度が低くされている。なお、特に図示しないが、ＩＧＢＴ領域１１は、第１領域１２ａと同様の構成とされている。

このように、ベース層３２の不純物濃度を変化させることによって上部電極４１への電子の引く抜き易さを変化させた半導体装置としても、上記第１実施形態と同様の効果を得ることができる。なお、本実施形態では、第１ベース層３２ａがキャリア引抜部に相当する。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。

また、上記第１実施形態において、第２領域１２ｂは、中心がＦＷＤ領域１２の中心と一致するように形成されていなくてもよいし、ＦＷＤ領域１２の中心を含むように形成されていなくてもよい。

そして、上記各実施形態において、トレンチゲート型の半導体装置ではなく、半導体基板３０の一面３０ａ上にゲート電極３５が配置されるプレーナ型の半導体装置としてもよい。

さらに、上記各実施形態において、セル領域１０は、１つとされていてもよいし、３つ以上の複数とされていてもよい。また、ＦＷＤ領域１２は、１つのセル領域１０内に１つのみ形成されるようにしてもよい。

そして、上記第１、第２実施形態において、特に図示しないが、バリア領域３８は、ドリフト層３１とベース層３２との間（すなわち、ベース層３２とカソード層４４との間）に配置されていてもよい。また、上記第１、第２実施形態において、特に図示しないが、バリア領域３８が形成されておらず、キャリア引抜部がピラー領域３９のみで構成されるようにしてもよい。さらに、上記第１、第２実施形態において、ピラー領域３９の不純物濃度を変化させることにより、キャリアの引き抜き易さを変化させるようにしてもよい。この場合、例えば、第１領域１２ａに形成されるピラー領域３９は、第２領域１２ｂに形成されるピラー領域３９よりも不純物濃度が濃くなるようにするようにすればよい。

さらに、上記第１実施形態において、コンタクト領域３７は、形成されていなくてもよいし、ピラー領域３９と離れて形成されていてもよい。つまり、半導体装置は、ベース層３２が半導体基板３０の一面３０ａから露出する構成とされていてもよい。

また、上記第１、第３実施形態において、ＩＧＢＴ領域１１とＦＷＤ領域１２とは、隣接して配置されていなくてもよい。例えば、ＩＧＢＴ領域１１とＦＷＤ領域１２の間に、繋ぎ領域等の領域が配置されていてもよい。

１２ ＦＷＤ領域
１２ａ 第１領域
１２ｂ 第２領域
３２ ベース層
３８ バリア領域
３９ ピラー領域
４１ 上部電極（第１電極）
４４ カソード層
４５ 下部電極（第２電極）

Claims (5)

1. ＩＧＢＴ素子として機能するＩＧＢＴ領域（１１）と、ＦＷＤ素子として機能するＦＷＤ領域（１２）とを有する半導体装置であって、
   第１導電型のドリフト層（３１）と、前記ドリフト層の表層部に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ベース層の表層部に前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（３６）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４３）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４４）と、を有する半導体基板（３０）と、
   前記エミッタ領域と前記ドリフト層との間に位置する前記ベース層の表面に配置されたゲート絶縁膜（３４）と、
   前記ゲート絶縁膜上に配置されたゲート電極（３５）と、
   前記ベース層および前記エミッタ領域と電気的に接続される第１電極（４１）と、
   前記コレクタ層および前記カソード層と電気的に接続される第２電極（４５）と、を備え、
   前記ＦＷＤ領域は、第１領域（１２ａ）と、前記第１領域と異なる第２領域（１２ｂ）とを有し、
   前記ＩＧＢＴ領域および前記ＦＷＤ領域の第１領域には、前記第１電極と前記第２電極との間に前記ＦＷＤ素子をダイオード動作させる順バイアスが印加された際、前記第２領域よりも、前記第２電極から注入されるキャリアが抜け易くなるキャリア引抜部（３２ａ、３８、３９）が形成されている半導体装置。
2. 前記ＩＧＢＴ領域と前記ＦＷＤ領域は、前記半導体基板の面方向における一方向に沿って配置されており、
   前記第２領域は、前記ＩＧＢＴ領域と前記ＦＷＤ領域との配列方向における前記ＦＷＤ領域の中心を含んで配置されている請求項１に記載の半導体装置。
3. 前記ＩＧＢＴ領域と前記ＦＷＤ領域との配列方向を幅方向とすると、前記ＦＷＤ領域の幅に対する前記第２領域の幅の割合は、２～４２％とされている請求項２に記載の半導体装置。
4. 前記ベース層と前記カソード層との間、または前記ベース層内に形成され、第１導電型とされたバリア領域（３８）と、
   前記ベース層に形成され、前記バリア領域と接続されると共に前記第１電極と接続される第１導電型のピラー領域（３９）と、を有する前記キャリア引抜部が形成された請求項１ないし３のいずれか１つに記載の半導体装置。
5. ダイオード素子が形成された半導体装置であって、
   第１導電型のカソード層（４４）と、前記カソード層上に配置され、第２導電型のアノード層として機能するベース層（３２）と、を有する前記ダイオード素子が形成された半導体基板（３０）と、
   前記ベース層と電気的に接続される第１電極（４１）と、
   前記カソード層と電気的に接続される第２電極（４５）と、を備え、
   前記ダイオード素子は、前記半導体基板の面方向に沿って隣接する第１領域（１２ａ）と第２領域（１２ｂ）とを有し、
   前記第１領域には、前記第１電極と前記第２電極との間に前記ダイオード素子をダイオード動作させる順バイアスが印加された際、前記第２領域よりも、前記第２電極から注入されるキャリアが抜け易くなるキャリア引抜部（３２ａ、３８、３９）が形成されており、
   前記ベース層と前記カソード層との間、または前記ベース層内に形成され、第１導電型とされたバリア領域（３８）と、
   前記ベース層に形成され、前記バリア領域と接続されると共に前記第１電極と接続される第１導電型のピラー領域（３９）と、を有する前記キャリア引抜部が形成された半導体装置。

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