JP6797005B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えばＩＥ（Injection Enhancement）型トレンチゲートＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えた半導体装置に好適に利用できるものである。
コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の低いＩＧＢＴとしてトレンチゲートＩＧＢＴが広く使用されており、セル形成領域において、エミッタ電極に接続されたアクティブセル領域と、フローティング領域を含むインアクティブセル領域とが交互に配置されることにより、ＩＥ効果を利用可能としたＩＥ型トレンチゲートＩＧＢＴが開発されている。ＩＥ効果とは、ＩＧＢＴがオン状態のときにエミッタ電極側から正孔が排出されにくくすることで、ドリフト領域に蓄積される電荷の濃度を高めるものである。
国際特許公開ＷＯ １１／１１１５００号（特許文献１）には、絶縁ゲート型半導体装置において、隣り合う第１の溝の間に当該第１の溝と平行に設けられた第２の溝が１つ以上形成され、第２の溝内には絶縁膜を介して第１の導電体が埋め込まれている技術が開示されている。
国際特許公開ＷＯ １１／１１１５００号
ＩＥ型トレンチゲートＩＧＢＴとしてＥＧＥ構造（エミッタ−ゲート−エミッタ構造）のアクティブセル領域を有するＩＧＢＴを備えた半導体装置がある。
ＥＧＥ構造のアクティブセル領域を有するＩＧＢＴを備えた半導体装置では、負荷短絡耐量を向上させるため、インアクティブセル領域にフローティング領域が設けられている。しかし、フローティング領域を広くすると、コレクタ側から見たときの寄生ｐｎｐバイポーラトランジスタのベース抵抗が大きくなるため、ベース電流供給（電子供給）が小さくなり、ＩＥ効果が低下するという課題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、半導体基板のセル形成領域の第１主面側に、第１方向に互いに離間して設けられ、第１方向と直交する第２方向に延在する複数のハイブリッドセル領域と、複数のハイブリッドセル領域のそれぞれの間に設けられた複数のインアクティブセル領域と、を有する。複数のハイブリッドセル領域のそれぞれは、第２方向に延在する第１溝、第２溝、および第１溝と第２溝との間に形成された第３溝を有する。さらに、第１溝と第３溝との間および第２溝と第３溝との間の半導体基板の第１主面側に形成された第１導電型のボディ領域、ボディ領域の途中まで達し、第１溝と第３溝との間に設けられた第１接続部、並びにボディ領域の途中まで達し、第２溝と第３溝との間に設けられた第２接続部を有する。さらに、複数のハイブリッドセル領域のそれぞれは、第１接続部と第３溝部との間および第２接続部と第３溝部との間の半導体基板の第１主面側に、第１接続部および第２接続部の深さより浅く形成され、第２方向に互いに一定の間隔で配置された複数の第２導電型のエミッタ領域を有し、セル形成領域では、複数のエミッタ領域は、平面視において、千鳥配置されている。
一実施の形態によれば、ＥＧＥ構造のアクティブセル領域を有するＩＧＢＴを備えた半導体装置のＩＥ効果を向上させることができる。
実施の形態１による半導体装置（半導体チップ）を示す平面図である。 実施の形態１による半導体装置（セル形成領域およびゲート配線引き出し領域）を示す平面図である。 実施の形態１による半導体装置（セル形成領域）を示す平面図である。 図２のＡ１−Ａ１線に沿った断面図である。 実施の形態１による半導体装置の製造工程を示す断面図（図２のＡ２−Ａ２線に沿った断面図）である。 図５に続く、半導体装置の製造工程中の断面図である。 図６に続く、半導体装置の製造工程中の断面図である。 図７に続く、半導体装置の製造工程中の断面図である。 図８に続く、半導体装置の製造工程中の断面図である。 図９に続く、半導体装置の製造工程中の断面図である。 比較例による半導体装置（セル形成領域およびゲート配線引き出し領域）を示す平面図である。 図１１のＢ−Ｂ線に沿った断面図である。 比較例による半導体装置におけるターンオン時の変位電流経路を重ねて示す断面図である。 比較例による半導体装置におけるターンオン時の変位電流経路を示す等価回路図である。 比較例による半導体装置におけるｐチャネル型の寄生ＭＯＳＦＥＴを示す断面図である。 比較例による半導体装置（セル形成領域）を示す断面図である。 ＥＧＥ構造のアクティブセル領域を備えた半導体装置におけるコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）とｐ型フローティング領域のＸ軸方向の幅との関係を示すグラフ図である。 比較例による半導体装置（セル形成領域）を示す断面図である。 比較例による半導体装置における電子供給領域を説明する平面図である。 比較例による半導体装置における電子電流のシミュレーション結果を示す図である。 実施の形態１による半導体装置における電子供給領域を説明する平面図である。 実施の形態１による半導体装置および比較例による半導体装置の各々の動作波形の一例を示すグラフ図である。 実施の形態１の変形例による半導体装置（セル形成領域およびゲート配線引き出し領域）を示す平面図である。 図２３のＣ−Ｃ線に沿った断面図である。 比較例による半導体装置（セル形成領域）を示す平面図である。 半導体装置におけるターンオフ時の破壊モードを示す波形図である。 実施の形態２による半導体装置（セル形成領域）の第１例を示す平面図である。 実施の形態２による半導体装置（セル形成領域）の第２例を示す平面図である。 実施の形態３による電子システムを示す回路ブロック図である。 実施の形態３によるモジュールを示す等価回路図である。 ＩＧＢＴの動作状態を説明する概略図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
以下、図面を参照しながら本実施の形態による半導体装置について詳細に説明する。本実施の形態による半導体装置は、ＩＥ型トレンチゲートＩＧＢＴである。ＩＧＢＴがオン状態のときに、エミッタ電極側（上面側、表面側）へのホール（正孔）の排出が制限され、ドリフト領域に蓄積される電荷の濃度を高めることができるというＩＥ効果を奏するため、ＩＥ型と呼ばれる。さらに、本実施の形態による半導体装置は、互いに一定の間隔で配列された３つのトレンチ電極のうち、中央に配置された１つのトレンチ電極（ＴＧ１）が、ゲート電極と電気的に接続され、両端に配置された２つのトレンチ電極（ＴＧ２、ＴＧ３）の各々が、エミッタ電極と電気的に接続されるため、ＥＧＥ構造（エミッタ−ゲート−エミッタ構造）と呼ばれる。
なお、以下の説明では、図３１に示すように、ＩＧＢＴがオフ状態（遮断状態）からオン状態に切り替わるスイッチング動作を「ターンオン」、ＩＧＢＴがオン状態からオフ状態（遮断状態）に切り替わるスイッチング動作を「ターンオフ」と称する。そして、ターンオン時の損失を「ターンオン損失」、オン状態の損失を「導通損失」、ターンオフ時の損失を「ターンオフ損失」と称する。
（実施の形態１）
＜本実施の形態１による半導体装置の構成＞
本実施の形態１による半導体装置の構成について、図１を用いて説明する。
図１は、本実施の形態１による半導体装置（半導体チップ）を示す平面図である。なお、図１では、理解を簡単にするために、絶縁膜ＦＰＦ（図４参照）を除去して透視した状態を示し、セル形成領域ＡＲ１、エミッタパッドＥＰおよびゲートパッドＧＰの外周を二点鎖線により示している。
図１に示すように、本実施の形態１による半導体装置としての半導体チップＣＨＰは、半導体基板ＳＳを有する。半導体基板ＳＳは、一方の主面としての上面Ｓａ（図４参照）と、他方の主面としての、上面と反対側の下面Ｓｂ（図４参照）と、を有する。また、半導体基板ＳＳは、上面Ｓａの一部の領域としてのセル形成領域ＡＲ１と、上面Ｓａの他の部分の領域としてのゲート配線引き出し領域ＡＲ２と、を有する。ゲート配線引き出し領域ＡＲ２は、セル形成領域ＡＲ１に対して、例えば半導体基板ＳＳの外周側に設けられている。
セル形成領域ＡＲ１には、エミッタ電極ＥＥが設けられている。エミッタ電極ＥＥの中央部は、ボンディングワイヤ等を接続するためのエミッタパッドＥＰとなっている。エミッタパッドＥＰは、エミッタ電極ＥＥを覆うように形成された絶縁膜ＦＰＦ（図４参照）に形成された開口部ＯＰ１から露出した部分のエミッタ電極ＥＥからなる。エミッタ電極ＥＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬおよびゲート電極ＧＥが設けられている。ゲート配線ＧＬは、エミッタ電極ＥＥに対して、例えば半導体基板ＳＳの外周側に設けられている。ゲート配線ＧＬは、ゲート電極ＧＥに接続されている。ゲート電極ＧＥの中央部は、ボンディングワイヤ等を接続するためのゲートパッドＧＰとなっている。ゲートパッドＧＰは、ゲート電極ＧＥを覆うように形成された絶縁膜ＦＰＦ（図４参照）に形成された開口部ＯＰ２から露出した部分のゲート電極ＧＥからなる。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
＜本実施の形態１による半導体装置のセル形成領域の構成＞
本実施の形態１による半導体装置のセル形成領域の構成について、図２〜図４を用いて説明する。
図２は、本実施の形態１による半導体装置（セル形成領域およびゲート配線引き出し領域）を示す平面図である。図３は、本実施の形態１による半導体装置（セル形成領域）を示す平面図である。図４は、図２のＡ１−Ａ１線に沿った断面図である。なお、図２では、理解を簡単にするために、絶縁膜ＦＰＦ、エミッタ電極ＥＥおよび層間絶縁膜ＩＬ（図４参照）を除去して透視した状態を示し、セル形成領域ＡＲ１およびゲート配線ＧＬの外周を二点鎖線により示している。また、図３では、図面を見易くするために、ｎ＋型エミッタ領域を黒く塗りつぶしている。
図２〜図４に示すように、半導体基板ＳＳの上面Ｓａ内で互いに交差、好適には直交する２つの方向をＸ軸方向およびＹ軸方向とし、半導体基板ＳＳの上面Ｓａに垂直な方向、すなわち、上下方向をＺ軸方向とする。このとき、セル形成領域ＡＲ１には、図２に示すように、複数の、アクティブセル領域としてのハイブリッドセル領域ＬＣｈと、複数のインアクティブセル領域ＬＣｉとが設けられている。複数のハイブリッドセル領域ＬＣｈは、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に周期的に配列されている。複数のインアクティブセル領域ＬＣｉは、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に周期的に配列されている。また、ハイブリッドセル領域ＬＣｈと、インアクティブセル領域ＬＣｉとは、Ｘ軸方向に交互に配置されている。
なお、本明細書では、「平面視において、」とは、半導体基板ＳＳの上面Ｓａに垂直な方向から視た場合を意味する。
ハイブリッドセル領域ＬＣｈには、ＩＧＢＴのトランジスタとしての素子部ＰＲ１が形成され、インアクティブセル領域ＬＣｉには、互いに隣り合う２つの素子部ＰＲ１の間に介在する介在部ＰＲ２が形成されている。
次に、本実施の形態１による半導体装置の平面構造について、図２および図３を用いて説明する。
図２および図３に示すように、ハイブリッドセル領域ＬＣｈは、ハイブリッドサブセル領域ＬＣｈ１と、ハイブリッドサブセル領域ＬＣｈ２と、を有する。また、ハイブリッドセル領域ＬＣｈには、ハイブリッドサブセル領域ＬＣｈ１と、ハイブリッドサブセル領域ＬＣｈ２との境界面に、トレンチゲート電極としてのトレンチ電極ＴＧ１が設けられている。
トレンチ電極ＴＧ１は、ハイブリッドセル領域ＬＣｈの中央に設けられている。これにより、ハイブリッドサブセル領域ＬＣｈ１の幅Ｗｈ１と、ハイブリッドサブセル領域ＬＣｈ２の幅Ｗｈ２とを等しくすることができ、ハイブリッドサブセル領域ＬＣｈ１と、ハイブリッドサブセル領域ＬＣｈ２とをトレンチ電極ＴＧ１を中心として対称に配置することができる。
ハイブリッドセル領域ＬＣｈには、トレンチ電極ＴＧ２と、トレンチ電極ＴＧ３とが設けられている。トレンチ電極ＴＧ２およびＴＧ３は、トレンチ電極ＴＧ１を挟んでＸ軸方向における両側にそれぞれ設けられている。トレンチ電極ＴＧ２およびＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。ハイブリッドセル領域ＬＣｈには、互いに隣り合うトレンチ電極ＴＧ２とトレンチ電極ＴＧ３との間に、ｐ型ボディ領域ＰＢが設けられている。また、当該ｐ型ボディ領域ＰＢよりも深くｎ型ホールバリア領域ＮＨＢが設けられている（図４参照）。
ハイブリッドサブセル領域ＬＣｈ１では、ｐ型ボディ領域ＰＢの、半導体基板ＳＳの上面Ｓａ側の部分には、複数のｎ＋型エミッタ領域ＮＥが設けられている。ｐ型ボディ領域ＰＢは、ｐ型の導電型の半導体領域であり、ｎ＋型エミッタ領域ＮＥは、ｐ型の導電型とは異なるｎ型の導電型の半導体領域である。ハイブリッドサブセル領域ＬＣｈ１において、ｐ型ボディ領域ＰＢは、平面視において、Ｙ軸方向に沿って、連続して形成されている。ハイブリッドサブセル領域ＬＣｈ１において、複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向に沿って、互いに一定の間隔で配置されている。
なお、本明細書では、半導体の導電型がｐ型であるとは、正孔のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷担体であることを意味する。また、本明細書では、半導体の導電型がｎ型であるとは、電子のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、電子の濃度が正孔の濃度よりも高く、電子が主要な電荷担体であることを意味する。
ハイブリッドサブセル領域ＬＣｈ２では、ｐ型ボディ領域ＰＢの、半導体基板ＳＳの上面Ｓａ側の部分には、複数のｎ＋型エミッタ領域ＮＥが設けられている。ハイブリッドサブセル領域ＬＣｈ２において、ｐ型ボディ領域ＰＢは、平面視において、Ｙ軸方向に沿って、連続して形成されている。ハイブリッドサブセル領域ＬＣｈ２において、複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向に沿って、互いに一定の間隔で配置されている。
各々のハイブリッドセル領域ＬＣｈにおいて、ハイブリッドサブセル領域ＬＣｈ１に形成された複数のｎ＋型エミッタ領域ＮＥと、ハイブリッドサブセル領域ＬＣｈ２に形成された複数のｎ＋型エミッタ領域ＮＥとは、トレンチ電極ＴＧ１を挟んで対称に配置されている。
さらに、各々のハイブリッドセル領域ＬＣｈにおいて、複数のｎ＋型エミッタ領域ＮＥは、平面視において、Ｙ軸方向に互いに一定の間隔で配置されている。しかし、Ｘ軸方向に互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々に形成された複数のｎ＋型エミッタ領域ＮＥは、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉを挟んで対称に配置されておらず、Ｙ軸方向の配置間隔の半分ずつ互い違いにずれて配置されている。
具体的には、Ｘ軸方向に互いに隣り合う２つのハイブリッドセル領域ＬＣｈにおいて、一方のハイブリッドセル領域ＬＣｈに形成された複数のｎ＋型エミッタ領域ＮＥのうち、Ｙ軸方向に互いに隣り合う２つのｎ＋型エミッタ領域ＮＥに挟まれた領域のＸ軸方向に、他方のハイブリッドセル領域ＬＣｈに形成された複数のｎ＋型エミッタ領域ＮＥのうち、１つのｎ＋型エミッタ領域ＮＥが配置されている。Ｙ軸方向に互いに隣り合う２つのｎ＋型エミッタ領域ＮＥに挟まれた領域とは、例えば図３に示す点線で囲まれた領域ＢＲである。言い換えれば、セル形成領域ＡＲ１では、複数のｎ＋型エミッタ領域ＮＥは、平面視において、所謂、千鳥配置されている。さらに、言い換えれば、セル形成領域ＡＲ１では、平面視において、三角形の各頂点にｎ＋型エミッタ領域ＮＥがある基本パターンが連続して配列している。
本実施の形態１では、Ｘ軸方向に互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々に形成された複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向の配置間隔の半分ずつ互い違いにずれて配置されているが、これに限定されるものではない。しかし、セル形成領域ＡＲ１のほぼ全面に充分な電子供給を行うためには、Ｘ軸方向に互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々に形成された複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向の配置間隔の半分ずつ互い違いにずれて配置されていることが望ましい。
このように、複数のｎ＋型エミッタ領域ＮＥを、平面視において、千鳥配置することによって、後述する＜本実施の形態１による半導体装置の主要な特長と効果＞において説明するように、ＩＥ効果を向上させることができる。これにより、ターンオン時のスイッチング損失を低減し、かつ、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減することができる。
インアクティブセル領域ＬＣｉには、互いに隣り合うトレンチ電極ＴＧ２とトレンチ電極ＴＧ３との間に、ｐ型ボディ領域ＰＢが設けられている。また、当該ｐ型ボディ領域ＰＢよりも深くｐ型フローティング領域ＰＦが設けられている。
また、図２に示す例では、ハイブリッドセル領域ＬＣｈのＸ軸方向における幅Ｗｈを、インアクティブセル領域ＬＣｉのＸ軸方向における幅Ｗｉよりも狭くしている。このようなときは、ＩＧＢＴのＩＥ効果を高めることができる。
ゲート配線引き出し領域ＡＲ２には、セル形成領域ＡＲ１を囲むように、例えばｐ型フローティング領域ＰＦｐが設けられている部分がある。また、このｐ型フローティング領域ＰＦｐは、コンタクト溝ＣＴの底面に露出した部分のｐ＋型ボディコンタクト領域ＰＢＣｐを介して、エミッタ電極ＥＥと電気的に接続されている。
また、ゲート配線引き出し領域ＡＲ２には、ゲート配線ＧＬが配置されており、このゲート配線ＧＬに向かって、セル形成領域ＡＲ１内から、トレンチ電極ＴＧ１が延在している。そして、ゲート配線引き出し領域ＡＲ２において、互いに隣り合う２つのトレンチ電極ＴＧ１の端部同士は、トレンチ電極ＴＧｚにより接続されている。トレンチ電極ＴＧｚは、平面視において、ゲート配線ＧＬが配置された領域内に配置されている。そして、トレンチ電極ＴＧｚは、接続電極ＧＴＧを介して、ゲート配線ＧＬと電気的に接続されている。なお、インアクティブセル領域ＬＣｉのゲート配線引き出し領域ＡＲ２側の端部は、端部トレンチ電極ＴＧｐにより区画されている。
トレンチ電極ＴＧ２およびトレンチ電極ＴＧ３は、平面視において、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉを挟んで両側に配置されている。トレンチ電極ＴＧ２およびトレンチ電極ＴＧ３は、端部トレンチ電極ＴＧｐに加えて、例えば多結晶シリコン膜からなるエミッタ接続部ＴＧｘにより電気的に接続されている。そして、エミッタ接続部ＴＧｘは、接続電極ＣＴＥを介して、エミッタ電極ＥＥと電気的に接続されている。このような構造とすることによって、トレンチ電極ＴＧ２およびトレンチ電極ＴＧ３と、エミッタ電極ＥＥとの間の電気的な接続の信頼性を向上させることができる。
ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとからなるｐ＋型半導体領域ＰＲが形成されている（図４参照）。ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域ＬＣｈ１において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ１に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
また、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型ボディコンタクト領域ＰＢＣとｐ＋型ラッチアップ防止領域ＰＬＰとからなるｐ＋型半導体領域ＰＲが形成されている（図４参照）。ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域ＬＣｈ２において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ２に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
次に、本実施の形態１による半導体装置の断面構造について、図４を用いて説明する。具体的には、ハイブリッドセル領域ＬＣｈに設けられた素子部ＰＲ１およびインアクティブセル領域ＬＣｉに設けられた介在部ＰＲ２の構成について説明する。
図４に示すように、半導体基板ＳＳは、第１主面としての上面Ｓａと、上面Ｓａと反対側の第２主面としての下面Ｓｂと、を有する。半導体基板ＳＳの内部には、ｎ型の半導体層ＳＬｎが形成され、半導体基板ＳＳのうち、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の内部には、ｐ型の半導体層ＳＬｐが形成されている。
半導体層ＳＬｎのうち上層部以外の部分には、ｎ型の半導体領域としてのｎ−型ドリフト領域ＮＤが形成されている。半導体層ＳＬｎと半導体層ＳＬｐとの間には、ｎ型の半導体領域としてのｎ型フィールドストップ領域Ｎｓが形成されている。また、半導体層ＳＬｐにより、ｐ型の半導体領域としてのｐ＋型コレクタ領域ＣＬが形成されている。また、半導体基板ＳＳの下面Ｓｂには、ｐ＋型コレクタ領域ＣＬ、すなわち、半導体層ＳＬｐと電気的に接続されたコレクタ電極ＣＥが形成されている。一方、半導体基板ＳＳの上面Ｓａ側、すなわち、半導体層ＳＬｎの上層部には、ｐ型ボディ領域ＰＢが設けられている。
半導体基板ＳＳの上面Ｓａのうち、ハイブリッドセル領域ＬＣｈでは、半導体層ＳＬｎに素子部ＰＲ１が形成され、インアクティブセル領域ＬＣｉでは、介在部ＰＲ２が形成されている。
ハイブリッドセル領域ＬＣｈに形成された素子部ＰＲ１は、トレンチＴ１、Ｔ２およびＴ３と、トレンチ電極ＴＧ１、ＴＧ２およびＴＧ３と、２つのｐ型ボディ領域ＰＢと、複数のｎ＋型エミッタ領域ＮＥと、を有する。
前述したように、ハイブリッドセル領域ＬＣｈは、ハイブリッドサブセル領域ＬＣｈ１と、ハイブリッドサブセル領域ＬＣｈ２と、を有する。
ハイブリッドサブセル領域ＬＣｈ１とハイブリッドサブセル領域ＬＣｈ２との境界部における半導体基板ＳＳの上面Ｓａ側には、溝部としてのトレンチＴ１が形成されている。トレンチＴ１は、上面Ｓａから半導体層ＳＬｎの途中まで達し、かつ、平面視において、Ｙ軸方向に延在する。
トレンチＴ１の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ１の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ１を埋め込むように、トレンチ電極ＴＧ１が形成されている。すなわち、トレンチ電極ＴＧ１は、トレンチＴ１の内部にゲート絶縁膜ＧＩを介して埋め込まれている。トレンチ電極ＴＧ１は、ゲート電極ＧＥ（図１参照）と電気的に接続されている。なお、トレンチ電極ＴＧ１は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
ハイブリッドサブセル領域ＬＣｈ１において、半導体基板ＳＳの上面Ｓａ側には、溝部としてのトレンチＴ２が形成されている。トレンチＴ２は、上面Ｓａから半導体層ＳＬｎの途中まで達し、平面視において、Ｙ軸方向に延在し、かつ、トレンチＴ１に対して、Ｘ軸方向に位置する一方のインアクティブセル領域ＬＣｉ側に配置されている。
トレンチＴ２の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ２の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むように、トレンチ電極ＴＧ２が形成されている。すなわち、トレンチ電極ＴＧ２は、トレンチＴ２の内部にゲート絶縁膜ＧＩを介して埋め込まれている。トレンチ電極ＴＧ２は、エミッタ電極ＥＥと電気的に接続されている。なお、トレンチ電極ＴＧ２は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
ハイブリッドサブセル領域ＬＣｈ２において、半導体基板ＳＳの上面Ｓａ側には、溝部としてのトレンチＴ３が形成されている。トレンチＴ３は、上面Ｓａから半導体層ＳＬｎの途中まで達し、平面視において、Ｙ軸方向に延在し、かつ、トレンチＴ１に対して、Ｘ軸方向に位置する他方のインアクティブセル領域ＬＣｉ側に配置されている。
トレンチＴ３の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ３の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むように、トレンチ電極ＴＧ３が形成されている。すなわち、トレンチ電極ＴＧ３は、トレンチＴ３の内部にゲート絶縁膜ＧＩを介して埋め込まれている。トレンチ電極ＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。なお、トレンチ電極ＴＧ３は、平面視において、Ｙ軸方向に沿って、連続して形成されている。
ハイブリッドサブセル領域ＬＣｈ１では、ｐ型ボディ領域ＰＢは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分の上面Ｓａ側に形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触している。また、ハイブリッドサブセル領域ＬＣｈ２では、ｐ型ボディ領域ＰＢは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置する部分の上面Ｓａ側に形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触している。
図４に示すように、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、半導体基板ＳＳの上面Ｓａ側には、トレンチ電極ＴＧ１側にのみ複数のｎ＋型エミッタ領域ＮＥが形成されている。
前述したように、ハイブリッドサブセル領域ＬＣｈ１において、複数のｎ＋型エミッタ領域ＮＥは、平面視において、Ｙ軸方向に沿って、互いに一定の間隔で配置され、ハイブリッドサブセル領域ＬＣｈ２において、複数のｎ＋型エミッタ領域ＮＥは、平面視において、Ｙ軸方向に沿って、互いに一定の間隔で配置されている。
ハイブリッドサブセル領域ＬＣｈ１では、複数のｎ＋型エミッタ領域ＮＥは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分の上面Ｓａ側にそれぞれ形成され、ｐ型ボディ領域ＰＢ、およびトレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩにそれぞれ接触している。また、ハイブリッドサブセル領域ＬＣｈ２では、複数のｎ＋型エミッタ領域ＮＥは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置する部分の上面Ｓａ側にそれぞれ形成され、ｐ型ボディ領域ＰＢ、およびトレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩにそれぞれ接触している。
ハイブリッドサブセル領域ＬＣｈ１で形成された複数のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続され、ハイブリッドサブセル領域ＬＣｈ２で形成された複数のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続されている。
好適には、ハイブリッドサブセル領域ＬＣｈ１において、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置し、かつ、ｐ型ボディ領域ＰＢに対して下面Ｓｂ側に位置する部分には、ｎ型の半導体領域としてのｎ型ホールバリア領域ＮＨＢが形成されている。また、ハイブリッドサブセル領域ＬＣｈ２において、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置し、かつ、ｐ型ボディ領域ＰＢに対して下面Ｓｂ側に位置する部分には、ｎ型の半導体領域としてのｎ型ホールバリア領域ＮＨＢが形成されている。
ハイブリッドサブセル領域ＬＣｈ１において、ｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、半導体層ＳＬｎのうち、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分（ｎ−型ドリフト領域ＮＤ）におけるｎ型の不純物濃度よりも高い。また、ハイブリッドサブセル領域ＬＣｈ２において、ｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、半導体層ＳＬｎのうち、当該ｎ型ホールバリア領域ＮＨＢに対して下面Ｓｂ側に位置する部分（ｎ−型ドリフト領域ＮＤ）におけるｎ型の不純物濃度よりも高い。
一方、ハイブリッドサブセル領域ＬＣｈ１において、ｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ＋型エミッタ領域ＮＥにおけるｎ型の不純物濃度よりも低い。また、ハイブリッドサブセル領域ＬＣｈ２において、ｎ型ホールバリア領域ＮＨＢにおけるｎ型の不純物濃度は、ｎ＋型エミッタ領域ＮＥにおけるｎ型の不純物濃度よりも低い。
なお、ハイブリッドサブセル領域ＬＣｈ１では、ｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。また、ハイブリッドサブセル領域ＬＣｈ２では、ｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。これにより、ｎ−型ドリフト領域ＮＤ内に蓄積された正孔が、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、エミッタ電極ＥＥに排出されにくくなるので、ＩＥ効果を高めることができる。
インアクティブセル領域ＬＣｉに形成され、互いに隣り合う２つの素子部ＰＲ１の間に介在する介在部ＰＲ２は、ｐ型ボディ領域ＰＢと、ｐ型フローティング領域ＰＦと、を有する。
インアクティブセル領域ＬＣｉにおいて、半導体層ＳＬｎのうち、互いに隣り合うトレンチＴ２とトレンチＴ３との間に位置する部分の上面Ｓａ側には、ｐ型ボディ領域ＰＢが形成されている。ｐ型ボディ領域ＰＢは、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩ、および当該トレンチＴ２と隣り合うトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触している。
インアクティブセル領域ＬＣｉにおいて、半導体層ＳＬｎのうち、互いに隣り合うトレンチＴ２とトレンチＴ３との間に位置し、かつ、ｐ型ボディ領域ＰＢの下に位置する部分には、ｐ型の半導体領域であるｐ型フローティング領域ＰＦが形成されている。
ここで、ｐ型フローティング領域ＰＦを設ける目的について説明する。
コレクタ・エミッタ間電圧としての電圧ＶＣＥの順方向における飽和電圧をコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）と称する。このとき、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を小さくするためには、ＩＥ効果を向上させる必要がある。一方、例えばインバータにおいて、誤動作等によって負荷が短絡した場合には、ＩＧＢＴに大きな電圧が印加されるか、または、ＩＧＢＴに大きな短絡電流が流れることになるが、保護回路が遮断するまでの間、ＩＧＢＴが破壊しないことが求められる。ここで、負荷が短絡した状態になり、ＩＧＢＴに短絡電流が流れる際に、ＩＧＢＴが破壊せずに耐えられる時間は、負荷短絡耐量と呼ばれている。
負荷短絡耐量を向上させるためには、ＩＧＢＴに印加されるエネルギーを小さくする、すなわち、ＩＧＢＴに流れる飽和電流を小さくする必要がある。飽和電流を小さくするためには、ｎ＋型エミッタ領域ＮＥの面積を小さくする必要があり、ｎ＋型エミッタ領域ＮＥの面積を小さくするためには、２つの方法が考えられる。
１つ目の方法は、ｎ＋型エミッタ領域ＮＥをＹ軸方向で間引く方法である。しかし、この方法では、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）が高くなってしまう。
２つ目の方法は、インアクティブセル領域ＬＣｉにｐ型フローティング領域ＰＦを設けることにより、ｎ＋型エミッタ領域ＮＥをＸ軸方向で間引く方法である。これにより、キャリアである正孔の排出経路が狭まり、ＩＥ効果が向上する。すなわち、ｐ型フローティング領域ＰＦは、ｎ＋型エミッタ領域ＮＥをＸ軸方向で間引くことにより、負荷短絡耐量を向上させるために設けられている。
図４に示すように、ハイブリッドセル領域ＬＣｈおよびインアクティブセル領域ＬＣｉでは、半導体基板ＳＳの上面Ｓａ上に、例えば酸化シリコン等からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、ハイブリッドセル領域ＬＣｈおよびインアクティブセル領域ＬＣｉの各々で、ｐ型ボディ領域ＰＢを覆うように形成されている。なお、半導体基板ＳＳの上面Ｓａと層間絶縁膜ＩＬとの間には、絶縁膜ＩＦが形成されていてもよい。
本実施の形態１では、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々では、層間絶縁膜ＩＬおよび半導体層ＳＬｎには、層間絶縁膜ＩＬを貫通してｐ型ボディ領域ＰＢの途中まで達する開口部としてのコンタクト溝ＣＴが形成されている。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、コンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、連続して形成されている。
ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ型ボディ領域ＰＢのうち、コンタクト溝ＣＴの底面に露出した部分には、ｐ型の半導体領域としてのｐ＋型ボディコンタクト領域ＰＢＣが形成されている。また、ｐ＋型ボディコンタクト領域ＰＢＣの下には、ｐ型の半導体領域としてのｐ＋型ラッチアップ防止領域ＰＬＰが形成されている。ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰにより、ｐ＋型半導体領域ＰＲが形成されている。
すなわち、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型半導体領域ＰＲは、ｐ＋型ボディコンタクト領域ＰＢＣと、ｐ＋型ラッチアップ防止領域ＰＬＰと、を含む。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型ボディコンタクト領域ＰＢＣにおけるｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度よりも高い。また、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。すなわち、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型半導体領域ＰＲにおけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。
ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型半導体領域ＰＲは、ｐ型ボディ領域ＰＢのうち、コンタクト溝ＣＴに露出した部分に形成されている。ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型半導体領域ＰＲは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分に形成されている。また、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型半導体領域ＰＲは、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置する部分に形成されている。
ハイブリッドサブセル領域ＬＣｈ１において、コンタクト溝ＣＴに埋め込まれた接続電極ＣＰが形成されている。また、ハイブリッドサブセル領域ＬＣｈ２において、コンタクト溝ＣＴに埋め込まれた接続電極ＣＰが形成されている。すなわち、素子部ＰＲ１は、層間絶縁膜ＩＬと、２つのコンタクト溝ＣＴと、２つのｐ＋型半導体領域ＰＲと、２つの接続電極ＣＰと、を有する。
ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、接続電極ＣＰは、ｎ＋型エミッタ領域ＮＥおよびｐ＋型半導体領域ＰＲと接触している。そのため、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｎ＋型エミッタ領域ＮＥおよびｐ＋型半導体領域ＰＲは、エミッタ電極ＥＥと、接続電極ＣＰを介して電気的に接続されている。すなわち、素子部ＰＲ１に含まれるｐ型ボディ領域ＰＢは、エミッタ電極ＥＥと電気的に接続されている。
ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、互いに接続された接続電極ＣＰおよびｐ＋型半導体領域ＰＲの組では、接続電極ＣＰは、ｐ＋型半導体領域ＰＲに含まれるｐ＋型ボディコンタクト領域ＰＢＣと接触している。これにより、接続電極ＣＰとｐ＋型半導体領域ＰＲとの接触抵抗を低減することができる。
図４に示すように、層間絶縁膜ＩＬ上には、例えばアルミニウムを主要な構成要素とする金属膜からなるエミッタ電極ＥＥが設けられており、エミッタ電極ＥＥは、コンタクト溝ＣＴに形成された接続電極ＣＰを介して、ｎ＋型エミッタ領域ＮＥおよびｐ＋型ボディコンタクト領域ＰＢＣと接続されている。図４に示す例では、接続電極ＣＰとエミッタ電極ＥＥとは、一体的に形成されている。
エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜等からなるパッシベーション膜としての絶縁膜ＦＰＦが形成されている。
ハイブリッドセル領域ＬＣｈでは、コレクタ電極ＣＥ、ｐ＋型コレクタ領域ＣＬ、ｎ−型ドリフト領域ＮＤ、ｐ型ボディ領域ＰＢ、ｐ＋型半導体領域ＰＲ、ｎ＋型エミッタ領域ＮＥ、エミッタ電極ＥＥ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチ電極ＴＧ１により、ＩＧＢＴが形成されている。
＜本実施の形態１による半導体装置の製造方法＞
次に、本実施の形態１による半導体装置の製造方法について、図５〜図１０を用いて説明する。
図５〜図１０は、本実施の形態１による半導体装置の製造工程を示す断面図である。図５〜図１０は、図２のＡ２−Ａ２線に沿った断面図である。
まず、図５に示すように、例えばリン等のｎ型不純物が導入されたシリコン単結晶からなる半導体基板ＳＳを用意する。半導体基板ＳＳは、第１主面としての上面Ｓａと、上面Ｓａとは反対側の第２主面としての下面Ｓｂと、を有する。
半導体基板ＳＳにおけるｎ型不純物の不純物濃度を、例えば２×１０１４ｃｍ−３程度とすることができる。半導体基板ＳＳは、この段階では、ウェハと称する平面略円形状の半導体の薄板である。半導体基板ＳＳの厚さを、例えば４５０μｍ〜１,０００μｍ程度とすることができる。なお、半導体基板ＳＳのうち、上面Ｓａ側の半導体層を、半導体層ＳＬｎとする。半導体層ＳＬｎは、ｎ型の半導体層である。そのため、半導体基板ＳＳを用意する際に、半導体基板ＳＳの内部に、ｎ型の半導体層ＳＬｎを形成したことになる。
次に、レジストパターンをマスクとしたイオン注入法により、半導体基板ＳＳの上面Ｓａにｎ型不純物を導入することによって、ｎ型ホールバリア領域ＮＨＢを形成する。このときのイオン注入条件としては、例えばイオン種をリンとし、ドーズ量を６×１０１２ｃｍ−２程度とし、注入エネルギーを８０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
なお、ｎ型ホールバリア領域ＮＨＢは、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々に含まれるハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２に形成される。
次に、レジストパターンをマスクとしたイオン注入法により、半導体基板ＳＳの上面Ｓａにｐ型不純物を導入することによって、ｐ型フローティング領域ＰＦを形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を３．５×１０１３ｃｍ−２程度とし、注入エネルギーを７５ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
なお、ｐ型フローティング領域ＰＦは、インアクティブセル領域ＬＣｉに形成される。また、セル形成領域ＡＲ１においてｐ型フローティング領域ＰＦを形成する際に、例えばゲート配線引き出し領域ＡＲ２（図２参照）において、ｐ型フローティング領域ＰＦｐを形成する。
次に、図６に示すように、例えば酸化シリコン膜からなるハードマスクを用いて、例えば異方性ドライエッチング法により、トレンチＴ１、Ｔ２およびＴ３を形成する。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２系ガスを、好適なものとして例示することができる。
次に、図７に示すように、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢに対する引き延ばし拡散（例えば１２００℃、３０分程度）を行う。このとき、ｐ型フローティング領域ＰＦの下面Ｓｂ側の端部が、Ｚ軸方向において、トレンチＴ１、Ｔ２およびＴ３の下面Ｓｂ側の端部に配置されるように、引き延ばし拡散を行う。
次に、例えば熱酸化法等により、半導体基板ＳＳの上面Ｓａ上並びにトレンチＴ１、Ｔ２およびＴ３の各々の内壁に、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの厚さは、例えば０．１２μｍ程度である。
上記引き延ばし拡散により、トレンチＴ２とその隣のトレンチＴ３との間に、ｐ型フローティング領域ＰＦを形成する。好適には、ｐ型フローティング領域ＰＦは、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触する。
また、トレンチＴ１とその隣のトレンチＴ２との間およびトレンチＴ１とその隣のトレンチＴ３との間に、ｎ型ホールバリア領域ＮＨＢを形成する。好適には、トレンチＴ１とトレンチＴ２との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触する。また、好適には、トレンチＴ１とトレンチＴ３との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触する。
また、上記引き延ばし拡散の際に、ｎ型の半導体基板ＳＳのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されない領域が、ｎ−型ドリフト領域ＮＤとなる。言い換えれば、ｎ型の半導体層ＳＬｎのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されていない領域が、ｎ−型ドリフト領域ＮＤとなる。なお、ｎ−型ドリフト領域ＮＤは、半導体層ＳＬｎの内部から半導体基板ＳＳの下面Ｓｂにかけて、形成される。
トレンチＴ１とトレンチＴ２との間では、ｎ型ホールバリア領域ＮＨＢのｎ型の不純物濃度は、ｎ−型ドリフト領域ＮＤにおけるｎ型の不純物濃度よりも高く、かつ、後述するｎ＋型エミッタ領域ＮＥのｎ型の不純物濃度よりも低い。また、トレンチＴ１とトレンチＴ３との間でも、トレンチＴ１とトレンチＴ２との間と同様である。
次に、半導体基板ＳＳの上面Ｓａ上並びにトレンチＴ１、Ｔ２およびＴ３の内部に、例えばＣＶＤ（Chemical Vapor Deposition）法等により、リンがドープされた多結晶シリコン（Doped Poly-Silicon）膜からなる導電性膜ＣＦを成膜する。導電性膜ＣＦの厚さは、例えば０．５μｍ〜１．５μｍ程度である。
次に、図８に示すように、例えばドライエッチング法により、導電性膜ＣＦをエッチバックする。これにより、トレンチＴ１の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチ電極ＴＧ１を形成する。また、トレンチＴ２の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチ電極ＴＧ２を形成し、トレンチＴ３の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチ電極ＴＧ３を形成する。このエッチングのガスとしては、例えばＳＦ６ガス等を、好適なものとして例示することができる。
次に、例えばドライエッチング法により、トレンチＴ１、Ｔ２およびＴ３の内部以外のゲート絶縁膜ＧＩを除去する。
次に、例えば熱酸化法またはＣＶＤ法により、半導体基板ＳＳの上面Ｓａ上に、後続のイオン注入用の比較的薄い酸化シリコン膜（例えばゲート絶縁膜ＧＩと同程度）からなる絶縁膜ＩＦを形成する。
次に、レジストパターンをマスクとしたイオン注入法により、セル形成領域ＡＲ１の全面およびその他必要な部分にｐ型不純物を導入することによって、ｐ型ボディ領域ＰＢを形成する。
具体的には、トレンチＴ１とトレンチＴ２との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。また、トレンチＴ１とトレンチＴ３との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。このｐ型ボディ領域ＰＢは、ｎ型ホールバリア領域ＮＨＢ上に形成される。また、インアクティブセル領域ＬＣｉにおいて、このｐ型ボディ領域ＰＢは、ｐ型フローティング領域ＰＦ上に形成される。
このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を３×１０１３ｃｍ−２程度とし、注入エネルギーを７５ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
さらに、レジストパターンをマスクとしたイオン注入法により、ハイブリッドセル領域ＬＣｈで、ｐ型ボディ領域ＰＢの上層部にｎ型不純物を導入することによって、ｎ＋型エミッタ領域ＮＥを形成する。
このｎ＋型エミッタ領域ＮＥは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、トレンチゲート電極ＴＧ１側にのみ形成される。具体的には、ハイブリッドサブセル領域ＬＣｈ１で、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。また、ハイブリッドサブセル領域ＬＣｈ２で、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置する部分に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩおよびｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。
このときのイオン注入条件としては、例えばイオン種を砒素とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
次に、図９に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ法等により、例えばＰＳＧ（Phosphosilicate Glass）膜からなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２並びにインアクティブセル領域ＬＣｉの各々で、例えば絶縁膜ＩＦを介してｐ型ボディ領域ＰＢを覆うように形成される。層間絶縁膜ＩＬの厚さは、例えば０．６μｍ程度である。この層間絶縁膜ＩＬの材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Borophosphosilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、またはこれらの複合膜等を好適なものとして例示することができる。
次に、レジストパターンをマスクとした異方性ドライエッチング法により、層間絶縁膜ＩＬにコンタクト溝ＣＴを形成する。この異方性ドライエッチングのガスとしては、例えばＡｒガス、ＣＨＦ３ガスおよびＣＦ４ガスからなる混合ガス等を、好適なものとして例示することができる。続いて、異方性ドライエッチング法により、コンタクト溝ＣＴを半導体基板ＳＳ内に延長する。これにより、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々で、層間絶縁膜ＩＬを貫通してｐ型ボディ領域ＰＢの途中まで達する開口部としてのコンタクト溝ＣＴが形成される。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々では、コンタクト溝ＣＴは、平面視において、Ｙ軸方向に沿って、連続して形成される。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２ガスを好適なものとして例示することができる。
次に、例えばコンタクト溝ＣＴを通して、ｐ型不純物をイオン注入することにより、ｐ＋型ボディコンタクト領域ＰＢＣを形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。また、セル形成領域ＡＲ１においてｐ＋型ボディコンタクト領域ＰＢＣを形成する際に、例えばゲート配線引き出し領域ＡＲ２（図２参照）およびターミネーション領域ＴＡ（図２７および図２８参照）においてｐ＋型ボディコンタクト領域ＰＢＣｐを形成する。
次に、例えばコンタクト溝ＣＴを通して、ｐ型不純物をイオン注入することにより、ｐ＋型ラッチアップ防止領域ＰＬＰを形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を１×１０１５ｃｍ−２程度とし、注入エネルギーを１００ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。ｐ＋型ボディコンタクト領域ＰＢＣにおけるｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度よりも高い。
また、ｐ＋型ボディコンタクト領域ＰＢＣと、ｐ＋型ラッチアップ防止領域ＰＬＰとにより、ｐ＋型半導体領域ＰＲが形成される。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々で、ｐ型ボディ領域ＰＢのうち、コンタクト溝ＣＴに露出した部分に、ｐ＋型半導体領域ＰＲが形成される。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々で、ｐ＋型半導体領域ＰＲは、平面視において、Ｙ軸方向に沿って、連続して形成される。
すなわち、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間に位置する部分に、ｐ型ボディ領域ＰＢに接触したｐ＋型半導体領域ＰＲを形成する。また、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ３との間に位置する部分に、ｐ型ボディ領域ＰＢに接触したｐ＋型半導体領域ＰＲを形成する。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ＋型半導体領域ＰＲにおけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。
次に、図１０に示すように、エミッタ電極ＥＥを形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリング法により、半導体基板ＳＳの上面Ｓａ上に、バリアメタル膜としてチタンタングステン膜を形成する。チタンタングステン膜の厚さは、例えば０．２μｍ程度である。
次に、例えば６００℃程度、１０分程度のシリサイドアニールを窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝ＣＴを埋め込むように、例えばスパッタリング法により、アルミニウム系金属膜（例えば数％シリコン添加、残りはアルミニウム）を形成する。アルミニウム系金属膜の厚さは、例えば５μｍ程度である。
次に、レジストパターンをマスクとしたドライエッチング法により、アルミニウム系金属膜およびバリアメタル膜からなるエミッタ電極ＥＥを形成する。このドライエッチングのガスとしては、例えばＣｌ２／ＢＣｌ３ガス等を、好適なものとして例示することができる。
これにより、ハイブリッドサブセル領域ＬＣｈ１では、コンタクト溝ＣＴの内部に埋め込まれた接続電極ＣＰと、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥと、が形成される。ハイブリッドサブセル領域ＬＣｈ１で、接続電極ＣＰは、平面視において、Ｙ軸方向に沿って、連続して形成される。また、ハイブリッドサブセル領域ＬＣｈ２では、コンタクト溝ＣＴの内部に埋め込まれた接続電極ＣＰと、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥと、が形成される。ハイブリッドサブセル領域ＬＣｈ２で、接続電極ＣＰは、平面視において、Ｙ軸方向に沿って、連続して形成される。
エミッタ電極ＥＥは、ハイブリッドサブセル領域ＬＣｈ１に形成された複数のｎ＋型エミッタ領域ＮＥおよび複数のｐ＋型半導体領域ＰＲと、ハイブリッドサブセル領域ＬＣｈ１に形成された接続電極ＣＰを介して電気的に接続される。また、エミッタ電極ＥＥは、ハイブリッドサブセル領域ＬＣｈ２に形成された複数のｎ＋型エミッタ領域ＮＥおよび複数のｐ＋型半導体領域ＰＲと、ハイブリッドサブセル領域ＬＣｈ２に形成された接続電極ＣＰを介して電気的に接続される。
なお、エミッタ電極ＥＥを形成する際に、トレンチ電極ＴＧ１と電気的に接続されたゲート電極ＧＥを形成してもよい（図１参照）。また、セル形成領域ＡＲ１で、エミッタ電極ＥＥを形成する際に、ゲート配線引き出し領域ＡＲ２で、ゲート配線ＧＬおよびゲート電極ＧＥを形成してもよい（図１参照）。
次に、エミッタ電極ＥＥ上に、例えばポリイミドを主要な成分とする有機膜等からなるパッシベーション膜としての絶縁膜ＦＰＦを形成する。絶縁膜ＦＰＦの厚さは、例えば２．５μｍ程度である。
次に、レジストパターンをマスクとしたドライエッチング法により、絶縁膜ＦＰＦをパターニングして、絶縁膜ＦＰＦを貫通してエミッタ電極ＥＥに達する開口部ＯＰ１を形成し（図１参照）、開口部ＯＰ１に露出した部分のエミッタ電極ＥＥからなるエミッタパッドＥＰを形成する（図１参照）。
なお、セル形成領域ＡＲ１で、エミッタ電極ＥＥ上に絶縁膜ＦＰＦを形成する際に、ゲート配線引き出し領域ＡＲ２のゲート電極ＧＥ上に絶縁膜ＦＰＦを形成する（図１参照）。また、セル形成領域ＡＲ１で、開口部ＯＰ１を形成する際に、ゲート配線引き出し領域ＡＲ２で、絶縁膜ＦＰＦを貫通してゲート電極ＧＥに達する開口部ＯＰ２を形成し、開口部ＯＰ２に露出した部分のゲート電極ＧＥからなるゲートパッドＧＰを形成する（図１参照）。
次に、半導体基板ＳＳの下面Ｓｂに対して、バックグラインディング処理を施すことによって、例えば８００μｍ程度の厚さを、必要に応じて、例えば３０μｍ〜２００μｍ程度に薄膜化する。例えば耐圧が６００Ｖ程度とすると、最終厚さは、７０μｍ程度である。これにより、この薄膜化された半導体基板ＳＳのうち、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の内部に、半導体層ＳＬｐが形成される。また、必要に応じて、下面Ｓｂのダメージ除去のためのケミカルエッチング等も実施する。
このとき、薄膜化された半導体基板ＳＳのうち、ｎ型フィールドストップ領域Ｎｓが形成される半導体層に対して下面Ｓｂ側の半導体層であって、ｐ＋型コレクタ領域ＣＬが形成される半導体層を、半導体層ＳＬｐとする。
次に、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入法により、ｎ型不純物を導入することによって、ｎ型フィールドストップ領域Ｎｓを形成する。このときのイオン注入条件としては、例えばイオン種をリンとし、ドーズ量を７×１０１２ｃｍ−２程度とし、注入エネルギーを３５０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
次に、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入法により、ｐ型不純物を導入することによって、ｐ＋型コレクタ領域ＣＬを形成する。このときのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を１×１０１３ｃｍ−２程度とし、注入エネルギーを４０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
すなわち、ｐ＋型コレクタ領域ＣＬを形成する工程では、半導体基板ＳＳのうち、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の内部に、ｐ型の半導体層ＳＬｐが形成され、ｐ型の半導体層ＳＬｐにより、ｐ＋型コレクタ領域ＣＬが形成される。
次に、例えばスパッタリング法により、半導体基板ＳＳの下面Ｓｂに、半導体層ＳＬｐ、すなわち、ｐ＋型コレクタ領域ＣＬと電気的に接続されたコレクタ電極ＣＥを形成する。その後、ダイシング等により、半導体基板ＳＳのチップ領域に分割し、必要に応じて、パッケージに封止することにより、本実施の形態１による半導体装置が略完成する。
＜比較例による半導体装置の構成＞
次に、本発明者らが検討した比較例による半導体装置のセル形成領域の構成について、図１１および図１２を用いて説明する。
図１１は、比較例による半導体装置（セル形成領域およびゲート配線引き出し領域）を示す平面図である。図１２は、図１１のＢ−Ｂ線に沿った断面図である。
図１１および図１２に示すように、比較例による半導体装置のセル形成領域ＡＲ１には、本実施の形態１による半導体装置のセル形成領域ＡＲ１と同様に、複数の、アクティブセル領域としてのハイブリッドセル領域ＬＣｈと、複数のインアクティブセル領域ＬＣｉとが設けられている。
また、比較例による半導体装置のセル形成領域ＡＲ１に設けられたハイブリッドセル領域ＬＣｈの各構成要素は、本実施の形態１による半導体装置のセル形成領域ＡＲ１に設けられたハイブリッドセル領域ＬＣｈの各構成要素と同様である。
また、比較例による半導体装置のセル形成領域ＡＲ１に設けられたインアクティブセル領域ＬＣｉの各構成要素は、本実施の形態１による半導体装置のセル形成領域ＡＲ１に設けられたインアクティブセル領域ＬＣｉの各構成要素と同様である。
ただし、比較例による半導体装置のセル形成領域ＡＲ１に設けられた複数のハイブリッドセル領域ＬＣｈの各々に形成された複数のｎ＋型エミッタ領域ＮＥは、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブ領域ＬＣｉを挟んで対称に配置されている。
＜比較例による半導体装置の特長＞
次に、比較例による半導体装置の特長について、図１３および図１４を用いて説明する。
図１３は、比較例による半導体装置におけるターンオン時の変位電流経路を重ねて示す断面図である。図１４は、比較例による半導体装置におけるターンオン時の変位電流経路を示す等価回路図である。
なお、ターンオフ時におけるコレクタ電圧の上昇に伴う変位電流経路については、図１３および図１４に示すターンオン時の変位電流経路と同様の変位電流経路であって、かつ、変位電流の矢印の向きが反対になる。
図１３および図１４に示すように、比較例によるＩＥ型トレンチゲートＩＧＢＴでは、ｐ型フローティング領域ＰＦと、ゲート電極ＧＥに接続されたトレンチ電極ＴＧ１とが、エミッタ電極ＥＥに接続されたトレンチ電極ＴＧ２およびＴＧ３の各々によって遮断されており、隣り合っていない。このような比較例によるＩＥ型トレンチゲートＩＧＢＴは、コレクタ電極ＣＥ、エミッタ電極ＥＥおよびゲート電極ＧＥを有するＩＧＢＴ１と、容量Ｃｇｄ、Ｃｇｓ、Ｃｆｐｃ、ＣｅｄおよびＣｅｆｐと、ゲート電極ＧＥに接続された抵抗Ｒｇと、を用いた等価回路により表すことができる。
そして、比較例によるＩＥ型トレンチゲートＩＧＢＴでは、ハイブリッドセル領域ＬＣｈで発生する変位電流ＣＲ１は、エミッタ電極ＥＥには流れ込むが、ゲート電極ＧＥには流れ込まないので、ゲート電極ＧＥの電位、すなわち、ゲート電位に対して変位電流ＣＲ１が及ぼす影響は小さい。なお、ハイブリッドセル領域ＬＣｈで発生する変位電流ＣＲ２は、容量Ｃｇｄを介してゲート電極ＧＥに流れ込む虞はあるが、容量Ｃｇｄを小さくすることにより、ゲート電極ＧＥの電位に対する変位電流ＣＲ２の及ぼす影響を小さくすることができる。
次に、図１５を参照し、ＩＧＢＴ１に形成されたｐチャネル型の寄生ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２の動作について説明する。
図１５は、比較例による半導体装置におけるｐチャネル型の寄生ＭＯＳＦＥＴを示す断面図である。
以下では、ＩＧＢＴ１の内部に形成された寄生ＭＯＳＦＥＴを例示して説明する。しかし、ＩＧＢＴ１の内部に、ＭＯＳＦＥＴ以外の各種のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなる寄生ＭＩＳＦＥＴが形成されていてもよい。
また、以下では、Ｌ負荷スイッチングのターンオフ時の動作を考える。Ｌ負荷スイッチングとは、ＩＧＢＴのコレクタ電極またはエミッタ電極にインダクタンスＬを有するインダクタが負荷として接続されたときのＩＧＢＴのスイッチングのことをいう。このＬ負荷スイッチングのターンオフ時においては、まず、ターンオフに伴って、コレクタ・エミッタ間電圧としての電圧ＶＣＥが上昇する。このとき、ｐチャネル型の寄生ＭＯＳＦＥＴ２のチャネル領域がｐ型に反転する。そして、ｐ型フローティング領域ＰＦおよびｎ−型ドリフト領域ＮＤに蓄積されたキャリアとしての正孔が、ｐチャネル型の寄生ＭＯＳＦＥＴ２を経由して排出される。以上の動作により、蓄積された正孔が迅速に排出されるため、比較例によるＩＥ型トレンチゲートＩＧＢＴは、スイッチング速度が高速であるという特長を有する。
＜比較例による半導体装置の課題＞
一方、比較例による半導体装置は、課題も有する。以下では、比較例による半導体装置の課題について説明する。
まず、図１６を参照し、ターンオン時のスイッチング損失について説明する。
図１６は、比較例による半導体装置（セル形成領域）を示す断面図である。図１６に、ターンオン時にｐ型フローティング領域ＰＦ、すなわち、ｐチャネル型の寄生ＭＯＳＦＥＴを流れる正孔電流の電流経路ＰＴ１０１を模式的に重ねて示す。
ＩＥ型トレンチゲートＩＧＢＴでは、ＩＥ効果が強くなると、ターンオン時に早めにキャリアを蓄積することができるので、ターンオン時のスイッチング損失を減少させることができる。
ところが、ＥＧＥ構造を有するＩＥ型トレンチゲートＩＧＢＴでは、ターンオン時には、ｐチャネル型の寄生ＭＯＳＦＥＴを介して、キャリアとしての正孔が排出され、ＩＥ効果が低下して、ターンオン時のスイッチング損失が増加する。これは、ＩＥ型トレンチゲートＩＧＢＴのターンオン時に、ｐチャネル型の寄生ＭＯＳＦＥＴのチャネル領域の電位が上昇して寄生ＭＯＳＦＥＴがオン状態となり、キャリアとしての正孔が排出されてしまうことを意味する。具体的には、図１６に示すように、ＩＥ型トレンチゲートＩＧＢＴでは、ターンオン時に、ｎ−型ドリフト領域ＮＤからｐ型フローティング領域ＰＦを通り、さらに、ｐ型フローティング領域ＰＦ、ｎ型ホールバリア領域ＮＨＢおよびｐ型ボディ領域ＰＢのうち、トレンチ電極ＴＧ２およびＴＧ３の各々に近い部分を通る電流経路ＰＴ１０１により、正孔電流が流れる。また、導通時（オン状態）においても、ｐチャネル型の寄生ＭＯＳＦＥＴを介して、キャリアとしての正孔が排出され、ＩＥ効果は低下する。
図示は省略するが、ターンオン時のスイッチング波形をＴＣＡＤ（Technology Computer-Aided Design）により計算すると、ＥＧＥ構造を有するＩＥ型トレンチゲートＩＧＢＴのターンオン時に、ｐチャネル型の寄生ＭＯＳＦＥＴのチャネル領域の電位が上昇して、キャリアとしての正孔が排出されることが確認された。また、ターンオン時の半導体装置の内部における正孔濃度分布をＴＣＡＤにより計算すると、ＥＧＥ構造を有するＩＥ型トレンチゲートＩＧＢＴのターンオン時に、ｐチャネル型の寄生ＭＯＳＦＥＴを介してキャリアとしての正孔が排出されることが確認された。
ところで、一般に、ＩＥ型トレンチゲートＩＧＢＴでは、インアクティブセル領域ＬＣｉに設けられたｐ型フローティング領域ＰＦのＸ軸方向における幅（図１６に示すＷｐ）を大きくするに従って、排出されるキャリア（正孔）に対する抵抗が高くなり、ＩＥ効果は向上する。その結果、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）は低くなる。そこで、本発明者らは、ＩＥ型トレンチゲートＩＧＢＴにおいて、ｐ型フローティング領域ＰＦのＸ軸方向における幅を大きくして、ターンオン時および導通時（オン状態）においても、ＩＥ効果を向上させる検討を行った。
しかし、本発明者らが検討したところ、ＥＧＥ構造のアクティブセル領域を備えた半導体装置では、ｐ型フローティング領域ＰＦのＸ軸方向における幅を大きくしても、特定の幅を超えると、ＩＥ効果が向上しないことが明らかとなった。
図１７は、ＥＧＥ構造のアクティブセル領域を備えた半導体装置におけるコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）とｐ型フローティング領域のＸ軸方向の幅との関係を示すグラフ図である。比較例として、図１７に、ＧＧ構造（ゲート−ゲート構造）のアクティブセル領域を備えた半導体装置におけるコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）とｐ型フローティング領域のＸ軸方向の幅との関係も示す。ＧＧ構造とは、アクティブセル領域に互いに間隔を設けて配置された２つのトレンチ電極の各々が、ゲート電極と電気的に接続されていることを意味する。
図１７に示すように、ＧＧ構造のアクティブセル領域を備えた半導体装置では、ｐ型フローティング領域の幅が大きくなるに従って、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）は徐々に低下する。これに対して、ＥＧＥ構造のアクティブセル領域を備えた半導体装置では、ｐ型フローティング領域の幅が大きくなるに従って、一旦、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）は徐々に低下する。しかし、ｐ型フローティング領域の幅が、特定の幅Ｗｃｐを超えると、ｐ型フローティング領域の幅が大きくなるに従って、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）は徐々に増加する。
以下、図１８〜図２０を参照し、ＥＧＥ構造のアクティブセル領域を備えた半導体装置における上記コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の増加現象について説明する。
図１８は、比較例による半導体装置（セル形成領域）を示す断面図である。図１９は、比較例による半導体装置における電子供給領域を説明する平面図である。図２０は、比較例による半導体装置における電子電流のシミュレーション結果を示す図である。なお、図１９では、図面を見易くするために、ｎ＋型エミッタ領域を黒く塗りつぶしている。
図１８に示すように、半導体装置のセル形成領域ＡＲ１には、オン状態（コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ））が印加されて、コレクタ・エミッタ間が導通している状態）において動作する第１寄生ｐｎｐバイポーラトランジスタＢＰ１および第２寄生ｐｎｐバイポーラトランジスタＢＰ２が形成される。
第１寄生ｐｎｐバイポーラトランジスタＢＰ１は、ハイブリッドセル領域ＬＣｈに形成され、ｐ＋型コレクタ領域ＣＬ−ｎ型半導体領域（ｎ−型ドリフト領域ＮＤ、ｎ型ホールバリア領域ＮＨＢおよびｎ＋型エミッタ領域ＮＥ）−ｐ＋型半導体領域ＰＲ（ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰ）から成る。第２寄生ｐｎｐバイポーラトランジスタＢＰ２は、インアクティブセル領域ＬＣｉに形成され、ｐ＋型コレクタ領域ＣＬ−ｎ型半導体領域（ｎ−型ドリフト領域ＮＤ、ｎ型ホールバリア領域ＮＨＢおよびｎ＋型エミッタ領域ＮＥ）−ｐ＋型半導体領域ＰＲ（ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰ）から成る。
一般に、ＩＥ効果を向上させるためには、ｎ−型ドリフト領域ＮＤに蓄積されるキャリア（正孔）の濃度を高めて、ｎ−型ドリフト領域ＮＤの抵抗を下げることが有効である。これを実現するためには、第１寄生ｐｎｐバイポーラトランジスタＢＰ１および第２寄生ｐｎｐバイポーラトランジスタＢＰ２の働き（活性化）を強める必要がある。
ここで、ｎ＋型エミッタ領域ＮＥからの電子供給が、第１寄生ｐｎｐバイポーラトランジスタＢＰ１および第２寄生ｐｎｐバイポーラトランジスタＢＰ２へのベース電流供給となる。従って、第１寄生ｐｎｐバイポーラトランジスタＢＰ１および第２寄生ｐｎｐバイポーラトランジスタＢＰ２の働き（活性化）を強めるためには、両者への充分な電子供給を行うことが必要である。しかし、電子が供給されるｎ＋型エミッタ領域ＮＥから、インアクティブセル領域ＬＣｉに形成される第２寄生ｐｎｐバイポーラトランジスタＢＰ２までの距離は、電子が供給されるｎ＋型エミッタ領域ＮＥから、ハイブリッドセル領域ＬＣｈに形成される第１寄生ｐｎｐバイポーラトランジスタＢＰ１までの距離よりも遠い。
このため、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低くするために、ｐ型フローティング領域ＰＦの幅を大きくしても、ｐ型フローティング領域ＰＦの幅が特定の幅（例えば図１７に示す幅Ｗｃｐ）よりも大きくなると、第２寄生ｐｎｐバイポーラトランジスタＢＰ２のベース電流（電子電流）の供給が少なくなる。これにより、第２寄生ｐｎｐバイポーラトランジスタＢＰ２の働き（活性化）が弱まり、ＩＥ効果が低下する。その結果、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）は高くなる。
図１９に示すように、比較例による半導体装置のセル形成領域ＡＲ１では、互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々に形成された複数のｎ＋型エミッタ領域ＮＥが、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブ領域ＬＣｉを挟んで対称に配置されている。言い換えると、ｎ＋型エミッタ領域ＮＥ上をＸ軸方向に沿って延びる複数の第１仮想線と、ｎ＋型エミッタ領域ＮＥ上をＹ軸方向に沿って延びる複数の第２仮想線とが交差する各々の位置（格子点）にｎ＋型エミッタ領域ＮＥがそれぞれ配置されている。以下、このような複数のｎ＋型エミッタ領域ＮＥの配置のことを、矩形格子配置という。
複数のｎ＋型エミッタ領域ＮＥのそれぞれを中心にして、ある一定の距離を半径として囲まれた領域（以下、Ａ領域という場合もある。）は、複数のｎ＋型エミッタ領域ＮＥのそれぞれから供給される電子が多い領域である。この電子供給が多いＡ領域は、図１９中、点線で囲まれた円形領域であり、平面視において、ハイブリッドセル領域ＬＣｈとほぼ重なる。従って、図１８に示した、第１寄生ｐｎｐバイポーラトランジスタＢＰ１の働き（活性化）は強くなる。
しかし、ｐ型フローティング領域ＰＦのＸ軸方向の幅が広い場合、平面視において、Ｘ軸方向およびＹ軸方向にそれぞれ互いに隣り合う４つｎ＋型エミッタ領域ＮＥに囲まれ、上記電子供給が多いＡ領域から外れた領域（以下、Ｂ領域という場合もある。）は、複数のｎ＋型エミッタ領域ＮＥのそれぞれから供給される電子が少ない領域となる。
図２０に示すシミュレーション結果からも明らかなように、ｎ＋型エミッタ領域ＮＥから離れるに従って、ｎ＋型エミッタ領域ＮＥからの電子供給は少なくなる。
この電子供給が少ないＢ領域は、図１９中、実線で囲まれた網掛けのハッチングで示す円形領域であり、平面視において、インアクティブ領域ＬＣｉとほぼ重なる。従って、図１８に示した、第２寄生ｐｎｐバイポーラトランジスタＢＰ２の働き（活性化）は弱くなる。
このように、比較例による半導体装置のセル形成領域ＡＲ１では、導通時（オン状態）において動作するインアクティブセル領域ＬＣｉの第２寄生ｐｎｐバイポーラトランジスタＢＰ２へのベース電流（電子電流）の供給が少なくなり、第２寄生ｐｎｐバイポーラトランジスタの働き（活性化）が弱まる。このため、ＩＥ効果が低下して、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）は逆に高くなる。
以上説明したように、比較例による半導体装置においては、ＩＥ効果を向上させて、ターンオン時のスイッチング損失を低減し、かつ、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減することが望まれる。
＜本実施の形態１による半導体装置の主要な特長と効果＞
次に、本実施の形態１による半導体装置の主要な特長と効果について、図２１および図２２を用いて説明する。
図２１は、本実施の形態１による半導体装置における電子供給領域を説明する平面図である。図２２は、本実施の形態１による半導体装置および比較例による半導体装置の各々の動作波形の一例を示すグラフ図である。なお、図２１では、図面を見易くするために、ｎ＋型エミッタ領域を黒く塗りつぶしている。
図２１に示すように、本実施の形態１による半導体装置のセル形成領域ＡＲ１では、各々のハイブリッドセル領域ＬＣｈにおいて、複数のｎ＋型エミッタ領域ＮＥは、平面視において、Ｙ軸方向に互いに一定の間隔で配置されている。しかし、Ｘ軸方向に互いに隣り合う２つのハイブリッドセル領域ＬＣｈの各々に形成された複数のｎ＋型エミッタ領域ＮＥは、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブセル領域ＬＣｉを挟んで対称に配置されておらず、Ｙ軸方向の配置間隔の半分ずつ互い違いにずれて配置されている。
具体的には、Ｘ軸方向に互いに隣り合う２つのハイブリッドセル領域ＬＣｈにおいて、一方のハイブリッドセル領域ＬＣｈに形成された複数のｎ＋型エミッタ領域ＮＥのうち、Ｙ軸方向に互いに隣り合う２つのｎ＋型エミッタ領域ＮＥに挟まれた領域のＸ軸方向に、他方のハイブリッドセル領域ＬＣｈに形成された複数のｎ＋型エミッタ領域ＮＥのうち、１つのｎ＋型エミッタ領域ＮＥが配置されている。言い換えれば、セル形成領域ＡＲ１では、複数のｎ＋型エミッタ領域ＮＥは、平面視において、所謂、千鳥配置されている。さらに、言い換えれば、セル形成領域ＡＲ１では、平面視において、三角形の各頂点にｎ＋型エミッタ領域ＮＥがある基本パターンが連続して配列している。
複数のｎ＋型エミッタ領域ＮＥのそれぞれを中心にして、ある一定の距離を半径として囲まれたＡ領域は、複数のｎ＋型エミッタ領域ＮＥのそれぞれから供給される電子が多い領域である。そして、複数のｎ＋型エミッタ領域ＮＥを千鳥配置したことにより、平面視において、セル形成領域ＡＲ１のほぼ全面を、この電子供給が多いＡ領域によって覆うことができる。すなわち、この電子供給が多いＡ領域は、図２１中、点線で囲まれた円形領域であり、平面視において、ハイブリッドセル領域ＬＣｈおよびインアクティブセル領域ＬＣｉとほぼ重なる。これにより、比較例による半導体装置のセル形成領域ＡＲ１において生じる電子供給が少ないＢ領域を小さくできるので（図１９参照）、セル形成領域ＡＲ１のほぼ全面に充分な電子供給を行うことができる。
従って、本実施の形態１による半導体装置のセル形成領域ＡＲ１では、導通時（オン状態）において動作するインアクティブセル領域ＬＣｉの第２寄生ｐｎｐバイポーラトランジスタＢＰ２へのベース電流（電子電流）の供給が多くなり、第２寄生ｐｎｐバイポーラトランジスタの働き（活性化）が強まる。これにより、ＩＥ効果が向上して、ｐ型フローティング領域ＰＦのＸ軸方向の幅を広げても、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低くすることができる。
図２２は、本実施の形態１による半導体装置および比較例による半導体装置の各々におけるＬ負荷スイッチングのターンオン時の入力信号、オン電圧およびオン電流の各々の波形を示すグラフ図である。図２２中、ＶＧはターンオン時の入力信号、ＶＣはコレクタ電圧、ＩＣはコレクタ電流を示し、本実施の形態１による半導体装置のコレクタ電圧ＶＣおよびコレクタ電流ＩＣは実線（千鳥配置）で示し、比較例による半導体装置のコレクタ電圧およびコレクタ電流は点線（矩形格子配置）で示す。なお、Ｌ負荷スイッチングとは、ＩＧＢＴのコレクタ電極またはエミッタ電極にインダクタンスＬを有するインダクタが負荷として接続されたときのＩＧＢＴのスイッチングのことをいう。
本実施の形態１による半導体装置のセル形成領域ＡＲ１では、複数のｎ＋型エミッタ領域ＮＥは、平面視において、例えば図２１に示すように千鳥配置されており、また、比較例による半導体装置のセル形成領域ＡＲ１では、複数のｎ＋型エミッタ領域ＮＥは、平面視において、例えば図１９に示すように矩形格子配置されており、それ以外の各構成要素については、両者においてほぼ同様である。
図２２に示すように、本実施の形態１による半導体装置の方が、比較例による半導体装置よりもオン電圧の立ち上がりが高速となっており、スイッチング損失が１０％程度低減することが分かる。セル形成領域ＡＲ１において、複数のｎ＋型エミッタ領域ＮＥを千鳥配置したことにより、ＩＥ効果が向上し、これに伴って、ターンオン時の過度的に見たキャリア蓄積スピードが向上したと考えられる。
このように、本実施の形態１による半導体装置では、ベース電流（電子電流）の供給が少ない領域を小さくすることにより、セル形成領域ＡＲ１の全面に対して充分な電子供給を行うことができるので、ＩＥ効果を向上させることができる。これにより、ターンオン時のスイッチング損失を低減し、かつ、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減することができる。
＜本実施の形態１の変形例による半導体装置の構成＞
本実施の形態１の変形例による半導体装置に備わるＩＥ型トレンチゲートＩＧＢＴの構成について、図２３および図２４を用いて説明する。
図２３は、本実施の形態１の変形例による半導体装置（セル形成領域およびゲート配線引き出し領域）を示す平面図である。図２４は、図２３のＣ−Ｃ線に沿った断面図である。
本実施の形態１の変形例によるＩＥ型トレンチゲートＩＧＢＴの構成は、平面視において、接続電極ＣＰとトレンチ電極ＴＧ２およびＴＧ３の各々とが重なっている点を除き、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの構成（図２〜図４参照）と同様である。従って、以下では、主として、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴの構成と異なる点について説明する。
本実施の形態１の変形例によるＩＥ型トレンチゲートＩＧＢＴでは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと同様に、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々には、複数のｎ＋型エミッタ領域ＮＥが形成されている。
また、本実施の形態１の変形例によるＩＥ型トレンチゲートＩＧＢＴでは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと同様に、ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域ＬＣｈ１において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ１に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
また、本実施の形態１の変形例によるＩＥ型トレンチゲートＩＧＢＴでは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと同様に、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型半導体領域ＰＲは、Ｙ軸方向に沿って、連続して形成されている。また、ハイブリッドサブセル領域ＬＣｈ２において、ｐ型ボディ領域ＰＢには、開口部としてのコンタクト溝ＣＴが、Ｙ軸方向に沿って、連続して形成されている。コンタクト溝ＣＴは、ハイブリッドサブセル領域ＬＣｈ２に配置されたｐ＋型ボディコンタクト領域ＰＢＣに達する。
一方、本実施の形態１の変形例によるＩＥ型トレンチゲートＩＧＢＴでは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴとは異なり、ハイブリッドサブセル領域ＬＣｈ１において、コンタクト溝ＣＴは、平面視において、トレンチＴ２と重なり、ハイブリッドサブセル領域ＬＣｈ２において、コンタクト溝ＣＴは、平面視において、トレンチＴ３と重なる。
また、ハイブリッドサブセル領域ＬＣｈ１において、ｐ＋型半導体領域ＰＲが、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩと接触し、ハイブリッドサブセル領域ＬＣｈ２において、ｐ＋型半導体領域ＰＲが、トレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩと接触している。
＜本実施の形態１の変形例による半導体装置の主要な特長と効果＞
本実施の形態１の変形例による半導体装置でも、前述の実施の形態１による半導体装置と同様に、セル形成領域ＡＲ１には、平面視において、複数のｎ＋型エミッタ領域ＮＥが千鳥配置されている。
これにより、本実施の形態１の変形例による半導体装置でも、前述の実施の形態１の半導体装と同様に、ＩＥ効果を向上させ、ターンオン時におけるスイッチング損失を低減し、かつ、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減することができる。
一方、本実施の形態１の変形例によるＩＥ型トレンチゲートＩＧＢＴでは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴと異なり、平面視において、ハイブリッドサブセル領域ＬＣｈ１に形成された接続電極ＣＰとトレンチ電極ＴＧ２とが重なり、ハイブリッドサブセル領域ＬＣｈ２に形成された接続電極ＣＰとトレンチ電極ＴＧ３とが重なる。すなわち、本実施の形態１の変形例によるＩＥ型トレンチゲートＩＧＢＴでは、前述の実施の形態１によるＩＥ型トレンチゲートＩＧＢＴに比べて、半導体層ＳＬｎのうち、トレンチＴ１とトレンチＴ２との間およびトレンチＴ１とトレンチＴ３との間に位置する部分の幅が狭い。
そのため、本実施の形態１の変形例による半導体装置では、前述の実施の形態１による半導体装置に比べて、キャリアとしての正孔の排出抵抗が高くなり、正孔がｎ−型ドリフト領域ＮＤのうちエミッタ電極ＥＥ側の部分に蓄積しやすくなり、エミッタ電極ＥＥからの電子の注入効率が高くなって、ＩＥ効果がさらに向上する。従って、本実施の形態１の変形例による半導体装置では、前述の実施の形態１による半導体装置に比べ、さらに半導体装置の性能を向上させることができる。
（実施の形態２）
＜比較例による半導体装置の構成と課題＞
まず、本発明者らが検討した比較例による半導体装置のセル形成領域の構成について、図２５および図２６を用いて説明する。
図２５は、比較例による半導体装置（セル形成領域）を示す平面図である。図２６は、半導体装置におけるターンオフ時の破壊モードを示す波形図である。
図２５に示すように、比較例による半導体装置のセル形成領域ＡＲ１では、前述の実施の形態１の半導体装置のセル形成領域ＡＲ１と同様に、複数の、アクティブセル領域としてのハイブリッドセル領域ＬＣｈと、複数のインアクティブセル領域ＬＣｉとが設けられ、さらに、セル形成領域ＡＲ１には、平面視において、複数のｎ＋型エミッタ領域ＮＥが千鳥配置されている。しかし、セル形成領域ＡＲ１の外側に設けられたターミネーション領域ＴＡに接する、セル形成領域ＡＲ１のＸ軸方向（ハイブリッドセル領域ＬＣｈが周期的に配列する方向）の端部領域には、ｎ＋型エミッタ領域ＮＥが形成されないハイブリッドセル領域ＬＣｈを配列したダミーセル形成領域ＤＡが設けられている。
ターミネーション領域ＴＡには、キャリア（正孔）の逃げ道がないため、セル形成領域ＡＲ１のＸ軸方向の端部領域にまで、複数のｎ＋型エミッタ領域ＮＥを形成したハイブリッドセル領域ＬＣｈを配列すると、導通時（オン状態）にターミネーション領域ＴＡに蓄積したキャリア（正孔）が、ターンオフ時にセル形成領域ＡＲ１のＸ軸方向の端部領域に集中する。このため、例えば図２６に示すように、ターンオフ時に半導体装置が破壊することがある。そこで、通常、この破壊を防止するために、セル形成領域ＡＲ１のＸ軸方向の端部領域には、ｎ＋型エミッタ領域ＮＥが形成されないハイブリッドセル領域ＬＣｈを配列したダミーセル形成領域ＤＡが設けられている。このように、キャリア（正孔）が流れない領域を形成することにより、電流集中が起きにくい構成とすることができる。
しかしながら、図２５に示した構成では、セル形成領域ＡＲ１は、ｎ＋型エミッタ領域ＮＥが形成されないハイブリッドセル領域ＬＣｈを配列したダミーセル形成領域ＤＡを有することから、セル形成領域ＡＲ１の平面面積が実質的に小さくなり、セル形成領域ＡＲ１を有効に活用することができないという課題がある。
＜本実施の形態２による半導体装置の構成＞
以下、セル形成領域ＡＲ１のＸ軸方向の端部領域に設けられたダミーセル形成領域ＤＡを有効に活用することのできる、本実施の形態２による半導体装置のセル形成領域の構成について、図２７および図２８を用いて説明する。
図２７は、本実施の形態２による半導体装置（セル形成領域）の第１例を示す平面図である。図２８は、本実施の形態２による半導体装置（セル形成領域）の第２例を示す平面図である。なお、図２７および図２８では、図面を見易くするために、ｎ＋型エミッタ領域を黒く塗りつぶしている。
図２７に示すように、本実施の形態２による半導体装置の第１例のセル形成領域ＡＲ１では、前述の実施の形態１による半導体装置のセル形成領域ＡＲ１と同様に、複数の、アクティブセル領域としてのハイブリッドセル領域ＬＣｈと、複数のインアクティブセル領域ＬＣｉとが設けられている。そして、比較例による半導体装置に設けられたダミーセル形成領域ＤＡと同じ領域である、セル形成領域ＡＲ１のＸ軸方向の端部領域ＤＡ１に、平面視において、複数のｎ＋型エミッタ領域ＮＥが千鳥配置されている。また、上記端部領域ＤＡ１以外のセル形成領域ＡＲ１の活性領域ＣＡには、平面視において、複数のｎ＋型エミッタ領域ＮＥが千鳥配置されている。
ただし、端部領域ＤＡ１に配置された複数のｎ＋型エミッタ領域ＮＥの密度は、活性領域ＣＡに配置された複数の＋型エミッタ領域ＮＥの密度よりも低い。例えば活性領域ＣＡでは、複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向に延在する各々のハイブリッドセル領域ＬＣｈにおいて、Ｙ軸方向に互いに一定の間隔Ｓ１で配置されている。また、端部領域ＤＡ１でも、複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向に延在する各々のハイブリッドセル領域ＬＣｈにおいて、Ｙ軸方向に互いに一定の間隔ＳＤ１で配置されている。しかし、端部領域ＤＡ１に形成された複数のｎ＋型エミッタ領域ＮＥのＹ軸方向の間隔ＳＤ１は、活性領域ＣＡに形成された複数のｎ＋型エミッタ領域ＮＥのＹ軸方向の間隔Ｓ１よりも大きく、例えば上記間隔ＳＤ１は、上記間隔Ｓ１の２倍である。
図２７に示す半導体装置の第１例では、端部領域ＤＡ１に、平面視において、複数のｎ＋型エミッタ領域ＮＥを千鳥配置することにより、例えばｎ＋型エミッタ領域ＮＥを形成しないダミーセル形成領域ＤＡを有する、比較例による半導体装置に比べて（図２５参照）、半導体装置のコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低くすることができる。なお、キャリア（正孔）が流れる領域を形成すると、導通時（オン状態）にターミネーション領域ＴＡに蓄積したキャリア（正孔）が、ターンオフ時に端部領域ＤＡ１に流れる。しかし、端部領域ＤＡ１に配置された複数のｎ＋型エミッタ領域ＮＥの密度は相対的に低いため、破壊耐量の低下は僅かである。
図２８に示すように、本実施の形態２による半導体装置の第２例のセル形成領域ＡＲ１では、前述の実施の形態１による半導体装置のセル形成領域ＡＲ１と同様に、複数の、アクティブセル領域としてのハイブリッドセル領域ＬＣｈと、複数のインアクティブセル領域ＬＣｉとが設けられている。そして、比較例による半導体装置に設けられたダミーセル形成領域ＤＡと同じ領域である、セル形成領域ＡＲ１のＸ軸方向の端部領域ＤＡ２に、平面視において、複数のｎ＋型エミッタ領域ＮＥが配置されている。また、上記端部領域ＤＡ２以外のセル形成領域ＡＲ１の活性領域ＣＡには、平面視において、複数のｎ＋型エミッタ領域ＮＥが千鳥配置されている。
ただし、前記第１例とは異なり、端部領域ＤＡ２に配置された複数のｎ＋型エミッタ領域ＮＥは、平面視において、千鳥配置されておらず、互いに隣り合う２つのハイブリッド領域ＬＣｈの各々に形成された複数のｎ＋型エミッタ領域ＮＥが、当該２つのハイブリッドセル領域ＬＣｈの間に位置するインアクティブ領域ＬＣｉを挟んで対称に配置されている。言い換えると、端部領域ＤＡ２では、ｎ＋型エミッタ領域ＮＥ上をＸ軸方向に沿って延びる複数の第１仮想線と、ｎ＋型エミッタ領域ＮＥ上をＹ軸方向に沿って延びる複数の第２仮想線とが交差する各々の位置（格子点）にｎ＋型エミッタ領域ＮＥがそれぞれ配置されている（矩形格子配置）。
また、端部領域ＤＡ２に配置された複数のｎ＋型エミッタ領域ＮＥの密度は、活性領域ＣＡに配置された複数のｎ＋型エミッタ領域ＮＥの密度よりも低い。例えば活性領域ＣＡでは、複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向に延在する各々のハイブリッドセル領域ＬＣｈにおいて、Ｙ軸方向に互いに一定の間隔Ｓ２で配置されている。また、端部領域ＤＡ２でも、複数のｎ＋型エミッタ領域ＮＥは、Ｙ軸方向に延在する各々のハイブリッドセル領域ＬＣｈにおいて、Ｙ軸方向に互いに一定の間隔ＳＤ２で配置されている。しかし、端部領域ＤＡ２に形成された複数のｎ＋型エミッタ領域ＮＥのＹ軸方向の間隔ＳＤ２は、活性領域ＣＡに形成された複数のｎ＋型エミッタ領域ＮＥのＹ軸方向の間隔Ｓ２よりも大きく、例えば上記間隔ＳＤ２は、上記間隔Ｓ２の２倍である。
図２８に示す半導体装置の第２例では、端部領域ＤＡ２に、平面視において、複数のｎ＋型エミッタ領域ＮＥを矩形格子配置することにより、前記第１例に比べて、半導体装置のコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の低減効果は小さいが、半導体装置の破壊耐量は高くすることができる。
＜本実施の形態２による半導体装置の主要な特長と効果＞
本実施の形態２による半導体装置の第１例では、セル形成領域ＡＲ１のＸ軸方向の端部に位置する端部領域ＤＡ１に、複数のｎ＋型エミッタ領域ＮＥを配置することにより、端部領域ＤＡ１を有効に活用することができる。ただし、端部領域ＤＡ１において、電流集中が起きないようにするため、端部領域ＤＡ１に配置される複数のｎ＋型エミッタ領域ＮＥの密度は、セル形成領域ＡＲ１の活性領域ＣＡに配置されるｎ＋型エミッタ領域ＮＥの密度よりも低くする必要がある。すなわち、セル形成領域ＡＲ１の端部領域ＤＡ１に配置される複数のｎ＋型エミッタ領域ＮＥのＹ軸方向の間隔ＳＤ１は、セル形成領域ＡＲ１の活性領域ＣＡに配置される複数のｎ＋型エミッタ領域ＮＥのＹ軸方向の間隔Ｓ１よりも大きくする必要がある。
同様に、本実施の形態２による半導体装置の第２例では、セル形成領域ＡＲ１のＸ軸方向の端部に位置する端部領域ＤＡ２に、複数のｎ＋型エミッタ領域ＮＥを配置することにより、端部領域ＤＡ２を有効に活用することができる。ただし、端部領域ＤＡ２において、電流集中が起きないようにするため、端部領域ＤＡ２に配置される複数のｎ＋型エミッタ領域ＮＥの密度は、セル形成領域ＡＲ１の活性領域ＣＡに配置されるｎ＋型エミッタ領域ＮＥの密度よりも低くする必要がある。すなわち、セル形成領域ＡＲ１の端部領域ＤＡ２に配置される複数のｎ＋型エミッタ領域ＮＥのＹ軸方向の間隔ＳＤ２は、セル形成領域ＡＲ１の活性領域ＣＡに配置される複数のｎ＋型エミッタ領域ＮＥのＹ軸方向の間隔Ｓ２よりも大きくする必要がある。
また、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低くするには、複数のｎ＋型エミッタ領域ＮＥを第１例（図２７参照）に示す千鳥配置の方が、複数のｎ＋型エミッタ領域ＮＥを第２例（図２８参照）に示す矩形格子配置よりも好適である。しかし、破壊耐量を高くするには、複数のｎ＋型エミッタ領域ＮＥを第２例（図２８参照）に示す矩形格子配置の方が、複数のｎ＋型エミッタ領域ＮＥを第１例（図２７参照）に示す千鳥配置よりも好適である。従って、使用目的に合わせて、図２７に示す第１例または図２８に示す第２例を選択することにより、より最適な半導体装置を用いることができる。
なお、本実施の形態２による半導体装置の第１例では、セル形成領域ＡＲ１の端部領域ＤＡ１にＸ軸方向に配列されるハイブリッドセル領域ＬＣｈの数は３つとしたが、これに限定されるものではない。例えば端部領域ＤＡ１に、１つ、２つまたは４つ以上のハイブリッドセル領域ＬＣｈを配列することができる。この場合も、セル形成領域ＡＲ１の端部領域ＤＡ１に配置される複数のｎ＋型エミッタ領域ＮＥのＹ軸方向の間隔は、セル形成領域ＡＲ１の活性領域ＣＡに配置される複数のｎ＋型エミッタ領域ＮＥのＹ軸方向の間隔よりも大きくする必要がある。
同様に、本実施の形態２による半導体装置の第２例では、セル形成領域ＡＲ１の端部領域ＤＡ２にＸ軸方向に配列されるハイブリッドセル領域ＬＣｈの数は３つとしたが、これに限定されるものではない。例えば端部領域ＤＡ２に、１つ、２つまたは４つ以上のハイブリッドセル領域ＬＣｈを配列することができる。この場合も、セル形成領域ＡＲ１の端部領域ＤＡ２に配置される複数のｎ＋型エミッタ領域ＮＥのＹ軸方向の間隔は、セル形成領域ＡＲ１の活性領域ＣＡに配置される複数のｎ＋型エミッタ領域ＮＥのＹ軸方向の間隔よりも大きくする必要がある。
（実施の形態３）
＜本実施の形態３によるモジュールの構成＞
本実施の形態３では、前述の実施の形態１による半導体装置を備えた半導体チップを複数個有し、当該複数個の半導体チップが互いに並列に接続されたモジュールである例について説明する。
図２９は、本実施の形態３による半導体装置が用いられる電子システムの一例を示す回路ブロック図である。図３０は、本実施の形態３による半導体装置としてのモジュールを示す等価回路図である。図３０では、図２９に示すインバータＩＮＶに含まれる６つのＩＧＢＴモジュール１０のうち、Ｕ相ＰＨ１に対応した２つのＩＧＢＴモジュール１０を示す。
図２９に示すように、本実施の形態３による半導体装置が用いられる電子システムは、モータＭＯＴ等の負荷と、インバータＩＮＶと、制御回路ＣＴＣ１と、制御回路ＣＴＣ２と、を有する。このような電子システムは、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システム（ＵＰＳ：Uninterruptible Power Supply）である。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。
図２９に示す電子システムにおいては、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムにおける発電モジュール（図示は省略）の出力が、インバータＩＮＶの入力端子ＴＭ１およびＴＭ２に接続され、当該発電モジュールの直流電圧、すなわち、直流電力がインバータＩＮＶに供給される。
制御回路ＣＴＣ１は、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。パワーモジュールＰＭ１およびＰＭ２も、例えばＥＣＵにより構成されており、ＭＣＵのような制御用の半導体チップを内蔵している。
制御回路ＣＴＣ１に含まれる複数のパワーモジュールＰＭ１およびＰＭ２は、制御回路ＣＴＣ２に接続されている。インバータＩＮＶは、この制御回路ＣＴＣ２によって制御される。図示は省略するが、制御回路ＣＴＣ２は、例えばゲートドライバおよびフォトカプラを含む。制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに接続されている。このとき、制御回路ＣＴＣ２に含まれるゲートドライバ（図示は省略）は、インバータＩＮＶに備えられたＩＧＢＴのゲート電極に接続されている。
インバータＩＮＶにはモータＭＯＴが接続されている。そして、例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムにおける発電モジュール（図示は省略）からインバータＩＮＶに供給された直流電圧、すなわち、直流電力は、インバータＩＮＶで交流電圧、すなわち、交流電力に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧、すなわち、交流電力によって駆動される。
図２９に示す例では、モータＭＯＴは、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相モータである。そのため、インバータＩＮＶも、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計６組有する。
本実施の形態３による半導体装置は、ＩＧＢＴモジュール１０に相当する。また、ＩＧＢＴモジュール１０は、図３０に示すように、複数のＩＧＢＴチップ１２を含むが、当該ＩＧＢＴチップ１２は、半導体チップＣＨＰ（図１参照）に相当する。
なお、モータＭＯＴが２相モータである場合には、インバータＩＮＶは、ＩＧＢＴモジュール１０とダイオードモジュール１１との組を合計４組有する。
インバータＩＮＶのうち、モータＭＯＴの入力電位よりも電源電位ＶＣＣ側を、ハイサイドと称する。また、インバータＩＮＶのうち、モータＭＯＴの入力電位よりも接地電位ＧＮＤ側を、ローサイドと称する。図２９に示す例では、ハイサイドのＩＧＢＴモジュール１０として、３つのＩＧＢＴモジュール１０が用いられ、ローサイドのＩＧＢＴモジュールとして、３つのＩＧＢＴモジュール１０が用いられる。また、ハイサイドのダイオードモジュール１１として、３つのダイオードモジュール１１が用いられ、ローサイドのダイオードモジュール１１として、３つのダイオードモジュール１１が用いられる。
図２９の領域ＡＲ３に示す、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ハイサイドのＩＧＢＴモジュール１０Ｈは、図３０に示すように、半導体チップＣＨＰからなるＩＧＢＴチップ１２を複数、例えば６個備えている。また、例えばＵ相に対応した２個のＩＧＢＴモジュール１０のうち、ローサイドのＩＧＢＴモジュール１０Ｌは、半導体チップＣＨＰからなるＩＧＢＴチップ１２を複数、例えば６個備えている。ハイサイドおよびローサイドのいずれにおいても、複数のＩＧＢＴチップ１２の各々のエミッタ電極ＥＥは、互いに電気的に接続され、複数のＩＧＢＴチップ１２の各々のコレクタ電極ＣＥは、互いに電気的に接続されている。
ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々として、図１〜図４に示した前述の実施の形態１による半導体装置を用いることができる。
図２９に示す例では、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、入力端子ＴＭ１およびＴＭ２を介してインバータＩＮＶに供給される電源電位ＶＣＣとモータＭＯＴの入力電位との間、すなわち、ハイサイドに、ＩＧＢＴモジュール１０とダイオードモジュール１１とが逆並列に接続されている。また、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、モータＭＯＴの入力電位と接地電位ＧＮＤとの間、すなわち、ローサイドに、ＩＧＢＴモジュール１０とダイオードモジュール１１とが逆並列に接続されている。
そして、６つのＩＧＢＴモジュール１０の各々に含まれる複数のＩＧＢＴチップ１２の各々のゲート電極には、制御回路ＣＴＣ２が接続されており、この制御回路ＣＴＣ２によって、６つのＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々が制御されるようになっている。なお、６つのダイオードモジュール１１の各々には、複数のダイオード１３が含まれ、各ＩＧＢＴチップ１２と各ダイオード１３とが逆並列に接続されている。
各ＩＧＢＴモジュール１０を流れる電流が制御回路ＣＴＣ２を用いて制御されることにより、モータＭＯＴが駆動され、回転する。すなわち、制御回路ＣＴＣ２を用いて各ＩＧＢＴモジュール１０のオン、オフを制御することにより、モータＭＯＴを駆動することができる。このようにモータＭＯＴを駆動する場合には、ＩＧＢＴモジュール１０をオン、オフする必要があるが、モータＭＯＴにはインダクタンスが含まれている。従って、ＩＧＢＴモジュール１０をオフすると、モータＭＯＴに含まれるインダクタンスによって、ＩＧＢＴモジュール１０の電流が流れる方向と逆方向の逆方向電流が発生する。ＩＧＢＴモジュール１０では、この逆方向電流を流す機能を有していないので、ＩＧＢＴモジュール１０と逆並列にダイオードモジュール１１を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
＜本実施の形態３によるモジュールの主要な特長と効果＞
前述したように、本実施の形態３のモジュールであるＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々として、前述の実施の形態１による半導体装置を用いることができる。
そのため、ＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２でも、前述の実施の形態１による半導体装置と同様に、ＩＥ効果を向上させ、ターンオン時におけるスイッチング損失を低減し、かつ、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減することができる。
例えば太陽光発電システム、風力発電システムまたは無停電電源装置システムなどの電子システムにおけるモジュールでは、大電力の制御が必要となる。このような大電力を扱うモジュールでは、電力が大きくなるに従って、ＩＧＢＴチップ１２の並列接続数が増加する。ところが、一般に、多数のＩＧＢＴチップ１２が並列接続されたモジュールでは、スイッチング時のアンバランスの影響によって、一部のＩＧＢＴチップ１２に電流が集中し、破壊または損失悪化などの問題が起こりやすくなる。
しかし、前述の実施の形態１による半導体装置は、前述したように、過渡的なＩＥ効果が促進され、ターンオン時のオン電圧の立下りが高速化するので、本実施の形態３のモジュールであるＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２に、前述の実施の形態１による半導体装置を用いることにより、ＩＧＢＴモジュール１０では、スイッチング時のアンバランスが生じにくくなる。その結果、安定性が向上し、損失が低減できるＩＧＢＴモジュール１０を実現することができる。
なお、本実施の形態３のモジュールであるＩＧＢＴモジュール１０に含まれる複数のＩＧＢＴチップ１２の各々として、前述の実施の形態１の変形例および前述の実施の形態２の各々の半導体装置を用いることができる。このとき、本実施の形態３のモジュールに含まれる複数のＩＧＢＴチップ１２は、前述の実施の形態１による半導体装置が有する効果と同様の効果に加えて、前述の実施の形態１の変形例および前述の実施の形態２の各々の半導体装置が有する効果も有する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ ＩＧＢＴ
２ 寄生ＭＯＳＦＥＴ
１０、１０Ｈ、１０Ｌ ＩＧＢＴモジュール
１１ ダイオードモジュール
１２ ＩＧＢＴチップ
１３ ダイオード
ＡＲ１ セル形成領域
ＡＲ２ ゲート配線引き出し領域
ＡＲ３ 領域
ＢＰ１ 第１寄生ｐｎｐバイポーラトランジスタ
ＢＰ２ 第２寄生ｐｎｐバイポーラトランジスタ
ＢＲ 領域
ＣＡ 活性領域
ＣＥ コレクタ電極
ＣＦ 導電性膜
ＣＨＰ 半導体チップ
ＣＬ ｐ＋型コレクタ領域
ＣＰ 接続電極
ＣＲ１、ＣＲ２ 変位電流
ＣＴ コンタクト溝
ＣＴＣ１、ＣＴＣ２ 制御回路
ＣＴＥ 接続電極
ＤＡ ダミーセル形成領域
ＤＡ１、ＤＡ２ 端部領域
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＦＰＦ 絶縁膜
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線
ＧＮＤ 接地電位
ＧＰ ゲートパッド
ＧＴＧ 接続電極
ＩＦ 絶縁膜
ＩＬ 層間絶縁膜
ＩＮＶ インバータ
ＬＣｈ ハイブリッドセル領域（アクティブセル領域）
ＬＣｈ１、ＬＣｈ２ ハイブリッドサブセル領域
ＬＣｉ インアクティブセル領域
ＭＯＴ モータ
ＮＤ ｎ−型ドリフト領域
ＮＥ ｎ＋型エミッタ領域
ＮＨＢ ｎ型ホールバリア領域
Ｎｓ ｎ型フィールドストップ領域
ＯＰ１、ＯＰ２ 開口部
ＰＢ ｐ型ボディ領域
ＰＢＣ、ＰＢＣｐ ｐ＋型ボディコンタクト領域
ＰＦ、ＰＦｐ ｐ型フローティング領域
ＰＨ１ Ｕ相
ＰＨ２ Ｖ相
ＰＨ３ Ｗ相
ＰＬＰ ｐ＋型ラッチアップ防止領域
ＰＭ１、ＰＭ２ パワーモジュール
ＰＲ ｐ＋型半導体領域
ＰＲ１ 素子部
ＰＲ２ 介在部
ＰＴ１０１ 電流経路
Ｓａ 上面
Ｓｂ 下面
ＳＤ１、ＳＤ２ 間隔
ＳＬｎ、ＳＬｐ 半導体層
ＳＳ 半導体基板
Ｔ１、Ｔ２、Ｔ３ トレンチ
ＴＡ ターミネーション領域
ＴＧ１、ＴＧ２、ＴＧ３ トレンチ電極
ＴＧｐ 端部トレンチ電極
ＴＧｘ エミッタ接続部
ＴＧｚ トレンチ電極
ＴＭ１、ＴＭ２ 入力端子
ＶＣＣ 電源電位
Ｗｈ、Ｗｈ１、Ｗｈ２、Ｗｉ、Ｗｐ、Ｗｃｐ 幅

Claims (11)

  1. 第１主面および前記第１主面と反対側の第２主面を有する半導体基板と、
    前記半導体基板の内部に形成された第１導電型の第１半導体層と、
    前記第１半導体層と前記第２主面との間の前記半導体基板に形成された、前記第１導電型と異なる第２導電型の第２半導体層と、
    平面視において、前記半導体基板の中央部に設けられたセル形成領域と、
    平面視において、前記セル形成領域の外側に設けられたターミネーション領域と、
    前記セル形成領域の前記半導体基板の前記第１主面側に、平面視において、第１方向に互いに離間して設けられ、前記第１方向と直交する第２方向に延在する複数の素子部と、
    前記セル形成領域の前記半導体基板の前記第１主面側に、平面視において、前記複数の素子部のそれぞれの間に設けられた複数の介在部と、
    を備え、
    前記複数の素子部のそれぞれは、
    前記第１主面から前記第１半導体層の途中まで達し、前記素子部と前記介在部との一方の境部に設けられ、平面視において、前記第２方向に延在する第１溝と、
    前記第１主面から前記第１半導体層の途中まで達し、前記素子部と前記介在部との他方の境部に設けられ、平面視において、前記第２方向に延在する第２溝と、
    前記第１主面から前記第１半導体層の途中まで達し、前記第１溝と前記第２溝との間に設けられ、平面視において、前記第２方向に延在する第３溝と、
    前記第１溝の内部に第１絶縁膜を介して埋め込まれた第１トレンチ電極と、
    前記第２溝の内部に第２絶縁膜を介して埋め込まれた第２トレンチ電極と、
    前記第３溝の内部に第３絶縁膜を介して埋め込まれた第３トレンチ電極と、
    前記第１溝と前記第３溝との間の前記半導体基板の前記第１主面側に形成され、前記第１絶縁膜および前記第３絶縁膜に接触する、前記第２導電型の第１半導体領域と、
    前記第２溝と前記第３溝との間の前記半導体基板の前記第１主面側に形成され、前記第２絶縁膜および前記第３絶縁膜に接触する、前記第２導電型の第２半導体領域と、
    前記第１半導体領域の途中まで達し、前記第１溝と前記第３溝との間に設けられ、平面視において、前記第２方向に延在する第１接続部と、
    前記第２半導体領域の途中まで達し、前記第２溝と前記第３溝との間に設けられ、平面視において、前記第２方向に延在する第２接続部と、
    前記第１接続部と前記第３溝との間および前記第２接続部と前記第３溝との間の前記半導体基板の前記第１主面側に、前記第１接続部および前記第２接続部の深さより浅く形成され、前記第３絶縁膜に接触し、平面視において、前記第２方向に互いに一定の間隔で配置された複数の前記第１導電型の第３半導体領域と、
    を有し、
    前記複数の介在部のそれぞれは、
    前記第１主面から前記第１半導体層に達する、前記第２導電型の第４半導体領域、
    を有し、
    前記セル形成領域は、
    平面視において、前記セル形成領域の中央部に位置する第１領域と、
    平面視において、前記第１領域と前記ターミネーション領域との間に位置する第２領域と、
    を有し、
    前記第１領域の前記素子部に形成された複数の前記第３半導体領域は、前記第２方向に第１間隔で配置され、前記第２領域の前記素子部に形成された複数の前記第３半導体領域は、前記第２方向に第２間隔で配置され、前記第２間隔は、前記第１間隔よりも大きく、
    前記第１領域では、前記介在部を挟んで、前記第１方向に互いに隣り合う２つの前記素子部において、一方の前記素子部に形成された複数の前記第３半導体領域のうち、前記第２方向に互いに隣り合う２つの前記第３半導体領域に挟まれた領域の前記第１方向に、他方の前記素子部に形成された複数の前記第３半導体領域のうち、１つの前記第３半導体領域が配置されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２領域では、前記介在部を挟んで、前記第１方向に互いに隣り合う２つの前記素子部において、一方の前記素子部に形成された複数の前記第３半導体領域のうち、前記第２方向に互いに隣り合う２つの前記第３半導体領域に挟まれた領域の前記第１方向に、他方の前記素子部に形成された複数の前記第３半導体領域のうち、１つの前記第３半導体領域が配置されている、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１領域では、前記第１方向に互いに隣り合う２つの前記素子部において、一方の前記素子部に形成された複数の前記第３半導体領域のうち、前記第２方向に互いに隣り合う２つの前記第３半導体領域の前記第１間隔の半分の位置の前記第１方向に、他方の前記素子部に形成された複数の第３半導体領域のうち、１つの前記第３半導体領域が配置され、
    前記第２領域では、前記第１方向に互いに隣り合う２つの前記素子部において、一方の前記素子部に形成された複数の前記第３半導体領域のうち、前記第２方向に互いに隣り合う２つの前記第３半導体領域の前記第２間隔の半分の位置の前記第１方向に、他方の前記素子部に形成された複数の第３半導体領域のうち、１つの前記第３半導体領域が配置されている、半導体装置。
  4. 請求項２記載の半導体装置において、
    前記第１領域および前記第２領域ではそれぞれ、平面視において、複数の前記第３半導体領域は千鳥配置されている、半導体装置。
  5. 請求項２記載の半導体装置において、
    前記第１領域および前記第２領域ではそれぞれ、平面視において、三角形の各頂点に前記第３半導体領域が位置する基本パターンが連続して配列されている、半導体装置。
  6. 請求項２記載の半導体装置において、
    前記第１領域および前記第２領域ではそれぞれ、前記第１方向に互いに隣り合う２つの前記素子部のそれぞれに形成された複数の前記第３半導体領域は、前記第１方向に互いに隣り合う２つの前記素子部の間に位置する前記介在部を挟んで非対称に配置されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第２領域では、前記第１方向に互いに隣り合う２つの前記素子部のそれぞれに形成された複数の前記第３半導体領域は、前記第１方向に互いに隣り合う２つの前記素子部の間に位置する前記介在部を挟んで対称に配置されている、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１領域では、前記第１方向に互いに隣り合う２つの前記素子部において、一方の前記素子部に形成された複数の前記第３半導体領域のうち、前記第２方向に互いに隣り合う２つの前記第３半導体領域の前記第１間隔の半分の位置の前記第１方向に、他方の前記素子部に形成された複数の第３半導体領域のうち、１つの前記第３半導体領域が配置されている、半導体装置。
  9. 請求項７記載の半導体装置において、
    前記第１領域では、平面視において、複数の前記第３半導体領域は千鳥配置されている、半導体装置。
  10. 請求項７記載の半導体装置において、
    前記第１領域では、平面視において、三角形の各頂点に前記第３半導体領域が位置する基本パターンが連続して配列されている、半導体装置。
  11. 請求項７記載の半導体装置において、
    前記第１領域では、前記第１方向に互いに隣り合う２つの前記素子部のそれぞれに形成されている前記複数の第３半導体領域は、前記第１方向に互いに隣り合う２つの前記素子部の間に位置する前記介在部を挟んで非対称に配置されている、半導体装置。
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