JP2011181886A - 絶縁ゲート型半導体装置 - Google Patents
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Abstract
【解決手段】間引き型のIGBT素子において、ダミーセルのP型のフロート層18にN型のホールストッパー層19を設ける。また、このホールストッパー層19により分割された第1の層18aをエミッタ電極21に接地する。これにより、コレクタ電極24からフロート層18を介してゲート電極17に到達する経路に形成される帰還容量の中に溜まる電荷はほとんど無くなるため、スイッチング損失を低減できる。さらに、P型のフロート層18に設けられたN型のホールストッパー層19が電位の壁となるので、半導体基板10からフロート層18を介してエミッタ電極21にホールが抜けてしまうことを抑制することができる。このため、半導体基板10の抵抗が下がり、IGBT素子のオン電圧を下げることができる。
【選択図】図1
Description
以下、本発明の第1実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型半導体装置は、例えば、インバータ、DC/DCコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。
本実施形態では、第1実施形態と異なる部分について説明する。上記第1実施形態では、セルエリア2にIGBT素子のみが形成された構造について説明したが、本実施形態ではセルエリア2にダイオード素子も形成されたRC−IGBT素子について説明する。
これにより、ダイオード領域26では、エミッタ−コレクタ間にダイオード素子が形成された構造となる。
本実施形態では、第2実施形態と異なる部分について説明する。図14は、本実施形態に係るRC−IGBT素子の一部断面図である。この図に示されるように、本実施形態では、IGBT領域25においては、エミッタ領域14が形成されたチャネル層13とホールストッパー層19が形成されたフロート層18とが繰り返し配置されている。
本実施形態では、第3実施形態と異なる部分について説明する。図15は、本実施形態に係るRC−IGBT素子の一部断面図である。この図に示されるように、本実施形態では、トレンチ12の深さ方向において、コレクタ層23とカソード層27との境界上に位置するベース層11にはエミッタ領域14が形成されている。したがって、このベース層11がチャネル層13として機能する。言い換えると、IGBT領域25がダイオード領域26の外縁部にオーバーラップしていると言える。
本実施形態では、第2実施形態と異なる部分について説明する。図16は、本実施形態に係るRC−IGBT素子の一部断面図である。この図に示されるように、本実施形態では、ダイオード領域26に位置するベース層11(つまりフロート層18)全体にホールストッパー層19が形成されている。なお、IGBT領域25とダイオード領域26との境界上にはダイオード素子が位置している。
本実施形態では、第5実施形態と異なる部分について説明する。図17は、本実施形態に係るRC−IGBT素子の一部断面図である。この図に示されるように、本実施形態では、コレクタ層23とカソード層27との境界上に位置するベース層11にはエミッタ領域14が形成され、当該ベース層11がチャネル層13として機能する。言い換えると、IGBT領域25がダイオード領域26の外縁部にオーバーラップしていると言える。このように、IGBT領域25とダイオード領域26との境界にIGBT素子が存在していても良い。
本実施形態では、第2〜第6実施形態と異なる部分について説明する。図18(a)は本実施形態に係る半導体チップ1の平面図であり、図18(b)は図18(a)のC−C断面図である。
本実施形態では、上記各実施形態と異なる部分について説明する。図19は、本実施形態に係るIGBT素子の一部断面図である。上述のように、ホールストッパー層19をイオン注入で形成する場合、ホールストッパー層19のアライメントズレすなわちホールストッパー層19の欠損が懸念される。そこで、図19に示されるように、エミッタ領域14をフロート層18に張り出させても良い。これにより、エミッタ領域14のイオン注入領域とホールストッパー層19のイオン注入領域(HS層のイオン注入領域)とがオーバーラップすることとなる。ホールストッパー層19を逆にエミッタ領域14側に張り出させると閾値Vthに影響を与える懸念があるのでエミッタ領域14をフロート層18に延長させたほうが良い。
本実施形態では、上記各実施形態と異なる部分について説明する。図20は、本実施形態に係るIGBT素子の一部断面図である。
本実施形態では、第8実施形態と異なる部分について説明する。図21は、本実施形態に係るRC−IGBT素子の一部断面図である。なお、図20では、IGBT領域25とダイオード領域26との境界部分の断面図を示している。
図22は、本実施形態に係るRC−IGBT素子の一部断面図である。この図に示されるように、第8実施形態に係るエミッタ領域14の張り出し構造、第9実施形態に係るフロート層18のコンタクト領域18c、第10実施形態に係る低濃度なフロート層18の各構造を適宜組み合わせることも可能である。この場合、P+型のコンタクト領域18cは表面にごく浅く形成しているので、P+型の深いボディ領域15よりホールの注入効率を下げることができ、ダイオード動作時に過剰なホールの注入を抑えることができる。したがって、RC−IGBTのAC損失を下げることができる。
上記各実施形態では、トレンチ12が等間隔に形成されていたので、チャネル層13の幅とフロート層18の幅とが同じであった。しかしながら、この幅は一例であり、トレンチ12を形成する間隔に従って変化させることができる。
上記各実施形態では、半導体基板10に設けたトレンチ12にゲート絶縁膜16を介してゲート電極17を埋め込んだ縦型のトレンチゲートIGBTについて説明したが、ホールストッパー層19を設ける構造を縦型のプレーナIGBTに適用することもできる。本実施形態では、プレーナ型のIGBT素子について説明する。
図25は、本実施形態に係るIGBT素子の平面図である。図26は、図25のD−D断面図である。図25に示されるように、チャネル領域13とフロート領域18とが半導体基板10の一面10aの面方向に交互に千鳥状に配置されている。したがって、図26の断面図に示されるように、ゲート絶縁膜16に四角形状のコンタクト16aが千鳥状に設けられている。
図27は、本実施形態に係るIGBT素子の平面図である。この図に示されるように、本実施形態では第14実施形態と同様にチャネル領域13とフロート領域18とが交互に千鳥状に配置されている。しかしながら、本実施形態では、チャネル領域13とフロート領域18とが交互に並べられた各列がずらされている。このような千鳥構造とすることもできる。
図28は、本実施形態に係るIGBT素子の断面図である。この図に示されるように、本実施形態では、1つのチャネル領域13と2つのフロート領域18とが一組とされ、これらが並べられている。そして、チャネル領域13およびフロート領域18は半導体基板10の一面10aの面方向のうちの一方向にそれぞれ延びるようにストライプ状に形成されている。このように、フロート領域18の数を増やして、間引きの割合を高くすることもできる。
図29は、本実施形態に係るIGBT素子の平面図である。この図に示されるように、フロート領域18の数を増やして間引きの割合を高くした第16実施形態のIGBT素子構造において、チャネル領域13とフロート領域18とを千鳥状に配置することもできる。
第13〜第17実施形態では、プレーナ型のIGBT素子の構造について説明したが、この構造をダイオード内蔵型のIGBT素子とすることもできる。その斜視断面図を図30に示す。この図に示されるように、IGBT領域25には半導体基板10のうちの他面10b側にP+型のコレクタ層23が設けられ、ダイオード領域26には半導体基板10のうちの他面10bにN+型のカソード層27が設けられている。
上記第18実施形態ではチャネル領域13とフロート領域18とをストライプ状に交互に配置していた。しかしながら、図31に示されるように、例えば第14実施形態と同様に、チャネル領域13とフロート領域18とを千鳥状に配置することもできる。
図32は、本実施形態に係るラテラル型IGBT素子の平面図である。図33(a)は図32のE−E断面図、図33(b)は図32のF−F断面図、図33(c)は図32のG−G断面図である。
本実施形態では、第20実施形態と異なる部分について説明する。図34(a)は本実施形態に係るIGBT素子の一部平面図であり、図34(b)は図34(a)のH−H断面図である。
上記各実施形態では、トレンチ12を環状に形成し、ベース層11のうち隣同士のトレンチ12に挟まれた領域をチャネル層13とし、トレンチ12に囲まれた領域をフロート層18としたが、これはトレンチ12のレイアウトの一例である。したがって、トレンチ12のレイアウトはこれに限らず他のレイアウトでも良い。
10a 半導体基板の一面
10b 半導体基板の他面
11 ベース層
12 トレンチ
13 チャネル層(チャネル領域)
14 エミッタ領域
15 ボディ領域
16 ゲート絶縁膜
17 ゲート電極
18 フロート層(フロート領域)
18a 第1の層(第1の領域)
18b 第2の層(第2の領域)
19 ホールストッパー層
21 エミッタ電極
23 コレクタ層
24 コレクタ電極
Claims (16)
- 一面(10a)を有する第1導電型の半導体基板(10)のうちの前記一面(10a)側に第2導電型の複数のチャネル領域(13)および第2導電型の複数のフロート領域(18)が形成され、前記チャネル領域(13)の表層部に第1導電型のエミッタ領域(14)とこのエミッタ領域(14)よりも深い第2導電型のボディ領域(15)が形成されており、
前記複数のチャネル領域(13)と前記複数のフロート領域(18)とが前記半導体基板(10)の一面(10a)に平行な面方向に所定の配置順で繰り返し配置されることにより前記複数のチャネル領域(13)の間に前記エミッタ領域(14)が形成されていない前記フロート領域(18)が配置された間引き型のIGBT素子を備えた絶縁ゲート型半導体装置であって、
前記フロート領域(18)には、前記半導体基板(10)の一面(10a)を基準とした前記フロート領域(18)の深さ方向に前記フロート領域(18)を前記半導体基板(10)の一面(10a)側の第1の領域(18a)と前記フロート領域(18)の底部側の第2の領域(18b)とに分割すると共に、前記ボディ領域(15)の底部よりも前記半導体基板(10)の一面(10a)側に位置する第1導電型のホールストッパー層(19)が形成されており、
前記エミッタ領域(14)および前記第1の領域(18a)は、前記半導体基板(10)の一面(10a)に設けられたエミッタ電極(21)にそれぞれ電気的に接続されていることを特徴とする絶縁ゲート型半導体装置。 - 前記半導体基板(10)の一面(10a)を基準とした前記ホールストッパー層(19)のピーク深さは、前記フロート領域(18)の深さの50%以下であることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。
- 前記半導体基板(10)の一面(10a)を基準とした前記ホールストッパー層(19)のピーク深さは、前記フロート領域(18)の深さの20%以下であることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。
- 前記半導体基板(10)のうちの一面(10a)側に第2導電型のベース層(11)が形成され、このベース層(11)が前記半導体基板(10)に形成されたトレンチ(12)によって複数に分離され、前記複数のベース層(11)のうち前記エミッタ領域(14)が形成されたものが前記チャネル領域(13)とされると共に前記エミッタ領域(14)が形成されていないものが前記フロート領域(18)とされており、
さらに、
前記トレンチ(12)の壁面に形成されたゲート絶縁膜(16)と、
前記トレンチ(12)内において、前記ゲート絶縁膜(16)の上に形成されたゲート電極(17)と、
前記半導体基板(10)のうち前記一面(10a)とは反対側の他面(10b)側に形成された第2導電型のコレクタ層(23)と、
前記コレクタ層(23)の上に形成されたコレクタ電極(24)と、を備えた縦型のトレンチゲートIGBTとして構成されていることを特徴とする請求項1ないし3のいずれか1つに記載の絶縁ゲート型半導体装置。 - 前記チャネル領域(13)と前記フロート領域(18)とが繰り返し配置されるように前記ベース層(11)を複数の領域に分離するトレンチ(12)において、前記チャネル領域(13)を形成するトレンチ(12)とトレンチ(12)との間隔をXとし、前記フロート領域(18)を形成するトレンチ(12)とトレンチ(12)との間隔をYとすると、X<Yの関係を満たすように前記トレンチ(12)が形成されていることを特徴とする請求項4に記載の絶縁ゲート型半導体装置。
- 前記チャネル領域(13)と前記フロート領域(18)とが繰り返し配置されるように前記ベース層(11)を複数の領域に分離するトレンチ(12)において、前記チャネル領域(13)を形成するトレンチ(12)とトレンチ(12)との間隔をXとし、前記フロート領域(18)を形成するトレンチ(12)とトレンチ(12)との間隔をYとすると、X≦Yの関係を満たすように前記トレンチ(12)が形成されていることを特徴とする請求項4に記載の絶縁ゲート型半導体装置。
- 前記半導体基板(10)の一面(10a)のうち、前記チャネル領域(13)に対応した領域に形成されたゲート絶縁膜(16)と、
前記ゲート絶縁膜(16)の上に形成されたゲート電極(17)と、
前記半導体基板(10)のうち前記一面(10a)とは反対側の他面(10b)側に形成された第2導電型のコレクタ層(23)と、
前記コレクタ層(23)の上に形成されたコレクタ電極(24)と、を備えた縦型のプレーナIGBTとして構成されていることを特徴とする請求項1ないし3のいずれか1つに記載の絶縁ゲート型半導体装置。 - 前記半導体基板(10)の他面(10b)側に形成された前記コレクタ層(23)の一部が第1導電型のカソード層(27)とされており、
前記半導体基板(10)の一面(10a)の面方向において、前記コレクタ層(23)が形成された領域がIGBT素子として動作するIGBT領域(25)とされ、前記カソード層(27)が形成された領域がダイオード素子として動作するダイオード領域(26)とされることを特徴とする請求項4ないし7のいずれか1つに記載の絶縁ゲート型半導体装置。 - 前記半導体基板(10)の一面(10a)の面方向において、前記IGBT領域(25)および前記ダイオード領域(26)の全体に、前記エミッタ領域(14)が形成された前記チャネル領域(13)と前記ホールストッパー層(19)が形成された前記フロート領域(18)とが繰り返し配置されていることを特徴とする請求項8に記載の絶縁ゲート型半導体装置。
- 前記IGBT領域(25)には、前記エミッタ領域(14)が形成された前記チャネル領域(13)と前記ホールストッパー層(19)が形成された前記フロート領域(18)とが繰り返し配置され、
前記ダイオード領域(26)には、前記ベース層(11)に前記エミッタ領域(14)および前記ホールストッパー層(19)が形成されていないことを特徴とする請求項8に記載の絶縁ゲート型半導体装置。 - 前記トレンチ(12)の深さ方向において、前記コレクタ層(23)と前記カソード層(27)との境界上に位置するベース層(11)には前記エミッタ領域(14)が形成されていると共に当該ベース層(11)が前記チャネル領域(13)として機能することを特徴とする請求項10に記載の絶縁ゲート型半導体装置。
- 前記IGBT領域(25)には、前記エミッタ領域(14)が形成された前記チャネル領域(13)と前記ホールストッパー層(19)が形成された前記フロート領域(18)とが繰り返し配置され、
前記ダイオード領域(26)には、前記ベース層(11)全体に前記ホールストッパー層(19)が形成されていることを特徴とする請求項8に記載の絶縁ゲート型半導体装置。 - 前記トレンチ(12)の深さ方向において、前記コレクタ層(23)と前記カソード層(27)との境界上に位置するベース層(11)には前記エミッタ領域(14)が形成されていると共に、当該ベース層(11)がチャネル領域(13)として機能することを特徴とする請求項12に記載の絶縁ゲート型半導体装置。
- 前記半導体基板(10)のうちの一面(10a)側において、前記半導体基板(10)の一面(10a)に平行な面方向のうちの一方向に沿って第2導電型のベース層(11)が形成され、このベース層(11)が前記面方向において前記一方向に垂直な垂直方向に沿って前記半導体基板(10)に形成されたトレンチ(12)によって複数に分離され、前記複数のベース層(11)のうち前記エミッタ領域(14)が形成されたものが前記チャネル領域(13)とされると共に前記エミッタ領域(14)が形成されていないものが前記フロート領域(18)とされており、
さらに、
前記トレンチ(12)の壁面に形成されたゲート絶縁膜(16)と、
前記トレンチ(12)内において、前記ゲート絶縁膜(16)の上に形成されたゲート電極(17)と、
前記半導体基板(10)のうちの一面(10a)側において、前記ベース層(11)に離間すると共に当該ベース層(11)に沿って形成された第1導電型のバッファ領域(28)と、
前記バッファ領域(28)の表層部に形成された第2導電型のコレクタ層(23)と、
前記コレクタ層(23)の上に形成されたコレクタ電極(24)と、を備えた横型のトレンチゲートIGBTとして構成されていることを特徴とする請求項1ないし3のいずれか1つに記載の絶縁ゲート型半導体装置。 - 前記半導体基板(10)の一面(10a)側に形成された前記コレクタ層(23)の一部が第1導電型のカソード層(27)とされていることを特徴とする請求項14に記載の絶縁ゲート型半導体装置。
- 前記一方向における前記コレクタ層(23)の長さをLPとすると共に前記カソード層(27)の長さをLNとすると、LP>LNの関係を満たすように前記コレクタ層(23)および前記カソード層(27)が形成されていることを特徴とする請求項15に記載の絶縁ゲート型半導体装置。
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