JP2018046253A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、XYZ直交座標系を用いる。n−形半導体領域1からp形ベース領域2に向かう方向をZ方向とし、Z方向に対して垂直であり相互に直交する2方向をX方向(第1方向)およびY方向とする。
以下の説明において、n+、n−及びpの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
図1は、第1実施形態に係る半導体装置100の一部を表す斜視断面図である。
図2は、図1のゲート電極10近傍を表す拡大断面図である。
図1に表すように、半導体装置100は、n−形(第1導電形)半導体領域1(第1半導体領域)、p形(第2導電形)ベース領域2(第2半導体領域)、n+形ソース領域3(第3半導体領域)、n+形ドレイン領域4、ゲート電極10、フィールドプレート電極(以下、FP電極という)20(第1電極)、絶縁部31(第1絶縁部)、絶縁部32(第2絶縁部)、絶縁部33、ゲート絶縁部35、ドレイン電極40、およびソース電極41(第2電極)を有する。
n+形ドレイン領域4は、ドレイン電極40の上に設けられ、ドレイン電極40と電気的に接続されている。
n−形半導体領域1は、n+形ドレイン領域4の上に設けられている。
p形ベース領域2は、n−形半導体領域1の上に設けられている。
n+形ソース領域3は、p形ベース領域2の上に設けられている。
絶縁部32は、FP電極20の上に設けられている。
ゲート電極10は、絶縁部32の上に設けられ、X方向においてゲート絶縁部35を介してp形ベース領域2と対面している。
絶縁部33は、n+形ソース領域3の一部およびゲート電極10を上方から覆っている。
なお、図1に表す例に限らず、n+形ソース領域3、FP電極20、およびゲート電極10の形状や配置は、適宜変更可能である。例えば、FP電極20およびおよびゲート電極10は、X方向およびY方向において複数設けられていてもよい。
n−形半導体領域1、p形ベース領域2、n+形ソース領域3、およびn+形ドレイン領域4は、半導体材料として、シリコン(Si)または炭化シリコン(SiC)を含む。半導体材料としてシリコンが用いられる場合、n形不純物として、ヒ素(As)、リン(P)、またはアンチモン(Sb)を用いることができる。p形不純物として、ボロン(B)を用いることができる。
ゲート電極10およびFP電極20は、ポリシリコンなどの導電材料を含む。
絶縁部31〜33およびゲート絶縁部35は、絶縁材料として酸化シリコン(SiO2)を含む。これらの絶縁部に含まれるより具体的な材料については、後述する。
ドレイン電極40およびソース電極41は、アルミニウム(Al)などの金属を含む。
ソース電極41に対してドレイン電極40に正電圧が印加された状態で、ゲート電極10に閾値以上の電圧が印加されると、ゲート絶縁部35近傍のp形ベース領域2にチャネル(反転層)が形成され、半導体装置100がオン状態となる。電子は、このチャネルを通ってソース電極41からドレイン電極40へ流れる。その後、ゲート電極10に印加される電圧が閾値よりも低くなると、p形ベース領域2におけるチャネルが消滅し、半導体装置100がオフ状態になる。
図3〜図7は、第1実施形態に係る半導体装置100の製造工程を表す工程断面図である。
なお、図4〜図6では、トレンチT1の上部(FP電極20の上方)が拡大して表されている。
図3(b)に表す例では、トレンチT1の上部と下部で厚みの異なる絶縁層IL1が形成されている。このような絶縁層IL1は、例えば、トレンチT1の内壁に沿って略均一な厚みの絶縁層を形成した後に、トレンチT1上部に形成された部分を除去し、再度トレンチT1の内壁に沿って絶縁層を形成することで得られる。この場合、絶縁層IL1は、トレンチT1の下部において複数の絶縁層が積層された構造を有する。
続いて、トレンチT1の上部と下部で厚みの異なる絶縁層IL1の上に導電層を形成し、エッチバックすることで、上下で幅の異なるFP電極20が形成される。なお、FP電極20は、略均一な厚みの絶縁層IL1の上に形成されてもよい。この場合、FP電極20の上部と下部の幅は、おおよそ等しく形成される。
絶縁層IL1は、n−形半導体層1aの熱酸化によって形成されるため、緻密に形成された酸化シリコンから構成される。
絶縁層IL3では、絶縁材料である酸化シリコンにボロンが添加されている。このため、絶縁層IL3は、絶縁層IL1およびIL2よりも、ボロンを多く含む。
絶縁層IL4では、絶縁材料である酸化シリコンにボロンおよびリンが添加されている。また、絶縁層IL4に添加されたボロンの濃度は、絶縁層IL3に添加されたボロンの濃度よりも高い。すなわち、絶縁層IL4は、絶縁層IL1、IL2、およびIL3よりもボロンおよびリンを多く含む。
ウェットエッチングが開始されると、まず、一番上に形成された絶縁層IL4の表面が後退していき、図5(a)に表すように、絶縁層IL3の上面が露出する。そのまま、ウェットエッチングによって絶縁層IL3およびIL4の上面が後退していくと、図5(b)に表すように、絶縁層IL1の上面が露出する。
図8(a)は、半導体装置を用いた回路の一例であり、図8(b)は、半導体装置の等価回路を表している。
図9(a)は、第1実施形態に係る半導体装置100の一部を表す断面図であり、図9(b)は、参考例に係る半導体装置100Rの一部を表す断面図である。
VG={CGD/(CGS+CGD)}×VIN ・・・(1)
凹部R1およびR2によるゲート・ドレイン間容量CGDの減少量は、凹部R1およびR2がn−形半導体領域1に近づくほど大きくなる。従って、距離D2およびD3が、距離D1よりも短くなるように、ゲート電極10の側面12および13に近づけて設けられることで、凹部R1およびR2によるゲート・ドレイン間容量CGDの減少量をより大きくすることができる。
このため、図9(a)に表す本実施形態に係る半導体装置の構造によれば、図9(b)に表す構造に比べて、ゲート・ドレイン間容量CGDを小さくすることができる。
本実施形態によれば、上述したように、ゲート・ソース間容量CGSを大きくしつつ、ゲート・ドレイン間容量CGDを小さくすることができる。このため、本実施形態によれば、参考例に係る半導体装置に比べて、セルフターンオン現象の発生を抑制することが可能となる。
しかし、ゲート電極10とFP電極20との間の絶縁部32の厚みを全体的に厚くしてしまうと、ゲート・ソース間の容量CGSが低下してしまう。
このため、本実施形態によれば、ゲート・ソース間容量CGSの低下を抑制しつつ、FP電極20における電界集中を緩和することが可能である。
すなわち、トレンチT1上部における絶縁層IL1を薄く形成するほど、突出部P1およびP2は、トレンチT1の内壁に近い位置に形成される。また、絶縁層IL3を薄く形成するほど、突出部P1およびP2は、トレンチT1の内壁に近い位置に形成される。
図10〜図12は、実施形態の変形例に係る半導体装置の一部を表す断面図である。
図10〜図12では、各半導体装置のゲート電極10近傍が拡大して表されている。
この場合、図11(b)に表すように、ゲート電極10とFP電極20との間の絶縁部32は、第1絶縁部分32aおよび第2絶縁部分32bに加え、第3絶縁部分32cを有する。第3絶縁部分32cは、Z方向において第2絶縁部分32bとゲート電極10との間に位置している。また、第3絶縁部分32cは、第1絶縁部分32aおよび第2絶縁部分32bよりもボロンおよびリンを多く含んでいる。
図12(b)に表す例では、領域11aおよび上面21が、下方に向けて凸に曲折している。そして、第1絶縁部分32aおよび第2絶縁部分32bも、下方に向けて凸に曲折している。
このように、FP電極20の上面21や絶縁部32の各部分の形状は、適宜変更することが可能である。
また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。
Claims (10)
- 第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、
前記第1半導体領域中に第1絶縁部を介して設けられた第1電極と、
前記第1電極の上に設けられた第2絶縁部と、
前記第2絶縁部の上に設けられたゲート電極であって、
上方に向けて窪んだ第1凹部および第2凹部が設けられた下面と、
第1方向において前記第2半導体領域とゲート絶縁部を介して対面する第1側面と、
を有し、前記第1凹部は、前記第1方向において前記第2凹部と前記第1側面との間に位置し、前記第1凹部と前記第2凹部との間の前記第1方向における距離は、前記第1側面と前記第1凹部との間の前記第1方向における距離よりも長いゲート電極と、
前記第2半導体領域の上および前記第3半導体領域の上に設けられ、前記第2半導体領域、前記第3半導体領域、および前記第1電極と電気的に接続された第2電極と、
を備えた半導体装置。 - 前記第1電極は、上面と、第2側面と、前記第2側面と反対側の第3側面と、を有し、
前記上面と前記第2側面との間の第1角は、前記第1凹部と上下方向において並び、
前記上面と前記第3側面との間の第2角は、前記第2凹部と上下方向において並ぶ請求項1記載の半導体装置。 - 前記第2絶縁部は、
第1絶縁部分と、
前記ゲート電極と前記第1絶縁部分との間に設けられ、前記第1絶縁部分よりも誘電率が高い第2絶縁部分と、
を有する請求項1または2に記載の半導体装置。 - 前記第2絶縁部は、
第1絶縁部分と、
前記ゲート電極と前記第1絶縁部分との間に設けられ、前記第1絶縁部分よりもボロンを多く含む第2絶縁部分と、
を有する請求項1または2に記載の半導体装置。 - 前記第2絶縁部分は、上方に向けて突出した第1突出部および第2突出部を有し、
前記第1突出部は、前記第1凹部中に設けられ、
前記第2突出部は、前記第2凹部中に設けられた請求項3または4に記載の半導体装置。 - 第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、
前記第1半導体領域中に第1絶縁部を介して設けられた第1電極と、
前記第1電極の上に設けられた第2絶縁部と、
上方に向けて窪んだ凹部が設けられた下面を有し、前記第2絶縁部の上に設けられ、第1方向においてゲート絶縁部を介して前記第2半導体領域と対面し、前記凹部は前記第1電極の上面と前記第1電極の側面との間の角と上下方向において並ぶゲート電極と、
前記第2半導体領域の上および前記第3半導体領域の上に設けられ、前記第2半導体領域、前記第3半導体領域、および前記第1電極と電気的に接続された第2電極と、
を備えた半導体装置。 - 前記第2絶縁部は、
第1絶縁部分と、
前記ゲート電極と前記第1絶縁部分との間に設けられ、前記第1絶縁部分よりも誘電率が高い第2絶縁部分と、
を有する請求項6記載の半導体装置。 - 前記第2絶縁部は、
第1絶縁部分と、
前記ゲート電極と前記第1絶縁部分との間に設けられ、前記第1絶縁部分よりもボロンを多く含む第2絶縁部分と、
を有する請求項6記載の半導体装置。 - 前記第2絶縁部分は、上方に向けて突出した突出部を有し、
前記突出部は、前記凹部中に設けられた請求項7または8に記載の半導体装置。 - 上面に第1トレンチが形成された第1半導体層と、
前記第1トレンチの内壁に沿って設けられた第1絶縁層と、
前記第1絶縁層の上において前記第1トレンチ内の下部に設けられた第1電極と、
前記第1電極の上面に設けられた第2絶縁層と、
を有する半導体基板に対して、前記第1絶縁層および前記第2絶縁層の表面に沿って、前記第1絶縁層よりもエッチングレートが低い第3絶縁層を形成し、
前記第2絶縁層の上に前記第3絶縁層よりもエッチングレートが高い第4絶縁層を形成して前記第1トレンチを埋め込み、
前記第1絶縁層の一部、前記第3絶縁層の一部、および前記第4絶縁層の少なくとも一部を除去し、記第2絶縁層の上に位置する前記第3絶縁層の他の一部の上面に、上方に向けて突出した第1突出部および第2突出部を形成し、
前記第2絶縁層および前記第3絶縁層の前記他の一部の上にゲート電極を形成する半導体装置の製造方法。
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