CN104064470A - 半导体装置及其制造方法 - Google Patents

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Abstract

在本发明的实施方式的半导体装置的制造方法中，蚀刻栅极多晶硅（5）直到从第1半导体层（2）的表面凹陷到栅极沟槽（3）内。层间绝缘膜（6）形成在栅极沟槽（3）内的栅极多晶硅（5）上。通过蚀刻第1半导体层（2）的表面，层间绝缘膜（6）从第1半导体层（2）的表面突出。通过蚀刻从层间绝缘膜（6）延伸并覆盖第3半导体层（8）的表面上的绝缘膜（9）的表面直到第3半导体层（8）的表面露出，从而形成具有绝缘膜（9）的井壁（9）。

Description

半导体装置及其制造方法
相关申请
本申请享有日本专利申请2013-57254号（申请日：2013年3月19日）和日本专利申请2013-232324号（申请日：2013年11月8日）的基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
作为构成功率用半导体装置的半导体元件，使用绝缘栅型半导体装置。在功率用半导体装置中，面向省电化而要求降低导通电阻。为了降低功率用半导体装置的导通电阻，有效的作法是使半导体元件的单位单元的间隔变窄来使沟道的密度增大。
在此，在绝缘栅型半导体装置的单位单元的构造中有平面栅型和沟槽栅型。沟槽栅型半导体装置与平面栅型半导体装置相比，可以形成为高密度。因此，为了减少绝缘栅型半导体装置的导通电阻，大多使用沟槽栅型半导体装置。
如果微细化进步，则例如在n沟道晶体管的情况下，n+型源极层的掩模对准变得困难。因此，使用不需要n+型源极层的掩模对准的沟槽接触构造。在沟槽接触构造中，在从n+型源极层的表面达到p型基极层的沟槽内嵌入源极电极。由此，即使不形成n+型源极层的图案，源极电极也可以电连接于n+型源极层和p型基极层。
另外，一般为了降低在p型基极层的空穴的排出电阻，以与接触沟槽的底相接的方式在p型基极层中设置p+型接触层。但是，在接触沟槽的形成时需要掩模对准。由于掩模对准的偏差，在栅极沟槽和p+型接触层的间隔距离上产生偏差。一般来说，p+型接触层离栅极沟槽越近，用于形成沟道层的栅极电压的阈值越升高。其结果，沟槽栅型晶体管的导通电阻增大。因此，因掩模对准的偏差，沟槽栅型半导体装置的导通电阻增大。
发明内容
本发明的实施方式提供一种因掩模对准的偏差引起的对导通阻抗的影响小的沟槽栅型半导体装置及其制造方法。
在实施方式的半导体装置的制造方法中实施以下工序。形成从第1导电型的第1半导体层的表面延伸到上述第1半导体层中的栅极沟槽。在栅极沟槽的侧壁形成栅极绝缘膜。将栅极多晶硅隔着栅极绝缘膜形成在第1半导体层上以及栅极沟槽内。蚀刻栅极多晶硅直到从第1半导体层的表面凹陷到栅极沟槽内。层间绝缘膜形成在栅极沟槽内的栅极多晶硅上以及第1半导体层上。层间绝缘膜被蚀刻到第1半导体层的表面露出。通过蚀刻第1半导体层的表面，层间绝缘膜从第1半导体层的表面突出。第2导电型的第2半导体层从第1半导体层的表面形成到第1半导体层中。具有比第1半导体层的第1导电型杂质浓度高的第1导电型杂质浓度的第1导电型的第3半导体层形成到第2半导体层上。形成与层间绝缘膜相邻的井壁。在第2半导体层中形成具有第2导电型杂质浓度的第2导电型的第4半导体层。形成与第3半导体层以及第4半导体层电连接的第1电极。形成与第1半导体层的和表面相反一侧的背面电连接的第2电极。
根据实施方式，提供一种因掩模对准的偏差引起的对导通电阻的影响小的沟槽栅型半导体装置及其制造方法。
附图说明
图1是用第1实施方式的半导体装置的制造方法所制造的半导体装置的剖面图。
图2是采用第1实施方式的半导体装置的制造方法的制造工序的流程图。
图3（a）～（f）是采用第1实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。
图4（a）～（f）是采用第1实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。
图5（a）～（f）是采用第2实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。
图6是用第3实施方式的半导体装置的制造方法所制造的半导体装置的剖面图。
图7（a）～（d）是采用第3实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。
图8是采用第4实施方式的半导体装置的制造方法的制造工序的流程图。
图9是用第4实施方式的半导体装置的制造方法所制造的半导体装置的剖面图。
图10是采用第4实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。
图11是用第5实施方式的沟槽栅半导体装置的制造方法所制造的半导体装置的剖面图。
图12是采用第5实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。
图13是采用第6实施方式的半导体装置的制造方法的制造工序的流程图。
图14是用第6实施方式的半导体装置的制造方法所制造的半导体装置的剖面图。
图15是采用第6实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。
图16是采用第6实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。
图17是用第7实施方式的半导体装置的制造方法所制造的半导体装置的剖面图。
图18是采用第7实施方式的半导体装置的制造方法的制造工序的流程图。
图19是采用第7实施方式的半导体装置的制造方法的制造工序中的一部分的流程图。
图20（a）～（f）是采用第7实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。
图21（a）～（f）是采用第7实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。
图22（a）～（c）是采用第7实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。
具体实施方式
以下参照附图说明本发明的实施方式。在实施方式的说明中使用的图是为了容易说明的示意图，图中的各要素的形状、尺寸、大小关系等在实际的实施中并未必限定于图示那样，在能够得到本发明的效果的范围内可以适宜地变更。将第1导电型设为p型，将第2导电型设为n型来进行说明，但也能够分别设置成其相反的导电型。作为半导体以硅为一例来说明，但也能够适用于碳化硅（SiC）、氮化物半导体（GaN、AlGaN）等的化合物半导体。当用n+、n、n-表示n型导电型的情况下，设为以该顺序n型杂质浓度从高到低。在p型中也一样，设以p+、p的顺序p型杂质浓度从高到低。通过本发明的各实施方式的半导体装置所制造的半导体装置作为例子是MOSFET（Metal Oxide Silicon Field EffectTransistor：金属氧化物半导体场效应晶体管），但不限于此。除了MOSFET以外，只要是IGBT（Insulated Gate Bipolar Transistor：绝缘栅双极晶体管）等的具有沟槽栅极构造的半导体装置，则能够用本发明的各实施方式的制造方法来制造。
（第1实施方式）
用图1～图4说明本发明的第1实施方式的半导体装置的制造方法。图1是用本实施方式的半导体装置的制造方法所制造的半导体装置的剖面图。图2是采用本实施方式的半导体装置的制造方法的制造工序的流程图。图3（a）～（f）以及图4（a）～（f）是采用本实施方式的半导体装置的制造方法的制造工序的一部分工序中的半导体装置的剖面图。
图1是半导体装置的单位单元的剖面构造。如图1所示，用本实施方式的半导体装置的制造方法所制造的半导体装置具备：n+型半导体衬底1、n-型外延层2（第1导电型的第1半导体层）、p型基极层7（第2导电型的第2半导体层）、n+型源极层8（第1导电型的第3半导体层）、栅极绝缘膜4、栅极电极5（栅极多晶硅）、层间绝缘膜6、井壁9、p+型接触层11（第2导电型的第4半导体层）、源极电极12（第1电极）以及漏极电极13（第2电极）。半导体例如是硅。
n-型外延层2通过硅的外延生长设置在n+型半导体衬底1之上。栅极电极5隔着栅极绝缘膜4设置在从n-型外延层2的表面达到n-型外延层2中的栅极沟槽3中。栅极绝缘膜4例如是氧化硅，但也可以是氮化硅或者氮氧化硅。栅极绝缘膜4以覆盖栅极沟槽3的内表面（侧壁以及底面）上的方式设置。栅极电极5具有多晶硅，将用于栅极电极5而形成的多晶硅以下称为栅极多晶硅。
p型基极层7以与设置在栅极沟槽3内的栅极绝缘膜3相邻接的方式，从n-型外延层2的表面设置到n-型外延层2中。n+型源极层8以与设置在栅极沟槽3内的栅极绝缘膜3相邻接的方式，从p型基极层7的表面设置到p型基极层7中。
层间绝缘膜6设置在栅极电极5上，从n+型源极层8突出。井壁9设置在与层间绝缘膜6相邻的n+型源极层8上。层间绝缘膜6以及井壁9例如只要是绝缘膜即可，两者可以是相同的绝缘体，也可以是不同的绝缘体。绝缘膜例如是氧化硅，但也可以是氮氧化硅或者氮化硅。
接触沟槽10从n+型源极层8的表面设置到p型基极层7中。接触沟槽10的侧壁与井壁9、n+型源极层8以及p型基极层7相接。p+型接触层11与接触沟槽10的底相邻接地设置在p型基极层7中。
源极电极12以嵌入接触沟槽10的方式设置在层间绝缘膜6以及井壁9上。源极电极12在接触沟槽10的底电连接于p+型接触层11，在接触沟槽10的侧壁电连接于n+型源极层8。漏极电极13设置在n+型半导体衬底1的与n-型外延层2相反一侧的表面，与n+型半导体衬底1电连接。源极电极12以及漏极电极13只要是金属即可，例如是铝或者铜。而且，对于源极电极为了将接触沟槽内的源极电极的嵌入设置得良好，也可以使用Ti（钛）/TiN（氮化钛）/W（钨）/Al（铝）的叠层构造。
接着，使用图2～图4说明本实施方式的半导体装置的制造方法。本实施方式的半导体装置的制造方法如图2所示具备：在n+型半导体衬底上形成n-型外延层的工序（S100）；在n-型外延层形成栅极沟槽的工序（S200）；在栅极沟槽的侧壁形成栅极绝缘膜的工序（S300）；在n-型外延层上形成栅极多晶硅的工序（S400）；蚀刻直到栅极多晶硅凹陷在栅极沟槽内为止的工序（S500）；用层间绝缘膜对栅极沟槽的开口部的凹陷进行平坦化的工序（S600）；让层间绝缘膜从n-型外延层突出的工序（S700）；形成p型基极层的工序（S800）；形成n+型源极层的工序（S900）；在层间绝缘膜的两肋形成井壁的工序（S1000）；形成接触沟槽的工序（S1100）、形成p+型接触层的工序（S1200）；形成电极的工序（S1300）。
以下，使用图3以及图4说明各工序。如图3（a）所示，n-型外延层2例如通过使用了CVD（化学汽相沉积）法的硅的外延生长来形成在n+型半导体衬底1上（S100）。其后，栅极沟槽3例如通过RIE（反应离子蚀刻）以从n-型外延层2的表面延伸到n-型外延层2中的方式形成（S200）。
接着，如图3（b）所示，实施在栅极沟槽的侧壁形成栅极绝缘膜的工序（S300）。以覆盖设置在n-型外延层2的栅极沟槽3的内表面（侧壁以及底面）上以及n-型外延层2的表面上的方式形成栅极绝缘膜4。栅极绝缘膜4例如是通过热氧化形成的氧化硅。但是并不限于此。栅极绝缘膜4也可以是通过CVD法等形成的氧化硅、氮化硅，或者氮氧化硅中的任意一个。
接着，如图3（c）所示，实施在n-型外延层2上形成栅极多晶硅的工序（S400）。例如用CVD法以隔着栅极绝缘膜3嵌入栅极沟槽3内的方式将栅极多晶硅5形成在n-型外延层2上。栅极多晶硅5是具有导电性的n型或者p型多晶硅。
接着，如图3（d）所示，实施蚀刻直到栅极多晶硅凹陷到栅极沟槽内的工序（S500）。通过RIE蚀刻栅极多晶硅5的表面，除去n-型外延层2的表面上的栅极多晶硅，使得栅极多晶硅5凹陷到栅极沟槽3内。即，蚀刻栅极多晶硅5的表面，以使得与n-型外延层2的表面相比更位于n+型半导体衬底1一侧。
接着，如图3（e）以及（f）所示，实施用层间绝缘膜6对栅极沟槽的开口部的凹陷进行平坦化的工序（S600）。层间绝缘膜6例如用CVD法以嵌入栅极沟槽3的方式形成在n-型外延层2上。层间绝缘膜6例如是氧化硅。代替氧化硅也可以使用氮化硅或者氮氧化硅。用RIF蚀刻层间绝缘膜6的表面直到n-型外延层2的表面露出。其结果，层间绝缘膜6嵌入到栅极沟槽3内的栅极电极5上的凹陷，栅极沟槽3的开口部的凹陷利用层间绝缘膜6被平坦化。
接着，如图4（a）所示，实施让层间绝缘膜6从n-型外延层2突出的工序（S700）。利用RIE蚀刻n-型外延层2的表面，让n-型外延层2的表面例如后退到栅极电极5的上端的位置。此时，通过调节RIE的蚀刻条件，能够使得在n-型外延层2与层间绝缘膜5相邻接的部分不被蚀刻而残留。其结果，在层间绝缘膜5的两肋形成具有锥形形状的n-型外延层2的残存部2a。该蚀刻也可以通过CDE（化学干蚀刻）来实施。
接着，如图4（b）所示，实施形成p型基极层7的工序（S800）。p型杂质通过离子注入法从n-型外延层2的表面以及残存部2a的表面注入到n-型外延层2中。其后，通过热处理在n-型外延层2中扩散以及激活p型杂质。其结果，p型基极层7一边和栅极绝缘膜4相邻接一边从n-型外延层2的表面形成到n-型外延层2中。以p型基极层7的底与栅极电极5的下端相比不达到n+型半导体衬底1一侧的方式控制p型杂质的扩散。n-型外延层2的残存部2a也一样，成为p型基极层7a（以下，称为残存部的p型基极层）。
接着，如图4（c）所示，实施形成n+型源极层8的工序（S900）。n型杂质通过离子注入法从p型基极层7的表面以及残存部的p型基极层7a的表面注入到p型基极层中。其后，通过热处理在p型基极层7中使n型杂质扩散以及激活。其结果，n+型源极层8在从p型基极层7的表面到p型基极层7中一边和栅极绝缘膜4相邻接一边形成。残存部的p型基极层7a也一样，成为n+型源极层8a（以下，称为残存部的n+型源极层）。
接着，如图4（d）以及（e）所示，实施在层间绝缘膜6的两肋形成井壁9的工序（S1000）。通过热氧化n+型源极层8的表面以及残存部的n+型源极层8a，与层间绝缘膜6的侧面相接地形成包含覆盖n+型源极层8的表面的氧化硅的绝缘膜9。由残存部的n+型源极层8a形成的绝缘膜9的部分与形成在n+型源极层8的表面的绝缘膜9的部分相比，在与n+型源极层8的表面垂直的方向变厚。其后，通过用RIE蚀刻绝缘膜9直到n+型源极层8的表面从绝缘膜9的表面露出，由残存部的n+型源极层8a形成的绝缘膜9的部分作为井壁9残留。其结果，井壁9形成在层间绝缘膜6的两肋。
接着，实施形成接触沟槽10的工序（S1100）。将该井壁9设成掩模，用RIE蚀刻露出的n+型源极层8的表面，形成接触沟槽10。在接触沟槽10的底达到p型基极层7中时，停止采用RIE的蚀刻。其结果，沿着井壁9的侧面形成接触沟槽10的侧壁。接触沟槽9的侧面与n+型源极层8相接，底面包含p型基极层7。
接着，如图4（f）所示，实施形成p+型接触层11的工序（S1200）。将井壁9用作掩模，对在接触沟槽9的底面露出的p型半导体层离子注入p型杂质。其后，通过热处理在p型基极层7中扩散以及激活p型杂质，与接触沟槽9的底相邻接地在p型基极层7中形成p+型接触层11。
接着，如图1所示，实施形成电极的工序（S1300）。源极电极12嵌入接触沟槽10，以覆盖层间绝缘膜6以及井壁9上的方式形成。源极电极12在接触沟槽10的侧壁电连接于n+型源极层8，在接触沟槽10的底面电连接于p+型接触层11。源极电极12例如通过设置成将Ti/TiN/W/Al按照其顺序叠层的构造，能够良好地嵌入接触沟槽10。漏极电极13形成在n+型半导体衬底1的与n-型外延层2相反一侧的表面，和n+型半导体衬底1电连接。
在本实施方式的半导体装置的制造方法中，具备形成接触沟槽10的工序（S1100）。进而，具备与接触沟槽10的底相邻接地在p型基极层中形成p+型接触层11的工序（S1200）。p+型接触层11因为是p型杂质的扩散层，所以从接触沟槽10的底向着栅极沟槽3扩展。因此，以在p+型接触层11和栅极绝缘膜4之间的p型基极层7中形成沟道层的方式，从形成在栅极沟槽10的井壁的栅极绝缘膜4隔开足够距离地形成p+型接触层11。
在此，如果p+型接触层11接近栅极绝缘膜4到对p型基极层7中的沟道层的形成有影像的程度，则引起反转分布的栅极电压的阈值上升。由此，沟道层的电子密度降低，半导体装置的导通电阻增大。因而，半导体装置的微细化越是进步，在用于接触沟槽形成的光刻中的掩模对准精度越成问题。由于掩模对准的偏差，在接触沟槽10接近栅极沟槽3时，栅极电极的阈值上升，半导体装置的导通电阻上升。
在本实施方式的半导体装置的制造方法中，关于用于形成接触沟槽10的掩模使用在层间绝缘膜6的两肋形成的井壁9。井壁9如以下说明的那样，因为不使用掩模对准而自我校准地形成，所以尺寸偏差与掩模对准相比小。
在本实施方式的半导体装置的制造方法中，实施让层间绝缘膜6从n-型外延层突出的工序S700。其后，实施在层间绝缘膜的两肋形成井壁的工序S1000。在此，绝缘膜9以从由n-型外延层2突出的层间绝缘膜6延伸并覆盖n-型外延层2的表面上的方式形成。在层间绝缘膜6的两肋进行n-型外延层2的残存部2a的热氧化而较厚地形成的绝缘膜9。因此，如果用RIE蚀刻绝缘膜9的整个表面，则该n-型外延层2的残存部2a的绝缘膜9残留而成为井壁9。
n-型外延层2的残存部2a在让层间绝缘膜从n-型外延层突出的工序S700中，通过调节RIE的蚀刻条件形成在层间绝缘膜6的两肋。井壁9因为不使用掩模而通过RIE的蚀刻自我校准地形成，所以与通过使用了掩模的RIE的蚀刻来形成的情况相比，能够较小地形成尺寸偏差。
如以上所述，通过本实施方式的半导体装置的制造方法，可以减少由掩模对准的偏差引起的对导通电阻的影响来制造沟槽栅型半导体装置。
（第2实施方式）
使用图5说明第2实施方式的半导体装置的制造方法。图5（a）～（f）是采用本实施方式的半导体装置的制造方法的制造工序的一部分工序中的半导体装置的剖面图。采用本实施方式的制造方法的制造工序的流程图和第1实施方式一样。而且，对和在第1实施方式中说明的构成相同的部分使用相同的参照编号或者记号并省略其说明。主要说明与第1实施方式的不同点。
在本实施方式的半导体装置的制造方法中，也和第1实施方式的半导体装置的制造方法一样，如图3（a）～（f）所示，实施在n+型半导体衬底上形成n-型外延层的工序（S100）、在n-型外延层形成栅极沟槽的工序（S200）、在栅极沟槽的侧壁形成栅极绝缘膜的工序（S300）、在n-型外延层上形成栅极多晶硅的工序（S400）、进行蚀刻直到栅极多晶硅凹陷在栅极沟槽内的工序（S500）、用层间绝缘膜对栅极沟槽的开口部的凹陷进行平坦化的工序（S600）。
接着如图5（a）所示，实施让层间绝缘膜6从n-型外延层突出的工序（S700）。用RIE蚀刻n-型外延层2的表面，使n-型外延层2的表面例如后退到栅极电极5的上端的位置。在本实施方式的半导体装置的制造方法中，和第1实施方式的半导体装置的制造方法不同，n-型外延层2不在层间绝缘膜6的两肋残留残存部2a地被蚀刻。
接着，如图5（b）以及（c）所示，和第1实施方式的半导体装置的制造方法一样，实施形成p型基极层的工序（S800）以及形成n+型源极层的工序（S900）。
接着，如图5（d）以及（e）所示，实施在层间绝缘膜的两肋形成井壁9的工序（S1000）。绝缘膜9如图5（d）所示，例如用CVD法以覆盖层间绝缘膜6的上表面上及侧面上、以及n+型源极层8的表面上的方式形成。绝缘膜9是从层间绝缘膜6延伸、覆盖n+型源极层8的表面上的例如氧化硅。绝缘膜9代替氧化硅也可以是氮化硅或者氮氧化硅。
在本实施方式的半导体装置的制造方法中，也和第1实施方式的半导体装置的制造方法一样，形成在层间绝缘膜6的侧面上的绝缘膜9的部分比形成在n+型源极层8的表面上的绝缘膜9的部分厚层间绝缘膜6的从n+型源极层8的表面突出的高度大小。因此，如图5（e）所示，通过从绝缘膜9的表面用RIE蚀刻绝缘膜9直到n+型源极层8的表面露出，形成在层间绝缘膜6的侧面上的绝缘膜9的部分作为井壁9残留。即，井壁9自我校准地形成在层间绝缘膜6的两肋。
另外，在该井壁9的与n+型源极层8的表面平行的方向中的宽度与利用CVD法形成绝缘膜9的膜厚大致相等。即，井壁9的宽度的偏差是采用CVD法进行的成膜的偏差，远比光刻中的掩模对准的偏差小。
接着，如图5（f）所示，和第1实施方式的半导体装置的制造方法一样，实施形成接触沟槽的工序（S1100）以及形成p+型接触层的工序（S1200）。其后，如图1所示，和第1实施方式的半导体装置的制造方法一样，实施形成电极的工序（S1300）。
在本实施方式的半导体装置的制造方法中也和第1实施方式的半导体装置的制造方法一样，将形成在层间绝缘膜6的两肋的井壁9用于形成接触沟槽10用的掩模。
在本实施方式的半导体装置的制造方法中，实施让层间绝缘膜从n-型外延层突出的工序（S700）。其后，实施在层间绝缘膜的两肋形成井壁的工序（S1000）。在此，绝缘膜9以从由n-型外延层2突出的层间绝缘膜6延伸、覆盖n-型外延层2的表面上的方式形成。在层间绝缘膜6的侧面上形成的绝缘膜9的部分比形成在n+型源极层8的表面上的绝缘膜9的部分厚层间绝缘膜6的从n+型源极层8的表面突出的高度的大小。从绝缘膜9的表面用RIE对绝缘膜9进行蚀刻直到n+型源极层8的表面露出，由此，形成在层间绝缘膜6的侧面上的绝缘膜9的部分作为井壁9残留。
井壁9如上所述不使用掩模对准而自我校准地形成，所以尺寸偏差与掩模对准相比小。通过本实施方式的半导体装置的制造方法，也能够减少由掩模对准的偏差引起的对导通电阻的影响地制造沟槽栅型半导体装置。
另外，在本实施方式的半导体装置的制造方法中，在使从n-型外延层突出的工序（S700）中，用RIE蚀刻n-型外延层2的表面，使n-型外延层2的表面退后到例如栅极电极5的上端的位置。但是，并不限于此。也可以以n-型外延层2的表面与栅极电极5的上端的位置相比深达到n+型半导体衬底一侧的方式蚀刻n-型外延层2。即，栅极电极5的上端也可以比n-型外延层2的表面突出。
这种情况下，栅极电极5的上端比n+型源极层8突出。夹在栅极电极5和n+型源极层8之间的栅极绝缘膜4的面积不受栅极电极5的上端的突出量的影响。即，夹在栅极电极5和n+型源极层8之间的栅极绝缘膜4的面积不受进行蚀刻直到栅极多晶硅凹陷在栅极沟槽内的工序（S500）中的栅极多晶硅5的蚀刻量的影响。因此，在本实施方式的沟槽型半导体装置的制造方法中，因为栅极-源极间的寄生电容不受栅极多晶硅5的蚀刻量的影响，所以栅极-源极间的寄生电容的制造偏差小。
（第3实施方式）
用图6以及图7说明第3实施方式的半导体装置的制造方法。图6是用第3实施方式的半导体装置的制造方法所制造的半导体装置的剖面图。图7是采用本实施方式的半导体装置的制造方法的制造工序的一部分工序中的半导体装置的剖面图。采用本实施方式的半导体装置的制造方法的制造工序的流程图和第1实施方式的半导体装置的制造方法的流程图一样。而且，对和在第1实施方式中说明的构成相同的构成部分使用相同的参照编号或者记号并省略其说明。主要说明与第1实施方式的不同点。
如图6所示，利用本实施方式的半导体装置的制造方法所制造的半导体装置在层间绝缘膜6和井壁9之间具有n+型源极层8的一部分8a。n+型源极层8的一部分8a是使n型杂质扩散到n-外延层2的残存部2a并设置成n+型源极层8的部分。以下，说明采用本实施方式的半导体装置的制造方法的制造工序。
在本实施方式的半导体装置的制造方法中，和第1实施方式的半导体装置的制造方法一样，如图3（a）～图4（c）所示，实施如下工序：在n+型半导体衬底上形成n-型外延层的工序（S100）、在n-型外延层形成栅极沟槽的工序（S200）、在栅极沟槽的侧壁形成栅极绝缘膜的工序（S300）、在n-型外延层上形成栅极多晶硅的工序（S400）、进行蚀刻直到栅极多晶硅凹陷在栅极沟槽内的工序（S500）、用层间绝缘膜对栅极沟槽的开口部的凹陷进行平坦化的工序（S600）、让层间绝缘膜从n-型外延层突出的工序（S700）、形成p型基极层的工序（S800）、形成n+型源极层的工序（S900）。
接着如图7（a）以及（b）所示，实施在层间绝缘膜6的两肋形成井壁的工序（S1000）。如图7（a）所示，绝缘膜9例如利用CVD法以覆盖层间绝缘膜6的上表面上、残存部的n+型源极层8a的表面上以及n+型源极层8的表面上的方式形成。绝缘膜9是从层间绝缘膜6延伸、覆盖n+型源极层8的表面上的例如氧化硅。绝缘膜9代替氧化硅，也可以是氮化硅或者氮氧化硅。
在本实施方式的半导体装置的制造方法中，也和第1实施方式的半导体装置的制造方法一样，形成在层间绝缘膜6的两肋的残存部的n+型源极层8上的绝缘膜9的部分在与n+型源极层8的表面垂直的方向中，由于残存部的n+型源极层8a的锥形的倾斜，比形成在n+型源极层8的表面上的绝缘膜9的部分厚。因此，通过从绝缘膜9的表面用RIE蚀刻绝缘膜9直到n+型源极层8的表面露出，从而形成在残存部的n+型源极层8a上的绝缘膜9的部分作为井壁9残留。即，井壁9自我校准地形成在层间绝缘膜6的两肋。
另外，在该井壁9的和n+型源极层8的表面平行的方向中的宽度由通过CVD法形成绝缘膜9的膜厚度来决定。即，井壁9的宽度的偏差是采用CVD法进行的成膜的偏差，远比光刻中的掩模对准的偏差小。
进而，和第1实施方式的沟槽型半导体装置的制造方法一样，残存部的n+型源极层8a的宽度是在使层间绝缘膜6从n-型外延层突出的工序（S700）中，通过调节n-型外延层2的残存部2a的RIE的蚀刻条件来决定。因此，残存部的n+型源极层8a的宽度的偏差远比掩模对准的偏差小。
之后在形成接触沟槽10时使用的掩模的宽度成为上述井壁9的宽度和残存部的n+型源极层8a的宽度之和。因而，形成接触沟槽10时的掩模的宽度的偏差远比掩模对准的偏差小。
接着，如图7（c）所示，和第1实施方式的半导体装置的制造方法一样，实施形成接触沟槽10的工序（S1100）。接触沟槽10沿着井壁9的侧壁利用RIE形成。因此，在本实施方式中，接触沟槽10从栅极沟槽3离开的距离不仅根据在与n+型源极层8的表面平行的方向中的井壁9的宽度决定，还根据位于井壁9和层间绝缘膜6之间的残存部的n+型源极层8a的宽度决定。即，在蚀刻接触沟槽10时使用的、与n+型源极层8的表面平行的方向中的掩模的宽度成为井壁9的宽度和残存部的n+型源极层8a的宽度之和。
接着，和第1实施方式的半导体装置的制造方法一样，如图7（d）所示，实施形成p+型接触层的工序（S1200）。其后，如图1所示，和第1实施方式的半导体装置的制造方法一样，实施形成电极的工序（S1300）。
在本实施方式的半导体装置的制造方法中，也和第1实施方式的半导体装置的制造方法一样，将形成在层间绝缘膜6的两肋的井壁9用于形成接触沟槽10用的掩模。如上所述，井壁9因为自我校准地形成在层间绝缘膜6的两肋，所以尺寸偏差与掩模对准相比小。
进而，在本实施方式的半导体装置的制造方法中，位于井壁9和层间绝缘膜6之间的残存部的n+型源极层8a还作为掩模发挥功能。残存部的n+型源极层8a也如上所述，因为自我校准地形成在层间绝缘膜6的两肋，所以尺寸偏差比掩模对准小。
因而，利用本实施方式的半导体装置的制造方法，还能够减少由掩模对准的偏差引起的对导通电阻的影响地制造沟槽栅型半导体装置。
（第4实施方式）
用图8～图10说明第4实施方式的半导体装置的制造方法。图8是第4实施方式的半导体装置的制造方法中的制造工序的流程图。图9是用本实施方式的半导体装置的制造方法所制造的半导体装置的剖面图。图10采用本实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。而且，对于与在第3实施方式中说明的构成相同的构成部分使用相同的参照编号或者记号并省略其说明。主要说明与第3实施方式的不同点。
如图8所示，本实施方式的半导体装置的制造方法与第3实施方式的半导体装置的制造方法相比，还具备除去井壁的工序（S1250）。
如图9所示，用本实施方式的半导体装置的制造方法所制造的半导体装置在用第3实施方式的半导体装置的制造方法所制造的半导体装置中具有除去井壁9的构造。
即，本实施方式的半导体装置具备源极电极12（第1电极）、以及与源极电极12相向的漏极电极13（第2电极）。在源极电极12与漏极电极13之间，设置有n型的第1半导体层，例如n-型外延层2。另外，在源极电极12与n-型外延层2之间，p型基极层7（第2半导体层）被设置为与n-型外延层2相接。
栅极电极5设置在p型基极层7中。栅极电极5的漏极电极13一侧的端5a位于n-型外延层2中，源极电极12一侧的端5b被设置为比p型基极层7更向源极电极12一侧突出。并且，在栅极电极5与源极电极13之间，选择性地设置层间绝缘膜6。
进而，在p型基极层7与源极电极12之间，设置n+源极层8（第3半导体层）。如图9所示，n+源极层8被p型基极层7、栅极电极5的突出部、层间绝缘膜6、源极电极12包围。即，在p型基极层7上，被设置于源极电极12与层间绝缘膜6之间。并且，n+源极层8按随着沿层间绝缘膜6的侧面6a靠近源极电极12，相对于该p型基极层7水平的方向的宽度变小的方式设置。在此，“水平”是指与p型基极层7的上表面大致平行，或者与层间绝缘膜6的侧面6a大致垂直。
另外，在n+源极层8的与栅极电极5相反的一侧，设置p+型接触层11（第4半导体层）。p+型接触层11与n+源极层8相邻，并被设置在p型基极层7与源极电极12之间。进而，在n-型外延层2、p型基极层7以及n+源极层8的各自与栅极电极5之间设置栅极绝缘膜4。
在本实施方式的半导体装置的制造方法中，和第3实施方式的半导体装置的制造方法一样实施如下工序：在n+型半导体衬底上形成n-型外延层的工序（S100）、在n-型外延层形成栅极沟槽的工序（S200）、在栅极沟槽的侧壁形成栅极绝缘膜的工序（S300）、在n-型外延层上形成栅极多晶硅的工序（S400）、进行蚀刻直到栅极多晶硅凹陷在栅极沟槽内的工序（S500）、用层间绝缘膜对栅极沟槽的开口部的凹陷进行平坦化的工序（S600）、让层间绝缘膜从n-型外延层突出的工序（S700）、形成p型基极层的工序（S800）、形成n+型源极层的工序（S900）、在层间绝缘膜的两肋形成井壁的工序（S1000）、形成接触沟槽的工序（S1100）、形成p+型接触层的工序（S1200）。
其后，如图10所示，实施除去井壁的工序（S1250）。井壁9例如通过湿蚀刻除去。但是，并不限于此。只要是各向同性刻蚀也可以是干蚀刻。
接着，和第3实施方式的半导体装置的制造方法一样，实施形成电极的工序（S1300）。
在本实施方式的半导体装置的制造方法中，也具有和第3实施方式的半导体装置的制造方法一样的效果。此外还进一步具有以下的效果。
如图10所示，在本实施方式的半导体装置的制造方法中，除去井壁9。在本实施方式的半导体装置的制造方法中，由于在层间绝缘膜6的两肋存在残存部的n+型源极层8a，因而能够在防止蚀刻栅极绝缘膜4的同时，进行井壁9的除去。另外，为了可靠地有选择地除去井壁9，与n+型源极层8的表面垂直的方向中的层间绝缘膜6的厚度被形成为相对于与n+型源极层8的表面平行的方向中的井壁9的厚度充分地厚。
通过除去井壁9，在本实施方式的半导体装置的制造方法中，与第3实施方式的半导体装置的制造方法相比，接触沟槽10的纵横比小。因此，在将源极电极12嵌入接触沟槽10之中时，能够抑制接触沟槽10内的空隙等的发生，能够将源极电极12良好地嵌入形成在接触沟槽内。另外，因为源极电极12和n+型源极层8的接触面积增加，所以源极电极12的接触电阻低。
如上面所述，在本实施方式中，n+型源极层8在与栅极电极5相反一侧的表面的整个面与源极电极12相接。因此，能够增大源极接触的面积，减小接触电阻。另外，通过提高接触沟槽10的嵌入性，能够提高源极电极12的密封性。另外，通过减小接触沟槽10的纵横比，能够缓和在嵌入了源极电极12的部分处的应力。
接着，说明本实施方式的半导体装置的变形例。例如，在图6所示的半导体装置中，也可以代替绝缘性的井壁9而使用导电性的井壁。即，在本变形例中，在n+型源极层8与源极电极12之间具备导电性的井壁。由此，源极电极12隔着井壁而与n+型源极层8的和栅极电极5相反一侧的整个表面电连接。其结果，能够扩大源极接触的面积，减小接触电阻。
在该例子中，例如，在图7（a）以及图7（b）所示的层间绝缘膜6的两肋形成井壁的工序（S1000）中，代替绝缘膜9而使用导电膜。作为导电膜，例如使用掺杂了n型杂质的多晶硅膜。由此，能够在层间绝缘膜6的两肋形成导电性的井壁。
（第5实施方式）
用图11以及图12说明第5实施方式的半导体装置的制造方法。图11是用第5实施方式的半导体装置的制造方法所制造的半导体装置的剖面图。图12是采用本实施方式的半导体装置的制造方法的制造工序中的一部分工序中的半导体装置的剖面图。而且，对与在第2或者第4实施方式中说明的构成相同的构成部分使用相同的参照编号或者记号并省略其说明。主要说明与第2或者第4实施方式的不同点。
本实施方式的半导体装置的制造方法具有和图8所示的第4实施方式的半导体装置的制造方法一样的制造工序的流程图。用本实施方式的半导体装置的制造方法所制造的半导体装置如图11所示，在层间绝缘膜6的两肋不存在残存部的n+型源极层8a。在这一点上用本实施方式的半导体装置的制造方法所制造的半导体装置和用第4实施方式的半导体装置的制造方法所制造的半导体装置不同。另外，本实施方式的半导体装置的制造方法在还具备除去井壁的工序这一点上和第2实施方式的半导体装置的制造方法不同。
在本实施方式的半导体装置的制造方法中也和第2实施方式的半导体装置的制造方法一样，如图3（a）～（f）以及图5（a）～（f）所示那样，实施如下工序：在n+型半导体衬底上形成n-型外延层的工序（S100）、在n-型外延层形成栅极沟槽的工序（S200）、在栅极沟槽的侧壁形成栅极绝缘膜的工序（S300）、在n-型外延层上形成栅极多晶硅的工序（S400）、进行蚀刻直到栅极多晶硅凹陷到栅极沟槽内的工序（S500）、用层间绝缘膜对栅极沟槽的开口部的凹陷进行平坦化的工序（S600）、让层间绝缘膜从n-型外延层突出的工序（S700）、形成p型基极层的工序（S800）、形成n+型源极层的工序（S900）、在层间绝缘膜的两肋形成井壁9的工序（S1000）、形成接触沟槽的工序（S1100）、形成p+型接触层的工序（S1200）。
通过上述工序的实施，在本实施方式的半导体装置的制造方法中，和第4实施方式的半导体装置的制造方法不同，在使层间绝缘膜从n-型外延层突出的工序（S700）中，残存部的n-型源极层8a从层间绝缘膜6的两肋被除去。
接着，和第4实施方式的半导体装置的制造方法一样，实施除去井壁9的工序（S1250）。井壁9例如用湿蚀刻除去。但是并不限于此。如果是各向同性刻蚀则也可以是干蚀刻。在此，为了可靠地有选择地除去井壁9，井壁9用比层间绝缘膜6蚀刻速率快的不同的材料来构成。或者，当是相同材料的情况下，井壁9以蚀刻速率比层间绝缘膜6快的方式实施和层间绝缘膜6不同的热处理。或者，在与n+型源极层8的表面垂直的方向的层间绝缘膜6的厚度被形成为相对于与n+型源极层8的表面平行的方向的井壁9的厚度充分厚。另外，在蚀刻栅极多晶硅的工序（S400）中，希望栅极多晶硅的表面位置比n-型外延层的表面位置还深。
接着，和第2或者第4实施方式的半导体装置的制造方法一样，实施形成电极的工序（S1300）。
在本实施方式的半导体装置的制造方法中，也和第1实施方式的半导体装置的制造方法一样，将在层间绝缘膜6的两肋所形成的井壁9用于形成接触沟槽10用的掩模。如上所述，井壁9因为自我校准地形成在层间绝缘膜6的两肋，所以尺寸偏差与掩模对准相比小。因而，利用本实施方式的半导体装置的制造方法，还能够减少因掩模对准的偏差引起的对导通电阻的影响地制造半导体装置。
进而，通过除去井壁9，在本实施方式的半导体装置的制造方法中，与第2实施方式的半导体装置的制造方法相比，接触沟槽10的纵横比小。因此，在将源极电极12嵌入接触沟槽10之中时，能够抑制接触沟槽10内的间隙等的发生，能够良好地将源极电极12嵌入形成在接触沟槽内。另外，因为源极电极12和n+型源极层8的接触面积增加，所以源极电极12的接触电阻低。
（第6实施方式）
使用图13～图16说明第6实施方式的半导体装置的制造方法。图13是采用本实施方式的半导体装置的制造方法的制造工序的流程图。图14是用本实施方式的半导体装置的制造方法所制造的半导体装置的剖面图。图15以及图16是采用本实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。而且，对与在第4实施方式中说明的构成相同的构成部分使用相同的参照编号或者记号并省略其说明。主要说明与第4实施方式的不同点。
如图13所示，本实施方式的半导体装置的制造方法与第4实施方式的半导体装置的制造方法相比，不具备形成接触沟槽的工序（S1100）。即，如图14所示，用本实施方式的半导体装置的制造方法所制造的半导体装置具备从n+型源极层8的表面贯通n+型源极层8到达p型基极层7并与p型基极层7电连接的p+型接触层11。p+型接触层11不是以与形成在n+型源极层8的沟槽的底部相邻接的方式形成在p型基极层7中，而是以贯通n+型源极层8中并达到p型基极层7中的方式形成。
本实施方式的半导体装置的制造方法和第4实施方式的半导体装置的制造方法一样，如图3（a）～（f）、图4（a）～（f）以及图7（a）～（f）所示，实施如下工序：在n+型半导体衬底上形成n-型外延层的工序（S100）、在n-型外延层形成栅极沟槽的工序（S200）、在栅极沟槽的侧壁形成栅极绝缘膜的工序（S300）、在n-型外延层上形成栅极多晶硅的工序（S400）、进行蚀刻直到栅极多晶硅凹陷到栅极沟槽内的工序（S500）、用层间绝缘膜对栅极沟槽的开口部的凹陷进行平坦化的工序（S600）、让层间绝缘膜从n-型外延层突出的工序（S700）、形成p型基极层的工序（S800）、形成n+型源极层的工序（S900）、以及在层间绝缘膜的两肋形成井壁的工序（S1000）。
接着，如图15所示，实施形成p+型接触层的工序（S1200）。p+型接触层11例如能够通过将隔壁9以及层间绝缘膜6用于掩模，在n+型源极层8中离子注入p型杂质，其后利用热处理使p型杂质扩散来形成。还能够通过改变p型杂质的离子注入时的加速电压，在n+型源极层8中形成多段p型杂质注入层，从而由多段p型杂质扩散层构成p+型接触层11。由此，形成从n+型源极层8的表面贯通n+型源极层8而达到p型基极层7并与p型基极层7电连接的p+型接触层11。
接着，如图16所示，实施除去井壁的工序（S1250）。井壁9例如通过湿蚀刻除去。但是并不限于此。只要是各向同性刻蚀也可以是干蚀刻。
接着，和第4实施方式的半导体装置的制造方法一样，实施形成电极的工序（S1300），得到图14所示的半导体装置。
在本实施方式的沟槽栅型半导体装置的制造方法中，也和第1实施方式的半导体装置的制造方法一样，将在层间绝缘膜6的两肋形成的井壁9用于形成p+型接触层11用的掩模。井壁因为自我校准地形成在层间绝缘膜6的两肋，所以尺寸偏差与掩模对准相比小。因而，能够减小因掩模对准的偏差引起的对导通电阻的影响地制造半导体装置。
进而，通过除去井壁，在本实施方式的半导体装置的制造方法中，和第4实施方式的半导体装置的制造方法一样，接触沟槽10的纵横比小。因此，在将源极电极12嵌入接触沟槽之中时，能够抑制接触沟槽10内的间隙等的发生。因为源极电极12和n+型源极层8的接触面积增加，所以源极电极12的接触电阻低。
进而，在本实施方式的半导体装置的制造方法中，p+型接触层11不是将井壁9用于掩模形成在被形成于n+型源极层8的沟槽的底，而是将井壁用于掩模直接从n+型源极层8的表面向n+型源极层8中离子注入p型杂质来形成。因此，制造工序少，能够降低生产成本。
而且，本实施方式的半导体装置的制造方法在第4实施方式的半导体装置的制造方法中，节省形成接触沟槽的工序（S1100），在形成p+型接触层的工序（S1200）中，直接将p+型接触层11形成在n+型源极层8。同样，即使在第5实施方式的半导体装置的制造方法中，也省略形成接触沟槽的工序（S1100），在形成p+型接触的工序（S1200）中，可以直接将p+型接触层11形成在n+型源极层8。
（第7实施方式）
使用图17～图22说明第7实施方式的半导体装置的制造方法。图17是用第7实施方式的半导体装置的制造方法所制造的半导体装置的剖面图。图18是采用本实施方式的半导体装置的制造方法的制造工序的流程图。图19是详细说明形成图18的流程图中的场板电极的工序（S250）的流程图。图20（a）～（f）、图21（a）～（f）以及图22（a）～（c）是采用本实施方式的半导体装置的制造方法的制造工序中的一部分工序的半导体装置的剖面图。而且，对与在第1实施方式中说明的构成相同的构成部分使用相同的参照编号或者记号并省略其说明。主要说明与第1实施方式的不同点。
如图17所示，关于用本实施方式的半导体装置的制造方法所制造的半导体装置，在用第1实施方式的半导体装置的制造方法所制造的半导体装置中进一步在栅极沟槽3内的栅极电极5之下具备场板电极21。场板电极21用导电性的多晶硅形成。场板电极21隔着场板绝缘膜20设置在栅极沟槽3内，与栅极电极5通过电极间绝缘膜绝缘分离。场板绝缘膜20（第2部分）以及电极间绝缘膜22（第3部分）比栅极绝缘膜4（第1部分）厚。场板电极21的上端与p型基极层7的底相比被配置在n+型半导体衬底1一侧。
如图18所示，本实施方式的半导体装置的制造方法和第1实施方式的半导体装置的制造方法相比，还具备形成场板电极的工序（S250）。形成场板电极的工序（S250）如图19所示具有如下工序：在栅极沟槽3内形成场板电极的工序（S251）、在n-型外延层上形成场板多晶硅的工序（S252）、蚀刻场板多晶硅直到场板多晶硅凹陷到栅极沟槽内的工序（S253）、以及除去露出的场板绝缘膜的工序（S254）。在此，所谓场板多晶硅是为了形成场板电极而形成的导电性的多晶硅。
以下，用图20（a）～图22（c）说明采用本实施方式的半导体装置的制造方法的半导体装置的制造工序。
和第1实施方式的半导体装置的制造方法一样，实施在n+型半导体衬底上形成n-外延层的工序（S100）以及在n-外延层形成栅极沟槽的工序（S200）。其后，如图20（a）所示，实施在栅极沟槽3内形成场板绝缘膜的工序（S251）。场板绝缘膜20形成在栅极沟槽3的内表面以及n-外延层2的表面上。场板绝缘膜20例如是氧化硅，但也可以是氮化硅、氮氧化硅或者其他的绝缘材料。
接着，如图20（b）所示，实施在n-型外延层2上形成场板多晶硅膜的工序（S252）。场板多晶硅21隔着场板绝缘膜20以嵌入栅极沟槽3内的方式形成在n-型外延层2上。
接着，如图20（c）所示，实施蚀刻直到场板多晶硅凹陷在栅极沟槽3内的工序（S253）。例如，通过采用RIE进行蚀刻，除去栅极沟槽3内的场板多晶硅的上部。在栅极沟槽3内的场板多晶硅21的上部形成凹陷。另外，在未图示的部分，场板多晶硅21的一部分隔着场板绝缘膜从栅极沟槽3引出到n-型外延层2的表面上，与以后说明的源极电极12电连接。由此，在栅极沟槽3内的下侧形成场板电极21。场板电极21例如与源极电极12电连接，并具有源极电位。另外，场板电极21也可以与栅极电极5电连接。
接着，如图20（d）所示，实施除去露出的场板绝缘膜的工序（S254）。例如通过湿蚀刻除去n-型外延层2的表面上的场板绝缘膜20以及从栅极沟槽3内的场板电极21露出的场板绝缘膜20。
接着，如图20（e）所示，实施在栅极沟槽的侧壁形成栅极绝缘膜的工序（S300）。例如用热氧化在n-型外延层2的表面上以及从栅极沟槽3的场板电极21露出的侧壁上形成栅极绝缘膜4。同时，在栅极沟槽3内在场板电极21露出的部分形成电极间绝缘膜22。栅极绝缘膜4以及电极间绝缘膜22也可以作为用CVD法形成的氧化硅、或者氮化硅、氮氧化硅等其他的绝缘体的膜。
以后，和第1实施方式的沟槽型半导体装置的制造方法一样实施如下工序：在n-型外延层上形成栅极多晶硅的工序（S400）、进行蚀刻直到栅极多晶硅凹陷在栅极沟槽内的工序（S500）、用层间绝缘膜对栅极沟槽的开口部的凹陷进行平坦化的工序（S600）、让层间绝缘膜从n-型外延层突出的工序（S700）、形成p型基极层的工序（S800）、形成n+型源极层的工序（S900）、在层间绝缘膜的两肋形成井壁的工序（S1000）、形成接触沟槽的工序（S1100）、形成p+型接触层的工序（S1200）、以及形成电极的工序（S1300）。以下按顺序进行说明。
如图20（f）所示，实施在n-型外延层2上形成栅极多晶硅的工序（S400）。例如用CVD法以隔着栅极绝缘膜4嵌入栅极沟槽3内的方式将栅极多晶硅5形成在n-型外延层2的表面上。
接着，如图21（a）所示，实施蚀刻直到栅极多晶硅凹陷在栅极沟槽内的工序（S500）。通过RIE蚀刻形成在n-型外延层2上的栅极多晶硅5的表面，除去n-型外延层2的表面上的栅极多晶硅，使得栅极多晶硅5凹陷到栅极沟槽3内。即，栅极多晶硅5在栅极沟槽3内，以比n-型外延层2的表面更残留到n+型半导体衬底1一侧的方式进行蚀刻。这样，包含栅极多晶硅的栅极电极5在栅极沟槽3内隔着电极间绝缘膜22构成在场板电极21上。
接着，如图21（b）以及（c）所示，实施用层间绝缘膜对栅极沟槽的开口部的凹陷进行平坦化的工序（S600）。层间绝缘膜6例如用CVD法以嵌入栅极沟槽3的方式形成在n-型外延层2上。层间绝缘膜6例如是氧化硅。也可以代替氧化硅使用氮化硅或者氮氧化硅。用RIE蚀刻层间绝缘膜6的表面直到n-型外延层2的表面露出。其结果，层间绝缘膜6嵌入到栅极沟槽3内的栅极电极5上的凹陷。栅极沟槽3的开口部的凹陷用层间绝缘膜6进行平坦化。
接着，如图21（d）所示，实施使层间绝缘膜6从n-型外延层2突出的工序（S700）。用RIE蚀刻n-型外延层2的表面，让n-型外延层2的表面例如后退到栅极电极5的上端的位置。此时，通过调节RIE的蚀刻条件，n-型外延层2能够在与层间绝缘膜6相邻接的部分不被进行蚀刻而残存。其结果，形成具有锥形形状的n-型外延层2的残存部2a。该蚀刻也可以用CDE（化学干蚀刻）来实施。
接着，如图21（e）所示，实施形成p型基极层的工序（S800）。p型杂质用离子注入法从n-型外延层2的表面以及残存部2a的表面注入到n-型外延层2中。其后，通过热处理，使p型杂质在n-型外延层2中扩散以及激活。其结果，p型基极层7一边与形成在栅极沟槽3内的栅极绝缘膜相邻接一边从n-型外延层2的表面形成到n-型外延层2中。以p型基极层7的底与栅极电极5的n+型半导体衬底1一侧的下端相比不达到n+型半导体衬底1一侧的方式控制p型杂质的扩散。n-型外延层的残存部2a也一样，成为p型基极层7a（残存部的p型基极层）。
接着，如图21（f）所示，实施形成n+型基极层的工序（S900）。n型杂质用离子注入法从p型基极层7的表面以及残存部的p型基极层7a的表面注入到p型基极层中。其后，通过热处理，在p型基极层7中使n型杂质进行扩散以及激活。其结果，n+型源极层8从p型基极层7的表面到p型基极层中一边和形成在栅极沟槽3内的栅极绝缘膜4相邻一边形成。残存部的p型基极层7a也一样，成为n+型源极层8a（残存部的n+型源极层）。
接着，如图22（a）以及（b）所示，实施在层间绝缘膜6的两肋形成井壁的工序（S1000）。通过对n+型源极层8的表面以及残存部的n+型源极层8a进行热氧化，形成从层间绝缘膜6延伸并覆盖n+型源极层8的表面的包含氧化硅的绝缘膜9。由残存部的n+型源极层8形成的绝缘膜9的部分与形成在n+型源极层8的表面的绝缘膜9的部分相比，在与n+型源极层8的表面垂直的方向上变厚。其后，通过从绝缘膜9的表面用RIE蚀刻绝缘膜9直到n+型源极层8的表面露出，从而由残存部的n+型源极层8形成的绝缘膜的部分作为井壁9残留。其结果，井壁9形成在层间绝缘膜6的两肋。
接着，如图22（b）所示，实施形成接触沟槽的工序（S1100）。将该井壁9作为掩模，用RIE蚀刻露出的n+型源极层8的表面，形成接触沟槽10。在接触沟槽10的底达到了p型基极层7中时停止由RIE进行的蚀刻。其结果，沿着井壁9的侧面形成接触沟槽10的侧壁。接触沟槽9的侧壁包含n+型源极层8，底面包含p型基极层7。
接着，如图22（c）所示，实施形成p+型接触层的工序（S1200）。将井壁9用于掩模，向在接触沟槽9的底面露出的p型半导体层离子注入p型杂质。其后，通过热处理，在p型基极层7中扩散以及激活p型杂质，由此与接触沟槽9的底相接而在p型基极层7中形成p+型接触层11。
接着，如图17所示，实施形成电极的工序（S1300）。源极电极12以嵌入接触沟槽10并覆盖层间绝缘膜6以及井壁9上的方式被形成。源极电极12在接触沟槽10的侧壁电连接于n+型源极层8，在接触沟槽10的底面电连接于p+型接触层11。源极电极12例如通过设置成将Ti/TiN/W/Al以其顺序叠层的结构，能够良好地嵌入接触沟槽10。漏极电极13形成在n+型半导体衬底1的与n-型外延层2相反一侧的表面，和n+型半导体衬底1电连接。
本实施方式的沟槽型半导体装置的制造方法也可以得到和第1实施方式的沟槽型半导体装置的制造方法同样的效果。
本实施方式的沟槽型半导体装置的制造方法在第1实施方式的沟槽型半导体装置的制造方法中的在n-型外延层形成栅极沟槽的工序（S200）和在栅极沟槽的侧壁形成栅极绝缘膜的工序（S300）之间还具备形成场板电极的工序（S250）。同样，也可以将在从第2实施方式到第6实施方式的制造方法中，在n-型外延层形成栅极沟槽的工序（S200）和在栅极沟槽3的侧壁形成栅极绝缘膜的工序（S300）之间还具备形成场板电极的工序（S250）的制造工序作为本发明的实施方式。
在以上说明的各实施方式的半导体装置的制造方法中，构成井壁9的材料设为绝缘膜进行了说明。但是，在除去第1实施方式的各实施方式中，井壁9并不限于绝缘膜。代替绝缘膜而也可以使用通过CVD法等形成的半导体、例如半绝缘性的硅或者导电性多晶硅。或者，代替绝缘膜也可以使用导电性的其他的导电膜。
特别是在用第2、第3以及第7实施方式的半导体装置的制造方法所制造的半导体装置中，在井壁9是n型的多晶硅时，源极电极12和n+型源极层8进一步隔着井壁9电连接。由此，在井壁9是多晶硅等的导电膜时，与井壁9是绝缘膜的情况相比，进一步降低源极接触电阻。其结果，进一步降低半导体装置的导通电阻。
虽然说明了本发明的几个实施方式，但这些实施方式只是作为例子提示，并不意图限定发明范围。这些新的实施方式可以用其他各种形态来实施，在不脱离发明的主旨的范围中，可以进行各种省略、置换、变更。这些实施方式和其变形包含于发明的范围和主旨中，并且包含在权利要求书记载的发明和其均等的范围中。

Claims (20)

1.一种半导体装置的制造方法，具备：
形成从第1导电型的第1半导体层的表面延伸到所述第1半导体层中的栅极沟槽的工序：
在所述栅极沟槽的侧壁形成栅极绝缘膜的工序；
在所述栅极沟槽内隔着所述栅极绝缘膜形成多晶硅的工序；
蚀刻所述多晶硅直到所述栅极沟槽内部的工序；
在所述多晶硅上以及所述第1半导体层上形成层间绝缘膜，蚀刻所述层间绝缘膜直到所述表面露出的工序；
蚀刻所述表面以使得所述层间绝缘膜从所述表面突出的工序；
从所述表面到所述第1半导体层中形成第2导电型的第2半导体层的工序；
在所述第2半导体层上形成第1导电型的第3半导体层的工序；
形成与所述层间绝缘层相邻的井壁的工序；
将所述井壁作为掩模，在所述第2半导体层内形成第2导电型的第4半导体层的工序；
形成与所述第3半导体层以及所述第4半导体层电连接的第1电极的工序；以及
形成与所述第1半导体层电连接的第2电极的工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，具备：
在形成所述井壁后，形成从所述第3半导体层的表面穿过所述第3半导体层达到所述第2半导体层中的接触沟槽的工序，
所述第4半导体层与所述接触沟槽的底相邻接地形成。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在形成所述第4半导体层的所述工序中，所述第4半导体层以将所述井壁用于掩模从所述第3半导体层的表面贯通所述第3半导体层而达到所述第2半导体层的方式形成。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在使所述层间绝缘膜从所述第1半导体层的所述表面突出的工序中，蚀刻所述第1半导体层，以使得与所述层间绝缘膜的侧壁相邻接地形成所述第1半导体层的残存部。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于，
所述残存部具有在所述层间绝缘膜的突出方向上宽度变窄的锥形形状。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在使所述层间绝缘膜从所述第1半导体层的所述表面突出的工序中，蚀刻所述第1半导体层，以使得与所述层间绝缘膜的侧壁相邻接而不产生所述第1半导体层的残存部。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于，
通过蚀刻在所述第3半导体层上以及所述层间绝缘膜上形成的膜来形成所述井壁。
8.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述井壁被形成为包含对所述第3半导体层进行热氧化而得到的氧化硅膜。
9.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在形成所述第1电极的所述工序之前，还具备除去所述井壁的工序。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于，
所述井壁使用与所述层间绝缘膜不同的材料形成。
11.根据权利要求1所述的半导体装置的制造方法，其特征在于，
还具备在所述栅极沟槽的底部隔着比所述栅极绝缘膜厚的绝缘膜形成成为场板的多晶硅的工序。
12.一种半导体装置，具备：
第1电极；
第2电极，与所述第1电极相向；
第1导电型的第1半导体层，设置在所述第1电极与所述第2电极之间；
第2导电型的第2半导体层，设置在所述第1电极与所述第1半导体层之间；
栅极电极，设置在所述第2半导体层中，该栅极电极的所述第2电极一侧的端位于所述第1半导体层中，该栅极电极的所述第1电极一侧的端比所述第2半导体层更向所述第1电极一侧突出；
层间绝缘膜，设置在所述栅极电极与所述第1电极之间；
第1导电型的第3半导体层，在所述第2半导体层上被设置在所述第1电极与所述层间绝缘膜之间，并且按随着靠近所述第1电极，相对于所述第2半导体层水平的方向上的宽度变小的方式设置；
绝缘膜，设置在所述第1半导体层以及所述第2半导体层的各自与所述栅极电极之间。
13.根据权利要求12所述的半导体装置，其特征在于，还具备：
井壁，设置在所述第3半导体层与所述第1电极之间。
14.根据权利要求13所述的半导体装置，其特征在于，
所述井壁具有导电性。
15.根据权利要求12所述的半导体装置，其特征在于，还具备：
第2导电型的第4半导体层，和所述第3半导体层的与所述栅极电极相反的一侧相邻，并设置在所述第2半导体层与所述第1电极之间。
16.根据权利要求12所述的半导体装置，其特征在于，
所述第4半导体层设置在所述第3半导体层中，该第4半导体层的所述第2电极一侧的端位于所述第2半导体层中，并且该第4半导体层在所述第1电极一侧的端处与所述第1电极相接。
17.根据权利要求12所述的半导体装置，其特征在于，
所述半导体装置还具备场板电极，该场板电极在所述第1半导体层中被设置在所述栅极电极与所述第2电极之间，
所述绝缘膜包含第2部分，该第2部分设置在所述场板电极与所述第1半导体层之间，并且比设置在所述栅极电极与所述第2半导体层之间的第1部分厚。
18.根据权利要求17所述的半导体装置，其特征在于，
所述绝缘膜具有设置在所述栅极电极与所述场板电极之间的第3部分。
19.根据权利要求17所述的半导体装置，其特征在于，
所述场板电极与所述第1电极电连接。
20.根据权利要求17所述的半导体装置，其特征在于，
所述场板电极与所述栅极电极电连接。
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