JP7330092B2 - 半導体装置 - Google Patents

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Description

本開示は半導体装置に関し、特にトレンチゲートを備える半導体装置に関する。
トレンチゲートを備える従来の半導体装置として、例えば特許文献１の図１に開示の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）においては、半導体基板の一方の主面内にゲートトレンチを設け、ゲートトレンチの内面をゲート酸化膜で覆い、ゲート酸化膜で内面が覆われたゲートトレンチ内にポリシリコンを埋め込んでゲート電極としたトレンチゲートを複数有している。
また、隣り合うトレンチゲート間には、トレンチゲートよりも深さの深い１つ以上のダミーゲートトレンチを設け、ダミーゲートトレンチの内面をゲート酸化膜で覆い、ゲート酸化膜で内面が覆われたダミーゲートトレンチ内にポリシリコンを埋め込んでダミーゲート電極としたダミートレンチゲートを有している。なお、ダミーゲート電極にはエミッタ電位が与えられる。
特開２０１９－１８６３１８号公報
このように、従来のＩＧＢＴでは、隣り合うトレンチゲート間に、トレンチゲートよりもトレンチが深いダミーゲートトレンチを有した構成を採っていたが、例えば、トレンチゲートとダミートレンチゲートが１対５の比率で配置される５／６間引き配置では、容量－電圧特性が特異となり、使用条件によっては、ゲート電圧の発振およびスイッチングの誤動作などが発生する可能性があった。
本開示は上記のような問題を解決するためになされたものであり、トレンチゲートとダミートレンチゲートを有する構成においても、特異な容量－電圧特性とならない半導体装置を提供することを目的とする。
本開示に係る半導体装置は、第１導電型の第１の半導体層、前記第１の半導体層上の第１導電型の第２の半導体層、前記第２の半導体層上の第２導電型の第３の半導体層および前記第３の半導体層の上層部に選択的に設けられた第１導電型の第４の半導体層を少なくとも有する半導体基板と、前記第４の半導体層および前記第３の半導体層を厚み方向に貫通して前記第２の半導体層内に達するトレンチゲートと、前記第３の半導体層および前記第２の半導体層を厚み方向に貫通して前記第１の半導体層内に達する第１のダミートレンチゲートと、前記第３の半導体層を厚み方向に貫通して前記第２の半導体層内に達する第２のダミートレンチゲートと、少なくとも前記第４の半導体層に接する第１の主電極と、前記第１の主電極とは前記半導体基板の厚み方向反対側に設けられた第２の主電極と、を備え、前記第１および第２のダミートレンチゲートは、前記トレンチゲートの配列間に配置され、前記第１の主電極に電気的に接続される。
本開示に係る半導体装置によれば、第１および第２のダミートレンチゲートを、トレンチゲートの配列間に配置することで、特異な容量－電圧特性とならない半導体装置を得ることができる。
実施の形態１のＩＧＢＴの構成を示す断面図である。 ＩＧＢＴの寄生容量の等価回路図である。 容量－電圧特性のシミュレーション結果を示す図である。 容量－電圧特性のシミュレーション結果を示す図である。 従来のＩＧＢＴのシミュレーションによる内部解析結果を示す図である。 実施の形態１のＩＧＢＴのシミュレーションによる内部解析結果を示す図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 ダミートレンチゲートの配設間隔を説明する図である。 実施の形態２のＩＧＢＴの構成を示す断面図である。 エッチングマスクの開口幅と形成されるトレンチの深さとの関係を示す図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の変形例１のＩＧＢＴの構成を示す断面図である。 実施の形態２の変形例２のＩＧＢＴの構成を示す断面図である。
＜はじめに＞
以下、添付の図面を参照しながら実施の形態について説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」、「底」、「表」および「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。また、以下において、「外側」とは半導体装置の外周に向かう方向であり、「内側」とは「外側」に対して反対の方向とする。
また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
＜実施の形態１＞
＜装置構成＞
図１は実施の形態１のＩＧＢＴ１００の構成を示す断面図である。図１に示されるようにＩＧＢＴ１００は、ｐ型のコレクタ層１３、ｎ型のバッファ層１２、ｎ型のドリフト層１（第１の半導体層）、ｎ型のキャリアストア層３（第２の半導体層）、ｐ型のチャネル層２（第３の半導体層）およびチャネル層２の上層部に設けられたｎ型のエミッタ層５（第４の半導体層）を有して半導体基板ＢＳが構成されている。また、チャネル層２の上層部には、エミッタ層５のさらに外側にｐ型のエミッタ層４がエミッタ層５の側面に接するように設けられている。なお、ｐ型のエミッタ層４は、コンタクト層と呼称される場合もある。また、半導体基板ＢＳとしては例えばシリコン基板を用いることができるが、炭化珪素基板などのワイドバンドギャップ半導体基板を用いても良い。
ここで、各層の不純物のピーク濃度の許容範囲は、ｎ型のドリフト層１は１×１０１２～３×１０１４（ｃｍ－３）、ｐ型のチャネル層２は１×１０１６～１×１０１８（ｃｍ－３）、ｎ型のキャリアストア層３は１×１０１５～１×１０１７（ｃｍ－３）、ｐ型のエミッタ層４は１×１０１８～１×１０２０（ｃｍ－３）およびｎ型のエミッタ層５は１×１０１８～５×１０２０（ｃｍ－３）である。また、ｎ型のバッファ層１２は１×１０１４～１×１０１７（ｃｍ－３）、ｐ型のコレクタ層１３は１×１０１６～１×１０１９（ｃｍ－３）である。
なお、ドリフト層１はキャリアストア層３と比べて不純物濃度が低く、図中では「ｎ－」と表記され、ｐ型のエミッタ層４はチャネル層２と比べて不純物濃度が高く、図中では「ｐ＋」と表記され、ｎ型のエミッタ層５はキャリアストア層３と比べて不純物濃度が高く、図中では「ｎ＋」と表記される。
半導体基板ＢＳのコレクタ層１３が設けられた側の主面（下主面）上にはコレクタ電極１６（第２の主電極）が設けられ、半導体基板ＢＳの下主面とは反対側の主面（上主面）内には、エミッタ層５の最表面からエミッタ層５およびチャネル層２を厚み方向に貫通してキャリアストア層３内に達する複数のゲートトレンチ８１が設けられている。
ゲートトレンチ８１の内面はゲート酸化膜６で覆われ、ゲート酸化膜６で内面が覆われたゲートトレンチ８１内にはポリシリコンのゲート電極７が埋め込まれてトレンチゲート９１を構成している。
また、隣り合うトレンチゲート９１間には、ゲートトレンチ８１よりも深さの深いダミーゲートトレンチ８と、ゲートトレンチ８１と同等の深さのダミーゲートトレンチ８２とが交互に設けられている。
ダミーゲートトレンチ８および８２の内面はゲート酸化膜６で覆われ、ゲート酸化膜６で内面が覆われたダミーゲートトレンチ８および８２内には、それぞれポリシリコンのダミーゲート電極７０が埋め込まれてダミートレンチゲート９（第１のダミートレンチゲート）およびダミートレンチゲート９２（第２のダミートレンチゲート）を構成している。
このように、トレンチゲート９１の配列間には、ダミートレンチゲート９とダミートレンチゲート９２とが交互に配置され、かつ、トレンチゲート９１にはダミートレンチゲート９が隣り合うように配置されている。
トレンチゲート９１の上部と、ダミートレンチゲート９および９２の上部を連続的に覆うように層間絶縁膜１４が設けられ、層間絶縁膜１４で覆われていないトレンチゲート９１とダミートレンチゲート９との間はコンタクト開口部となっており、層間絶縁膜１４およびコンタクト開口部を覆うようにエミッタ電極１５（第１の主電極）が設けられている。なお、ゲート電極７にはゲート電位が与えられるが、ダミーゲート電極７０にはエミッタ電極１５に電気的に接続されてエミッタ電位が与えられ、ゲート電極としては機能しない。
ダミートレンチゲート９の中心間距離で規定される配設間隔Ｄ１（第１の配設間隔）と、トレンチゲート９１と同じ深さのダミートレンチゲート９２との中心間距離で規定される配設間隔Ｄ２（第２の配設間隔）とは、「Ｄ１＝Ｄ２」の関係を満たすように設定されている。なお、ダミートレンチゲート９の配設間隔Ｄ１は、例えば１５μｍ未満に設定される。この理由については後に説明する。
また、図１に示すＩＧＢＴ１００は、トレンチゲートとダミートレンチゲートが１対５の比率で配置される５／６間引き配置の構成を示しているが、これに限定されるものではない。
＜容量－電圧特性の改善＞
図２には、ＩＧＢＴ１００の寄生容量の等価回路を示す。図２に示されるようにＩＧＢＴ１００のゲートＧとコレクタＣとの間にはゲート-コレクタ間容量Ｃｇｃが存在し、ゲートＧとエミッタＥとの間にはゲート-エミッタ間容量Ｃｇｅが存在し、コレクタＣとエミッタＥとの間にはコレクタ-エミッタ間容量Ｃｃｅが存在している。
ゲート-コレクタ間容量Ｃｇｃとゲート-エミッタ間容量Ｃｇｅとで入力容量Ｃｉｅｓが規定され（Ｃｉｅｓ＝Ｃｇｃ＋Ｃｇｅ）、コレクタ-エミッタ間容量Ｃｃｅとゲート-コレクタ間容量Ｃｇｃとで出力容量Ｃｏｅｓが規定され（Ｃｏｅｓ＝Ｃｃｅ＋Ｃｇｃ）、ゲート-コレクタ間容量Ｃｇｃで帰還容量Ｃｒｅｓが規定される（Ｃｒｅｓ＝Ｃｇｃ）。
入力容量Ｃｉｅｓと帰還容量Ｃｒｅｓが小さくなると、デバイスのスイッチング動作が速くなり、スイッチングロスを低減できる。入力容量Ｃｉｅｓは主にゲート-エミッタ間容量Ｃｇｅで決められるが、出力容量Ｃｏｅｓと帰還容量Ｃｒｅｓはドリフト層１内の空乏化にも依存する。
ここで、ｐｎ接合にマイナスバイアスを印加すると、ドーピングされた不純物がイオン化し、ｐｎ接合の界面からｐ側とｎ側に空乏化し、ｐ側はマイナスにチャージし、ｎ側はプラスにチャージして、ｐｎ接合は１つの容量のようにチャージアップする。容量は単位電圧あたりに蓄えられた電荷（チャージ）として与えられ、チャージの大小は不純物の量で決まる。本実施の形態１のｐｎ接合のｎ側はドリフト層１（ｎ－）であり、出力容量Ｃｏｅｓおよび帰還容量Ｃｒｅｓは、ドリフト層１のｎ型の不純物濃度に依存する。
一番簡単な容量の計算は、平行平板コンデンサーの容量の計算であり、誘電率と電極板間距離と電極板の面積とで計算できるが、前提条件は電極板の面積が電極板間距離の２乗に比べて充分大きいことである。この前提条件を満たすｐｎ接合であれば、ｐ側とｎ側への空乏化が均一であり、近似的に平行平板コンデンサーとして容量を計算できる。
上記考察を経て、トレンチゲートとダミートレンチゲートを有する構成においても、平行平板コンデンサーとして容量を計算できるようなｐｎ接合に近づけることで、特異な容量－電圧特性となることを防止する技術思想に到達した。
ここで、図３および図４を用いて、隣り合うトレンチゲート間に、トレンチゲートよりもトレンチが深いダミートレンチゲートのみを配置した従来のＩＧＢＴと、実施の形態１のダミートレンチゲート９および９２を配置したＩＧＢＴ１００との容量－電圧特性の比較結果について説明する。
図３は、帰還容量Ｃｒｅｓ［Ｆ／ｃｍ２］とコレクタ-エミッタ間電圧ＶＣＥ［Ｖ］との容量－電圧特性のシミュレーション結果を示す図であり、図４は、出力容量Ｃｏｅｓ［Ｆ／ｃｍ２］とコレクタ-エミッタ間電圧ＶＣＥ［Ｖ］に対する容量－電圧特性のシミュレーション結果を示す図である。図３および図４において、特性Ｔ１は本実施の形態１のＩＧＢＴ１００の特性を示し、特性Ｔ０は従来のＩＧＢＴの特性を示している。また、図３および図４において、コレクタ-エミッタ間電圧ＶＣＥは０～５０Ｖの範囲で変化させ、動作周波数は１００ｋＨｚ、環境温度は２５℃とした。また、図３および図４は、トレンチゲートとダミートレンチゲートが１対５の比率で配置される５／６間引き配置とした。
図３に示される帰還容量Ｃｒｅｓの波形では、コレクタ-エミッタ間電圧ＶＣＥが１Ｖ～３Ｖに変化する間に、容量が急増する現象が見られる。また、図４に示される出力容量Ｃｏｅｓの波形では、特性Ｔ０の立ち下がり部分が段差を有した形状となっており、帰還容量Ｃｒｅｓの急増が影響しているものと考えられる。
一方、図３および図４において特性Ｔ１に特異な部分は見られず、トレンチゲートとダミートレンチゲートを有するＩＧＢＴ１００においては、容量－電圧特性が特異となることを防止できていると言える。
次に、図５および図６を用いて、ＩＧＢＴ１００において容量－電圧特性が特異となることを防止できる理由について説明する。図５は従来のＩＧＢＴのシミュレーションによる内部解析結果を示す図であり、図６はＩＧＢＴ１００のシミュレーションによる内部解析結果を示す図であり、どちらもコレクタ-エミッタ間電圧ＶＣＥが１Ｖ、２Ｖおよび３Ｖの場合の空乏層を実線で示している。
なお、シミュレーション条件はどちらも同じであり、各不純物層の不純物濃度は、先に説明したＩＧＢＴ１００の濃度範囲にあり、耐圧も３３００Ｖクラスとしている。また、どちらもトレンチゲートとダミートレンチゲートが１対５の比率で配置される５／６間引き配置としている。
図５に示す従来のＩＧＢＴは、隣り合うトレンチゲート９１間には、深いダミートレンチゲート９のみが配置されており、コレクタ-エミッタ間電圧ＶＣＥが高くなることでダミートレンチゲート９によって形成される空乏層は基板の内部深まで達するが、ダミートレンチゲート９よりも浅いトレンチゲート９１によって形成される空乏層は基板の内部深くまでは達しないので、空乏層の深さ方向が不均一となり、平行平板コンデンサーとして近似できないことが判る。
一方、図６に示すＩＧＢＴ１００は、隣り合うトレンチゲート９１間には、深いダミートレンチゲート９と浅いダミートレンチゲート９２とが交互に設けられており、コレクタ-エミッタ間電圧ＶＣＥが高くなることでダミートレンチゲート９によって形成される空乏層は基板の内部深くまで達するが、浅いトレンチゲート９１および浅いダミートレンチゲート９２によって形成される空乏層により、空乏層が全体的に均一化されおり、平行平板コンデンサーとして近似できることが判る。
このように、ＩＧＢＴ１００においては、トレンチゲート９１の配列間に、ダミートレンチゲート９とダミートレンチゲート９２とが交互に配置され、かつ、トレンチゲート９１にはダミートレンチゲート９が隣り合うように配置することで、平行平板コンデンサーとして容量を計算できるようなｐｎ接合に近づいた構成にでき、特異な容量－電圧特性となることを防止できる。
また、ダミートレンチゲート９の配設間隔Ｄ１と、トレンチゲート９１とダミートレンチゲート９２との配設間隔Ｄ２を「Ｄ１＝Ｄ２」の関係を満たすように設定することで、トレンチゲート９１、ダミートレンチゲート９およびダミートレンチゲート９２との配設間隔が均等となり、容量－電圧特性のさらなる改善を図ることができる。
＜製造方法＞
次に、ＩＧＢＴ１００の製造方法について、製造工程を順に示す断面図である図７～図１８を用いて説明する。なお、以下では、より現実的な構造を示す断面図を用い、トレンチゲート９１およびダミートレンチゲート９の製造工程を中心に図示し説明するものとし、コレクタ電極１６等の図示は省略する。
図７に示す工程において、ｐ型のチャネル層２の上層部にｎ型のエミッタ層５が選択的に形成された状態の半導体基板ＢＳの上主面上に、例えば、ＣＶＤ（chemical vapor deposition）法等によってシリコン酸化膜ＯＭ１を形成する。なお、ｎ型のエミッタ層５に接するようにｐ型のエミッタ層４を形成する場合もあるが、本工程では省略している。
次に、図８に示す工程において、シリコン酸化膜ＯＭ１上にレジスト材を塗布し、写真製版によりレジストマスクＲＭ１を形成する。レジストマスクＲＭ１には、ダミーゲートトレンチ８を形成する位置に対応した開口部ＯＰ１が設けられている。このレジストマスクＲＭ１を用いてシリコン酸化膜ＯＭ１をエッチングすることで、開口部ＯＰ１に対応する部分を開口し、その後、レジストマスクＲＭ１を除去する。
次に、図９に示す工程において、シリコン酸化膜ＯＭ１をエッチングマスクとし、エッチングによりチャネル層２およびｎ型のキャリアストア層３を厚み方向に貫通してｎ型のドリフト層１内に達するダミーゲートトレンチ８を形成する。このエッチングはドライエッチングでもウエットエッチングでも良く、従来的なエッチング技術を用いて形成できるので、詳細なエッチング条件等の記載は省略するが、ダミーゲートトレンチ８の側面が、底部に向けて幅が狭くなるテーパー面となるように、エッチング条件を制御しながらエッチングする。
シリコン酸化膜ＯＭ１を除去した後、図１０に示す工程において、例えば、熱酸化によりダミーゲートトレンチ８の内面を含む半導体基板ＢＳの表面に１００ｎｍ程度の厚さのシリコン酸化膜ＯＸ１を形成する。なお、熱酸化に限らず、ＣＶＤ法等によってシリコン酸化膜ＯＸ１を形成しても良い。
次に、図１１に示す工程において、シリコン酸化膜ＯＸ１上に、例えばＣＶＤ法によりリンを添加したドープドポリシリコン膜７１を堆積させてドープドポリシリコン膜７１でダミーゲートトレンチ８を埋め込む。
次に、図１２に示す工程において、ダミーゲートトレンチ８内以外のシリコン酸化膜ＯＸ１上のドープドポリシリコン膜７１を除去し、ダミーゲートトレンチ８内にダミーゲート電極７０を形成する。
次に、図１３に示す工程において、シリコン酸化膜ＯＸ１上に、例えば、ＣＶＤ法等によってシリコン酸化膜ＯＭ２を形成する。
次に、図１４に示す工程において、シリコン酸化膜ＯＭ２上にレジスト材を塗布し、写真製版によりレジストマスクＲＭ２を形成する。レジストマスクＲＭ２には、ゲートトレンチ８１を形成する位置に対応した開口部ＯＰ２が設けられている。このレジストマスクＲＭ２を用いてシリコン酸化膜ＯＭ２をエッチングすることで、開口部ＯＰ２に対応する部分を開口し、その後、レジストマスクＲＭ２を除去する。
次に、図１５に示す工程において、シリコン酸化膜ＯＭ２をエッチングマスクとし、エッチングによりエミッタ層５およびチャネル層２を厚み方向に貫通してｎ型のキャリアストア層３内に達するゲートトレンチ８１を形成する。なお、図示はしていないがゲートトレンチ８１と同時に同じ深さのダミーゲートトレンチ８２も形成する。このエッチングはドライエッチングでもウエットエッチングでも良く、従来的なエッチング技術を用いて形成できるので、詳細なエッチング条件等の記載は省略するが、ゲートトレンチ８１およびダミーゲートトレンチ８２の側面が、底部に向けて幅が狭くなるテーパー面となるように、エッチング条件を制御しながらエッチングする。
シリコン酸化膜ＯＭ２およびその下のシリコン酸化膜ＯＸ１を除去した後、図１６に示す工程において、例えば、熱酸化によりゲートトレンチ８１の内面を含む半導体基板ＢＳの表面に１００ｎｍ程度の厚さのシリコン酸化膜ＯＸ２を形成する。なお、熱酸化に限らず、ＣＶＤ法等によってシリコン酸化膜ＯＸ２を形成しても良い。また、図示はしていないがダミーゲートトレンチ８２の内面にもシリコン酸化膜ＯＸ２が形成される。
次に、図１７に示す工程において、シリコン酸化膜ＯＸ２上に、例えばＣＶＤ法によりリンを添加したドープドポリシリコン膜７２を堆積させてドープドポリシリコン膜７２でゲートトレンチ８１を埋め込む。また、図示はしていないがダミーゲートトレンチ８２もドープドポリシリコン膜７２で埋め込む。
次に、図１８に示す工程において、ゲートトレンチ８１内以外のシリコン酸化膜ＯＸ２上のドープドポリシリコン膜７２を除去し、ゲートトレンチ８１内にゲート電極７を形成する。また、同時に、図示されないダミーゲートトレンチ８２内にはダミーゲート電極７０が形成される。
その後、図示されない製造工程を経て、層間絶縁膜１４およびエミッタ電極１５等を形成してＩＧＢＴ１００が完成する。
このように、ダミーゲートトレンチ８と、ゲートトレンチ８１（ダミーゲートトレンチ８２）とは、別々の写真製版工程とエッチング工程で形成される。
＜ダミートレンチゲートの配設間隔＞
ダミートレンチゲート９の配設間隔Ｄ１（図１）は、例えば１５μｍ以下に設定されるものとして説明したが、この理由について図１９を用いて説明する。
図１９は、ＩＧＢＴ１００の耐圧と、ダミートレンチゲート９の配設間隔Ｄ１との関係を示す図であり、横軸に配設間隔Ｄ１を示し、縦軸に環境温度２５℃での耐圧（ブレークダウン電圧）ＢＶ［Ｖ］を示している。図１９より配設間隔Ｄ１が大きくなると耐圧が低下することが判る。なお、図１９は、ｎ型のキャリアストア層３の不純物のドーズ量が０の場合、すなわちキャリアストア層３を設けない場合の耐圧の配設間隔Ｄ１への依存性を示しており、配設間隔Ｄ１を１５μｍとした場合、耐圧が目標耐圧（５０００Ｖ）から１０％低下して目標耐圧の約９０％（４５００Ｖ）となった。これは、配設間隔Ｄ１が大き過ぎると、ダミートレンチゲート９間のフィールドプレート効果が弱くなり、ダミートレンチゲート９の底部付近に電界集中が生じるためである。
一方、キャリアストア層３を設ける場合、ｎ型の不純物の濃度が高くなるほど耐圧の配設間隔Ｄ１への依存性がより顕著になるので、目標耐圧の９０％以上を確保するために、配設間隔Ｄ１は１５μｍ未満とする。
なお、図１９に示したように、キャリアストア層３を設けない場合は、配設間隔Ｄ１は１５μｍ程度としても良い。また、配設間隔Ｄ１の下限値としては、例えば図１９より、目標耐圧を達成したい場合は２～３μｍとすることができるが、トレンチの深さ、トレンチの開口幅等も考慮して、トレンチを形成しやすい配設間隔に設定する。
フィールドプレート効果とは、ｐｎ接合の境界に設けられた導電体と絶縁膜と半導体との多層構造で構成されるフィールドプレートによる電界を緩和する効果であり、ｎ型のドリフト層１が半導体に該当し、ゲート酸化膜６が絶縁膜に該当し、ゲート電極７およびダミーゲート電極７０が導電体に該当する。ｎ型のキャリアストア層３とｐ型のチャネル層２とのｐｎ接合には、本来であれば高い電界が生じる。しかし、深いダミートレンチゲート９によるフィールドプレート効果により、電界を緩和することができる。
＜実施の形態２＞
＜装置構成＞
図２０は実施の形態２のＩＧＢＴ２００の構成を示す断面図である。図１示したＩＧＢＴ１００においては、ダミートレンチゲート９、９２およびトレンチゲート９１の延在方向に対して垂直な方向の長さ、すなわちトレンチ幅は何れも同じであったが、図２０に示すように、ＩＧＢＴ２００においては、トレンチゲート９１およびダミートレンチゲート９２のトレンチ幅Ｗ２（第２のトレンチ幅）は、ダミートレンチゲート９のトレンチ幅Ｗ１（第１のトレンチ幅）よりも小さく形成されている。なお、図２０においては、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
このようにトレンチゲート９１およびダミートレンチゲート９２の幅をダミートレンチゲート９よりも小さくすることで、全てのトレンチを同時に形成することが可能となって、製造工程を簡略化できる。
図２１は、エッチングによるトレンチ形成工程における、エッチングマスクの開口幅［ｎｍ］と形成されるトレンチの深さ［μｍ］との関係を示す図である。図２１に示すように、トレンチの深さとエッチングマスクの開口幅には相関があり、エッチングマスクの開口幅が小さいほど形成されるトレンチの深さは浅くなる。例えば、エッチングマスクの開口幅が４００ｎｍであれば、トレンチ深さは３μｍ程度となるが、エッチングマスクの開口幅が３００ｎｍの場合は、トレンチ深さは２．５μｍ程度となる。また、エッチングの条件を調整すると、エッチングマスクの開口幅とトレンチ深さの相関の勾配および絶対値を調整できる。なお、エッチングマスクの開口幅とトレンチ深さに相関があるのは、開口幅が大きくなるとエッチングレートが速くなるからであるが、開口幅がある程度以上に大きくなるとエッチングレートとの相関が鈍化する。
このようなエッチングマスクの開口幅とトレンチの深さとの相関関係を利用することで、製造工程を簡略化できる。
＜製造方法＞
以下、ＩＧＢＴ２００の製造方法について、製造工程を順に示す断面図である図２２～図２６を用いて説明する。なお、以下では、より現実的な構造を示す断面図を用い、トレンチゲート９１およびダミートレンチゲート９の製造工程を中心に図示し説明するものとし、コレクタ電極１６等の図示は省略する。
実施の形態１において図７を用いて説明した工程の後、図２２に示す工程において、シリコン酸化膜ＯＭ１上にレジスト材を塗布し、写真製版によりレジストマスクＲＭ１を形成する。レジストマスクＲＭ１には、ダミーゲートトレンチ８を形成する位置に対応した開口部ＯＰ１と、ゲートトレンチ８１およびダミーゲートトレンチ８２（図示せず）を形成する位置に対応した開口部ＯＰ３が設けられている。このレジストマスクＲＭ１を用いてシリコン酸化膜ＯＭ１をエッチングすることで、開口部ＯＰ１およびＯＰ３に対応する部分を開口し、その後、レジストマスクＲＭ１を除去する。
ここで、開口部ＯＰ１は深いダミーゲートトレンチ８を形成するので、開口部ＯＰ３よりも開口幅が大きく形成されており、例えば、ダミーゲートトレンチ８の深さを３μｍ程度にしたいのであれば、図２０より開口部ＯＰ１の開口幅は４００ｎｍとする。一方、ゲートトレンチ８１の深さを２．５μｍ程度にしたいのであれば、図２０より開口部ＯＰ３の開口幅は３００ｎｍとする。
次に、図２３に示す工程において、シリコン酸化膜ＯＭ１をエッチングマスクとし、エッチングによりチャネル層２およびｎ型のキャリアストア層３を厚み方向に貫通してｎ型のドリフト層１内に達するダミーゲートトレンチ８、エミッタ層５およびチャネル層２を厚み方向に貫通してｎ型のキャリアストア層３内に達するゲートトレンチ８１を形成する。なお、図示はしていないがゲートトレンチ８１と同じ深さのダミーゲートトレンチ８２も形成する。このエッチングはドライエッチングでもウエットエッチングでも良く、従来的なエッチング技術を用いて形成できるので、詳細なエッチング条件等の記載は省略するが、ゲートトレンチ８１およびダミーゲートトレンチ８およびの側面が、底部に向けて幅が狭くなるテーパー面となるように、エッチング条件を制御しながらエッチングする。
シリコン酸化膜ＯＭ１を除去した後、図２４に示す工程において、例えば、熱酸化によりダミーゲートトレンチ８、ゲートトレンチ８１および図示されないダミーゲートトレンチ８２の内面を含む半導体基板ＢＳの表面に１００ｎｍ程度の厚さのシリコン酸化膜ＯＸ１を形成する。なお、熱酸化に限らず、ＣＶＤ法等によってシリコン酸化膜ＯＸ１を形成しても良い。
次に、図２５に示す工程において、シリコン酸化膜ＯＸ１上に、例えばＣＶＤ法によりリンを添加したドープドポリシリコン膜７１を堆積させてドープドポリシリコン膜７１でダミーゲートトレンチ８、ゲートトレンチ８１および図示されないダミーゲートトレンチ８２を埋め込む。
次に、図２６に示す工程において、ダミーゲートトレンチ８、ゲートトレンチ８１および図示されないダミーゲートトレンチ８２内以外のシリコン酸化膜ＯＸ１上のドープドポリシリコン膜７１を除去し、ダミーゲートトレンチ８および図示されないダミーゲートトレンチ８２内にダミーゲート電極７０を形成し、ゲートトレンチ８１内にゲート電極７を形成する。その後、シリコン酸化膜ＯＸ１を除去した後、例えば、熱酸化により半導体基板ＢＳの表面に１００ｎｍ程度の厚さのシリコン酸化膜ＯＸ２を形成する。
その後、図示されない製造工程を経て、層間絶縁膜１４およびエミッタ電極１５等を形成してＩＧＢＴ２００が完成する。
以上説明したように、ＩＧＢＴ２００においては、全てのトレンチを、１回の写真製版とエッチングによって同時に形成することができるので、製造工程を簡略化できる。また、ゲート電極７およびダミーゲート電極７０を同時に形成できるので、ドープドポリシリコン膜の形成が１回で済み、製造工程を簡略化できる。
＜変形例１＞
図２７は実施の形態２の変形例１のＩＧＢＴ２００Ａの構成を示す断面図である。図２７に示すようにＩＧＢＴ２００Ａにおいては、トレンチゲート９１およびダミートレンチゲート９２のトレンチ幅Ｗ２が、ダミートレンチゲート９のトレンチ幅Ｗ１よりも小さく形成されていると共に、トレンチゲート９１およびダミートレンチゲート９２は、ダブルゲート構造となっており、並列して配置された２つのトレンチゲート９１で一対をなし、並列して配置された２つのダミートレンチゲート９２で一対をなしている。
対をなすトレンチゲート９１は、対の中心から外側側面までの距離がＤ３となるように配置され、これは対をなすダミートレンチゲート９２においても同じである。
また、対をなすトレンチゲート９１と対をなすダミートレンチゲート９２との配設間隔Ｄ２は、それぞれの対の中心間距離で規定されるが、ダミートレンチゲート９の配設間隔Ｄ１とは、「Ｄ１＝Ｄ２」の関係を満たすように設定されている。なお、ダミートレンチゲート９の配設間隔Ｄ１は、例えば１５μｍ未満に設定される。
ダブルゲート構造を採ることで、ゲート数が増えてゲート容量が増え、ゲート抵抗によるスイッチング動作の制御可能範囲が広くなる。
＜変形例２＞
図２８は実施の形態２の変形例２のＩＧＢＴ２００Ｂの構成を示す断面図である。図２８に示すようにＩＧＢＴ２００Ａにおいては、トレンチゲート９１およびダミートレンチゲート９２のトレンチ幅Ｗ２が、ダミートレンチゲート９のトレンチ幅Ｗ１よりも小さく形成されていると共に、ダミートレンチゲート９は、ダブルゲート構造となっており、並列して配置された２つのダミートレンチゲート９で一対をなしている。
対をなすダミートレンチゲート９は、対の中心から外側側面までの距離がＤ４となるように配置されている。対をなすダミートレンチゲート９の配設間隔Ｄ１は、それぞれの対の中心間距離で規定されるが、トレンチゲート９１とダミートレンチゲート９２との配設間隔Ｄ２とは、「Ｄ１＝Ｄ２」の関係を満たすように設定されている。なお、対をなすダミートレンチゲート９の配設間隔Ｄ１は、例えば１５μｍ未満に設定される。
ダブルゲート構造を採ることで、ゲート数が増えてゲート容量が増え、ゲート抵抗によるスイッチング動作の制御可能範囲が広くなる。
＜他の適用例＞
以上説明した実施の形態１および２は、ＩＧＢＴを例示して説明したが、上述したダミートレンチゲート９、トレンチゲート９１およびダミートレンチゲート９２の適用はＩＧＢＴに限定されず、絶縁ゲート型トランジスタであればＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）にも適用可能である。なお、ＭＯＳＦＥＴに適用する場合はｐ型のコレクタ層１３は設けず、コレクタ電極１６はドレイン電極として機能する。
なお、本開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ ドリフト層、２ チャネル層、３ キャリアストア層、５ エミッタ層、９，９２ ダミートレンチゲート、９１ トレンチゲート、１５ エミッタ電極、１６ コレクタ電極。

Claims (8)

  1. 第１導電型の第１の半導体層、
    前記第１の半導体層上の第１導電型の第２の半導体層、
    前記第２の半導体層上の第２導電型の第３の半導体層、
    および前記第３の半導体層の上層部に選択的に設けられた第１導電型の第４の半導体層を少なくとも有する半導体基板と、
    前記第４の半導体層および前記第３の半導体層を厚み方向に貫通して前記第２の半導体層内に達するトレンチゲートと、
    前記第３の半導体層および前記第２の半導体層を厚み方向に貫通して前記第１の半導体層内に達する第１のダミートレンチゲートと、
    前記第３の半導体層を厚み方向に貫通して前記第２の半導体層内に達する第２のダミートレンチゲートと、
    少なくとも前記第４の半導体層に接する第１の主電極と、
    前記第１の主電極とは前記半導体基板の厚み方向反対側に設けられた第２の主電極と、を備え、
    前記第１および第２のダミートレンチゲートは、
    前記トレンチゲートの配列間に配置され、前記第１の主電極に電気的に接続される、半導体装置。
  2. 前記第１および第２のダミートレンチゲートは、
    前記トレンチゲートの配列間に交互に、かつ、前記トレンチゲートには前記第１のダミートレンチゲートが隣り合うように配置される、請求項１記載の半導体装置。
  3. 前記トレンチゲート、前記第１および第２のダミートレンチゲートは、
    前記第１のダミートレンチゲートの第１の配設間隔と、
    前記トレンチゲートと前記第２のダミートレンチゲートの第２の配設間隔とが等しくなるように配置される、請求項１記載の半導体装置。
  4. 前記第１のダミートレンチゲートは、
    前記第１の配設間隔が１５μｍ未満となるように配置される、請求項３記載の半導体装置。
  5. 前記トレンチゲート、前記第１および第２のダミートレンチゲートは、
    前記トレンチゲートおよび前記第２のダミートレンチゲートの第２のトレンチ幅が、前記第１のダミートレンチゲートの第１のトレンチ幅よりも小さくなるように形成される、請求項１記載の半導体装置。
  6. 前記第１のトレンチ幅および前記第２のトレンチ幅は、
    エッチングによるトレンチ形成における、エッチングマスクの開口幅と形成されるトレンチの深さとの相関関係に基づいて、前記トレンチゲート、前記第１および第２のダミートレンチゲートが同時に形成されるように設定される、請求項５記載の半導体装置。
  7. 前記トレンチゲートは、
    ２つが並列して配置されて一対をなし、
    前記第２のダミートレンチゲートは、
    ２つが並列して配置されて一対をなし、
    前記トレンチゲート、前記第１および第２のダミートレンチゲートは、
    前記第１のダミートレンチゲートの第１の配設間隔と、
    対をなす前記トレンチゲートと対をなす前記第２のダミートレンチゲートのそれぞれの対の中心間距離で規定される第２の配設間隔とが等しくなるように配置される、請求項５記載の半導体装置。
  8. 前記第１のダミートレンチゲートは、
    ２つが並列して配置されて一対をなし、
    前記トレンチゲート、前記第１および第２のダミートレンチゲートは、
    対をなす前記第１のダミートレンチゲートのそれぞれの対の中心間距離で規定される第１の配設間隔と、
    前記トレンチゲートと前記第２のダミートレンチゲートとの第２の配設間隔とが等しくなるように配置される、請求項５記載の半導体装置。
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