JP6416142B2 - 半導体装置 - Google Patents
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Description
前記第2半導体領域は、前記第1半導体領域の上に設けられている。
前記第3半導体領域は、前記第2半導体領域の上に設けられている。
前記第1絶縁部は、前記第3半導体領域の上面から前記第1半導体領域へ延びている。
前記ゲート電極は、前記第1絶縁部中に設けられ、かつ前記第1電極を環状に囲い、前記第1絶縁部を介して前記第2半導体領域と向かい合うように設けられている。
前記第1電極は、前記第1絶縁部中に設けられ、前記第1半導体領域から前記第3半導体領域へ延びている。
前記第1金属層は、前記第3半導体領域上面と前記第1絶縁部上面と前記第1電極上面とに接して覆うように設けられ、前記環状のゲート電極の一部上に第1開口を有する。
前記第1絶縁層は、前記第1金属層の上に設けられている。
前記第2金属層は、前記第1絶縁層の上に設けられている。
前記第1接続部は、前記第1絶縁層中に設けられ、前記第1開口を通して前記第2金属層と前記ゲート電極とを接続している。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、XYZ直交座標系を用いる。n−形半導体領域1からp形ベース領域2に向かう方向をZ方向(第1方向)とし、Z方向に対して垂直な方向であって相互に直交する2方向をX方向(第3方向)及びY方向(第2方向)とする。
以下の説明において、n+、n−及びpの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
図1〜図3を用いて、第1実施形態に係る半導体装置の一例について説明する。
図1および図2は、第1実施形態に係る半導体装置100を表す平面図である。
図3は、図2の部分Aを拡大した平面図である。
図4は、図3のB−B’断面図である。
また、図2では、ソース電極21が有する開口OP1およびゲートパッド22が有する開口OP2が省略されている。
図3では、ソース電極21およびゲートパッド22の下に設けられたゲート電極10、FP電極11、および絶縁部12が破線で表されている。
図1〜図4に表すように、半導体装置100は、n−形(第1導電形)半導体領域1(第1半導体領域)、p形(第2導電形)ベース領域2(第2半導体領域)、n+形ソース領域3(第3半導体領域)、n+形ドレイン領域4、ゲート電極10、フィールドプレート電極(以下、FP電極という)11(第1電極)、絶縁部12(第1絶縁部)、ドレイン電極20、ソース電極21(第1金属層)、ゲートパッド22(第2金属層)、ソースパッド23(第3金属層)、絶縁層31(第1絶縁層)、絶縁層32(第2絶縁層)、プラグ41(第1接続部)、およびプラグ42(第2接続部)を有する。
ゲートパッド22は、複数の開口OP2(第2開口)を有する。開口OP2は、開口OP1とZ方向において重ならないように、例えばn+形ソース領域3の上に形成されている。また、開口OP2の幅(X方向またはY方向における寸法)は、開口OP1の幅よりも広い。
n+形ドレイン領域4は、ドレイン電極20の上に設けられ、ドレイン電極20と電気的に接続されている。
n−形半導体領域1は、n+形ドレイン領域4の上に設けられている。
p形ベース領域2は、n−形半導体領域1の上に設けられている。
n+形ソース領域3は、p形ベース領域2の上に設けられている。
ゲート電極10は、X方向およびY方向において、p形ベース領域2と並んでいる。
FP電極11は、ゲート電極10よりも下方に向かって延びている。FP電極11の一部は、X方向およびY方向において、n−形半導体領域1の一部と並んでいる。
ゲート電極10とFP電極11との間には、絶縁部12の一部が設けられ、これらの電極は電気的に分離されている。
ソース電極21の上には、上述した通り、絶縁層31、ゲートパッド22、絶縁層32、およびソースパッド23が、この順で積層されている。
プラグ42は、絶縁層31中および絶縁層32中に設けられ、ゲートパッド22の開口OP2を通してソースパッド23とソース電極21とを接続している。
ドレイン電極20に、ソース電極21に対して正の電圧が印加された状態で、ゲート電極10に閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、p形ベース領域2の絶縁部12近傍の領域にチャネル(反転層)が形成される。
その後、ゲート電極10に印加される電圧が閾値未満になると、チャネルが消滅し、半導体装置がオフ状態となる。
n+形ドレイン領域4、n−形半導体領域1、p形ベース領域2、およびn+形ソース領域3は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、半導体材料に添加されるn形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。p形不純物としては、ボロンを用いることができる。
ゲート電極10およびFP電極11は、ポリシリコンなどの導電材料を含む。
絶縁部12、絶縁層31、および絶縁層32は、酸化シリコンや窒化シリコンなどの絶縁材料を含む。
ドレイン電極20、ソース電極21、ゲートパッド22、およびソースパッド23は、アルミニウムなどの金属を含む金属層である。
プラグ41および42は、チタンやタングステンなどの金属を含む。あるいは、プラグ41および42は、チタンやタングステンを含む部分と、アルミニウムを含む部分と、が積層された構造を有していてもよい。
図5〜図7は、第1実施形態に係る半導体装置100の製造工程を表す工程断面図である。
本実施形態に係る半導体装置では、複数のゲート電極10が、X方向およびY方向に配列され、各ゲート電極10が、絶縁部12を介してp形ベース領域2に囲まれている。半導体装置がこのような構成を有する場合、ゲート電極10に電圧を印加すると、絶縁部12の周りのp形ベース領域2に、環状にチャネルが形成される。このため、ゲート電極10が、X方向またはY方向に一方向に延びている場合に比べて、半導体装置の単位面積当たりのチャネルの面積(チャネル密度)を向上させることができる。
また、本実施形態に係る半導体装置では、FP電極11が設けられており、n−形半導体領域1における空乏化が促進されるため、半導体装置の耐圧を維持しつつ、n−形半導体領域1におけるn形不純物濃度を高めることができる。
加えて、FP電極11は、ゲート電極10の内側に設けられており、これらの2つの電極が絶縁部12に囲まれている。このような構造を採用することで、ゲート電極10およびFP電極11を、別個の絶縁部中に設けた場合に比べて、ゲート電極10およびFP電極11をより高密度に設けることができ、半導体装置のチャネル密度をさらに向上させることができる。
すなわち、本実施形態によれば、n−形半導体領域1におけるn形不純物濃度を高め、かつ半導体装置のチャネル密度を向上させることができ、半導体装置のオン抵抗を低減することが可能である。
このため、本実施形態に係る半導体装置およびその製造方法によれば、製造過程における、ゲート電極10とFP電極11との相対的な位置のずれを抑制し、半導体装置の歩留まりを向上させることが可能である。
図8は、第1実施形態の第1変形例に係る半導体装置110の一部を表す断面図である。
図8に表すように、半導体装置110では、ソース電極21が設けられていない。
また、絶縁層31中および絶縁層32中には、プラグ42に加えてプラグ43が設けられている。
ゲートパッド22は、複数の開口OP2および複数の開口OP3を有する。
プラグ42は、開口OP2を通して、ソースパッド23とn+形ソース領域3とを直接接続している。また、プラグ43は、開口OP3を通して、ソースパッド23とFP電極11とを直接接続している。
このため、本変形例によれば、半導体装置100に比べて、ゲート・ソース間の容量を低減し、半導体装置のスイッチング時間を短縮することができる。
図9は、第1実施形態の第2変形例に係る半導体装置120の一部を表す断面図である。
図9に表すように、半導体装置120では、ゲート電極10とFP電極11とが一体に設けられている。すなわち、半導体装置100では、FP電極11がソース電位に接続されていたのに対して、半導体装置120では、FP電極11がゲート電位に接続されている。
この場合でも、半導体装置がオフ状態のときには、ドレイン電極20とゲート電極10との間の電位差により、絶縁部12とn−形半導体領域1との界面からn−形半導体領域1に向けて空乏層が広がる。
このため、本変形例によっても、半導体装置100と同様に、n−形半導体領域1におけるn形不純物濃度を高め、かつ半導体装置のチャネル密度を向上させることができ、半導体装置のオン抵抗を低減することができる。
図10および図11は、第2実施形態に係る半導体装置200を表す平面図である。
図12は、図11のA−A’断面図である。
なお、図10では、絶縁層32およびソースパッド23の一部が省略されている。
図11では、ソース電極21、絶縁層31、絶縁層32、およびソースパッド23の一部が省略され、ゲートパッド22が破線で表されている。
より具体的には、ゲートパッド22は、Y方向に延びる第1部分22aと、X方向に延びる第2部分22bと、を有する。第1部分22aは、X方向において複数設けられ、第2部分22bは、Y方向において複数設けられている。これらの部分が互いに交差しながら並べられ、ゲートパッド22の一部が格子状となっている。
また、プラグ42は、格子状に並べられた第1部分22aと第2部分22bとによって形成される開口OP2を通して、ソースパッド23とソース電極21とを接続している。
すなわち、本実施形態によれば、第1実施形態に係る半導体装置100に比べて、ゲート・ソース間の容量を低減し、半導体装置のスイッチング時間を短縮することができる。
また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。
Claims (5)
- 第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、
前記第3半導体領域の上面から前記第1半導体領域へ延びる第1絶縁部と、
前記第1絶縁部中に設けられ、前記第1半導体領域から前記第3半導体領域へ延びる第1電極と、
前記第1絶縁部中に設けられ、かつ前記第1電極を環状に囲い、前記第1絶縁部を介して前記第2半導体領域と向かい合うように設けられたゲート電極と、
前記第3半導体領域上面と前記第1絶縁部上面と前記第1電極上面とに接して覆うように設けられ、前記環状のゲート電極の一部上に第1開口を有する第1金属層と、
前記第1金属層の上に設けられた第1絶縁層と、
前記第1絶縁層の上に設けられた第2金属層と、
前記第1絶縁層中に設けられ、前記第1開口を通して前記第2金属層と前記ゲート電極とを接続している第1接続部と、
を備えた半導体装置。 - 前記第2金属層の上に設けられた第2絶縁層と、
前記第2絶縁層の上に設けられた第3金属層と、
前記第1絶縁層中および前記第2絶縁層中に設けられた第2接続部と、
をさらに備え、
前記第2金属層は、第2開口を有し、
前記第2接続部は、前記第2開口を通して前記第1金属層と前記第3金属層とを接続している請求項1記載の半導体装置。 - 前記第2金属層は、前記第2方向に延びる第1部分を有し、
前記第1接続部は、前記第1開口を通して前記第1部分と前記ゲート電極とを接続している請求項2記載の半導体装置。 - 第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、
前記第3半導体領域の上面から前記第1半導体領域へ延びる第1絶縁部と、
前記第1絶縁部中に設けられ、前記第1半導体領域から前記第3半導体領域へ延びる第1電極と、
前記第1絶縁部中に設けられ、かつ前記第1電極を環状に囲い、前記第1絶縁部を介して前記第2半導体領域と向かい合うように設けられたゲート電極と、
前記第3半導体領域の上および前記第1絶縁部の上に設けられた第1絶縁層と、
前記第1絶縁層の上に設けられ、前記第1電極の直上に第2開口を有する第2金属層と、
前記第1絶縁層中に設けられ、前記第2金属層と前記ゲート電極とを接続している第1接続部と、
前記第2金属層の上に設けられた第2絶縁層と、
前記第2絶縁層の上に設けられた第3金属層と、
前記第1絶縁層中および前記第2絶縁層中に設けられ、前記第2開口を通して前記第1電極と前記第3金属層とを接続している第2接続部と、
を備えた半導体装置。 - 前記第1絶縁部、前記ゲート電極、および前記第1電極は、前記第1電極が延びる第1方向に対して垂直な第2方向と、前記第1方向に対して垂直であり前記第2方向と交差する第3方向と、において複数設けられ、
前記複数のゲート電極のそれぞれは、前記複数の第1絶縁部のそれぞれに囲まれ、
前記複数の第1電極のそれぞれは、前記複数の第1絶縁部のそれぞれと、前記複数のゲート電極のそれぞれと、に囲まれた請求項1〜4のいずれか1つに記載の半導体装置。
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