JP2008251825A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】フローティングゲートを有するスプリットゲート型不揮発性半導体記憶装置において、コントロールゲートの側壁に、シリサイド・ショートを防止できるのに十分な高さの側壁絶縁膜を形成することができる製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板１に形成したＰウエル４上にゲート絶縁膜２を介してフローティングゲート用の導電体層１６を形成する工程と、導電体層１６上にＴＥＯＳ−ＮＳＧ等の第１のシリコン酸化膜から構成される第１のスペーサ１０と、第１のスペーサ１０と隣接し第１のシリコン酸化膜１０よりもエッチングレートが遅い第２の高温シリコン酸化膜から構成される第２のスペーサ１１と、を形成する工程と、第１及び第２のスペーサ１０，１１をマスクにして導電体層１６を選択的に除去する工程と、第１のスペーサ１０を除去して導電体層１６の一部を露出させる工程と、を含む。
【選択図】図７
【解決手段】半導体記憶装置の製造方法は、半導体基板１に形成したＰウエル４上にゲート絶縁膜２を介してフローティングゲート用の導電体層１６を形成する工程と、導電体層１６上にＴＥＯＳ−ＮＳＧ等の第１のシリコン酸化膜から構成される第１のスペーサ１０と、第１のスペーサ１０と隣接し第１のシリコン酸化膜１０よりもエッチングレートが遅い第２の高温シリコン酸化膜から構成される第２のスペーサ１１と、を形成する工程と、第１及び第２のスペーサ１０，１１をマスクにして導電体層１６を選択的に除去する工程と、第１のスペーサ１０を除去して導電体層１６の一部を露出させる工程と、を含む。
【選択図】図７
Description
本発明は半導体記憶装置の製造方法に関し、特にフローティングゲートを有する不揮発性半導体記憶装置の製造方法に関する。
電源を切ったとしても記憶データの保持が可能である不揮発性半導体記憶装置として、フローティングゲートを備えた不揮発性半導体記憶装置が知られている。このような不揮発性半導体記憶装置は、フローティングゲートに対する電荷の蓄積・放出を行うことで、記憶データの書き込み・消去を行うことができる。
また、フローティングゲートを備えた不揮発性半導体記憶装置の一種として、スプリットゲート型不揮発性半導体記憶装置が提案されている（例えば、特許文献１、特許文献２参照）。図１０は、特許文献１に記載のスプリットゲート型不揮発性半導体記憶装置を示す。
図１０に示されるように、シリコン基板３１の表層に、ソース拡散領域３２及びドレイン拡散領域３３が形成されている。また、シリコン基板３１上には、ゲート酸化膜３４を介してフローティングゲート３５が形成されている。コントロールゲート３６は、トンネル酸化膜３７によって、フローティングゲート３５と電気的に絶縁されている。フローティングゲート３５のコントロールゲート３６に対向する箇所は、先端が尖った形状（Ｔｉｐ部３５ａ）となっている。
図１０に示されるスプリットゲート型不揮発性半導体記憶装置では、書き込みは、ソース拡散領域３２とドレイン拡散領域３３の間に印加された高電圧によって発生したホットエレクトロンが、シリコン基板３１の表面から酸化膜へのエネルギー障壁を越えてフローティングゲート３５に注入されることで行われる。また、消去は、フローティングゲート３５に注入されている電子が、コントロールゲート３６へ引き抜かれることで行われる。特に、Ｔｉｐ部３５ａ周辺には、その形状により強い電界が発生し、電子は主にそのＴｉｐ部３５ａからコントロールゲート３６へ移動する。このように、Ｔｉｐ部３５ａは、消去の際の電子の引き抜きの効率を向上させるものである。
次に、図１０に示されるスプリットゲート型不揮発性半導体記憶装置の製造方法について、図１１を参照して説明する。図１１（ａ）に示されるように、フローティングゲート用のポリシリコン膜３８上には、第１のＮＳＧスペーサ３９と第２のＮＳＧスペーサ４０が形成される。第１のＮＳＧスペーサ３９は、ＴＥＯＳ（テトラエトキシシラン）−ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜をエッチバックして形成され、その後アニール処理により焼き締められて緻密な膜となっている。一方、第２のＮＳＧスペーサ４０も、同様にＴＥＯＳ−ＮＳＧ膜をエッチバックして形成されるが、その後のアニール処理は行われていない。すなわち、第２のＮＳＧスペーサ４０は、第１のＮＳＧスペーサ３９に比べて粗膜で形成されている。
また、ポリシリコン膜３８の一部に開口部が設けられ、開口部に対応してソース拡散領域３２が形成される。ソース拡散領域３２上のポリシリコンプラグ４１の側面と上部には、絶縁膜が形成されている。側面の絶縁膜は、ＴＥＯＳ−ＮＳＧ膜をエッチバックして形成され、上部の絶縁膜は、熱酸化処理によって形成される。
次に、図１１（ｂ）に示されるように、第１のＮＳＧスペーサ３９、第２のＮＳＧスペーサ４０及びポリシリコンプラグ４１上部の絶縁膜をマスクとして、ポリシリコン膜３８が選択的に除去される。このエッチングよって第１のＮＳＧスペーサ３９及び第２のＮＳＧスペーサ４０の直下に残されたポリシリコン膜３８が、フローティングゲート３５となる。
次に、図１１（ｃ）に示されるように、５％のフッ酸を用いて、第１のＮＳＧスペーサ３９が除去される。このようにして、フローティングゲート３５のＴｉｐ部３５aが露出される。
次に、露出されたＴｉｐ部３５ａを覆うようにトンネル酸化膜３７が形成された後、全面にコントロールゲート用のポリシリコン膜が形成される。その後、エッチバックにより、トンネル酸化膜３７を介して第２のＮＳＧスペーサ４０及びフローティングゲート３５の側壁にコントロールゲート３６が形成される。続いて、全面に酸化膜が形成され、エッチバックにより、コントロールゲート３６の側壁に側壁絶縁膜が形成される。その後、イオン注入により、ドレイン拡散領域３３が形成された後、コントロールゲート３６の上部とドレイン拡散領域３３の表面がシリサイド化される。このようにして、図１０に示されるスプリットゲート型不揮発性半導体記憶装置が形成される。
また、特許文献２には、特許文献１とは異なるスプリットゲート型不揮発性半導体記憶装置の製造方法が記載されている。フローティングゲート上に形成される２個のスペーサは、特許文献１では、酸化膜（ＮＳＧ膜）のみで形成されていたのに対し、特許文献２では、シリコン酸化膜とシリコン窒化膜とで形成される。また、特許文献１の製造方法では、図１１（ａ）の工程の前に、第１のＮＳＧスペーサの片側にシリコン窒化膜から形成される犠牲層が使用されているが、特許文献２では、ポリシリコン膜から形成される犠牲層が使用されている。そのため、特許文献２のスプリットゲート型不揮発性半導体記憶装置の製造方法は、特許文献１に比べていくつかの追加の製造工程が必要となり、製造コストが増加してしまうという問題があった。
図１０に示されるように、コントロールゲート３６の上部とドレイン拡散領域３３の表層は、低抵抗化を目的としてシリサイド化されている。このとき、シリサイド同士がショート（シリサイド・ショート）しないようにするためにコントロールゲート３６の側壁には、側壁絶縁膜が形成されている。すなわち、側壁絶縁膜が十分な高さに形成されないと、シリサイド・ショートが生じてしまう恐れがある。前述したように、側壁絶縁膜は、エッチバックにより、コントロールゲート３６の側壁として形成されるため、側壁絶縁膜の高さは、コントロールゲート３６の高さに依存する。また、コントロールゲート３６は、エッチバックにより、第２のＮＳＧスペーサ４０の側壁として形成されるため、コントロールゲート３６の高さは、第２のＮＳＧスペーサ４０の高さに依存する。
しかしながら、図１１（ｃ）に示されるように、第１のＮＳＧスペーサ３９は、５％のフッ酸を用いたウェットエッチングにより除去される。このとき、第２のＮＳＧスペーサ４０の上部も露出されているため、第２のＮＳＧスペーサ４０に対するエッチングも同時に行われてしまう。特に、特許文献１では、第１のＮＳＧスペーサ３９は、緻密な膜で形成され、第２のＮＳＧスペーサ４０は、粗膜で形成されている。すなわち、第２のＮＳＧスペーサ４０は、第１のＮＳＧスペーサ３９に対してエッチングレートが速い。そのため、第１のＮＳＧスペーサ３９が除去される間に、第２のＮＳＧスペーサ４０の上部に対するエッチングが進行することになり、その結果、側壁絶縁膜が形成されるために必要な第２のＮＳＧスペーサ４０の高さが確保できなくなってしまうという問題が生じてしまう。
本発明に係る半導体装置の製造方法は、半導体層上にゲート絶縁膜を介してフローティングゲート用の導電体層を形成する工程と、前記導電体層上に第１のシリコン酸化膜から構成される第１のスペーサと、該第１のスペーサと隣接し前記第１のシリコン酸化膜よりもエッチングレートが遅い第２のシリコン酸化膜から構成される第２のスペーサと、を形成する工程と、前記第１及び前記第２のスペーサをマスクにして前記導電体層を選択的に除去する工程と、前記第１のスペーサを除去して前記導電体層の一部を露出させる工程と、を含む、ことを特徴とする。
このように、第２のスペーサのエッチングレートは、第１のスペーサのエッチングレートに比べて遅いため、第１のスペーサの除去時に生じる第２のスペーサのエッチング量を抑制することができる。すなわち、第２のスペーサの高さが十分確保されることにより、第２のスペーサの側壁に形成されるコントロールゲートの高さも十分確保される。その結果、コントロールゲートの側壁に形成される側壁絶縁膜は、シリサイド・ショートを防止できるのに十分な高さで形成可能となる。
本発明によれば、コントロールゲートの側壁に、シリサイド・ショートを防止できるのに十分な高さの側壁絶縁膜を形成することができるため、半導体記憶装置の生産性及び信頼性の向上を図ることができる。
添付図面を参照して、本発明の実施の形態に係るスプリットゲート型不揮発性半導体記憶装置及びその製造方法を説明する。
１．構造
図１（ａ）は、本発明の実施の形態に係るスプリットゲート型不揮発性半導体記憶装置の構造を示す断面図を、図１（ｂ）は、上方向から見たときの平面図（平面レイアウト）をそれぞれ示したものである。図１（ａ）の断面は、図１（ｂ）のＡ−Ａ’における断面に相当する。また、図１（ａ）及び図１（ｂ）は、２個のメモリセルを示したものであり、共通のプラグ１４に対してメモリセルトランジスタが、対称に配置されている。点線で囲われた部分が、１個のメモリセル（１Ｃｅｌｌ）に相当し、１ビットデータの記憶が可能である。
図１（ａ）は、本発明の実施の形態に係るスプリットゲート型不揮発性半導体記憶装置の構造を示す断面図を、図１（ｂ）は、上方向から見たときの平面図（平面レイアウト）をそれぞれ示したものである。図１（ａ）の断面は、図１（ｂ）のＡ−Ａ’における断面に相当する。また、図１（ａ）及び図１（ｂ）は、２個のメモリセルを示したものであり、共通のプラグ１４に対してメモリセルトランジスタが、対称に配置されている。点線で囲われた部分が、１個のメモリセル（１Ｃｅｌｌ）に相当し、１ビットデータの記憶が可能である。
図１（ａ）に示されるように、Ｐ型のウエルであるＰウエル４と、Ｎ型の不純物領域でありソースあるいはドレインとなる第１のソース／ドレイン拡散領域１３及び第２のソース／ドレイン拡散領域２２が、半導体基板であるシリコン基板１にそれぞれ形成されている。第１のソース／ドレイン拡散領域１３上には、プラグ１４が形成され、プラグ１４の両側には、第１のプラグ絶縁膜１２が形成されている。
また、プラグ１４の両側には、第１のプラグ絶縁膜１２を挟んで、フローティングゲート（ＦＧ）１６が形成されている。すなわち、第１のプラグ絶縁膜１２は、プラグ１４とＦＧ１６との間の電気的分離を行うための役割を果たしている。ＦＧ１６とシリコン基板１との間には、ゲート絶縁膜２が形成されている。ＦＧ１６は、第１のソース／ドレイン拡散領域１３の一部とオーバーラップしており、ゲート絶縁膜２を通して、ＦＧ１６と第１のソース／ドレイン拡散領域１３は、容量結合している。また、ＦＧ１６上には、高温酸化膜からなる第２のスペーサ１１が形成されている。更に、第１のプラグ絶縁膜１２と接しないＦＧ１６の端部には、トンネル絶縁膜１７が接触している。このようにＦＧ１６は、第１のプラグ絶縁膜１２、ゲート絶縁膜２、第２のスペーサ１１及びトンネル絶縁膜１７で囲まれており、外部から電気的に隔離されている。このＦＧ１６中に保持される電荷量に依存して、メモリセルの閾値電圧が変化する。
更に、コントロールゲート（ＣＧ）１９は、ＦＧ１６に対して、プラグ１４と反対側の位置に形成されている。また、ＣＧ１９の一部分は、ＦＧ１６からＣＧ１９方向に延びるＦＧ１６の尖り形状のＴｉｐ部１６ａを覆うように形成され、残りの大半の部分は、シリコン基板３１上の領域に形成されている。トンネル絶縁膜１７は、ＣＧ１９とＦＧ１６との間だけでなく、ＣＧ１９とシリコン基板１との間にも介在している。このように、本実施の形態に係るメモリセルは、過剰消去に起因するエラー発生を防止することができるメモリ構造を有している。なお、低抵抗化を目的として、ＣＧ１９の上部、第２のソース／ドレイン領域２２の表面及びプラグ１４の上部は、シリサイド化され、それぞれ第１のシリサイド層２３、第２のシリサイド層２４及び第３のシリサイド層２５が形成されている。シリサイド層２３とシリサイド層２４は、側壁絶縁膜２１によって、ショートしないように分離されている。
また、図１（ａ）に示されるスプリットゲート型不揮発性半導体記憶装置のメモリセルは、ＦＧ１６、ＣＧ１９、プラグ１４、第１のプラグ絶縁膜１２及び第２のスペーサ１１が、自己整合的に形成されていることがわかる。これらの構造的特徴は、後述する特有な製造方法により現われる。
図１（ｂ）に示されるように、図１（ａ）の断面（Ａ−Ａ’）方向に対して垂直な方向に、プラグ１４、ＦＧ１６及びＣＧ１９が形成され、プラグ１４に対して対称に、ＦＧ１６及びＣＧ１９が配置されている。一方、図１（ａ）の断面（Ａ−Ａ’）方向に対して平行な方向に、素子分離領域であるＳｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）が形成され、素子の電気的な分離を図っている。図１（ｂ）の平面レイアウトでは、ＦＧ１６がＳＴＩによって分離されているのが理解できる。
２．動作
次に、本実施の形態に係るスプリットゲート型不揮発性半導体記憶装置の動作（書き込み、消去、読み出し）について説明する。書き込みは、ソースサイドチャネルホットエレクトロン（ＣＨＥ：Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入よって行われる。この場合、第１のソース／ドレイン拡散領域１３はドレインとして、第２のソース／ドレイン拡散領域２２はソースとして、それぞれ機能する。例えば、ＣＧ１９には、＋１．６Ｖの電圧が印加され、第１のソース／ドレイン拡散領域１３には、＋７．６Ｖの電圧が印加され、第２のソース／ドレイン拡散領域２２には、＋０．３Ｖの電圧が印加される。第２のソース／ドレイン拡散領域２２から放出された電子は、チャネル領域の強電界により加速され、ＣＨＥとなる。特に、第１のソース／ドレイン拡散領域１３とＦＧ１６との容量カップリングによってＦＧ１６の電位も高くなっており、ＣＧ１９とＦＧ１６との間の狭いギャップには、強電界が発生する。その強電界により生成された高エネルギーのＣＨＥが、ゲート絶縁膜２を通じてＦＧ１６に注入される。このような注入は、ソースサイドインジェクション（ＳＳＩ：Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ）と呼ばれ、ＳＳＩによれば、電子注入効率が向上し、印加電圧を低く設定することが可能となる。ＦＧ１６に電子が注入されることにより、メモリセルの閾値電圧が上昇する。
次に、本実施の形態に係るスプリットゲート型不揮発性半導体記憶装置の動作（書き込み、消去、読み出し）について説明する。書き込みは、ソースサイドチャネルホットエレクトロン（ＣＨＥ：Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入よって行われる。この場合、第１のソース／ドレイン拡散領域１３はドレインとして、第２のソース／ドレイン拡散領域２２はソースとして、それぞれ機能する。例えば、ＣＧ１９には、＋１．６Ｖの電圧が印加され、第１のソース／ドレイン拡散領域１３には、＋７．６Ｖの電圧が印加され、第２のソース／ドレイン拡散領域２２には、＋０．３Ｖの電圧が印加される。第２のソース／ドレイン拡散領域２２から放出された電子は、チャネル領域の強電界により加速され、ＣＨＥとなる。特に、第１のソース／ドレイン拡散領域１３とＦＧ１６との容量カップリングによってＦＧ１６の電位も高くなっており、ＣＧ１９とＦＧ１６との間の狭いギャップには、強電界が発生する。その強電界により生成された高エネルギーのＣＨＥが、ゲート絶縁膜２を通じてＦＧ１６に注入される。このような注入は、ソースサイドインジェクション（ＳＳＩ：Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ）と呼ばれ、ＳＳＩによれば、電子注入効率が向上し、印加電圧を低く設定することが可能となる。ＦＧ１６に電子が注入されることにより、メモリセルの閾値電圧が上昇する。
消去は、ＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル方式で行われる。例えば、ＣＧ１９には、＋１２．０Ｖの電圧が印加され、第１のソース／ドレイン拡散領域１３、第２のソース／ドレイン拡散領域２２及びシリコン基板１の電圧は、０Ｖに設定される。その結果、ＣＧ１９とＦＧ１６との間のトンネル絶縁膜１７に高電界が印加され、ＦＮトンネル電流が流れる。これによりＦＧ１６内の電子が、トンネル絶縁膜１７を通じて、ＣＧ１９に引き抜かれる。特に、ＦＧ１６のＴｉｐ部１６ａ周辺には、その尖り形状により強い電界が発生し、ＦＧ１６内の電子は、主としてそのＴｉｐ部１６ａからＣＧ１９に放出される。強電界が発生するＴｉｐ部１６ａは、電子の引き抜き効率を向上させていると言える。ＦＧ１６から電子が引き抜かれることにより、メモリセルの閾値電圧が減少する。
なお、過消去によりＦＧ１６に関する閾値電圧が負になった場合、ＦＧ１６の下部にはチャネルが常時発生し得る。しかしながら、チャネル領域上にはＣＧ１９も設けられているため、メモリセルが常にオン状態となってしまうことを防止できる。このように、本実施の形態のメモリセルは、過剰消去エラーが防止されるという利点を有する。
読み出しの際には、第１のソース／ドレイン拡散領域１３はソースとして、第２のソース／ドレイン拡散領域２２はドレインとして、それぞれ機能する。例えば、ＣＧ１９には、＋２．７Ｖの電圧が印加され、第２のソース／ドレイン拡散領域２２には、＋０．５Ｖの電圧が印加され、第１のソース／ドレイン拡散領域１３及びシリコン基板１の電圧は、０Ｖに設定される。消去セルの場合、閾値電圧は低く、読み出し電流Ｉｃｅｌｌが流れる。一方、書き込み（プログラム）セルの場合、閾値電圧は高く、読み出し電流Ｉｃｅｌｌがほとんど流れない。この読み出し電流Ｉｃｅｌｌを検出することによって、プログラムセルか消去セルかを判定することができる。
３．製造方法
図２乃至図９は、本実施の形態に係るスプリットゲート型不揮発性半導体記憶装置の製造方法を示す断面図である。これらの図面は、図１（ｂ）におけるＡ−Ａ’に沿った断面を示すものである。
図２乃至図９は、本実施の形態に係るスプリットゲート型不揮発性半導体記憶装置の製造方法を示す断面図である。これらの図面は、図１（ｂ）におけるＡ−Ａ’に沿った断面を示すものである。
まず、図２（ａ）に示されるように、シリコン基板１上に絶縁膜であるゲート酸化膜２が、例えば１００Åの膜厚で形成される。続いて、ゲート酸化膜２上に導電体膜であるＦＧ薄膜３（例えば、ポリシリコン薄膜）が形成される。その後、通常のＳＴＩプロセス技術を用いて、図１（ｂ）におけるＡ−Ａ’に対して平行に、図２（ａ）には図示されない断面において、素子分離領域であるＳＴＩが形成される。
次に、図２（ｂ）に示されるように、全面に対してＰ型不純物（例えば、硼素（Ｂ））のイオン注入が行なわれ、シリコン基板１内にＰウエル４が形成される。
次に、図２（ｃ）に示されるように、ＦＧ薄膜３上に、例えばＬＰＣＶＤにより、犠牲層であるシリコン窒化膜５が、例えば３５００〜４０００Åの膜厚で形成される。このシリコン窒化膜５の膜厚は、側壁絶縁膜２１の高さを決める基となるパラメータである。後の工程の説明で詳述されるが、側壁絶縁膜２１は、エッチバックにより、ＣＧ１６の側壁に形成される。また、ＣＧ１６はエッチバックにより、第２のスペーサ１１の側壁に形成される。そして、第２のスペーサ１１は、エッチバックにより、シリコン窒化膜５の側壁に形成される。すなわち、最初に形成されるシリコン窒化膜５の膜厚が薄すぎると、必要な高さの側壁絶縁膜２１を得ることができなくなってしまう。シリサイド・ショートを防止するためには、側壁絶縁膜２１は、例えば１６００Åの高さが必要となり、そのためには、シリコン窒化膜５の膜厚が、例えば３５００〜４０００Å必要になる。
その後、シリコン窒化膜５上にフォトレジスト膜６が塗布される。続いて、リソグラフィー技術により、フォトレジスト膜６がパターニングされ、開口部を有するマスクパターンが形成される。
次に、図３（ａ）に示されるように、パターニングされたフォトレジスト膜６をマスクとして、シリコン窒化膜５に対する異方性のドライエッチングが行なわれる。その結果、シリコン窒化膜５に開口部が形成される。その後、シリコン窒化膜５上のフォトレジスト膜６は、アッシングにより、除去される。
次に、図３（ｂ）に示されるように、全面に対するイオン注入により、Ｐ型不純物（例えば、硼素）の選択注入が行なれ、閾値電圧コントロール用のＰ型不純物拡散領域７が形成される。
次に、図３（ｃ）に示されるように、シリコン窒化膜５をマスクとして、ＦＧ薄膜３の一部がドライエッチングにより除去される。一部が除去されたＦＧ薄膜３の端部は、スロープ状となっており、ＦＧ１６のＴｉｐ部１６ａになる。なお、このドライエッチングにおいては、シリコン窒化膜５の下へスロープ形状を延ばすように、アンダーエッチを行ってもよい。その場合には、ＦＧ薄膜３が横方向に、例えば２００〜３００Å程度、エッチングされる。また、この工程の後、ＦＧ薄膜３のスロープ形状の表面上を熱酸化してもよい。
次に、図４（ａ）に示されるように、ＬＰＣＶＤにより、例えば１００〜２００Åの膜厚で、全面にシリコン酸化膜の一種のＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜であるＴＥＯＳ−ＮＳＧ膜８が形成される。また、この工程の後、熱処理により、ＴＥＯＳ−ＮＳＧ膜８の焼き締めを行ってもよい。但し、この場合、焼き締められたＴＥＯＳ−ＮＳＧ膜８が、次の工程で形成される高温酸化膜９よりも、硬くならないようにする。すなわち、焼き締めを行ったとしても、ＴＥＯＳ−ＮＳＧ膜８のエッチングレートが、高温酸化膜９のエッチングレートよりも速くなっている必要がある。
次に、図４（ｂ）に示されるように、８００℃のＣＶＤにより、例えば１９００〜２０００Åの膜厚で、ＴＥＯＳ−ＮＳＧ膜８上にシリコン酸化膜が高温酸化膜（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）９として形成される。
次に、図４（ｃ）に示されるように、高温酸化膜９及びＴＥＯＳ−ＮＳＧ膜８がエッチバックされ、開口部におけるシリコン窒化膜５の側壁に、第１のスペーサ１０及び第２のスペーサ１１から構成される２層のスペーサが形成される。ＴＥＯＳ−ＮＳＧ膜８と高温酸化膜９の形成後、２層の膜は連続してエッチバックされるため、第２のスペーサ１１は、第１のスペーサ１０の上に形成されるとともに、第２のスペーサ１１は、第１のスペーサ１０の側壁に形成される。換言すれば、第１のスペーサ１０は、第２のスペーサ１１の下側と片側側面を覆うように形成される。
なお、第１のスペーサ１０及び第２のスペーサ１１は、別々に形成されてもよい。すなわち、ＴＥＯＳ−ＮＳＧ膜８が形成され、エッチバックにより、第１のスペーサ１０が形成される。その後、高温酸化膜９が形成され、エッチバックにより、第２のスペーサ１１が形成されるようにしてもよい。
また、高温酸化膜９から構成された第２のスペーサ１１は、ＴＥＯＳ−ＮＳＧ膜８から構成された第１のスペーサ１０に比べて硬く、緻密な膜となっている。すなわち、第２のスペーサ１１のエッチングレートは、第１のスペーサ１０のエッチングレートよりも遅くなる。
次に、図５（ａ）に示されるように、ドライエッチングにより、シリコン窒化膜５、第１のスペーサ１０及び第２のスペーサ１１をマスクとして、ＦＧ薄膜３が選択的に除去される。これにより、ＦＧ１６の片側側面が形成される。
次に、ＣＶＤにより、全面に絶縁膜（例えば、高温シリコン酸化膜）形成される。その後、エッチバックが行われ、図５（ｂ）に示されるように、開口部内におけるＦＧ薄膜３、第１のスペーサ１０及び第２のスペーサ１１の側壁に、第１のプラグ絶縁膜１２が形成される。
次に、図５（ｃ）に示されるように、全面に対し、例えば注入エネルギー４０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で、Ｎ型不純物である砒素と燐（Ｐ）のイオン注入が、シリコン窒化膜５、第１のスペーサ１０、第２のスペーサ１１及び第１のプラグ絶縁膜１２をマスクとして行われる。これにより、開口部の位置に対応する半導体基板内に、第１のソース／ドレイン拡散領域１３が形成される。
次に、シリコン窒化膜５、第１のスペーサ１０、第２のスペーサ１１及び第１のプラグ絶縁膜１２をマスクとして、異方性のドライエッチングが行われ、開口部におけるゲート酸化膜２が選択除去される。続いて、全面に導電体膜（例えば、ポリシリコン膜）が形成され、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）が行われる。その後、エッチバックにより、図６（ａ）に示されるように、導電体膜が埋設して構成されたプラグ１４が形成される。
次に、プラグ１４上部の酸化の促進を目的として、全面に対し、例えば注入エネルギー４０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で、Ｎ型不純物である砒素のイオン注入が行なわれる。その後、図６（ｂ）に示されるように、熱酸化処理により、プラグ１４上部に、第２のプラグ絶縁膜１５が形成される。
次に、図６（ｃ）に示されるように、燐酸を用いたウェットエッチングにより、犠牲層であるシリコン窒化膜５が除去される。このウェットエッチングは、例えば、Ｈ３ＰＯ４（濃度８６％）、１６０℃の液中に、所定の時間浸すことで行われる。
次に、図７（ａ）に示されるように、第１のスペーサ１０、第２のスペーサ１１及び第２のプラグ絶縁膜１５をマスクとして、ドライエッチングにより、ＦＧ薄膜３が選択的に除去される。これにより、第１のスペーサ１０直下に残されたＦＧ薄膜３は、ＦＧ１６となる。
次に、図７（ｂ）に示されるように、ウェットエッチングにより、ＦＧ１６のＴｉｐ部１６ａの上部に形成されている第１のスペーサ１０が除去される。これにより、ＦＧ１６のＴｉｐ部１６ａが露出される。ウェットエッチングは、例えば、５％のフッ酸を用いて、３０秒間行われる。なお、第２のスペーサ１１の下部に形成されている第１のスペーサ１０は除去されずに残る。
このウェットエッチングでは、第２のスペーサ１１の上部が露出されているので、これに対するエッチングも同時に進行することなる。しかしながら、高温酸化膜９から構成される第２のスペーサ１１は、ＴＥＯＳ−ＮＳＧ膜８から構成される第１のスペーサ１０に対して硬く緻密な膜となっているため、第２のスペーサ１１のエッチングレートは、第１のスペーサ１０のエッチングレートに比べて遅い。すなわち、このウェットエッチングは、第１のスペーサ１０を除去することが目的であるため、第１のスペーサ１０が除去されるまでの短いエッチング時間では、第２のスペーサ１１に対するエッチング量は少なく抑えられる。
換言すれば、第１のスペーサ１０除去時の酸化膜エッチングでの第１のスペーサ１０（ＴＥＯＳ−ＮＳＧ膜８）／第２のスペーサ１１（高温酸化膜９）選択比を向上させているため、第２のスペーサ１１の上部が、ウェットエッチングにより、大きく目減りしてしまうことを防止することができる。そのため、必要な高さの側壁絶縁膜２１を得ることができる第２のスペーサ１１の高さを確保することができる。
なお、このウェットエッチングによる第２のスペーサ１１のエッチング量を考慮して、シリコン窒化膜５を十分に厚く形成することも可能である。しかしながら、その場合には、シリコン窒化膜５に形成される開口部が高アスペクト比となり、スペーサの形成時等において、開口部内におけるエッチングやＣＶＤによる成膜の制御が難しくなる問題が生じる。したがって、シリコン窒化膜５の膜厚は、必要以上に厚くすることができないため、第２のスペーサ１１が製造工程の途中で目減りしてしまう量を抑えることが重要となる。
また、このウェットエッチングの際には、他の露出している酸化膜であるゲート絶縁膜２と第２のプラグ絶縁膜１５についてもエッチングが行われる。このとき、ゲート酸化膜２は、露出部分が選択的に除去される。一方、プラグ１４の上部は、第２のプラグ絶縁膜１５で覆われており、このウェットエッチングでは、露出されることはない。なお、第１のスペーサ１０は、ウェットエッチングにより除去されることを説明したが、ドライエッチングを用いて第１のスペーサ１０が除去されても構わない。
次に、図７（ｃ）に示されるように、全面にトンネル絶縁膜（例えば、シリコン酸化膜）１７が形成される。図７（ｂ）に示される工程において、Ｔｉｐ部１６ａの周辺の酸化膜は完全に除去されているので、露出されているＴｉｐ部１６ａ周辺に、均一にトンネル絶縁膜１７が形成され得る。この領域に形成されるトンネル絶縁膜１７は、フローティングゲート１６と後の工程で形成されるコントロールゲート１９とを電気的に分離する役割を担う。また、図７（ｂ）に示される工程において、除去されたゲート絶縁膜２が形成されていた領域に形成されるトンネル絶縁膜１７は、シリコン基板１とコントロールゲート１９とを電気的に分離する役割を担う。
次に、図８（ａ）に示されるように、トンネル絶縁膜１７上に導電体膜であるＣＧ膜（例えば、ポリシリコン膜）１８が形成される。
次に、ＣＧ膜１８に対してエッチバックが行なわれ、図８（ｂ）に示されるように、トンネル絶縁膜４９を介して、第２のスペーサ１１及びＦＧ１６の側壁に、ＣＧ１９が形成される。その後、砒素のイオン注入により、ＬＤＤ領域２０が形成される。
次に、全面に絶縁膜（例えば、シリコン酸化膜）が形成された後、エッチバックにより、図８（ｃ）に示されるように、ＣＧ１９の側壁に、例えば１６００Åの高さで側壁絶縁膜２１が形成される。その際、同時に、露出されているトンネル絶縁膜１７及び第２のプラグ絶縁膜１５が除去される。
次に、図９に示されるように、全面に対してＮ型不純物である砒素及び燐のイオン注入が行われ、第２のソース／ドレイン拡散領域２２が形成される。
次に、ＣＧ１９の上部、第２のソース／ドレイン拡散領域２２の表面及びプラグ１４の上部がシリサイド化される。このとき、十分な高さの側壁絶縁膜２１が形成されているため、形成された第１のシリサイド層２３と第２のシリサイド層２４との間のシリサイド・ショートを防止することができる。このようにして、図１に示されたスプリットゲート型不揮発性半導体記憶装置が形成される。
以上の通り説明された製造プロセスによれば、リソグラフィー技術の使用は極力抑えられ、ほとんどの部材がエッチバックにより自己整合的に形成される。すなわち、フォトリソグラフィ技術の使用回数が削減されるため、製造が容易になり、また、セルサイズの縮小が可能となる。
以上のように、本発明の実施の形態では、第２のスペーサ１１のエッチングレートが第１のスペーサ１０のエッチングレートよりも遅いため、第２のスペーサ１１が第１のスペーサ１０の除去時のウェットエッチングによって、目減りしてしまう量を抑制することができる。すなわち、第２のスペーサ１１の高さが十分確保されることにより、第２のスペーサ１１の側壁に形成されるＣＧ１９の高さも確保され、その結果、ＣＧ１９の側壁に形成される側壁絶縁膜２１も、シリサイド・ショートを防止できるのに十分な高さで形成可能となる。
なお、本発明の実施の形態について説明したが、上記の内容は、本発明の技術的思想を具体化する方法を例示するものであり、本発明を限定するものでなく、例えば、成膜条件、使用ガス、材料等を特定するものではない。特に、第１のスペーサ１０と第２のスペーサ１１の材質は、双方ともにシリコン酸化膜であり、かつ、第１のスペーサ１０のエッチングレートと第２のスペーサのエッチングレートとを比較して第２のスペーサ１１のエッチングレートの方が遅ければ、実施の形態に例示したもの以外、例えば、第１のスペーサ１０がＮＳＧ膜の代わりに低温酸化膜（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）で構成されていても構わない。すなわち、このような関係を有するものであれば、従来に比べて第２のスペーサ１１の目減り量を抑えることができ、その結果、シリサイド・ショートの発生を防ぐことができる。つまり、半導体記憶装置の生産性及び信頼性を向上させることができる。
１、３１ シリコン基板
２、３４ ゲート酸化膜
３ ＦＧ薄膜
４ Ｐウエル
５ シリコン窒化膜
６ フォトレジスト膜
７ Ｐ型不純物拡散領域
８ ＴＥＯＳ−ＮＳＧ膜
９ 高温酸化膜
１０ 第１のスペーサ
１１ 第２のスペーサ
１２ 第１のプラグ絶縁膜
１３ 第１のソース／ドレイン拡散領域
１４ プラグ
１５ 第２のプラグ絶縁膜
１６、３５ フローティングゲート（ＦＧ）
１６ａ、３５ａ Ｔｉｐ部
１７ トンネル絶縁膜
１８ ＣＧ膜
１９、３６ コントロールゲート（ＣＧ）
２０ ＬＤＤ領域
２１ 側壁絶縁膜
２２ 第２のソース／ドレイン拡散領域
２３ 第１のシリサイド層
２４ 第２のシリサイド層
２５ 第３のシリサイド層
３２ ソース拡散領域
３３ ドレイン拡散領域
３７ トンネル酸化膜
３８ ポリシリコン膜
３９ 第１のＮＳＧスペーサ
４０ 第２のＮＳＧスペーサ
４１ ポリシリコンプラグ
２、３４ ゲート酸化膜
３ ＦＧ薄膜
４ Ｐウエル
５ シリコン窒化膜
６ フォトレジスト膜
７ Ｐ型不純物拡散領域
８ ＴＥＯＳ−ＮＳＧ膜
９ 高温酸化膜
１０ 第１のスペーサ
１１ 第２のスペーサ
１２ 第１のプラグ絶縁膜
１３ 第１のソース／ドレイン拡散領域
１４ プラグ
１５ 第２のプラグ絶縁膜
１６、３５ フローティングゲート（ＦＧ）
１６ａ、３５ａ Ｔｉｐ部
１７ トンネル絶縁膜
１８ ＣＧ膜
１９、３６ コントロールゲート（ＣＧ）
２０ ＬＤＤ領域
２１ 側壁絶縁膜
２２ 第２のソース／ドレイン拡散領域
２３ 第１のシリサイド層
２４ 第２のシリサイド層
２５ 第３のシリサイド層
３２ ソース拡散領域
３３ ドレイン拡散領域
３７ トンネル酸化膜
３８ ポリシリコン膜
３９ 第１のＮＳＧスペーサ
４０ 第２のＮＳＧスペーサ
４１ ポリシリコンプラグ
Claims (8)
- 半導体層上にゲート絶縁膜を介してフローティングゲート用の導電体層を形成する工程と、
前記導電体層上に第１のシリコン酸化膜から構成される第１のスペーサと、該第１のスペーサと隣接し前記第１のシリコン酸化膜よりもエッチングレートが遅い第２のシリコン酸化膜から構成される第２のスペーサと、を形成する工程と、
前記第１及び前記第２のスペーサをマスクにして前記導電体層を選択的に除去する工程と、
前記第１のスペーサを除去して前記導電体層の一部を露出させる工程と、を含む、
ことを特徴とする半導体記憶装置の製造方法。 - 前記第２のスペーサは、前記第１のスペーサよりも緻密な膜で構成されている、
ことを特徴とする請求項１に記載の半導体記憶装置の製造方法。 - 前記第１のスペーサは、ＮＳＧ膜から構成され、
前記第２のスペーサは、高温酸化膜から構成される、
ことを特徴とする請求項１又は２に記載の半導体記憶装置の製造方法。 - 前記第１及び前記第２のスペーサを形成する工程は、
開口を有するシリコン窒化膜で前記導電体層を覆う工程と、
前記第１のシリコン酸化膜で全面を覆う工程と、
前記第２のシリコン酸化膜で前記第１のシリコン酸化膜を覆う工程と、
前記第１及び前記第２のシリコン酸化膜をエッチングして、前記開口の前記シリコン窒化膜の側壁に前記第１及び前記第２のスペーサを形成する工程と、を有する、
ことを特徴とする請求項１乃至３のいずれか１に記載の半導体記憶装置の製造方法。 - トンネル絶縁膜を介して前記露出した導電体層の一部に対向するようにコントロールゲートを形成する工程をさらに含む、
ことを特徴とする請求項１乃至４のいずれか１に記載の半導体記憶装置の製造方法。 - 前記コントロールゲートの側壁に側壁絶縁膜を形成する工程と、
前記コントロールゲート及び前記側壁絶縁膜をマスクとした不純物の注入により、前記半導体層に第１の拡散層を形成する工程をさらに含む、
ことを特徴とする請求項５に記載の半導体記憶装置の製造方法。 - 前記コントロールゲートの上部及び前記第１の拡散層の表面をシリサイド化する工程をさらに含む、
ことを特徴とする請求項６に記載の半導体記憶装置の製造方法。 - 前記開口に対応する位置の前記半導体層に第２の拡散層を形成する工程と、
前記第２の拡散層上にプラグを形成する工程と、
前記プラグの上部をシリサイド化する工程と、をさらに含む、
ことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
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