JP2008311260A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】互いに離間した電極を有する半導体装置を、高歩留りで作製する。
【解決手段】(a)半導体基板または半導体層の上に形成された絶縁膜上に、開口部を有する第一のレジスト層を形成する工程と、(b)前記第一のレジスト層をマスクとして前記絶縁膜をエッチングして前記絶縁膜を貫通した開口部を形成する工程と、(c)前記第一のレジスト層を除去する工程と、(d)前記絶縁膜上に、前記絶縁膜の開口部より大きな開口部を有する第二のレジスト層を形成する工程と、(e)前記第二のレジスト層をマスクとして前記絶縁膜を等方的にエッチングする工程と、(f)前記第二のレジスト層上及び前記絶縁膜の開口部に露出された半導体基板または半導体層上に電極材料を堆積する工程と、(g)前記電極材料が堆積された前記第二のレジスト層を除去する工程とを含む半導体装置の製造方法である。
【選択図】図1
【解決手段】(a)半導体基板または半導体層の上に形成された絶縁膜上に、開口部を有する第一のレジスト層を形成する工程と、(b)前記第一のレジスト層をマスクとして前記絶縁膜をエッチングして前記絶縁膜を貫通した開口部を形成する工程と、(c)前記第一のレジスト層を除去する工程と、(d)前記絶縁膜上に、前記絶縁膜の開口部より大きな開口部を有する第二のレジスト層を形成する工程と、(e)前記第二のレジスト層をマスクとして前記絶縁膜を等方的にエッチングする工程と、(f)前記第二のレジスト層上及び前記絶縁膜の開口部に露出された半導体基板または半導体層上に電極材料を堆積する工程と、(g)前記電極材料が堆積された前記第二のレジスト層を除去する工程とを含む半導体装置の製造方法である。
【選択図】図1
Description
本発明は、半導体装置の製造方法に関する。
耐圧が高く、大電流を流すことができる半導体素子(パワーデバイス)は、様々な分野で使用されている。従来は、シリコン(Si)半導体を用いたSiパワーデバイスが主流であったが、以下に説明するように、SiパワーデバイスにはSi半導体の物性に起因する問題があることが知られている。
Si半導体を用いた縦型のパワーMOSFETを例に説明する。Si半導体は十分な絶縁破壊性能を有していないために、所望の絶縁耐圧特性を実現しようとすると、不純物を低濃度にドープした領域(ドリフト領域)を厚くする必要がある。しかしながら、ドリフト領域が厚くなると、SiパワーMOSFETのドリフト抵抗が大きくなり、その結果、MOSFETの導通損失に相当するオン抵抗が増大してしまう。ここでいうMOSFETの「オン抵抗」とは、MOSFETの動作状態における抵抗値を意味し、チャネル抵抗、ドリフト抵抗、コンタクト抵抗などを含む。また、SiパワーMOSFETでは、Si半導体は高温耐性が十分ではないために、電流容量を増加しようとしても、それに伴う素子温度の上昇によって制約を受ける。これらの理由により、SiパワーMOSFETでは、電流容量やオン抵抗によって決まる素子特性の改善に限界があった。
これに対し、近年、Si半導体に比べてバンドギャップの大きな(ワイドバンドギャップ)半導体材料である炭化珪素(SiC)半導体を用いたSiCパワーデバイスの開発が進められている。
SiC半導体はSi半導体よりも高い絶縁耐圧性を有しているため、SiC半導体を用いた縦型のパワーMOSFETでは、ドリフト領域を薄くでき、かつ、ドリフト領域における不純物密度を高めることもできるので、ドリフト抵抗を大幅に低減することが可能になる。また、SiC半導体は熱伝導特性および高温耐性に優れているため、SiCパワーMOSFETの電流容量を容易に向上できる。
SiC−MOSFETの断面図を図5に示す。SiC−MOSFETのソース電極10の形成プロセスには、一般に、リフトオフプロセスが用いられている。従来のソース電極形成プロセスを図6に示す。ただし、図6においては、SiC基板1、ドリフト層2は図示していない。図6(a)に示す工程において、ドリフト層(図示せず)、ウェル領域3、ソース領域4、コンタクト領域5、チャネル領域6、ゲート絶縁膜7、ゲート電極8、層間絶縁膜9を形成した後、フォトリソグラフィにより、レジストパターン20を形成する。次に、図6(b)に示す工程において、レジストパターン20をマスクとして層間絶縁膜9のドライエッチングを行なう。次に、図6(c)に示す工程において、ソース電極10の材料として、例えばニッケル(Ni)を堆積する。そして、層間絶縁膜9の開口部底部のソース領域4と接触する部分のNiのみを残し、層間絶縁膜9上のNiはレジストパターン20とともに除去する。これがリフトオフプロセスである。しかし、このとき、層間絶縁膜9の開口部底部のソース領域4と接触する部分のNiと、層間絶縁膜9上のNiが、層間絶縁膜9の開口部の側壁を介してつながっているため、開口部底部のソース領域4と接触する部分のNiのみを残してリフトオフを行なうことは困難である。
そこで、特許文献1のようなプロセスが考案されている。このプロセスを図7を用いて説明する。図7(a)、(b)に示すように、図6と同様の工程で層間絶縁膜9のドライエッチングを行なった後、図7(c)に示す工程において、層間絶縁膜9の等方性エッチングを行なうことで側壁を広げる。次に、図7(d)に示す工程において、ソース電極10の材料として、例えばニッケル(Ni)を堆積する。このとき、ソース領域4と接触したNiと、レジスト20上のNiが離間しているため、リフトオフが可能であるとされている。
特開2001−144031号公報
しかしながら、本願発明者らが検討したところ、上述の方法では、層間絶縁膜のドライエッチングの際にレジストパターンが硬化するという問題があることを見い出した。従って、上述の方法でMOSFETを作製すると、レジストの硬化によってレジスト剥離が困難となり、リフトオフによるソース電極の形成が難しいという課題があった。
本発明は、上記課題に鑑みてなされたものであり、ソース電極形成工程の歩留りを向上させることにより、高歩留りで半導体装置を提供することを目的とするものである。
本発明の半導体装置の製造方法は、(a)半導体基板または半導体層の上に形成された絶縁膜上に、開口部を有する第一のレジスト層を形成する工程と、(b)前記第一のレジスト層をマスクとして前記絶縁膜をエッチングして前記絶縁膜を貫通した開口部を形成する工程と、(c)前記第一のレジスト層を除去する工程と、(d)前記絶縁膜上に、前記絶縁膜の開口部より大きな開口部を有する第二のレジスト層を形成する工程と、(e)前記第二のレジスト層をマスクとして前記絶縁膜を等方的にエッチングする工程と、(f)前記第二のレジスト層上及び前記絶縁膜の開口部に露出された半導体基板または半導体層上に電極材料を堆積する工程と、(g)前記電極材料が堆積された前記第二のレジスト層を除去する工程とを含むことを特徴とする。
前記工程(e)においては、前記絶縁膜の開口部が前記第二のレジスト層の開口部より大になるように前記絶縁膜を等方的にエッチングすることが好ましい。
また、前記第二のレジスト層の開口部の大きさが、前記第一のレジスト層の開口部の大きさよりも、前記第一のレジスト層の開口部を形成する際の大きさのばらつきと、前記第二のレジスト層の開口部を形成する際の大きさのばらつきと、前記第二のレジスト層を形成するフォトリソグラフィの前記第一のレジスト層に対する合わせ精度、から規定される量だけ大きいことが好ましい。
また、本発明の半導体装置の製造方法は、(a)半導体基板または半導体層の上に形成された絶縁膜上に、開口を有する第一のレジスト層を形成する工程と、(b)前記第一のレジスト層をマスクとして、前記絶縁膜の底部が残るようにエッチングして前記絶縁膜に開口部を形成する工程と、(c)前記第一のレジスト層を除去する工程と、(d)前記絶縁膜上に、前記絶縁膜の開口部より小さな開口部を有する第二のレジスト層を形成する工程と、(e)前記第二のレジスト層をマスクとして前記絶縁膜の底部を等方的にエッチングして前記半導体基板または半導体層を露出する工程と、(f)前記第二のレジスト層及び前記絶縁膜の開口部に露出された半導体基板または半導体層の上に電極材料を堆積する工程と、(g)前記電極材料が堆積された前記第二のレジスト層を除去する工程とを含むことを特徴とする。
堆積する前記電極材料の厚みは、前記工程(b)においてエッチングせずに残した前記絶縁膜の底部の厚みよりも薄いようにする。
また、本発明の半導体装置の製造方法は、(a)半導体基板または半導体層の上に形成された第一の絶縁膜上に、開口を有する第一のレジスト層を形成する工程と、(b)前記第一のレジスト層をマスクとして前記第一の絶縁膜をエッチングして前記絶縁膜を貫通した開口部を形成する工程と、(c)前記第一のレジスト層を除去する工程と、(d)前記第一の絶縁膜上に第二の絶縁膜を堆積する工程と、(e)前記第二の絶縁膜上に、前記第一および第二の絶縁膜の開口部より小さな開口部を有する第二のレジスト層を形成する工程と、(f)前記第二のレジスト層をマスクとして前記第二の絶縁膜を等方的にエッチングする工程と、(g)前記第二のレジスト層上及び前記絶縁膜の開口部に露出された半導体基板または半導体層上に電極材料を堆積する工程と、(h)前記電極材料が堆積された前記第二のレジスト層を除去する工程とを含むことを特徴とする。
堆積する前記電極材料の厚みは、前記第二の絶縁膜の厚みよりも薄いようにする。
前記第二の絶縁膜は、前記第一の絶縁膜よりエッチングレートが速いことが好ましい。
前記第二の絶縁膜は、リンを含有する絶縁膜でかつリンの含有率が前記第一の絶縁膜より高いか、または、リンおよびホウ素を含有することが好ましい。
前記第二の絶縁膜を等方的にエッチングする工程は、フッ化水素を含む溶液を用いたウェットエッチングであることが好ましい。
前記第一の絶縁膜は酸化珪素であり、前記第二の絶縁膜はチッ化珪素であることが好ましい。
前記第二の絶縁膜を等方的にエッチングする工程は、リン酸を含む溶液を用いたウェットエッチングであることが好ましい。
本発明の半導体装置の製造方法によると、堆積された電極材料が、開口部上と、レジスト層上で離間しており、さらに、エッチング処理した後にレジスト層を除去するため、レジスト層の硬化が生じない。したがって、リフトオフによる電極形成プロセスの歩留りを効果的に向上させることができる。従って、この方法を用いると、高歩留りでSiC−MOSFETを作製することができる。
以下に、本発明の半導体装置の製造方法について説明する。
従来の方法では、層間絶縁膜9のドライエッチングの際、レジストパターン20が硬化するため、リフトオフが容易ではない。そこで、本願発明者らは、層間絶縁膜9のドライエッチングに用いたレジストをいったん除去し、再びリフトオフ用レジストパターンを形成することを考案した。このとき、リフトオフ用レジストパターンは、層間絶縁膜9のドライエッチングに用いるレジストパターン20とほぼ同じ形状で、層間絶縁膜9の開口部より少しだけ大きい大きさとする。以下その理由を含め、詳細に記述する。
(第1の実施形態)
本発明の第1の実施形態における、ソース電極形成プロセスを図1に示す。最終的に出来上がるデバイス構造としては、図5のような構造となるが、図1においては、SiC基板1、ドリフト層2は図示を省略している。
本発明の第1の実施形態における、ソース電極形成プロセスを図1に示す。最終的に出来上がるデバイス構造としては、図5のような構造となるが、図1においては、SiC基板1、ドリフト層2は図示を省略している。
まず、図1(a)に示す工程において、公知の方法で、SiC基板上に半導体層(ドリフト層)(図示せず)、ウェル領域3、ソース領域4、コンタクト領域5を形成し、さらに、チャネル領域6、ゲート絶縁膜7、ゲート電極8、層間絶縁膜9を形成した後、フォトリソグラフィにより、開口部を有するレジストパターン(第一のレジスト層)20を形成する。レジストパターン20の厚みとしては、例えば、1.4μm形成する。ウェル領域3およびコンタクト領域5は例えばアルミニウム(Al)イオン注入により、ソース領域4は例えば窒素(N)イオンあるいはリン(P)イオン注入により形成される。チャネル領域6を含有することは必須ではないが、本実施形態では、例えば、平均不純物濃度1×1017cm-3程度、厚み200nm程度のSiC成長層である。ゲート絶縁膜7は、例えばチャネル領域6を熱酸化することで形成した酸化珪素(SiO2)である。ゲート電極8は、例えば低抵抗poly−Siである。層間絶縁膜9は例えば厚み1μm程度の酸化珪素(SiO2)である。
次に、図1(b)に示す工程において、レジストパターン20をマスクとして層間絶縁膜9のドライエッチングを行ない、ソース領域4やコンタクト領域5などが形成された下方にある半導体層が現れるまで、すなわち、層間絶縁膜9が貫通するまでエッチングを行う。図1(c)に示す工程において、例えばイソプロピルアルコールを用いてレジストパターン20を除去する。
次に、図1(d)に示す工程において、レジストパターン(第二のレジスト層)21を形成する。このときのレジスト層21の厚みは例えば1.4μmである。レジストパターン21の開口部の大きさは、レジストパターン20の開口部よりも一定量ΔCWだけ大きい。この開口部の大きさの差は、フォトリソグラフィの合わせずれと加工ばらつきによって、レジストパターン21が層間絶縁膜9の開口部に残らないだけが必要で、フォトリソグラフィのおよび加工の精度によって決まる。詳細は後述するが、例えば、i線ステッパを用いたフォトリソグラフィでは、片側0.3μm程度である。
次に、図1(e)に示す工程において、例えばバッファードフッ酸によるウェットエッチングにより、層間絶縁膜9の開口部を広げる。このとき、層間絶縁膜9のエッチング量は、層間絶縁膜9の開口部の大きさが、レジストパターン21の開口部よりも大きくなるよう設定される。例えば、片側で0.5μm程度大きくなるように設定する。
次に、図1(f)に示す工程において、ソース電極材料、例えばNiを堆積する。この際の堆積厚みとしては、例えば100nmである。
次に、図1(g)に示す工程において、例えばイソプロピルアルコールを用いてレジストパターン21を除去することで、リフトオフによりレジストパターン21上のNiを除去することができる。
ここで、図1(d)に示す工程において、レジストパターン21の開口部の大きさを、層間絶縁膜9の開口部よりも一定量だけ大きく設定する理由を、図4を用いて説明する。図1(c)に示す工程の後、層間絶縁膜9の開口部と同じ大きさの開口部を有するレジストパターン21を形成すると、フォトリソグラフィの合わせずれにより、レジストが層間絶縁膜開口部の内部に残ることがある(図4(a))。この場合、その後に行われる図4(b)に示す工程において、図1(e)に示す工程と同様に、例えばバッファードフッ酸によるウェットエッチングを行なう。このとき、層間絶縁膜9の開口部は、右側には広がるが、左側はレジスト21に被覆されているためエッチングされない。次に、図4(c)に示す工程において、図1(f)に示す工程と同様に、ソース電極材料、例えばNiを堆積すると、層間絶縁膜9の開口部側壁(図4において左側)でNiがつながる。そのため、図1(g)に示す工程と同様に、例えばイソプロピルアルコールを用いたリフトオフを行なうことは容易ではない。そのため、合わせずれを考慮してレジストパターンの大きさを決定する必要がある。
レジストパターン21の開口部の大きさΦCW2と、レジストパターン20の開口部の大きさΦCW1の差ΔCWは、層間絶縁膜9の開口部の大きさのばらつきをΔΦCW1、レジストパターン21の開口部の大きさのばらつきをΔΦCW2、レジストパターン21を形成するフォトリソグラフィの、レジストパターン20に対する合わせ精度をΔΦCWとすると、下記のようになる。
ΔCW=ΦCW2―ΦCW1≧√((ΔΦCW1)2+(ΔΦCW2)2+(ΔΦCW)2)
この条件を満たしたフォトリソグラフィのマスクを用いることにより、レジストパターン21が層間絶縁膜の開口部に残らない加工が可能で、リフトオフが容易に可能となる。
この条件を満たしたフォトリソグラフィのマスクを用いることにより、レジストパターン21が層間絶縁膜の開口部に残らない加工が可能で、リフトオフが容易に可能となる。
(第2の実施形態)
本発明の第2の実施形態における、ソース電極形成プロセスを図2に示す。本実施形態においても、最終的に出来上がるデバイス構造としては、図5のような構造となるが、図2においては、SiC基板1、ドリフト層2は図示を省略している。
本発明の第2の実施形態における、ソース電極形成プロセスを図2に示す。本実施形態においても、最終的に出来上がるデバイス構造としては、図5のような構造となるが、図2においては、SiC基板1、ドリフト層2は図示を省略している。
まず、図2(a)に示す工程において、公知の方法で、SiC基板上に半導体層(ドリフト層)(図示せず)、ウェル領域3、ソース領域4、コンタクト領域5を形成し、さらに、チャネル領域6、ゲート絶縁膜7、ゲート電極8、層間絶縁膜9を形成した後、フォトリソグラフィにより、開口部を有するレジストパターン(第一のレジスト層)20を形成する。レジストパターン20の厚みとしては、例えば、1.4μm形成する。ウェル領域3およびコンタクト領域5は例えばアルミニウム(Al)イオン注入により、ソース領域4は例えば窒素(N)イオンあるいはリン(P)イオン注入により形成される。チャネル領域6を含有することは必須ではないが、本実施形態では、例えば、平均不純物濃度1×1017cm-3程度、厚み200nm程度のSiC成長層である。ゲート絶縁膜7は、例えばチャネル領域6を熱酸化することで形成した酸化珪素(SiO2)である。ゲート電極8は、例えば低抵抗poly−Siである。層間絶縁膜9は例えば厚み1μm程度の酸化珪素(SiO2)である。
次に、図2(b)に示す工程において、レジストパターン20をマスクとして層間絶縁膜9のドライエッチングを行なう。このとき、層間絶縁膜9の底部の、例えば200nmを残しておく。
次に、図2(c)に示す工程において、例えばイソプロピルアルコールを用いてレジストパターン20を除去する。
次に、図2(d)に示す工程において、レジストパターン(第二のレジスト層)22を形成する。このときのレジスト層21の厚みは例えば1.4μmである。レジストパターン22の開口部の大きさは、層間絶縁膜9の開口部よりも一定量だけ小さい。この開口部の大きさの差は、フォトリソグラフィの合わせずれと加工ばらつきが生じても、層間絶縁膜9の開口部側壁がレジストパターン22に覆われるだけ必要で、フォトリソグラフィのおよび加工の精度によって決まる。例えば、i線ステッパを用いたフォトリソグラフィでは、片側0.3μm程度である。
次に、図2(e)に示す工程において、例えばバッファードフッ酸によるウェットエッチングなどの等方性エッチングにより、層間絶縁膜9の底部の絶縁膜を除去する。このとき、層間絶縁膜9の底部の絶縁膜は、横方向にもエッチングされる。
次に、図2(f)に示す工程において、ソース電極材料、例えばNiを堆積する。このとき、Niの厚みは、Niがホール内の底部と側部とで連続的につながらないようにするために、図2(b)の工程で残しておいた層間絶縁膜9の厚みよりも小さいことが必要である。この際の堆積厚みとしては、例えば100nmである。
次に、図2(g)に示す工程において、例えばイソプロピルアルコールを用いてレジストパターン22を除去することで、リフトオフによりレジストパターン22上のNiを除去することができる。
(第3の実施形態)
本発明の第3の実施形態における、ソース電極形成プロセスを図3に示す。本実施形態においても、最終的に出来上がるデバイス構造としては、図5のような構造となるが、図3においては、SiC基板1、ドリフト層2は図示を省略している。
本発明の第3の実施形態における、ソース電極形成プロセスを図3に示す。本実施形態においても、最終的に出来上がるデバイス構造としては、図5のような構造となるが、図3においては、SiC基板1、ドリフト層2は図示を省略している。
まず、図3(a)に示す工程において、公知の方法で、SiC基板上に半導体層(ドリフト層)(図示せず)、ウェル領域3、ソース領域4、コンタクト領域5を形成し、さらに、チャネル領域6、ゲート絶縁膜7、ゲート電極8、層間絶縁膜9を形成した後、フォトリソグラフィにより、開口部を有するレジストパターン(第一のレジスト層)20を形成する。レジストパターン20の厚みとしては、例えば、1.4μm形成する。ウェル領域3およびコンタクト領域5は例えばアルミニウム(Al)イオン注入により、ソース領域4は例えば窒素(N)イオンあるいはリン(P)イオン注入により形成される。チャネル領域6を含有することは必須ではないが、本実施形態では、例えば、平均不純物濃度1×1017cm-3程度、厚み200nm程度のSiC成長層である。ゲート絶縁膜7は、例えばチャネル領域6を熱酸化することで形成した酸化珪素(SiO2)である。ゲート電極8は、例えば低抵抗poly−Siである。層間絶縁膜9は例えば厚み1μm程度の酸化珪素(SiO2)である。
次に、図3(b)に示す工程において、レジストパターン20をマスクとして層間絶縁膜9のドライエッチングを行ない、ソース領域4やコンタクト領域5などが形成された下方にある半導体層が現れるまで、すなわち、層間絶縁膜9が貫通するまでエッチングを行う。図3(c)に示す工程において、例えばイソプロピルアルコールを用いてレジストパターン20を除去する。
次に、図3(d)に示す工程において、例えば酸化珪素(SiO2)からなる絶縁膜13を堆積する。絶縁膜13の厚みは、例えば200nmである。
次に、図3(e)に示す工程において、レジストパターン(第二のレジスト層)22を形成する。このときのレジスト層21の厚みは例えば1.4μmである。レジストパターン22の開口部の大きさは、層間絶縁膜9および絶縁膜13の開口部よりも一定量だけ小さい。この開口部の大きさの差は、フォトリソグラフィの合わせずれと加工ばらつきが生じても、層間絶縁膜9の開口部側壁がレジストパターン22に覆われるだけ必要で、フォトリソグラフィのおよび加工の精度によって決まる。例えば、i線ステッパを用いたフォトリソグラフィでは、片側0.3μm程度である。
次に、図3(f)に示す工程において、例えばバッファードフッ酸によるウェットエッチングなどの等方性エッチングにより、層間絶縁膜9の底部の絶縁膜13を除去する。このとき、絶縁膜13は、横方向にもエッチングされる。
次に、図3(g)に示す工程において、ソース電極材料、例えばNiを堆積する。このとき、Niの厚みは、Niがホール内の底部と側部とで連続的につながらないようにするために、図3(d)の工程で堆積した絶縁膜13の厚みよりも小さいことが必要である。この際の堆積厚みとしては、例えば100nmである。
次に、図3(h)に示す工程において、例えばイソプロピルアルコールを用いてレジストパターン22を除去することで、リフトオフによりレジストパターン22上のNiを除去することができる。
なお、絶縁膜13が層間絶縁膜9よりもエッチングレートが速いと、層間絶縁膜9が過剰にエッチングされることがないため望ましい。例えば、絶縁膜13がリンを含む酸化珪素で、リンの含有率が酸化珪素からなる層間絶縁膜9よりも高いと、絶縁膜13が層間絶縁膜9よりもエッチングレートが速い。または、絶縁膜13がリンおよびホウ素を含む酸化珪素であっても良い。このとき、ウェットエッチングには例えばフッ化水素を含む溶液が使用される。または、層間絶縁膜9が酸化珪素で、絶縁膜13がチッ化珪素であっても良い。このとき、ウェットエッチングには例えばリン酸を含む溶液が使用される。
なお、上述した第1〜第3の実施の形態においては、SiC−MOSFETを例に説明したが、本発明は、SiC以外にも広く適用可能であり、例えばSiやGaNなどにも適用可能である。また、デバイス構造はMOSFETに限定されず、例えばMISFET、MESFET、IGBTなど、互いに離間する電極を有する半導体装置一般に適用可能であり、これらの場合にも上述した実施形態で述べた効果と同様の効果を奏することができる。
本発明によると、互いに離間した電極を有する半導体装置において、リフトオフプロセスにより互いに離間した電極を、高歩留りで形成できる。従って、従来よりも高歩留りで半導体装置を製造できる。
本発明は、縦型MOSFETやIGBTなどの縦型の半導体素子、および互いに離間した電極を有する半導体装置の製造方法に広く適用でき、高歩留りで半導体装置を製造することができる。
1 SiC基板
2 ドリフト領域
3 ウェル領域
4 ソース領域
5 コンタクト領域
6 チャネル領域
7 ゲート絶縁膜
8 ゲート電極
9 層間絶縁膜
10 ソース電極
11 ドレイン電極
12 上部配線
13 絶縁膜
20,21,22 レジストパターン
2 ドリフト領域
3 ウェル領域
4 ソース領域
5 コンタクト領域
6 チャネル領域
7 ゲート絶縁膜
8 ゲート電極
9 層間絶縁膜
10 ソース電極
11 ドレイン電極
12 上部配線
13 絶縁膜
20,21,22 レジストパターン
Claims (13)
- (a)半導体基板または半導体層の上に形成された絶縁膜上に、開口部を有する第一のレジスト層を形成する工程と、
(b)前記第一のレジスト層をマスクとして前記絶縁膜をエッチングして前記絶縁膜を貫通した開口部を形成する工程と、
(c)前記第一のレジスト層を除去する工程と、
(d)前記絶縁膜上に、前記絶縁膜の開口部より大きな開口部を有する第二のレジスト層を形成する工程と、
(e)前記第二のレジスト層をマスクとして前記絶縁膜を等方的にエッチングする工程と、
(f)前記第二のレジスト層上及び前記絶縁膜の開口部に露出された半導体基板または半導体層上に電極材料を堆積する工程と、
(g)前記電極材料が堆積された前記第二のレジスト層を除去する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記工程(e)において、前記絶縁膜の開口部が前記第二のレジスト層の開口部より大になるように前記絶縁膜を等方的にエッチングすることを特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記第二のレジスト層の開口部の大きさが、前記第一のレジスト層の開口部の大きさよりも、前記第一のレジスト層の開口部を形成する際の大きさのばらつきと、前記第二のレジスト層の開口部を形成する際の大きさのばらつきと、前記第二のレジスト層を形成するフォトリソグラフィの前記第一のレジスト層に対する合わせ精度、から規定される量だけ大きいことを特徴とする請求項2に記載の半導体装置の製造方法。
- (a)半導体基板または半導体層の上に形成された絶縁膜上に、開口を有する第一のレジスト層を形成する工程と、
(b)前記第一のレジスト層をマスクとして、前記絶縁膜の底部が残るようにエッチングして前記絶縁膜に開口部を形成する工程と、
(c)前記第一のレジスト層を除去する工程と、
(d)前記絶縁膜上に、前記絶縁膜の開口部より小さな開口部を有する第二のレジスト層を形成する工程と、
(e)前記第二のレジスト層をマスクとして前記絶縁膜の底部を等方的にエッチングして前記半導体基板または半導体層を露出する工程と、
(f)前記第二のレジスト層及び前記絶縁膜の開口部に露出された半導体基板または半導体層の上に電極材料を堆積する工程と、
(g)前記電極材料が堆積された前記第二のレジスト層を除去する工程と
を含むことを特徴とする半導体装置の製造方法。 - 堆積する前記電極材料の厚みは、前記工程(b)においてエッチングせずに残した前記絶縁膜の底部の厚みよりも薄いことを特徴とする請求項4に記載の半導体装置の製造方法。
- (a)半導体基板または半導体層の上に形成された第一の絶縁膜上に、開口を有する第一のレジスト層を形成する工程と、
(b)前記第一のレジスト層をマスクとして前記第一の絶縁膜をエッチングして前記絶縁膜を貫通した開口部を形成する工程と、
(c)前記第一のレジスト層を除去する工程と、
(d)前記第一の絶縁膜上に第二の絶縁膜を堆積する工程と、
(e)前記第二の絶縁膜上に、前記第一および第二の絶縁膜の開口部より小さな開口部を有する第二のレジスト層を形成する工程と、
(f)前記第二のレジスト層をマスクとして前記第二の絶縁膜を等方的にエッチングする工程と、
(g)前記第二のレジスト層上及び前記絶縁膜の開口部に露出された半導体基板または半導体層上に電極材料を堆積する工程と、
(h)前記電極材料が堆積された前記第二のレジスト層を除去する工程と
を含むことを特徴とする半導体装置の製造方法。 - 堆積する前記電極材料の厚みは、前記第二の絶縁膜の厚みよりも薄いことを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記第二の絶縁膜は、前記第一の絶縁膜よりエッチングレートが速いことを特徴とする請求項6または7に記載の半導体装置の製造方法。
- 前記第二の絶縁膜は、リンを含有する絶縁膜でかつリンの含有率が前記第一の絶縁膜より高いことを特徴とする請求項6から8のいずれかに記載の半導体装置の製造方法。
- 前記第二の絶縁膜は、リンおよびホウ素を含有することを特徴とする請求項6から9のいずれかに記載の半導体装置の製造方法。
- 前記第二の絶縁膜を等方的にエッチングする工程は、フッ化水素を含む溶液を用いたウェットエッチングであることを特徴とする請求項9または10に記載の半導体装置の製造方法。
- 前記第一の絶縁膜は酸化珪素であり、前記第二の絶縁膜はチッ化珪素であることを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記第二の絶縁膜を等方的にエッチングする工程は、リン酸を含む溶液を用いたウェットエッチングであることを特徴とする請求項12に記載の半導体装置の製造方法。
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JP2007154772A JP2008311260A (ja) | 2007-06-12 | 2007-06-12 | 半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2010064656A1 (ja) | 2008-12-05 | 2010-06-10 | シャープ株式会社 | 構造物設置架台、及び太陽電池システム |
JP2014033200A (ja) * | 2012-08-06 | 2014-02-20 | General Electric Co <Ge> | バイアス温度不安定性(bti)を低減したデバイス |
JP2018046253A (ja) * | 2016-09-16 | 2018-03-22 | 株式会社東芝 | 半導体装置およびその製造方法 |
CN115148666A (zh) * | 2022-09-02 | 2022-10-04 | 合肥晶合集成电路股份有限公司 | 半导体器件的制备方法 |
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2007
- 2007-06-12 JP JP2007154772A patent/JP2008311260A/ja active Pending
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