JP2017033622A - 抵抗変化素子アレイのddr互換性メモリ回路アーキテクチャ - Google Patents
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- Y10S977/902—Specified use of nanostructure
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- Y10S977/94—Specified use of nanostructure for electronic or optoelectronic application in a logic circuit
Abstract
【解決手段】抵抗変化素子のアレイは、行および列に編成され、各列は、1つのワードラインを提供され、かつ、各行は、2つのビットラインを提供される。抵抗変化素子の各行は、1対の参照素子と、1つのセンス増幅器とを含む。参照素子は、アレイ内で使用される抵抗変化素子におけるSET状態に対応する抵抗と、RESET状態に対応する抵抗との間の電気抵抗値を有する抵抗成分である。高速READオペレーションは、行のビットラインのうちの一方を、ワードラインにより選択される抵抗変化素子を介して放電し、かつ、同時にこの行のビットラインのうちのもう一方を、参照素子を介して放電し、2つのライン上の放電レートを、この行のセンス増幅器を用いて比較することによって実行される。
【選択図】図4B
Description
本出願は、本出願の譲受人へ譲渡されている下記の米国特許に関連するものであり、これらの特許は、本参照によりそのまま開示に含まれる。
次に、図4Aおよび図4Bを参照すると、本開示による抵抗変化素子アレイのための第1のDDR互換性メモリ回路アーキテクチャが示されている。説明を容易にするために、この第1のアーキテクチャの単一の行(行「x」)を描いた例示的な略図402は、幾つかの機能セクション(410、412、420、430および440)に分割されている。図4Aにおける表401は、これらの各機能セクション、およびアレイに対するREADおよびWRITEオペレーション双方におけるその使用法を記述している。
図4A、図4B、図5Aおよび図5Bに関連して先に詳しく論じたように、本開示による第1のDDR互換性抵抗変化素子アレイアーキテクチャは、所定のアプリケーションにおいて、結果的に、WRITE(またはプログラム)オペレーションの間に内部データ経路上へ、アレイを制御するデジタル回路により使用されるシステムレベル電圧よりも比較的高い電圧のデータパルスをもたらすことができる。このようなアプリケーションにおいて、より高いこれらの電圧は、データ経路全体に沿って高電圧適合性トランジスタ(センス増幅器/ラッチを含む)を必要とする場合がある。また、同じく所定のアプリケーションにおいて、より大型であるこれらの高電圧コンポーネントは、メモリアレイ設計においてスケーリングおよび/またはコスト面の制約となる可能性もある。そのために、第2のDDR互換性抵抗変化素子アレイアーキテクチャを提示する。この第2のアーキテクチャは、これらの所定のアプリケーションにおいて大型かつ高電圧定格のコンポーネントの必要性を減じるために、または別段で排除するために使用可能な電圧シフト素子を含む。
本開示のこの第2のDDR互換性アーキテクチャにおける第1のセクション610は、メモリアレイ自体である。図4Bの第1のアーキテクチャの場合と同様に、これらは、個々のアレイセル(図6BにおけるCELLx0〜CELLx3)自体であって、各々抵抗変化素子(図6BにおけるSWx0〜SWx3)および選択素子(図6BにおけるFET Tx0〜Tx3)を有する。これらのセルは、各々、図4Bに関連して先に詳述したように、ワードラインのアレイ、ビットライン対(各行毎)および選択ライン(各アレイ行毎)に応答してアドレス指定可能である。
Claims (28)
- 抵抗変化素子メモリアレイであって、
複数のワードラインと、
複数のビットラインと、
複数の選択ラインと、
複数のメモリセルであって、
第1の端子と第2の端子とを有する抵抗変化素子であって、前記第1の端子は、選択ラインと電気連通し、前記抵抗変化素子を、少なくとも2つの不揮発性抵抗値間で切り替えることができ、第1の抵抗値は、第1の情報状態に対応し、かつ第2の抵抗値は、第2の情報状態に対応する、抵抗変化素子と、
ワードライン上の制御信号に応答する選択デバイスであって、前記選択デバイスは、ビットラインと前記抵抗変化素子の前記第2の端子との間へ導電経路を選択的に提供する、選択デバイスと、を備える、複数のメモリセルと、
複数の参照素子であって、
第1の端子と第2の端子とを有する抵抗参照素子であって、前記第1の端子は、ビットラインと電気連通し、前記抵抗参照素子は、前記第1の抵抗値と前記第2の抵抗値との間で収まるように選択される電気抵抗を有する、抵抗参照素子と、
ワードライン上の制御信号に応答する選択デバイスであって、前記選択デバイスは、ビットラインと前記抵抗参照素子の前記第2の端子との間へ導電経路を選択的に提供する、選択デバイスと、を備える、複数の参照素子と、
複数のセンス増幅器であって、前記センス増幅器は各々、抵抗変化素子へ電気結合される少なくとも1つのビットラインおよび抵抗参照素子へ電気結合される少なくとも1つのビットラインに応答する、複数のセンス増幅器と、を備え、
前記複数のセンス増幅器のうちの前記1つは、ワードラインによって選択されている抵抗変化素子へ電気結合されるビットライン上の放電レートと、ワードラインによって選択される抵抗参照素子へ電気結合されるビットライン上の放電レートとを比較することができ、かつ、
前記比較は、選択されたメモリセルの情報状態を読み取るために使用される、抵抗変化素子メモリアレイ。 - 前記メモリセルは、複数の行および列に配列され、かつ、各行は、2つのビットラインを用いてフォールデッド・ビット・ライン構造に配置され、かつ、1行を有する前記メモリセルは各々、前記2つのビットラインのうちの一方へ電気結合される、請求項1に記載の抵抗変化素子メモリアレイ。
- 各行は、2つの参照素子を含み、第1の参照素子は、前記2つのビットラインのうちの一方へ結合され、かつ第2の素子は、前記2つのビットラインのうちのもう一方へ電気結合される、請求項2に記載の抵抗変化素子メモリアレイ。
- 各行は、1つのセンス増幅器を含み、前記センス増幅器は、その行内の双方のビットラインに応答する、請求項3に記載の抵抗変化素子メモリアレイ。
- 前記抵抗変化素子は、2端子ナノチューブスイッチング素子、金属酸化物メモリ素子および相変化メモリ素子より成るグループから選択される、請求項1に記載の抵抗変化メモリアレイ。
- 前記センス増幅器は、少なくとも1つの前記ビットラインへ分離回路によって結合される、請求項1に記載の抵抗変化メモリアレイ。
- 前記センス増幅器は、複数のビットラインの前記情報状態を、前記メモリアレイ内のオンチップ・データバスへ、前記オンチップ・データバスへ結合される双方向データバス制御回路を介して送信することができる、請求項1に記載の抵抗変化メモリアレイ。
- 複数のビットラインの前記情報状態は、前記オンチップ・データバスへ、システム・レベル・クロックへ同期される電気パルスとして送信される、請求項7に記載の抵抗変化メモリアレイ。
- 前記同期される電気パルスは、外部データバスから前記オンチップ・データバスへ、外部データバスのデータレートの半分以下で提供される、請求項8に記載の抵抗変化メモリアレイ。
- 前記オンチップ・データバスは、前記外部データバスにおけるデータライン数の少なくとも2倍の数のデータ・バス・ラインを有する、請求項9に記載の抵抗変化メモリアレイ。
- 前記同期される電気パルスは、低電圧レベルと、予め選択された論理電圧に対応する高電圧レベルとの間の振幅で遷移する、請求項8に記載の抵抗変化メモリアレイ。
- 前記抵抗変化メモリアレイは、ダブル・データ・レート(DDR)メモリアーキテクチャと互換性がある、請求項1に記載の抵抗変化メモリアレイ。
- 抵抗変化素子メモリアレイであって、
複数のワードラインと、
複数のビットラインと、
複数の選択ラインと、
複数のメモリセルであって、
第1の端子と第2の端子とを有する抵抗変化素子であって、前記第1の端子は、選択ラインと電気連通し、前記抵抗変化素子を、少なくとも2つの不揮発性抵抗値間で切り替えることができ、第1の抵抗値は、第1の情報状態に対応し、かつ第2の抵抗値は、第2の情報状態に対応する、抵抗変化素子と、
ワードライン上の制御信号に応答する選択デバイスであって、前記選択デバイスは、ビットラインと前記抵抗変化素子の前記第2の端子との間へ導電経路を選択的に提供する、選択デバイスと、を備える、複数のメモリセルと、
複数のセンス増幅器であって、前記センス増幅器は各々、少なくとも1つのビットラインへ結合されかつオンチップ・データバスへ双方向データバス制御回路によって電気結合される少なくとも1つのデータラインに応答する、複数のセンス増幅器と、を備え、
前記複数のセンス増幅器のうちの前記1つは、ワードラインによって選択されているセル選択デバイスにより抵抗変化素子へ電気結合されるビットラインへ電圧を印加するために使用されることが可能であり、かつ、
前記印加される電圧は、選択されたメモリセルの前記情報状態をプログラムするために使用される、抵抗変化素子メモリアレイ。 - 前記センス増幅器は、抵抗変化素子をプログラムするに足る高い電圧および電流容量の電圧ソースへ結合される、請求項13に記載の抵抗変化メモリアレイ。
- 前記センス増幅器は、前記オンチップ・データバスにより提供されるデータ値を、前記データ値の不揮発性記憶装置に選択されている前記アレイ内の抵抗変化素子へ送信することができる、請求項13に記載の抵抗変化メモリアレイ。
- 前記データ値は、外部データバスから前記オンチップ・データバスへ、システム・レベル・クロックへ同期される電気パルスとして提供される、請求項15に記載の抵抗変化メモリアレイ。
- 前記電気パルスは、外部データバスから前記オンチップ・データバスへ、前記外部データバスのデータレートの半分以下で提供される、請求項16に記載の抵抗変化メモリアレイ。
- 前記オンチップ・データバスは、前記外部データバスの少なくとも2倍の数のデータ・バス・ラインを有する、請求項17に記載の抵抗変化メモリアレイ。
- 前記同期される電気パルスは、低電圧レベルと、予め選択された論理電圧に対応する高電圧レベルとの間の振幅で遷移し、前記予め選択された論理電圧は、前記アレイ内の前記抵抗変化素子をプログラムするに足る、請求項16に記載の抵抗変化メモリアレイ。
- 抵抗変化素子メモリアレイであって、
複数のワードラインと、
複数のビットラインと、
複数の選択ラインと、
複数のメモリセルであって、
第1の端子と第2の端子とを有する抵抗変化素子であって、前記第1の端子は、選択ラインと電気連通し、前記抵抗変化素子を、少なくとも2つの不揮発性抵抗値間で切り替えることができ、第1の抵抗値は、第1の情報状態に対応し、かつ第2の抵抗値は、第2の情報状態に対応する、抵抗変化素子と、
ワードライン上の制御信号に応答する選択デバイスであって、前記選択デバイスは、ビットラインと前記抵抗変化素子の前記第2の端子との間へ導電経路を選択的に提供する、選択デバイスと、を備える、複数のメモリセルと、
前記センス増幅器は各々、オンチップ・データバスへ双方向データバス制御回路によって、かつ電圧シフト素子の少なくとも1つの入力へ電気結合される、複数のセンス増幅器と、
前記電圧シフト素子は、少なくとも1つの入力端子と、少なくとも1つの出力端子とを備え、
前記電圧シフト素子の少なくとも1つの出力端子と少なくとも1つの前記ビットラインとの間へ導電経路を選択的に提供することができる相互接続回路と、を備え、
前記電圧シフト素子は、その入力端子のうちの少なくとも1つへ提供される論理レベル電圧に応答して、その出力端子のうちの少なくとも1つへプログラミング電圧を提供することができ、
前記メモリアレイ内の前記複数のメモリセルのうちの少なくとも1つは、前記複数のメモリセルのうちの前記少なくとも1つに関連づけられるワードラインおよび選択ラインを起動することによって選択され、かつ、
前記選択されたメモリセルは、所望される論理レベル電圧を前記電圧シフト素子の前記入力端子へ提供することと、前記プログラミング電圧を提供する前記電圧シフト回路の前記出力端子を、前記選択されたメモリセルに関連づけられかつ前記選択デバイスにより前記抵抗変化素子へ電気結合される前記ビットラインへ、前記相互接続回路を介して電気結合すること、によってプログラムされる、抵抗変化素子メモリアレイ。 - 前記抵抗変化素子は、2端子ナノチューブスイッチング素子、金属酸化物メモリ素子および相変化メモリ素子より成るグループから選択される、請求項20に記載の抵抗変化メモリアレイ。
- 前記センス増幅器は、予め選択された論理電圧レベルで動作する、請求項20に記載の抵抗変化メモリアレイ。
- 前記オンチップ・データバス上へ駆動される情報状態に応答して、前記センス増幅器は、前記電圧シフト素子へデータ値を提供し、かつ前記データ値に応答して、前記電圧シフト素子は、選択された抵抗変化素子へ電気結合されるビットラインへプログラミング電圧を提供する、請求項20に記載の抵抗変化メモリアレイ。
- 前記データ値は、外部データバスにより前記オンチップ・データバスへ、システム・レベル・クロックへ同期される電気パルスとして提供される、請求項23に記載の抵抗変化メモリアレイ。
- 前記同期される電気パルスは、外部データバスから前記オンチップ・データバスへ、前記外部データバスのデータレートの半分以下で提供される、請求項24に記載の抵抗変化メモリアレイ。
- 前記オンチップ・データバスは、前記外部データバスの少なくとも2倍の数のデータ・バス・ラインを有する、請求項24に記載の抵抗変化メモリアレイ。
- 前記同期される電気パルスは、低電圧レベルと、予め選択された論理電圧に対応する高電圧レベルとの間の振幅で遷移し、前記予め選択された論理電圧は、前記アレイ内の前記抵抗変化素子をプログラムするに足る、請求項24に記載の抵抗変化メモリアレイ。
- 前記抵抗変化メモリアレイは、ダブル・データ・レート(DDR)メモリアーキテクチャと互換性がある、請求項20に記載の抵抗変化メモリアレイ。
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