JP6523431B2 - 抵抗変化素子アレイに動的にアクセスし、プログラミングする方法 - Google Patents

抵抗変化素子アレイに動的にアクセスし、プログラミングする方法 Download PDF

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Description

［関連出願の相互参照］
本出願は、本出願の譲受人に譲渡され、参照によりその全体が本明細書に組み込まれる、２０１４年８月１２日に出願された、米国特許出願公開第１４／４５７，５２０号明細書の３５Ｕ．Ｓ．Ｃ．§１２０に基づく利益を主張する。
本出願は、本出願の譲受人に譲渡された以下の米国特許に関連しており、参照によりその全体が本明細書に組み込まれる。
２００２年４月２３日に出願された「Ｍｅｔｈｏｄｓ ｏｆ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ ａｎｄ Ａｒｔｉｃｌｅｓ」と題する米国特許第６，８３５，５９１号明細書。
２００３年１月１３日に出願された、「Ｍｅｔｈｏｄｓ ｏｆ Ｕｓｉｎｇ Ｐｒｅ−Ｆｏｒｍｅｄ Ｎａｎｏｔｕｂｅｓ ｔｏ Ｍａｋｅ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ， Ｌａｙｅｒｓ， Ｆａｂｒｉｃｓ， Ｒｉｂｂｏｎｓ， Ｅｌｅｍｅｎｔｓ， ａｎｄ Ａｒｔｉｃｌｅｓ」と題する米国特許第７，３３５，３９５号明細書。
２００４年３月１６日に出願された「Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ ａｎｄ Ａｒｔｉｃｌｅｓ」と題する米国特許第６，７０６，４０２号明細書。
２００４年６月９日に出願された、「Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｄｅｖｉｃｅｓ ａｎｄ Ｃｉｒｃｕｉｔｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｓａｍｅ」と題する米国特許第７，１１５，９０１号明細書。
２００５年９月２０日に出願された、「Ｒｅｓｉｓｔｉｖｅ Ｅｌｅｍｅｎｔｓ Ｕｓｉｎｇ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅｓ」と題する米国特許第７，３６５，６３２号明細書。
２００５年１１月１５日に出願された、「Ｔｗｏ− Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許第７，７８１，８６２号明細書。
２００５年１１月１５日に出願された、「Ｍｅｍｏｒｙ Ａｒｒａｙｓ Ｕｓｉｎｇ Ｎａｎｏｔｕｂｅ Ａｒｔｉｃｌｅｓ ｗｉｔｈ Ｒｅｐｒｏｇｒａｍｍａｂｌｅ Ｒｅｓｉｓｔａｎｃｅ」と題する米国特許第７，４７９，６５４号明細書。
２００８年８月８日に出願された、「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許第８，２１７，４９０号明細書。
２００９年１０月２３日に出願された、「Ｄｙｎａｍｉｃ Ｓｅｎｓｅ Ｃｕｒｒｅｎｔ Ｓｕｐｐｌｙ Ｃｉｒｃｕｉｔ ａｎｄ Ａｓｓｏｃｉａｔｅｄ Ｍｅｔｈｏｄ ｆｏｒ Ｒｅａｄｉｎｇ ａｎｄ Ｃｈａｒａｃｔｅｒｉｚｉｎｇ ａ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ Ａｒｒａｙ」と題する米国特許第８，３５１，２３９号明細書。
２００９年１１月１３日に出願された、「Ｍｅｔｈｏｄ ｆｏｒ Ｒｅｓｅｔｔｉｎｇ ａ Ｒｅｓｉｓｔｉｖｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ Ｅｌｅｍｅｎｔ」と題する米国特許第８，０００，１２７号明細書。
本出願は、本出願の譲受人に譲渡された以下の米国特許出願に関連しており、参照によりその全体が本明細書に組み込まれる。
２００９年８月６日に出願された、「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ ａｎｄ ａ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ Ｕｓｉｎｇ Ｓａｍｅ」と題する米国特許出願公開第１２／５３６，８０３号明細書。
２０１０年９月１日に出願された、「Ａ Ｍｅｔｈｏｄ ｆｏｒ Ａｄｊｕｓｔｉｎｇ ａ Ｒｅｓｉｓｔｉｖｅ Ｃｈａｎｇｅ Ｅｌｅｍｅｎｔ Ｕｓｉｎｇ ａ Ｒｅｆｅｒｅｎｃｅ」と題する米国特許出願公開第１２／８７３，９４６号明細書。
２０１２年１２月１２日に出願された、「Ｃａｒｂｏｎ Ｂａｓｅｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｃｒｏｓｓ Ｐｏｉｎｔ Ｍｅｍｏｒｙ Ｉｎｃｏｒｐｏｒａｔｉｎｇ Ｃａｒｂｏｎ Ｂａｓｅｄ Ｄｉｏｄｅ Ｓｅｌｅｃｔ Ｄｅｖｉｃｅｓ Ａｎｄ ＭＯＳＦＥＴ Ｓｅｌｅｃｔ Ｄｅｖｉｃｅｓ Ｆｏｒ Ｍｅｍｏｒｙ Ａｎｄ Ｌｏｇｉｃ Ａｐｐｌｉｃａｔｉｏｎｓ」と題する米国特許出願公開第１３／７１６，４５３号明細書。
本開示は、一般に、抵抗変化素子のアレイに関し、より具体的には、現場選択および電流制限素子を必要とせずに、そのようなアレイを動的に読み取りおよびプログラミングするための改良された方法に関する。
本明細書を通しての関連技術のどのような説明も、そのような技術が広く知られているか、または当分野における一般的な知識の一部を形成することの承認と考えるべきでは決してない。
当業者によって抵抗ＲＡＭと呼ばれることが多い抵抗変化デバイスおよびアレイは、半導体産業において周知である。そのようなデバイスおよびアレイは、例えば、これらに限定するものではないが、相変化メモリ、固体電解質メモリ、金属酸化物抵抗メモリ、およびＮＲＡＭ（商標）などのカーボンナノチューブメモリを含む。
抵抗変化デバイスおよびアレイは、２つまたはそれ以上の抵抗状態の間の各個々のアレイセル内で、いくつかの印加された刺激に応答していくつかの不揮発性抵抗状態の間で調整され得る何らかの材料を典型的に備える、抵抗変化素子を調整することによって情報を記憶する。例えば、抵抗変化素子セル内の各抵抗状態は、デバイスまたはアレイ内の回路をサポートすることによってプログラムおよび読み取りが可能なデータ値に対応することができる。
例えば、抵抗変化素子は、高抵抗状態（論理「０」に対応し得る）と低抵抗状態（論理「１」に対応し得る）の２つの抵抗状態を切り替えるように構成され得る。このようにして、１つの２進数字（ビット）のデータを格納するために抵抗変化素子を使用することができる。
または、別の例として、２ビットのデータを格納するために、４つの抵抗状態を切り替えるように抵抗変化素子を配置することができる。または、４ビットのデータを格納するために、８つの抵抗状態を切り替えるように抵抗変化素子を配置することができる。または、ｎビットのデータを格納するために、２ｎの抵抗状態を切り替えるように抵抗変化素子を配置することができる。
現在の技術水準では、抵抗変化素子アレイのアレイのセル密度を拡大して増加させる必要性が高まっている。しかしながら、技術水準内でますます小型の抵抗変化素子を提供する技術が開発されるにつれて、抵抗変化素子アレイ内の個々のアレイセルの物理的寸法は、特定の用途において、従来の抵抗変化素子アレイセル内で使用される選択回路の物理的寸法によって制限されるようになる。この目的のために、各セル内の現場選択回路または他の電流制御デバイスを必要とせずに、個々のアレイセルが迅速にアクセス（読み取り）または調整（プログラム）され得るように、抵抗変化素子のアレイを読み取りおよびプログラミングする方法が実現されるならば、有利になるであろう。
本開示は、抵抗変化素子のアレイをプログラムし、読み取るための動的方法に関し、より具体的には、各セル内の現場選択回路または電流制御回路を必要とせずにアレイ内のセルを迅速にプログラムまたは読み取ることができる方法に関する。
特に、本開示は、抵抗変化素子アレイ内の少なくとも１つの抵抗変化素子の抵抗状態を判定する方法を提供する。この方法は、最初に、複数のワード線と、複数のビット線と、複数の抵抗変化素子とを備える抵抗変化素子アレイを設けることを備える。抵抗変化素子アレイ内では、各抵抗変化素子は、第１の端子と第２の端子とを有する。各抵抗変化素子の第１の端子はワード線と電気的に接続され、各抵抗変化素子の第２の端子はビット線と電気的に接続される。この方法は抵抗変化素子アレイ内のすべてのビット線およびすべてのワード線を、予め選択された電圧レベルに同時に充電することをさらに備える。この方法は、抵抗変化素子アレイ内の１つのワード線を選択し、選択されたワード線を浮動させることを可能にし、他のすべてのワード線およびすべてのビット線を接地に駆動することをさらに備える。本方法は、選択されたワード線が、少なくとも１つの抵抗変化素子に対する少なくとも１つの読み取り電流値を測定するために、それらの抵抗変化素子を通って放電する場合に、選択されたワード線と電気的に接続されるそれらの抵抗変化素子を通る電流を観測するステップをさらに備える。この方法は、少なくとも１つの読み取り電流値から少なくとも１つの抵抗変化素子の抵抗状態を判定することをさらに備える。
本開示の一態様では、抵抗変化素子を読み取るためのこの方法は、選択されたワード線を少なくとも１つの抵抗基準素子を介して放電させることを可能にすることも備える。また、少なくとも１つの抵抗変化素子の抵抗状態は、少なくとも１つの読み取り電流値を、少なくとも１つの抵抗基準素子を介して測定された電流値と比較することによって判定される。
さらに、本開示はまた、抵抗変化素子アレイ内の少なくとも１つの抵抗変化素子の抵抗状態を調整する方法を提供する。この方法は、まず、抵抗変化素子アレイを設けることを備える。この抵抗変化素子アレイは、複数のワード線と、複数のビット線と、複数の抵抗変化素子とを備える。抵抗変化素子アレイ内では、各抵抗変化素子は、第１の端子と第２の端子とを有する。各抵抗変化素子の第１の端子はワード線と電気的に接続され、各抵抗変化素子の第２の端子はビット線と電気的に接続される。この方法は抵抗変化素子アレイ内のすべてのビット線およびすべてのワード線を、予め選択された電圧レベルに同時に充電することをさらに備える。この方法は、前記抵抗変化素子アレイ内の１つのワード線を選択し、選択されたワード（線）を接地に駆動し、他のすべてのワード線およびすべてのビット線を浮動させることを可能にすることをさらに備える。この方法は、少なくとも１つの抵抗変化素子に少なくとも１つのプログラミング電流をもたらすために、これらの抵抗変化素子を介して、選択されたワード線と電気的に接続する抵抗変化素子と電気的に接続するビット線を放電することをさらに備える。この方法では、少なくとも１つのプログラミング電流が、少なくとも１つの抵抗変化素子の電気抵抗を第１の抵抗状態から第２の抵抗状態に調整する。
本開示の別の態様では、抵抗変化素子の抵抗状態を調整するこの方法において、第１の抵抗状態は第２の抵抗状態よりも低い。
本開示の別の態様では、抵抗変化素子の抵抗状態を調整するこの方法において、第１の抵抗状態は第２の抵抗状態よりも高い。
本開示の別の態様では、抵抗変化素子の抵抗状態を調整するこの方法において、選択されたワード線と電気的に接続するすべての抵抗変化素子の抵抗状態が同時に調整される。
本開示の別の態様では、抵抗変化素子の抵抗状態を調整するこの方法において、第１の抵抗状態は第１の論理値に対応し、第２の論理状態は第２の論理値に対応する。
本開示の別の態様では、抵抗変化素子の抵抗状態を調整するこの方法において、選択されたワード線と電気的に接続するすべての抵抗変化素子は、選択されたワード線が放電した後に同じ論理値でプログラムされる。
さらに、本開示はまた、抵抗変化素子アレイ内の単一の抵抗変化素子の抵抗状態を調整する方法を提供する。この方法は、最初に、複数のワード線と、複数のビット線と、複数の抵抗変化素子とを備える抵抗変化素子アレイを設けることを備える。抵抗変化素子アレイ内では、各抵抗変化素子は、第１の端子と第２の端子とを有する。各抵抗変化素子の第１の端子はワード線と電気的に接続され、各抵抗変化素子の第２の端子はビット線と電気的に接続される。この方法は、まず、抵抗変化素子アレイ内のすべてのビット線およびすべてのワード線を、予め選択された電圧レベルに同時に充電することをさらに備える。この方法はさらに、抵抗変化素子アレイ内の１つのワード線および１つのビット線を選択し、選択されたワード線を浮動させることを可能にし、選択されたビット線を接地に駆動し、一方、他のワード線のすべてを接地に駆動し、他のビット線のすべてを電流制限経路を介して接地に引くことを備える。この方法は、選択されたワード線および選択されたビット線と電気的に接続する単一の抵抗変化素子を介して選択されたワード線を放電して、単一の抵抗変化素子を介してプログラミング電流をもたらすことをさらに備える。本開示のこの方法において、プログラミング電流は、単一の抵抗変化素子の電気抵抗を第１の抵抗状態から第２の抵抗状態に調整する。
本開示の別の態様では、単一の抵抗変化素子の抵抗状態を調整するこの方法において、第１の抵抗状態は第２の抵抗状態よりも低い。
本開示の別の態様では、単一の抵抗変化素子の抵抗状態を調整するこの方法において、第１の抵抗状態は第２の抵抗状態よりも高い。
本開示の別の態様では、単一の抵抗変化素子の抵抗状態を調整するこの方法において、第１の抵抗状態は第１の論理値に対応し、第２の論理状態は第２の論理値に対応する。
本開示の別の態様では、単一の抵抗変化素子の抵抗状態を調整するこの方法において、電流制限経路は、選択されていない抵抗変化素子を通る放電電流が、選択されていない抵抗変化素子の抵抗状態を調整するのに充分大きくなるのを防ぐのに充分である。
本開示の別の態様では、提示した動的プログラミングおよび読み取り方法において、抵抗変化素子は、２端子ナノチューブスイッチング素子である。
本開示の別の態様では、提示した動的プログラミングおよび読み取り方法において、抵抗変化素子は、金属酸化物メモリ素子である。
本開示の別の態様では、提示した動的プログラミングおよび読み取り方法において、抵抗変化素子は、相変化メモリ素子である。
本開示の別の態様では、提示した動的プログラミングおよび読み取り方法において、抵抗変化素子アレイは、メモリアレイである。
本開示の他の特徴および利点は、添付の図面に関連して以下に提供される本発明の以下の説明から明らかになるであろう。
図面において、
ＦＥＴ選択デバイスがアレイのセル内で使用される抵抗変化素子のアレイに対する例示的典型的なアーキテクチャを示す簡略図である。
ダイオード選択デバイスがアレイのセル内で使用される抵抗変化素子のアレイに対する例示的典型的なアーキテクチャを示す簡略図である。
選択デバイスまたは他の電流制限回路がアレイのセル内で使用されていない１−Ｒ抵抗変化素子セルのアレイに対する例示的典型的なアーキテクチャを示す簡略図である。
静的ＤＣプログラミングおよび読み取り動作の間に、図３Ａの１−Ｒ抵抗変化素子アレイアーキテクチャ内に存在する寄生電流を示す図である。
（図３Ａと同様に）選択デバイスまたは他の電流制限回路がアレイのセル内で使用されていない１−Ｒ抵抗変化素子セルのアレイに対する例示的なアーキテクチャを示す簡略図であるが、本開示の特定の実施形態の中で説明されるように、各ワード線に対する基準素子も含む。
１−Ｒ抵抗変化素子セルの３Ｄアレイのレイアウトを示す斜視図である。
図７Ｂ、図８Ｂ、および図９Ｂに対して参照される、抵抗変化素子アレイ内の４つの例示的な個別の１−Ｒ抵抗変化素子を示す図である。
抵抗変化素子アレイ内の選択されたワード線に関連するすべてのビットで動的ＲＥＡＤ動作を実行するための、本開示による方法を詳述するフローチャートである。
図７Ａに詳細に示すような、本開示の方法により実行される例示的動的ＲＥＡＤ動作中に図６の抵抗変化セルにもたらされる電気刺激を詳細に示す一連の波形図（７１０〜７９０）である。
抵抗変化素子アレイ内の選択されたワード線に関連するすべてのビットでマルチセル動的プログラミング動作を実行するための、本開示による方法を詳細に示すフローチャートである。
図８Ａで詳細に示すような、本開示の方法により実行される例示的マルチセル動的プログラミング動作中に図６の抵抗変化セルにもたらされる電気刺激を詳細に示す一連の波形図（８１０〜８８０）である。
抵抗変化素子アレイ内の１つのセルで単一セル動的プログラミング動作を実行するための、本開示による方法を詳細に示すフローチャートである。
図９Ａに詳細に示すような、本開示の方法により実行される例示的単一セル動的プログラミング動作中に図６の抵抗変化セルにもたらされる電気刺激を詳細に示す一連の波形図（９１０〜９８０）である。
抵抗変化素子アレイで本開示の動的プログラミング方法および動的ＲＥＡＤ方法を実行することが可能なアクセスおよびアドレス指定システムを示す簡易ブロック図である。
本開示は、抵抗変化素子アレイ、およびアレイ内の抵抗変化素子の抵抗状態をプログラミングおよび読み取るための方法に関する。以下で詳細に説明するように、本開示の動的プログラミングおよび読み取り方法は、１−Ｒ抵抗変化素子セルのアレイ内での使用に適している。（図３Ａおよび図４に示され、それらの図に関して以下で詳細に説明される）これらの１−Ｒ抵抗変化素子セルは、２端子抵抗変化素子のみからなり、何らの現場選択回路または他の電流制限経路も含まないことを特徴とする。本開示の動的プログラミングおよび読み取り方法は、まず、抵抗変化素子アレイ内のすべてのアレイ線を同時に事前充電することと、次いで、他のアレイ線を「浮動」させて、選択されたセルのみに放電電流を流すことを可能にしながら、特定のアレイ線を接地することを含む。このようにして、以下に詳細に記載するように、本開示の方法は、信頼性が高くて迅速にプログラムする、すなわち、第１の値から所望の第２の値に抵抗変化素子の抵抗状態を調整し、多くの従来のプログラミングおよび読み取り方法に固有の特定のデザインおよびレイアウト制限を必要とせず、読み取る、すなわち、アレイ内の１つまたは複数のセル内の抵抗変化素子の抵抗状態を判定するために使用することができる。
本開示の方法で説明するいくつかの処理ステップは、１つまたは複数のアレイ線が、所望の電圧レベルに充電された後、「浮動」されることを必要とする。本開示の範囲内では、アレイ線を「浮動」することは、その線を高インピーダンスで駆動する（または所望の電圧をライン上に駆動するために使用される回路素子から線を単純に切断する）ことであり、アレイ線の事前充電が、配線容量により一時的に保持されることに留意されたい。以下で詳細に示すように、この「浮動」技術は、本開示の動的プログラミング方法および動的読み取り方法で使用され、アレイセルを用いて現場で回路を選択する必要無く、選択されたセルを通るアレイ線放電経路を提供する（およびそのような経路が選択されていないセルを通ることを防止する）。
以下で詳細に説明するように、本開示は、アレイ内の抵抗変化素子にプログラミングする（すなわち、ＳＥＴ動作およびＲＥＳＥＴ動作を実行する）およびアクセスする（すなわち、ＲＥＡＤ動作を実行する）方法を教示する。本開示の特定の実施形態において、抵抗変化素子のアレイは、各抵抗変化素子の第１の端子が、ワード線に電気的に結合され、各抵抗変化素子の第２の端子が、ビット線に電気的に結合されるよう配置される。このようにして、そのような構成において、各抵抗変化素子は、特定のワード線およびビット線の組み合わせを介して一意的にアクセス可能である。（以下で詳細に説明する）図３Ａ、図４、および図５は、そのような抵抗変化素子アレイの例を提供する。本開示のいくつかの態様は、ローカルで、現場選択回路または電流制限デバイスを必要とせず、そのようなアレイ内で、抵抗変化素子をプログラミングし、アクセスするための（この場合も、以下で詳細に説明するような）方法を提供する。
この目的のために、本開示のいくつかの態様によるマルチセルプログラミング動作（すなわち、本明細書で定義されるＳＥＴまたはＲＥＳＥＴ動作）は、選択されたセルのグループに関連付けられたワード線を、必要なＳＥＴまたはＲＥＳＥＴ電圧に事前充電することを含む。アレイ内の他のワード線およびビット線は、同時に充電され、アレイ内のセルが事前充電処理ステップ中に電圧降下に陥らないようにする。アレイ内のすべてのワード線およびビット線が充分に充電されると、選択されたセルに関連するワード線は、高インピーダンスで駆動される。選択されたワード線に固有の配線容量は、事前充電されたプログラミング電圧を保持する。選択されたセルに関連するビット線は、接地に駆動され、保持されたプログラミング電圧を選択されたセルを介して放電することを可能にする。残りのビット線およびワード線は、選択されていないセルの両端の（選択されていないセルを介した）電圧降下（および、望ましくない電流）を防止するために必要とされるような電圧で（同時に）駆動されたままである。このようにして、抵抗変化素子アレイのＡＣ過渡挙動は、各アレイセル内のローカルの現場選択回路を必要とせずに、そのアレイ内の選択された抵抗変化素子セルのグループを介して動的プログラミング電流を選択的にもたらすために使用することができる。本開示によるこのマルチセルプログラミング方法は、以下の図８Ａおよび図８Ｂの説明でより詳細に記載する。
さらに、単一のセルプログラミング動作（すなわち、抵抗変化素子アレイ内の単一セルでのＳＥＴ動作またはＲＥＳＥＴ動作）もまた、本開示の方法を使用して実行することができる。マルチセルプログラミング動作に関して上記したように、選択されたセルに関連したワード線は、必要なＳＥＴまたはＲＥＳＥＴ電圧に事前充電され、一方、他のアレイ線は、プログラミング動作の前に、いずれかのアレイセルの両端の何らかの電圧降下を防止するために同時に充電される。すべての線が充分に充電する時間を有する場合、選択されたワード線は、高インピーダンスで駆動され、浮動することが可能となる。この場合も、印加されるプログラミング電圧は、線の固有の配線容量のために、選択されたワード線で保持される。次いで、選択されたセルと関連するビット線が、選択されたワード線に保持されたプログラミング電圧が、選択されたセルを介して放電されることを可能にするように、接地に駆動される。単一のセルプログラミング動作の場合、選択されたワード線と関連した他のセルと関連したビット線は、遠隔で（すなわち、例えば、アレイの外部に配置された駆動回路によって、またはアレイの外部のプルダウン抵抗を介して）電流制限される。このようにして、選択されたワード線に一時的に格納されたプログラミング電圧は、選択されたセルを介してのみ放電される。この方法はまた、非選択セルに関連するビット線のみを遠隔電流制限することによって、単一のワード線またはビット線に関連するセルのサブセットをプログラムするためにも使用することができる。この場合も、このようにして、抵抗変化素子アレイのＡＣ過渡挙動を用いて、そのアレイ内の単一の選択された抵抗変化素子セル（またはワード線もしくはビット線上のセルのサブセット）を介して選択的に動的プログラミング電流をもたらすことができる。本開示によるこの単一セルプログラミング方法は、以下の図９Ａおよび図９Ｂの説明でより詳細に説明する。
上記で簡単に紹介した本開示の方法（すなわち、プログラミング動作に関して上述したようなこの事前充電、浮動、および選択的放電方法）はまた、抵抗変化素子のアレイ内の選択されたセルに対するアクセス方法（すなわち、ＲＥＡＤ動作）を提供することもできる。そのようなアクセス動作は、以下の図７Ａおよび図７Ｂの説明の中でより詳細に記載される。本開示のいくつかの実施形態では、これらのＲＥＡＤ動作はまた、（例えば図４に示されるような）アレイ自体と共に基準素子を利用する。以下でより詳細に記載するように、選択された１つまたは複数のセルと同時にこれらの基準素子を介してＲＥＡＤ電圧（上述のように選択されたワード線で事前充電される）が放電される。このようにして、選択されたセル（または複数のセル）の電圧放電は、測定されてアレイ外部のいくつかの期待値と比較される代わりに、同じ環境内の基準素子の電圧放電と簡単に比較することができる。以下で説明するように、特定の用途では、このように基準素子を使用することにより、より高速かつ低電圧のＲＥＡＤ動作を提供することができる。本開示のアクセス方法におけるそのような基準素子の使用は、以下の図４、図７Ａ、および図７Ｂの説明でより詳細に記載する。
本開示の方法による抵抗変化素子のプログラミングおよびアクセス方法に関する前述の説明は、ワード線からビット線に流れるプログラミング電流および読み取り電流について記載しているが、本開示の方法はこれに関して限定されないことに留意されたい。実際には、以下で詳細に記載するように、プログラミング電流または読み取り電流は、選択された１つのセル（または、複数のセル）と関連したビット線で事前充電および浮動することができ、例えば、選択された１つのセル（または、複数のセル）と関連した１本のワード線（または、複数の線）が、ビット線からワード線に流れるプログラミング電流および読み取り電流を供給するために接地される。このように、本開示の方法は、バイポーラ（すなわち、二重極性）抵抗変化素子動作に適合するプログラミングおよびアクセス方法を提供する。
抵抗変化セルは、セル内に抵抗変化素子を使用して情報を記憶する。電気刺激に応じて、この抵抗変化素子は、少なくとも２つの不揮発性抵抗状態の間で調整することができる。典型的には、２つの抵抗状態、すなわち、低抵抗状態（典型的には、論理「１」、ＳＥＴ状態に対応する）、および高抵抗状態（典型的には、論理「０」、ＲＥＳＥＴ状態に対応する）を使用する。このようにして、抵抗変化素子セル内の抵抗変化素子の抵抗値は、１ビットの情報を記憶するために使用することができる（例えば、１ビットメモリ素子として機能する）。本開示の他の態様によれば、３つ以上の抵抗状態が使用され、単一のセルが２ビット以上の情報を格納することを可能にする。例えば、抵抗変化メモリセルは、その抵抗変化素子を４つの不揮発性抵抗状態の間で調整することができ、単一セル内に２ビットの情報を格納することができる。
本開示において、「プログラミング」という用語は、抵抗変化素子が初期の抵抗状態から新たな所望の抵抗状態に調整される動作を記載するために使用される。そのようなプログラミング動作は、ＳＥＴ動作を含むことができ、抵抗変化素子は、比較的高い抵抗状態（例えば、１０ＭΩ程度）から比較的低い抵抗状態（例えば、１００ｋΩ程度）に調整される。（本開示により定義されるような）そのようなプログラミング動作はまた、ＲＥＳＥＴ動作を含むことができ、抵抗変化素子は、比較的低い抵抗状態（例えば、１００ｋΩ程度）から比較的高い抵抗状態（例えば、１ＭΩ程度）に調整される。さらに、本開示によって定義される「ＲＥＡＤ」動作は、格納された抵抗状態を大きく変化させることなく抵抗変化素子の抵抗状態を決定する動作を記載するために使用される。
抵抗変化素子は、例えば、２端子ナノチューブスイッチング素子、相変化メモリ、金属酸化物メモリセル、または導電性ブリッジメモリ（ＣＢＲＡＭ）ならびに他の材料および設計を使用することができる。
抵抗変化素子（および、そのアレイ）は、電子機器（例えば、これらに限定するものではないが、携帯電話、デジタルカメラ、固体状態ハードドライブ、およびコンピュータ）内でデジタルデータを格納する（論理値を抵抗状態として格納する）ための不揮発性メモリデバイスとしての使用に適している。しかしながら、抵抗変化素子の使用は、メモリ用途に限定されない。実際に、本開示によって教示される抵抗変化素子のアレイおよび先進アーキテクチャは、論理デバイス内またはアナログ回路内で使用することもできる。
典型的には、抵抗変化素子は、素子の両端に電気刺激を印加することによって異なる抵抗状態の間で調整（プログラム）される。例えば、（特定の用途の必要性によって要求されるような）特定の電圧、電流、およびパルス幅の１つまたは複数のプログラミングパルスを抵抗変化素子の両端に印加して、抵抗変化素子の電気抵抗を、初期抵抗値から、新しい所望の抵抗値に調整することができる。１つの第２のプログラミングパルス（または、複数のパルス）を使用して、抵抗変化素子を、第１の初期抵抗状態に戻すように、または特定の用途に応じて、第３の抵抗状態にするように調整することができる。
さらに、抵抗変化素子の状態は、例えば、抵抗変化素子の両端にＤＣテスト電圧を印加し、抵抗変化素子を流れる電流を測定することによって判定することができる。用途によっては、この電流は、例えば、プログラマブル電源またはセンス増幅器などの電流フィードバック出力を有する電源を使用して測定することができる。他の用途では、この電流は、抵抗変化素子と直列に電流測定デバイスを挿入することによって測定することができる。
あるいは、抵抗変化素子の状態は、例えば、抵抗変化素子に固定直流電流を流し、抵抗変化素子の両端に生じる電圧を測定することによっても判定することができる。どちらの場合も、抵抗変化素子に印加される電気刺激は、素子の抵抗状態を変化させないように制限される。このようにして、ＲＥＡＤ動作は、抵抗変化メモリ素子の状態を決定することができる。
抵抗変化素子は、これらに限定するものではないが、金属酸化物、固体電解質、カルコゲナイドガラスのような相変化材料、およびカーボンナノチューブ織物などの、複数の材料から形成することができる。例えば、Ｂｅｒｔｉｎらによる米国特許第７，７８１，８６２号明細書は、参照により本明細書に組み込まれるが、第１および第２の導電性端子およびナノチューブ織物部材を備える２端子ナノチューブ・スイッチング・デバイスを開示している。Ｂｅｒｔｉｎは、複数の不揮発性抵抗状態の間でナノチューブ織物部材の抵抗率を調整する方法を教示している。少なくとも１つの実施形態では、第１および第２の導電性素子の少なくとも１つに電気刺激が印加され、前記ナノチューブ織物層に電流を流す。所定のパラメータの特定のセット内のこの電気刺激を慎重に制御することにより（Ｂｅｒｔｉｎの米国特許出願第７，７８１，８６２号明細書に記載されているように）、ナノチューブ部材の抵抗率は、比較的高い抵抗状態と比較的低い抵抗状態との間で繰り返し切り替えることができる。特定の実施形態では、これらの高および低抵抗状態を使用して、１ビットの情報を格納することができる。
組み込まれた参考文献に記載されているように、本明細書において本開示の場合に言及されるナノチューブ織物は、複数の相互接続されたカーボンナノチューブの層を備える。本開示において、ナノチューブの織物（または、ナノファブリック）、例えば、不織カーボンナノチューブ（ＣＮＴ）織物は、例えば、互いに対して不規則に配置された複数の絡まったナノチューブの構造を有してもよい。あるいは、またはさらに、例えば、本開示のためのナノチューブの織物は、ナノチューブのある程度の位置規則性、例えば、それらの長軸に沿ったある程度の平行性を有することができる。そのような位置的規則性は、例えば、ナノチューブのフラットアレイが、長さ１ナノチューブ、幅１０から２０ナノチューブのラフトでそれらの長軸に沿って一緒に配置されている比較的小規模なスケールで見出すことができる。他の例では、そのような位置規則性は、場合によっては、実質的に織物層全体に広がった、規則的なナノチューブの領域を有する、より大きなスケールで見出すことができる。そのようなより大きなスケールの位置規則性は、本開示にとって特に重要である。
本開示における抵抗変化セルおよび素子のいくつかの例は、カーボンナノチューブベースの抵抗変化セルおよび素子を具体的に参照するが、本開示の方法は、これに関して限定されない。実際、本開示の方法は、任意のタイプの抵抗変化セルまたは素子（これらに限定されないが、相変化および金属酸化物など）に適用可能であることは、当業者には明らかであろう。
図１を参照すると、抵抗変化素子アレイ１００用の例示的なアーキテクチャが、簡略化された概略図に示される。例示的なアーキテクチャ１００において、電界効果トランジスタ（ＦＥＴ）を各抵抗変化素子セル内で使用して、そのセルに選択機能を提供する。すなわち、ＦＥＴ素子（Ｑ００−Ｑｘｙ）は、選択されていない素子を絶縁しながら、所望の抵抗変化素子にアクセスする手段を提供する。
具体的には、図１に示すように、アレイ１００は、抵抗変化素子（ＳＷ００−ＳＷｘｙ）および選択素子（Ｑ００−Ｑｘｙ）をそれぞれ含む複数のセル（ＣＥＬＬ００−ＣＥＬＬｘｙ）を備える。抵抗変化アレイ１００内の個々のアレイセル（ＣＥＬＬ００−ＣＥＬＬｘｙ）は、以下で記載するように、ソース線（ＳＬ［０］−ＳＬ［ｘ］）、ワード線（ＷＬ［０］−ＷＬ［ｙ］）、およびビット線（ＢＬ［０］−ＢＬ［ｘ］）のアレイを使用して、読み取りおよびプログラミング動作のために選択される。
ワード線（ＷＬ［０］−ＷＬ［ｙ］）に印加される制御信号に応答して、個々のアレイセル内の選択デバイス（Ｑ００−Ｑｘｙ）が、抵抗変化素子（ＳＷＯＯ−ＳＷｘｙ）にアクセスするか、または電気的に絶縁することを可能にする。特定の個々のセル（例えば、ＣＥＬＬ００）には、所望のセルの選択ＦＥＴ（ＣＥＬＬ００に対するＱ００）をオンにするのに充分な電気的刺激で関連するワード線（ＣＥＬＬ００に対するＷＬ［０］）を駆動することによって、アクセスすることができる。選択された抵抗変化素子（ＣＥＬＬ００に対するＳＷ００）をプログラム（すなわち、ＳＥＴまたはＲＥＳＥＴ）または読み取るために必要な電気刺激は、その場合、選択されたセルと関連したビット線（ＣＥＬＬ［０］に対するＢＬ［０］）および選択線（ＣＥＬＬ００に対するＳＬ［０］）にわたって印加することができる。選択デバイス（この例ではＱ００）がイネーブルされると、導電経路が、ビット線と選択線との間に、選択された抵抗変化素子を介して設けられ、もたらされたプログラミングまたは読み取り刺激が、選択された抵抗変化素子（ＣＥＬＬ００に対するＳＷ００）のみの両端に駆動される。使用されているビット線および選択線に関連する他のセルは、別個のワード線上にあり、したがって、イネーブルされない。このようにして、図１の例示的な抵抗変化素子アレイアーキテクチャ１００は、アレイ内のすべてのセルに個別にアクセスして、アドレス指定し、アレイ内の任意のセルをプログラム（すなわち、ＳＥＴまたはＲＥＳＥＴ）または読み取るのに充分な電気刺激を直接印加する手段を提供する。
上記のように、図１の抵抗変化素子アレイアーキテクチャ１００は、各セルが３つの別個の制御線に応答することを要求するアクセスおよびアドレス指定方式を提供する。さらに、各セルは現場ＦＥＴ選択デバイスを含み、さらに、このＦＥＴ選択デバイスは、アレイ内で使用される抵抗変化素子によって必要とされるプログラミング電圧に耐えるのに充分に高い電力定格であることが必要である。これは、特定の用途において、使用される抵抗変化素子の物理的サイズと比較して、またはアレイセルの所望の物理的寸法境界と比較して、かなり大きいＦＥＴ選択デバイスをもたらす可能性がある。抵抗変化素子アレイが縮小され、セル密度が増加するにつれて、図１のアレイアーキテクチャ１００のこれらおよび他の設計要件は、特定の用途において、回路設計およびスケーリングの両方に対する著しい制限を示す可能性がある。
図２を参照すると、抵抗変化素子アレイ２００の第２の例示的なアーキテクチャが、簡略化された概略図に示される。例示的なアーキテクチャ２００において、ダイオードを各抵抗変化素子セル内で使用して、そのセルに選択機能を提供する。すなわち、ダイオード素子（Ｑ００−Ｄｘｙ）は、選択されていない素子を絶縁しながら、所望の抵抗変化素子にアクセスする手段を提供する。
具体的には、図２に示すように、アレイ２００は、複数のセル（ＣＥＬＬ００−ＣＥＬＬｘｙ）を備え、各セルは、選択素子（Ｄ００−Ｄｘｙ）と直列の抵抗変化素子（ＳＷ００−ＳＷｘｙ）を備える。抵抗変化素子アレイ２００内の個々のアレイセル（ＣＥＬＬ００−ＣＥＬＬｘｙ）は、以下で記載するように、ワード線（ＷＬ［０］−ＷＬ［ｙ］）およびビット線（ＢＬ［０］−ＢＬ［ｘ］）のアレイを使用して、読み取りおよびプログラミング動作のために選択される。
特定のバイアスを有するワード線（ＷＬ［０］−ＷＬ［ｙ］）およびビット線（ＢＬ［０］−ＢＬ［ｘ］）のアレイを駆動することによって、図２の抵抗変化素子アレイアーキテクチャ２００は、逆バイアスするか、または残りの選択されていないセルのセクションダイオードの間に何らの電圧降下も単にもたらさず、そのセルの選択ダイオードを順バイアスすることによって、選択されたアレイセルをイネーブルすることができる。たとえば、ＣＥＬＬ００にアクセスするために、ＢＬ［０］が接地（０Ｖ）に駆動されている間に、ＷＬ［０］に充分なＲＥＡＤ、ＳＥＴ、またはＲＥＳＥＴ電圧（または、電流）が印加される。
残りのワード線（ＷＬ［１］−ＷＬ［ｙ］）は、接地（０Ｖ）に駆動され、残りのビット線（ＢＬ［１］−ＢＬ［ｘ］）は、ＷＬ［０］に供給される同じ電圧で駆動される。このようにして、選択されたビット線（ＢＬ［０］）の残りのセル、すなわち、ＣＥＬＬ０１−ＣＥＬＬ０ｙ内の選択ダイオードは、バイアスされないままであり、各セルでは、関連するワード線および関連するビット線の両方で、０Ｖが観測される。同様に、選択されたワード線（ＷＬ［０］）の残りのセル、すなわちＣＥＬＬ１０−ＣＥＬＬｘ０内の選択ダイオードもバイアスされないままであり、それらのセルのそれぞれでは、関連するワード線および関連するビット線の両方で、印加されたプログラミングまたはＲＥＡＤ電圧が観測される。最後に、アレイ内の残りのセル、すなわち、ＣＥＬＬ１１−ＣＥＬＬｘｙ内の選択ダイオードは逆バイアスされ、それらのセルのそれぞれでは、関連するワード線で０Ｖが、および関連するビット線で印加されたプログラミング電圧またはＲＥＡＤ電圧が、観測される。このようにして、Ｄ００のみが順バイアスされ、印加されたプログラミングまたはＲＥＡＤ電圧（または、電流）が、選択された抵抗変化素子ＳＷ００上にのみ印加される。
上記のように、図２の抵抗変化素子アーキテクチャ２００は、各セルが、図１のアレイアーキテクチャ１００によって要求される３本の制御線と比較して、２本の別々の制御線のみに応答することを必要とするアドレス指定方式を提供する。これは、アーキテクチャおよびレイアウトの大幅な単純化を意味するが、図２のアレイアーキテクチャ２００は、依然として、各セルが現場選択デバイス（この場合は、ダイオード）を含むことを必要とする。図１のアレイアーキテクチャ１００のＦＥＴ選択デバイスと同様に、この選択ダイオードは、アレイ内で使用される抵抗変化素子が必要とするプログラミング電圧に耐えるのに充分高い定格電力でなければならず、これは、使用される抵抗変化素子が必要とするプログラミング電圧および電流より大きい逆バイアス定格を含む。図１のＦＥＴ選択デバイスと同様に、これは、特定の用途において、使用される抵抗変化素子の物理的サイズと比較して、またはアレイセルの所望の物理的寸法境界と比較して、かなり大きいダイオード選択デバイスをもたらす可能性がある。さらに、図２のアレイアーキテクチャ２００は、抵抗変化素子のバイポーラ動作を許容しない。すなわち、プログラミング（ＳＥＴおよびＲＥＳＥＴ）電流およびＲＥＡＤ電流は、一方向のみに印加することだけが可能であり、極性は、選択ダイオードの順バイアス方向と関連付けられる。特定の用途では、例えば、ビット線からワード線への抵抗変化素子を流れる電流でＳＥＴ動作が実行されて、ワード線からビット線に流れる電流でＲＥＳＥＴ動作が実行される、バイポーラ動作が、特定の抵抗変化素子技術または構成に対するプログラミング方式において望ましい。抵抗変化素子アレイが縮小され、セル密度が増加するにつれて、図２のアレイアーキテクチャ２００のこれらおよび他の設計要件は、特定の用途において、回路設計およびスケーリングの両方に対する著しい制限を示す可能性がある。
図３Ａを参照すると、抵抗変化素子アレイ３０１の第３の例示的なアーキテクチャが、簡略化された概略図に示される。例示的なアーキテクチャ３０１内では、選択デバイスまたは他の電流制限素子は、抵抗変化素子セル内では使用されない。すなわち、各セルは、２本の制御線（ワード線およびビット線）を介してアクセスされる抵抗変化素子のみからなる。
図２で詳細に述べたアレイアーキテクチャ２００と同様に、図３Ａのアレイアーキテクチャ３０１は、特定のバイアスでワード線およびビット線を駆動することによってアレイ内の個々の抵抗変化セルをアドレス指定することができる。個々のアレイセル（ＣＥＬＬ００−ＣＥＬＬｘｙ）内に何らの選択デバイスもない場合、アレイアーキテクチャ３０１へのアクセス動作は、選択されたアレイセルへの、プログラミング（ＳＥＴまたはＲＥＳＥＴ）またはＲＥＡＤ動作のために必要とされるような、充分な電気刺激をもたらさなければならず、同時に、アレイ内の他のセルが、それらの格納された抵抗状態を変化させる電気刺激を受けないようにしなければならない。
たとえば、図３Ａのアレイアーキテクチャ３０１内のＣＥＬＬ００にアクセスするために、ＢＬ［０］が接地（０Ｖ）に駆動されている間に、ＷＬ［０］に充分なＲＥＡＤ、ＳＥＴ、またはＲＥＳＥＴ電圧（または、電流）が印加される。残りのワード線（ＷＬ［１］−ＷＬ［ｙ］）と残りのビット線（ＢＬ［１］−ＢＬ［ｘ］）とは、ＷＬ［０］に供給される電圧（または電流）の半分で駆動される。このようにして、印加されたプログラミングまたはＲＥＡＤ電圧（または、電流）の半分のみが、選択されたビット線（ＢＬ［０］）の残りのセル、すなわち、ＣＥＬＬ０１−ＣＥＬＬ０ｙ内の、および選択されたワード線（ＷＬ［０］）の残りのセル、すなわち、ＣＥＬＬ１０−ＣＥＬＬｘ０内の、抵抗変化素子に印加される。すなわち、ＣＥＬＬ０１−ＣＥＬＬ０ｙではそれぞれ、関連するワード線の印加されたプログラミングまたはＲＥＡＤ電圧の半分および関連するビット線の０Ｖが観測され、ＣＥＬＬ１０−ＣＥＬＬｘ０では、関連するワード線の完全なプログラミングまたはＲＥＡＤ電圧が観測されるが、それらの関連するビット線では、プログラミングまたはＲＥＡＤ電圧の半分のみが観測される。アレイ内の残りのセル、すなわちＣＥＬＬ１１−ＣＥＬＬｘｙはバイアスされず、それらのセルのそれぞれでは、関連するワード線および関連するビット線の両方で印加されたプログラミングまたはＲＥＡＤ電圧（または電流）の半分が観測され、それらのセル内の抵抗変化素子の両端では何らの電圧降下も生じず、何らの電流も流れない。このようにして、印加されたプログラミングまたはＲＥＡＤ電圧は、選択された抵抗変化素子ＳＷ００上にのみ印加され、アレイ内の選択されていないセルの一部がアクセスおよびアドレス指定動作中に部分的にバイアスされるが、それらのセルに印加される電気刺激は、それらのセルの抵抗状態を変えたり、選択されたセルで実行されるプログラミングまたはＲＥＡＤ動作を妨害したりするのに充分ではない。
図３Ｂは、選択されたセル、および（図３Ａに対して上記したように）図３Ａの１−Ｒ抵抗変化素子アレイで実行される従来の静的ＤＣプログラミングまたはＲＥＡＤ動作中に選択されたセルに隣接するセルを通る電流を示す図３０２である。図３０２において、選択されたセル３１０は、ＷＬ１上に充分なプログラミング（ＳＥＴまたはＲＥＳＥＴ）またはＲＥＡＤ電圧（そのような電圧要件は、使用される抵抗変化素子の特定の用途またはタイプの特定の必要性によって判断される）を駆動し、ＢＬ１を接地（０Ｖ）に引き下げることによってアクセスされる。この印加された電気刺激に応答して、選択された抵抗変化セル３１０を介してＷＬ１からＢＬ１へプログラミング電流またはＲＥＡＤ電流３５０が生成される。さらに（図３Ａに関して上記で詳細に記載したように）、選択されていないワード線（ＷＬ０およびＷＬ２）および選択されていないビット線（ＢＬ０およびＢＬ２）には、ＷＬ１に印加される電圧のレベルの半分が印加される。このようにして、選択されていないセル３２１、３２３、３２６、および３２８は、バイアスされないままである（これらのセルのそれぞれでは、関連するビット線および関連するワード線の両方で印加されるプログラミングまたはＲＥＡＤ電圧の半分が観測される）。選択されていないセル３２２、３２４、３２５、および３２７は、ＷＬ１に印加される電圧の半分でバイアスされ、それらのセルを通る寄生電流３６０を生成する。上述のように、抵抗変化素子自体のプログラミング電圧、電流、および設計パラメータを慎重に選択することによって、これらの寄生電流３６０は、選択されていないセル３２２、３２４、３２５および３２７の抵抗状態を変更したり、選択されたセル３１０でのプログラミングもしくはＲＥＡＤ動作を妨げたりするのに不充分なままである。
上述のように、図３Ａで詳述したアレイアーキテクチャ３０１は、図２のアレイアーキテクチャ２００と同様に、図１のアレイアーキテクチャ１００が必要とする３本の制御線と比較して、２本の別個の制御線のみに各セルが応答することを必要とする回路構造を提供する。図３Ａで詳述されるようなさらなるアレイアーキテクチャ３０１は、各抵抗変化素子と共に現場で選択デバイスを必要とせず、アレイアーキテクチャ３０１は、バイポーラ動作を可能にする（すなわち、特定の用途または特定の抵抗変化素子技術の必要性に適するように、プログラミングまたはＲＥＡＤ電流が、ワード線からビット線に、またはビット線からワード線に流れることができる）。Ｂｅｒｔｉｎらの米国特許出願第１３／７１６，４５３号は、参照によりその全体が本明細書に組み込まれるが、抵抗変化素子アレイに対するこのタイプのアーキテクチャを教示し、そのようなアレイ内のセルをプログラミングおよび読み取るための（上記のように）いくつかの方法を説明する。米国特許出願公開第１３／７１６，４５３号では、Ｂｅｒｔｉｎは、この種類の抵抗変化素子セルを１−Ｒセルと称しており、この場合、アレイセルは２つの終端抵抗変化素子のみから成る。
図３Ａで詳述される、（米国特許出願公開第１３／７１６，４５３号においてＢｅｒｔｉｎにより説明される）この１−Ｒセルアレイアーキテクチャ３０１は、特定の用途のための回路アーキテクチャおよびレイアウトに対する（図１および図２のアレイアーキテクチャ１００および２００と比較して）さらなる著しい向上および単純化を示す。例えば、アレイアーキテクチャ３０１内のセルサイズのスケーリングは、抵抗変化素子自体の物理的寸法要件によってのみ制限される。さらに、各アレイセルは、１つのデバイス（抵抗変化素子それ自体）および２つの相互接続（抵抗変化素子の第１の端子に電気的に結合されたビット線、第２の端子に電気的に結合されたワード線）のみを含み、抵抗変化素子アレイの複雑度が大幅に削減され、特定の用途において、製造の容易性、コスト、スケーリング能力の向上、および回路集積化に関する多くの利点がもたらされる。したがって、図３に詳述されるような単純化されたアレイアーキテクチャ３０１（または、例えば、図４に示すアレイ構造などの、同様の変更例）は、技術の状態がより高密度の抵抗変化素子アレイを要求し続けるにつれて、強く望まれる。
しかしながら、アレイアーキテクチャ３０１（および、同様の変更例）が特定の用途において強く望まれるが、上記したような、図３Ａおよび図３Ｂに対して詳述した従来の静的ＤＣプログラミングおよび読み取り方法（および、Ｂｅｒｔｉｎの米国特許出願公開第１３／７１６，４５３号で述べられている方法）は、特定の用途において、抵抗変化素子アレイのレイアウトおよび設計に対する制限を提示する可能性がある。図３Ｂに関して記載した静的ＤＣプログラミングおよびＲＥＡＤ動作において固有の寄生電流３６０のために、例えば、特定の用途において、抵抗変化素子アレイ内に特定の設計制約が生じる可能性がある。例えば、そのようなプログラミング方法は、特定の用途において、特定の抵抗変化素子において使用される定格ＳＥＴおよびＲＥＳＥＴ抵抗値が、他のアーキテクチャ（例えば、図１および図２における１００および２００）において使用される抵抗変化素子と比較してかなりかけ離れていることを必要とする可能性がある。定格抵抗値におけるそのような広い範囲により、例えば、アレイのセルを構成する抵抗変化素子と共に使用されるナノチューブ織物またはカルコゲナイドブロックにおいて物理的寸法要件を生じる可能性がある。
さらに、別の例では、抵抗変化素子アレイ内で使用されるビット線およびワード線の長さは、特定の用途において、部分的には、図３Ｂで詳述した寄生電流３６０により制限される可能性がある。非常に長いアレイ線に固有のキャパシタンスは、この場合も、特定の用途において、線自体が必要な電圧まで充電するので、選択されていないセルをこれらの小電流が流れることを可能にすることができる。これらの寄生電流値は、必要なプログラミング電流と比較してその大きさが小さい可能性があるが、例えば、長期の電流は、アレイ設計内で慎重に考慮しなければ、選択されていないセルに格納される抵抗値を変更するか、またはプログラミング動作もしくはＲＥＡＤ動作を抑制し、そうでなければ、悪影響を及ぼすのに充分である可能性がある。そのような制限により、特定の用途では、ビット線およびワード線を、配線容量を低減するために特定の長さに制限する必要がある。
別の例では、図３Ｂで詳述したアクセスおよびアドレス指定方法は、特定の用途において、他の抵抗変化素子アレイアーキテクチャ（例えば、図１および図２における１００および２００）と比較して、より高いＳＥＴ、ＲＥＳＥＴ、およびＲＥＡＤ電流を必要とする可能性がある。例えば、図３Ｂに示す寄生電流３６０の多くは、同じドライバ回路、すなわちＷＬ１のプログラミング電圧を駆動する外部回路によって駆動される。図２に示すようなアレイアーキテクチャにおいて、例えば、選択されたセルのみがバイアスされてイネーブルされ、供給された電流全体が選択された抵抗変化素子を流れる。しかしながら、図３Ｂに示すように、図３Ａに示すようなアレイ構造（アレイセルは、選択要素を含まない）内で従来の静的ＤＣプログラミングまたはＲＥＡＤ方法を使用して、供給されたプログラミングまたはＲＥＡＤ電流が、選択されたセルだけでなく、選択されたビット線および選択されたワード線の選択されていないセルの多くを通って、駆動される。したがって、選択されたセルを通る実効電流は、これらの特定の用途において、他のアーキテクチャに比べて大幅に低減させることができる。すなわち、例えば、特定の用途および図３Ｂで詳述したアクセスおよびアドレス指定方法を使用する抵抗変化素子技術で必要とされる充分なＲＥＡＤ電流を提供するために、充分に高いＲＥＡＤ電流（または、電圧）が、アクセスおよびアドレス指定方法において固有の寄生電流を構成するために、ＷＬ１で供給される必要がある。そのような電力要件が増加することは、特定の用途において望ましくない可能性がある。
上記で詳述したように、図３Ａ（および、同様の変形例）の１−Ｒ抵抗変化素子アレイアーキテクチャ３０１は、設計および製造の容易さ、ならびにコストおよびスケーリング考察に対して多くの有用性をもたらし、他のタイプのアレイアーキテクチャ（例えば、これらに限定するものではないが、図１および図２におけるアレイアーキテクチャ１００および２００）のために開発された静的ＤＣプログラミング方法は、特定の用途においてそのようなアレイ構造の有効性を制限する可能性がある望ましくない制限をもたらす可能性がある。この目的を達成するために，本開示は、何らの選択デバイス（または、他の電流制限要素）も（例えば、図３Ａで詳述されるような）アレイセル内で使用されない１−Ｒ抵抗変化素子アレイアーキテクチャと共に使用するのに適した動的アクセスおよびアドレス指定方法を提供する。この動的アクセスおよびアドレス指定方法は、図３Ｂに関して説明した方法に対して上記した制限を受けることなく、そのようなアーキテクチャ内でＳＥＴ、ＲＥＳＥＴ、およびＲＥＡＤ動作を実行するために使用することができる。この動的アクセスおよびアドレス指定方法は、以下の図６、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、および図９Ｂの説明で詳細に記述される。
ここで図４を参照すると、図３Ａで詳述した１−Ｒアレイアーキテクチャの変更例が、簡易化した概略図で示される。この変更されたアレイアーキテクチャ４００は、図３Ａに示されるアレイアーキテクチャ３０１の変形として提示され、本開示の動的プログラミングおよび動的読み取り方法での使用によく適している。
アレイアーキテクチャ４００は、図３Ａの構造アレイアーキテクチャ３０１においてほぼ同一である。１−Ｒアレイセル（ＣＥＬＬ００−ＣＥＬＬｘｙ）のそれぞれは、単一の抵抗変化素子（ＳＷ００−ＳＷｘｙ）のみで構成され、現場選択デバイスや他の電流制限デバイスはアレイセル内で使用されない。各セル（ＣＥＬＬ００−ＣＥＬＬｘｙ）は、ワード線（ＷＬ［０］−ＷＬ［ｙ］）とビット線（ＢＬ［０］−ＢＬ［ｘ］）の２つの線のみに応答してアドレス指定され、アクセスされる。（図３のアレイアーキテクチャ３０１と比較して）アレイアーキテクチャ４００における変更の１つは、基準抵抗素子（ＲＲＥＦ０−ＲＲＥＦｙ）および基準ビット線（ＢＬ＿ＲＥＦ）の追加である。これらの基準要素は、本開示の動的ＲＥＡＤ方法の少なくとも１つの態様において使用され、それらの機能は、以下の図７Ａおよび図７Ｂの記述において詳細に説明する。
図５は、３Ｄ抵抗変化素子アレイ５００の斜視図である。抵抗変化素子アレイ５００は、３次元に（ｘ、ｙ、ｚ軸に沿って）配置された１−Ｒ抵抗変化セルからなる。ビット線（５４２ａ、５４４ａ、５４６ａ、および５４８ａ）の第１の層がｙ軸に沿って配置され、ワード線（５３２ａ、５３４ａ、５３６ａ、および５３８ａ）の第１の層がｘ軸に沿って、ビット線のこの第１の層の上部に配置される。ビット線（５４２ａ、５４４ａ、５４６ａ、および５４８ａ）およびワード線（５３２ａ、５３４ａ、５３６ａ、および５３８ａ）のこれらの第１の２つの層の間に、抵抗変化素子５１０の第１の層が配置され、１つの抵抗変化素子は各ワード線およびビット線が交差するところに配置される。抵抗変化素子は、それぞれ、第１の導電素子５１２と第２の導電素子５１４との間に配置された抵抗変化材料５１６（ナノチューブ織物層または相変化材料のブロックなどであるが、これらに限定されない）からなる。特定の用途において、これらの第１および第２の導電素子（それぞれ、５１２および５１４）を使用して、アレイ線（ワードまたはビット線）と実際の抵抗変化材料５１６との間に導電経路を設けることが望ましい。しかしながら、これらの導電素子（５１２および５１４）は、あらゆる用途で必要とされるわけではない。例えば、アレイ線に使用される材料、抵抗変化素子５１６に対して選択される特定の材料、ならびに使用されるレイアウトおよび製造方法に応じて、特定の用途において、抵抗変化材料ブロックが、アレイ線自体に直接接続する方がより好都合である可能性がある。したがって、第１および第２の導電素子（それぞれ、５１２および５１４）を含むことは、１−Ｒ抵抗変化素子アレイのアーキテクチャに関して限定するものとみなされるべきではない。
ワード線の第１の層の上に、ｙ軸に沿って、ビット線（５４２ｂ、５４４ｂ、５４６ｂ、および５４８ｂ）の第２の層が配置される。ビット線（５４２ｂ、５４４ｂ、５４６ｂ、および５４８ｂ）の第２の層およびワード線（５３２ａ、５３４ａ、５３６ａ、および５３８ａ）の第１の層の間に、抵抗変化素子５１０の第２の層が配置され、１つの抵抗変化素子は各ワード線およびビット線が交差するところに配置される。ワード線（５３２ｂ、５３４ｂ、５３６ｂ、および５３８ｂ）の第２の層が、ビット線（５４２ｂ、５４４ｂ、５４６ｂ、および５４８ｂ）の第２の層の上でｘ軸に沿って配置され、抵抗変化素子５１０の第３の層が配置され、１つの抵抗変化素子は各ワード線およびビット線が交差するところに配置される。このようにして、４８個の１−Ｒ抵抗変化素子セルのアレイが、従来の２Ｄアレイ構造内の僅か１６個のアレイセルのアレイに使用される本質的に同じ断面積内に配置される。
図５で詳述するような３Ｄアレイ構造は、スケーリングおよびアレイセル密度の点で非常に望まれる。（図３Ａおよび図４に関して詳細に記載したように）比較的単純な１−Ｒセルアーキテクチャは、そのような３Ｄ構造によく適しており、多くの製造上および機能上の利点をもたらす。さらに、本開示の動的アクセスおよびアドレス指定方法は、そのような複雑なアレイ構造に特によく適している。以下で（図６、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂに対して）詳細に説明するように、本開示の動的プログラミングおよびＲＥＡＤ方法は、（上記図３Ｂに対して説明したような）静的ＤＣ方法に固有の設計制限の多くを取り除く。したがって、特定の用途において、本開示の方法は、図５で示すような複雑なアレイ構造での使用によく適している。
図６を参照すると、抵抗変化素子アレイの４つの１−Ｒセル（６５０、６６０、６７０、および６８０）が、斜視図で詳細に示される。これらの４つの抵抗変化素子セル（６５０、６６０、６７０、および６８０）は、本開示の方法による例示的な動的ＲＥＡＤおよび動的プログラミング動作を示すために、（図７Ｂ、図８Ｂおよび図９Ｂの説明において）基準として使用される。
図６に示すような抵抗変化素子アレイは、図４で詳述したようなアレイ構造を使用する１−Ｒ抵抗変化素子セルのアレイである。ワード線６３０−６３５は、図４におけるＷＬ［０］−ＷＬ［ｙ］と類似しており、ビット線６４０−６４４は、図４におけるＢＬ［０］−ＢＬ［ｙ］に類似している。図４のアレイ構造４００内に示されているように、各交差点において、これらのワード線（６３０−６３５）およびビット線（６４０−６４４）の各交差点は、１−Ｒ抵抗変化素子セル（図４のＣＥＬＬ００−ＣＥＬＬｘｙに類似）であり、抵抗変化素子の１つの端子がワード線に電気的に結合し、他の端子がビット線に電気的に結合する。ビット線６４５は、図４におけるＢＬ＿ＲＥＦに類似しており、各交差点において、ビット線６４５とワード線（６３０−６３５）との交差点では、基準抵抗素子（図４におけるＲＲＥＦ０−ＲＲＥＦｙに類似する）が存在する。
図６の斜視図での拡大部に示される４つの例示的なセル（６５０、６６０、６７０、および６８０）は、ＷＬ０、ＷＬ１、ＢＬ０、およびＢＬ１（それぞれ６３０、６３１、６４０、および６４１）に応答するように示されている。したがって、例示的セル６５０は、ＣＥＬＬ００とラベル付けされ、ＷＬ０（６３０）およびＢＬ０（６３０）に応答し、例示的セル６６０は、ＣＥＬＬ０１とラベル付けされ、ＷＬ０（６３０）およびＢＬ１（６４１）に応答し、例示的セル６７０は、ＣＥＬＬ１０とラベル付けされ、ＷＬ１（６３１）およびＢＬ０（６４０）に応答し、例示的セル６８０は、ＣＥＬＬ１１とラベル付けされ、ＷＬ１（６３１）およびＢＬ１（６４１）に応答する。これらのセルおよびそれらの関連するアレイ線は、図７Ｂ、図８Ｂ、および図９Ｂにそれぞれ詳述する例示的動的ＲＥＡＤおよび動的プログラミング動作で参照される。さらに、図７Ｂは、基準素子ＲＲＥＦ１に印加される電圧および電流の波形を示す。基準素子ＲＲＥＦ１は、図６には明示的に示されてはいないが、ＷＬ１（ワード線６３１）および基準ビット線６４５の交差点に位置する抵抗基準素子であり、図４におけるＲＲＥＦ１に類似する。
図７Ａおよび図７Ｂを参照すると、抵抗変化素子アレイ内の１つまたは複数のセルを動的に読み取るための本開示による方法が示される。図７Ａは、本開示の方法による動的ＲＥＡＤ動作を詳述するフローチャート７００である。図７Ｂは、図７Ａで説明する、本開示の方法による、例示的な動的ＲＥＡＤ動作を示す一連の波形図である。図７Ｂでの波形は、図６におけるＣＥＬＬ１０（６７０）およびＣＥＬＬ１１（６８０）（どちらのセルも同時に読み込まれる）の例示的な動的ＲＥＡＤ動作を詳述し、（図７Ａに詳述したような）本開示の動的ＲＥＡＤ方法の非限定の説明的な例として働くことが意図される。上記で詳細に記載したように、この動的ＲＥＡＤ動作は、図３Ａ、図４、図５、および図６に示し、それらのアレイ構造の同様の変更例などの、１−Ｒ抵抗変化素子セルのアレイ内のアクセスおよびアドレス指定素子によく適している。
第１の処理ステップ７０１において、アレイ内のすべてのワード線およびビット線は、必要なＲＥＡＤ電圧に同時に事前充電される。これにより、アレイ線の事前充電（処理ステップ７０１）中にアレイ内のセルのいずれにも電圧降下（または、電流フロー）が発生しない。すなわち、アレイ内のすべてのセルでは、事前充電処理中に、それらの関連するワード線および関連するビット線で本質的に同じ電圧が観測される。
図７Ｂを参照すると、この事前充電処理ステップ（図７Ａの７０１）は、波形７１０によって表されるクロック信号の最初の４サイクルにわたって実行される。このクロック信号波形７１０は、図７Ｂの波形に含まれており、本開示の動的ＲＥＡＤ方法を実行するプロセッサ制御素子（これらに限定されないが、マイクロプロセッサ、マイクロコントローラ、ＦＰＧＡ、またはＣＰＬＤ）に対して印加された信号および処理ステップのタイミングを表す。これらの最初の４つのクロックサイクルにわたって、（波形７３０に関連する）ＷＬ０、（波形７４０に関連する）ＢＬ０、（波形７３１に関連する）ＷＬ１、（波形７４１に関連する）ＢＬ１は同時に充電し、４本すべての線が、（特定の用途で使用される抵抗変化素子の必要性によって決定される）必要なＲＥＡＤ電圧になるまで本質的に同じ電圧レベルを追跡する。したがって、４つのセルすべて、すなわち、ＣＥＬＬ００（波形７５０に関連する）、ＣＥＬＬ０１（波形７６０に関連する）、ＣＥＬＬ１０（波形７７０に関連する）、およびＣＥＬＬ１１（波形７８０に関連する）の両端の、それらを通る電圧および電流は、事前充電処理ステップ（図７Ａの７０１）の期間中はほぼゼロである。
次の処理ステップ７０２において、選択されたワード線、すなわち、ＲＥＡＤ対象の抵抗変化素子アレイ内の１つまたは複数のセルに関連するワード線が浮動し、残りのワード線が、接地（０Ｖ）まで駆動される。アレイ内のすべてのビット線もまた、接地（０Ｖ）に引き下げられる。次いで、次の処理ステップ７０３において、選択されたワード線により、関連した抵抗変化素子を介して放電されることが可能となる。次の処理ステップ７０４において、選択されたワード線が放電される場合（処理ステップ７０３）、各セルを流れる電流が観測および解析され、それにより、各セル内の抵抗変化素子の抵抗状態が判定される。すなわち、比較的高い抵抗状態で構成される抵抗変化素子は、この放電処理中に比較的低い電流を示し、比較的低い抵抗状態で構成された抵抗変化素子は、比較的高い電流を示す。
図７Ｂを参照すると、この放電処理ステップ（図７Ａの７０２）は、第４および第６のクロックサイクルの間で実行される（この場合も、基準クロック波形７１０を参照）。図７Ｂに詳述されている例示的な動的ＲＥＡＤ動作が、ＣＥＬＬ１０およびＣＥＬＬ１１の抵抗状態を決定することを意図される場合、ＷＬ０、ＢＬ０、およびＢＬ１は、接地（０Ｖ）に引き下げられ、ＷＬ１は浮動される。ＷＬ０、ＢＬ０、およびＢＬ１がすべて接地（０Ｖ）に同時に引き下げられると、（波形７５０および７６０に示されるように）ＣＥＬＬ００およびＣＥＬＬ０１の間で実質的に電圧降下は生じず、またはその間で実質的に電流が生じない。両方のセルでは、ＲＥＡＤ動作中、関連するワード線およびビット線でほぼ同じ電圧が観測される。しかしながら、ＷＬ１は、ＣＥＬＬ１０およびＣＥＬＬ１１を介して、それぞれ、ＢＬ０およびＢＬ１に放電され（ＢＬ０およびＢＬ１はどちらも０Ｖ）、図７Ａの処理ステップ７０３に対応する。
次の処理ステップ７０４をより良好に説明するために、図７Ｂの例示的な動的ＲＥＡＤ動作において、ＣＥＬＬ１０は、比較的高い抵抗状態で構成されると想定され、ＣＥＬＬ１１は比較的低い抵抗状態で構成されると想定される。ＷＬ１が放電すると（図７Ａにおける処理ステップ７０３）、電圧降下が、それぞれ、波形７７０および７８０で示すように、ＣＥＬＬ１０（ＷＬ１とＢＬ０との間の電圧差）およびＣＥＬＬ１１（ＷＬ１とＢＬ１との間の電圧差）の両方で観測される。これら両方のセルの抵抗状態は、ＷＬ１の放電中に各セルを流れる電流を観測することによって同時にＲＥＡＤされる（図７Ａの処理ステップ７０４）。この観測または測定された電流は、読み取られるアレイセルに対する「読み取り電流」であり、アレイセルを有する抵抗変化素子の抵抗状態を示し、および拡張することにより、そのような抵抗変化素子に格納された論理値を示す。波形７７０を参照すると、比較的低い電流が観測されることは、ＣＥＬＬ１０が比較的高い抵抗状態（または、ＲＥＳＥＴ状態）で構成されていることを示す。波形７８０を参照すると、比較的高い電流が観測されることは、ＣＥＬＬ１１が比較的低い抵抗状態（または、ＳＥＴ状態）で構成されていることを示す。
波形７９０は、（図６における）ワード線６３１と基準ビット線６４５の交差点に位置し、図４のＲＲＥＦ１と類似する抵抗基準素子（ＲＲＥＦ１）の両端の電圧、およびそのような抵抗基準素子（ＲＲＥＦ１）を通る電流を示す。図７Ｂには示していないが、図６の基準ビット線６４５での電圧波形は、図７Ａの処理ステップと一致するようなＢＬ０の波形と同一であると考えることができる。図７Ｂの例示的なＲＥＡＤ動作において、ＲＲＥＦ１は、ＳＥＴ条件の公称抵抗値とＲＥＡＥＴ条件の公称抵抗値との間の抵抗値を有するように選択される。（上記したような）例示的な動的ＲＥＡＤ動作の間、ＷＬ１がＣＥＬＬ１０およびＣＥＬＬ１１を介して放電すると（図７Ａにおける処理ステップ７０３）、ＲＲＥＦ１を介しても放電される。また、ＲＲＥＦ１の電気抵抗は、ＳＥＴの公称電気抵抗とアレイ内で使用される特定の抵抗変化素子のＲＥＳＥＴ条件との間の点に固定されるよう選択されるので、ＲＲＥＦ１を介して観測される電流（波形７９０）は、ＣＥＬＬ１０を通る電流（波形７７０）とＣＥＬＬ１１を通る電流（波形７８０）との間のどこかに観察される。
特定の用途において、（図４に示し、図７Ｂでの波形７９０に関して説明したような）、このような抵抗基準素子の使用により、ＲＥＡＤ動作中、選択された抵抗変化素子セルに格納された抵抗状態を判定するための手段を提供することができる。例えば、抵抗変化素子アレイの外部に電流センス増幅器のアレイを使用すると、ビット線（ＢＬ０およびＢＬ１）のそれぞれの放電電流は、ＷＬ１の放電中にリアルタイムでＲＲＥＦ１での放電電流と比較することができる。これらの電流センス増幅器に応答する回路は、その場合、（この例示的な動的ＲＥＡＤ動作では、ＣＥＬＬ１１に対する場合のように）ビット線を流れる電流がＲＲＥＦ１を流れる電流より大きい場合、第１の論理値でラッチし、（この例示的な動的ＲＥＡＤ動作では、ＣＥＬＬ１０に対する場合のように）ビット線を流れる電流がＲＲＥＦ１を流れる電流より小さい場合、第２の論理値でラッチすることができる。論理値にラッチされるこれらは、当然、ＣＥＬＬ１０およびＣＥＬＬ１１に格納された実際の論理値を示す。このようにして、放電電流のごくわずかな差異は、アレイセルを用いて現場での追加の回路要素を必要としなくても、信頼性があり、迅速に感知することができる。特定の用途において、この精度により、（例えば、図１、図２、図３Ａ、および図３Ｂに関して記載したような、従来の静的ＤＣアクセスおよびアドレス指定方法と比較して）著しく低いＲＥＡＤ電圧および電流、および著しく早いＲＥＡＤタイミングの使用を可能にすることができる。
上述したような抵抗基準素子（ＲＲＥＦ１など）の使用は特定の用途において利益をもたらすことができるが、本開示の方法は、これに関して限定されないことに留意されたい。実際には、抵抗基準素子の使用は、図７Ａで詳述し、上記したような、ＲＥＡＤ動作で要求されない。抵抗基準素子ＲＲＥＦ１の使用は、処理ステップ７０４に関して、非限定的な例としてのみ論じられる。図７Ａに詳述される動的ＲＥＡＤ動作を参照して説明した本開示の方法は、ＲＥＡＤされている各セルを通る放電電流が観測されることのみを必要とする。そのような観測は実行することができるが、特定の用途の必要性に恩恵をもたらす。例えば、（抵抗変化素子アレイの外部に位置する）アレイ内のビット線での電圧レベルを駆動する電流感知電源回路を使用して、選択されたセルを通り、アレイのビット線に放電される読み取り電流を感知することができる。別の例において、外部基準素子を使用して、上記のＲＲＥＦ１の説明と同様の機能を提供することができる。
図７Ａで説明されて、図７Ｂの例示的な動的ＲＥＡＤ動作で使用される、動的ＲＥＡＤ方法が、選択されたワード線でのすべてのアレイセルでのＲＥＡＤ動作を同時に実行するが、本開示の方法は、この点に限定されないことに留意すべきである。実際に、図７Ａに詳述される動的ＲＥＡＤ方法は、特定のワード線上の単一のセルまたはセルのサブセットをアドレス指定してＲＥＡＤするために使用することができる。図７Ａの処理ステップ７０２、７０３、および７０４における選択されていないセルのビット線を流れる電流を制限することによって、選択されていないセルを流れる放電電流が、選択されていないセルをあまり流れないように制限することができる。このようにして、ワード線に印加されたＲＥＡＤ電流は、大部分がＲＥＡＤ動作のために選択された１つまたは複数のセルを通って導かれる。これらの選択されていないビット線での電流を制限することは、例えば、選択されていないビット線を、プルダウン抵抗を介して接地（０Ｖ）に引き下げ、選択されたビット線を直接接地することによって行うことができる。（本開示の動的アクセスおよびアドレス指定方法に対する）この個々のセル選択機能は、例示的な抵抗変化素子アレイ内の単一セルで実行される動的プログラミング動作を示す、図９Ｂの説明においてより詳細に示され、記載される。
最終処理ステップ７０５において、選択されたワード線（ＷＬ１）は放電を終了し、すべてのワード線およびビット線は接地（０Ｖ）であり、アレイは次のアクセスまたはアドレス指定動作の準備が完了している。図７Ａおよび図７Ｂは、単一の極性（ワード線からビット線へ）で流れるＲＥＡＤ電流を示しているが、本開示の方法はこれに限定されないことに留意されたい。実際に、図７Ａで詳述される動的ＲＥＡＤ動作はまた、すべてのワード線を接地し、選択されたビット線を浮動することによって、実行することができる。これにより、ＲＥＡＤ電流が、ビット線からワード線に流れる（図７Ｂの例示的な動的ＲＥＡＤ動作で示されるのとは反対の極性）。すなわち、本開示の動的ＲＥＡＤ方法は、抵抗変化素子アレイ内のバイポーラ動作によく適している。
ここで図８Ａおよび図８Ｂを参照すると、抵抗変化素子アレイ内の複数のセルを動的にプログラミングするための本開示による方法が示される。図８Ａは、本開示の方法による、抵抗変化素子アレイ内の複数のセルでの動的プログラミング動作を詳述するフローチャート８００である。図８Ｂは、図８Ａで記載する、本開示の方法による、例示的な動的プログラミング動作を示す一連の波形図である。図８Ｂでの波形は、図６におけるＣＥＬＬ１０（６７０）およびＣＥＬＬ１１（６８０）（どちらのセルも同時にプログラミングされる）の例示的な動的プログラミング動作を詳述し、（図８Ａに詳述したような）本開示の動的プログラミング方法の非限定の説明的な例として働くことが意図される。上記で詳細に説明したように、この動的プログラミング動作は、図３Ａ、図４、図５、および図６に示し、それらのアレイ構造の同様の変更例などの、１−Ｒ抵抗変化素子セルのアレイ内の素子にアクセスおよびアドレス指定するのに適している。
第１の処理ステップ８０１において、アレイ内のすべてのワード線およびビット線は、必要なプログラミング電圧に同時に事前充電される。このプログラミング電圧は、アレイ内で使用される抵抗変化素子の電気抵抗を第１の抵抗状態から第２の抵抗状態に調整するのに充分なプログラミング電流をもたらすよう（特定の用途の必要性およびアレイ内で使用されている抵抗変化素子のタイプによって決定されるように）選択される。すなわち、この選択されるプログラミング電圧は、選択されたアレイセルをＳＥＴ（抵抗変化素子を、比較的高い抵抗状態から比較的低い抵抗状態に調整する）またはＲＥＳＥＴ（抵抗変化素子を、比較的低い抵抗状態から比較的高い抵抗状態に調整する）するのに充分である。このプログラミング電圧がアレイのすべてのビット線およびワード線に同時に印加されると、電圧降下（または、電流）は、アレイ線の事前充電（処理ステップ８０１）中にアレイ内のいずれのセルにも発生しない。すなわち、アレイ内のすべてのセルでは、事前充電処理中に、それらの関連するワード線および関連するビット線で本質的に同じ電圧が観測される。
図８Ｂを参照すると、この事前充電処理ステップ（図８Ａの８０１）は、波形８１０によって表されるクロック信号の最初の４サイクルにわたって実行される。図７Ｂにおける波形７１０と同様に、このクロック信号波形８１０は、図８Ｂの波形に含まれており、本開示の動的プログラミング方法を実行するプロセッサ制御素子（これらに限定されないが、マイクロプロセッサ、マイクロコントローラ、ＦＰＧＡ、またはＣＰＬＤ）に対して印加された信号および処理ステップのタイミングを表す。これらの最初の４つのクロックサイクルにわたって、（波形８３０に関連する）ＷＬ０、（波形８４０に関連する）ＢＬ０、（波形８３１に関連する）ＷＬ１、（波形８４１に関連する）ＢＬ１は同時に充電し、４本すべての線が、（特定の用途で使用される抵抗変化素子の必要性によって決定される）必要なプログラミング電圧になるまで本質的に同じ電圧レベルを追跡する。したがって、４つのセルすべて、すなわち、ＣＥＬＬ００（波形８５０に関連する）、ＣＥＬＬ０１（波形８６０に関連する）、ＣＥＬＬ１０（波形８７０に関連する）、およびＣＥＬＬ１１（波形８８０に関連する）の両端の、それらを通る電圧および電流は、事前充電処理ステップ（図８Ａの８０１）の期間中はほぼゼロである。
次の処理ステップ８０２において、選択されたワード線、すなわち、プログラム対象の抵抗変化素子アレイ内のセルと関連したワード線が、接地（０Ｖ）に駆動され、選択されていないワード線が浮動することが可能となる。アレイ内のすべてのビット線もまた浮動することが可能となる。次いで、次の処理ステップ８０３において、アレイ内の選択されたセルに関連する浮動ビット線は、選択されたセルを介して接地（０Ｖ）の唯一のワード線である選択されたワード線に放電することが可能となり、選択されたセルを通るプログラミング電流を誘導する。このプログラミング電流は、選択されたセル内の抵抗変化素子を、初期の抵抗状態から所望の第２の抵抗状態に（例えば、ＳＥＴまたはＲＥＳＥＴ条件のいずれかに）調整するのに充分である。選択されていないセルに関連するビット線およびワード線がプログラミング動作中にほぼ同じ電圧のままであるので、アレイ内の選択されていないセルに電流は流れない。
図８Ｂを参照すると、このプログラミング電流処理ステップ（図８Ａの８０３）は、第４および第６のクロックサイクルの間で実行される（この場合も、基準クロック波形８１０を参照）。図８Ｂで詳述する例示的な動的プログラミング動作がＣＥＬＬ１０およびＣＥＬＬ１１内の抵抗変化素子の抵抗状態を調整する意図がある場合、ＷＬ０、ＢＬ０、およびＢＬ１は、浮動することが可能であり、ＷＬ１は、接地（０Ｖ）に駆動される。ＷＬ０、ＢＬ０、およびＢＬ１がプログラミング動作の期間中に本質的に同じ電圧のままである場合、（波形８５０および８６０で示すように）ＣＥＬＬ００およびＣＥＬＬ０１の間で実質的に電圧降下は生じず、またはその間で実質的に電流が生じない。どちらのセルでも、プログラミング動作中、関連するワード線およびビット線でほぼ同じ電圧が観測される。しかしながら、ＷＬ１が接地（０Ｖ）される場合、ＢＬ０およびＢＬ１は、（波形８７０および８８０に示されるように）これらのセル内の抵抗変化素子を第１の抵抗状態から第２の所望の抵抗状態に調整するのに十分な電流で、ＣＥＬＬ１０およびＣＥＬＬ１１を介してＷＬ１に放電させ、図８Ａにおける処理ステップ８０３に対応する。
波形８７０および８８０に示されるように、図８Ｂに詳述される例示的な動的プログラミング動作における選択されたセルに印加されるプログラミング電圧および電流は、例示的な動的ＲＥＡＤ動作で印加されるＲＥＡＤ電圧および電流と比較して（および、以下の図９Ｂに関して説明する単一セルプログラミング電圧および電流と比較して）反対の極性である。しかしながら、本開示のこの方法に関連するプログラミング電流は、（ビット線からワード線への）特定の極性で流れるように（図８Ａおよび図８Ｂで）記載されているが、本開示の方法はこれに限定されない。実際に、図８Ａで詳述される動的プログラミング動作はまた、アレイ内のすべてのワード線を浮動して、選択されたビット線を接地することによって、実行することができる。これにより、プログラミング電流が、ワード線からビット線に流れる（図８Ｂの例示的な動的プログラミング動作で示されるのとは反対の極性）。すなわち、本開示の動的プログラミング方法は、抵抗変化素子アレイ内のバイポーラ動作によく適している。
最終処理ステップ８０４において、すべてのビット線（ＢＬ０およびＢＬ１）は放電を終了し、すべてのワード線およびビット線は接地（０Ｖ）であり、アレイは次のアクセスまたはアドレス指定動作の準備が完了している。このようにして、選択されたワード線（ＷＬ１）に関連するセルのすべてが、ＳＥＴ状態またはＲＥＳＥＴ状態に調整される。
抵抗変化素子アレイの特定の用途において、プログラミング条件の１つのセットが、抵抗変化素子をＳＥＴ状態に駆動するために使用され、第２の、異なるプログラミング条件のセットが、抵抗変化素子をＲＥＳＥＴ状態に駆動するために使用されることに留意されたい。すなわち、例えば、そのような用途では、プログラミング条件の第１のセット（例えば、電圧、電流、パルス幅、極性など）が、最初にＳＥＴ状態にある抵抗変化素子をＲＥＳＥＴ状態に調整する。しかしながら、プログラミング条件のこの同じセットがすでにＲＥＳＥＴ状態にある抵抗変化素子に印加される場合、その要素は、印加されたプログラミング条件に応答して単にＲＥＳＥＴ状態のままとなる（すなわち、この素子の抵抗状態は、本質的に変化しないままである）。したがって、これらの特定の用途では、（図８Ａおよび図８Ｂに関して記載したような）本開示のマルチセル動的プログラミング動作を使用して、（例えば、選択されたワード線上のセルの）セルのグループ全体が同じ状態にあることを確実にすることができる。例えば、そのような用途では、本開示の方法によるマルチセル動的プログラミング動作を使用して、選択されたワード線上でグローバルＲＥＳＥＴ動作を実行することができる。そのような動作において、最初にＳＥＴ状態にある選択されたワード線上のそれらのセルは、ＲＥＳＥＴ状態に調整され、最初にＲＥＳＥＴ状態にある選択されたワード線上のそれらのセルは、プログラミング動作によって本質的に影響を受けず、ＲＥＳＥＴ状態のままである。このようにして、プログラミング動作の終了時に、選択されたワード線上のすべてのセルが、リセット状態になる。
ここで図９Ａおよび図９Ｂを参照すると、抵抗変化素子アレイ内の単一セルを動的にプログラミングするための本開示による方法が示される。図９Ａは、本開示の方法による、抵抗変化素子アレイ内の単一セルでの動的プログラミング動作を詳述するフローチャート９００である。図９Ｂは、図９Ａで記載する、本開示の方法による、例示的な動的プログラミング動作を示す一連の波形図である。図９Ｂでの波形は、図６におけるＣＥＬＬ１１（６８０）（アレイ内の他のすべてのセルはプログラミング動作によって影響されないままである）の例示的な動的プログラミング動作を詳述し、（図９Ａに詳述したような）本開示の動的プログラミング方法の非限定の説明的な例として働くことが意図される。上記で詳細に記載したように、この動的プログラミング動作は、図３Ａ、図４、図５、および図６に示し、それらのアレイ構造の同様の変更例などの、１−Ｒ抵抗変化素子セルのアレイ内の素子にアクセスおよびアドレス指定するのに適している。
第１の処理ステップ９０１において、アレイ内のすべてのワード線およびビット線は、必要なプログラミング電圧に同時に事前充電される。このプログラミング電圧は、アレイ内で使用される抵抗変化素子の電気抵抗を第１の抵抗状態から第２の抵抗状態に調整するのに充分なプログラミング電流をもたらすよう（特定の用途の必要性およびアレイ内で使用されている抵抗変化素子のタイプによって決定されるように）選択される。すなわち、この選択されるプログラミング電圧は、選択されたアレイセルをＳＥＴ（抵抗変化素子を、比較的高い抵抗状態から比較的低い抵抗状態に調整する）またはＲＥＳＥＴ（抵抗変化素子を、比較的低い抵抗状態から比較的高い抵抗状態に調整する）するのに充分である。このプログラミング電圧がアレイのすべてのビット線およびワード線に同時に印加されると、本質的に電圧降下（または、電流）は、アレイ線の事前充電（処理ステップ９０１）中にアレイ内のいずれのセルにも発生しない。すなわち、アレイ内のすべてのセルでは、事前充電処理中に、それらの関連するワード線および関連するビット線で本質的に同じ電圧が観測される。
図９Ｂを参照すると、この事前充電処理ステップ（図９Ａの９０１）は、波形９１０によって表されるクロック信号の最初の４サイクルにわたって実行される。図７Ｂにおける波形７１０および図８Ｂにおける波形８１０と同様に、このクロック信号波形９１０は、図９Ｂの波形に含まれており、本開示の動的プログラミング方法を実行するプロセッサ制御素子（これらに限定されないが、マイクロプロセッサ、マイクロコントローラ、ＦＰＧＡ、またはＣＰＬＤ）に対して印加された信号および処理ステップのタイミングを表す。これらの最初の４つのクロックサイクルにわたって、（波形９３０に関連する）ＷＬ０、（波形９４０に関連する）ＢＬ０、（波形９３１に関連する）ＷＬ１、（波形９４１に関連する）ＢＬ１は同時に充電し、４本すべての線が、（特定の用途で使用される抵抗変化素子の必要性によって決定される）必要なプログラミング電圧になるまで本質的に同じ電圧レベルを追跡する。したがって、４つのセル、すなわち、ＣＥＬＬ００（波形９５０に関連する）、ＣＥＬＬ０１（波形９６０に関連する）、ＣＥＬＬ１０（波形９７０に関連する）、およびＣＥＬＬ１１（波形９８０に関連する）の両端の電圧、およびそれらを通る電流は、事前充電処理ステップ（図９Ａの９０１）の期間中はほぼゼロである。
次の処理ステップ９０２において、選択されたワード線、すなわち、プログラム対象の抵抗変化素子アレイ内のセルと関連したワード線が、浮動されて、選択されていないワード線が接地（０Ｖ）に引き下げられる。選択されたビット線、すなわち、プログラミング対象の抵抗変化素子アレイ内のセルに関連したビット線が、接地（０Ｖ）に直接引き下げられる。アレイ内の選択されていないビット線も接地（０Ｖ）されるが、それらは、それらのビット線を介して接地に流れる電流を制限するように引き下げられる。これらの選択されていないビット線での電流を制限することは、例えば、（選択されたビット線を直接接地しながら）選択されていないビット線をプルダウン抵抗を介して接地（０Ｖ）に引き下げることによって行うことができる。別の例において、選択されていないビット線を駆動するプログラマブル電源は、これらの選択されていないビット線を通る電流を制限するよう設定することができる。
次の処理ステップ９０３では、浮動ワード線は、選択されたセルを介して選択されたビット線に放電され、選択されたセルを通るプログラミング電流を誘導する。このプログラミング電流は、選択されたセル内の抵抗変化素子を、初期の抵抗状態から所望の第２の抵抗状態に（例えば、ＳＥＴまたはＲＥＳＥＴ条件のいずれかに）調整するのに充分である。選択されたワード線に関連する選択されていないセルに小さな電流が流れる可能性があるが、この電流は、抵抗変化素子アレイの外側の回路素子によって十分に制限され、選択されていない素子に影響を与えない。このようにして、選択されたワード線に印加されたプログラミング電流は、プログラミング動作のために選択された単一セルを通ってほぼ完全に導かれる。
図９Ｂを参照すると、このプログラミング電流処理ステップ（図９Ａの９０３）は、第４および第６のクロックサイクルの間で実行される（この場合も、基準クロック波形９１０を参照）。図９Ｂで詳述する例示的なプログラミング動作がＣＥＬＬ１１内の抵抗変化素子の抵抗状態を調整することを意図する場合、ＷＬ０およびＢＬ０は直接接地され、ＢＬ１は、電流制限素子（これに限定されないが、プルダウン抵抗など）を介して接地（０Ｖ）される。Ｗ１、すなわち、選択されたワード線は浮動される。ＷＬ０およびＢＬ０がプログラミング動作の期間中に本質的に同じ電圧のままである場合、（波形９５０で示すように）ＣＥＬＬ００で実質的に電圧降下は生じず、またはＣＥＬＬ００で実質的に電流が生じない。ＢＬ１がプログラミング動作の期間中にＷＬ１およびＢＬ０とほぼ同じ電圧のままである場合、（波形９６０および９７０で示すように）ＣＥＬＬ０１およびＣＥＬＬ１０の間では非常に小さな電圧降下のみが生じ、したがって、ＣＥＬＬ０１およびＣＥＬＬ１０には結果的に非常に小さな電流が流れる。結果的に生じるこれらの小さな電流は、選択されていないビット線を駆動する外部回路要素によって充分に低く保たれ、これらの選択されていないアレイセル（ＣＥＬＬ０１およびＣＥＬＬ１０）内の抵抗変化素子は影響を受けないままである。しかしながら、ＢＬ１が直接接地（０Ｖ）に引き下げられる場合、ＷＬ１は、（波形９８０に示されるように）そのセル内の抵抗変化素子を第１の抵抗状態から第２の所望の抵抗状態に充分に調整する電流で、ＣＥＬＬ１１を介してＢＬ１に放電させ、図９Ａにおける処理ステップ９０３に対応する。
図８Ａおよび図８Ｂに詳述した例示的なマルチセルプログラミング方法に関して上記したように、図９Ａおよび図９Ｂに詳述するような本開示の単一セルプログラミング動作もまた、バイポーラ動作によく適合することに留意されたい。実際に、図９Ａで詳述される動的プログラミング動作はまた、アレイ内の選択されたワード線を接地して、選択されたビット線を浮動することによって、実行することができる。これにより、プログラミング電流が、ビット線からワード線に流れる（図９Ｂの例示的な動的プログラミング動作で示されるのとは反対の極性）。
最終処理ステップ９０４において、選択されたワード線（ＷＬ１）は放電を終了し、すべてのワード線およびビット線は接地（０Ｖ）であり、アレイは次のアクセスおよびアドレス指定動作の準備が完了している。このようにして、抵抗変化素子アレイ内の単一の選択されたセルの抵抗のみが、動的プログラミング動作の間に調整される。
図１０を参照すると、本開示の動的ＲＥＡＤおよび動的プログラミング動作を適用するのに適した例示的なアクセスおよびアドレス指定システム１０００における抵抗変化素子アレイを示すシステムレベルブロック図が示されている。
アクセスおよびアドレス指定システム１０００のコアは、図３Ａ、図４、および図５に示したアレイのアーキテクチャと同様の１−Ｒ抵抗変化素子アレイ１０４０である。プロセッサ制御素子１０１０は、アドレス制御線のアレイを、ビット線ドライバ／バッファ回路１０２０およびワード線ドライバ／バッファ回路１０３０にもたらす。その場合、ビット線ドライバ／バッファ回路１０２０は、ビット線デコーダ素子１０２５を介してビット線のアレイを生成し、それらのビット線を抵抗変化素子アレイ１０４０にもたらす。同様に、ワード線ドライバ／バッファ回路１０３０は、ワード線デコーダ素子１０３５を介してワード線のアレイを生成し、それらのワード線を抵抗変化素子アレイ１０４０にもたらす。このようにして、上記の図８Ａ、図８Ｂ、図９Ａ、および図９Ｂの説明で詳細に記載したような本開示の動的プログラミング方法は、プロセッサ制御要素１０１０によってもたらされる電気刺激を介して実行することができる。
１−Ｒ抵抗変化素子アレイ１０４０は、アナログマルチプレクサ素子１０５０を介してセンス増幅器のアレイ１０６０に結合される。プロセッサ制御要素１０１０からの制御信号に応答して、アナログマルチプレクサ素子１０５０は、ビット線、ワード線、および、場合によっては、（例えば、図４に示すような）基準ビット線を、センス増幅器のアレイ１０６０に相互接続する。Ｉ／Ｏゲート１０７０のシステムは、センス増幅器のアレイ１０６０およびプロセッサ制御要素１０１０からの制御信号に応答し、抵抗変化素子アレイから読み取られた論理値を一時的にラッチして、格納するために使用される。Ｉ／Ｏゲート素子１０７０に応答して、データバッファドライバ素子１０８０は、アレイから読み取られた論理値を、プロセッサ制御要素１０１０に戻す。このようにして、上記の図７Ａおよび図７Ｂの説明で詳細に記載したような本開示の動的ＲＥＡＤ方法は、プロセッサ制御要素１０１０によってもたらされる電気刺激を介して実行することができる。
図１０の例示的なアクセスおよびアドレス指定システムにおけるプロセッサ制御要素１０１０は、本開示の方法で必要とされて、上記した図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、および図９Ｂに関して説明したような、抵抗変化素子アレイ内のビット線およびワード線のアレイに、異なる電圧および他の条件を印加するために使用することができるプログラミング動作回路（など）を表すために使用される。本開示の動的プログラミングおよび動的ＲＥＡＤ動作で要求される電気刺激は、特定の用途の必要性に最も適合するさまざまな構造を介して実現することができる。例えば、ＦＰＧＡ、ＰＬＤ、マイクロコントローラ、論理回路、またはコンピュータで実行するソフトウェアプログラムは、すべて、上記したような図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、および図９Ｂで詳述した動的プログラミング動作および動的ＲＥＡＤ動作を実行するために使用することができる。
本開示の動的プログラミングおよび動的ＲＥＡＤ方法を示すために使用される１−Ｒ抵抗変化素子アレイアーキテクチャは、図３Ａおよび図４における例示的概略図を使用して示されるが、本開示の方法は、図示されたそれらの特定の電気回路に限定されるべきではないことに留意されたい。実際に、図３Ａおよび図４に示される電気回路は、複数の方法で変更することができ、それでもなお、本開示の動的プログラミングおよび動的ＲＥＡＤ動作に適したアレイアーキテクチャを実現することができることは、当業者には明らかであろう。その場合、本開示の方法に関連する抵抗変化素子アレイアーキテクチャの前述の記載は、これらの変形例の代表的なものであり、これらの変形例を包含し、詳述した特定の例示的パラメータに限定されないことが好ましい。
本発明は、その特定の実施形態に関して記載してきたが、他の多くの変形例、修正例、および他の用途が当業者には明らかであろう。したがって、本発明は、本明細書の特定の開示によって限定されないことが好ましい。

Claims (31)

  1. 抵抗変化素子アレイ内の少なくとも１つの抵抗変化素子の抵抗状態を判定する方法であって、
    抵抗変化素子アレイを提供する工程であって、前記抵抗変化素子アレイが、
    複数のワード線と、
    複数のビット線と、
    複数の抵抗変化素子であって、各抵抗変化素子が第１の端子と第２の端子とを有し、各抵抗変化素子の前記第１の端子がワード線と電気的に結合し、各抵抗変化素子の前記第２の端子がビット線と電気的に結合する、複数の抵抗変化素子と、
    を備える、工程と、
    前記抵抗変化素子アレイ内の前記ビット線のすべてと前記ワード線のすべてとを、事前選択した電圧レベルに同時に充電する工程と、
    前記抵抗変化素子アレイ内の１つのワード線を選択することと、前記選択されたワード線を浮動させることを可能にして、一方で、他のワード線のすべてと前記ビット線のすべてを接地に駆動する工程と、
    前記選択されたワード線をそれらの抵抗変化素子を介して放電して、少なくとも１つの抵抗変化素子に対して少なくとも１つの読み取り電流値を測定する場合に前記選択されたワード線と電気的に接続するそれらの抵抗変化素子を通る電流を観測する工程と、
    前記少なくとも１つの読み取り電流値から、少なくとも１つの抵抗変化素子の抵抗状態を判定する工程と、
    を含むことを特徴とする方法。
  2. 前記選択されたワード線がまた、少なくとも１つの抵抗基準素子を介して放電することを特徴とする請求項１に記載の方法。
  3. 少なくとも１つの抵抗変化素子の前記抵抗状態が、少なくとも１つの読み取り電流値を、前記少なくとも１つの抵抗基準素子を介して測定された電流値と比較することによって判定されることを特徴とする請求項２に記載の方法。
  4. 前記選択されたワード線と電気的に結合するすべての抵抗変化素子の前記抵抗状態が、同時に判定されることを特徴とする請求項１に記載の方法。
  5. 比較的高い読み取り電流値が第１の論理状態に対応し、比較的低い読み取り電流値が第２の論理状態に対応することを特徴とする請求項１に記載の方法。
  6. 前記抵抗変化素子が２端子ナノチューブスイッチング素子であることを特徴とする請求項１に記載の方法。
  7. 前記２端子ナノチューブスイッチング素子がナノチューブ織物を備えることを特徴とする請求項６に記載の方法。
  8. 前記抵抗変化素子が金属酸化物メモリ素子であることを特徴とする請求項１に記載の方法。
  9. 前記抵抗変化素子が相変化メモリ素子であることを特徴とする請求項１に記載の方法。
  10. 前記抵抗変化素子アレイがメモリアレイであることを特徴とする請求項１に記載の方法。
  11. 抵抗変化素子アレイ内の少なくとも１つの抵抗変化素子の抵抗状態を調整する方法であって、
    抵抗変化素子アレイを提供する工程であって、前記抵抗変化素子アレイが、
    複数のワード線と、
    複数のビット線と、
    複数の抵抗変化素子であって、各抵抗変化素子が第１の端子と第２の端子とを有し、各抵抗変化素子の前記第１の端子がワード線と電気的に結合し、各抵抗変化素子の前記第２の端子がビット線と電気的に結合する、複数の抵抗変化素子と、
    を備える工程と、
    前記抵抗変化素子アレイ内の前記ビット線のすべてと前記ワード線のすべてとを、事前選択した電圧レベルに同時に充電する工程と、
    前記抵抗変化素子アレイ内の１つのワード線を選択することと、前記選択したワード線を接地に駆動して、一方、他のワード線のすべてと前記ビット線のすべてとを浮動することを可能にする工程と、
    それらの抵抗変化素子を介して前記選択されたワード線と電気的に結合するそれらの抵抗変化素子と電気的に結合するそれらのビット線を放電して、少なくとも１つの抵抗変化素子を通る少なくとも１つのプログラミング電流をもたらす工程と、
    を含み、
    前記少なくとも１つのプログラミング電流が、少なくとも１つの抵抗変化素子の電気抵抗を、第１の抵抗状態から第２の抵抗状態に調整することを特徴とする方法。
  12. 前記第１の抵抗状態が前記第２の抵抗状態より低いことを特徴とする請求項１１に記載の方法。
  13. 前記第１の抵抗状態が前記第２の抵抗状態より高いことを特徴とする請求項１１に記載の方法。
  14. 前記選択されたワード線と電気的に結合するすべての抵抗変化素子の抵抗状態が、同時に調整されることを特徴とする請求項１１に記載の方法。
  15. 前記第１の抵抗状態が第１の論理値に対応し、前記第２の抵抗状態が第２の論理値に対応することを特徴とする請求項１１に記載の方法。
  16. 前記選択されたワード線と電気的に結合する抵抗変化素子のすべてが、前記選択されたワード線が放電された後に同じ論理値でプログラミングされることを特徴とする請求項１５に記載の方法。
  17. 前記抵抗変化素子が２端子ナノチューブスイッチング素子であることを特徴とする請求項１１に記載の方法。
  18. 前記２端子ナノチューブスイッチング素子がナノチューブ織物を備えることを特徴とする請求項１７に記載の方法。
  19. 前記抵抗変化素子が金属酸化物メモリ素子であることを特徴とする請求項１１に記載の方法。
  20. 前記抵抗変化素子が相変化メモリ素子であることを特徴とする請求項１１に記載の方法。
  21. 前記抵抗変化素子アレイがメモリアレイであることを特徴とする請求項１１に記載の方法。
  22. 抵抗変化素子アレイ内の単一抵抗変化素子の抵抗状態を調整する方法であって、
    抵抗変化素子アレイを提供する工程であって、前記抵抗変化素子アレイが、
    複数のワード線と、
    複数のビット線と、
    複数の抵抗変化素子であって、各抵抗変化素子が第１の端子と第２の端子とを有し、各抵抗変化素子の前記第１の端子がワード線と電気的に結合し、各抵抗変化素子の前記第２の端子がビット線と電気的に結合する、複数の抵抗変化素子と、
    を備える工程と、
    前記抵抗変化素子アレイ内の前記ビット線のすべてと前記ワード線のすべてとを、事前選択した電圧レベルに同時に充電する工程と、
    前記抵抗変化素子アレイ内の１つのワード線と１つのビット線とを選択することと、前記選択されたワード線を浮動させることを可能にして、前記選択されたビット線を接地に駆動して、一方、他のワード線のすべてを接地に駆動して、他のビット線のすべてを電流制限経路を介して接地する工程と、
    前記選択されたワード線および前記選択されたビット線と電気的に結合する単一の抵抗変化素子を介して前記選択されたワード線を放電して、前記単一の抵抗変化素子を通るプログラミング電流をもたらす工程と、
    を含み、
    前記プログラミング電流が、前記単一の抵抗変化素子の電気抵抗を第１の抵抗状態から第２の抵抗状態に調整することを特徴とする方法。
  23. 前記第１の抵抗状態が前記第２の抵抗状態より低いことを特徴とする請求項２２に記載の方法。
  24. 前記第１の抵抗状態が前記第２の抵抗状態より高いことを特徴とする請求項２２に記載の方法。
  25. 前記第１の抵抗状態が第１の論理値に対応し、前記第２の抵抗状態が第２の論理値に対応することを特徴とする請求項２２に記載の方法。
  26. 前記電流制限経路は、選択されていない抵抗変化素子を通る放電電流が、前記選択されていない抵抗変化素子の抵抗状態を調整するのに充分大きくならないようにするのに充分であることを特徴とする請求項２２に記載の方法。
  27. 前記抵抗変化素子が２端子ナノチューブスイッチング素子であることを特徴とする請求項２２に記載の方法。
  28. 前記２端子ナノチューブスイッチング素子がナノチューブ織物を備えることを特徴とする請求項２７に記載の方法。
  29. 前記抵抗変化素子が金属酸化物メモリ素子であることを特徴とする請求項２２に記載の方法。
  30. 前記抵抗変化素子が相変化メモリ素子であることを特徴とする請求項２２に記載の方法。
  31. 前記抵抗変化素子アレイがメモリアレイであることを特徴とする請求項２２に記載の方法。
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Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
US9390790B2 (en) 2005-04-05 2016-07-12 Nantero Inc. Carbon based nonvolatile cross point memory incorporating carbon based diode select devices and MOSFET select devices for memory and logic applications
US9263126B1 (en) 2010-09-01 2016-02-16 Nantero Inc. Method for dynamically accessing and programming resistive change element arrays
WO2010019441A1 (en) * 2008-08-14 2010-02-18 Nantero, Inc. Nonvolatile nanotube programmable logic devices and field programmable gate array
US7826255B2 (en) * 2008-09-15 2010-11-02 Seagate Technology Llc Variable write and read methods for resistive random access memory
US8222704B2 (en) * 2009-12-31 2012-07-17 Nantero, Inc. Compact electrical switching devices with nanotube elements, and methods of making same
US10249379B2 (en) * 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US8717802B2 (en) * 2010-09-13 2014-05-06 International Business Machines Corporation Reconfigurable multi-level sensing scheme for semiconductor memories
US8927909B2 (en) 2010-10-11 2015-01-06 Stmicroelectronics, Inc. Closed loop temperature controlled circuit to improve device stability
US8809861B2 (en) 2010-12-29 2014-08-19 Stmicroelectronics Pte Ltd. Thin film metal-dielectric-metal transistor
US9159413B2 (en) 2010-12-29 2015-10-13 Stmicroelectronics Pte Ltd. Thermo programmable resistor based ROM
US8934292B2 (en) * 2011-03-18 2015-01-13 Sandisk 3D Llc Balanced method for programming multi-layer cell memories
US8462537B2 (en) * 2011-03-21 2013-06-11 Intel Corporation Method and apparatus to reset a phase change memory and switch (PCMS) memory cell
US9256570B2 (en) * 2011-08-05 2016-02-09 Linear Technology Corporation I2C isolated, bidirectional communication system with isolated domain current source pull-ups
US9128869B2 (en) 2011-09-29 2015-09-08 Micron Technology, Inc. Systems and methods involving managing a problematic memory cell
US8526214B2 (en) * 2011-11-15 2013-09-03 Stmicroelectronics Pte Ltd. Resistor thin film MTP memory
US8976568B1 (en) * 2012-01-20 2015-03-10 Adesto Technologies Corporation Circuits and methods for programming variable impedance elements
KR101948153B1 (ko) * 2012-03-12 2019-02-14 삼성전자주식회사 저항성 메모리 장치 및 그것의 데이터 쓰기 방법
US9218876B2 (en) 2012-05-08 2015-12-22 Micron Technology, Inc. Methods, articles and devices for pulse adjustments to program a memory cell
US9183929B2 (en) 2012-08-29 2015-11-10 Micron Technology, Inc. Systems, methods and devices for programming a multilevel resistive memory cell
US9117519B2 (en) 2012-08-29 2015-08-25 Micron Technology, Inc. Methods, devices and systems using over-reset state in a memory cell
JP5911814B2 (ja) * 2012-09-12 2016-04-27 株式会社東芝 抵抗変化メモリ
US10423424B2 (en) * 2012-09-28 2019-09-24 Nvidia Corporation Replicated stateless copy engine
US9042159B2 (en) 2012-10-15 2015-05-26 Marvell World Trade Ltd. Configuring resistive random access memory (RRAM) array for write operations
US9047945B2 (en) 2012-10-15 2015-06-02 Marvell World Trade Ltd. Systems and methods for reading resistive random access memory (RRAM) cells
US8885388B2 (en) * 2012-10-24 2014-11-11 Marvell World Trade Ltd. Apparatus and method for reforming resistive memory cells
WO2014070852A1 (en) 2012-10-31 2014-05-08 Marvell World Trade Ltd. Sram cells suitable for fin field-effect transistor (finfet) process
CN105190760B (zh) 2012-11-12 2018-04-24 马维尔国际贸易有限公司 在存储器***中并行地使用具有nmos通过门和pmos通过门两者的sram单元
CN102969020A (zh) * 2012-11-21 2013-03-13 无锡来燕微电子有限公司 一种有多个规格等级可以选择的记忆体及其操作方法
CN102969021A (zh) * 2012-11-21 2013-03-13 无锡来燕微电子有限公司 一种可以改换成多个规格要求等级的记忆体和及其操作方法技术领域
KR101431215B1 (ko) * 2012-12-04 2014-08-19 성균관대학교산학협력단 반도체 메모리 장치, 리프레쉬 방법 및 시스템
US9070441B2 (en) * 2012-12-21 2015-06-30 Sony Corporation Non-volatile memory system with reset verification mechanism and method of operation thereof
US9001554B2 (en) * 2013-01-10 2015-04-07 Intermolecular, Inc. Resistive random access memory cell having three or more resistive states
JP6256718B2 (ja) * 2013-02-19 2018-01-10 パナソニックＩｐマネジメント株式会社 不揮発性半導体記憶装置
US8929125B2 (en) * 2013-02-20 2015-01-06 Micron Technology, Inc. Apparatus and methods for forming a memory cell using charge monitoring
US9490011B2 (en) 2013-07-10 2016-11-08 Hewlett Packard Enterprise Development Lp Storage device write pulse control
US20150117087A1 (en) * 2013-10-31 2015-04-30 Honeywell International Inc. Self-terminating write for a memory cell
US9275730B2 (en) * 2014-04-11 2016-03-01 Micron Technology, Inc. Apparatuses and methods of reading memory cells based on response to a test pulse
US9679627B2 (en) * 2014-09-30 2017-06-13 Everspin Technologies, Inc. Write verify programming of a memory device
WO2016068911A1 (en) * 2014-10-29 2016-05-06 Hewlett Packard Enterprise Development Lp Resistive memory device
KR102298604B1 (ko) * 2014-11-28 2021-09-06 삼성전자주식회사 저항성 메모리 장치의 제어 방법
US9343151B1 (en) * 2015-01-09 2016-05-17 Taiwan Semiconductor Manufacturing Company Limited Resistive random access memory and method of resetting a resistive random access memory
TWI569270B (zh) * 2015-01-22 2017-02-01 旺宏電子股份有限公司 記憶體操作方法及相關的記憶體裝置
US9299430B1 (en) 2015-01-22 2016-03-29 Nantero Inc. Methods for reading and programming 1-R resistive change element arrays
US9570167B2 (en) 2015-02-23 2017-02-14 Micron Technology, Inc. Apparatuses and methods of reading memory cells
CN106033679B (zh) * 2015-03-12 2019-03-08 华邦电子股份有限公司 电阻式存储器及量测该电阻式存储器的量测***
US9824733B2 (en) * 2015-10-21 2017-11-21 Winbond Electronics Corp. Resistive memory and operating method for performing a forming operation thereof
JP2017168173A (ja) * 2016-03-17 2017-09-21 株式会社東芝 集積回路
US9947400B2 (en) * 2016-04-22 2018-04-17 Nantero, Inc. Methods for enhanced state retention within a resistive change cell
US9941001B2 (en) 2016-06-07 2018-04-10 Nantero, Inc. Circuits for determining the resistive states of resistive change elements
US9934848B2 (en) 2016-06-07 2018-04-03 Nantero, Inc. Methods for determining the resistive states of resistive change elements
US10387244B2 (en) * 2016-07-01 2019-08-20 Nantero, Inc. Methods for error correction with resistive change element arrays
WO2018005187A1 (en) * 2016-07-01 2018-01-04 Nantero, Inc. Methods for error correction with resistive change element arrays
US10355206B2 (en) 2017-02-06 2019-07-16 Nantero, Inc. Sealed resistive change elements
US9837153B1 (en) * 2017-03-24 2017-12-05 Western Digital Technologies, Inc. Selecting reversible resistance memory cells based on initial resistance switching
US10373680B2 (en) * 2017-05-09 2019-08-06 Arm Ltd. Controlling current through correlated electron switch elements during programming operations
TWI626654B (zh) * 2017-06-19 2018-06-11 華邦電子股份有限公司 電阻式記憶體及其電阻式記憶胞的恢復電阻窗口方法
CN109147844B (zh) 2017-06-19 2021-06-08 华邦电子股份有限公司 电阻式存储器及其电阻式存储单元的恢复电阻窗口方法
DE102017116737A1 (de) * 2017-07-25 2019-01-31 Infineon Technologies Ag Verfahren zum programmieren einer resistiven speicherzelle und resistive speichervorrichtung
US10290327B2 (en) 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
US10446228B2 (en) 2017-12-23 2019-10-15 Nantero, Inc. Devices and methods for programming resistive change elements
US11087840B2 (en) 2018-10-11 2021-08-10 Samsung Electronics Co., Ltd. Method of operating resistive memory device to increase read margin
US11295810B2 (en) 2019-06-07 2022-04-05 Nantero, Inc. Combinational resistive change elements
US11581030B2 (en) * 2020-07-20 2023-02-14 Nxp Usa, Inc. Resistive memory with adjustable write parameter
US11646079B2 (en) * 2020-08-26 2023-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell including programmable resistors with transistor components

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346189B1 (en) 1998-08-14 2002-02-12 The Board Of Trustees Of The Leland Stanford Junior University Carbon nanotube structures made using catalyst islands
US6280697B1 (en) 1999-03-01 2001-08-28 The University Of North Carolina-Chapel Hill Nanotube-based high energy material and method
AUPP976499A0 (en) 1999-04-16 1999-05-06 Commonwealth Scientific And Industrial Research Organisation Multilayer carbon nanotube films
US6423583B1 (en) 2001-01-03 2002-07-23 International Business Machines Corporation Methodology for electrically induced selective breakdown of nanotubes
WO2002082544A2 (en) 2001-04-03 2002-10-17 Carnegie Mellon University Electronic circuit device, system and method
JP4207398B2 (ja) 2001-05-21 2009-01-14 富士ゼロックス株式会社 カーボンナノチューブ構造体の配線の製造方法、並びに、カーボンナノチューブ構造体の配線およびそれを用いたカーボンナノチューブデバイス
DE10134665C1 (de) 2001-07-20 2002-09-05 Infineon Technologies Ag Betriebsverfahren für ein Halbleiterbauelement, geeignet für ESD-Schutz
US6835591B2 (en) 2001-07-25 2004-12-28 Nantero, Inc. Methods of nanotube films and articles
US6706402B2 (en) 2001-07-25 2004-03-16 Nantero, Inc. Nanotube films and articles
US6919592B2 (en) 2001-07-25 2005-07-19 Nantero, Inc. Electromechanical memory array using nanotube ribbons and method for making same
US6667900B2 (en) * 2001-12-28 2003-12-23 Ovonyx, Inc. Method and apparatus to operate a memory cell
US20040132070A1 (en) 2002-01-16 2004-07-08 Nanomix, Inc. Nonotube-based electronic detection of biological molecules
US6894359B2 (en) 2002-09-04 2005-05-17 Nanomix, Inc. Sensitivity control for nanotube sensors
DE60301582T2 (de) 2002-02-09 2006-06-22 Samsung Electronics Co., Ltd., Suwon Speicheranordnung mit Kohlenstoffnanoröhre und Verfahren zur Herstellung der Speicheranordnung
US7049625B2 (en) 2002-03-18 2006-05-23 Max-Planck-Gesellschaft Zur Fonderung Der Wissenschaften E.V. Field effect transistor memory cell, memory device and method for manufacturing a field effect transistor memory cell
US6899945B2 (en) 2002-03-19 2005-05-31 William Marsh Rice University Entangled single-wall carbon nanotube solid material and methods for making same
US7335395B2 (en) 2002-04-23 2008-02-26 Nantero, Inc. Methods of using pre-formed nanotubes to make carbon nanotube films, layers, fabrics, ribbons, elements and articles
JP4124635B2 (ja) 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
US6919740B2 (en) 2003-01-31 2005-07-19 Hewlett-Packard Development Company, Lp. Molecular-junction-nanowire-crossbar-based inverter, latch, and flip-flop circuits, and more complex circuits composed, in part, from molecular-junction-nanowire-crossbar-based inverter, latch, and flip-flop circuits
US6918284B2 (en) 2003-03-24 2005-07-19 The United States Of America As Represented By The Secretary Of The Navy Interconnected networks of single-walled carbon nanotubes
US7301802B2 (en) 2003-06-09 2007-11-27 Nantero, Inc. Circuit arrays having cells with combinations of transistors and nanotube switching elements
KR100568425B1 (ko) 2003-06-30 2006-04-05 주식회사 하이닉스반도체 플래시 소자의 비트라인 형성 방법
US6890780B2 (en) 2003-10-10 2005-05-10 General Electric Company Method for forming an electrostatically-doped carbon nanotube device
US7366009B2 (en) * 2004-01-10 2008-04-29 Honeywell International Inc. Separate write and read access architecture for a magnetic tunnel junction
JP2005285822A (ja) 2004-03-26 2005-10-13 Fujitsu Ltd 半導体装置および半導体センサ
US7161403B2 (en) 2004-06-18 2007-01-09 Nantero, Inc. Storage elements using nanotube switching elements
US7075817B2 (en) * 2004-07-20 2006-07-11 Unity Semiconductor Corporation Two terminal memory array having reference cells
CA2581058C (en) 2004-09-21 2012-06-26 Nantero, Inc. Resistive elements using carbon nanotubes
TWI431761B (zh) * 2005-02-10 2014-03-21 Renesas Electronics Corp 半導體積體電路裝置
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
US8013363B2 (en) * 2005-05-09 2011-09-06 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8008745B2 (en) 2005-05-09 2011-08-30 Nantero, Inc. Latch circuits and operation circuits having scalable nonvolatile nanotube switches as electronic fuse replacement elements
US7835170B2 (en) 2005-05-09 2010-11-16 Nantero, Inc. Memory elements and cross point switches and arrays of same using nonvolatile nanotube blocks
US9196615B2 (en) * 2005-05-09 2015-11-24 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US7781862B2 (en) 2005-05-09 2010-08-24 Nantero, Inc. Two-terminal nanotube devices and systems and methods of making same
US7394687B2 (en) 2005-05-09 2008-07-01 Nantero, Inc. Non-volatile-shadow latch using a nanotube switch
US8513768B2 (en) 2005-05-09 2013-08-20 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8217490B2 (en) * 2005-05-09 2012-07-10 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US7479654B2 (en) 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
US7598127B2 (en) 2005-05-12 2009-10-06 Nantero, Inc. Nanotube fuse structure
US7575693B2 (en) 2005-05-23 2009-08-18 Nantero, Inc. Method of aligning nanotubes and wires with an etched feature
US7915122B2 (en) 2005-06-08 2011-03-29 Nantero, Inc. Self-aligned cell integration scheme
US7541216B2 (en) 2005-06-09 2009-06-02 Nantero, Inc. Method of aligning deposited nanotubes onto an etched feature using a spacer
US20060292716A1 (en) 2005-06-27 2006-12-28 Lsi Logic Corporation Use selective growth metallization to improve electrical connection between carbon nanotubes and electrodes
KR100674992B1 (ko) * 2005-09-08 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
JP4398945B2 (ja) * 2006-02-23 2010-01-13 シャープ株式会社 不揮発性半導体記憶装置及びデータ書き換え方法
US7382647B1 (en) * 2007-02-27 2008-06-03 International Business Machines Corporation Rectifying element for a crosspoint based memory array architecture
US7982209B2 (en) 2007-03-27 2011-07-19 Sandisk 3D Llc Memory cell comprising a carbon nanotube fabric element and a steering element
US7667999B2 (en) 2007-03-27 2010-02-23 Sandisk 3D Llc Method to program a memory cell comprising a carbon nanotube fabric and a steering element
JP5062251B2 (ja) * 2007-03-28 2012-10-31 富士通株式会社 可変抵抗メモリ及びそのデータ書込み方法
US7483316B2 (en) * 2007-04-24 2009-01-27 Macronix International Co., Ltd. Method and apparatus for refreshing programmable resistive memory
US7902537B2 (en) * 2007-06-29 2011-03-08 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
US8236623B2 (en) 2007-12-31 2012-08-07 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same
US8558220B2 (en) 2007-12-31 2013-10-15 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
US20090166610A1 (en) 2007-12-31 2009-07-02 April Schricker Memory cell with planarized carbon nanotube layer and methods of forming the same
KR20090095313A (ko) * 2008-03-05 2009-09-09 삼성전자주식회사 저항성 메모리 소자의 프로그래밍 방법
US7826248B2 (en) * 2008-05-20 2010-11-02 Seagate Technology Llc Write verify method for resistive random access memory
US8547725B2 (en) * 2008-06-27 2013-10-01 Sandisk 3D Llc Method of programming a nonvolatile memory cell by reverse biasing a diode steering element to set a storage element
KR101453969B1 (ko) * 2008-07-31 2014-10-22 삼성전자주식회사 저항성 메모리 장치 및 그것의 쓰기 방법
JP5127661B2 (ja) * 2008-10-10 2013-01-23 株式会社東芝 半導体記憶装置
JP4861444B2 (ja) * 2009-03-16 2012-01-25 株式会社東芝 可変抵抗素子のフォーミング方法
US8363463B2 (en) * 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
KR101535462B1 (ko) * 2009-08-27 2015-07-09 삼성전자주식회사 상변화 물질을 포함하는 비휘발성 메모리 소자
KR101571148B1 (ko) * 2009-09-02 2015-11-23 삼성전자주식회사 저항 메모리 소자의 저항 측정 방법 및 저항 측정 시스템
JP5066211B2 (ja) * 2010-03-24 2012-11-07 株式会社東芝 不揮発性半導体記憶装置

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