KR102223488B1 - 저항성 변화 엘리먼트 어레이들에 대한 ddr 호환 메모리 회로 아키텍처 - Google Patents

저항성 변화 엘리먼트 어레이들에 대한 ddr 호환 메모리 회로 아키텍처 Download PDF

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Abstract

저항성 변화 엘리먼트들의 어레이들에 대한 고속 메모리 회로 아키텍처가 개시된다. 저항성 변화 엘리먼트들의 어레이는 로우들 및 컬럼들로 조직화되며, 각각의 컬럼은 워드 라인에 의해 서비스되고 각각의 로우는 2개의 비트 라인들에 의해 서비스된다. 저항성 변화 엘리먼트들의 각각의 로우는 기준 엘리먼트들의 쌍 및 센싱 증폭기를 포함한다. 기준 엘리먼트들은, 어레이 내에서 사용되는 저항성 변화 엘리먼트들 내의 세트 조건에 대응하는 저항과 리셋 조건에 대응하는 저항 사이의 전기적 저항 값들을 갖는 저항성 컴포넌트들이다. 고속 판독 동작은, 워드 라인에 의해 선택된 저항성 변화 엘리먼트를 통해 로우들의 비트 라인들 중 하나를 방전시키며 동시에 기준 엘리먼트들을 통해 로우들의 비트 라인들 중 다른 것을 방전시키고, 로우들의 센싱 증폭기를 사용하여 2개의 라인들 상의 방전의 레이트를 비교함으로써 수행된다. 저장 상태 데이터가 동기화된 고속 데이터 펄스들로서 출력 데이터 버스로 송신된다. 고속 데이터는 동기화된 외부 데이터 버스로부터 수신되며, 프로그래밍 동작에 의해 메모리 어레이 구성 내의 저항성 변화 엘리먼트들 내에 저장된다.

Description

저항성 변화 엘리먼트 어레이들에 대한 DDR 호환 메모리 회로 아키텍처{DDR COMPATIBLE MEMORY CIRCUIT ARCHITECTURE FOR RESISTIVE CHANGE ELEMENT ARRAYS}
본 개시는 전반적으로 저항성 변화 엘리먼트 메모리 어레이들에 관한 것으로서, 더 구체적으로, 더블 데이터 레이트(double data rate; DDR) 메모리 인터페이스들과 유사한 디지털 칩 인터페이스들을 갖는 이러한 아키텍처들에 관한 것이다.
관련 출원들에 대한 상호 참조
본 출원은, 본 출원의 양수인에게 양도되었으며, 그 전체가 본원에 참조로서 포함되는 다음의 미국 특허들과 관련된다:
"Nanotube Films and Articles"라는 명칭으로 2002년 4월 23일에 출원된 미국 특허 제6,835,591호;
"Methods of Using Pre-Formed Nanotubes to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements, and Articles"라는 명칭으로 2003년 1월 13일에 출원된 미국 특허 제7,335,395호;
"Nanotube Films and Articles"라는 명칭으로 2004년 3월 16일 출원된 미국 특허 제6,706,402호;
"Non-Volatile Electromechanical Field Effect Devices and Circuits Using Same and Methods of Forming Same"이라는 명칭으로 2004년 6월 9일에 출원된 미국 특허 제7,115,901호; 및
"Resistive Elements Using Carbon Nanotubes"이라는 명칭으로 2005년 9월 20일에 출원된 미국 특허 제7,365,632호.
"Two-Terminal Nanotube Devices and Systems and Methods of Making Same"이라는 명칭으로 2005년 11월 15일에 출원된 미국 특허 제7,781,862호;
"Memory Arrays Using Nanotube Articles with Reprogrammable Resistance"라는 명칭으로 2005년 11월 15일에 출원된 미국 특허 제7,479,654호;
"Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same"이라는 명칭으로 2008년 8월 8일에 출원된 미국 특허 제8,217,490호;
"Dynamic Sense Current Supply Circuit and Associated Method for Reading and Characterizing a Resistive Memory Array"라는 명칭으로 2009년 10월 23일에 출원된 미국 특허 제8,351,239호; 및
"Method for Resetting a Resistive Change Memory Element"라는 명칭으로 2009년 11월 13일에 출원된 미국 특허 제8,000,127호.
본 출원은, 본 출원의 양수인에게 양도되었으며, 그 전체가 본원에 참조로서 포함되는 다음의 미국 특허 출원들과 관련된다:
"Nonvolatile Nanotube Programmable Logic Devices and a Nonvolatile Nanotube Field Programmable Gate Array Using Same"이라는 명칭으로 2009년 8월 6일에 출원된 미국 특허 출원 제12/536,803호; 및
"A Method for Adjusting a Resistive Change Element Using a Reference"라는 명칭으로 2010년 9월 1일에 출원된 미국 특허 출원 제12/873,946호.
발명의 배경이 되는 기술
본 명세서 전체에 걸쳐 관련된 기술의 임의의 논의는, 어떠한 방식으로든 이러한 기술이 당해 분야의 공통적인 일반 상식의 부분을 형성하거나 또는 광범위하게 공지되었다는 시인으로서 간주되지 않아야 한다.
흔히 당업자들에 의해 저항 RAM들로서 지칭되는 저항성 변화 디바이스들 및 어레이들이 반도체 및 전자 산업분야에서 잘 알려져 있다. 이러한 디바이스들 및 어레이들은, 예를 들어, 비제한적으로, 상 변화(phase change) 메모리, 고체 전해질 메모리, 금속 산화물 저항 메모리, 및 탄소 나노튜브 메모리, 예컨대 NRAM™을 포함한다.
저항성 변화 디바이스들 및 어레이들은, 2개 이상의 저항성 상태들 사이의 각각의 개별적인 어레이 셀 내에 인가되는 어떤 자극들에 응답하여 복수의 비-휘발성 저항성 상태들 사이에서 조정될 수 있는 어떤 재료를 전형적으로 포함하는 저항성 변화 엘리먼트를 조정함으로써 정보를 저장한다. 예를 들어, 저항성 변화 엘리먼트 셀 내의 각각의 저항성 상태는, 디바이스 또는 어레이 내의 지원 회로에 의해 프로그래밍될 수 있고 다시 판독될 수 있는 데이터 값에 대응할 수 있다.
예를 들어, 저항성 변화 엘리먼트는 다음의 2개의 저항성 상태들 사이에서 스위칭하도록 배열될 수 있다: (논리 "0"에 대응할 수 있는) 고 저항성 상태 및 (논리 "1"에 대응할 수 있는) 저 저항성 상태. 이러한 방식으로, 저항성 변화 엘리먼트는 데이터의 하나의 2진 디지트(digit)(비트)를 저장하기 위해 사용될 수 있다.
또는, 다른 예로서, 저항성 변화 엘리먼트는, 데이터의 2개의 비트들을 저장하기 위하여 4개의 저항성 상태들 사이에서 스위칭하도록 배열될 수 있다. 또한, 저항성 변화 엘리먼트는, 데이터의 4개의 비트들을 저장하기 위하여 8개의 저항성 상태들 사이에서 스위칭하도록 배열될 수 있다. 또는, 저항성 변화 엘리먼트는, 데이터의 n개의 비트들을 저장하기 위하여, 2n개의 저항성 상태들 사이에서 스위칭하도록 배열될 수 있다.
기술의 현재 상태 내에서, 저항성 변화 메모리 어레이들을 현존하는 기술과 호환 가능한 아키텍처들 내에 구현하기 위한 필요성이 증가하고 있다. 이러한 방식으로, 저항성 변화 메모리의 이점들이 통상적인 실리콘 기반 마이크로프로세서들, 마이크로제어기들, FPGA들, 및 유사한 것을 사용하는 회로들 및 시스템들 내에 실현될 수 있다. 예를 들어, 현존하는 비-휘발성 플래시 메모리 아키텍처들과 호환 가능한 저항성 변화 메모리 어레이들 및 아키텍처들을 제공하는 복수의 회로 아키텍처들(예컨대, 비제한적으로, 포함된 참조문서들에 의해 교시된 회로 아키텍처들)이 도입되었다. 저항성 변화 엘리먼트 메모리들의 비용 및 설계 이점들 및 인기가 증가함에 따라, 저항성 변화 메모리 기술의 다기능성을 추가로 증가시키기 위한 저항성 변화 메모리 어레이들에 대한 더 빠른 속도 및 더 낮은 전력의 회로 아키텍처들을 제공하기 위한 필요성이 증가하고 있다. 이러한 목적을 위하여, 저항성 변화 엘리먼트 메모리 어레이에 대한 DDR 호환 아키텍처를 제공하는 것이 유리할 것이다.
본 개시는 전반적으로 저항성 변화 엘리먼트의 어레이들에 대한 회로 아키텍처에 관한 것으로서, 더 구체적으로, 통상적인 더블 데이터 레이트(DDR) 아키텍처들의 속도 및 전력 요건들과 유사한 디지털 칩 인터페이스들을 갖는 이러한 아키텍처들에 관한 것이다.
특히, 본 개시는 저항성 변화 엘리먼트 메모리 어레이를 제공한다. 이러한 저항성 변화 엘리먼트 어레이는, 복수의 워드 라인들, 복수의 비트 라인들, 복수의 선택 라인들, 및 복수의 메모리 셀들을 포함한다.
저항성 변화 어레이 내의 메모리 셀들은 각기 제 1 단자 및 제 2 단자를 갖는 저항성 변화 엘리먼트를 포함한다. 저항성 변화 엘리먼트의 제 1 단자는 선택 라인과 전기적으로 연통하고, 저항성 변화 엘리먼트는 적어도 2개의 비-휘발성 저항 값들 사이에서 스위칭될 수 있으며, 여기에서, 제 1 저항 값은 제 1 정보 상태에 대응하며 제 2 저항 값은 제 2 정보 상태에 대응한다. 어레이 내의 메모리 셀들이 각기 선택 디바이스를 또한 포함한다. 이러한 선택 디바이스들은 각기 워드 라인 상의 제어 신호에 응답하며, 각각의 선택 디바이스들은 그것의 메모리 셀 내의 저항성 변화 엘리먼트의 제 2 단자와 비트 라인 사이에 전도성 경로를 선택적으로 제공한다.
저항성 변화 엘리먼트 어레이는 또한 복수의 기준 엘리먼트들을 포함한다. 이러한 기준 엘리먼트들 각각은 제 1 단자 및 제 2 단자를 갖는 저항성 기준 엘리먼트를 포함한다. 각각의 저항성 기준 엘레먼트의 제 1 단자는 비트 라인과 전기적으로 연통하며, 여기에서 각각의 저항성 기준 엘리먼트는, 저항성 변화 엘리먼트들의 제 1 정보 상태에 대응하는 저항과 저항성 변화 엘리먼트들 내의 제 2 정보 상태에 대응하는 저항 값 사이에 속하도록 선택된 전기적 저항을 갖는다. 저항성 변화 엘리먼트 어레이는 또한 워드 라인 상의 제어 신호에 응답하는 선택 디바이스를 포함할 수 있다. 이러한 선택 디바이스들은, 그것의 메모리 셀 내의 저항성 기준 엘리먼트의 제 2 단자와 비트 라인 사이에 전도성 경로를 선택적으로 제공한다.
저항성 변화 엘리먼트 어레이는 또한 복수의 센싱 증폭기들을 포함한다. 이러한 센싱 증폭기들의 각각은 저항성 변화 엘리먼트에 전기적으로 결합된 적어도 하나의 비트 라인 및 저항성 기준 엘리먼트에 전기적으로 결합된 적어도 하나의 비트 라인에 응답한다. 상기 복수의 센싱 증폭기들 중 적어도 하나는, 워드 라인에 의해 선택된 저항성 변화 엘리먼트에 전기적으로 결합된 비트 라인 상의 방전의 레이트와 워드 라인에 의해 선택된 저항성 기준 엘리먼트에 전기적으로 결합된 비트 라인 상의 방전의 레이트를 비교하기 위해 사용될 수 있으며, 그 비교는 선택된 메모리 셀의 정보 상태를 판독(READ)하기 위해 사용될 수 있다.
본 개시는 또한 저항성 변화 엘리먼트의 정보 상태를 판독하기 위한 방법을 제공한다. 방법은 저항성 변화 엘리먼트를 제공하는 단계를 포함하며, 여기에서 저항성 변화 엘리먼트는, 제 1 정보 상태에 대응하는 제 1 저항 값 및 제 2 정보 상태에 대응하는 제 2 저항 값을 가지고 적어도 2개의 비-휘발성 저항 값들 사이에서 스위칭 될 수 있다. 방법은 저항성 기준 엘리먼트를 제공하는 단계를 더 포함하며, 여기에서, 저항성 기준 엘리먼트는, 저항성 변화 엘리먼트들의 제 1 정보 상태에 대응하는 저항과 저항성 변화 엘리먼트들 내의 제 2 정보 상태에 대응하는 저항 값 사이에 속하도록 선택된 전기적 저항을 갖는다. 방법은, 저항성 변화 엘리먼트와 저항성 기준 엘리먼트 둘 모두를 통해 전압을 방전하는 단계를 더 포함한다. 방법은, 상기 저항성 기준 엘리먼트를 통한 방전의 레이트와 상기 저항성 변화 엘리먼트를 통한 방전의 레이트를 비교하는 단계를 더 포함한다. 이러한 방법 내에서, 상기 저항성 변화 엘리먼트를 통한 방전의 더 큰 레이트는 저항성 변화 엘리먼트 내에 저장되어 있는 제 1 정보 상태에 대응하며, 상기 저항성 기준 엘리먼트를 통한 방전의 더 큰 레이트는 저항성 변화 엘리먼트 내에 저장되어 있는 제 2 정보 상태에 대응한다.
본 개시의 일 측면에 따르면, 저항성 변화 엘리먼트는 나노튜브 패브릭(nanotube fabric)을 포함하는 2-단자 나노튜브 스위칭 엘리먼트이다.
본 개시의 다른 측면에 따르면, 저항성 변화 엘리먼트는 금속 산화물 메모리 엘리먼트이다.
본 개시의 다른 측면에 따르면, 저항성 변화 엘리먼트는 상 변화 메모리 엘리먼트이다.
본 개시의 다른 측면에 따르면, 더블 데이터 레이트(DDR) 메모리 아키텍처와 호환되는 저항성 변화 메모리 어레이가 제공된다.
본 발명의 다른 특징들 및 이점들이 첨부된 도면들과 관련하여 이하에서 제공되는 본 발명의 다음의 설명으로부터 자명해질 것이다.
도 1은 수직적으로 배향된 저항성 변화 셀의 예시적인 레이아웃(layout)을 예시한다.
도 2는 수평적으로 배향된 저항성 변화 셀의 예시적인 레이아웃을 예시한다.
도 3a는 개방(open) 어레이 아키텍처 내의 저항성 변화 엘리먼트들의 어레이에 대한 예시적이고 전형적인 아키텍처를 예시하는 간략화된 개략도이다.
도 3b는 도 3a에 예시된 어레이 아키텍처의 CELL00을 조사하거나 또는 조정하기 위해 요구되는 판독 및 프로그래밍 전압들을 상세하게 나타내는 표이다.
도 4a는 본 개시의 방법들에 따른 (도 4b에서 상세화되는) 제 1 DDR 호환 NRAM 아키텍처의 상이한 섹션들을 리스팅하는 표이다.
도 4b는, 본 개시의 방법들에 따른 DDR 호환 폴딩형(folded) 비트 라인 저항성 변화 메모리 어레이 아키텍처의 비트 라인 쌍(로우(row) "x")을 예시하는 제 1 DDR 호환 NRAM 아키텍처에 대한 간략화된 개략도이다(비트 라인 컬럼(column)들이 비트 라인 쌍들, 격리 디바이스들, 센싱 증폭기 회로 세부사항들을 을 수용하기 위하여 수평적으로 그려진다는 것을 주의해야 한다).
도 5a는 도 4b에 상세화된 제 1 DDR 호환 NRAM 어레이 아키텍처 내의 셀 상에서 수행되는 예시적인 판독 동작을 예시하는 파형 타이밍 도면이다(둘 모두의 아키텍처들 내의 판독 동작들이 동일함에 따라, 도 5a의 파형도가 도 6b에서 세부화되는 제 2 DDR 호환 NRAM 어레이 아키텍처에 또한 적용될 수 있다는 것을 주의해야 한다).
도 5b는 도 4b에 상세화된 제 1 DDR 호환 NRAM 어레이 아키텍처 내의 셀 상에서 수행되는 예시적인 기입(WRITE) 동작을 예시하는 파형 타이밍 도면이다.
도 6a는 본 개시의 방법들에 따른 (도 6b에서 세부화되는) 제 2 DDR 호환 NRAM 아키텍처의 상이한 섹션들을 리스팅하는 표이다.
도 6b는, 본 개시의 방법들에 따른 DDR 호환 폴딩형 비트 라인 저항성 변화 메모리 어레이 아키텍처의 비트 라인 쌍(로우(row) "x")을 예시하는 제 2 DDR 호환 NRAM 아키텍처에 대한 간략화된 개략도이다(비트 라인 컬럼들이 비트 라인 쌍들, 격리 디바이스들, 전압 시프트(shift) 기입 회로, 및 센싱 증폭기 회로 세부사항들을 수용하기 위하여 수평적으로 그려진다는 것을 주의해야 한다).
도 7은 도 6b에 상세화된 제 2 DDR 호환 NRAM 어레이 아키텍처 내의 셀 상에서 수행되는 예시적인 기입 동작을 예시하는 파형 타이밍 도면이다.
도 8a 내지 도 8c는 도 6b에서 상세화된 제 2 DDR 호환 NRAM 어레이 아키텍처 내의 전압 시프터(shifter) 엘리먼트의 동작을 상세화하는 일련의 주석이 달린 개략적인 도면들이다.
도 9는 본 개시의 DDR 호환 NRAM 아키텍처들의 어레이 구조를 예시하는 갼락화된 블록도이다.
도 10은 본 개시의 방법들에 따른 저항성 변화 메모리 어레이에 대한 예시적인 1Gb x 4 DDR 호환 아키텍처를 예시하는 시스템 레벨의 블록도이다.
본 개시는 저항성 변화 엘리먼트들의 어레이들에 대한 진보된 회로 아키텍처들에 관한 것이다. 더 구체적으로, 본 개시는, 더블 데이터 레이트(DDR) 인터페이스와 유사한 디지털 칩 인터페이스들을 갖는 저항성 변화 엘리먼트들에 대한 메모리 어레이 아키텍처들을 교시한다. DDR 인터페이스들은 DRAM들, SRAM들, NRAM™ 및 다른 휘발성 및 비휘발성 유형의 메모리들에서 사용될 수 있다. 저항성 변화 메모리 엘리먼트들을 사용하여 구축된 메모리 셀들은 통상적인 실리콘 기반 메모리 디바이스들을 포함하는 메모리 셀들을 뛰어 넘는 다수의 이점들을 가지는 반면, 저항성 변화 메모리 엘리먼트들을 프로그래밍하고 판독하기 위한 타이밍 및 전력 요건들이 특정 애플리케이션들 내의 제한들을 나타낼 수 있다. 본 개시의 회로 아키텍처는, 빠르게 액세스(판독)될 수 있고, 판독 및 프로그래밍 동작들에 대해 상대적으로 더 낮은 전력을 요구하며, 그럼으로써 이러한 제한들을 극복할 수 있는 메모리 어레이를 제공한다.
본 개시의 회로 아키텍처 내에서, 복수의 저항성 변화 엘리먼트들은 로우들 및 컬럼들의 어레이로 배열된다. 저항성 변화 엘리먼트들의 각각의 컬럼은 워드 라인을 통해 액세스되며, 저항성 변화 엘리먼트들의 각각의 로우는 비트 라인들의 쌍 및 선택 라인에 응답한다. 일부 개략도들에서 워드 라인들 및 비트 라인들이 각기, 예시적인 편의의 목적들을 위하여 (수직적인 "y" 배향의) 컬럼들 및 (수평적인 "x" 배향의) 로우들로 도시되었다는 것을 주의해야만 한다. 그러나, 워드 및 비트 라인들이 또한, 각기 수평적인 로우 "x" 및 수직적인 컬럼 "y" 배향들을 가지고 도시될 수도 있다. 각각의 로우 내의 저항성 변화 엘리먼트들은, (도 4b 및 도 5b와 관련하여 이하에서 더 상세하게 설명되는) 비트 라인 쌍들에 연결된 차동 센싱 증폭기/래치(latch)에 의한 공통 용량 결합 잡음 제거(common capacitive coupled noise rejection)의 목적을 위하여 폴딩형 비트 라인 배열로 배열된다. 판독 동작 동안, 이러한 폴딩형 비트 라인 배열이, 제 1 비트 라인이 선택된 셀 내의 저항성 변화 엘리먼트를 통해 방전하는 것을 허용하며 동시에 제 2 비트 라인이 기준 엘리먼트를 통해 방전하는 것을 허용한다. 센싱 증폭기/래치는, 비트 라인들(즉, 선택된 셀의 비트 라인 및 기준 엘리먼트의 비트 라인) 둘 모두의 방전 레이트들을 비교하며, 선택된 셀의 데이터 값을 일시적으로 저장한다. 그런 다음, 이러한 데이터 값이 희망되는 클록 사이클로 디코딩 및 버퍼링 엘리먼트를 통해 어레이 밖으로 판독될 수 있다. 저항성 변화 엘리먼트들이 비-휘발성이고, 그에 따라 판독 동작들이 전형적으로 비 파괴적(즉, 저항성 변화 엘리먼트의 정보 상태의 판독 또는 센싱이 그 엘리먼트 내에 저장된 상태를 변경하거나 또는 교란하지 않음)이지만, 반면 본 개시의 회로 아키텍처는 또한 더 높은 속도 및 더 낮은 전력 동작을 위해 판독(READ out) 사이클 동안 선택된 서브-어레이 내의 저항성 변화 엘리먼트들을 리셋(reset)(리셋 기입 동작(RESET WRITE operation))하기 위한 방법을 제공한다. 이러한 리셋 동작은, 희망되는 바와 같이, 통상적인 DDR 판독 사이클과의 호환성을 달성하는데 있어 추가적인 유연성을 제공하기 위해 사용될 수 있다. 판독 사이클의 말미(end)에서의 이러한 리셋 동작은 주로, 신규 데이터의 페이지(page)가 그 위치에 기입되는 것이 뒤따르는, 메모리 데이터의 페이지가 판독되는 페이지 모드 동작에서 사용된다. 용어들 프로그래밍 및 기입(WRITE)은 본 명세서에서 상호 교환적으로 사용된다.
저항성 변화 셀들은 셀 내의 저항성 변화 엘리먼트들의 사용을 통해 정보를 저장한다. 전기적인 자극들에 응답하여, 저항성 변화 엘리먼트는 적어도 2개의 비-휘발성 저항성 상태들 사이에서 조정될 수 있다. 전형적으로, 다음의 2개의 저항성 상태들이 사용된다: (전형적으로 논리 '1'인 세트(SET) 상태에 대응하는) 저 저항성 상태 및 (전형적으로 논리 '0'인 리셋(RESET) 상태에 대응하는) 고 저항성 상태. 이러한 방식으로, 저항성 변화 엘리먼트 셀 내의 저항성 변화 엘리먼트의 저항 값들이 정보의 비트를 저장하기 위해 사용될 수 있다(예를 들어, 1-비트 메모리 엘리먼트로서 기능할 수 있다). 본 개시의 다른 측면들에 따르면, 2개를 초과하는 저항성 상태들이 사용될 수 있으며, 이는 단일 셀이 1 비트를 초과하는 정보를 저장하는 것을 허용한다. 예를 들어, 저항성 변화 메모리 셀은 4개의 비-휘발성 저항성 상태들 사이에서 그것의 저항성 변화 엘리먼트를 조정할 수 있으며, 이는 단일 셀 내에 정보의 2개의 비트들의 저장을 가능하게 한다.
본 개시 내에서, 용어 "프로그래밍"은, 저항성 변화 엘리먼트가 초기 저항성 상태로부터 새로운 희망되는 저항성 상태로 조정되는 동작을 설명하기 위해 사용된다. 이러한 프로그래밍 동작들은, 저항성 변화 엘리먼트가 상대적으로 고 저항 상태(예를 들어, 약 2 MΩ)로부터 상대적으로 저 저항 상태(예를 들어, 약 100 kΩ)로 조정되는 세트 동작을 포함한다. 이러한 프로그래밍 동작들은 또한, 저항성 변화 엘리먼트가 상대적으로 저 저항 상태(예를 들어, 약 100 kΩ)로부터 상대적으로 고 저항 상태(예를 들어, 약 2 MΩ)로 조정되는 리셋 동작을 포함한다. 추가적으로, 본 개시에 의해 정의되는 바와 같은 "판독" 동작은, 저장된 저항성 상태를 크게 변경하지 않고 저항성 변화 엘리먼트의 저항성 상태가 결정되는 동작을 설명하기 위해 사용된다. 본 개시의 특정 실시예들 내에서, 이러한 저항성 상태들(즉, 초기 저항성 상태들 및 새로운 희망되는 저항성 상태들 둘 모두)은 비-휘발성이다.
저항성 변화 엘리먼트들은, 비제한적으로, 2-단자 나노튜브 스위칭 엘리먼트들, 상 변화 메모리 셀들, 및 금속 산화물 메모리 셀들을 포함한다. 예를 들어, 미국 특허 제7,781,862호 및 미국 특허 제8,013,363호는 나노튜브 패브릭 층들을 포함하는 비-휘발성 2-단자 나노튜브 스위치들을 교시한다. 이러한 특허들에 설명된 바와 같이, 전기적 자극들에 응답하여, 나노튜브 패브릭 층이 복수의 비-휘발성 저항성 상태들 사이에서 조정되거나 또는 스위칭될 수 있으며, 이러한 비-휘발성 저항성 상태들이 정보(논리) 상태들을 조회(reference)하기 위해 사용될 수 있다. 이러한 방식으로, 저항성 변화 엘리먼트들(및 그들의 어레이들)이, (비제한적으로, 셀 폰들, 디지털 카메라들, 고체 상태 하드 드라이브들, 및 컴퓨터들과 같은) 전자 디바이스들 내에서 (저항성 상태들로서 논리 값들을 저장하는) 디지털 데이터를 저장하기 위한 비-휘발성 메모리 디바이스로서 사용하기에 적합하다. 그러나, 저항성 메모리 엘리먼트들의 사용이 메모리 애플리케이션들로 한정되지 않는다. 오히려, 본 개시에 의해 교시되는 진보된 아키텍처들뿐만 아니라 저항성 변화 엘리먼트들의 어레이들이 논리 디바이스들 내에서 또는 아날로그 회로 내에서 또한 사용될 수 있다.
도 1은, 수직적으로 배향된 저항성 변화 엘리먼트(이러한 구조는 때때로 당업자들에 의해 3D 셀로서 지칭됨)를 포함하는 예시적인 저항성 변화 셀의 레이아웃을 예시한다. 드레인(D), 소스(S), 및 게이트 구조체(130c)를 포함하는 전형적인 FET 디바이스(130)가 제 1 디바이스 층 내에 형성된다. 이러한 FET 디바이스(130)의 구조 및 제조는 당업자들에게 잘 알려져 있을 것이다.
저항성 변화 엘리먼트(110)가 제 2 디바이스 층 내에 형성된다. 전도성 구조체(130a)가 FET 디바이스(130)의 소스 단자 내의 저항성 변화 엘리먼트(110)의 제 1 단부와 전기적으로 결합한다. 전도성 구조체(120)는 저항성 변화 셀 외부의 어레이 소스 라인(SL) 내의 저항성 변화 엘리먼트(110)의 제 2 단부와 전기적으로 결합한다. 전도성 구조체들(130b 및 140)은 저항성 변화 셀 외부의 어레이 비트 라인(BL)과 FET 디바이스(130)의 드레인 단자를 전기적으로 결합한다. 어레이 워드 라인(WL)은 게이트 구조체(130c)에 전기적으로 결합된다.
도 2는, 수평적으로 배향된 저항성 변화 엘리먼트(이러한 구조는 때때로 당업자들에 의해 2D 셀로서 지칭됨)를 포함하는 예시적인 저항성 변화 셀의 레이아웃을 예시한다. 드레인(D), 소스(S), 및 게이트 구조체(230c)를 포함하는 전형적인 FET 디바이스(230)가 제 1 디바이스 층 내에 형성된다. 도 1에 도시된 FET 디바이스(130)와 마찬가지로, 이러한 FET 디바이스(230)의 구조 및 제조가 당업자들에게 잘 알려져 있을 것이다.
저항성 변화 엘리먼트(210)가 제 2 디바이스 층 내에 형성된다. 전도성 구조체(230a)가 FET 디바이스(230)의 소스 단자 내의 저항성 변화 엘리먼트(210)의 제 1 단부와 전기적으로 결합한다. 전도성 구조체(220)는 저항성 변화 셀 외부의 어레이 소스 라인(SL) 내의 저항성 변화 엘리먼트(210)의 제 2 단부와 전기적으로 결합한다. 전도성 구조체들(230b 및 240)은 메모리 셀 외부의 어레이 비트 라인(BL)과 FET 디바이스(230)의 드레인 단자를 전기적으로 결합한다. 어레이 워드 라인(WL)은 게이트 구조체(230c)에 전기적으로 결합된다.
도 1 및 도 2에 도시된 저항성 변화 셀들 둘 모두 내에서, 전기 자극들, 전형적으로 특정 전압들 및 펄스 폭들의 하나 이상의 프로그래밍 펄스들을 비트 라인(BL)과 소스 라인(SL) 사이에 인가함으로써, 저항성 변화 엘리먼트가 상이한 저항성 상태들 사이에서 조정된다. 전압이 워드 라인(WL)을 통해 게이트 구조체(도 1에서 130c 및 도 2에서 230c)에 인가되며, 이는 전기적 전류가 FET 디바이스(도 1에서 130 및 도 2에서 230) 및 저항성 변화 엘리먼트(도 1에서 110 및 도 2에서 210)의 직렬 조합을 통해 흐르는 것을 가능하게 한다. 워드 라인(WL)에 의해 인가되는 게이트 전압에 의존하여, 저항성 변화 엘리먼트(110)로의 전류가 설계에 의해 제한될 수 있으며, 그럼으로써 FET 디바이스가 전류 제한 디바이스로서 거동하는 것을 가능하게 한다. 이러한 전기적 전류의 크기 및 지속기간을 제어함으로써, 저항성 변화 엘리먼트(도 1에서 110 및 도 2에서 210)가 복수의 저항성 상태들 사이에서 조정될 수 있다.
도 1 및 도 2에 도시된 저항성 변화 엘리먼트 셀들의 상태는, 예를 들어, 비제한적으로, 소스 라인(SL)과 비트 라인(BL) 사이에 0.5V의 DC 테스트 전압을 인가하며, 동시에, FET 디바이스(도 1에서 130 및 도 2에서 230)를 턴 온하기에 충분한 전압을 게이트 구조체(도 1에서 130c 및 도 2에서 230c)에 인가하고, 저항성 변화 엘리먼트(도 1에서 110 및 도 2에서 210)를 통해 흐르는 전류를 측정함으로써 결정될 수 있다. 일부 애플리케이션들에 있어, 이러한 전류는, 전류 피드백 출력을 갖는 전원 공급장치, 예를 들어, 프로그램가능 전원 공급장치 또는 센싱 증폭기를 사용하여 측정될 수 있다. 다른 애플리케이션들에 있어, 이러한 전류는 저항성 변화 엘리먼트(도 1에서 110 및 도 2에서 210)와 직렬로 전류 측정 디바이스를 삽입함으로써 측정될 수 있다.
대안적으로, 도 1 및 도 2에 도시된 저항성 변화 엘리먼트 셀들의 상태는 또한, 예를 들어, 비제한적으로, FET 디바이스(도 1에서 130 및 도 2에서 230) 및 저항성 변화 엘리먼트(도 1에서 110 및 도 2에서 210)의 직렬 조합을 통해 1μA의 고정된 DC 전류를 드라이브(drive)하며, 동시에, FET 디바이스(도 1에서 130 및 도 2에서 230)를 턴 온하기에 충분한 전압을 게이트(도 1에서 130c 및 도 2에서 230c)에 인가하고, 저항성 변화 엘리먼트(도 1에서 110 및 도 2에서 210)에 걸친 전압을 측정함으로써 결정될 수 있다.
(비제한적으로, 도 1 및 도 2에 도시된 것들과 같은) 저항성 변화 엘리먼트는, 복수의 재료들, 예컨대, 비제한적으로, 금속 산화물, 고체 전해질, 상 변화 재료, 예컨대 칼코게나이드 유리(chalcogenide glass), 그래핀(grapheme) 패브릭들, 및 탄소 나노튜브 패브릭들로부터 형성될 수 있다.
예를 들어, 그 전체가 본원에 참조로서 포함된 베르탱(Bertin) 등에게 허여된 미국 특허 제7,781,862호는, 제 1 및 제 2 전도성 단자들 및 나노튜브 패브릭 아티클(article)을 포함하는 2-단자 나노튜브 스위칭 디바이스를 개시한다. 베르탱은, 복수의 비휘발성 저항성 상태들 사이에서 나노튜브 패브릭 아티클의 저항율(resistivity)을 조정하기 위한 방법들을 교시한다. 적어도 하나의 실시예에 있어, 예컨대, 상기 나노튜브 패브릭 층을 통해 전기 전류를 통과시키기 위하여 제 1 및 제 2 전도성 엘리먼트들 중 적어도 하나에 전기적인 자극들이 인가된다. (미국 특허 출원 제11/280,786호에서 베르탱에 의해 설명된 바와 같이) 미리 결정된 파라미터들의 특정 세트 내에서 이러한 전기적인 자극을 주의 깊게 제어함으로써, 나노튜브 아티클의 저항율이 상대적으로 고 저항성 상태와 상대적으로 저 저항성 상태 사이에서 반복적으로 스위칭될 수 있다. 특정 실시예들에 있어, 이러한 고 저항성 상태 및 저 저항성 상태가 정보의 비트를 저장하기 위해 사용될 수 있다.
포함된 참조문서들에 의해 설명되는 바와 같이, 본 개시에 대하여 본원에서 참조되는 나노튜브 패브릭들은 복수의 상호연결된 탄소 나노튜브들의 층을 포함한다. 본 개시에서, 나노튜브들의 패브릭(또는 나노패브릭(nanofabric)), 예를 들어, 비-직조 탄소 나노튜브(non­woven carbon nanotube; CNT)는, 예를 들어, 서로에 대하여 상대적으로 불규칙적으로 배열된 복수의 얽힌(entangled) 나노튜브들의 구조체를 갖는다. 대안적으로, 또는 추가적으로, 예를 들어, 본 개시에 대한 나노튜브들의 패브릭은, 나노튜브들의 어떤 정도의 위치적 규칙성, 예를 들어, 그들의 장축들을 따른 어떤 정도의 평행성을 소유할 수 있다. 이러한 위치적 규칙성은, 예를 들어, 상대적으로 작은 스케일(scale) 상에서 발견될 수 있으며, 여기에서, 나노튜브들의 평평한 어레이들이 약 하나의 나노튜브 길이 및 10개 내지 20개의 나노튜브들의 폭 상의 래프트(raft)들 내에서 그들의 장 축들을 따라 함께 배열된다. 다른 예들에 있어, 이러한 위치적 규칙성은, 일부 경우들에 있어, 실질적으로 전체 패브릭 층을 걸쳐 연장되는 정렬된 나노튜브들의 영역들을 갖는 큰 스케일 상에서 발견될 수 있다. 이러한 큰 스케일의 위치적 규칙성이 본 개시에서 특히 흥미가 있는 사항이다. 나노튜브 패브릭들은 그 전체가 참조로서 포함된 미국 특허 제6,706,402호에서 더 상세하게 설명된다.
본 개시 내의 저항성 변화 셀들 및 엘리먼트들의 일부 예들이 특히 탄소 나노튜브 기반 저항성 변화 셀들 및 엘리먼트들을 언급하고 있지만, 본 개시의 방법들이 이와 관련하여 한정되지 않는다. 오히려, 본 개시의 방법들이 임의의 유형의 저항성 변화 셀 또는 엘리먼트(예컨대, 비제한적으로, 상 변화 및 금속 산화물)에 적용될 수 있다는 것이 당업자들에게 명백할 것이다.
이제 도 3a를 참조하면, 전형적인 저항성 변화 엘리먼트 메모리 어레이(300)에 대한 예시적인 아키텍처가 개략적인 도면으로 예시된다. 어레이(300)는 복수의 셀들(CELL00 - CELLxy)을 포함하며, 각각의 셀은 저항성 변화 엘리먼트(SW00 - SWxy) 및 선택 디바이스(Q00 - Qxy)를 포함한다. 저항성 변화 어레이(300) 내의 개별적인 어레이 셀들(CELL00 - CELLxy)은, 이하에서 설명될 바와 같이, 소스 라인들(SL[0] - SL[x]), 워드 라인들(WL[0] - WL[y]), 및 비트 라인들(BL[0] - BL[x])의 어레이들을 사용하여 판독 및 프로그래밍 동작들을 위해 선택된다.
도 3a의 예시적인 아키텍처 내에서, 개별적인 어레이 셀들(CELL00 - CELLxy)과 함께 사용되는 선택 디바이스들(Q00 - Qxy)은 통상적인 실리콘 기반 FET들이다. 그러나, 이러한 어레이들이 이와 관련하여 한정되지 않는다. 오히려, 다른 회로 엘리먼트들(예컨대, 비제한적으로, 다이오드들 또는 릴레이들)이 어레이 내의 셀 선택 기능성을 제공하기 위하여 유사한 아키텍처 구조들(예를 들어, 바이폴라(bipolar) 디바이스들과 같은 선택 디바이스들, 및 SiGe FET들, FinFET들, 및 FD­ SOI와 같은 FET 디바이스들) 내에서 사용될 수 있다.
도 3b는 도 3a에 도시된 저항성 변화 엘리먼트 어레이에 대한 예시적인 프로그래밍 및 판독 동작들을 설명하는 표이다. 표는, 저항성 변화 엘리먼트 어레이(300)의 CELL00 상의 리셋 동작, 세트 동작, 및 판독 동작을 수행하기 위해 요구되는 워드 라인, 비트 라인, 및 소스 라인 상태들을 리스팅한다. 이러한 동작들뿐만 아니라 이러한 동작들 내의 도 3a에 도시된 저항성 변화 엘리먼트 어레이(300)의 기능이 이하에서 상세하게 설명될 것이다.
도 3b 내의 표의 제 1 컬럼은 CELL00의 리셋 동작(즉, 저항성 변화 엘리먼트(SW00)의 저항성 상태를 상대적으로 저 저항으로부터 상대적으로 고 저항으로 조정하는 프로그래밍 동작)을 설명한다. WL[0]은 VPP(선택 디바이스(Q00)를 인에이블(enable)하기 위해 요구되는 논리 레벨 전압)로 드라이브되며, 반면 나머지 워드 라인들(WL[1:y])이 (실질적으로 접지된) 0V로 드라이브된다. 이러한 방식으로, 어레이의 제 1 로우 내의 선택된 디바이스들(즉, Q00 - Qx0)만이 인에이블된다(또는 "턴 온"된다). BL[0]은 VRST(SW00을 상대적인 고 저항 상태로 드라이브하기 위해 요구되는 프로그래밍 전압 레벨)로 드라이브되며, SL[0]은 (실질적으로 접지된) 0V로 드라이브된다. 나머지 비트 라인들(BL[1:x]) 및 나머지 소스 라인들(SL[1:x])이 고 임피던스 상태들로 유지된다. 이러한 방식으로 VRST가 어레이의 제 1 컬럼 내의 셀들(CELL00 - CELL0y)에만 걸쳐 드라이브된다. 이러한 조건들의 결과로서, 프로그래밍 전압 VRST는 (인에이블된 선택 디바이스(Q00)를 통해) SW00에 걸쳐서만 드라이브되며, 반면 어레이 내의 다른 선택 디바이스들은 프로그래밍 전압으로부터 격리된 채로 남아 있는다(그리고 그에 따라 그들의 원래의 프로그래밍된 저항성 상태를 유지한다).
도 3b 내의 표의 제 2 컬럼은 CELL00의 세트 동작(즉, 저항성 변화 엘리먼트(SW00)의 저항성 상태를 상대적으로 고 저항으로부터 상대적으로 저 저항으로 조정하는 프로그래밍 동작)을 설명한다. 리셋 동작과 마찬가지로, WL[0]은 VPP(선택 디바이스(Q00)를 인에이블하기 위해 요구되는 논리 레벨 전압)로 드라이브되며, 반면 나머지 워드 라인들(WL[1:y])이 (실질적으로 접지된) 0V로 드라이브된다. 이러한 방식으로, 어레이의 제 1 로우 내의 선택된 디바이스들(즉, Q00 - Qx0)만이 인에이블된다(또는 "턴 온"된다). SL[0]은 VSET(SW00을 상대적인 저 저항 상태로 드라이브하기 위해 요구되는 프로그래밍 전압 레벨)으로 드라이브되며, BL[0]은 (실질적으로 접지된) 0V로 드라이브된다. 나머지 소스 라인들(SL[1:x]) 및 나머지 비트 라인들(BL[1:x])이 고 임피던스 상태들로 유지된다. 이러한 방식으로 VSET가 어레이의 제 1 컬럼 내의 셀들(CELL00 - CELL0y)에만 걸쳐 드라이브된다. 이러한 조건들의 결과로서, 프로그래밍 전압 VSET는 (인에이블된 선택 디바이스(Q00)를 통해) SW00에 걸쳐서만 드라이브되며, 반면 어레이 내의 다른 선택 디바이스들은 프로그래밍 전압으로부터 격리된 채로 남아 있는다(그리고 그에 따라 그들의 원래의 프로그래밍된 저항성 상태를 유지한다).
마지막으로, 도 3b 내의 표의 제 3 컬럼은 CELL00의 판독 동작(즉, 저항성 변화 엘리먼트(SW00)의 저항성 상태를 결정(측정)하는 동작)을 설명한다. 세트 및 리셋 동작들과 마찬가지로, WL[0]은 VPP(선택 디바이스(Q00)를 인에이블하기 위해 요구되는 논리 레벨 전압)로 드라이브되며, 반면 나머지 워드 라인들(WL[1:y])은, 어레이의 제 1 로우 내의 선택 디바이스들(즉, Q00 - Qx0)만이 인에이블(또는 "턴 온")되도록 낮게(이러한 예에서, 대략적으로 0V로) 유지된다. SL[0]은 VRD(SW00의 저항성 상태를 판독하기 위해 요구되는 프로그래밍 전압 레벨)로 드라이브되며, BL[0]은 (실질적으로 접지된) 0V로 드라이브된다. 나머지 소스 라인들(SL[1:x]) 및 나머지 비트 라인들(BL[1:x])이 고 임피던스 상태들로 유지된다. 이러한 방식으로, VRD가 어레이의 제 1 컬럼 내의 셀들(CELL00 - CELL0y)에만 걸쳐 드라이브된다. 이러한 조건들의 결과로서, 판독 전압 VRD는 (인에이블된 선택 디바이스(Q00)를 통해) SW00에 걸쳐서만 드라이브되며, 반면 어레이 내의 다른 선택 디바이스들은 판독 전압으로부터 격리된 채로 남아 있는다. 이러한 방식으로, 전류가 저항성 변화 엘리먼트(SW00)를 통해서만 흐를 것이며, 그 전류를 측정함으로써 SW00의 저항성 상태가 결정될 수 있다.
리셋 및 세트 동작들을 위한 프로그래밍 전압들(각기, VRST 및 VSET)이 앞의 단락들에서 설명된 것과 반대되는 극성들로 인가될 수 있다는 것을 주의해야 한다. 그러나, 본 개시의 방법들이 이와 관련하여 한정되지 않는다. 오히려, 리셋 및 세트 동작들의 상이한 극성이 도 3a에 도시된 어레이의 기능성을 더 양호하게 예시하기 위하여 사용될 수 있다. 다시 말해서, 프로그래밍(세트 및 리셋) 전압 및 판독 전압들은, 논의되는 특정 프로그래밍 동작 또는 사용되는 저항성 변화 엘리먼트의 특정 유형의 요구들에 의존하여, 어느 하나의 극성(즉, 소스 라인 상의 포지티브(positive) 전압 또는 비트 라인 상의 포지티브 전압)으로 드라이브될 수 있다. 이하의 단락들에서 더 상세하게 보여질 바와 같이, 이는 또한 본 개시의 메모리 어레이 아키텍처들에 대해서도 마찬가지이다. 또한, (세트 및 리셋과 같은) 프로그래밍 및 판독 전압들이 또한 모두 동일한 극성일 수 있다.
도 3a의 어레이 아키텍처에 관한 도 3b의 논의를 통해 보여지는 바와 같이, 저항성 변화 엘리먼트들이 메모리 어레이들 내에서의 사용을 위해 적합하다. 그러나, 특정 애플리케이션들 내에서, 저항성 변화 엘리먼트들의 어레이들이 특정 타이밍 및 전력 요건들을 나타낼 수 있으며, --특정 애플리케이션들에서의-- 이러한 요건들은 특정 메모리 인터페이스들 및 아키텍처들 내에서의 이러한 어레이들의 사용을 제한한다. 예를 들어, 도 3a에서 상세화된 메모리 아키텍처 내에서, 선택 라인 또는 비트 라인의 전기적 커패시턴스(capacitance)는 --특정 애플리케이션들 내에서-- 판독 동작 동안 개별적인 셀의 저항이 얼마나 빨리 센싱될 수 있는지에 대한 타이밍 제한을 나타낼 수 있다. 이러한 애플리케이션에서, 라인 자체의 상대적으로 큰 커패시턴스 및 비휘발성 저장 엘리먼트의 저항이, 논의되는 라인 상에 상대적으로 큰 RC 시정수를 도입할 것이며, 라인을 충전 또는 방전하기 위한 특정한 양의 시간을 요구할 것이다. 특정 애플리케이션들 내에서, 메모리 어레이 구조로 배열된 저항성 변화 엘리먼트들이, 상대적으로 긴 비트 라인들 또는 선택 라인들의 말단에 위치된 회로 엘리먼트들이 판독 동작 동안 개별적인 선택된 저항성 변화 엘리먼트 내의 리셋 및 세트 상태 사이를 적절하기 구별하기 위한 상대적으로 높은 판독 전압들 및/또는 전류들을 요구할 수 있다. --특정 애플리케이션들 내에서의 저항성 변화 메모리 어레이들의 사용을 제한할 수 있는-- 이러한 유형들의 타이밍 및 전력 요건들이 본 개시의 저항성 변화 엘리먼트 메모리 어레이 아키텍처에 의해 극복된다.
제 1 DDR 호환 저항성 변화 엘리먼트 어레이 아키텍처
이제 도 4a 및 도 4b를 참조하면, 본 개시에 따른 저항성 변화 엘리먼트들의 어레이에 대한 제 1 DDR 호환 메모리 회로 아키텍처가 개시된다. 설명의 용이성을 위하여, 단일 로우(로우 "x")를 도시하는 예시적인 개략도(402)가 복수의 기능적 섹션들(410, 412, 420, 430, 및 440)로 분할된다. 도 4a의 표(401)는, 이러한 기능적 섹션들의 각각, 및 어레이 상의 판독 및 기입 동작들 둘 모두 내에서의 그들의 사용을 설명한다.
도 4a 및 도 4b 둘 모두를 살펴보면, 본 개시의 이러한 제 1 DDR 호환 아키텍처 내의 제 1 섹션(410)은 메모리 어레이 자체이다. 이들은 개별적인 어레이 셀들(도 4b에서 CELLx0 - CELLx3) 그들 자체들이며, 이들 각각은 저항성 변화 엘리먼트(도 4b에서 SWx0 - SWx3) 및 선택 엘리먼트(도 4b에서 FET들(Tx0 - Tx3))를 포함한다. 메모리 어레이(410) 내의 개별적인 셀들은, 워드 라인들(도 4b에서 WL[0] - WL[3])의 어레이, 어레이의 각각의 로우에 대한 비트 라인들(도 4b에서 BL[x]_D/R 및 BL[x]_R/D)의 쌍, 및 어레이의 각각의 로우에 대한 선택 라인(도 4b에서 SL[x])에 응답하여 액세스가능하다. 판독 및 기입 동작들 둘 모두에서의 이러한 어레이 라인들의 사용이 이하에서 더 상세하게 설명될 것이다.
본 개시의 제 1 DDR 호환 아키텍처 내의 다음 섹션(412)은 기준 저항기들을 포함한다. 제 1 DDR 호환 아키텍처의 어레이 내의 각각의 로우는 전용 워드 라인들(도 4b에 도시된 WL_ODD 및 WL_EVEN)에 의해 액세스가능한 기준 엘리먼트들의 쌍을 포함한다. 도 4a의 표(401)에 리스팅된 바와 같이, 기준 저항기들은 판독 동작들 동안 사용되며, 기입 동작들 동안 비활성화 상태이다. 각각의 로우에 대한 비트 라인들 쌍들(도 4에 도시된 바와 같은, BL[x]_D/R 및 BL[x]_R/D)의 사용은, 판독 전압들 및 방전 전류들이 기준 저항기(RREF-ODD 또는 RREF-EVEN) 및 선택된 메모리 셀로 동시에 인가되는 것을 허용한다. 기준 엘리먼트와 선택된 셀을 통한 방전 레이트들을 비교함으로써, 선택된 셀의 저항성 상태가 결정될 수 있다. 이러한 판독 동작들 내에서의 이러한 기준 저항기들의 사용이 이하에서 도 5a의 논의와 함께 더 상세하게 설명될 것이다.
본 개시의 제 1 DDR 호환 아키텍처 내의 다음 섹션(420)은 평형(equilibration) 및 격리 디바이스들을 제공한다. 이러한 디바이스들은, 판독 또는 기입 동작의 상이한 단계들 동안 어레이 셀들을 센싱 증폭기/래치(섹션(430)) 및 양-방향 데이터 버스 제어 회로(섹션(440))로부터 격리한다. 2개의 상이한 격리 제어 신호들(도 4b에 도시된 바와 같은, N_ISOLATE1 및 N_ISOLATE2)에 응답하여, 섹션(420)의 격리 디바이스들은, 폴딩형 비트 라인 아키텍처를 가지고 요구되는 신호 반전(signal inversion) 기능을 또한 제공한다. 본 개시의 제 1 DDR 호환 아키텍처 내의 판독 및 기입 동작들 동안의 이러한 평형 및 격리 디바이스들의 사용이 이하에서 도 5a 및 도 5b의 논의 내에서 더 상세하게 설명될 것이다.
본 개시의 제 1 DDR 호환 아키텍처 내의 다음 섹션(430)은 센싱 증폭기/래치이다. (도 4b에 도시된 바와 같은 제어 신호들(PSET 및 NSET)에 응답하는) 판독 동작 동안, 이러한 센싱 증폭기/래치는 기준 엘리먼트들(섹션(412)) 중 하나와 선택된 어레이 셀 사이의 비트 라인 쌍 전압 방전을 비교하고, 선택된 어레이 셀 내에 저장된 논리 값에 대응하는 논리 값을 래칭(latch)한다. 기입(또는 프로그래밍) 동작 동안, 이러한 센싱 증폭기/래치는 프로그래밍 전류의 인가 이전에 선택된 어레이 라인 셀 내에 저장될 데이터 값을 일시적으로 유지하기 위해 사용된다. 본 개시의 제 1 DDR 호환 아키텍처 내의 판독 및 기입 동작들 동안의 이러한 센싱 증폭기/래치(430)의 사용이 이하에서 도 5a 및 도 5b의 논의 내에서 더 상세하게 설명될 것이다.
본 개시의 제 1 DDR 호환 아키텍처 내의 양-방향 데이터 버스 제어 회로(440)는 양-방향 데이터 버스 제어 회로이다. 제어 신호(도 4b에 도시된 바와 같은, CSL)에 응답하여 FET들(도 4b에 도시된 바와 같은, TBIDI1 및 TBIDI2)의 쌍이, 섹션(430)의 센싱 증폭기/래치와 데이터 I/O 버퍼/드라이버(1067) 회로 사이의 온-칩(on-chip) 양방향 데이터 버스 전기적 연결을 인에이블하거나 또는 디세이블(disable)한다. 이러한 방식으로, 데이터 I/O 버퍼/드라이버(1067) 회로에 의해, 판독 동작 동안 센싱 증폭기/래치 내에 저장된 데이터가 오프-칩(off-chip) 외부 데이터 버스로 제공될 수 있으며, 선택된 어레이 셀 내에 저장될 데이터가 외부 데이터 버스로부터 센싱 증폭기/래치에 제공될 수 있다. 본 개시의 제 1 DDR 호환 아키텍처 내의 판독 및 기입 동작들 동안의 이러한 양-방향 데이터 버스 제어 회로(440)의 사용이 이하에서 도 5a 및 도 5b의 논의 내에서 더 상세하게 설명될 것이다. 데이터 I/O 버퍼/드라이버(1067)(도 10) 회로가 이하에서 도 10과 관련하여 추가적으로 설명된다.
이상에서 설명된 바와 같이, 도 4b의 간략화된 개략도가 본 개시의 방법들에 따른 저항성 변화 메모리 어레이의 단일 로우(로우 "x")를 예시한다. 도 4b의 간략화된 개략도는 폴딩형 비트 라인 아키텍처이며, 그 내부에서 데이터 저장 메모리 셀은, WL[0], WL[1], WL[2], WL[3] 및 비트 라인 쌍들(BL[x]_D/R 및 BL[x]_R/D)의 교차부에서 예시된 바와 같이, 스태거링된(staggered) 패턴으로, 2개의 워드 라인 및 비트 라인 교차부마다에서 나타난다. 각각의 짝수 데이터 저장 메모리 셀(CELLx0, CELLx2, 등)은 BL[x]_D/R 및 짝수 워드 라인(WL[0], WL[2], 등)에 연결되며; 각각의 홀수 데이터 저장 메모리 셀(CELLx1, CELLx3, 등)은 BL[x]_R/D 및 홀수 워드 라인(WL[1], WL[3], 등)에 연결되고; 모든 데이터 저장 셀들, 짝수 및 홀수 셀들 둘 모두가 선택 라인(SL[x])에 연결된다. 어레이 선택 라인(SL[x])은 대략적으로 어레이 비트 라인 쌍(BL[x])과 평행하다. 이러한 예에 있어서, 모든 어레이 선택 라인들의 어레이 비트 라인들과 대략적으로 평행하다. 그러나, 저항성 메모리 어레이들이 또한 어레이 워드 라인들에 대략적으로 평행한, 즉, 어레이 비트 라인들과 대략적으로 직교하는 어레이 선택 라인들을 가지고 형성될 수 있다. WL_EVEN 및 WL_ODD에 의해 선택가능한 비트 라인 쌍당 기준 저항기들의 하나의 쌍이 판독(센싱) 동작들 동안의 사용을 위해 포함되며, 그 결과 WL_EVEN이 활성화될 때 기준 저항기(RREF_E)가 비트 라인(BL[x]_R/D)에 연결되며, WL_ODD가 활성화될 때마다 기준 저항기(RREF_O)가 BL[x]_D/R에 연결된다. 짝수 워드 라인이 선택될 때마다 WL_EVEN이 활성화되며, 홀수 워드 라인이 선택될 때마다 WL_ODD가 활성화된다. 비트 라인 쌍 내의 각각의 비트 라인은, 비트 라인 쌍들 중 하나만이 비트 라인을 따라 활성화 비트를 가질 수 있도록 데이터 라인(D) 또는 기준 라인(R)일 수 있다. 이러한 폴딩형 비트 라인 어레이는, 차동 센싱 증폭기/래치에 의한 공통 모드 워드 대 비트 라인 용량성 전압 결합 소거를 야기한다. 이러한 공통 잡음 소거 기법이 더 낮은 판독 전압들 및 더 적은 어레이 전력을 가능하게 한다. 그러나, 폴딩형 비트 라인 구조들은, 도 3a의 저항성 변화 아키텍처의 예시적인 어레이와 같은 개방 비트 라인 아키텍처들의 밀도의 약 절반을 갖는다. CNT 스위칭 동작이 도 3b와 관련하여 이상에서 추가적으로 설명된다. 도 4b에서 레이아웃 편의성을 위하여, 비트 라인 방향을 따른 세부사항의 레벨 때문에, 워드 라인들이 수직적인 y-축에서 그려지고, 비트 라인들이 수평적인 x-축에서 그려진다는 것을 주의해야만 한다. 도 3a 및 블록도 메모리(1000)의 간략화된 메모리 어레이(300) 내에서, 워드 라인들은 더 통상적인 수평적인 "x"(로우) 방향에서 그려지며, 비트 라인들은 더 통상적인 수직적인 "y"(컬럼) 방향에서 그려진다.
다시 도 4b를 살펴보면, 메모리 어레이 로우 개략도(402)의 메모리 어레이 부분(410)이 4개의 저항성 변화 엘리먼트 메모리 셀들(CELLx0, CELLx1, CELLx2, 및 CELLx3)에 의해 표현된다. 비트 라인들(BL[x]_D/R 및 BL[x]_R/D)을 따라 점선들에 의해 표시된 바와 같이, 본 개시의 아키텍처 내의 어레이 로우의 메모리 어레이 섹션(410)은 더 많은 메모리 셀들을 포함할 수 있다. 그러나, 예시의 단순화를 위하여, 제 1 의 4개의 메모리 셀들(CELLx0, CELLx1, CELLx2, 및 CELLx3)만이 도 4b의 간략화된 개략도 내에 도시된다. 그러나, 도 4b의 간략화된 개략도(402)에 도시된 예시적이고 수평적으로 레이 아웃된 비트 라인(비트 라인 쌍 "x")이 특정 메모리 어레이(또는 서브-어레이)에 대해 요구되는 만큼의 다수의 메모리 셀들을 포함할 수 있다는 것을 주의해야만 한다.
각각의 개별적인 메모리 셀(CELLx0, CELLx1, CELLx2, 및 CELLx3)은, 저항성 변화 엘리먼트들(각기, SWx0, SWx1, SWx2, 및 SWx3) 및 선택 디바이스(각기, Tx0, Tx1, Tx2, 및 Tx3)을 포함한다. 연관된 워드 라인(각기, WL[0], WL[1], WL[2], 및 WL[3])에 의해 인에이블될 때, 각각의 저항성 변화 메모리 셀 내의 선택 디바이스가 그것의 연관된 저항성 변화 메모리 엘리먼트의 하나의 단자와 비트 라인들(BL[x]_D/R 또는 BL[x]_R/D) 중 하나 사이에 전기 전도성 경로를 제공한다. 연관된 비트 라인과 공통 선택 라인(SL[x])에 걸쳐 제공되는 전기적 자극들에 응답하여, 개별적으로 선택된 저항성 변화 엘리먼트가 (도 1 및 도 2와 관련하여 이상에서 상세하게 설명된 바와 같이) 세트 또는 리셋 상태로 프로그래밍될 수 있거나 또는 (이하에서 더 상세하게 설명되는 바와 같이) 본 개시의 방법들을 사용하여 빠르게 판독될 수 있다.
본 개시의 방법들에 따르면, 도 4b에 도시된 폴딩형 비트 라인 아키텍처는 메모리 어레이 내의 각기 수평적으로 레이 아웃된 비트 라인 쌍에 대한 2개의 비트 라인들(BL[x]_D/R 및 BL[x]_R/D)을 제공한다. 액세스되는 메모리 셀의 물리적인 위치에 의존하여, 이러한 2개의 비트 라인들의 각각이, 선택된 메모리 셀에 대한 활성화 비트 라인으로서 역할하는 것과 메모리 어레이 로우 내의 2개의 기준 셀들 중 하나에 대한 액세스를 제공하기 위해 사용되는 것 사이에서 교번한다. 도 4b의 예시적인 개략도 내에서, BL[x]_D/R은 "짝수" 메모리 셀들(CELLx0 및 CELLx2)에 대한 활성화 비트 라인으로서 역할하며, "홀수" 메모리 셀들(CELLx1 및 CELLx3)에 대한 기준 비트 라인으로서 역할하고, 이와 함께 BL[x]_R/D은 반전 용량으로 역할한다("홀수" 셀들에 대한 활성화 및 "짝수" 셀들에 대한 기준) .
이상에서 설명된 바와 같이, 도 4b의 수평적으로 레이 아웃된 비트 라인 쌍 아키텍처 개략도 내에 제공되는 2개의 기준 셀들(섹션(412))이 개별적인 선택된 저항성 변화 메모리 셀의 상태의 빠른 판독을 허용한다. TREF-ODD 및 RREF-ODD는 어레이 로우 내의 "홀수" 위치된 메모리 셀들(CELLx1 및 CELLx3)을 판독하기 위해 사용되는 기준 셀을 포함하며, TREF-EVEN 및 RREF-EVEN은 어레이 로우 내의 "짝수" 위치된 메모리 셀들(CELLx0 및 CELLx2)을 판독하기 위해 사용되는 기준 셀을 포함한다. TREF-ODD 및 TREF-EVEN은 (선택 디바이스들(Tx0-Tx3)과 유사한) 선택 디바이스들이며, 2개의 전용 워드 라인들(각기, WL_ODD 및 WL_EVEN)에 응답한다. RREF-ODD 및 RREF-EVEN은 기준 엘리먼트들(예를 들어, 비제한적으로, 고정된 저항기들 또는 안정적인 기준 상태로 프로그래밍된 다른 저항성 변화 엘리먼트들)이다. 이러한 기준 엘리먼트들의 전기적 저항은, 사용되는 저항성 변화 엘리먼트 기술의 유형에 대하여 문턱 "저" 저항 값(세트 저항)과 문턱 "고" 저항 값(공칭적인 리셋 저항) 사이의 값으로 고정된다. 판독 동작들 동안의 이러한 기준 엘리먼트들의 사용이 이하에서 도 5a의 논의 내에서 상세하게 논의될 것이다.
도 4b의 예시적인 개략도에 도시된 선택 디바이스들(예를 들어, Tx0-Tx3, TREF-ODD, 및 TREF-EVEN)이 전계 효과 트랜지스터(field effect transistor; FET)들인 것으로서 도시되었지만, 본 개시의 방법들이 이와 관련하여 한정되지 않는다는 것을 주의해야만 한다. 실제로, 전기적 회로 내의 2개의 노드들 사이의 전도성 경로를 조절하거나 또는 달리 수정할 수 있는 다른 유형들의 회로 엘리먼트들이 본 개시의 방법들 내의 선택 디바이스로서 사용될 수 있다. 이러한 선택 디바이스들은, 비제한적으로, 다이오드들, 릴레이들, 및 다른 저항성 변화 메모리 엘리먼트들을 포함할 수 있다. 예를 들어, 바이폴라 트랜지스터들이 사용될 수 있다. 유사하게, FinFET 디바이스들이 또한 선택 디바이스들로서 사용될 수 있다. 그러나, 반도체 기판을 요구하지 않는 선택 디바이스들이 또한 사용될 수 있다. 예를 들어, 완전-공핍형 실리콘-온-인설레이터(fully-depleted silicon-on-insulator; FD-SOI) 디바이스들 및 탄소 나노튜브 FET(carbon nanotube FET; CNTFET) 디바이스들이 또한 사용될 수 있으며, CNT 저항성 저장 디바이스들과 결합될 때, 절연체 재료 상에 칩들이 전체적으로 제조되는 것을 가능하게 한다. 이는, 더 큰 밀도들을 달성하기 위하여 서로 상에 메모리 층들을 적층하는 것을 가능하게 한다. FD-SOI 및 CNTFET 디바이스들은 또한, 실질적으로 더 낮은 소프트 오류 레이트(soft error rate; SER)들의 추가된 이점을 갖는다.
도 4b에 도시된 어레이 로우 개략도의 섹션(430)은, 어레이 로우 개략도(402)의 섹션(420)에 의해 표현된 격리 엘리먼트(전송 디바이스)를 통해 어레이 로우의 2개의 비트 라인들(BL[x]_D/R 및 BL[x]_R/D)에 전기적으로 결합된 센싱 증폭기/래치를 제공한다. 판독 동작 동안, (FET들(TIOS1 및 TIOS2)을 인에이블하는) N_ISOLATE1 또는 (FET들(TIOS3 및 TIOS4)을 인에이블하는) N_ISOLATE2 중 하나가, (하나의 비트 라인은 선택된 저항성 변화 엘리먼트를 통해 방전하며, 다른 비트 라인은 2개의 기준 엘리먼트들 중 하나를 통해 방전하는) 어레이 로우의 2개의 비트 라인들을 (FET들(TSA1 - TSA6)을 포함하는) 센싱 증폭기/래치(430)에 전기적으로 결합하기 위하여 활성화된다. 2개의 개별적인 격리 제어들(N_ISOLATE1 및 N_ISOLATE2)이, "홀수" 셀들이 판독될 때 데이터 반전을 방지하기 위하여 필요하다. N_ISOLATE1을 활성화시키는 것이 (CELLx0 또는 CELLx2가 판독될 때 요구되는 바와 같이) BL[x]_D/R을 센싱 증폭기/래치(430)의 포지티브 단자에 전기적으로 결합한다. 그리고, N_ISOLATE2를 활성화시키는 것이 (CELLx1 또는 CELLx3이 판독될 때 요구되는 바와 같이) BL[x]_R/D를 센싱 증폭기/래치(430)의 포지티브 단자에 전기적으로 결합한다.
도 5a의 판독 동작 타이밍 도면과 관련하여 더 상세하게 설명될 바와 같이, 2개의 비트 라인들의 방전 동안, PSET 및 NSET 제어들이 활성화되며, 이는, 센싱 증폭기/래치(430)가 선택된 저항성 변화 엘리먼트의 프로그래밍된 저항성 상태에 의해 표현되는 데이터 값을 일시적으로 저장하게끔 한다. 그런 다음, 격리 엘리먼트(420)는 (N_ISOLATE1 및 N_ISOLATE2 둘 모두를 비활성화시킴으로써) 어레이 로우의 메모리 어레이 부분을 센싱 증폭기(430)로부터 격리할 수 있으며, 선택된 메모리 셀의 정보 상태가 CSL 제어에 응답하여 양-방향 데이터 버스 제어 회로(440)를 통해 언제라도 판독되어 나올 수 있다.
도 4b의 어레이 로우 개략도의 격리 스테이지(420) 내의 EQ 제어가 비트 라인 쌍 전압들을 평형화하기 위하여 판독 동작 바로 이전에 활성화될 수 있으며, 그런 다음 판독 동작 동안의 워드 라인 활성화 이전에 비-활성화된다는 것을 주의해야만 한다. EQ 제어 및 그것의 연관된 회로 엘리먼트(TEQ)는 오로지 판독 동작 동안의 비트 라인 쌍 평형화를 위해서만 사용된다. EQ 제어는 기입 동작 동안 활성화 상태가 아니다. 판독 동작이 도 4b 및 도 5a와 관련하여 이하에서 추가적으로 설명된다.
제 1 DDR 호환 아키텍처를 사용하는 기입 동작 동안, (기입될 데이터 값들을 나타내는) 데이터 펄스들이, 도 10과 관련하여 이하에서 추가로 상세하게 설명되는 바와 같이 센싱 증폭기에 대한 디지털 인터페이스로 한번에 8개의 비트들을 송신하는 데이터 버스에 연결된 온-칩 데이터 입력/출력 버퍼/드라이버를 통해 어레이 내로 들어온다. 이러한 입력/출력 버퍼가 매 포지티브 어레이 클록 전환 동안 데이터 버스 상에 8개의 비트들을 놓으며, 그런 다음 이러한 데이터가 양-방향 데이터 버스 제어 회로(도 4b에서 440)를 통해 센싱 증폭기/래치(도 4b에서 430)로 송신된다. 격리 디바이스들(도 4b에서 420)이 활성화되며, 그런 다음 센싱 증폭기/래치 내의 데이터가 이러한 격리 디바이스들을 통해 어레이 비트 라인들(도 4b에서 BL[x]_D/R 및 BL[x]_R/D)로 송신된다. 기입될 어레이 셀(또는 셀들)이 그것의 연관된 워드 라인을 통해 인에이블되며, 프로그래밍 전류가 기입 기능을 수행하기 위하여 그것의 연관된 비트 라인으로부터 선택 라인(도 4b에서 SL[x])으로 선택된 저항성 변화 엘리먼트(또는 엘리먼트들)를 통해 흐르는 것이 허용된다. 이상에서 논의된 바와 같이, (입력/출력 버퍼에 의해 드라이브되는) 센싱 증폭기/래치(430)로부터 비트 라인들 상으로 드라이브되는 전압은, 저항성 변화 엘리먼트의 저항성 상태를 조정하기 위하여 저항성 변화 엘리먼트를 통해 충분한 프로그래밍 전류를 제공하도록 선택된다.
페이지 모드 동작과 같은 특정 애플리케이션들 내에서, 예를 들어, DDR 메모리 기능성과의 호환성을 가능하게 하기 위하여, 어레이 내의 모든 비트들이 이하에서 추가로 설명되는 예에서 판독 동작들 동안 리셋 상태로 렌더링(render)된다. 그러나, 다른 방법들이 사용될 수 있다. 예를 들어, 어레이 내의 모든 비트들이 세트 상태로 렌더링될 수 있다. 대안적으로, 비트들이 세트 또는 리셋 상태 중 하나의 상태일 수 있다. 이러한 예에서 기입 동작의 시작시에 모든 비트들이 리셋 상태에 있기 때문에, 어레이 내의 모든 저장 엘리먼트들이 논리 '0'에 대응하는 고 저항(리셋) 상태에 있는 것으로서 가정될 수 있다. 이와 같이, 이러한 특정 애플리케이션들 내에서의 기입 동작은 단지, 논리 '1'에 대응하는 저 저항 상태인 세트 상태로 다시 프로그래밍되기 위해 요구되는 프로그래밍 세트 전류들을 이러한 어레이 셀들로 제공해야만 할 것이다. 본 개시의 제 1 DDR 호환 아키텍처를 사용하는 기입 동작들이 이하에서 도 5b와 관련하여 더 상세하게 설명될 것이다.
이제 도 5a를 참조하면, (이상에서 4b에 도시되고 설명된 바와 같은) 본 개시의 제 1 아키텍처를 사용하는 DDR 호환 저항성 변화 엘리먼트 어레이 내의 단일 어레이 셀 상의 예시적인 판독 동작을 먼저 상세화하는 타이밍 도면(501)이 도시된다. 도 5a의 예시적인 타이밍 도면(501) 내에서, 판독되는 어레이 셀 내의 저항성 변화 엘리먼트는 (논리 "1"에 대응하는) 저 저항 세트 상태로 프로그래밍된 것으로 가정된다.
판독 타이밍 도면(501)을 참조하면, 클록 신호(CLK)(505)가, DDR NRAM 타이밍 디지털 인터페이스를 마이크로프로세서 또는 본 개시의 메모리 어레이 아키텍처와 인터페이싱하는 다른 디지털 외부 제어 회로 엘리먼트의 타이밍과 동기화시키기 위하여 사용된다. DDR 동작시, 외부 버스(I/O) 상의 데이터 레이트는 내부 (온-칩) 데이터 버스 상의 데이터 레이트의 2배(2-배)이다. 즉, 내부 데이터 버스 상의 데이터는 클록 신호(505)의 각각의 포지티브(업(up)) 전환과 함께 변화하며, 반면 외부 I/O 데이터 버스 상의 데이터는 클록 신호(505)의 포지티브(업) 및 네거티브(다운(down)) 전환들과 함께 변화하고, 그 결과 내부 데이터 버스 및 외부 데이터 버스 둘 모두가 클록 신호(505)로 동기화된 채로 유지된다. 이러한 예에 있어서, 도 5a에 예시된 타이밍 도면(501)을 참조하면, 내부 데이터 버스 및 외부 데이터 버스 둘 모두 상에서의 동기화된 데이터 전환들은, 클록 신호(505)에 대하여 위상이 180도 다른 제 2 클록 신호(505')를 생성함으로써 달성된다. 이러한 방식으로, 예를 들어, 8개의 데이터 비트들이 클록 신호(505)의 각각의 포지티브(업) 전환과 함께 8-비트 내부 데이터 버스로 판독될 수 있으며, 이러한 데이터 비트 신호들이 데이터 I/O 버퍼/드라이버(1067)로 송신된다. 데이터 I/O 버퍼/드라이버(1067)는, 클록 신호(505) 및 제 2 클록 신호(505')의 조합을 사용함으로써 내부 데이터 버스 데이터 레이트의 2배(2-배)로 8개의 데이터 신호들을 4개의 데이터 비트 신호들의 2개의 세트들로 4-비트 외부 데이터 버스 상으로 멀티플렉싱(multiplex)한다. 즉, 외부 데이터 버스 상의 데이터는 클록 신호(505)의 각각의 포지티브(업) 전환 및 제 2 클록 신호(505')의 각각의 포지티브(업) 전환과 함께 전환된다. 내부 데이터 버스, 데이터 I/O 버퍼/드라이버(1067), 및 외부 데이터 버스가 도 10에 예시된다.
온-칩 이-위상(out-of-phase) 클록 신호를 생성하는 것이, 내부 데이터 버스에 대하여 외부 데이터 버스 상의 2배의 데이터 레이트로 동기화된 데이터 레이트를 달성하는 하나의 방법이다. 다른 방법들이 또한 사용될 수 있다. 이러한 예가 내부 데이터 레이트에 관하여 외부 데이터 레이트를 더블링(doubling)하는 것을 설명하지만, 유사한 방법들이 3배의 데이터 레이트(DDR3 NRAM), 4배의 데이터 레이트(DDR4 NRAM), 및 더 높은 동기화된 데이터 레이트들을 달성하기 위해 사용될 수 있다.
판독 타이밍 도면(501)을 참조하면, 선택된 비트 라인 쌍 상의 신호 전개(development) 및 센싱(510) 파형들은 도 4b에 예시된 메모리 어레이(서브-어레이)(410) 내의 선택된 셀 내의 저장된 데이터 값에 대응한다. 신호 전개 및 센싱 파형들(510)을 참조하면, 선택된 비트 라인 쌍(BL[x]_D/R 및 BL[x]_R/D])이, EQ를 활성화시킴으로써 판독 사이클의 사전-충전(pre-charge) 단계 동안 동일한 전압, 이러한 예에서 대략적으로 VDD/2로 평형화되며, 이는 그 후 도 4b에 예시된 메모리 어레이(또는 서브-어레이) 내의 선택된 워드 라인 및 대응하는 기준 워드 라인을 활성화시킬 때 턴 오프된다. 이러한 예에서 VDD/2가 평형화 전압으로서 선택되었지만, 다른 값들, 예컨대 VDD, VDD/2와 VDD 사이의 임의의 전압, 및 VDD/2 미만의 전압들이 또한 사용될 수 있다는 것을 주의해야만 한다. 다음으로, 선택된 워드라인, 이러한 예에서 WL[0]이 VDD+VTH로 전환되고 CELLx0 내의 선택 디바이스(Tx0)를 턴 온하며, 이는 저항성 변화 엘리먼트(SWx0)를 비트 라인(BL[x]_D/R)에 연결하고 그럼으로써 신호 전개를 개시한다. 이러한 예에서, CELLx0은 "1" 논리 상태를 나타내는 저 저항 세트 상태로 세팅된 것으로 가정된다. WL_EVEN이 또한 WL[0]과 거의 동시에 활성화되며, 또한 VDD+VTH로 전환되고, 기준 저항기(RREF_E)를 비트 라인(BL[x]_R/D)에 연결하는 기준 디바이스(TREF_E)를 턴 온한다. 사전-충전된 비트 라인들 둘 모두가 동일한 비트 라인 커패시턴스를 가지며, 둘 모두가 저항성 엘리먼트들을 통해 방전한다. 그러나, 비트 라인 쌍 내의 각각의 BL이 상이한 RC 시정수들, 및 그에 따른 방전의 상이한 레이트들 및 대응하는 전압 감소 레이트들을 야기하는 상이한 저항성 엘리먼트에 연결된다. 신호 전개 및 센싱 파형들(510)에서 신호 전개(signal develop)로서 지칭되는 시간의 양이 허용되며, 지속기간은 센싱 증폭기의 감도에 의존한다. 예를 들어, 차동 센싱 증폭기/래치(430)(도 4b)가 50 mV의 차이 전압으로 스위칭하는 경우, 신호 전개 시간은 50 mV의 차동 신호가 형성되는 것을 허용하도록 선택된다. 그러나, 차동 센싱 증폭기/래치(430)가 훨씬 더 민감하고, 예를 들어, 5 mV의 차이 전압으로 스위칭하는 경우, 더 짧은 신호 전개 시간이 사용된다. 충분한 신호 전개 시간이 도달될 때, 센싱 증폭기/래치(430)가 턴 온되고, 충분한 세트 시간 후에 비트 라인들(B[x]_D/R 및 B[x]_R/D) 사이의 차이 전압에 기초하여 신호를 래칭한다. 비트 라인들(B[x]_D/R 및 B[x]_R/D)에 대한 워드 라인(WL[0])과 기준 워드 라인(WL_EVEN) 사이의 결합 전압이 차동 센싱 증폭기/래치(430)에 의해 공통 모드 잡음으로서 거부된다.
이러한 예시적인 판독 사이클의 신호 전개의 말미 근처에서, 센싱 증폭기/래치(430)는 다음과 같이 활성화된다. PSET이 저 전압으로 드라이브되며, FET(TSA5)를 턴온하고, 그럼으로써 단자들 FET들(TSA1 및 TSA2)을 전원 공급장치(VSA)에 연결한다(이러한 예에서, 판독 동작에 대하여, VSA = VDD). NSET이 고 전압, 예를 들어, VDD로 드라이브되며, FET(TSA6)를 턴온하고, 그럼으로써 단자들 FET들(TSA3 및 TSA4)을 접지에 연결한다. 이와 동시에, 센싱 증폭기/래치(430)에 전력이 공급되며, 센싱 증폭기/래치가 cellx0으로부터 데이터 신호를 센싱/래칭한다. 센싱 증폭기/래치의 활성화 바로 직후에 (N_ISOLATE2가 디세이블된 상태로) N_ISOLATE1이 인에이블될 수 있지만, 반면, 전형적으로, N_ISOLATE1이, 예를 들어, 판독 사이클의 개시시에 센싱 증폭기/래치(430)의 활성화 이전에 판독 사이클에서 더 빨리 인에이블된다. 이러한 방식으로, 센싱 증폭기/래치(도 4b의 섹션(430))가 격리 엘리먼트(도 4b의 섹션(420))의 비-반전 경로를 통해 메모리 어레이에 결합되며, 선택된 셀의 데이터 값을 래칭하고 일시적으로 유지하도록 준비된다.
어레이 로우 내의 모든 셀들에 공통되는 선택 라인 SL[x]가 낮게 유지된다. 그리고, CSL이 낮게 유지되며, 이는 어레이 데이터가 센싱 증폭기/래치(430)에 의해 래칭될 때까지 양-방향 데이터 버스 제어 회로(440)(도 4a)를 디세이블한다.
메모리 어레이들, 예컨대 메모리 어레이(410)는, 그 내부에서 메모리 서브-어레이 라인이 수천개의 개별적인 메모리 셀들을 포함할 수 있는, 복수의 서브-어레이들을 사용하여 형성된다. 이러한 어레이 라인들의 길이는 이러한 비트 라인들 상의 상대적으로 큰 라인 커패시턴스를 야기하고, 이는, 비휘발성 저항성 변화 엘리먼트들의 저항과 결합될 때 상대적으로 큰 시정수들을 야기할 수 있으며, RC 시정수들에 기인하여 이러한 비트 라인들이 충전 및 방전할 수 있는 속도를 제한할 수 있다. (BL[x]_D/R 및 BL[x]_R/D)과 같은 폴딩형 비트 라인 쌍들을 사용하고, 작은 차동 신호 값들에서 비트 라인 쌍 신호들을 차동적으로 센싱함으로써, 센싱 시간이 크게 감소될 수 있고, 이는, 예를 들어, 페이지 모드 데이터 레이트들과 같은 더 빠른 데이터 레이트들 및 더 빠른 판독 시간들을 야기한다. 이는, 폴딩형 비트 라인 어레이 쌍들 및 차동 센싱을 사용하는 본 개시의 방법들이, 선택된 저항성 변화 엘리먼트(SWx0) 내에 저장된 저항 값을 결정하기 위하여 비트 라인 쌍 내의 각각의 비트 라인이 완전히, 또는 심지어 거의 완전히 방전될 것을 요구하지 않으며, 그럼으로써 상대적으로 고 커패시턴스의 긴 비트라인들과 연관된 타이밍 지연들을 감소시키기 때문이다. 도 4b에 예시된 폴딩형 어레이 아키텍처에 대한 더 낮은 전압들에서의 더 빠른 센싱이 또한 더 낮은 동작 전력을 마찬가지로 야기할 수 있다. (예를 들어, 비제한적으로, 1 Gb 또는 그 이상의) 매우 큰 메모리 어레이 크기들을 갖는 애플리케이션들 내에서, 저 전력의 판독 동작들이 매우 중요한 설계 고려사항이 될 수 있다.
신호 전개 및 센싱 파형들(510)에 의해 예시된 바와 같이, 도 5a에서 상세화된 예시적인 판독 동작 내에서, BL[x]_D/R은 BL[x]_R/D보다 더 빠르게 방전되었으며, 이는 CELLx0 내의 SWx0의 전기적 저항이 RREF-EVEN의 저항 값보다 훨씬 더 낮은 저항 값(세트 상태)에 있다는 것을 나타낸다. 그리고, RREF-EVEN의 저항 값이 (메모리 어레이에서 사용되는 저항성 변화 엘리먼트들의 기술 및 설계에 의해 결정된 바와 같은) 공칭적인 "고" 저항 값과 공칭적인 "저" 저항 값 사이의 값으로 선택되었기 때문에, 방전에서의 이러한 차이는 이상에서 추가적으로 설명된 바와 같이 저 저항 값(또는 논리 "1")이 CELLx0 내에 저장되어 있다는 것을 나타내며, 센싱 증폭기/래칭(430)가 논리 "1" 상태를 래칭하고 이를 유지한다. 그러나, CELLx0 내의 SWx0의 전기적 저항이 논리 "0"을 나타내는 높은 상태(리셋 상태)인 경우, SWx0이 기준 저항기(RREF-EVEN)보다 더 높은 저항을 가지고 그에 따라 더 느리게 방전할 것이기 때문에, BL[x]_D/R이 BL[x]_R/D보다 더 느리게 방전할 것이며, 센싱 증폭기/래치(430)가 논리 "0"을 래칭하고 유지한다. 센싱 증폭기/래치(430) 내에 유지되는 논리 값은, 메모리 어레이 외부의 회로를 제어함으로써 CSL이 활성화될 때, 양-방향 데이터 버스 제어 회로(440)(도 4b)에 의해 온-칩 데이터 버스로 판독될 수 있다.
도 5a에 도시된 판독 동작의 최종 단계("출력 및 리셋" 단계)에서, N_ISOLATE1이 로우로 드라이브되며, 이는 센싱 증폭기/래치(430)(도 4b)를 메모리 어레이(410)(도 4b)로부터 격리한다. 양-방향 데이터 버스 제어 회로(440)가 CSL에 의해 활성화되며, 선택된 어레이 셀 내에 저장된 데이터에 대응하는 센싱 증폭기/래치(430)(도 4b) 내에 저장된 논리 값은, 그것의 반전값(상보값)이 반전된 데이터 출력 라인(nD) 상으로 동시에 드라이브되면서, 온-칩 8-비트 데이터 버스 상의 데이터 출력 라인(D) 및 데이터 I/O 버퍼/드라이버(1067)의 입력으로 연결된다. 그런 다음, 데이터 I/O 버퍼(1067)(도 10)가 데이터를 래칭하고, 이상에서 추가적으로 설명된 바와 같이, 내부 데이터 버스의 2배의 데이터 레이트로 외부 4-비트 데이터 버스를 드라이브한다. 이러한 예에 있어, 컬럼 어드레스가 제어 디바이스로부터 수신된 후 데이터는 처음에 외부 데이터 버스의 2개의 클록 사이클 상에서 나타난다. DDR NRAM이 랜덤 액세스 모드로 동작될 수 있는 동안, 전형적으로 데이터의 페이지가 도 5a에 예시된 바와 같이 판독된다(페이지 모드). 데이터 전송이 완료될 때, CSL이 센싱 증폭기(430)와 양-방향 데이터 버스 제어 회로(440) 사이의 연결을 디세이블한다.
저항성 변화 엘리먼트들이 비-휘발성이지만(즉, 이들이 판독 동작들 동안 또는 전력이 디바이스로부터 제거될 때 그들의 프로그래밍된 정보 상태를 유지하지만), 반면 특정 유형들의 메모리 아키텍처들(예컨대, 비제한적으로, DRAM 용량성 저장 메모리들)은 파괴적인 판독 동작들을 야기한다. 즉, 통상적인 DRAM DDR 메모리 어레이에 있어서, 예를 들어, 셀에 대한 판독 동작이 셀 자체에 저장된 데이터를 파괴할 것이다. 그런 다음, 이러한 데이터는 라이트-백(write-back) 동작에서 대응하는 센싱 증폭기/래치로부터 어레이 내의 선택된 셀로 다시 기입되어야만 할 것이다. 따라서, 증폭기/래치가, 셀의 원래의 상태를 복원하기 위하여 판독 동작 사이클의 완료 동안 대응하는 비트 라인 쌍에 연결된 채로 유지될 것이다. 그러나, NRAM과 같은 저항성 변화 메모리는, 예를 들어, 비-파괴적 판독 동작을 수행하기 때문에, 데이터가 어레이 셀 내에 남아 있으며, 어레이로부터 격리될 수 있는 센싱 증폭기/래치(430)로부터의 데이터 라이트-백 요건이 존재하지 않는다. 따라서, 이러한 NRAM 예에 있어서, N_ISOL1이 비활성화되고, 전송 디바이스들(TIOS1 및 TIOS2)이 센싱 증폭기/래치(430)를 메모리 어레이(410) 비트 라인들(BL[x]_D/R 및 BL[x]_R/D)로부터 격리하며, 또한, WL_EVEN이 기준 저항기(RREF_E)를 비트 라인(BL[x]_R/D)으로부터 격리하고, 신호 전개 및 센싱 파형들(510)에 의해 도시된 바와 같이, 비트 라인들 둘 모두가 0(접지) 전압으로 드라이브 되며, 이는 데이터가 온-칩 데이터 버스로의 전송을 위해 센싱 증폭기/래치(430) 내로 래칭되기 때문이다. 이러한 예에 있어, 어떠한 데이터 라이트-백도 요구되지 않기 때문에, 프로그래밍 동작이 판독 사이클의 말미에서 수행될 수 있다. 선택된 워드 라인(WL[0])이 활성화된 상태로 남아 있으며, 그럼으로써, SL[x]이 리셋 전압으로 전환되고, 비트 라인들이 접지되며, 셀이 저 저항 세트 상태에 있던 경우에 SL[x]이 선택된 비트를 고 저항 리셋 상태로 드라이브할 때, 리셋 동작을 인에이블한다. 셀이 고 저항 리셋 상태에 있던 경우, 이는 리셋 상태에서 변화되지 않을 채로 유지된다. 이는, 센싱 증폭기/래치(430)로부터의 데이터가 온-칩 데이터 버스를 통해 데이터 I/O 버퍼/드라이버(1067)로 그리고 오프-칩 출력 버스 상으로 전송되는 동안, NRAM들과 같은 저항성 메모리들이 리셋 사이클을 완료하는 것을 가능하게 한다. 판독 사이클의 완료 동안 선택된 비트들을 고 저항 상태로 리셋하는 것에 의해 저항성 메모리 비트들의 비-휘발성을 레버리징(leverage)하는 것이 이하에서 추가적으로 논의되는 바와 같이 기입 동작을 단순화한다. 본 개시의 메모리 어레이 아키텍처 내의 이러한 기능성을 예시하기 위하여, 도 5a의 타이밍 도면(501)에 의해 상세화된 예시적인 판독 동작이, (즉, CSL이 활성화되며 판독 데이터가 외부 데이터 버스로 제공되는 동안에) 데이터 판독 동작과 동시에 발생하는 리셋 동작을 도시한다.
특히, 이러한 리셋 동작 내에서, SL[x]가 (이상에서 저항성 변화 엘리먼트들 상의 세트 및 리셋 동작들과 관련하여 상세하게 설명된 바와 같이) 요구되는 리셋 전압까지 높게로 드라이브되며, 반면 로우들의 비트 라인들(BL[x]_D/R 및 BL[x]_R/D]) 둘 모두가 낮게 풀링(pull)된다. WL_EVEN이 또한 낮게 드라이브되고, 이는 임의의 프로그래밍 전류가 기준 엘리먼트(RREF-EVEN)를 통과하는 것을 방지하며, WL[0]이 높게 드라이브된 채로 남아 있고, 이는 CELLx0에 대한 액세스를 인에이블한다. 이러한 방식으로, 프로그래밍 전류가 CELLx0을 통해 드라이브되며, SWx0이 리셋 상태로 드라이브된다. 나머지 워드 라인들(WL[1] - WL[3])이 낮게 남아 있으며, 따라서 나머지 메모리 셀들(도 4b에서 CELLx1, CELLx2, 및 CELLx3) 내의 데이터가 변화되지 않은 채로 남아 있는다. 이상에서 논의된 바와 같이, 판독 메모리 셀에 대한 이러한 리셋 동작이 본 개시의 방법들 내에서 요구되지 않지만, 이는 도 4b 및 도 5a에 제시된 DDR NRAM 아키텍처의 이점들 및 기능성을 예시하기 위해 포함된다는 것을 주의해야만 한다.
이제 도 5b를 참조하면, 제 1 DDR 호환 메모리 회로 아키텍처에 대한 기입(프로그래밍) 동작에 대한 타이밍 도면(550)이 도시된다. 타이밍 도면(550)은, 이상에서 논의되고 도 4b에 도시된 본 개시의 어레이 내의 DDR 호환 저항성 변화 엘리먼트들 내의 단일 어레이 셀에 대한 예시적인 기입(프로그래밍) 동작을 상세화한다. 도 5b의 예시적인 타이밍 도면(550) 내에서, 어레이 셀 내의 저항성 변화 엘리먼트는 (논리 "0"에 대응하는) 고 저항 리셋 상태로부터 (논리 "1"에 대응하는) 저 저항 세트 상태로 조정되는 것으로 가정된다.
이상에서 도 5a와 관련하여 논의된 바와 같이, 본 개시의 제 1 DDR 호환 어레이 아키텍처를 사용하는 선택된 어레이 셀에 대한 판독 동작이 동일한 사이클 내에서 판독 및 리셋될 수 있다. 이러한 판독 및 리셋 방법은, 판독 사이클의 종결시에 선택된 어레이 셀이 리셋 상태(즉, 논리 '0'에 대응하는 상대적인 고 저항 상태)에 있다는 것을 보장한다. 그러면, 이러한 셀에 대한 기입 동작은 단지, 세트 상태(즉, 논리 '1'에 대응하는 상대적인 저 저항 상태)로 들어가기 위해 요구되는 프로그래밍 세트 전류를 어레이 셀 상에 인가해야만 할 것이다. 이러한 방식으로, (도 4b에서 상세화된 바와 같은) 이러한 제 1 아키텍처가 전통적인 DDR 인터페이스와 함께 사용될 수 있다. 추가적으로, 특정 애플리케이션들 내에서, 이러한 판독/리셋/기입 프로세스는 저항성 변화 엘리먼트 어레이의 향상된 속도 및 더 낮은 전력의 동작을 제공할 수 있다. 이러한 목적을 위하여, 도 5b에서 상세화되는 예시적인 기입 동작이, 본 개시의 제 1 DDR 호환 어레이 아키텍처를 사용하여 저항성 변화 엘리먼트 어레이 내의 선택된 셀(도 4b에 도시된 바와 같은 CELLx0)에 대한 세트 동작을 제공한다.
도 5a에서 상세화된 판독 동작 내에서, 도 4a에 도시된 센싱 증폭기/래치(430)가 상대적으로 낮은 전압들(예를 들어, 약 1V)에서 동작될 수 있다. 이와 같이, 비트 라인들(BL[x]_D/R 및 BL[x]_R/D) 상에서 그리고 센싱 증폭기/래치(430) 내에서 사용되는 전압 레벨들은, 특정 애플리케이션들에 있어, 외부 제어 회로에 의해 사용되는 시스템 레벨 전압("VDD")일 수 있다. 이러한 방식으로, 양-방향 데이터 버스 제어 회로(도 4b의 440)를 통해 외부 데이터 버스로 송신되는 데이터 펄스들이 또한, 이들이 어레이로부터 송신될 때 VDD에 있다. 그러나, 특정 애플리케이션들에 있어, (다시, 도 4b에 예시된 바와 같은) 본 개시의 제 1 DDR 호환 NRAM 아키텍처 내에서의 기입(또는 프로그래밍) 동작은, 선택된 어레이 셀을 통해 충분한 프로그래밍 전류를 유도하기 위하여 상당히 더 높은 전압들을 요구할 수 있다. 예를 들어, 기입 동작은, 선택된 어레이 셀과 연관된 비트 라인 상에 시스템 레벨 전압의 2배의 전압 레벨(VDDx2)이 드라이브될 것을 요구할 수 있으며, 이는 이러한 더 높은 전압이, 적어도 일시적으로, 온-칩 데이터 버스 라인들(도 4b의 D 및 nD) 상으로 마찬가지로 드라이브될 것을 요구한다. 이를 예시하기 위하여, 도 5b에 상세화된 예시적인 기입 동작 내에서 요구되는 프로그래밍 전압이 VDDx2인 것으로 가정된다.
이하에서 추가적으로 설명되는 도 10에 예시된 저항성 변화 메모리(1000) 및 도 4b에 예시된 제 1 DDR 호환 저항성 변화 엘리먼트 어레이 아키텍처 개략도(402)를 참조하여, DDR 프로그래밍(기입) 동작이 도 5b에 도시된 타이밍 도면(550)과 관련하여 설명된다. 도 4a의 표(401)를 참조하면, 개략도(402) 내의 기준 저항기들(412)이 기입 동작 동안 비활성화 상태이다. 도 4b와 관련하여 이상에서 설명된 바와 같이, 메모리 어레이(410)는 폴딩형 비트 라인 아키텍처를 사용하며, 비트 라인 쌍(BL[x])은 메모리 어레이 또는 메모리 서브-어레이 내의 모든 워드 라인들과 교차하는 임의의 폴딩형 비트 라인 쌍을 나타낸다. 기입 동작 동안 한번에 하나의 워드 라인만이 선택(활성화)되며, 이는 로우 어드레스 버퍼(도 10) 내의 로우 어드레스에 대응한다. 도 4b와 관련하여 이상에서 추가적으로 설명된 바와 같이, 폴딩형 비트 라인 아키텍처 내에서, 셀들은, 짝수 워드 라인이 활성화될 때 BL[x]_D/R이 어레이(410)로 입력되는 데이터를 포함하고, 홀수 워드 라인이 활성화될 때 BL[x]_R/D이 데이터를 포함하도록, 스태거링된다. 이러한 기입 예에 있어서, 짝수 워드 라인(WL[0])이 선택된다. 따라서, 메모리 어레이(410) 내에 예시된 CELLx0이 선택되며, 기입 동작이 비휘발성 저장 엘리먼트(SWx0) 내에 데이터를 저장한다. 선택 라인(SL[x])은, 짝수 또는 홀수 워드 라인들 중 하나에 대하여 기입 동작 동안 저 전압(예를 들어, 접지)으로 유지된다. 컬럼 어드레스 버퍼(도 10)는 기입 동작에 대한 컬럼 어드레스 위치들을 포함한다. 제 1 DDR 호환 저항성 변화 엘리먼트 어레이 아키텍처에 대한 타이밍 도면(550)은, 이러한 예에서 WL[0]인 사전-선택된(pre-selected) 워드 라인에 대한 고속 페이지 모드 기입 동작을 예시한다. 온-칩 클록(CLK) 신호가 메모리의 디지털 인터페이스들을 외부 제어기 또는 프로세서에 동기화한다. 외부(오프 칩) 4-비트 데이터 버스로부터의 입력 데이터가 클록의 각각의 포지티브 및 네거티브(negative) 전환과 함께 저항성 변화 메모리(도 10)의 디지털 인터페이스에 도착하고, 8개의 비트들이 4개의 비트들의 2개의 그룹들로 데이터 I/O 버퍼/드라이버(1067)(도 10) 상에 래칭된다. 그런 다음, 클록의 각각의 포지티브 전환에서, 8개의 비트들이 8-비트 온-칩 데이터 버스로 전송되며, 양-방향 데이터 버스 제어 회로(440)(도 4b)가 활성화되고 8개의 비트들을 8개의 센싱 증폭기들로 전송하며, 이들이 메모리 어레이(410)(도 4b) 내로 기입된다. 워드 라인, 예컨대 이러한 예에서 워드 라인(WL[0])을 따라 2048개의 비트들이 존재하는 경우, 워드 라인(WL[0])을 따라 기입될 모든 비트들의 기입 동작이 256회의 클록 사이클들 이후에 완료된다. 그런 다음, 다른 워드 라인, 예를 들어, WL[1]이 선택될 것이며, 유사한 기입 동작들이 수행될 것이다. 전체 페이지가 기입되고 기입 동작이 완료될 때까지 유사한 기입 동작들이 수행되는 등등이다. 타이밍 도면(550)은 오로지 WL[0] 및 하나의 대표적인 비트 라인 쌍(BL[x])만을 도시한다. 그러나, 이는 도 4b에 예시된 개략도(402)의 메모리 어레이(410)에 기입되는 모든 비트들에 대한 기입 동작을 대표한다.
다시 도 5b를 살펴보면, 클록 신호(CLK)가 DDR NRAM 메모리의 외부 동기화 타이밍 요건들을 나타내기 위해 사용된다. ("클록 0"과 "클록 1" 사이의) 제 1 클록 사이클 전체에 걸쳐, ("칩 전압들"의 파형에 의해 표현되는) 어레이 전압들이 모두 VDD이다. 선택 라인(SL[x]) 전압은 전체 기입 사이클 동안 낮게(예를 들어, 접지로) 유지된다. VDD는 전형적으로, 그러나 비제한적으로, 약 1V의 전압이다. 로우 어드레스가 활성화되었으며, 이러한 예에서, 워드 라인(WL[0])이 제 1 클록(CLK) 사이클의 시작 이전에 선택되었다(도 5b에 도시되지 않음). 컬럼 어드레스 클록 생성기(도 10)가 기입 "명령(command)" WRT에 의해 활성화된다. "컬럼 어드레스"가 수신되며, 컬럼 어드레스 버퍼(도 10) 내에 저장된다. 컬럼 어드레스(C0)가 기입 사이클의 시작에서 선택된다. 이러한 예에 있어, 외부 데이터가 데이터 I/O 버퍼/드라이버(1067)(도 10)에 의해 수신되기 이전에, 2회의 CLK 사이클들의 온 칩 레이턴시(latency)(지연)가 존재한다. 센싱 증폭기/래치(430)(도 4b)와 같은 센싱 증폭기/래치들이 PSET 전압이 높고 NSET 전압이 낮은 상태로 비활성화 상태이다.
(CLK1과 CLK2 사이의) 제 2 클록 사이클의 시작에서, 컬럼 어드레스 클록 생성기(도 10)가 기입 "명령" WRT에 의해 활성화되며, "컬럼 어드레스"(C0)가 선택된다. 기입 동작을 지원하기 위하여, 온-칩 전압 생성기들이 VDD를 넘는 세트 전압(VSET)을 제공한다. 이러한 예에 있어, 공지된 온-칩 전압 생성 방법들을 사용하여 VSET = VDDx2이며, 세트 오버드라이브(overdrive) 전압은 VDDx2 + VTH이다. 이러한 예에 있어, 메모리 어레이(410)(도 4b) 내에 예시된 선택된 워드 라인(WL[0])이 VDDx2+VTH로 전환되며, 이는 완전한 세트 전압(VDDx2) 및 비휘발성 저장 엘리먼트(SWx0)로의 기입 전류를 인에이블 한다. 그러나, 일부 경우들에 있어서, FET(Tx0)를 포화 모드(saturation mode)로 동작시킴으로써 대응하는 비휘발성 저장 엘리먼트(SWx0) 내로 흐르는 세트 전류를 제한하는 것이 바람직할 수 있다는 것이 이해되어야만 한다. 이러한 경우들에 있어서, 워드 라인(WL[0]) 전압은 희망되는 더 낮은 세트 전류 흐름을 달성하기 위하여 VDDx2 + VTH보다 더 낮은 전압으로 드라이브될 수 있으며, 이는 VDDx2보다 훨씬 더 작게 선택될 수 있다.
도 5b를 참조하면, (CLK2와 CLK3 사이의) 제 3 클록 사이클의 시작에서, 이상에서 사이클들 1 및 2와 관련하여 설명된 바와 같이, 이러한 사이클 내에서 그리고 후속 사이클들의 각각 내에서 "명령" 및 "컬럼 어드레스"가 활성화된다. "데이터 인(Data in)"은 4-비트 외부 데이터 버스로부터의 데이터 입력(DI0)을 가지고 시작하며, 이는 클록("CLK")의 포지티브 전환 동안 사이클 3의 말미에서 데이터 I/O 버퍼/드라이버(1067)(도 10)에 의해 래칭된다. 외부 4-비트 데이터 버스 상의 유입 데이터 펄스들이 클록(CLK)의 상승 및 하강 전환들 둘 모두에 대하여 0과 VDD 전압들 사이에서 전환된다. 이러한 외부 데이터 펄스들이 4개의 비트들의 2개의 그룹들(DI0 및 DI0')로 데이터 I/O 버퍼/드라이버(1067)에 의해 수신된다. 데이터 I/O 버퍼/드라이버(1067)(도 10)는 전압을 VDDx2의 기입 전압으로 승압하며, 클록(CLK)의 각각의 포지티브 전환에서 양방향 내부 데이터 버스를 통해 8개의 비트들에 대응하는 데이터 파형들을 양-방향 데이터 버스 제어 회로(440)(도 4b)로 송신하고, 여기에서 D 및 nD 펄스들이 타이밍 도면(550)(도 5b)에 도시된 바와 같이 0 내지 VDDx2의 전압 범위 내에서 전환된다.
도 5a에 도시된 전압 시프터 회로(801)와 같은 전압 시프터 회로는, 기입 동작들을 위한 0 내지 VDDx2의 전압 범위 내의 펄스들을 생성하기 위하여 온 칩 데이터 버스(도 10) 상의 8 비트와 데이터 I/O 버퍼/드라이버(1067) 사이에 위치될 수 있다. 전압 시프터 회로(801)는 기입 동작들 동안 활성화되며, 판독 동작들 동안 비활성화 상태이다(바이패스된다). 대안적으로, 전압 시프터 회로(801)(도 5a)는 양-방향 데이터 버스 제어 회로(640)의 부분으로서 통합될 수 있으며, 기입 동작들 동안에만 활성화된다.
제 3 클록 사이클 타이밍 설명을 계속하면, 센싱 증폭기/래치들은 사이클 3의 말미에서 "SA/래치 전압들"에 의해 활성화된다. PSET이 VDD로부터 접지로 전환되고, 그럼으로써 FET(TSA5)를 센싱 증폭기 전압(VSA)에 연결하며, 여기에서, VSA = VSET = (예를 들어, 도 4b의 센싱 증폭기/래치(430)의) 기입 동작을 위한 VDDx2이다. NSET이 0으로부터 VSET = VDDx2 전압으로 전환되며, 그럼으로써 FET(TSA6)를 저 전압(접지)에 연결한다. "SA/래치 전압들"은 제 1 기입 사이클 동안 활성화되는 8개의 센싱 증폭기들 중 하나를 도시한다. 이러한 페이지 모드 예에 있어서, 워드 라인(WL[0])을 따라 모든 비트들을 기입하기 위해 요구되는 256회의 기입 사이클들이 존재하기 때문에, 센싱 증폭기/래치는 제 1 기입 사이클의 완료까지 데이터 비트를 래칭하고 일시적으로 유지하기 위하여 충분히 길게 활성화된 채로 남아 있는다. 그런 다음, 이는 전력을 절감하기 위하여 다른 255회의 기입 사이클들이 완료될 때까지 비활성화된다. 이는, 로우 디코더(도 10)에 의해 새로운 워드 라인이 선택될 때 재활성화된다(미도시). 컬럼 디코더(도 10)는 다시 8개의 센싱 증폭기들을 선택하고, 다음 기입 사이클이 개시된다. 이러한 예에 있어 워드 라인(WL[0])이 짝수 워드 라인이기 때문에 "N-ISOLATE1"이 사이클 3의 말미에서 활성화되며, 또한 선택된 임의의 다른 짝수 워드 라인에 대해서도 활성화된다. N-ISOLATE1은 도 4b에 예시된 바와 같이 센싱 증폭기/래치(430)를 메모리 어레이(410)에 연결하기 위해 사용된다. 그러나, 선택되는 경우 그 대신에 N_ISOLATE2(이러한 예에서 미도시됨)이 각각의 홀수 워드 라인에 대하여 활성화될 것이다. N_ISOLATE1은, 모든 비트들이 워드 라인(WL[0])을 따라 기입되고 새로운 워드 라인이 선택될 때까지 센싱 증폭기/래치를 어레이로부터 격리하기 위하여 제 1 기입 사이클의 완료 후에 비활성화되는 것으로 도시된다. 대안적으로, 대응하는 센싱 증폭기/래치가 비활성화되기 때문에, N_ISOLATE1 디바이스가 활성화된 채로 남아 있을 수 있다.
도 5b를 참조하면, (CLK3과 CLK4 사이의) 제 4 클록 사이클의 시작에서, "데이터 인"이 4-비트 외부 데이터 버스로부터의 데이터 입력(DI0')을 가지고 계속되며, 이는 클록("CLK")의 네거티브 전환 동안 사이클 4의 중간에서 데이터 I/O 버퍼/드라이버(1067)(도 10)에 의해 래칭된다. 사이클의 이러한 시점에서, DI0 및 DI0'에 의해 표현되는 8개의 비트들이 8-비트 양방향 "데이터 버스" 상에서 데이터 I/O 버퍼/드라이버(1067)로부터 이용가능하다. "CSL"은 8-비트 온-칩 데이터 버스를, 데이터를 래칭하고 일시적으로 유지하고 대응하는 "비트 라인들"을 드라이브하는, 센싱 증폭기/래치(430)와 같은 8개의 센싱 증폭기/래치들의 각각에 연결하는 양-방향 데이터 버스 제어 회로(440)(도 4b)를 활성화한다. 이러한 예에 있어서, 타이밍 도면(550)은 타이밍 도면(550)에 의해 예시된 데이터 버스 입력 "D"에 대응하는 논리 "1" 상태를 수신하며 활성화되는 8개의 선택된 센싱 증폭기들 중 하나를 도시하며, 이는, 비트 라인(BL[x]_D/R)이 VSET = VDDx2로 드라이브되며 비휘발성 저장 엘리먼트(SWx0)를 논리 "1" 상태에 대응하는 저 저항 값으로 세팅하는 세트 동작을 야기한다. 이러한 예에 있어 "비트 라인들"(BL[x]_D/R 및 BL[x]_R/D)은 센싱 증폭기/래치(430)의 반대되는 단자들에 연결되고, 이는 비트 라인(BL[x]_D/R)이 세트 전압(VDDx2)으로 전환되며, 반면 상보적인 비트 라인(BL[x]_R/D)이 접지와 같은 저 전압으로 남아 있는 것을 보여준다. 이러한 예에 있어, 8개의 데이터 비트 입력들(DI0 및 DI0') 중 하나로부터의 논리 "1" 데이터 비트가 도시되며, 이는 메모리 어레이(410) 내의 비트 라인 쌍(BL[x])(도 4b)에 대하여 비휘발성 저장 엘리먼트(SWx0) 내에서 리셋 논리 "0" 상태로부터 세트 논리 "1" 상태로의 전환을 야기한다. 논리 "0" 데이터 입력 비트는 비휘발성 저장 엘리먼트(SWx0)를 리셋, 즉 논리 "0" 상태로 남겨둘 것이다.
도 5b를 참조하면, (CLK4와 CLK5 사이의) 제 5 클록 사이클 동안, 비트 라인(BL[x]_D/R) 세트 사이클이 완료된다. "SA/래치 전압들"이 대응하는 센싱 증폭기/래치를 비활성화한다. "N_ISOLATE1"이 격리 트랜지스터들을 오프 상태로 턴 오프한다. 워드 라인(WL[0])은 모든 비트들이 워드 라인을 따라 기입될 때까지 활성화 상태로 남아 있으며, 이러한 페이지 모드 예에 있어, 이는 총 256회의 사이클들을 요구한다. 클록(CLK)의 포지티브 전환 동안 다음 4-비트 DI1 데이터 입력들이 외부 데이터 버스로부터 수신되며, 그런 다음 클록(CLK)의 네거티브 전환 동안 4-비트 DDI1' 데이터 입력들이 수신된다. 8개의 비트들이 데이터 I/O 버퍼/드라이버(1067)(도 10)에 의해 일시적으로 래칭되며, 이는 8-비트 온-칩 데이터 버스로 송신된다. CSL이 활성화되며, 8개의 데이터 비트들이 컬럼 디코더(도 10)에 의해 디코딩된 다른 컬럼 어드레스에 대응하는 다른 8개의 센싱 증폭기/래치들로 라우팅(route)된다. 다른 8개의 비트들은 선택된 워드 라인(WL[0])을 따라서 그렇지만 메모리 어레이(410)(도 4b) 내의 대응하는 저장 엘리먼트 위치들 및 다른 셀들에서 기입된다. 이러한 다른 센싱 증폭기/래치들의 활성화 및 활성화 디바이스의 턴 온은, 이들이 그 이후의 클록 사이클들에서 일어난다는 것을 제외하면, 타이밍 도면(550)에 예시된 것들과 유사하다. 선택된 워드 라인(WL[0])을 따라 모든 비트들이 기입될 때까지, 8-비트 데이터 기입 동작이 사이클 6(사이클 5 내지 사이클 6)에서 입력 데이터(DI2 및 DI2')를 가지고 다시 반복되는 등이다. 이러한 페이지 모드 예에 있어, 256회의 사이클들에서 2048개의 비트들이 워드 라인(WL[0])을 따라 기입된다. 그런 다음, WL[0]이 비활성화되며, 로우 디코더에 의해 선택된 다른 워드 라인, 예를 들어, WL[1]이 활성화될 때, DDR 페이지 모드 기입 동작이 새로운 워드 라인을 가지고 계속된다. 타이밍 도면(550)(도 5b)에 도시된 파형들은, 페이지 내의 모든 비트들의 기입이 완료될 때까지 반복된다.
이상에서 논의된 바와 같이, 도 5b에서 상세화된 예시적인 기입 동작은, 요구되는 세트 전압(이러한 예시적인 기입 동작 내에서 VDDx2)을 데이터 버스 라인(D)에 인가함으로써, 처음에 (논리 '0'에 대응하는) 고 저항 리셋 상태였던 선택된 어레이 셀을 (논리 '1'에 대응하는) 저 저항 세트 상태로 조정하기 위해 사용된다. 그러나, 이러한 기입 동작이, 이상에서 도 5a와 관련하여 논의된 판독/리셋 동작과 부합될 바와 같이, 기입 동작에 대하여 단순히 데이터 버스 라인(D)을 로우로(예를 들어, 0V로 드라이브된 채로) 남겨둠으로써, 이러한 선택된 어레이 셀을 그것의 초기 리셋 상태로 남겨둘 수 있다는 것을 주의해야만 한다. 추가적으로, 다른 애플리케이션들에 있어서, 이러한 예시적인 기입 동작은 또한, 데이터 버스 라인을 (이상에서 논의된 바와 같은) 요구되는 리셋 전압으로 드라이브함으로써, 처음에 저 저항 세트 상태였던 저항성 변화 엘리먼트를 고 저항 리셋 상태로 조정하기 위해 사용될 수 있었을 것이다.
제 2 DDR 호환 저항성 변화 엘리먼트 어레이 아키텍처
이상에서 도 4a, 도 4b, 도 5a, 및 도 5b와 관련하여 상세하게 논의된 바와 같이, 특정 애플리케이션들에 있어, 본 개시의 제 1 DDR 호환 저항성 변화 엘리먼트 어레이 아키텍처는, 기입(또는 프로그래밍) 동작들 동안 어레이를 제어하는 디지털 회로에 의해 사용되는 시스템 레벨 전압들에 비하여 상대적으로 더 높은 전압 데이터 펄스들을 내부 데이터 버스 상에 야기한다. 일부 실시예들에서, 시스템 레벨 클록에 동기화된 전기적 펄스들은 미리 선택된 논리 전압에 대응하는 고 전압 레벨과 저 전압 레벨 사이에서 진폭이 전환(transition)되는 것일 수 있다. 이러한 애플리케이션들 내에서, 이러한 더 높은 전압들이 (센싱 증폭기/래치를 포함하여) 전체 데이터 경로를 따라 고 전압-호환 트랜지스터들을 요구할 수 있다. 그리고 --다시, 특정 애플리케이션 내에서-- 이러한 더 큰(larger), 고 전압 컴포넌트들이 메모리 어레이 설계 내에서의 스케일링 및/또는 비용 제한들을 나타낼 수 있다. 이 때문에, 본 개시의 제 2 DDR 호환 저항성 변화 엘리먼트 어레이 아키텍처가 제공된다. 이러한 제 2 아키텍처는, 이러한 특정 애플리케이션들 내에서 큰 고 전압 등급의 컴포넌트들에 대한 필요성을 감소시키거나 또는 달리 제거하기 위해 사용될 수 있는 전압 시프팅(shifting) 엘리먼트를 포함한다.
이제 도 6a 및 도 6b를 참조하면, 본 개시에 따른 저항성 변화 엘리먼트들의 어레이에 대한 이러한 제 2 DDR 호환 메모리 회로 아키텍처가 개시된다. 도 4a 및 도 4b에서와 같이, 설명의 용이성을 위하여, 단일 로우(로우 "x")를 도시하는 예시적인 개략도(602)가 복수의 기능적 섹션들(610, 612, 615, 620, 625, 630, 및 640)로 분할된다. 도 6a의 표(601)는, 이러한 기능적 섹션들의 각각, 및 어레이 상의 판독 및 기입 동작들 둘 모두 내에서의 그들의 사용을 설명한다.
이제 도 6a 및 도 6b 둘 모두를 살펴보면, 본 개시의 제 2 DDR 호환 아키텍처 내의 대부분의 섹션들은, 기입 동작 동안의 격리 및 평형 섹션(620)의 중요한 예외를 제외하면, 도 4a 및 도 4b에 도시되고 이상에서 상세하게 논의된 바와 같은 제 1 DDR 호환 아키텍처와 구조 및 기능에 있어서 동일하다. 격리 및 평형 섹션(620)(도 6a) 및 격리 및 평형 섹션(420)(도 4a)의 동작은 판독 동안 본질적으로 동일한 기능을 수행한다. 그러나, 제 1 DDR 호환 아키텍처 기입 동작 동안, 격리 및 평형 섹션(420)이 활성화 상태이며, 센싱 증폭기/래치(430)로부터의 상대적으로 높은 세트 전압(VDDx2)을 메모리 어레이(410)에 결합한다. 반대로, 제 2 DDR 호환 아키텍처 기입 동작 동안, 격리 및 평형 섹션(620)이 비활성화 상태이며, 센싱 증폭기/래치(630)의 낮은 VDD 전압을 메모리(610)로부터의 격리하고, 그 결과, 메모리 어레이(610) 내의 비트 라인이 전압 시프터(625) 및 기입 선택(615) 회로에 의해 상대적으로 높은 세트 전압(VDDx2)으로 드라이브될 때, 센싱 증폭기/래치(630)가 VDD로 낮게 유지된다. 따라서, 제 1 DDR 호환 아키텍처와 달리, 제 2 DDR 호환 아키텍처는 기입 동작 동안, 0과 VDD 사이에서 스위칭하는, 4-비트 외부 데이터 버스로부터의 기입 데이터 펄스들이, 양-방향 데이터 버스 제어 회로(640)를 통해 8-비트 온 칩 데이터 버스 상으로 데이터 I/O 버퍼/드라이버(1067)(도 10)를 통해 동일한 저 전압 범위 내에서 스위칭하는 것을 인에이블하며, 또한 0과 VDD 사이에서 동작하는 센싱 증폭기/래치(630)에 의해 일시적으로 래칭되는 것을 인에이블 하고, 그럼으로써, 이상에서 추가적으로 설명된 제 2 DDR 호환 아키텍처의 이점들을 실현한다. 전압 시프터(625) 및 기입 선택(615)의 동작이 이하에서 추가적으로 설명된다.
본 개시의 이러한 제 2 DDR 호환 아키텍처 내의 제 1 섹션(610)은 메모리 어레이 자체이다. 도 4b의 제 1 아키텍처와 같이, 이들은 개별적인 어레이 셀들(도 6b에서 CELLx0 - CELLx3) 그들 자체들이며, 이들 각각은 저항성 변화 엘리먼트(도 6b에서 SWx0 - SWx3) 및 선택 엘리먼트(도 6b에서 FET들(Tx0 - Tx3))를 포함한다. 이러한 셀들의 각각이, 도 4b와 관련하여 이상에서 상세하게 설명된 바와 같이, 워드 라인들의 어레이, (각각의 로우에 대한) 한 쌍의 비트 라인들, 및 (각각의 어레이 로우에 대한) 선택 라인에 응답하여 어드레스가능(addressable)하다.
이러한 제 2 DDR 호환 아키텍처 내의 섹션(612)은 (도 4b의 섹션(412)과 동일한) 기준 저항기들을 포함한다. 이러한 제 2 DDR 호환 아키텍처 내의 섹션(620)은 평형 및 격리 디바이스들을 제공한다. 이러한 제 2 DDR 호환 아키텍처 내의 섹션(630)은 센싱 증폭기/래치이다. 그리고, 이러한 제 2 DDR 호환 아키텍처 내의 양-방향 데이터 버스 제어 회로(640)는 데이터 버스 양-방향 제어부이다. 메모리 어레이 섹션(610)과 마찬가지로, 이러한 섹션들의 구조 및 기능은, 이상에서 도 4b의 논의 내에서 상세하게 설명되었으며 도 4b에서 상세화된 그들의 대응부분들의 구조 및 기능과 동일하다.
도 6b의 섹션(615)(기입 선택 제어들) 및 섹션(625)(전압 시프터)이 제 2 DDR 호환 아키텍처 내의 기입 동작들 동안의 전압 시프팅 기능을 제공한다. (이상에서 추가로 설명된) 이러한 전압 시프팅 기능이 도 7 및 도 8a 내지 도 8c와 관련하여 더 상세하게 설명될 것이며, 이는, 센싱 증폭기/래치(630) 및 양-방향 데이터 버스 제어 회로(640)가 (이상에서 도 5b와 관련하여 설명된 바와 같이, 시스템 레벨 전압보다 상대적으로 더 낮은) VDD에서 동작하는 것을 허용하고, 메모리 어레이 그 자체(섹션(610))가 상대적으로 더 높은 프로그래밍 전압들(도 6a에 리스팅된 바와 같은 "VHI")에 노출되는 것 및 이러한 상대적으로 높은 전압들을 제공하는 섹션들(615 및 625)에 노출되는 것을 제한한다. 이러한 방식으로, 도 4b의 제 1 DDR 호환 아키텍처를 사용하는 특정 애플리케이션들 내에서 요구될 것과 같은, 기입 동작 동안의 전체 데이터 경로에 대한 더 크고 그리고 고 전압 등급의 컴포넌트들에 대한 필요성이 크게 감소되며, 이는 이러한 애플리케이션들 내에서 (예를 들어, 스케일링 및 비용에 관하여) 더 바람직한 설계 파라미터들을 허용한다.
도 6a에 도시된 바와 같이, 본 개시의 제 2 DDR 호환 아키텍처를 사용하는 판독 동작 동안, 섹션(615)(기입 선택 제어들) 및 섹션(625)(전압 시프터)이 디세이블된다. 이와 같이, 판독 동작들 동안, 제 2 DDR 호환 아키텍처는 본질적으로 제 1 DDR 호환 아키텍처와 동일하며, 판독 동작이 도 5a의 파형도들 내에서 도시된 것과 동일하다. 이와 같이, 이상의 도 5a에서 상세화된 판독 동작의 논의가 또한 도 6b에 도시된 바와 같은 제 2 DDR 호환 아키텍처 상에서 수행되는 판독 동작의 예증이 된다. 그러나, 이상에서 설명된 바와 같이, 이러한 새로운 섹션들(615 및 625)이, 기입 동작 동안 메모리 어레이(610) 비트 라인들에 VDDx2 전압을 제공함으로써 전압 시프팅 기능 및 메모리 어레이(610) 전압 및 전류 드라이브 기능을 제공한다. 이러한 전압 시프팅 및 드라이브 기능은 도 7에 상세화된 예시적인 기입 동작에서 예시된다.
이제 도 7에 예시된 타이밍 도면(700)을 참조하면, (도 5b와 함께 설명되었던 바와 같이) 클록(CLK) 신호가 메모리의 디지털 인터페이스들을 외부 제어기 또는 프로세서에 동기화한다. 도 5b의 제 1 DDR 호환 아키텍처 상의 예시적인 기입 동작과 마찬가지로, 도 7에서 ("클록 0"과 "클록 1" 사이의) 제 1 클록 사이클 전체에 걸쳐, ("칩 전압들"의 파형에 의해 표현되는) 어레이 전압들이 모두 VDD로 유지된다. 선택 라인(SL) 전압은 전체 기입 사이클 동안 낮게(예를 들어, 접지로) 유지된다. VDD는 전형적으로, 그러나 비제한적으로, 약 1 볼트의 전압이다. 로우 어드레스가 활성화되었으며, 이러한 예에서, 워드 라인(WL[0])이 제 1 클록(CLK) 사이클의 시작 이전에 선택되었다(도 7에 도시되지 않음). 컬럼 어드레스 클록 생성기(도 10)가 기입 "명령" WRT에 의해 활성화된다. "컬럼 어드레스"가 수신되며, 컬럼 어드레스 버퍼(도 10) 내에 저장된다. 컬럼 어드레스(C0)가 기입 사이클의 시작에서 선택된다. 이러한 예에 있어, 외부 데이터가 데이터 I/O 버퍼/드라이버(1067)(도 10)에 의해 수신되기 이전에, 2회의 CLK 사이클들의 온 칩 레이턴시(지연)가 존재한다. 센싱 증폭기/래치(630)(도 6b)와 같은 센싱 증폭기/래치들이 PSET 전압이 하이이고 NSET 전압이 로우인 상태로 비활성화 상태이다. 그러나, 도 5b에 도시된 타이밍 도면(550)과 달리, 타이밍 도면(700)(도 6b)에서, N_ISOLATE1은, 이상에서 추가로 설명된 바와 같이, 센싱 증폭기/래치(630)를 메모리 어레이(610)의 비트 라인들에 인가되는 상대적으로 높은 전압들로부터 격리하기 위하여 전체 기입 사이클 동안 낮게 유지된다.
타이밍 도면(700)(도 7)을 참조하면, (CLK1과 CLK2 사이의) 제 2 클록 사이클의 시작에서, 컬럼 어드레스 클록 생성기(도 10)가 기입 "명령" WRT에 의해 활성화되며, "컬럼 어드레스"(C1)가 선택되고, 이는 도 5b에 도시된 타이밍 도면(550)과 관련하여 이상에서 설명된 것과 본질적으로 동일한 타이밍이다. 기입 동작을 지원하기 위하여, 온-칩 전압 생성기들이, 공지된 온-칩 전압 생성 방법들을 사용하여 VDD를 초과하는 세트 전압(VSET)(이러한 예에서, VSET = VDDx2), 및 세트 오버드라이브 전압(VDDx2 + VTH)을 제공한다. 따라서, 예를 들어, VDD = 1V인 경우, VSET = 2V이다. 이러한 예에 있어, 메모리 어레이(610)(도 6b) 내에 예시된 선택된 워드 라인(WL[0])이 VDDx2+VTH로 전환되며, 이는 완전한 세트 전압(VDDx2) 및 비휘발성 저장 엘리먼트(SWx0)로의 기입 전류를 인에이블 한다. 그러나, 도 5b와 관련하여 이상에서 설명된 바와 같이, 일부 경우들에 있어서, FET(Tx0)를 포화 모드로 동작시킴으로써 대응하는 비휘발성 저장 엘리먼트(SWx0) 내로 흐르는 세트 전류를 제한하는 것이 바람직할 수 있다는 것이 이해되어야만 한다.
도 7을 참조하면, (CLK2와 CLK3 사이의) 제 3 클록 사이클의 시작에서, 이상에서 사이클들 1 및 2와 관련하여 설명된 바와 같이, 이러한 사이클 내에서 그리고 후속 사이클들의 각각 내에서 "명령" 및 "컬럼 어드레스"가 활성화된다. "데이터 인"은 4-비트 외부 데이터 버스로부터의 데이터 입력(DI0)을 가지고 시작하며, 이는 클록("CLK")의 포지티브 전환 동안 사이클 3의 말미에서 데이터 I/O 버퍼/드라이버(1067)(도 10)에 의해 래칭된다. 외부 4-비트 데이터 버스 상의 유입 데이터 펄스들이 클록(CLK)의 상승 및 하강 전환들 둘 모두에 대하여 0과 VDD 전압들 사이에서 전환된다. 이러한 외부 데이터 펄스들이 4개의 비트들의 2개의 그룹들로 데이터 I/O 버퍼/드라이버(1067)에 의해 수신되며, 일시적으로 래칭된다. 그런 다음, 데이터 I/O 버퍼/드라이버(1067)는, 클록(CLK)의 각각의 포지티브 전환에서, VDD와 0 볼트 사이에서 스위칭하는, 양방향 내부 데이터 버스를 통해 8개의 비트들에 대응하는 데이터 파형들을 양-방향 데이터 버스 제어 회로(640)(도 6b)로 송신하고, 여기에서 D 및 nD이 또한 타이밍 도면(700)(도 7)에 도시된 바와 같이 VDD의 전압 범위 내에서 전환된다.
제 3 클록 사이클 타이밍 설명을 계속하면, 센싱 증폭기/래치들은 사이클 3의 말미에서 "SA/래치 전압들"에 의해 활성화된다. PSET이 VDD로부터 접지로 전환되며, 그럼으로써 도 6b에 도시된 바와 같이 FET(TSA5)를 센싱 증폭기 래치(630) 전압(VSA = VDD)에 연결한다. NSET이 0으로부터 VDD 전압으로 전환되며, 그럼으로써 FET(TSA6)를 저 전압(접지)에 연결한다. "SA/래치 전압들"은 제 1 기입 사이클 동안 활성화되는 8개의 센싱 증폭기들 중 하나를 도시한다. 이러한 페이지 모드 예에 있어서, 워드 라인(WL[0])을 따라 모든 비트들을 기입하기 위해 요구되는 256회의 기입 사이클들이 존재하기 때문에, 센싱 증폭기/래치는 제 1 기입 사이클의 완료까지 데이터 비트를 래칭하고 일시적으로 유지하기 위하여 충분히 길게 활성화된 채로 남아 있는다. 그런 다음, 이는 전력을 절감하기 위하여 다른 255회의 기입 사이클들이 완료될 때까지 비활성화된다. 이는, 로우 디코더(도 10)에 의해 새로운 워드 라인이 선택될 때 재활성화되며(미도시), 컬러 디코더(도 10)가 다시 8개의 센싱 증폭기들을 선택하고, 다음 기입 사이클이 시작된다. "N-ISOLATE1"은, 이상에서 추가로 설명된 바와 같이, 센싱 증폭기/래치(630)를 메모리 어레이(610)의 비트 라인들에 인가되는 상대적으로 높은 기입 전압으로부터 격리하기 위하여, 타이밍 도면(700)에 도시된 바와 같이 전체 제 2 DDR 호환 아키텍처 동안 비활성화된 채로 남아 있는다.
도 7을 참조하면, (CLK3과 CLK4 사이의) 제 4 클록 사이클의 시작에서, "데이터 인"이 4-비트 외부 데이터 버스로부터의 데이터 입력(DI0')을 가지고 계속되며, 이는 클록("CLK")의 네거티브 전환 동안 사이클 4의 중간에서 데이터 I/O 버퍼/드라이버(1067)(도 10)에 의해 래칭된다. 사이클의 이러한 시점에서, DI0 및 DI0'에 의해 표현되는 8개의 비트들이 8-비트 양방향 "데이터 버스" 상에서 데이터 I/O 버퍼/드라이버(1067)로부터 이용가능하다. "CSL"은 8-비트 온-칩 데이터 버스를, 데이터를 래칭하고 일시적으로 유지하는, 센싱 증폭기/래치(630)와 같은 8개의 센싱 증폭기/래치들의 각각에 연결하는 양-방향 데이터 버스 제어 회로(640)(도 6b)를 활성화한다. 이러한 예에 있어, 메모리 어레이(610) 내에 기입될 데이터 버스 입력이 타이밍 도면(700)에서 "D"로서 도시된다. 제 2 DDR 호환 아키텍처에 있어서, 전압 시프터(625)는, 저 전압으로부터 기입 세트 전압(VDDx2)으로의 VHI 전환들로서 활성화된다. 도 8a 내지 도 8c와 관련하여 이하에서 추가적으로 설명되는 바와 같이, 센싱 증폭기/래치(630) 단자들(x1 및 x2) 전압들이 0 내지 VDD 볼트의 범위 내에 있다. 전압 시프터(625)는 출력 전압(OVS)를 0으로부터 VDDx2로 스위칭한다. 이러한 예에 있어, 짝수 워드 라인(WL[0])이 선택되었기 때문에, WRITE_EVEN이 VDDx2 + VTH로 전환되고, 출력 전압(OVS)이 비트 라인(BL[x]_D/R)을 VSET = VDDx2로 드라이브할 때, 기입 선택(615) 회로 FET(TWR_E)가 활성화되며, 이는 비휘발성 저장 엘리먼트(SWx0)를 논리 "1" 상태에 대응하는 저 저항 값으로 세팅한다. 입력 데이터가 논리 "0"이었던 경우, 센싱 증폭기는 반대되는 상태에 있었을 것이며, 전압 시프터(625) 출력 전압(OVS)은 본질적으로 0 볼트인 저 전압이었을 것이고, 이는 비휘발성 저장 엘리먼트(SWx0)를 그것의 사전-세팅된 고 저항 리셋 상태로 남겨둘 것이다. 홀수 워드 라인이 선택되는 경우, WRITE_ODD가 WRITE_EVEN 대신에 인에이블될 것이며, 프로그래밍 전압(OVS)이 대신에 BL[x]_R/D 상으로 드라이브될 것이라는 것을 주의해야만 한다. 이상에서 추가로 설명된 바와 같이 낮은 N_ISOLATE1 전압이 격리 및 평형(620) 회로를 비활성화 상태로 유지하기 때문에, 전압 시프터(625) 및 기입 선택(615)의 조합이 기입 동작을 수행하기 위하여 격리 및 평형(620) 회로를 바이패스한다.
도 7을 참조하면, (CLK4와 CLK5 사이의) 제 5 클록 사이클 동안, 비트 라인(BL[x]_D/R) 세트 사이클이 완료된다. "SA/래치 전압들"이 대응하는 센싱 증폭기/래치를 비활성화한다. 전압 시프터(625)가 VHI를 칩 전압(VDDx2)으로부터 분리함으로써 턴 오프되고, 기입 선택(615)이 WRITE_EVEN에 의해 비활성화된다. 워드 라인(WL[0])은 모든 비트들이 워드 라인을 따라 기입될 때까지 활성화 상태로 남아 있으며, 이러한 페이지 모드 예에 있어, 이는 총 256회의 사이클들을 요구한다. 클록(CLK)의 포지티브 전환 동안 다음 4-비트 DI1 데이터 입력들이 외부 데이터 버스로부터 수신되며, 그런 다음 클록(CLK)의 네거티브 전환 동안 4-비트 DDI1' 데이터 입력들이 수신된다. 8개의 비트들이 데이터 I/O 버퍼/드라이버(1067)(도 10)에 의해 일시적으로 래칭되며, 이는 8-비트 온-칩 데이터 버스로 송신된다. CSL이 활성화되며, 8개의 데이터 비트들이 컬럼 디코더(도 10)에 의해 디코딩된 다른 컬럼 어드레스에 대응하는 다른 8개의 센싱 증폭기/래치들로 라우팅된다. 다른 8개의 비트들은 선택된 워드 라인(WL[0])을 따라서 그렇지만 메모리 어레이(610)(도 6b) 내의 대응하는 저장 엘리먼트 위치들 및 다른 셀들에서 기입된다. 이러한 다른 센싱 증폭기/래치들의 활성화 및 활성화 디바이스의 턴 온은, 이들이 그 이후의 클록 사이클들에서 일어난다는 것을 제외하면, 타이밍 도면(700)에 예시된 것들과 유사하다. 선택된 워드 라인(WL[0])을 따라 모든 비트들이 기입될 때까지, 8-비트 데이터 기입 동작이 사이클 6(사이클 5 내지 사이클 6)에서 입력 데이터(DI2 및 DI2')를 가지고 다시 반복되는 등이다. 이러한 페이지 모드 예에 있어, 256회의 사이클들에서 2048개의 비트들이 워드 라인(WL[0])을 따라 기입된다. 그런 다음, WL[0]이 비활성화되며, 로우 디코더에 의해 선택된 다른 워드 라인, 예를 들어, WL[1]이 활성화될 때, DDR 페이지 모드 기입 동작이 새로운 워드 라인을 가지고 계속된다. 타이밍 도면(700)에 도시된 파형들은, 페이지 내의 모든 비트들의 기입이 완료될 때까지 반복된다.
제 2 DDR 호환 아키텍처는, 제 1 DDR 호환 아키텍처(도 4a, 도 4b, 및 도 5b에 예시된 표(401), 개략도(402), 및 타이밍 도면(550))와 본질적으로 동일한 기입 기능(각기, 도 6a, 도 6b, 및 도 7에 예시된 표(601), 개략도(602), 및 타이밍 도면(700))을 수행하였다. 그러나, 제 2 DDR 호환 아키텍처는, 센싱 증폭기/래치, 디지털 데이터 인터페이스, 온-칩 데이터 버스, 및 데이터 I/O 버퍼/드라이버(1067)을 포함하는 전체 데이터 경로 내에서 상대적으로 낮은 동작 전압(VDD)(이러한 예에 있어, 대략 1V)을 사용하였다. VDDx2의 더 높은 기입 전압은 오로지 비트 라인들을 드라이브하기 위하여 사용되었다. 제 1 DDR 호환 아키텍처가 전체 데이터 경로 내에서 상대적으로 높은 VDDx2 전압을 사용했기 때문에, 제 2 아키텍처는 전체 데이터 경로에 대하여 훨씬 더 적은 큰 고 전압 등급 컴포넌트들을 요구하고, 이는 더 낮은 전압 스윙(swing)들을 가지고 전력 소산을 크게 감소시키며, 이는 이상에서 추가로 설명된 바와 같이 이러한 애플리케이션들 내에서, 예를 들어, 스케일링 및 비용과 관련하여 더 바람직한(유리한) 설계 파라미터들을 야기한다.
도 8a 내지 도 8c는, 도 7에서 상세화된 제 2 DDR 호환 저항성 변화 엘리먼트 어레이 상에서의 예시적인 기입 동작 내에서 사용되며 도 6b에 도시된 전압 시프터(625)의 기능을 예시한다. 도 8a는, 명확성을 위하여 어레이 회로로부터 격리된, 센싱 증폭기/래치(630)에 연결된 입력 노드들(X1 및 X2)을 갖는 전압 시프터 회로(801)를 도시한다. 도 8b는, 입력 노드(X1)가 전압(VDD)이며, 입력 노드(X2)가 0V일 때의 전압 시프터 회로(801) 내의 노드 전압들의 제 1 상태(802)를 도시하며, 이는 출력 전압(OVS) = 0V를 야기한다. 그리고, 도 8c는, 입력 노드(X1)가 0V이며, 입력 노드(X2)가 전압(VDD)일 때의 전압 시프터 회로(801) 내의 노드 전압들의 제 2 상태(803)를 도시하며, 이는 출력 전압(OVS) = VDDx2를 야기한다.
이제 도 8a를 살펴보면, PFET 디바이스들(TVS1 및 TVS2)은, 함께 연결되며 (도 6b 및 도 7과 관련하여 이상에서 설명된 바와 같은) 요구되는 프로그래밍 전압을 나타내는 VHI로 풀 업(pull up)된 소스 단자들을 갖는다. 도 7의 예시적인 기입 동작과 마찬가지로, 도 8b 및 도 8c 내에서, 이러한 프로그래밍 전압이 VDDx2인 것으로, 또는 어레이를 드라이브하는 디지털 회로의 전압 레벨의 2배인 것으로 가정된다. TVS1의 드레인은 노드(OVS)에서 NFET 디바이스(TVS4)의 드레인 및 TVS2의 게이트에 연결된다. TVS2의 드레인은 NFET(TVS3)의 드레인 및 TVS1의 게이트에 연결된다. TVS3의 소스는 TVS4의 게이트에 연결되며, 센싱 증폭기/래치(630)에 연결된 단자(X1)에 연결된다. TVS4의 소스는 TVS3의 게이트에 연결되며, 센싱 증폭기/래치(630)에 또한 연결된 단자(X2)에 연결된다.
도 8b에 도시된 바와 같이, VDD가 X1에 인가되고 0V가 X2에 인가될 때(이는 센싱 증폭기/래치(630) 내에 일시적으로 저장된 논리 '0'을 나타냄), TVS2 및 TVS4가 턴 온되고, TVS1 및 TVS3이 턴 오프된다. 이는 노드(OVS)에서 0V를 야기하며, 이는 본질적으로 비트 라인 상으로 드라이브되는 프로그래밍 전압 또는 전류가 없다는 것을 의미한다. 그러나, 도 8c에 도시된 바와 같이, 0V가 X1에 인가되고 VDD가 X2에 인가될 때(이는 센싱 증폭기/래치(630) 내에 일시적으로 저장된 논리 '1'을 나타냄), TVS1 및 TVS3이 턴 온되고, TVS2 및 TVS4가 턴 오프된다. 이제 도 6b 회로들, 즉, 양방향 데이터 버스 제어(640), 센싱 증폭기/래치(630), 및 전압 시프터(625)를 참조하면, 논리 "1"에 대응하여 단자(D)가 VDD이고 단자(nD)가 0볼트일 때, 센싱 증폭기/래치 단자들은 X1 = 0 및 X2 = VDD이다. 이는 노드(OVS)에서 드라이브 아웃(drive out)되는 VHI(이러한 예에서 요구되는 프로그래밍 전압(VDDx2))을 야기한다.
이제 도 9를 참조하면, 저항성 변화 엘리먼트 메모리 어레이(900)의 간략화된 블록도가, 간략화된 어레이 로우 개략도들(402 및 602)이 각기 전체 메모리 어레이 내에서 사용되는 방법을 예시하기 위해 사용된다. 메모리 어레이(900)는 "n+1"개의 로우들로 구성되며, 각각의 로우는 "m+1"개의 메모리 셀들을 포함한다. 또는 다른 방식으로 생각하면, 저항성 변화 메모리 어레이(900)는, "n+1"개의 로우들 및 "m+1"개의 컬럼들의 그리드로 배열된 저항성 변화 메모리 엘리먼트들의 어레이를 포함한다. 이상에서 설명된 바와 같이, 도 4b 및 도 6b의 간략화된 개략도들 각각이, 각기 본 개시의 제 1 및 제 2 DDR 호환 저항성 변화 엘리먼트 아키텍처들의 대표적인 단일 로우(로우 "x")를 도시하였다.
저항성 변화 메모리 어레이(900) 내의 로우들(ROW0, ROW1, ROW3, 및 ROWn)의 각각이 블록(각기, 910, 920, 930, 및 940)에 의해 표현된다. 이러한 블록들(910-940)의 각각이, 도 4b에 예시된 간략화된 어레이 로우 개략도(402) 또는 도 6b에 예시된 간략화된 어레이 로우 개략도(602) 중 하나를 나타내며, 각기 도 5b에 도시된 파형 도면(550) 및 도 7에 도시된 파형 도면(700)과 관련되어 상세하게 설명되었다. 격리 제어들(도 4b 및 도 6b의 N_ISOLATE1, N_ISOLATE2, 및 EQ), 센싱 증폭기/래치 제어들(도 4b 및 도 6b의 NSET 및 PSET), 출력 제어들(도 4b 및 도 6b의 CSL), 및 기입 선택 제어들(도 4b 및 도 6b의 WRITE_EVEN 및 WRITE_ODD)이 명확성을 위하여 도 9 내에 도시되지 않는다. 그러나 모든 로우들(910-940)이 이러한 제어 신호들에 응답하는 것으로 간주된다.
도 9에서 보여질 수 있는 바와 같이, 비트 라인들(BL[n:0]_D/R 및 BL[n:0]_R/D)의 "n+1"개의 쌍들이 저항성 변화 메모리 어레이(900) 내의 각각의 로우(910-940)에 전용 폴딩형 비트 라인들의 쌍을 제공하기 위해 사용된다. BL[n:0]_D/R은 도 4b 및 도 6b의 BL[x]_D/R과 유사하며, BL[n:0]_R/D은 도 4b 및 도 6b의 BL[x]_R/D과 유사하다. 선택 라인들(SL[n:0])의 어레이는 저항성 변화 메모리 어레이(900) 내의 각각의 로우(910-940)에 (도 4b 및 도 6b의 SL[x]와 유사한) 선택 라인을 제공하기 위해 사용된다. "m+1"개의 워드 라인들(WL[m:0])의 어레이는 어레이 내의 모든 로우들(910-940)에 공통적이며, 각각의 어레이 로우(910-940) 내의 "m+1"개의 저항성 변화 메모리 셀들의 각각이 이러한 워드 라인들 중 하나에 응답한다. WL[m:0]은 도 4b 및 도 6b의 WL[3:0]과 유사하다. WL_ODD 및 WL_EVEN은 메모리 어레이(900) 내의 모든 로우들(910-940)에 또한 공통적인 제어 신호들이다. 도 4b, 도 5a, 및 도 6b의 논의 내에서 상세하게 설명된 바와 같이, 메모리 어레이(900) 내의 각각의 어레이 로우(910-940)는 2개의 기준 엘리먼트들을 포함한다. 각각의 어레이 로우(910-940) 내에서, 이러한 기준 엘리먼트들의 각각이 이상에서 도 4a, 도 5a, 및 도 6b의 논의에서 상세화된 바와 같이 WL_ODD 또는 WL_EVEN 중 하나에 응답한다.
버퍼/디코더 엘리먼트(950)는 어레이 로우들(910-940)의 각각의 데이터 라인들(도 4b 및 도 6b에서 D 및 nD)과 연결되고, 이러한 데이터 신호들을 데이터 입력/출력(I/O) 인터페이스 내로 배열하기 위해 사용된다. 이러한 방식으로, 각각의 로우로부터의 데이터 라인들이, 특정 외부 제어 회로 엘리먼트(예컨대, 비제한적으로, 마이크로프로세서 또는 FPGA)를 사용하는 특정 애플리케이션에 대한 인터페이스의 요구들에 알맞게 선택되고 프로세싱될 수 있다.
이제 도 10을 참조하면, 본 개시의 제 1 및 제 2 DDR 호환 저항성 변화 어레이 아키텍처들 내에서 사용하기에 적절한 예시적인 1Gb x 4 저항성 변화 메모리(1000)를 예시하는 시스템 레벨 블록도가 도시된다.
저항성 변화 메모리(1000)(도 10)의 코어에서, 4 기가비트 메모리 어레이 엘리먼트(1010)가 32,768 x 32,768 x 4 구성으로 구조화(architect)된다. 메모리 어레이 엘리먼트(1010)는 격리 디바이스들(1020)의 어레이를 통해 센싱 증폭기들(1030)의 어레이에 결합된다. 격리/기입 선택 회로들(1020)이 격리 제어 신호들(N_ISOLATE1 및 N_ISOLATE2)의 쌍 또는 기입 선택 제어 신호들(WRITE_EVEN 및 WRITE_ODD)의 쌍에 응답한다. 제 1 DDR 아키텍처에 대하여, 격리 회로 제어 신호(N_ISOLATE)가 사용된다. 그러나, 제 2 DDR 아키텍처에 대하여, 격리 회로 제어 신호(N_ISOLATE)는 판독을 위해 사용되며, 기입 선택 제어 신호(WRITE)가 기입 동작 동안 사용된다. 센싱 증폭기들(1030)은 제어 신호들(NSET 및 PSET)에 응답하며, 어레이 데이터를 일시적으로 저장하고 이를 I/O 게이트 블록(1040)으로 제공한다. 다시 간략화된 어레이 로우 개략도들(도 4b의 402 및 도 6b의 602)을 참조하면, 메모리 어레이 엘리먼트(1010)는 엘리먼트들(410 및 610)과 유사하며; 격리/기입 선택 회로들(1020)은 엘리먼트들(420, 620, 및 615)과 유사하고; 센싱 증폭기/래치 회로들(1030)은 엘리먼트들(430 및 630)과 유사하며; 및 I/O 게이트 블록(1040)은 엘리먼트 양-방향 데이터 버스 제어 회로(440 및 640)와 유사하다. 데이터 I/O 버퍼/드라이버(1067)를 포함하는 데이터 아웃 버퍼/디코더(1060) 및 데이터 인 버퍼/디코더(1065)는 도 9의 엘리먼트(950)와 유사하며, 메모리(1000)와 외부 제어 회로 엘리먼트(예컨대, 비제한적으로, 마이크로프로세서, 마이크로제어기, 또는 FPGA) 사이에 인터페이스 제어를 제공한다.
로우 어드레스 스트로브(strobe) 제어 신호에 응답하여, RAS 클록 생성기(1045)가 로우 어드레스 버퍼(1005) 및 로우 디코더(1015)로 타이밍 신호를 제공하며, 이들은 어드레스 버스(A[14:0])에 응답하여 메모리 어레이(1010)를 어드레싱하기 위해 요구되는 로우 어레이 라인들을 생성한다. 컬럼 어드레스 스트로브 제어 신호에 응답하여, CAS 클록 생성기(1050)가 컬럼 어드레스 버퍼(1025)로 타이밍 신호를 제공하며, 이는 어드레스 버스(A[14:0])에 응답하여 메모리 어레이(1010)를 어드레싱하기 위해 요구되는 컬럼 어레이 라인들을 생성한다. 기입 인에이블 제어 신호는, 데이터 I/O 버퍼/드라이버(1067)를 포함하는 데이터 인 버퍼/디코더(1065) 및 데이터 아웃 버퍼/디코더(1060)로 타이밍 제어를 제공하기 위하여, 컬럼 어드레스 스트로브 제어 신호와 AND 연산된다.
(명확성을 위하여) 도 7에 도시되지 않았지만, 외부 제어 회로 엘리먼트들(예컨대, 비제한적으로, 마이크로프로세서, 마이크로제어기, 또는 FPGA)이, 본 개시의 저항성 변화 메모리 아키텍처와 관련하여 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 및 도 7 내에서 그리고 이상에서 설명된 바와 같이, 상이한 제어 신호들을 인가하고 이러한 제어 신호들의 타이밍을 관리하기 위하여 사용된다. 예를 들어, 도 5a에서 상세화되고 (그리고 이상에서 설명된) 판독 동작들, 및 도 5b 및 도 7에서 상세화되고 (그리고 이상에서 설명된) 기입 동작들이 특정 애플리케이션의 요구들을 최적으로 맞추면서 다양한 구조들을 통해 구현될 수 있다. 예를 들어, FPGA들, PLD들, 마이크로제어기들, 논리 회로들, 또는 컴퓨터 상에서 실행되는 소프트웨어 프로그램 전부가 도 5a, 도 5b 및 도 7에서 상세화된 프로그래밍 동작들의 알고리즘들을 실행하고 이상에서 논의된 필요한 제어 및 선택 신호들을 제공하기 위해 사용될 수 있다. 이러한 방식으로, 도 10의 메모리 어레이 엘리먼트(1010) 내의 개별적인 저항성 변화 메모리 셀들이, 예를 들어, 특정 애플리케이션에 대해 요구되는 대로, (이상에서 설명된 바와 같이) 독립적으로 선택되고 프로그래밍되거나 또는 다시 판독될 수 있다.
본 개시의 저항성 변화 메모리 어레이 아키텍처가 도 4b 및 도 6b 내의 예시적인 간략화된 개략도들 및 도 9 및 도 10의 블록도들을 사용하여 제시되었지만, 본 개시의 방법들이 도시된 이러한 특정 전기적 회로들에 한정되지 않아야 한다는 것을 주의해야만 한다. 오히려, 도 4b, 도 6b, 도 9, 도 10에 도시된 전기적 회로들이 특정 애플리케이션 내에서 설명된 진보된 아키텍처들을 실시하기 위하여 회로를 최적화하기 위한 다양한 방식들로 변형될 수 있다는 것이 당업자들에게 자명할 것이다.
그리고, 저항성 변화 메모리 어레이 아키텍처들의 전술된 설명이 대표적이며, 이러한 변형예들을 포함하고, 상세화된 특정한 예시적인 파라미터들에 달리 한정되지 않는 것이 바람직하다.
본 발명이 본 발명의 특정 실시예들에 대하여 설명되었지만, 다수의 다른 변형예들 및 수정예들 및 다른 용례들이 당업자들에게 자명해질 것이다. 따라서, 본 발명이 본원의 특정 개시내용에 의해 한정되지 않는 것이 바람직하다.

Claims (28)

  1. 저항성 변화 엘리먼트 메모리 어레이로서,
    복수의 워드 라인들;
    복수의 비트 라인들;
    복수의 선택 라인들;
    격리(isolation) 및 평형(equilibration) 모듈;
    복수의 메모리 셀들;
    복수의 기준 엘리먼트들; 및
    복수의 센싱 증폭기(sense amplifier)들
    을 포함하며,
    상기 격리 및 평형 모듈은 격리 부분 및 평형 부분을 포함하고,
    상기 메모리 셀들은,
    제 1 단자 및 제 2 단자를 갖는 저항성 변화 엘리먼트로서, 상기 제 1 단자는 선택 라인과 전기적으로 연통하고, 상기 저항성 변화 엘리먼트는, 제 1 정보 상태에 대응하는 제 1 저항 값 및 제 2 정보 상태에 대응하는 제 2 저항 값을 가지고 적어도 2개의 비-휘발성 저항 값들 사이에서 스위칭될 수 있는 것인, 상기 저항성 변화 엘리먼트; 및
    워드 라인 상의 제어 신호에 응답하는 선택 디바이스로서, 상기 선택 디바이스는 비트 라인과 상기 저항성 변화 엘리먼트의 상기 제 2 단자 사이에 선택적으로 전도성 경로를 제공하는 것인, 상기 선택 디바이스
    를 포함하고,
    상기 기준 엘리먼트들은,
    제 1 단자 및 제 2 단자를 갖는 저항성 기준 엘리먼트로서, 상기 제 1 단자는 선택 라인과 전기적으로 연통하고, 상기 저항성 기준 엘리먼트는 상기 제 1 저항 값과 상기 제 2 저항 값 사이에 속하도록 선택된 전기적 저항을 갖는 것인, 상기 저항성 기준 엘리먼트; 및
    워드 라인 상의 제어 신호에 응답하는 선택 디바이스로서, 상기 선택 디바이스는 비트 라인과 상기 저항성 기준 엘리먼트의 상기 제 2 단자 사이에 선택적으로 전도성 경로를 제공하는 것인, 상기 선택 디바이스
    를 포함하고,
    상기 센싱 증폭기들의 각각은 저항성 변화 엘리먼트에 전기적으로 결합된 적어도 하나의 비트 라인 및 저항성 기준 엘리먼트에 전기적으로 결합된 적어도 하나의 비트 라인에 응답하며,
    상기 복수의 센싱 증폭기들 중 상기 하나의 센싱 증폭기는, 워드 라인에 의해 선택되었던 저항성 변화 엘리먼트에 전기적으로 결합된 비트 라인 상의 방전의 레이트(rate)와, 워드 라인에 의해 선택된 저항성 기준 엘리먼트에 전기적으로 결합된 비트 라인 상의 방전의 레이트를 비교할 수 있고,
    상기 비교는 선택된 메모리 셀의 정보 상태를 판독하기 위해 사용되고,
    상기 격리 및 평형 모듈의 격리 부분은 제어 신호들의 쌍(pair)에 의해 제어되는 격리 회로 엘리먼트들의 세트를 포함하고, 상기 격리 부분은 판독 사이클 동안 데이터 반전을 방지하도록 구성되고, 상기 평형 부분은 판독 동작 이전에 비트 라인 쌍 전압들을 평형화하도록 구성되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 메모리 셀들은 복수의 로우(row)들 및 컬럼(column)들로 배열되며, 각각의 로우는 2개의 비트 라인들을 사용하는 폴딩형(folded) 비트 라인 구조로 배열되고, 로우를 갖는 상기 메모리 셀들의 각각은 상기 2개의 비트 라인들 중 하나의 비트 라인에 전기적으로 결합되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  3. 제 2 항에 있어서,
    각각의 로우는 2개의 기준 엘리먼트들을 포함하며, 제 1 기준 엘리먼트는 상기 2개의 비트 라인들 중 하나의 비트 라인에 결합되고, 제 2 기준 엘리먼트는 상기 2개의 비트 라인들 중 다른 비트 라인에 전기적으로 결합되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  4. 제 3 항에 있어서,
    각각의 로우는 센싱 증폭기를 포함하며, 상기 센싱 증폭기는 자기 자신의 로우 내의 비트 라인들 둘 모두에 응답하는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  5. 제 1 항에 있어서,
    상기 저항성 변화 엘리먼트들은, 2-단자 나노튜브 스위칭 엘리먼트들, 금속 산화물 메모리 엘리먼트들, 및 상(phase) 변화 메모리 엘리먼트들로 구성된 그룹으로부터 선택되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  6. 제 1 항에 있어서,
    상기 센싱 증폭기들은 상기 격리 및 평형 모듈에 의해 적어도 하나의 상기 비트 라인에 결합되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  7. 제 1 항에 있어서,
    상기 센싱 증폭기들은, 복수의 비트 라인들의 정보 상태를, 온-칩 데이터 버스에 결합된 양-방향 데이터 버스 제어 회로들을 통해 상기 메모리 어레이 내의 상기 온-칩 데이터 버스로 송신할 수 있는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  8. 제 7 항에 있어서,
    복수의 비트 라인들의 상기 정보 상태는 시스템 레벨 클록에 동기화된 전기적 펄스들로서 상기 온-칩 데이터 버스로 송신되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  9. 제 8 항에 있어서,
    상기 동기화된 전기적 펄스들은 외부 데이터 버스의 데이터 레이트의 절반 이하의 데이터 레이트로 상기 외부 데이터 버스로부터 상기 온-칩 데이터 버스에 제공되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  10. 제 9 항에 있어서,
    상기 온-칩 데이터 버스는, 상기 외부 데이터 버스 내의 데이터 라인들의 수보다 적어도 2배의 데이터 버스 라인들의 수를 갖는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  11. 제 8 항에 있어서,
    상기 동기화된 전기적 펄스들은 미리 선택된 논리 전압에 대응하는 고 전압 레벨과 저 전압 레벨 사이에서 진폭이 전환(transition)되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  12. 제 1 항에 있어서,
    상기 저항성 변화 엘리먼트 메모리 어레이는 더블 데이터 레이트(double data rate; DDR) 메모리 아키텍처와 호환되는(compatible) 것인, 저항성 변화 엘리먼트 메모리 어레이.
  13. 저항성 변화 엘리먼트 메모리 어레이로서,
    복수의 워드 라인들;
    복수의 비트 라인들;
    복수의 선택 라인들;
    격리 및 평형 모듈;
    복수의 메모리 셀들; 및
    복수의 센싱 증폭기들
    을 포함하며,
    상기 격리 및 평형 모듈은 격리 부분 및 평형 부분을 포함하고,
    상기 메모리 셀들은,
    제 1 단자 및 제 2 단자를 갖는 저항성 변화 엘리먼트로서, 상기 제 1 단자는 선택 라인과 전기적으로 연통하고, 상기 저항성 변화 엘리먼트는, 제 1 정보 상태에 대응하는 제 1 저항 값 및 제 2 정보 상태에 대응하는 제 2 저항 값을 가지고 적어도 2개의 비-휘발성 저항 값들 사이에서 스위칭될 수 있는 것인, 상기 저항성 변화 엘리먼트; 및
    워드 라인 상의 제어 신호에 응답하는 선택 디바이스로서, 상기 선택 디바이스는 비트 라인과 상기 저항성 변화 엘리먼트의 상기 제 2 단자 사이에 선택적으로 전도성 경로를 제공하는 것인, 상기 선택 디바이스
    를 포함하고,
    상기 센싱 증폭기들의 각각은, 적어도 하나의 비트 라인에 결합되며, 양-방향 데이터 버스 제어 회로에 의해 온-칩 데이터 버스에 전기적으로 결합된 적어도 하나의 데이터 라인에 응답하고,
    상기 복수의 센싱 증폭기들 중 상기 하나의 센싱 증폭기는, 워드 라인에 의해 선택된 셀 선택 디바이스에 의해 저항성 변화 엘리먼트에 전기적으로 결합된 비트 라인 상에 전압을 인가하기 위해 사용될 수 있으며,
    상기 인가되는 전압은 선택된 메모리 셀의 정보 상태를 프로그래밍하기 위해 사용되고,
    상기 격리 및 평형 모듈의 격리 부분은 제어 신호들의 쌍에 의해 제어되는 격리 회로 엘리먼트들의 세트를 포함하고, 상기 격리 부분은 판독 사이클 동안 데이터 반전을 방지하도록 구성되고, 상기 평형 부분은 판독 동작 이전에 비트 라인 쌍 전압들을 평형화하도록 구성되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  14. 제 13 항에 있어서,
    상기 센싱 증폭기들은 저항성 변화 엘리먼트를 프로그래밍하기 위해 전압 소스에 결합되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  15. 제 13 항에 있어서,
    상기 센싱 증폭기들은 상기 온-칩 데이터 버스에 의해 제공되는 데이터 값들을, 상기 데이터 값들의 비휘발성 저장을 위해 선택되었던 상기 저항성 변화 엘리먼트 메모리 어레이 내의 이들 저항성 변화 엘리먼트들로 송신할 수 있는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  16. 제 15 항에 있어서,
    상기 데이터 값들은 시스템 레벨 클록에 동기화된 전기적 펄스들로서 외부 데이터 버스로부터 상기 온-칩 데이터 버스에 제공되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  17. 제 16 항에 있어서,
    상기 전기적 펄스들은 외부 데이터 버스의 데이터 레이트의 절반 이하의 데이터 레이트로 상기 외부 데이터 버스로부터 상기 온-칩 데이터 버스에 제공되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  18. 제 17 항에 있어서,
    상기 온-칩 데이터 버스는, 상기 외부 데이터 버스보다 적어도 2배의 데이터 버스 라인들의 수를 갖는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  19. 제 16 항에 있어서,
    상기 동기화된 전기적 펄스들은 미리 선택된 논리 전압에 대응하는 고 전압 레벨과 저 전압 레벨 사이에서 진폭이 전환되며, 상기 미리 선택된 논리 전압은 상기 어레이 내의 상기 저항성 변화 엘리먼트들을 프로그래밍하기에 충분한 것인, 저항성 변화 엘리먼트 메모리 어레이.
  20. 저항성 변화 엘리먼트 메모리 어레이로서,
    복수의 워드 라인들;
    복수의 비트 라인들;
    복수의 선택 라인들;
    격리 및 평형 모듈로서, 격리 부분 및 평형 부분을 포함하는 것인, 격리 및 평형 모듈;
    복수의 메모리 셀들;
    복수의 센싱 증폭기들로서, 상기 센싱 증폭기들의 각각은, 양-방향 데이터 버스 제어 회로에 의해 온-칩 데이터 버스에 전기적으로 결합되며, 전압 시프팅(shifting) 엘리먼트 - 상기 전압 시프팅 엘리먼트는 적어도 하나의 입력 단자 및 적어도 하나의 출력 단자를 포함함 - 의 적어도 하나의 입력에 전기적으로 결합되는 것인, 상기 복수의 센싱 증폭기들; 및
    상기 전압 시프팅 엘리먼트의 적어도 하나의 출력 단자와 적어도 하나의 상기 비트 라인 사이에 선택적으로 전도성 경로를 제공할 수 있는 상호연결 회로
    를 포함하며,
    상기 메모리 셀들은,
    제 1 단자 및 제 2 단자를 갖는 저항성 변화 엘리먼트로서, 상기 제 1 단자는 선택 라인과 전기적으로 연통하고, 상기 저항성 변화 엘리먼트는, 제 1 정보 상태에 대응하는 제 1 저항 값 및 제 2 정보 상태에 대응하는 제 2 저항 값을 가지고 적어도 2개의 비-휘발성 저항 값들 사이에서 스위칭될 수 있는 것인, 상기 저항성 변화 엘리먼트; 및
    워드 라인 상의 제어 신호에 응답하는 선택 디바이스로서, 상기 선택 디바이스는 비트 라인과 상기 저항성 변화 엘리먼트의 상기 제 2 단자 사이에 선택적으로 전도성 경로를 제공하는 것인, 상기 선택 디바이스
    를 포함하고,
    상기 전압 시프팅 엘리먼트는 자기 자신의 입력 단자들 중 적어도 하나에 제공되는 논리 레벨 전압에 응답하여 자기 자신의 출력 단자들 중 적어도 하나에 프로그래밍 전압을 제공할 수 있고,
    상기 메모리 어레이 내의 상기 복수의 메모리 셀들 중 적어도 하나는 상기 복수의 메모리 셀들 중 상기 적어도 하나와 연관된 선택 라인 및 워드 라인을 활성화함으로써 선택되며,
    상기 선택된 메모리 셀은, 상기 전압 시프팅 엘리먼트의 상기 입력 단자에 요구되는(desired) 논리 레벨 전압을 제공하고, 상기 프로그래밍 전압을 제공하는 상기 전압 시프팅 엘리먼트의 상기 출력 단자를, 상기 선택된 메모리 셀과 연관되며 상기 상호연결 회로를 통해 상기 선택 디바이스에 의해 상기 저항성 변화 엘리먼트에 전기적으로 결합된 상기 비트 라인에 전기적으로 결합함으로써, 프로그래밍되고,
    상기 격리 및 평형 모듈의 격리 부분은 제어 신호들의 쌍에 의해 제어되는 격리 회로 엘리먼트들의 세트를 포함하고, 상기 격리 부분은 판독 사이클 동안 데이터 반전을 방지하도록 구성되고, 상기 평형 부분은 판독 동작 이전에 비트 라인 쌍 전압들을 평형화하도록 구성되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  21. 제 20 항에 있어서,
    상기 저항성 변화 엘리먼트들은, 2-단자 나노튜브 스위칭 엘리먼트들, 금속 산화물 메모리 엘리먼트들, 및 상 변화 메모리 엘리먼트들로 구성된 그룹으로부터 선택되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  22. 제 20 항에 있어서,
    상기 센싱 증폭기들은 미리 선택된 논리 전압 레벨에서 동작하는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  23. 제 20 항에 있어서,
    상기 온-칩 데이터 버스 상으로 드라이브(drive)되는 정보 상태들에 응답하여, 상기 센싱 증폭기들이 데이터 값들을 상기 전압 시프팅 엘리먼트들에 제공하며, 상기 데이터 값들에 응답하여, 상기 전압 시프팅 엘리먼트들이 선택된 저항성 변화 엘리먼트들에 전기적으로 결합된 이들 비트 라인들에 프로그래밍 전압들을 제공하는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  24. 제 23 항에 있어서,
    상기 데이터 값들은 시스템 레벨 클록에 동기화된 전기적 펄스들로서 외부 데이터 버스에 의해 상기 온-칩 데이터 버스에 제공되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  25. 제 24 항에 있어서,
    상기 동기화된 전기적 펄스들은 외부 데이터 버스의 데이터 레이트의 절반 이하의 데이터 레이트로 상기 외부 데이터 버스로부터 상기 온-칩 데이터 버스에 제공되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  26. 제 24 항에 있어서,
    상기 온-칩 데이터 버스는, 상기 외부 데이터 버스보다 적어도 2배의 데이터 버스 라인들의 수를 갖는 것인, 저항성 변화 엘리먼트 메모리 어레이.
  27. 제 24 항에 있어서,
    상기 동기화된 전기적 펄스들은 미리 선택된 논리 전압에 대응하는 고 전압 레벨과 저 전압 레벨 사이에서 진폭이 전환되며, 상기 미리 선택된 논리 전압은 상기 어레이 내의 상기 저항성 변화 엘리먼트들을 프로그래밍하기에 충분한 것인, 저항성 변화 엘리먼트 메모리 어레이.
  28. 제 20 항에 있어서,
    상기 저항성 변화 엘리먼트 메모리 어레이는 더블 데이터 레이트(DDR) 메모리 아키텍처와 호환되는 것인, 저항성 변화 엘리먼트 메모리 어레이.
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