JP2010231828A - 半導体記憶装置 - Google Patents

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Abstract

【課題】イコライザ回路を含む半導体装置における高速化およびノイズ耐性の向上を提供する。
【解決手段】複数のメモリセルを選択して、アクセス期間中において、センシング前にイコライザ回路２６によりビット線へ充電を行う際、センスアンプ側ビット線とメモリセル側ビット線を選択的に接続する選択回路２２により、少なくとも選択メモリセルに接続される選択ビット線と当該選択ビットに隣接する両側の非選択ビット線の３本を選択状態にして、センスアンプ側ビット線に配置されるイコライザ回路２６から３本のビット線へ充電を行い、その後、選択ビット線のイコライズを停止してメモリセル情報に対応した選択ビット線の放電を行う。その後、センシングを行う期間中においても隣接ビット線にはイコライズ電圧を接続し続けるイコライズ制御とする。
【選択図】図１

Description

本発明は半導体装置に関し、特に、不揮発性の半導体記憶装置及び当該半導体記憶装置を含む半導体装置に関する。
最近、半導体記憶装置として、電源を切ると記憶データが失われてしまう揮発性メモリのほかに、電源を切っても記憶データを保持できる不揮発性半導体メモリが種々提案されている。例えば、この種の不揮発性半導体メモリとして、スタティック型半導体記憶装置のほか、ＭＲＯＭ（Ｍａｓｋ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＵＶ−ＥＰＲＯＭ（Ｕｌｔｒａ−Ｖｉｏｌｅｔ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等が提案されている。このうち、ＥＥＰＲＯＭとして、ＮＡＮＤ型或いはＮＯＲ型のフラッシュメモリが知られており、実用化されている。
これら不揮発性半導体メモリのうち、一般的なＲＯＭに関する技術が特許文献１で開示されている。特許文献１は、ＲＯＭからデータを読み込む際、即ち、読み出す際に、使用されるデータ読込補助回路を開示している。特許文献１に示されたデータ読込補助回路は、ビット線及びワード線によって選択されるＲＯＭ素子からデータを読み込む場合、データの読み込みの前に、選択されたビット線と非選択ビット線に同一の電位を印加する一方、選択されたビット線の実際のデータの読み込み（センシング）が開始されると、非選択ビット線を接地する動作を行なっている。これによって、データの読み込み開始前に、選択ビット線と非選択ビット線間の配線間容量を小さくすることができ、データの高速読み出しを可能にしている。
特許文献２は、メモリセルデータ読出時のビット線間干渉を低減し、ビット線振幅の変化速度を高速化できるスタティック型半導体記憶装置を開示している。このため、特許文献２は、メモリセル選択時に、例えば、奇数列のビット線にメモリセルデータが読み出される場合、偶数列に対するビット線をプリチャージ状態に維持するプリチャージ制御回路及びビット線負荷回路を開示している。即ち、隣接ビット線の電位はアクセス開始前の所謂スタンバイ状態からＨｉｇｈに充電されており、アクセス後もその電位は変化しない。
更に、特許文献３は、メモリセルのソース及びドレインを行方向に直線状に接続して、直線状チェインを形成したフラッシュメモリ装置及びそのプリチャージングを開示している。ここでは、直線状チェインを形成する行内のメモリセルのゲートは、共通のワードラインに接続され、且つ、直線状チェインの隣接したメモリセル間のノードに、列ラインがそれぞれビット線として接続される所謂、チェイン型クロスポイントメモリアレイである。特許文献３では、選択されたビット線にセンシング用電圧を印加し、選択されたビット線に隣接したビット線にも電圧を印加することによりプリチャージが行われている。これによって、選択ビット線に印加されるセンシング用電圧印加が、隣接メモリセルを介して隣接ビット線へ流れるリーク電流を防止することができる。
また、特許文献４は、複数のメモリセルを直列に接続した不揮発性記憶装置を開示している。ここでは、消費電流の低減、アクセス時間の短縮を図るために、バースト動作における不連続なアクセス動作の際に、駆動能力を変化させることが提案されている。
特開２００１−１４３４９０号公報 特開２００２−１７０３８８号公報 特表２００５−５３７５９７号公報 特開２００８−２５７７８３号公報 特願２００９−２３２４８号
一方、本発明者は、特許文献５において、アクセストランジスタと、抵抗値の違いによって情報を記憶する不揮発性記憶素子（以下、単に、記憶素子と呼ぶ）とによりメモリセルを構成した半導体記憶装置及びその読出し方法を提案した。この半導体記憶装置は、不揮発性ＲＡＭとして動作可能であることが確認されている。したがって、特許文献５に示された半導体記憶装置は、電源を切っても情報を保持でき、しかも、書き換え可能であり、且つ、ページ読出しが可能であると共に、ＤＲＡＭと同様に、ランダムにアクセスが可能である等、数々の利点を備えている。しかしながら、本発明者の更なる研究によれば、抵抗値の違いを利用した記憶素子を用いた半導体記憶装置においても、更なる高速化が必要であることが判明した。
特許文献１は、ＲＯＭにおける選択ビット線と非選択ビット線との電位を同じにすることによってＲＯＭを高速化することを開示しているだけで、特許文献５に示されたような記憶素子を用いたＲＡＭにおける特有の問題点について何等指摘していない。更に、センシング中に意図的に隣接ビット線を元の接地電位へ放電しており、その容量結合ノイズによって微小電位のセンシングの感度を低下させるノイズ源となっている。
特許文献２は、ランダムアクセス可能なスタティック型半導体装置の高速化を開示しているだけで、抵抗値の違いを利用した記憶素子を含む半導体記憶装置及びその問題点について何等開示していない。
更に、特許文献３及び４は、いずれも、メモリセルを直線状に接続して直線状チェインを構成し、書き換え可能でしかも不揮発性の半導体記憶装置を開示している。しかしながら、特許文献３及び４に示された半導体記憶装置は、直線状に接続されたメモリセルのビット線の充電だけを開示しているだけで、ビット線とセンスアンプとの接続関係について何等検討されていない。
ここで、特許文献５に示した半導体記憶装置の問題点を具体的に説明する。抵抗値の違いを利用した記憶素子を含むメモリセルでは、記憶情報の読出しに先立ち、メモリセルを選択すると共に、メモリセルに接続されるビット線を接地して電荷を一旦放電（ディスチャージ）している。その後、イコライザ回路により選択ビット線を通して充電状態（即ち、イコライジング状態）にし、その後、抵抗値の違いによって情報を記憶する記憶素子に電流を流し(センシング)、電流を流すことによって生じる電位の変化或いは電流の変化をセンスアンプで読み取っている。この場合、センスアンプは、イコライザ回路で充電されたメモリセルを通して流れる電流による電位変化を受信した後、一旦、イコライザ回路ならびにビット線をセンスアンプから電気的に切り離した状態で、電位変化を増幅して情報を出力している。このように、イコライザ回路を介してビット線をセンスアンプに接続した構成の半導体記憶装置では、イコライザ回路による充電を高速に行うことができないと云う事実が判明した。
また、選択ビット線をイコライザ回路にて充電する際、隣接非選択ビット線はＧＮＤに接続されるが、この隣接非選択ビット線はＧＮＤとの回路接続から物理的に遠いところにおいて、選択ビット線との容量結合によって充電中に電位が浮き上がってしまうという問題がある。この浮き上がった電位の放電によって、センシング中の選択ビット線にカップリングノイズを与える問題がある。
実際、特許文献１〜４に示されたように、選択ビット線と当該選択ビット線に隣接したビット線を同電位にする技術を特許文献５に示した半導体記憶装置に適用した場合、特許文献５に示されたイコライザ回路をそのまま使用しただけでは、高速化と誤動作の少ないセンシング２者の両立が期待できないことが判明した。
本発明は、イコライザ回路を含む半導体装置における高速化およびノイズ耐性の向上を企図している。
本発明によれば、抵抗値の違いによって情報を記憶する記憶素子を備えた複数のメモリセルと、前記複数のメモリセルにそれぞれ接続されるビット線と、前記ビット線をアドレスによって選択し、センスアンプ側のビット線に接続する選択回路と、各々の前記センスアンプ側のビット線に接続された第１のセンスアンプと前記第１のセンスアンプとは異なる制御の第２のセンスアンプと、前記ビット線を第１の電位に制御する第１の回路と、前記センスアンプ側のビット線を介して前記ビット線を第２の電位に制御する第２の回路と、を備え、前記選択回路は、アクセス対象の前記メモリセルが接続される選択ビット線を選択すると共に、当該選択ビット線に対して両側の各々の非選択ビット線を選択し、前記第２の回路は、前記第２の電位を供給するイコライザ電圧源と前記第１のセンスアンプ側のビット線とを接続して前記選択ビット線を前記第１の電位から前記第２の電位へ遷移させる充電を行うと共に、該充電後、前記イコライザ電圧源と前記第１のセンスアンプ側のビット線とを切り離す第１のスイッチ回路と、前記イコライザ電圧源と前記各々の非選択ビット線とを接続して前記各々の非選択ビット線を前記第１の電位から前記第２の電位へ遷移させる充電を行うと共に、前記第１のスイッチ回路の切り離した後も、前記イコライザ電圧源と前記第２のセンスアンプ側のビット線との接続状態を維持する第２のスイッチ回路とを含むことを特徴とする半導体記憶装置が得られる。
具体的に説明すると、上記した第２の回路は、前記メモリセルへのアクセス動作の開始に伴って、前記選択されたビット線（選択ビット線）とそのビット線と物理的に隣接する両側の隣接ビット線とに対応するそれぞれの前記第２の回路を活性し、前記選択ビット線と隣接ビット線とを予め制御された前記第１の電位から前記第２の電位へ制御し、その後、前記選択ビット線に対応する前記第２の回路を非活性にして前記選択ビット線へ前記第２の電位の供給を停止することによって、前記選択されたメモリセルの情報に従って前記選択ビット線の電位が遷移し、一方、前記隣接ビット線に対応する前記第２の回路は活性を維持し前記隣接ビット線の第２の電位を維持する動作を行なう。
本発明によれば、選択ビット線は、イコライザ回路を介して高速に充電でき、この結果、半導体記憶装置におけるアクセスを高速に行うことができる。更に、本発明では、ビット線充電後も、隣接ビット線の充電制御を維持するようにイコライザ回路を制御することにより、選択ビット線を微小電流でセンシングすることができ、隣接ビット線からの容量結合ノイズの影響を少なくすることができる。
（Ａ）は本発明に係る半導体記憶装置の原理を説明する概略回路図であり、（Ｂ）は動作を説明する波形図である。 本発明を適用できる半導体記憶装置の全体構成を示すブロック図である。 （Ａ），（Ｂ），（Ｃ）は、それぞれ、本発明に係る半導体記憶装置のチップ構成、チップ内のバンク構成、及び、バンク内のマット（ＭＡＴ）構成を概略的に示すレイアウト図である。 本発明に係る半導体記憶装置の具体的な構成を示す回路図である。 （Ａ）は、図４に示されたビット線デコーダ（ＢＬＤ）及びビット線セレクタ（ＢＬＳ）を示す回路図であり、（Ｂ）は、ビット線デコーダ（ＢＬＤ）の真理値表である。 図４に示された半導体記憶装置の動作の一部を説明する波形図である。 図６に示された動作の後に行われる動作を説明する波形図である。 図７に示された動作後の動作を説明する波形図である。 図８の動作後に行われる動作を説明する波形図である。 図４に示された半導体記憶装置における書き込み動作を説明する波形図である。
図１（Ａ）及び（Ｂ）を参照して、本発明に係る半導体記憶装置の技術思想の代表的な一例を原理的に説明する。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。まず、図１（Ａ）に示すように、本発明を適用できる半導体記憶装置は、行方向（図では横方向）に延びる複数のビット線ＢＬと、列方向（図では縦方向）に延びるワード線ＷＬとを備えている。図では、説明を簡略化するために６本のビット線ＢＬ１〜ＢＬ６が示されており、且つ、ここでは、当該ビット線ＢＬ１〜ＢＬ６と交叉するワード線ＷＬが選択された状態が示されている。このため、図１では、一本のワード線ＷＬが選択ワード線ＳＷＬとして示されている。
一方、ビット線ＢＬ１〜ＢＬ６と選択ワード線ＳＷＬのクロスポイントには、それぞれメモリセルが接続されている。図示された例では、メモリセルＭ１１〜Ｍ１６のみが示されているが、ビット線ＢＬ１〜ＢＬ６と図示されない非選択ワード線のクロスポイント、及び、図示されないビット線と非選択ワード線のクロスポイントにもメモリセルがマトリックス状に配置されている。
ここで、各メモリセル（ここでは、Ｍ１１〜Ｍ１６）は、アクセストランジスタＮＣＨｃｅｌｌ（Ｎチャネル型のトランジスタ）と、記憶素子Ｒｃｅｌｌとによって構成されている。各メモリセルＭ１１〜Ｍ１６は互いに同一の構成を備えているため、図１（Ａ）では、メモリセルＭ１１のアクセストランジスタＮＣＨｃｅｌｌと、記憶素子Ｒｃｅｌｌのみに参照符号が付けられている。図示された記憶素子Ｒｃｅｌｌは、抵抗値の違いによって情報を記憶する不揮発性の記憶素子であり、ここでは、相変化抵抗素子によって構成されているものとする。他方、アクセストランジスタＮＣＨｃｅｌｌは、メモリセルをアクセスするためのセル選択素子である。
記憶素子Ｒｃｅｌｌを構成する各相変化素子の一端とアクセストランジスタＮＣＨｃｅｌｌのドレインは、共通接続ノードＡで互いに接続されており、記憶素子Ｒｃｅｌｌの他端は行方向に延びるビット線ＢＬに接続されている。一方、各アクセルトランジスタＮＣＨｃｅｌｌのゲートは、列方向に延びるワード線ＷＬに接続されており、更に、各アクセルトランジスタＮＣＨｃｅｌｌのソースは接地されている。
図示された半導体記憶装置は、ビット線ＢＬ１〜ＢＬ６を選択的に接地電位にして、各メモリセルＭ１１〜Ｍ１６の電荷を放電するディスチャージ回路２０と、ビット線ＢＬ１〜ＢＬ６を選択する選択スイッチ回路２２を備えている。この例では、ディスチャージ回路２０は各ビット線ＢＬ１〜ＢＬ６を接地する放電スイッチ２０１〜２０６によって構成されている。他方、選択スイッチ回路２２は、列方向（Ｙ方向）スイッチ２２１〜２２６によって構成され、メモリセル側のビット線ＢＬ１〜ＢＬ６をそれぞれオン／オフ（導通／非導通）して、センスアンプへ入力されるセンスアンプ側のビット線へ選択的に接続する。ここで、ディスチャージ回路２０は放電を行う第１の回路として動作する。
更に、図示されたビット線ＢＬ１〜ＢＬ６のうち、奇数番目のビット線ＢＬ１，ＢＬ３，ＢＬ５はイコライザ電圧ＶＥＱを与える第１のイコライザ電源線２４１（センスアンプ側のビット線でもある）に接続され、他方、偶数番目のビット線ＢＬ２，ＢＬ４，ＢＬ６は同様にイコライザ電圧ＶＥＱを供給する第２のイコライザ電源線２４２（センスアンプ側のビット線でもある）に、それぞれ列方向スイッチ２２１〜２２６を介して接続されている。
また、第１のイコライザ電源線２４１はイコライザ回路２６を介して第１のセンスアンプ回路ＳＡ１に接続され、第２のイコライザ電源線２４２はイコライザ回路２６を介して第２のセンスアンプ回路ＳＡ２に接続されている。ここで、イコライザ回路２６はイコライザ電圧ＶＥＱを供給する第２の回路として動作する。
第１及び第２のセンスアンプ回路ＳＡ１，ＳＡ２には、イコライザ回路２６を介して、リファレンス電圧ＶＲＥＦが与えられている。このように、第１及び第２のセンスアンプ回路ＳＡ１，ＳＡ２は、イコライザ電圧端子とリファレンス電圧端子を備え、両者に印加される電圧の差を増幅して出力する。
ここで、イコライザ回路２６は、第１のイコライザ電源線２４１に接続され、第１のセンスアンプ回路ＳＡ１のイコライザ電圧端子とリファレンス電圧端子間に選択的にイコライザ電圧ＶＥＱを供給する２つのスイッチＳＷ１，ＳＷ２とを備え、これらのスイッチＳＷ１，ＳＷ２によって第１のイコライザ部２６ａを構成している。
更に、図示されたイコライザ回路２６は、第２のイコライザ電源線２４２に接続され、第２のセンスアンプ回路ＳＡ２のイコライザ電圧端子とリファレンス電圧端子間に選択的にイコライザ電圧ＶＥＱを供給する２つのスイッチＳＷ４，ＳＷ５とを有し、これらのスイッチＳＷ４，ＳＷ５によって第２のイコライザ部２６ｂを構成している。
図示された半導体記憶装置では、選択ワード線ＳＷＬに接続されたメモリセルＭ１１〜Ｍ１６にそれぞれ接続されたビット線ＢＬ１〜ＢＬ６のうち、ビット線ＢＬ３が選択されているものとする。この結果、図１はビット線ＢＬ３に接続されたメモリセルＭ１３に記憶された情報を読み出す場合が示されている。
本発明では、ビット線ＢＬ３が選択スイッチ回路２２によって選択された場合、当該ビット線ＢＬ３の両側に物理的に隣接した非選択ビット線ＢＬ２及びＢＬ４も選択スイッチ回路２２によって選択された状態になる。つまり、３本のメモリセル側ビット線が、センスアンプ側ビット線に接続される。（正確には、メモリセル側のビット線である選択ビット線ＢＬ３が、第１のセンスアンプ側ビット線２４１へ接続され、メモリセル側のビット線である前記ＢＬ３の両側の隣接非選択隣接ビット線ＢＬ２とＢＬ４が、第２のセンスアンプ側ビット線２４２に共通に接続される。）ディスチャージ回路２０のビット線ＢＬ３，ＢＬ２，ＢＬ４に対応した放電スイッチ２０３，２０２，２０４が、所謂スタンバイ期間中にクローズ（導通）して、対応するメモリセルＭ１３，Ｍ１２，Ｍ１４の電荷を一旦放電した後、メモリセルアクセス開始期間中の状態として図１（Ａ）に示すように放電スイッチ２０３，２０２，２０４はオープン状態（非導通）になった場合が示されている。このように、選択スイッチ回路２２の列方向スイッチ２２３、２２２、２２４がクローズ（導通）した状態に制御されると、対応する放電スイッチ（放電スイッチ２０３，２０２，２０４）がオープンに制御される。つまり、列方向スイッチと対応する放電スイッチは、共に連動して制御している。
他の放電スイッチ２０１、２０５、２０６、及び、列方向スイッチ２２１、２２５、及び２２６は上記したスイッチとは逆の動作を行ない、図示されたように、放電スイッチ２０１、２０５、２０６はクローズ、列方向スイッチ２２１、２２５、及び２２６はオープンの状態になっている。
図示された状態において、選択ビット線ＢＬ３は、列方向スイッチ２２３を介して、第１のイコライザ電源線２４１（センスアンプ側のビット線）に接続される。他の奇数番目のビット線ＢＬ１、ＢＬ５は、列方向スイッチ２２１、２２５がオープンになっているため、第１のイコライザ電源線２４１には接続されていない。この結果、センスアンプ回路ＳＡ１には、メモリセルＭ１３だけが選択ビット線ＢＬ３及び第１のイコライザ電源線２４１を介して接続されている。
他方、選択ビット線ＢＬ３の両側に物理的に隣接し、且つ、列方向スイッチ２２２、２２４がクローズした隣接非選択ビット線ＢＬ２，ＢＬ４は、第２のイコライザ電源線２４２（センスアンプ側のビット線）に共通に接続され、且つ、第２のセンスアンプＳＡ２に接続されている。他の偶数番目のビット線ＢＬ６は、列方向スイッチ２２６がオープンになっているため、第２のセンスアンプＳＡ２には接続されていない。
このように、列方向スイッチ２２３、２２２、及び２２４がクローズされ、且つ、放電スイッチ２０３、２０２、２０４がオープンになっている選択ビット線ＢＬ３、非選択ビット線ＢＬ２及びＢＬ４では、メモリセルＭ１３、Ｍ１２、Ｍ１４が第１及び第２のイコライザ電源線２４１及び２４２に接続された状態になっている。
このため、メモリセルＭ１３には、第１のイコライザ電源線２４１及びイコライザ回路２６を介してイコライザ電圧ＶＥＱが与えられ、メモリセルＭ１３の充電が行われる。他方、メモリセルＭ１２及びＭ１４には、第２のイコライザ電源線２４２及びイコライザ回路２６を介してイコライザ電圧ＶＥＱが与えられ、メモリセルＭ１２及びＭ１４の充電が行われる。リファレンス電圧ＶＲＥＦも同様に充電が行われる。
したがって、選択ビット線ＢＬ３と、隣接非選択ビット線ＢＬ２及びＢＬ４との間の電位差は殆ど無い。このため、選択ビット線ＢＬ３と隣接非選択ビット線ＢＬ２との間の寄生容量及びビット線ＢＬ２と隣接非選択ビット線ＢＬ４との間の寄生容量は無視できる程度まで小さくすることができる。これにより、ビット線電位が高速に立ち上がるため、記憶素子ＲｃｅｌｌとアクセストランジスタＮＣＨｃｅｌｌの間の寄生容量への充電も従来よりも容易に行われ、この結果、選択ビット線ＢＬ３は、充電を高速に完了することができる。この際、隣接非選択ビット線と選択ビット線の間の寄生容量が小さいため、充電電流も、選択ビット線のみを充電した場合の3倍とはならず、消費電流の大きな増大とはならない。
一方、本発明者が提案した特許文献５に示したように、選択ビット線ＢＬ３の隣接非選択ビット線ＢＬ２又はＢＬ４にイコライザ電圧を印加しない場合、選択ビット線ＢＬ２と非選択ビット線ＢＬ３の間に、イコライザ電圧によって生じる電位差が生じ、この結果、両ビット線ＢＬ２とＢＬ３の間には寄生容量Ｃが加わることになる。
ここで、メモリセルＭを構成する記憶素子Ｒｃｅｌｌ（Ｍ１３のＲｃｅｌｌ）が高抵抗の特性（それはメモリセ情報の一つの情報を示す）を有している場合、メモリセル（Ｍ１３のＲｃｅｌｌとＭ１３のＲｃｅｌｌとアクセストランジスタＮＣＨｃｅｌｌ間のノード）の充電に長時間を要することになる。抵抗値の違いによって情報を記憶する不揮発性の記憶素子では、アクセス期間中（アクセス開始後の実際にセンシングを開始する為の初期設定動作）の前記ノードの所定電位への高速な充電が、センシングの重要で要素である。
本発明者の実験によれば、選択ビット線のみを充電した場合には、充電に約３ｎｓ要したが、図１に示すように、選択ビット線ＢＬ３だけでなく、選択ビット線ＢＬ３の両側の非選択ビット線ＢＬ２，ＢＬ４をも充電した場合、１ｎｓ程度まで充電時間を短縮でき、高速化が可能であることが判明した。
図１（Ａ）に示されたイコライザ回路２６において、第１のセンスアンプＳＡ１に接続されたスイッチＳＷ１とＳＷ２はメモリセルＭ１３をイコライズ電圧ＶＥＱによって充電する場合、全てクローズした状態にある。このため、イコライズ電圧ＶＥＱはイコライザ回路２６のスイッチＳＷ１、第１のイコライズ電源線２４１、列選択スイッチ２２３、及び選択ビット線ＢＬ３を介してメモリセルＭ１３に与えられ、当該メモリセルＭ１３はイコライズ電圧ＶＥＱによって充電される。
メモリセルＭ１３が充電されている間、イコライズ電圧ＶＥＱ及びリファレンス電圧ＶＲＥＦは、センスアンプＳＡ１とイコライザ回路２６との間にあるスイッチ（不図示）により第１のセンスアンプＳＡ１には供給されない。よって、第１のセンスアンプＳＡ１は、まだセンス動作を行っていない。
一方、第２のセンスアンプＳＡ２に接続されたスイッチＳＷ４，ＳＷ５のうち、イコライズ電源線２４２側に接続されたスイッチＳＷ４だけがクローズされており、リファレンス電源線側のスイッチＳＷ５はオープンになっている。この結果、イコライズ電圧ＶＥＱは、イコライザ回路２６のスイッチＳＷ４、列方向スイッチ２２２、非選択ビット線ＢＬ２を介して、メモリセルＭ１２に供給され、当該メモリセルＭ１２を充電する。同様に、メモリセルＭ１４もスイッチＳＷ４、列方向スイッチ２２４、非選択ビット線ＢＬ４を介して充電される。
他方、イコライザ回路２６内のスイッチＳＷ５はオープン状態にある。この意義は、後述するセンシング中のためである。尚、メモリセルＭ１２、Ｍ１４が充電されている間、イコライズ電圧ＶＥＱ及びリファレンス電圧ＶＲＥＦは、センスアンプＳＡ２とイコライザ回路２６との間にあるスイッチ（不図示）により第２のセンスアンプＳＡ２には供給されない。
メモリセルＭ１３（Ｍ１３のＲｃｅｌｌとＭ１３のＲｃｅｌｌとＮＣＨｃｅｌｌ間のノード）の充電が終了すると、第１のセンスアンプＳＡ１に接続されているイコライザ回路２６のスイッチＳＷ１，ＳＷ２はオープン状態になる。これは、後述するセンシング動作の為である。一方、第２のセンスアンプＳＡ２に接続されているイコライザ回路２６のスイッチＳＷ４，ＳＷ５は、メモリセルＭ１３のセンシング中も図示された状態を維持する。
図1（Ｂ）を参照すると、イコライザ制御の際に、第１及び第２のセンスアンプＳＡ１、ＳＡ２に接続されるイコライザ回路２６を構成するスイッチであるトランジスタ（ＳＷ１、２、４、５）に印加されるゲート制御電圧、選択ビット線ＢＬ３、及び、隣接非選択ビット線ＢＬ２における時間的な状態変化が示されている。メモリセルＭ１３が充電されている間、第１及び第２のセンスアンプＳＡ１、ＳＡ２のゲート制御電圧（ＳＷ１、２、４、５）はハイレベルにあり、この結果、選択ビット線ＢＬ３の電位は、隣接非選択ビット線ＢＬ２、ＢＬ４の遷移にアシストされ、急激に上昇する。
充電が終了し、センス動作に移行すると、第１のセンスアンプＳＡ１に関連するイコライザ（ＳＷ１、２）の制御電圧は、ロウレベルに低下する一方、第２のセンスアンプＳＡ２に関連するイコライザ（ＳＷ４）のゲート制御電圧はハイレベルのままに維持される。この結果、第２のセンスアンプＳＡ２に接続された隣接非選択ビット線ＢＬ２、ＢＬ４の状態は、メモリセルＭ１３のセンシング中、イコライズ電圧ＶＥＱが流す電流とそれぞれ対応するメモリセル（Ｍ１２とＭ１４）が備えるメモリセル情報を示す抵抗値が流す電流とで決定される電圧値（分圧電圧値）に維持される。図1（Ｂ）は、両者のメモリセル（Ｍ１２とＭ１４）のそれぞれの抵抗値が共に高抵抗値であった場合を示している。一般的に、イコライズ電圧ＶＥＱが流す電流能力値＞＞メモリセル（高抵抗／低抵抗）が流す電流能力値であり、その分圧値は殆どイコライズ電圧ＶＥＱに近い電圧値を示すことに注意が必要である。
一方、第１のセンスアンプＳＡ１にロウレベルのゲート制御電圧が与えられ、イコライザ回路２６のスイッチＳＷ１、ＳＷ２がオープンの状態になると、イコライザ回路２６は第１のセンスアンプＳＡ１から切り離された状態になる。この状態で、第１のセンスアンプＳＡ１はメモリセルＭ１３における電位変化を検出するセンス動作（判定動作）に移行する。この場合、選択ビット線ＢＬ３の状態は、メモリセルＭ１３に記憶されている情報（抵抗値）に応じて、徐々に低下して行く放電過程を経て、判定状態（ＶＲＥＦ電圧と比較できるまでの状態）に遷移して行く。イコライズ電圧ＶＥＱが、スイッチＳＷ１のオープン（非導通）により、選択ビット線ＢＬ３へ供給されていないからである。
センシングでは、予め定められた閾値電圧Ｖｔｈ（ＶＲＥＦに対応）との比較が行われ、比較結果が第１のセンスアンプＳＡ１がメモリセルＭ１３に記憶された情報として読み出される。ここでは、メモリセルＭ１３から読み出された情報が、閾値電圧Ｖｔｈよりも低い場合が示されている。尚、リファレンス電圧ＶＲＥＦは、前述の様にイコライズ電圧ＶＥＱによって選択ビット線と同様に充電され、メモリセルの情報０／１に対応した両者の抵抗値（高抵抗／低抵抗）の中間の抵抗値に設定されたリファレンス定電流源ＣＩＲＥＦ（不図示）を備えている。つまり、前記閾値電圧Ｖｔｈは、リファレンス定電流源ＣＩＲＥＦが流す電流値に応じて遷移したリファレンス電圧ＶＲＥＦと、選択メモリセルが流す電流値に応じて遷移した選択ビット線電圧との電位差が、対応するセンスアンプＳＡ１で誤動作なくセンシングできる状態であることを示す。よって、前記閾値電圧Ｖｔｈは、リファレンス電圧ＶＲＥＦに対応する。
一方、図１（Ｂ）の選択ビット線ＢＬ３だけが選択された場合、図1（Ｂ）の選択ビット線ＢＬ３（Ｍ１３のＲｃｅｌｌとＭ１３のＲｃｅｌｌとアクセストランジスタＮＣＨｃｅｌｌ間のノード）の電位は、破線で示されたように変化する。即ち、選択ビット線ＢＬ３の充電は、大幅に遅れ、この結果、閾値電圧Ｖｔｈとの比較を行う図示された判定期間中に、閾値電圧Ｖｔｈと比較を行った場合、誤った読出し情報が読み出されることになる。このため、充電時間と放電時間を各々長くし、且つ、判定時間を図示された時間よりも遅くする必要がある。
このように、抵抗値の相違によって情報を記憶する記憶素子を使用した場合、メモリセルからの情報の読出に先立ち、ディスチャージ回路２０により一旦メモリセルの電荷を放電した後、センスアンプを切り離した状態で、イコライザ回路２６により充電する必要がある。また、充電した後、判定（センシング）を行う場合、イコライザ回路２６をセンスアンプＳＡ１から切り離して、ビット線上の変化を検出することが要求される。このように、アクセス期間中において、センシング前に充電及び放電を行う必要がある記憶素子を用いた場合、単に、ビット線とセンスアンプとの接続だけでなく、センスアンプとイコライザ回路との接続及び切り離しを考慮しておく必要がある。
特に、選択ビット線と当該選択ビット線に隣接する非選択ビット線を同時に、充電した場合、選択ビット線の高速な充電が可能となるが、これら選択ビット線及び非選択ビット線に接続されたイコライザ回路の接続及び切り離しが課題となる。このため、本発明は、選択ビット線と隣接非選択ビット線とを、互いに異なる活性化選択制御の各々のセンスアンプに接続し、且つ、前記センスアンプ側のビット線に接続され、互いに異なる選択制御の各々のイコライザ回路からイコライズ電圧ＶＥＱを供給する構成を有している。
本発明の原理に係る半導体記憶装置では、非選択ビット線に関連するイコライザ回路は、非選択ビット線の充電後も前記イコライザ回路から切り離さずに非選択ビット線へイコライズ電圧を与え続ける制御を行い、且つ選択ビット線に接続されるメモリセルのセンシング期間中もその制御を維持する。これにより、選択ビット線に接続されたセンスアンプ（ＳＡ１）は、そのセンシング期間中において、センシング誤動作を招くビット線間の干渉を主とするノイズが発生しない構成が得られる。
本発明に係る半導体記憶装置の技術思想の代表的な一例をまとめると、以下となる。
抵抗値の違いによって情報を記憶する記憶素子を備えた複数のメモリセルを選択して、アクセス期間中において、センシング前にイコライザ回路によりビット線へ充電を行う際、センスアンプ側ビット線とメモリセル側ビット線を選択的に接続する選択回路により、少なくとも選択メモリセルに接続される選択ビット線と当該選択ビットに隣接する両側の非選択ビット線の３本を選択状態にして、センスアンプ側ビット線に配置されるイコライザ回路から３本のビット線へ充電を行い、その後、選択ビット線のイコライズを停止してメモリセル情報に対応した選択ビット線の放電を行う。センシングを行う期間中においても隣接ビット線にはイコライズ電圧を接続し続けるイコライズ制御とすることで、高速で誤動作の少ないセンシングが実現できる半導体記憶装置が得られる。尚、センスアンプSAの構成と作用は、多様な方式を採用することができる。尚、本発明の技術思想において、センスアンプSAは、そのセンシング時、センスアンプとセンスアンプに入力されるセンスアンプ側のビット線とを切り離し、センスアンプ部にて微小信号を増幅することで、読み出し動作が完了する。
図２を参照して、半導体記憶装置１００の全体構成図を説明する。半導体記憶装置１００には、外部からクロック、アドレス、コマンド、データが入力され、これらの入力信号により全体動作が制御される。メモリセルアレイ１１８の周辺にそれぞれ、ローデコーダ１１７、ビット線コントロール回路１１９、センスアンプ１２０、カラムデコーダ１２１を備えたバンクから構成される。図２の半導体記憶装置１００は、バンクＢ１〜４の４バンク構成である。各バンクの動作は同じであることから、以下選択された１つのバンクについてのみ説明する。
半導体記憶装置１００は、入力回路として、クロック系の信号（ＣＫ、／ＣＫ、ＣＫＥ）が入力されるクロックジェネレータ１１１、コマンド（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）が入力されるコマンドデコーダ１１２、アドレス（Ａ０〜Ａ１３、バンクアドレス）等が入力されるモードレジスタ１１３、ローアドレスバッファ１１５、カラムアドレスバッファ・バーストカウンター１１６を備えている。
クロックジェネレータ１１１で生成された内部クロックは、コマンドデコーダ１１２、制御ロジック１１４、カラムデコーダ１２１、ラッチ回路１２３等に出力される。コマンドデコーダ１１２は、コマンド（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）が入力され、その出力を制御ロジック１１４に出力する。モードレジスタ１１３はアドレス、バンクアドレス信号等を入力され、モード信号を制御ロジック１１４に出力する。制御ロジック１１４にはクロック系や、アドレス、モードレジスタ１１３からの出力が入力され、各種制御信号をそれぞれの回路に出力する。ローアドレスバッファ１１５は、入力されたローアドレスを制御信号に従ってローデコーダ１１７、ビット線コントロール回路１１９に出力する。カラムアドレスバッファ・バーストカウンター１１７は、入力されたカラムアドレスを制御信号に従ってカラムデコーダ１２１に出力するとともに、バーストカウンタでカウントされたバースト長に従って連続したアドレスを自動発生させて出力する。
ローデコーダ１１７は入力されたアドレスをデコードし、メモリセルアレイのワード線を選択する。メモリセルアレイ１１８は複数のメモリセルがマトリクス状の配置されたメモリセル領域である。ビット線コントロール回路１１９は、ビット線を選択するビット線デコーダと、ビット線の初期化等を制御する。センスアンプ１２０は、ローデコーダ１１７で選択され、ビット線デコーダで選択されたビット線に接続されたメモリセルからの情報を増幅する。カラムデコーダ１２１は、メモリセルからのデータを増幅したセンスアンプを選択し、そのデータをデータコントロール回路１２２、ラッチ回路１２３、さらに入出力回路１２４を経由して、外部へデータを読み出す。このとき設定されたバースト長に従ってセルデータは連続読み出しされる。
また、半導体記憶装置へのデータ書き込みの場合には、読み込み時とは逆方向に入出力回路１２４に入力されたデータＤＱを、ラッチ回路１２３、データコントロール回路１２２を経由してメモリセルに書き込まれる。また、これらのデータＤＱの入出力は高速であり、クロックに同期して行われる。そのため一般的には、ＤＬＬ回路１２５を内蔵し、そのタイミング調整が行われる。
図３（Ａ）、（Ｂ）、及び（Ｃ）を参照して、本発明を適用できる半導体記憶装置における幾何学的配置関係を説明する。図３（Ａ）には、本発明に係る半導体記憶装置のチップ構成が示されており、図示された例では、チップ内に４つのバンクＢ１〜Ｂ４が設けられ、バンクＢ１〜Ｂ４の中央部には周辺回路Ｐが集中的に備えられた例が示されている。また、バンクＢ１〜Ｂ４の外周には多数のパッドＰＡＤが配置されている。
また、各バンクＢは、図３（Ｂ）に示すように、情報を格納する単位となる複数のマットＭＡＴに区分されており、各バンクＢの周辺には、破線で示されているように、各種のデコーダ、セレクタ等が配置されている。更に、各ＭＡＴは、図３（Ｃ）に示された例では、４ページ分のセルアレイ（ＰＡＧ１〜ＰＡＧ４）、ビット線コントロール回路ＢＬＣ、センスアンプセレクタＳＡＳ、及び、各ページ当たりのセルアレイ（ＰＡＧ１〜ＰＡＧ４）に対して設けられた一対のセンスアンプＡ及びＢ（合計４対のセンスアンプ）、及び、サブワード線デコーダ（ＳＷＤ）を有している。また、図３（Ｃ）では、ＭＡＴの外部に、ビット線デコーダ（ＢＬＤ）及びビット線セレクタ（ＢＬＳ）が配置されている。
なお、ここでは１つのページに対しセンスアンプA及びBを、ページの上側に並べて配置する構成を挙げたが、このセンスアンプA及びBを上下に分けて配置してもよい。この場合、ビット線は互い違いに配置され、ビット線でコーダ、ビット線セレクタ並びにビット線コントロール回路は上下２セット必要となる。
図４を参照すると、本発明の一実施例に係る半導体装置の構成例が示されており、ここで、図３（Ｃ）に示されたＭＡＴがより具体的に示されている。図４に示された例では、２ページ分のセルアレイＰＡＧＥ１、ＰＡＧＥ２が示されており、当該各セルアレイＰＡＧＥ１、ＰＡＧＥ２は、サブワード線デコーダＳＷＤから図４の横方向に延びるサブワード線ＳＷ１〜ＳＷ５１２に接続され、他方、図の縦方向に延びるビット線ＢＬ１〜ＢＬ３２に接続されている。また、図示された例では、ダミーのビット線ＢＬｄｕｕｍｙ１及びＢＬｄｕｍｍｙ２も設けられている。
ここで、サブワード線ＳＷ１〜ＳＷ５１２と、ビット線ＢＬ１〜ＢＬ３２、ＢＬｄｕｍｍｙ１，ＢＬｄｕｍｍｙ２との交点には、図１に示されたメモリセルが配置されている。
セルアレイＰＡＧＥ１、ＰＡＧＥ２から延びるビット線ＢＬ１〜ＢＬ３２、ＢＬｄｕｍｍｙ１，ＢＬｄｕｍｍｙ２は、ビット線コントロール回路（ＢＬＣ）に接続されている。更に、ビット線コントロール回路（ＢＬＣ）はビット線セレクタ（ＢＬＳ）にも接続され、且つ、当該ビット線セレクタ（ＢＬＳ）はセット線デコーダ（ＢＬＤ）に接続されている。
ビット線コントロール回路（ＢＬＣ）は、各ビット線ＢＬを選択的に充放電する放電スイッチ（トランジスタ）を備えたディスチャージ回路２０と、互いに逆導電型トランジスタ（ＣＭＯＳトランジスタ）によって構成された列方向スイッチ２２を含む選択スイッチ回路とを有している。
更に、図３（Ｃ）に示されたセンスアンプＡ及びＢからなるセンスアンプ対ＰＡＧＥ１がＰＡＧＥ１に対応して設けられており、同様に、ＰＡＧＥ２に対応してセンスアンプＡ，Ｂからなるセンスアンプ対ＰＡＧＥ２も図示されている。実際には、ＰＡＧＥ３及び４に対しても同様に、センスアンプ対ＰＡＧＥ３、４も設けられているが、簡略化のためにここでは省略されている。図示されたセンスアンプＡ，Ｂは、それぞれ図１（Ａ）に示されたイコライザ回路２６を構成する第１及び第２のイコライザ部２６ａ，２６ｂと接続されている。
センスアンプ対ＰＡＧＥ１、イコライザ部２６ａ，２６ｂと、ビット線コントロール回路（ＢＬＣ）との間には、センスアンプ選択回路（ＳＡＳ）が備えられている。
また、センスアンプ対ＰＡＧＥ１には、リファレンス信号発生回路３０及びイコライザ電圧ＶＥＱを発生するイコライザ電圧源３２が接続されている。
ここで、センスアンプ対ＰＡＧＥ１を構成する各センスアンプＡ及びＢは、センスアンプのみでなく、センスビット線及びリファレンスビット線とのビット線接続トランジスタや、充電トランジスタを含む。センスアンプＡ及びＢはＣＭＯＳからなるフリップフロップと、そのフリップフロップに高電源と低電源電圧を供給するＰＭＯＳとＮＭＯＳから構成される。センスアンプ活性化信号ＬＡＥＮＢにより、フリップフロップには高電源（ＳＡＰ）と低電源（ＳＡＮ）が供給され、データを増幅する。センスアンプＡ又はＢは、メモリセルからのデータが読み出されるセンスビット線ＳＢＬと、レファレンスビット線ＲＢＬとの電圧差を増幅し、その出力を読み出しバスＲＷＢＵＳに出力する。
センスアンプＡ，Ｂのフリップフロップのセンスビット線ＳＢＬとリファレンスビット線ＲＢＬとを接続するビット線接続トランジスタは、ＮＭＯＳから構成され、ビット線接続信号ＲＥＡＤＩＮにより接続あるいは非接続とする。
ビット線を充電するイコライザ回路２６を構成する第１及び第２のイコライザ部２６ａ，２６ｂは、ビット線対（ＳＢＬ、ＲＢＬ）にそれぞれ接続された２つのＮＭＯＳトランジスタによってスイッチＳＷ１，ＳＷ２；ＳＷ３，ＳＷ４を構成している。２つのＮＭＯＳトランジスタの共通に接続されたノードは、イコライザ電圧源３２に接続されており、当該共通接続ノードに例えば０．４Ｖのビット線充電高電圧をイコライズ電圧ＶＥＱとして供給する。２つのＮＭＯＳトランジスタのゲートに、イコライズ制御信号ＲＳＡＥＱが与えられるとことにより、それぞれのＮＭＯＳトランジスタは導通し、センスアンプＡ，Ｂのビット線対（ＳＢＬ、ＲＢＬ）を等電圧に充電する。
イコライズ電圧ＶＥＱを供給するイコライザ電圧源３２は、例えば０．４Ｖの定電圧源として作用し、電圧安定化のために補償容量ＣＡＰ１が接続されている。ビット線対（ＲＢＬ、ＳＢＬ）への充電は、イコライズ信号ＲＳＡＥＱ−Ａ，ＲＳＡＥＱ−Ｂのタイミング信号によって行われる。
更に、図示された第１及び第２のイコライザ部２６ａ，２６ｂは、ビット線対ＲＢＬ、ＳＢＬにそれぞれ接続された一対のＮＭＯＳトランジスタを備え、これら一対のＮＭＯＳトランジスタにより図１に示されたスイッチＳＷ３，ＳＷ６を構成している。これら一対のＮＭＯＳトランジスタのゲートには、ＲＥＡＤＩＮ＿Ａ，ＲＥＡＤＩＮ＿Ｂが与えられている。
リファレンスビット線ＲＢＬには、リファレンス信号発生回路３０が接続されている。リファレンス信号発生回路３０は、リファレンス信号用容量ＲＥＦＣＡＰと、リファレンス定電流源ＣＩＲＥＦとそのリファレンス定電流源ＣＩＲＥＦとリファレンスビット線ＲＢＬとを接続するスイッチトランジスタを備えている。リファレンス信号用容量ＲＥＦＣＡＰは、リファレンスビット線と接地電圧間に接続され、選択されるビット線を含むセンスビット線に接続された構成素子の容量に相当する容量である。リファレンス定電流源ＣＩＲＥＦは、メモリセルの記憶素子の高抵抗、低抵抗の中間に相当する定電流を流す定電流源である。このときリファレンスビット線は複数のセンスアンプを対して共通であることから、例えばＫ個のセンスアンプが接続された場合には、Ｋ倍の定電流を流すことになる。しかしこれらはリファレンス信号用容量ＲＥＦＣＡＰの容量値と同じ比率に縮小換算して選択することができる。
リファレンスビット線ＲＢＬとリファレンス定電流源ＣＩＲＥＦの間にスイッチトランジスタを備え、メモリセルデータ読み出し時には、スイッチトランジスタを導通させ、リファレンス定電流源ＣＩＲＥＦによりリファレンスビット線ＲＢＬの電圧を低下させる。このようにリファレンスビット線ＲＢＬには、メモリセルからの読み出し情報に対応して変化するセンスビット線ＳＢＬと同様な動作を行わせることで、センスアンプに差動電圧を入力することができる。
他方、センスビット線ＳＢＬにはデータ書き込みのためのライト回路部が接続されている。ライト回路部は、ライト回路３４、ライト時に、書き込みデータＷＤＡＴＡと共に与えられるライトイネーブル信号ＷＥを反転するインバータ回路、反転されたライトイネーブル信号によって導通するＰＭＯＳトランジスタ、反転されたライトイネーブル信号を受けて動作する２つのＮＯＲ回路とを備えている。
次に、ライト回路部に接続されたビット線デコーダ（ＢＬＤ）は、アドレスレジスタ（図示せず）からローアドレス（ＲＯＷ）を受け、ビット線選択信号Ｙｊ１〜Ｙｊ３２を出力する一方、センスアンプ選択信号ＳＡＳＥＬＢ＿Ａ、ＳＡＳＥＬＢ＿Ｂを選択的に出力する。当該センスアンプ選択信号ＳＡＳＥＬＢ＿Ａ、ＳＡＳＥＬＢ＿ＢはセンスアンプＡ又はＢを選択するために使用される。
図５（Ａ）及び（Ｂ）を参照すると、ビット線デコーダ（ＢＬＤ）及びビット線セレクタ（ＢＬＳ）の具体的な回路例及びビット線デコーダ（ＢＬＤ）の真理値表がそれぞれ示されている。
図５（Ａ）に示されたビット線デコーダ（ＢＬＤ）には、５ビットのアドレス信号（ａ１〜ａ５）が与えられている。アドレス信号ａ１は２つのインバータを介して、センスアンプＡを選択するセンスアンプ選択信号ＳＡＳＥＬＢ＿Ａとして出力され、他方、アドレス信号ａ１は単一のインバータを介して、センスアンプＢを選択するセンスアンプ選択信号ＳＡＳＥＬＢ＿Ｂとして出力される。
更に、アドレス信号ａ１は奇数番目のＮＡＮＤゲートに直接与えられる一方、偶数番目のＮＡＮＤゲートにインバータを介して与えられている。同様に、各アドレス信号ａ２，ａ３，ａ４，ａ５も、直接、奇数番目のＮＡＮＤゲートに与えられ、インバータを介して偶数番目のＮＡＮＤゲートに与えられている。
この結果、ビット線デコーダ（ＢＬＤ）からは、図５（Ｂ）に示す真理値表に従った列選択信号Ｙｊ１〜Ｙｊ３２が出力される。
本発明に係るビット線セレクタ（ＢＬＳ）では、列選択信号Ｙｊ１〜Ｙｊ３２によって選択ビット線ＢＬが選択されると、選択ビット線ＢＬに隣接した非選択ビット線も選択される。このため、各列選択信号Ｙｊ１〜Ｙｊ３２と、隣接した２つの列選択信号とのＮＯＲ動作を行なうＮＯＲゲートと、各ＮＯＲゲートの出力を反転するインバータが設けられている。更に、列選択信号Ｙｊ１及びＹｊ３２のように、片側にしか隣接非選択ビット線が無い場合を考慮して、列選択信号Ｙｊ１又はＹｊ３２を２つのインバータを介して出力する回路が設けられている。この結果、ビット線セレクタ（ＢＬＳ）からは、列選択信号Ｙｊ１Ｓに対して、両側の列選択信号ＹｊＡＳ及びＹｊ２Ｓが出力される。以下、同様に、選択ビット線を挟む両側の非選択ビット線に列選択信号が出力されることになる。
図４に戻ると、ビット線デコーダ（ＢＬＤ）からのセンスアンプ選択信号ＳＡＳＥＬ＿Ａ，ＳＡＳＥＬ＿Ｂは、それぞれ反転した書き込みイネーブル信号ＷＥが与えられているＮＯＲゲートを介して、ＮＭＯＳトランジスタのゲートに供給されている。各ＮＭＯＳトランジスタのソースは接地され、他方、ドレインは、図１に示された第１及び第２のイコライザ電源線２４１及び２４２に対応した充放電線ＣＤＬ１、ＣＤＬ２に接続され、充放電線ＣＤＬ１はビット線コントロール回路（ＢＬＣ）の１つ置きに配置されたスイッチに接続され、他方、充放電線ＣＤＬ２はビット線コントロール回路（ＢＬＣ）の残りのスイッチに接続されている。充放電線ＣＤＬ１，ＣＤＬ２は、書き込みイネーブル信号ＷＥが与えられた場合、即ち、書き込み動作が行なわれる場合には、ＮＭＯＳトランジスタが導通状態になるため接地され、他方、読出し動作の際には、ＮＭＯＳトランジスタは非導通状態となる。このため、読出し動作では、充放電線ＣＤＬ１，ＣＤＬ２には、イコライザ電圧源３２からのイコライズ電圧ＶＥＱが供給される。
また、充放電線ＣＤＬ１、ＣＤＬ２には、センスアンプ選択信号ＳＡＳＥＬＢ＿Ａ，ＳＡＳＥＬ＿Ｂを受けてスイッチするＰＭＯＳトランジスタが接続されており、充放電線ＣＤＬ１、ＣＤＬ２には書き込み動作の際には、ＰＭＯＳトランジスタからのＷＰＯＵＴ信号が与えられる。
更に、充放電線ＣＤＬ１はセンスアンプＡのセンスビット線ＳＢＬにＮＭＯＳトランジスタによって形成されたスイッチＳＷ３を介して接続されており、他方、充放電線ＣＤＬ２はセンスアンプＢのセンスビット線ＳＢＬにＮＭＯＳトランジスタによって形成されたスイッチＳＷ６を介して接続されている。このため、各センスアンブＡ及びＢのセンスビット線ＳＢＬには、選択されたメモリセルの充放電結果が与えられる。
図示された例では、更に、センスアンプ選択信号ＳＡＳＥＬＢ＿Ａ，ＳＡＳＥＬ＿Ｂはそれぞれ制御信号線Ｃ１、Ｃ２に出力されている。制御信号線Ｃ１は、センスアンプ選択回路ＳＡＳのうち、センスアンプＡに対応して設けられた３つのＮＯＲゲートに接続されており、各ＮＯＲゲートからリファレンス選択信号ＲＥＦＳＥＬ＿Ａ、ビット線選択信号ＲＥＡＤＩＮ＿Ａ、及び、センスアンプ活性化信号ＬＡＥＮ＿Ａをセンスアンプに供給するために用いられる。他方、制御信号線Ｃ２は、センスアンプ選択回路ＳＡＳのうち、センスアンプＡに対応して設けられた３つのＮＯＲゲートに接続されており、各ＮＯＲゲートからＲＥＦＳＥＬ＿Ｂ、ＲＥＡＤＩＮ＿Ｂ、及び、ＬＡＥＮ＿Ｂをセンスアンプに供給するために用いられる。
ここで、ＲＥＦＳＥＬ＿Ａ，Ｂを生成するＮＯＲゲートには、ページセレクト信号PAGESELB_1が与えられており、ＲＥＡＤＩＮ＿Ａ，Ｂを生成するＮＯＲゲートには、ページセレクト信号PAGESELB_1並びにＲＥＡＤＩＮＢ信号が与えられている。また、ＬＡＥＮ＿Ａ，Ｂを生成するＮＯＲゲートには、更に、ＬＡＥＮＢ信号が与えられている。
次に、ビット線コントロール回路（ＢＬＣ）センスアンプＡ，Ｂ、及びイコライザ電圧源３２の動作について説明する。
ビット線デコーダ（ＢＬＤ）から列選択信号Ｙｊ１〜Ｙｊ３２のいずれかを受けたビット線セレクタ（ＢＬＳ）は、列選択信号Ｙｊ１〜Ｙｊ３２によってビット線を選択すると共に、当該選択ビット線に隣接した非選択ビット線を選択状態にする。
イコライズ動作の際、ＳＡＳＥＬＢ＿Ａ，Ｂによって、充放電線ＣＤＬ１，ＣＤＬ２は共に接地から切り離された状態にあり、充放電線ＣＤＬ１，ＣＤＬ２はイコライザ電圧源３２に接続されている。
このため、ビット線コントロール回路（ＢＬＣ）では、イコライザ電圧源３２からのイコライズ電圧ＶＥＱが選択された充放電線ＣＤＬ１，ＣＤＬ２の一方を介して選択された列選択スイッチ２２に与えられると共に、他の列選択スイッチには充放電線ＣＤＬ１，ＣＤＬ２の他方を介して隣接列スイッチに与えられる。
更に、各センスアンプＡ及びＢには、それぞれセンスアンプ選択回路ＳＡＳが接続されている。センスアンプ選択回路ＳＡＳはリファレンス選択信号ＲＥＦＳＥＬ＿Ａ，ビット線接続信号ＲＥＡＤＩＮ＿Ａ，センスアンプ活性化信号ＬＡＥＮ＿ＡをセンスアンプＡに出力するＮＯＲゲートを備えると共に、リファレンス選択信号ＲＥＦＳＥＬ＿Ｂ，ビット線接続信号ＲＥＡＤＩＮ＿Ｂ，センスアンプ活性化信号ＬＡＥＮ＿ＢをセンスアンプＢに出力するＮＯＲゲートを備えている。
各センスアンプＡ及びＢは、センスビット線ＳＢＬ及びリファレンスビット線ＲＢＬ間に接続されたフリップフロップによって構成されたセンスアンプ部を備えると共に、イコライズ電圧源３２からイコライズ電圧を選択的にセンスアンプＡ，Ｂに供給する第１及び第２のイコライズ部２６ａ，２６ｂと接続されている。
具体的に云えば、第１及び第２のイコライズ部２６ａ，２６ｂは、ビット線コントロール回路（ＢＬＣ）に選択的に供給する２つのＮＭＯＳトランジスタによって構成されたスイッチ（ＳＷ１，ＳＷ２；ＳＷ４，ＳＷ５）、センスアンプ選択回路ＳＡＳからのＲＥＦＳＬＥ＿Ａ，Ｂ及びＲＥＡＤＩＮ＿Ａ，Ｂを受け、リファレンス電圧発生回路３０からのリファレンス電圧を選択的にセンスアンプ部に供給する３つのＮＭＯＳトランジスタによって構成されたスイッチ（ＳＷ３；ＳＷ６）を備えている。
一方、センスアンプＡ，Ｂは、ＬＡＥＮ＿Ａ，Ｂを受けて、センスアンプ部をアクティブ状態にするインバータ及びスイッチ部を有している。このうち、センスアンプ部は、高圧電源（ＳＡＰ）及び低圧電源（ＳＡＮ）に接続されたＣＭＯＳによって構成されている。
センスアンプ部の出力は、論理回路を介してＲＷＢＵＳ＿Ａに、データ信号ＤＱとして出力される。
図６〜図９に示された波形図を参照して、図４に示された半導体装置の動作を説明する。
尚、図６〜図９に示された波形図は同一の波形図であるが、動作の順序を明確にするために、複数の図面に分けて説明する。
図６において、コマンド（ＣＯＭＭＡＮＤ）ラインに示されているように、タイミングａでPRECHARGEが行われる。ＰＲＥＣＨＡＲＧＥ後、ACTIVEコマンドのタイミングｂで、ROW（ロー）アドレスが入力される。
ローアドレスが入力されると、（１）で示されるように、Yjアドレス並びにサブワード（SW）アドレスが確定する。図６に示された波形図では、Yj3ならびにSW2が選択されている。次に、タイミングｃにおいて、ＣＯＬＵＭＮアドレスが入力されると、バンク内の選択されるマット並びにページ（ＰＡＧＥ）が確定する。ここでは、ＰＡＧＥ１が選択されているものとする。
これにより、PAGESELB_1が活性化し、PAGESELB_1に起因してビット線デコーダ（ＢＬＤ）並びにサブワード線デコーダ（ＳＷＤ）が動作することにより、選択されたPAGE(またはMAT)のYj並びにSW信号のみが立ち上がる（２）。図示された例では、Ｙｊ３及びＳＷ２アドレス線が低レベルから高レベルに遷移し、非選択のＳＷｎアドレス線は低レベルのままである。
次に、ビット線デコーダ（ＢＬＤ）からセンスアンプ選択信号(SASELB_A,B)が出力される（３）。この例では、センスアンプ選択信号SASELB_Aが活性化され、センスアンプ選択信号SASELB_B)は活性化されていない。
続いて、図７の（４）で示すように、ビット線デコーダ（ＢＬＤ）から出力されたYjアドレスがビット線セレクタ（ＢＬＳ）を通ることによって、選択ビット線制御信号Yj3S並びに隣接ビット線を選択する制御信号Yj2S, およびYj4Sが立ち上がる。
次に、PAGE選択信号(図示された例では、ＰAGESELB_1)によって選択されたPAGEのセンスアンプのうち、センスアンプ選択信号(SASELB_A)で選択されたセンスアンプにのみ、図８の（５）に示すように、イコライズ並びに読み出しのタイミング信号(RSAEQ_A、READIN_A、LAEN_A)が供給される。
この場合、選択されなかったセンスアンプには隣接ビット線のイコライズ用のタイミング信号RSAEQ_Bが、図８に（６）で示すように、供給される。この際、SWLはイコライズ中に立ち上がっているため選択セルから電荷が抜けていくものの、抜けていく電荷量よりも電源並びにドライバの供給電荷量を多くすることにより、強制的に充電電位までビット線を充電する。この場合、SWLはEQ終了後において立ち上がっても良いし、或いは、この例のように、EQ開始と同時かそれ以前に立ち上げても良い。
更に、図９の（７）に示すように、上記タイミング信号によって、選択ビット線が充電されると共に、（８）で示すように隣接ビット線もそれぞれ充電される。この場合、例えば0.4Vにまで充電される。
次に、充電完了後RSAEQ_Aが非活性となりビット線は、図９の（９）で示すように、選択セルからの放電状態(センシング中)となる。この際、隣接ビット線もWLによって選択されたセルから放電されていくが、RSAEQ_BはRSAEQREFBと対応した信号であるため、図９の（１０）で示されるように、選択BLの放電中も、EQ電源から定電圧が供給されるため隣接ビット線は0.4Vの一定電位を保持される。
この後、RBL、SBLノードの信号がラッチされ、RWBUS_Aに出力されるまでのセンスアンプの動作について説明する。
センスビット線ＳＢＬやリファレンスビット線ＲＢＬが、選択メモリセルや定電流源ＣＩＲＥＦにより放電され、その電圧が低下する。このセンスビット線ＳＢＬやリファレンスビット線ＲＢＬの電圧差が、例えば１００ｍＶ以上の電圧差が生じた時点で、ビット線接続信号ＲＥＡＤＩＮを不活性（ＬＯＷ）とし、センスアンプとビット線対（ＳＢＬ、ＲＢＬ）とを切り離す。
この場合、ビット線接続信号ＲＥＡＤＩＮ＿Ａを不活性（ＬＯＷ）とすることで、センスビット線ＳＢＬとリファレンスビット線ＲＢＬの電圧差を閉じ込める。
次に、センスアンプ活性化信号ＲＡＥＮＢを活性化（ＨＩＧＨ）し、センスアンプに高電源ＳＡＰ、低電源ＳＡＮを供給する。電源が供給されることで、センスアンプは第１ビット（センスビット）線と第２ビット（リファレンスビット）線の電圧差を増幅する。これにより、選択メモリセルの抵抗状態が高抵抗（リセット）、又は低抵抗（セット）状態に応じて、センスアンプからの出力は接地電圧又は電源電圧間のフル振幅の出力となる。この時点ではビット線対（ＳＢＬ、ＲＢＬ）は、センスアンプとは切り離されており、中間電圧のままである。
この判定期間の実際の動作としては、センスアンプは接地電圧と電源電圧間のフル振幅動作であり、ビット線対（ＳＢＬ、ＲＢＬ）は接地電圧と電源電圧間の電圧よりも小さな中間電圧動作である。
増幅されたデータ信号は、（１１）に示すように、読み出しバスＲＷＢＵＳ＿Ａに出力される。読み出しバスＲＷＢＵＳ＿Ａには、選択メモリセルの抵抗状態が高抵抗、又は低抵抗状態に応じて、ＨＩＧＨ、又はＬＯＷレベルを出力する。続いて、RWBUS_Aの出力データをDQ出力に転送する。
次に、ＲＥＡＤコマンドと、カラムアドレスが入力される。各センスアンプから読み出しバスＲＷＢＵＳに出力されたセル情報のうち、入力されたカラムアドレス及びバーストカウンタで指定されたアドレスのセル情報が入出力回路から連続出力される。
次に、図４及び図１０を参照して、本発明に係る半導体記憶装置における書き込み動作について説明する。
読出し動作の場合と同様に、ＰＲＥＣＨＡＲＧＥコマンドに続いて、ＡＣＴＩＶＥコマンドを受けて、ＲＯＷアドレスが与えられると、ＹｊアドレスとＳＷアドレスが確定する。ここでは、Ｙｊ３アドレスとＳＷ２が選択されたものとする。
続いて、ＷＲＩＴＥコマンドの入力及びカラムアドレスの入力によって、データＤＱの書き込み動作が開始される。図４に示すように、ライト回路３４にＷＤＡＴＡ及びライトイネーブル信号ＷＥが与えられ、当該ＷＥはインバータによって反転されたのち、ＳＡＳＥＬ＿Ａ，ＢとのＮＯＲ動作が行なわれる。この結果、充放電線ＣＤＬ１，ＣＤＬ２の一方は、接地状態となるから、これら充放電線のうち、接地されていない充放電線に接続されたビット線（ＢＬ３）にのみ、ライト回路３４の出力ＷＯＵＴが与えられることになり、隣接したビット線（ＢＬ２，ＢＬ４）は接地された状態になる。
ライト回路３４の出力ＷＯＵＴは、ＳＡＳＥＬ＿Ａ，Ｂに従って、各ページ内のコラムアドレスに対応するメモリセルに順次格納される。ここでは、各ページのビット毎に、ＳＡＳＥＬ＿Ａ，ＢによってセンスアンプＡ，Ｂが切り替えながら書き込み動作が行なわれる。
尚、本実施例においては、選択ビット線と当該選択ビットの両側に隣接する２本の非選択ビット線との少なくとも３本のビット線を、所定の電圧（ＶＥＱ）へ遷移させ、前記選択ビット線のセンシング中に前記両側に隣接する２本の非選択ビット線を前記所定の電圧に維持し続けるイコライザを開示したが、前記隣接ビット線の制御を更に隣接する合計４本またはそれ以上としてもよい。
本発明の産業上の利用可能性について説明しておく。
例えば、本発明の実施形態ではメモリセル情報に対応する抵抗値の違いによりビット線を放電する開示をしたが、本発明の基本的技術思想はこれに限られず、例えば、逆の充放電関係（メモリセル情報に対応する抵抗値の違いによりビット線を充電する方式）であっても良い。当業者ならば、本願の基本的技術思想により容易に理解できる。
実施形態においては、半導体記憶装置で開示したが、本発明の基本的技術思想は半導体記憶装置に限られず、メモリ機能を搭載した半導体装置全般に適用できることは言うまでもない。つまり、記憶セルを備えたロジック機能を備えた半導体装置、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等のメモリセルを搭載した半導体装置に適用できる。電圧差動増幅回路の構造は問わない。
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）トランジスタ、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明は記憶情報によって抵抗値が異なる不揮発性記憶装置に限られず、記憶情報によってトランジスタのオン抵抗（導通抵抗）が変化する不揮発性記憶装置においても、有用である。更に、メモリセルが混載されたロッジクデバイスやＭＣＵ等にも有用であり、メモリシステムに限定されず半導体システム全般に有用であることは言うまでもない。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、乃至、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得る各種変形、修正を含むことは勿論である。
以下、本発明の実施形態について列挙しておく。
本発明の第１の実施態様によれば、抵抗値の違いによって情報を記憶する記憶素子を備えた複数のメモリセルと、前記複数のメモリセルにそれぞれ接続されるビット線と、前記ビット線をアドレスによって選択し、センスアンプ側のビット線に接続する選択回路と、各々の前記センスアンプ側のビット線に接続された第１のセンスアンプと前記第１のセンスアンプとは異なる制御の第２のセンスアンプと、前記ビット線を第１の電位に制御する第１の回路と、前記センスアンプ側のビット線を介して前記ビット線を第２の電位に制御する第２の回路と、を備え、前記選択回路は、アクセス対象の前記メモリセルが接続される選択ビット線を選択すると共に、当該選択ビット線に対して両側の各々の非選択ビット線を選択し、前記第２の回路は、前記第２の電位を供給するイコライザ電圧源と前記第１のセンスアンプ側のビット線とを接続して前記選択ビット線を前記第１の電位から前記第２の電位へ遷移させる充電を行うと共に、該充電後、前記イコライザ電圧源と前記第１のセンスアンプ側のビット線とを切り離す第１のスイッチ回路と、前記イコライザ電圧源と前記各々の非選択ビット線とを接続して前記各々の非選択ビット線を前記第１の電位から前記第２の電位へ遷移させる充電を行うと共に、前記第１のスイッチ回路の切り離した後も、前記イコライザ電圧源と前記第２のセンスアンプ側のビット線との接続状態を維持する第２のスイッチ回路とを含むことを特徴とする半導体記憶装置が得られる。
本発明の第２の実施態様によれば、第１の実施態様において、前記第２のスイッチ回路は、前記第１のスイッチ回路によって前記イコライザ電圧源を前記第２のセンスアンプを切り離した後も、前記イコライザ電圧源と前記第２のスイッチ回路との接続状態を維持することを特徴とする半導体記憶装置が得られる。
本発明の第３の実施態様によれば、第１又は第２の実施態様において、前記第１及び第２のスイッチ回路の各々は、前記ビット線に接続される第１の端子、リファレンス電圧印加用の第２の端子、前記第１及び第２の端子の間に設けられ、前記イコライザ電圧源に接続される中間端子、前記第１の端子と前記中間端子との間に設けられた第１のスイッチ、前記中間端子と第２の端子間に設けられた第２のスイッチを備えていることを特徴とする半導体記憶装置が得られる。
本発明の第４の実施態様によれば、第３の実施態様において、前記選択ビット線に接続された前記第１のスイッチ回路は、前記選択ビット線の充電後、前記第１、第２のスイッチ、及び第３のスイッチをクローズ状態にして前記イコライザ電圧源を前記第１のセンスアンプから切り離し、他方、前記非選択ビット線に接続された前記第２のスイッチ回路は、前記非選択ビット線の充電後、前記第１のスイッチをクローズ状態、前記第２及び第３のスイッチをオープン状態にして前記イコライザ電圧源を前記第２のセンスアンプに接続した状態にしておくことを特徴とする半導体記憶装置が得られる。
本発明の第５の実施態様によれば、第１〜４の実施態様いずれかにおいて、前記選択回路は、アドレス信号を受け、前記ビット線の１本を選択する選択信号を出力するデコーダと、前記選択信号を受けて、前記選択されたビット線と、当該選択されたビット線以外の付随ビット線を選択するセレクタとを有することを特徴とする半導体記憶装置が得られる。
本発明の第６の実施態様によれば、第５の実施態様において、前記セレクタは、前記付随ビット線として、前記選択されたビット線の両側に位置づけられた2本のビット線を選択することを特徴とする半導体記憶装置が得られる。
本発明の第７の実施態様によれば、第６の実施態様において、前記ビット線のうち、端部位置にあるビット線に対して、当該端部位置よりも外側に位置するダミービット線を配置していることを特徴とする半導体記憶装置が得られる。
本発明の第８の実施態様によれば、第７の実施態様において、前記ダミービット線に対応して設けられ、前記ダミービット線を放電するスイッチを備えていることを特徴とする半導体記憶装置が得られる。
本発明の第９の実施態様によれば、第１〜８の実施態様いずれかにおいて、前記選択回路は、前記複数のメモリセルからの読出し動作の際に、前記選択ビット線と前記非選択ビット線を選択することを特徴とする半導体記憶装置が得られる。
本発明の第１０の実施態様によれば、第１〜９の実施態様いずれかにおいて、前記選択回路は、書き込み動作の際には、前記選択ビット線だけを選択することを特徴とする半導体記憶装置が得られる。
本発明の第１１の実施態様によれば、複数のメモリセルがそれぞれ接続される複数のビット線と、前記ビット線を第１の電位に接続する第１の回路（Discharger）と、
前記ビット線を第２の電位に接続する第２の回路（Equalizer）と、前記ビット線に接続されるセンスアンプと、を備え、前記第２の回路は、前記メモリセルへのアクセス動作の開始に伴って、前記選択されたビット線（選択ビット線）とそのビット線と物理的に隣接する両側の隣接ビット線とに対応するそれぞれの前記第２の回路を活性し、前記選択ビット線と隣接ビット線とを予め制御された前記第１の電位から前記第２の電位へ制御し、その後、前記選択ビット線に対応する前記第２の回路を非活性にし、前記選択ビット線へ前記第２の電位の供給を停止することによって、前記選択されたメモリセルの情報に従って前記選択ビット線の電位が遷移し、一方、前記隣接ビット線に対応する前記第２の回路は活性を維持し前記隣接ビット線の第２の電位を維持することを特徴とする半導体記憶装置が得られる。
本発明の第１２の実施態様によれば、抵抗値の違いによって情報を記憶する記憶素子を備えた複数のメモリセルと、前記複数のメモリセルにそれぞれ接続されるビット線と、
前記ビット線を選択する選択回路を備え、前記選択回路は、選択ビット線と、当該選択ビットに隣接する非選択ビット線とを選択状態にする回路を有していることを特徴とする半導体記憶装置が得られる。
本発明の第１３の実施態様によれば、第１２の実施態様において、更に、前記選択ビット線及び前記非選択ビット線にそれぞれ接続された互いに異なるセンスアンプを有することを特徴とする半導体記憶装置が得られる。
本発明の第１４の実施態様によれば、第１３の実施態様において、前記選択ビット線と当該選択ビット線に接続された前記センスアンプとの間に設けられ、所定の電圧を印加する第１の手段と、前記非選択ビット線と当該非選択ビット線に接続された前記センスアンプとの間に設けられ、前記所定の電圧を印加する第２の手段を備えていることを特徴とする半導体記憶装置が得られる。
本発明の第１５の実施態様によれば、第１４の実施態様において、前記第１の手段は、前記所定の電圧の印加後、前記センスアンプと切り離され、他方、前記第２の手段は、前記所定の電圧の遺憾後、前記センスアンプと接続されたままの状態に置かれることを特徴とする半導体記憶装置が得られる。
本発明の第１６の実施態様によれば、第１〜１５の実施態様のいずれかに記載された半導体記憶装置を含む半導体装置が得られる。
２０ ディスチャージ回路
２０１〜２０６ 放電スイッチ
２２ 選択回路
２２１〜２２６ 列方向スイッチ
２６ イコライザ回路
２６ａ 第１のイコライザ部
２６ｂ 第２のイコライザ部
ＳＡ１，ＳＡ２ センスアンプＡ，Ｂ
Ｍ１１〜Ｍ１６ メモリセル
３０ リファレンス信号発生回路
３２ イコライズ電圧発生源
３４ ライト回路

Claims (16)

  1. 抵抗値の違いによって情報を記憶する記憶素子を備えた複数のメモリセルと、
    前記複数のメモリセルにそれぞれ接続されるビット線と、
    前記ビット線をアドレスによって選択し、センスアンプ側のビット線に接続する選択回路と、
    各々の前記センスアンプ側のビット線に接続された第１のセンスアンプと、
    前記第１のセンスアンプとは異なる制御の第２のセンスアンプと、
    前記ビット線を第１の電位に制御する第１の回路と、
    前記センスアンプ側のビット線を介して前記ビット線を第２の電位に制御する第２の回路と、を備え、
    前記選択回路は、アクセス対象の前記メモリセルが接続される選択ビット線を選択すると共に、当該選択ビット線に対して両側の各々の非選択ビット線を選択し、
    前記第２の回路は、前記第２の電位を供給するイコライザ電圧源と前記第１のセンスアンプ側のビット線とを接続して前記選択ビット線を前記第１の電位から前記第２の電位へ遷移させる充電を行うと共に、該充電後、前記イコライザ電圧源と前記第１のセンスアンプ側のビット線とを切り離す第１のスイッチ回路と、前記イコライザ電圧源と前記各々の非選択ビット線とを接続して前記各々の非選択ビット線を前記第１の電位から前記第２の電位へ遷移させる充電を行うと共に、前記第１のスイッチ回路の切り離した後も、前記イコライザ電圧源と前記第２のセンスアンプ側のビット線との接続状態を維持する第２のスイッチ回路とを含むことを特徴とする半導体記憶装置。
  2. 請求項１において、前記メモリセルは、前記記憶素子と前記ビット線との間を接続するアクセストランジスタを備える、ことを特徴とする半導体記憶装置。
  3. 請求項１又は２において、前記第１及び第２のスイッチ回路の各々は、前記センスアンプ側のビット線に接続される第１の端子、前記センスアンプのセンシング基準となるリファレンス電圧に接続される第２の端子、前記第１及び第２の端子の間に設けられ前記イコライザ電圧源に接続される中間端子とを備え、
    前記第１の端子と前記中間端子との間に設けられた第１のスイッチ、前記中間端子と第２の端子間に設けられた第２のスイッチとを備えていることを特徴とする半導体記憶装置。
  4. 請求項３において、
    前記第１のスイッチ回路は、前記選択ビット線の充電後、前記第１、第２のスイッチを非導通状態にして前記イコライザ電圧源を前記第１のセンスアンプ側のビット線から切り離し、
    他方、前記第２のスイッチ回路は、前記非選択ビット線の充電後、前記第１のスイッチを導通状態、前記第２を非導通状態にして前記イコライザ電圧源を前記第２のセンスアンプ側のビット線に接続し続ける状態にしておくことを特徴とする半導体記憶装置。
  5. 請求項１〜４のいずれかにおいて、前記選択回路は、前記アドレス信号を受け複数の前記ビット線から前記選択ビット線と隣接した前記隣接ビット線とを選択する選択信号を出力するデコーダを有することを特徴とする半導体記憶装置。
  6. 請求項５において、前記デコーダは、前記隣接ビット線として、前記選択されたビット線の物理的に両側に位置づけられた2本のビット線を選択することを特徴とする半導体記憶装置。
  7. 請求項６において、システム上のアドレスがマッピングされる複数のビット線が所定の方向に展開して配置されるメモリアレイにおいて、前記メモリアレイの端部位置にある前記選択ビット線に対して、当該端部位置よりも更に外側に位置するシステム上のアドレスがマッピングされないダミーセルが接続されるダミービット線を配置し、
    前記ダミービット線が、前記隣接ビット線として割付けられていることを特徴とする半導体記憶装置。
  8. 請求項５において、更に、前記選択信号は、前記第１の回路に接続される、ことを特徴とする半導体記憶装置。
  9. 請求項１〜８のいずれかにおいて、前記選択回路は、読出し動作の際に、前記選択ビット線に接続される第１の前記メモリセルと前記非選択ビット線に接続される第２の前記メモリセルとをワード線により選択することを特徴とする半導体記憶装置。
  10. 請求項１〜９のいずれかにおいて、前記選択回路は、書き込み動作の際には、前記選択ビット線だけを選択することを特徴とする半導体記憶装置。
  11. 複数のメモリセルがそれぞれ接続される複数のビット線と、
    前記ビット線を第１の電位に接続する第１の回路（Discharger）と、
    前記ビット線を第２の電位に接続する第２の回路（Equalizer）と、
    センスアンプと、を備え、
    前記第２の回路は、
    前記メモリセルへのアクセス動作の開始に伴って、
    前記選択されたビット線（選択ビット線）とそのビット線と物理的に隣接する両側の隣接ビット線とを前記第１の電位から前記第２の電位へ制御し、
    その後、前記選択ビット線への前記第２の電位の供給を停止することによって、前記選択されたメモリセルの情報に従って前記選択ビット線の電位を遷移させ、一方、前記隣接ビット線への前記第２の電位の供給を維持し、
    前記センスアンプは、前記隣接ビット線が前記第２の電位へ維持された期間中に、前記選択ビット線に接続される前記メモリセルの情報を読み出すセンシングを行う、ことを特徴とする半導体記憶装置。
  12. 抵抗値の違いによって情報を記憶する記憶素子を備えた複数のメモリセルと、
    前記複数のメモリセルにそれぞれ接続される複数のビット線と、
    前記複数のビット線から所定数のビット線を選択し、それぞれ対応するセンスアンプ側のビット線へ接続する選択回路と、
    前記各々のセンスアンプ側のビット線に接続されたイコライズ回路と、を備え、
    前記イコライズ回路は、前記選択回路を通じて、前記所定数のビット線である選択ビット線と当該選択ビットの両側に隣接する２本の非選択ビット線との少なくとも３本のビット線を第１の電位から第２の電位へ遷移させ、前記選択ビット線のセンシング中に前記両側に隣接する２本の非選択ビット線を前記所定の電位に維持し続けるイコライズ回路と、を有していることを特徴とする半導体記憶装置。
  13. 請求項１２において、更に、各々のセンスアンプ側のビット線に接続され、互いに異なる活性化制御を受けるセンスアンプを有することを特徴とする半導体記憶装置。
  14. 請求項１３において、前記イコライズ回路は、前記選択ビット線に前記第２の電位を印加する第１の手段と、前記非選択ビット線に前記第２の電位を印加する第２の手段を備えていることを特徴とする半導体記憶装置。
  15. 請求項１４において、前記第１の手段は、前記第２の電位の印加後、前記センスアンプ側のビット線と切り離され、他方、前記第２の手段は、前記第２の電位の印加後、前記センスアンプ側のビット線と接続された維持状態に置かれることを特徴とする半導体記憶装置。
  16. 請求項１〜１５のいずれかに記載された半導体記憶装置を含む半導体装置。
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