JP2009117003A - 不揮発性メモリ装置のデータ読み出し方法 - Google Patents

Abstract

【課題】高速かつ高信頼性読み出しを可能とした不揮発性メモリ装置のデータ読み出し方法を提供する。
【解決手段】互いに交差するワード線とビット線、及びそれらの各交差部に配置された、電気的書き換え可能な抵抗値を不揮発に記憶する可変抵抗素子を含むメモリセルを有する不揮発性メモリ装置のデータ読み出し方法であって、選択ワード線及び非選択ワード線を第１のワード線電圧に、選択ビット線及び非選択ビット線を第１のビット線電圧に予備充電した後、前記選択ワード線を前記第１のワード線電圧から第２のワード線電圧に、前記選択ビット線を前記第１のビット線電圧から第２のビット線電圧に切り換えて、前記選択ワード線と選択ビット線により選択されるメモリセルのデータを読み出す。
【選択図】図７

Description

この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成されるメモリ装置に係り、特にメモリ素子として可変抵抗素子を用いてその抵抗値をデータとして記憶する不揮発性メモリ装置のデータ読み出し方法に関する。

不揮発性記憶装置として、電気的に書き換え可能な可変抵抗素子の抵抗値情報を不揮発に記憶する抵抗変化メモリ(ＲｅＲＡＭ＝Resistive Random access memory)が知られている。ＲｅＲＡＭのメモリセルは、遷移金属酸化物からなる記録層を用いた可変抵抗素子を用いて構成される。その記憶状態の読み出しに際しての列選択線および行選択線の電圧関係については、たとえば特許文献1に開示されている。

高密度かつ低コストでＲｅＲＡＭを製造するには直交する列選択線と行選択線の交点にメモリセルを配置することが好ましいが、動作の容易性からは可変抵抗素子にダイオード素子を直列に配置したメモリセルが用いられる（例えば、非特許文献１参照）。
特開２００６−６６０５２号公報 Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796

この発明は、高速かつ高信頼性読み出しを可能とした不揮発性メモリ装置のデータ読み出し方法を提供することを目的とする。

この発明の一態様によるデータ読み出し方法は、互いに交差するワード線とビット線、及びそれらの各交差部に配置された、電気的書き換え可能な抵抗値を不揮発に記憶する可変抵抗素子を含むメモリセルを有する不揮発性メモリ装置のデータ読み出し方法であって、
選択ワード線及び非選択ワード線を第１のワード線電圧に、選択ビット線及び非選択ビット線を第１のビット線電圧に予備充電した後、
前記選択ワード線を前記第１のワード線電圧から第２のワード線電圧に、前記選択ビット線を前記第１のビット線電圧から第２のビット線電圧に切り換えて、前記選択ワード線と選択ビット線により選択されるメモリセルのデータを読み出す
ことを特徴としている。

この発明によれば、高速かつ高信頼性読み出しを可能とした不揮発性メモリ装置のデータ読み出し方法を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

［実施の形態１］
図1は一実施の形態による不揮発性メモリ装置のメモリセルアレイ構成を示している。メモリセルアレイ１１は列方向３、行方向４の範囲のみ示しており、行方向にワード線ＷＬ(ＷＬｎ〜ＷＬｎ＋２)、列方向にビット線ＢＬ(ＢＬｎ−１〜ＢＬｎ＋２)が、互いに交差して配置されている。これらの交点に可変抵抗素子ＶＲとダイオード素子Ｄｉからなる不揮発性メモリセルＭ（Ｍ００〜Ｍ２３）が配置される。

ここでは、ダイオード素子Ｄｉはアノードがワード線に接続され、ビット線側をカソードとしている。また、可変抵抗素子ＶＲはダイオードＤｉのカソード側とビット線間に接続される形態を示している。しかしこの接続関係は、これに限定されるわけではない。

メモリセルはたとえば図２（ａ），（ｂ）に示す積層断面構造をとる。即ちメモリセルは、ビット線ＢＬとワード線ＷＬの間に挟まれた、ダイオードＤｉと可変抵抗素子ＶＲの積層構造からなる。可変抵抗素子ＶＲは、電極Ｂ，Ｃの間にメモリ素子材料、たとえば遷移金属酸化物からなる記録層を挟んで構成される。ダイオードＤｉは、電極Ａ，Ｂの間にｐｉｎ層を形成した接合ダイオード（例１）、或いは金属／絶縁膜／金属を形成したいわゆるＭＩＭダイオード（例２）として構成される。

図３は図１に対応したメモリセルアレイの三次元構造を示している。

この実施の形態の場合、メモリセルＭは高抵抗状態（Ｈｉｇｈ−ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ：ＨＲＳ）を消去状態(例えばデータ“１”）、低抵抗状態(Ｌｏｗ−ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ：ＬＲＳ)を書込み状態（例えばデータ“０”）として、２値データ記憶を行う。ここで、高抵抗状態(ＨＲＳ)セルを低抵抗状態(ＬＲＳ)にする“０”書き込み動作を狭義の書き込み(或いはセット)動作、低抵抗状態(ＬＲＳ)のセルを高抵抗状態(ＨＲＳ)にする“１”書き込み動作を消去(或いはリセット)動作と定義する。図４はそのデータ抵抗値分布の例を示したものである。

図５は、セット、リセット及び読み出しの基本動作電圧波形を示している。高抵抗状態(ＨＲＳ)セルを低抵抗状態(ＬＲＳ)にする“０”書き込み動作(セット)動作は、選択メモリセルの電圧（即ち選択ワード線と選択ビット線間の電圧）をＶｓｅｔ、その電圧印加時間をＴｓｅｔとして実現する。

低抵抗状態(ＬＲＳ)セルを高抵抗状態(ＨＲＳ)にする“１”書き込み動作(リセット)動作は、選択メモリセルの電圧をＶｒｅｓｅｔ、その電圧印加時間をＴｒｅｓｅｔとして実現する。

ここで、Ｔｒｅｓｅｔ＞Ｔｓｅｔでありかつ、Ｖｓｅｔ＞Ｖｒｅｓｅｔの関係を満たすようにする。これにより、セット動作は電圧過程として行われ、リセット動作はジュール熱による熱過程として行われる。

メモリセルのデータを読み出すためには、セットもしくはリセットとは異なる電圧、具体的にはセット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔより低い短パルス幅の読み出し電圧Ｖｒｅａｄにより、セルの状態遷移をきたすことなくセル電流を読む動作として行われる。ここで、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ及び読み出し電圧Ｖｒｅａｄは、ダイオードＤｉの順方向電圧より高い。

次に、具体的な書き込み動作と共にこの発明が解決しようとする課題を明らかにし、その課題を解決する具体的な実施の形態を説明する。

前述のようにＲｅＲＡＭでは、短パルス幅(例えば数十ナノ秒)の電圧印加で読み出しが行われる。このとき、選択したワード線とビット線間に接続されたダイオード素子が少なくとも順バイアスになりかつ読み出しに必要な電流を流す電位差を与え、抵抗素子の抵抗値によって流れるセル電流の大小の検知により、その記憶状態を判定する。

図６は、ＲｅＲＡＭのブロック構成の例を示す。ロウドライバ１２は、入力されたアドレスにしたがってメモリセルアレイ１１のワード線を選択駆動する。カラムゲート１３は、入力されたアドレスにしたがって選択ビット線、非選択ビット線の切り替えを行う。

Ｉ／Ｏピン１０−１は、データＤＡＴＡの入出力ピンであり、アドレスＡＤＤの入力ピンでもある。Ｉ／Ｏピン１０−１を介して入力されるアドレスデータを解釈し、ロウアドレスとカラムアドレス、必要があればブロックアドレス等に分離、デコードするために、アドレスデコーダ１４が設けられている。コントロール回路１５は、制御ピン１０−２を介してホストデバイスから与えられる制御信号(たとえばチップイネーブル／ＣＥ、出力イネーブル／ＯＥｘなど)を受け取り、装置の動作を制御する。

Ｉ／Ｏピン１０−１を介して受け取る書込みデータ等を保持、解釈するために、データ入力バッファ１６−１が、メモリセルアレイから読み出されたデータを装置外部に出力するために出力バッファ１６−２が設けられている。ビット線ドライバ１７は、書込み(セット)、消去(リセット)および読み出しに必要な電圧をセンスアンプ１８に供給する。センスアンプ１８は、読み出しデータを参照電位Ｒｅｆと比較してアナログ電圧値を検知し、バイナリデータに変換する。

図７は、読み出し動作波形を示している。ＷＬｓｅｌは、読み出し選択ワード線、ＷＬｕｓｅｌは、読み出し非選択ワード線、ＢＬｓｅｌは、読み出し選択ビット線、ＢＬｕｓｅｌは、読み出し非選択ビット線をそれぞれ示す。

この実施の形態では、読み出し動作の間（ｔ２−ｔ３）、選択ワード線ＷＬｓｅｌに与える正電圧Ｖｗ２が読み出し電圧である。具体的には、選択ビット線ＢＬｓｅｌの電圧Ｖｂ０を０Ｖ又はこれに近い小さい値として、選択ワード線Ｗｓｅｌと選択ビット線ＢＬｓｅｌの間の電圧Ｖｗ２−Ｖｂ０が選択メモリセルにかかる読み出し電圧である。

一方、この読み出し動作期間、非選択ビット線ＢＬｕｓｅｌに与えられる正電圧Ｖｂ２は、選択ワード線ＷＬｓｅｌに与えられた読み出し電圧がこの非選択ビット線につながる非選択セルにかかるのを防止するための阻止電圧である。Ｖｂ２をＶｗ２に近い値として、非選択メモリセルにかかる電圧は、Ｖｗ２−Ｖｂ２，Ｖｗ０−Ｖｂ２，Ｖｗ０−Ｖｂ０の何れかとなり、ダイオードが逆バイアスになるか、或いは順バイアスでも立ち上がらない程度の小さい値になる。

この実施の形態では、装置がアクティブになったとき、読み出し動作期間ｔ２−ｔ３に先立って、ワード線及びビット線を読み出し電圧Ｖｗ２や阻止電圧Ｖｂ２より低い正の中間電圧Ｖｗ１，Ｖｂ１に充電する予備充電期間ｔ１−ｔ２を設定している。具体的に例えば、中間電圧Ｖｗ１とＶｂ１とは等しい値、或いは近い値とする。

具体的に説明する。ＲｅＲＡＭは、装置をスタンドバイ状態(スリープ状態)にするため、制御信号チップイネーブル／ＣＥのピンを有する。／ＣＥ＝Ｈレベルのとき（時刻ｔ１以前）は、その他の制御ピン(たとえば出力イネーブル／ＯＥｘ)を動作させても、その動作状態は認識されない。また、装置消費電流を抑制するため、内部昇圧あるいは降圧回路を保持する場合はその動作を必要最小限に止める。

この状態にあっては、読み出し選択ワード線ＷＬｓｅｌ、読み出し非選択ワード線ＷＬｕｓｅｌ、読み出し選択ビット線ＢＬｓｅｌ、読み出し非選択ビット線ＢＬｕｓｅｌのいずれもほぼＶｓｓ（＝０Ｖ）に維持され、スタンドバイ状態との整合がとられる。

この状態で、チップイネーブルピン(／ＣＥ)をＬレベルにすることで、ＲｅＲＡＭをスタンドバイ状態からアクティブ状態にする(時刻ｔ１)。この状態変化を装置内部のコントロール回路１５が検知し、全ワード線を正電圧Ｖｗ１に、全ビット線を正電圧Ｖｂ１に設定する制御をおこなう。Ｖｗ１は、選択ワード線ＷＬｓｅｌに与える読み出し電圧Ｖｗ２より低く、Ｖｂ１は非選択ビット線ＢＬｕｓｅｌに与える阻止電圧Ｖｂ２より低い電圧値である。従ってこの段階では選択メモリセルにも必要な読み出し電圧がかからない。

次に読み出しアドレスが確定している状態で、出力イネーブル(／ＯＥｘ)ピンをＨレベルからＬレベルにすることで読み出し動作を開始し(時刻ｔ２)、Ｉ／Ｏピン１０−１には所定時間後に読み出しデータが出力される。

読み出し動作時（ｔ２−ｔ３）は、図７に示すように選択ワード線ＷＬｓｅｌでは電圧Ｖｗ１からより高い電圧Ｖｗ２にレベルが切り換えられ、非選択ワード線ＷＬｕｓｅｌではＶｗ１からより低い電圧Ｖｗ０（例えば０Ｖ）に切り換えられる。また、選択ビット線ＢＬｓｅｌでは、電圧Ｖｂ１からより低い電圧Ｖｂ０（例えば０Ｖ）に切り換えられ、非選択ビット線ＢＬｕｓｅｌでは、Ｖｂ１からより高い電圧Ｖｂ２に切り換えられる。

ここで、各電圧の関係は、Ｖｗ２＞Ｖｗ０の関係にある場合はＶｗ２＞Ｖｗ１＞Ｖｗ０≧０Ｖの関係を維持し、Ｖｂ２＞Ｖｂ０の関係にある場合は、Ｖｂ２＞Ｖｂ１＞Ｖｂ０≧０Ｖの関係を維持する。これにより、選択メモリセルのみに必要な読み出し電圧がかかり、非選択メモリセルではダイオードが順バイアスにならないか、逆バイアスの状態になる。

より具体的に説明する。メモリセルアレイにおいては、ロウ方向においては選択ワード線、非選択ワード線の２種があり、カラム方向においては選択ビット線、非選択ビット線の２種があるから、その電位関係には計４通りの組み合わせがある。選択ワード線ＷＬｓｅｌと選択ビット線ＢＬｓｅｌに接続されたメモリセルには、ダイオードを十分に順バイアスするに必要な読み出し電圧Ｖｗ２−Ｖｂ０がかかる。

これに対して、選択ワード線ＷＬｓｅｌと非選択ビット線ＢＬｕｓｅｌに接続された非選択メモリセルについては、Ｖｗ２−Ｖｂ２なる電圧がかかる。即ち非選択ビット線の正電圧Ｖｂ２が、選択ワード線の正電圧Ｖｗ２により非選択メモリセルのダイオードが順バイアスになるのを阻止する電圧となり、Ｖｗ２−Ｖｂ２は小さな電圧となる。

非選択ワード線ＷＬｕｓｅｌと選択ビット線ＢＬｓｅｌに接続された非選択メモリセルには、Ｖｗ０−Ｖｂ０という小さな電圧が、また非選択ワード線ＷＬｕｓｅｌと非選択ビット線ＢＬｕｓｅｌに接続された非選択メモリセルには、Ｖｗ０−Ｖｂ２という、ダイオードが逆バイアスとなる電圧がかかる。なおＶｗ１−Ｖｂ１は０Ｖであっても良い。

時刻ｔ３で読み出し動作を終了し(／ＯＥｘ＝Ｈ)、時刻ｔ１後の状態と同じ電位関係に戻して、次の読み出しに対する準備を行う（時刻ｔ３−ｔ４）。

時刻ｔ４で読み出し動作をすべて終了し、装置をアクティブ状態からスタンドバイ状態に戻す。即ち全ビット線、全ワード線を０Ｖにして、消費電流抑制を行う。

従来より、読み出し動作におけるワード線やビット線に与える電圧は書込み(セット)、消去(リセット)より電圧は低い。しかし大容量化により充電すべきワード線ないしはビット線容量や抵抗が増大し、もしくはその物理長が増大するにつれ、充放電にかかる遷移時間の増大が読み出し性能の劣化となる。

本実施の形態の方式においては、メモリセルの両端子間に印加される電圧は従来と同様であるが、両端子の絶対電位が異なることが特徴である。即ち本実施形態においては、装置がアクティブ状態にあり、読み出し動作に入る前に、ワード線を中間電圧Ｖｗ１に、ビット線も同様に中間電圧Ｖｂ１に予備充電しておく。これにより、選択ワード線にその後与える読み出し電圧Ｖｗ２までの電圧振幅が小さくなり、また非選択ビット線についてもその後に与える読み出し阻止電圧Ｖｂ２までの電圧振幅が小さくなる。

以上により、ワード線やビット線の容量や抵抗、物理長が増大した場合でも、メモリセルに印加される電圧を変更することなく、短時間での読み出し動作が可能となる。また、ワード線およびビット線間で容量、抵抗、物理長が著しく異なった場合に、充電速度差から予期せぬ電位差を生じる懸念を回避することができ、読み出し動作に伴う誤書込み(誤セット)、誤消去(誤リセット)を回避することが可能になる。

［実施の形態２］
図８は先の実施の形態１を変形した、ＲｅＲＡＭのブロック構成例である。ここではメモリセルアレイ１１は、複数個（図８の例では９個）のバンク１１−１に分割されている。そして、ワード線ドライバ１２は、グローバルワード線ドライバ１２−１と、各バンク１１−１に付属するローカルワード線ドライバ１２−２により構成される。同様にカラムゲート１３は、グローバルカラムゲート１３−１と、各バンク１１−１に付属するローカルカラムゲート１３−２により構成される。

それ以外の部分は先の実施の形態１と同様である。

この実施の形態２の場合、スタンドバイ状態からアクティブ状態に切り替える際に、バンクアドレスが確定しているとすれば、ワード線およびビット線の中間電位への予備充電は読み出し対象のバンクについてのみ実施すればよく、残りの非選択バンクでの予備充電は必要がない。従って、無駄な充放電動作を避けることができる。

図９は、この実施の形態２の読み出し動作波形を、先の実施の形態１の図７と対応させて示している。選択バンクにおける読み出し選択ワード線をSEL Bank／WLsel、読み出し非選択ワード線をSEL Bank／WLusel、読み出し選択ビット線をSEL Bank／BLsel、読み出し非選択ビット線をSEL Bank／BLuselとして示している。また、非選択バンクにおける読み出し選択ワード線をUSEL Bank／WLsel、読み出し非選択ワードを線USEL Bank／WLusel、読み出し選択ビット線をUSEL Bank／BLsel、読み出し非選択ビット線をUSEL Bank／BLuselとして示している。

選択バンクにおける読み出し動作波形は、前記実施の形態１と同様である。非選択バンクは、時刻ｔ１からの予備充電はなく、時刻ｔ２での選択ワード線、非選択ワード線、選択ビット線、非選択ビット線への電圧印加も行われず、スタンドバイ状態におかれる。

この実施の形態２によれば、読み出しに関与しないバンクへの無用な予備充電を行わないため、予備充電動作にかかる消費電流を抑制することができる。また実効的にワード線、ビット線の負荷容量を削減することができるので、一層の高速動作が可能になる。

［実施の形態３］
図１０は、実施の形態１を変形した実施の形態３の読み出し動作波形を、図７と対応させて示している。

実施の形態1においては、読み出し動作期間(ｔ２−ｔ３)、選択ワード線、非選択ワード線、選択ビット線、非選択ビット線のすべてを充電もしくは放電動作させた。

しかし、可変抵抗素子にダイオード素子を直列に接続したメモリセルでは、ダイオードの順方向降下電圧Ｖｆ(たとえばＶｆ＝０．６Ｖ)より低い電圧では、セル電流は流れない。よって、図７に示す、選択ワード線、選択ビット線以外のメモリセルにおいて、読み出し動作期間ｔ２−ｔ３において、非選択セルの電圧がダイオードの順方向降下電圧よりも低い値になることが保証されるならば、充放電動作の一部を省略することができる。

具体的には図１０においては、非選択ワード線ＷＬｕｓｅｌを予備充電電圧(Ｖｗ１)から変更せず、また非選択ビット線ＢＬｕｓｅｌを予備充電電圧(Ｖｂ１)から変更せずに、読み出し動作を行わせている。

即ち、図１０において、Ｖｗ２−Ｖｂ１及びＶｗ１−Ｖｂ０がＶｆを超えない範囲において、ダイオード素子がセル電流を阻止するから、非選択ワード線、非選択ビット線の充放電動作を省略して、予備充電電位を維持することが可能である。これにより、無用なレベル遷移をなくすことにより、一層の高速化ができる。

図１０では、ｔ２−ｔ３の間、非選択ワード線の放電、非選択ビット線の充電の両方を省略しているが、非選択セルの両端電圧との関係でそのいずれか一方のみを省略することもあり得る。

［実施の形態４］
実施の形態１−３においては、ＲｅＲＡＭの読み出し動作において、その読み出しアドレスの指定を、Ｉ／Ｏピン１０−１を介して行う方式とした。しかし高速動作のためには、アドレス入力を確定させ、出力イネーブル(／ＯＥｘ)をＬレベルに変化させ、データを出力することが障害になることが考えられる。

これに対して、図１１に示すように、入出力ピン(IOx)１０−１とは独立に、アドレスＡＤＤを入力するアドレスピン(ADDx)１０−３を設ける方式が有効になる。図１１では、アドレスデコーダ１４、コントロール回路１５、入力バッファ１６−１、出力バッファ１６−２の部分のみ示したが、他の構成は、先の各実施の形態と同様である。

［実施の形態５］
図１２は、実施の形態１を変形して、ＲｅＲＡＭの制御をコマンド入力により行う方式とした場合のブロック構成を図６と対応させて示している。コントロール回路１５−１には、各種制御信号(チップイネーブル／ＣＥｘ、書き込みイネーブル／ＷＥｘ、出力イネーブル／ＯＥｘ)などのほかに、入出力ピン１０−１を介して与えられるコマンドＣＭＤが入力される。コントロール回路１５−１はこのコマンドＣＭＤをデコードして、動作制御を行う。その他の構成は実施の形態１と同じである。

コマンドＣＭＤは、外部制御信号である書き込みイネーブル／ＷＥｘと共に入力され、コントロール回路１５−１でデコードされる。読み出し時であれば、たとえば読み出し開始コマンドを解釈し、読み出し動作に必要な内部信号とそのタイミングを生成する。具体的には、たとえばワード線ドライバ１２の制御、カラムゲート１３の制御等を行う。

図１３は、本実施の形態５に即したデータ読み出し動作波形を示す。

書き込みイネーブル／ＷＥｘのトグル(時刻ｔ０)により、読み出し動作を開始する。書き込みイネーブル／ＷＥｘと共に入力されたコマンドに基づいて、コントロール回路１５−１は、内部信号State1を活性化し（時刻ｔ１）、予備充電状態に入ったことを通知して、ワード線およびビット線はそれぞれＶｗ１，Ｖｂ１まで予備充電する。

予め決められた時間経過後、時刻ｔ２でコントロール回路１５−１は内部信号State1を非活性化するとともに、内部信号State2を活性化して読み出し動作を開始したことを通知し、選択ワード線、非選択ワード線、選択ビット線、非選択ビット線をそれぞれＶｗ２，Ｖｗ０，Ｖｂ０，Ｖｂ２に変更する。

予め決められた時間経過後、時刻ｔ３にはコントロール回路１５−１は内部信号State2を非活性化するとともに、内部信号State3を活性化し、メモリセル動作に必要な後処理を行う。ここでは図示しないが、センスアンプ１８によりセンスしたデータを出力バッファ１６−２に転送するなどの動作である。

予め決められた時間経過後、時刻ｔ４にはコントロール回路１５−１は内部信号State3を非活性化する。これにより一連の読み出しにかかるコマンド動作を終了する。必要があれば、図示しないが、装置外部に内部処理が終了したことを通知する。

本実施の形態５は先の実施の形態１の内部動作を装置外部の制御ピンの信号レベル変化をトリガにして行うか、あらかじめ装置内部で決定されたタイミングで制御するかが異なるのみで、メモリセルの読み出し動作方式は実施の形態１と同じである。

また、本実施の形態５は、実施の形態２−４にも同様に適用可能である。

実施の形態１によるＲｅＲＡＭのセルアレイ構成を示す図である。 同じくセルアレイの一セル部の断面構造を示す図である。 同じくセルアレイの三次元構造を示す図である。 ２値データ記憶を行う場合の抵抗値分布を示す図である。 セット、リセット及び読み出しの基本電圧波形を示す図である。 実施の形態１のＲｅＲＡＭのブロック構成を示す図である。 同ＲｅＲＡＭの読み出し動作波形を示す図である。 実施の形態２のＲｅＲＡＭのブロック構成を示す図である。 同ＲｅＲＡＭの読み出し動作波形を示す図である。 実施の形態３のＲｅＲＡＭの読み出し動作波形を示す図である。 実施の形態４のＲｅＲＡＭのデータ、アドレス及び制御信号入力部の構成を示す図である。 実施の形態５のＲｅＲＡＭのブロック構成を示す図である。 同ＲｅＲＡＭの読み出し動作波形を示す図である。

符号の説明

１０−１…Ｉ／Ｏピン、１０−２…制御信号入力ピン、１０−３…アドレス入力ピン、１１…メモリセルアレイ、１２…ワード線ドライバ、１３…カラムゲート、１４…アドレスデコーダ、１５…コントロール回路、１６−１，１６−２…入出力バッファ、１７…ビット線ドライバ、１８…センスアンプ。

Claims (5)

1. 互いに交差するワード線とビット線、及びそれらの各交差部に配置された、電気的書き換え可能な抵抗値を不揮発に記憶する可変抵抗素子を含むメモリセルを有する不揮発性メモリ装置のデータ読み出し方法であって、
   選択ワード線及び非選択ワード線を第１のワード線電圧に、選択ビット線及び非選択ビット線を第１のビット線電圧に予備充電した後、
   前記選択ワード線を前記第１のワード線電圧から第２のワード線電圧に、前記選択ビット線を前記第１のビット線電圧から第２のビット線電圧に切り換えて、前記選択ワード線と選択ビット線により選択されるメモリセルのデータを読み出す
   ことを特徴とする不揮発性メモリ装置のデータ読み出し方法。
2. 前記予備充電後のデータ読み出し時、前記非選択ワード線を前記第１のワード線電圧から第３のワード線電圧に、前記非選択ビット線を前記第１のビット線電圧から第３のビット線電圧に切り換える
   ことを特徴とする請求項１記載の不揮発性メモリ装置のデータ読み出し方法。
3. 前記予備充電後のデータ読み出し時、前記非選択ワード線の前記第１のワード線電圧および前記非選択ビット線の前記第１のビット線電圧の少くとも一方をそのまま維持する
   ことを特徴とする請求項１記載の不揮発性メモリ装置のデータ読み出し方法。
4. 前記メモリセルは、ワード線側をアノードとして前記可変抵抗素子と直列接続されたダイオードを有し、
   前記第１のワード線電圧を正電圧Ｖｗ１、前記第１のビット線電圧を正電圧Ｖｂ１として、ほぼＶｗ１＝Ｖｂ１に設定し、
   前記第２のワード線電圧をＶｗ１より高い電圧Ｖｗ２、前記第２のビット線電圧をＶｂ１より低い電圧Ｖｂ０として、Ｖｗ２−Ｖｂ０が選択メモリセルにダイオードを順バイアスする読み出し電圧として与えられる
   ことを特徴とする請求項１記載の不揮発性メモリ装置のデータ読み出し方法。
5. 前記メモリセルは、ワード線側をアノードとして前記可変抵抗素子と直列接続されたダイオードを有し、
   前記第１のワード線電圧を正電圧Ｖｗ１、前記第１のビット線電圧を正電圧Ｖｂ１として、ほぼＶｗ１＝Ｖｂ１に設定し、
   前記第３のワード線電圧を前記第１のワード線電圧Ｖｗ１より低い電圧Ｖｗ０とし、前記第３のビット線電圧を前記第１のワード線電圧Ｖｂ１より高い電圧Ｖｂ２として、Ｖｗ２−Ｖｂ０が選択メモリセルにダイオードを順バイアスする読み出し電圧として与えられる
   ことを特徴とする請求項２記載の不揮発性メモリ装置のデータ読み出し方法。

Images