JP5165828B2 - 炭素ナノチューブを用いるメモリ素子及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はメモリ素子及びその製造方法に係り、特に炭素ナノチューブ（カーボンナノチューブCarbon NanoTube；以下、ＣＮＴと略称する）を電荷移動チャネルとして備えるメモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体を用いたメモリ素子は、基本的な構成要素として、貯蔵された電荷を保存する役割をするキャパシタと、キャパシタからデータを読み出したりキャパシタにデータを書き込んだりする時の電流の通路を確保するためのスイッチの役割をするトランジスタとを有する。
【０００３】
トランジスタに多量の電流を流すためには、トランジスタ自体が高いトランスコンダクタンス（ｇｍ）特性を有さなければならないので、最近では、高いトランスコンダクタンス特性を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）を半導体メモリ素子のスイッチング素子として用いる傾向がある。
【０００４】
ＭＯＳＦＥＴは、多結晶質シリコンよりなるゲート電極と、ドーピングされた結晶質シリコンよりなるソース及びドレイン電極を基本的な構成要素として有するトランジスタである。
【０００５】
ＭＯＳＦＥＴのトランスコンダクタンスは、同じ電圧条件でチャンネル長（Ｌ）、ゲート酸化膜の厚さ等に反比例し、表面移動度、ゲート酸化膜の誘電率及びチャンネルの幅（Ｗ）には比例する。これらの変数のうち、表面移動度及び酸化膜の誘電率等は材料、すなわち方向性を有するシリコンウェーハ、シリコン酸化膜等により既定の値であるため制御の対象とはならないので、高いトランスコンダクタンスを持たせるためには、チャンネルの幅と長さとの比（Ｗ／Ｌ ｒａｔｉｏ）を大きくするか、あるいは酸化膜を薄くしなければならない。
【０００６】
しかし、高集積メモリ素子を製造するためにはＭＯＳＦＥＴの物理的な寸法を縮小しなければならない。したがって、ゲート、ソース及びドレイン電極も小さくしなければならないが、これによって多様な問題点が発生する。
【０００７】
例えば、ゲート電極が小さくなれば、ゲート電極の断面積が減少してトランジスタに大きな電気的抵抗を誘発する。ソース及びドレイン電極の小型化は厚さ、すなわち接合深さ（junction depths）の減少を誘発してさらに大きな電気的抵抗を招き、ソースとドレインとの距離を縮めてソース及びドレインの空乏層が相互当接するパンチスルー（punch through）現象を誘発して電流の調節が不能となる。また、前述したようなメモリ素子の寸法減少は電流の移動通路であるチャンネルの幅を７０ｎｍ以下に減少させ、電流の円滑な流れを妨害してメモリ素子の誤動作を誘発する。
【０００８】
すなわち、一般にＭＯＳＦＥＴに基づいたメモリ素子は熱損失、電力消耗、電気的特性変動、電荷漏れなどの問題によって高密度メモリを実現することが困難である。
【０００９】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は前記問題点を改善するためのものであって、メモリ素子の小型化による抵抗の増加がなく熱損失、電力消耗、電気的特性変動、電荷漏れの少ない高速の高集積メモリ素子及びその製造方法を提供することである。
【００１０】
【課題を達成するための手段】
前記技術的な課題を達成するために本発明は、基板と、前記基板上に所定間隔離隔して位置し、電圧が印加されるソース電極及びドレイン電極と、前記ソース電極とドレイン電極とを連結し、電子移動のチャンネルとなるＣＮＴと、前記ＣＮＴの上部に位置し、前記ＣＮＴから流入する電荷を貯蔵するメモリセルと、前記メモリセルの上部と接触し、前記ＣＮＴから前記メモリセルに流入する電荷量を調節するゲート電極と、を備えることを特徴とするＣＮＴメモリ素子を提供する。
【００１１】
好ましくは、前記基板はシリコン基板であり、前記基板の上部にシリコンオキシド膜が積層される。前記メモリセルは、前記ＣＮＴの上部に前記ＣＮＴと接触するように形成される第１絶縁膜と、前記第１絶縁膜の上部に蒸着され、電荷を貯蔵する電荷貯蔵膜と、前記電荷貯蔵膜の上部に形成され、前記ゲート電極と接触する第２絶縁膜と、を備える。前記第１絶縁膜は前記電荷貯蔵膜とほぼ同じ厚さを有し、前記第２絶縁膜は前記電荷貯蔵膜より約２倍の厚さを有することが望ましい。前記第１及び第２絶縁膜はシリコンオキシド膜よりなり、前記電荷貯蔵膜はシリコン膜またはシリコン窒化膜よりなる。前記電荷貯蔵膜は１５ｎｍ以下の厚さを有することが望ましい。前記電荷貯蔵膜は、好ましくは、電荷貯蔵物質で充填される複数のナノドットが配される多孔膜である。
【００１２】
また、前記メモリセルは、前記ゲート電極の下部に形成され、前記ゲート電極と接触する第３絶縁膜と、前記第３絶縁膜の下部に形成され、前記ＣＮＴと接触し、電荷貯蔵物質で充填される複数のナノドットが配される多孔膜と、を備える。前記第３絶縁膜は、好ましくは、前記多孔膜より約２倍の厚さを有するか、あるいはほぼ同じ厚さを有しうる。前記第３絶縁膜はシリコンオキシド膜であり、前記電荷貯蔵物質はシリコンまたはシリコン窒化物である。前記多孔膜はアルミニウムオキシド膜である。前記ナノドットは１５ｎｍ以下の直径を有することが望ましい。
【００１３】
また、前記技術的な課題を達成するために本発明は、基板上にＣＮＴを成長させた後、前記ＣＮＴを電荷移動チャンネルとするソース電極とドレイン電極とをＣＮＴと接触するように形成する第１段階と、前記ＣＮＴ、前記ソース電極及びドレイン電極の上部に第１絶縁膜、電荷貯蔵膜及び第２絶縁膜を順次に蒸着した後、フォトリソグラフィ工程を用いてパターニングして前記ＣＮＴと接触するメモリセルを形成する第２段階と、前記第２絶縁膜の上部に金属層を蒸着した後、フォトリソグラフィ工程を用いてパターニングして前記ＣＮＴから前記電荷貯蔵膜に流入する電荷量を調節するゲート電極を形成する第３段階と、を含むことを特徴とするＣＮＴメモリ素子の製造方法を提供する。
【００１４】
あるいは、基板上に炭素ナノチューブを成長させた後、前記炭素ナノチューブを電荷移動チャンネルとするソース電極とドレイン電極とを炭素ナノチューブと接触するように形成する第１段階と、前記炭素ナノチューブ、前記ソース及びドレイン電極の上部に第１絶縁膜を蒸着し、陽極酸化してからエッチングして第１絶縁膜が酸化されて形成される複数のナノドットを有する多孔膜を形成する第２段階と、前記多孔膜の上部に電荷貯蔵物質を蒸着した後、エッチングして前記ナノドットに電荷貯蔵物質を充填する第３段階と、前記多孔膜の上部に第２絶縁膜を蒸着した後、フォトリソグラフィ工程を用いて前記第１絶縁膜、多孔膜及び第２絶縁膜をパターニングしてメモリセルを形成する第４段階と、前記第２絶縁膜の上部に金属層を蒸着した後、フォトリソグラフィ工程を用いてパターニングして前記炭素ナノチューブから前記多孔膜に流入する電荷量を調節するゲート電極を形成する第５段階と、を含むことを特徴とする炭素ナノチューブメモリ素子の製造方法を提供する。
【００１５】
前記第１段階において、好ましくは、前記基板の上面に絶縁層を形成し、前記絶縁層の上面にＣＮＴを成長させる。前記基板はシリコンであり、前記絶縁層はシリコンオキシドである。前記第１段階において、前記ソース電極とドレイン電極とを電子ビームリソグラフィで形成する。前記第２段階において、前記第１絶縁膜と前記貯蔵膜とをほぼ同じ厚さに蒸着し、前記第２絶縁膜は前記多孔膜より約２倍の厚さに蒸着することが望ましい。前記第１及び第２絶縁膜はシリコンオキシドよりなる。前記電荷貯蔵膜はシリコンまたはシリコン窒化物よりなる。
【００１６】
前記電荷貯蔵膜は１５ｎｍ以下の厚さに形成することが望ましい。前記第１段階において、前記第１絶縁膜を全て酸化させて複数のナノドットを有する多孔膜に形成することが望ましい。
【００１７】
本発明は、ＣＮＴを電荷移動チャンネルとして用いるので半導体メモリ素子のドーピング工程を必要とせず、電気伝導度、熱伝導度の大きなＣＮＴを用いるので、メモリ素子の高集積による抵抗の増加問題または誤動作の問題が解決される。また、電荷を貯蔵する電荷貯蔵膜またはナノドットが形成される多孔膜を有するメモリセルを備えるメモリ素子を形成するので、高効率の高集積メモリ素子を実現することができる。
【００１８】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の実施例に係るメモリ素子及びその製造方法を詳細に説明する。
【００１９】
図１は、本発明の実施例に係るメモリ素子を示す斜視図である。図１を参照すれば、本発明の実施例に係るメモリ素子は、基板１１と、前記基板１１上に積層された絶縁層１３と、前記絶縁層１３上に所定間隔に離隔して位置し、金属よりなるソース電極１５及びドレイン電極１７と、前記ソース電極１５及びドレイン電極１７を連結し、電子移動チャンネルとなるＣＮＴ２１と、前記ＣＮＴ２１と接触するように位置し、前記ＣＮＴ２１から流入する電子を貯蔵するメモリセル２３と、前記メモリセル２３に接触して前記電子の移動を制御するゲート電極１９と、を備える。
【００２０】
図面においてソース及びドレイン電極１５、１７が基板１１の上部に位置しているが、ソースドレイン電極１５、１７が基板１１の内部に位置しても良い。この場合、ＣＮＴ２１は基板１１の内部やその表面に接して位置することになる。
【００２１】
基板１１はシリコン基板であり、その上部に積層された絶縁層１３はシリコンオキシドであることが一般的である。
【００２２】
ソース及びドレイン電極１５、１７はＴｉ、Ａｕ等の金属よりなり、ゲート電極１９はポリシリコン等の金属よりなる。また、前記トランジスタ構造はフォトリソグラフィ、ｅビームリソグラフィ、エッチング、酸化、薄膜蒸着のような公知の半導体工程によってなされる。
【００２３】
ＣＮＴ２１は、炭素の同素体として各炭素原子が他の炭素原子と結合して形成された六角形の蜂巣状であるが、これは複数の炭素原子が結合して形成された黒鉛面がナノサイズの直径で丸く巻かれた形をなしている。ＣＮＴ２１は黒鉛面の巻かれる角度及び構造によって金属または半導体の特性を示し、このようなＣＮＴの特性を用いた研究が先端産業分野、特にナノ技術産業分野で活発に進められている。
【００２４】
ＣＮＴは、その電気的な性質によって相異なる２種のＣＮＴに分けられる。すなわち、ゲート電圧に関係なく、電流電圧特性が線形関係を示す金属性ＣＮＴと、ゲート電圧に大きく影響され、電流電圧特性が非線形関係を示す半導体特性のＣＮＴとに分けられる。
【００２５】
本発明の実施例に係るメモリ素子に用いられるＣＮＴ２１は半導体特性のＣＮＴであって、ゲート電極１９に印加される電圧によってＣＮＴ２１を通じて移動する電子の流れ、すなわち電流が制御される。
【００２６】
ＣＮＴ２１は電気放電法、レーザー蒸着法、プラズマ化学気相蒸着法（Plasma Enhanced Chemical Vapor Deposition：ＰＥＣＶＤ）、熱化学気相蒸着法、気相合成法などを用いて製造することができる。
【００２７】
本発明の実施例に係るメモリ素子に使われる第１メモリセル、第２メモリセル及び第３メモリセルを各々図２、図３Ａ及び図３Ｂに示している。
【００２８】
図２は、本発明の実施例に係るメモリ素子に使われる第１メモリセルの断面図である。図２を参照すれば、本発明の実施例に係るメモリ素子に使われる第１メモリセル２３は、第１及び第２絶縁膜２０、２４と電荷貯蔵膜２２とよりなる。電荷貯蔵膜２２は電荷、すなわち電子と正孔とを貯蔵し、第１及び第２絶縁膜２０、２４の間に形成される。第１及び第２絶縁膜２０、２４はシリコンオキシド（ＳｉＯ2）よりなり、電荷貯蔵膜２２はシリコン（Ｓｉ）またはシリコン窒化物（Ｓｉ3Ｎ4）よりなる。特に、Ｓｉ3Ｎ4薄膜は多数の電荷を貯蔵できる低電位トラップサイトを提供する。
【００２９】
第１メモリセル２３の全体層の厚さは約６０ｎｍであり、電荷貯蔵膜２２の厚さは約１５ｎｍ以下であることが望ましい。電荷貯蔵膜２２として用いられるシリコン膜またはシリコン窒化膜は、１００ｎｍ以下の厚さで電子を貯蔵する機能を有することが確認された。ここで、第１絶縁膜２０は、図１に示すＣＮＴ２１から注入される電荷のトンネリングを容易にするように薄く形成することが望ましい。
【００３０】
第２絶縁膜２４はゲート電極１９から電荷注入を抑制して電荷貯蔵膜２２に貯蔵された電荷を長期間保持可能に厚く形成することが望ましい。例えば、第１絶縁膜２０は７ｎｍのオキシド薄膜で形成し、電荷貯蔵膜２２は７ｎｍのＳｉ3Ｎ4薄膜で形成し、第２絶縁膜２４は１４ｎｍのオキシド薄膜で形成することができる。すなわち、第１絶縁膜２０、電荷貯蔵膜２２及び第２絶縁膜２４の厚さ比が１：１：２となるように形成してＣＮＴから移動した電荷を電荷貯蔵膜２２に長時間安定して保持することができる。
【００３１】
図３Ａは、本発明の実施例に係るメモリ素子に使われる第２メモリセルの断面図である。図示のように、本発明の実施例に係るメモリ素子に使われる第２メモリセル２５は、前記ゲート電極１９に接触するように形成される第３絶縁膜２９と、前記第３絶縁膜２９の下部に蒸着され、電荷貯蔵物質２８が充填された複数のナノドット２７が配される多孔膜２６を含む。
【００３２】
前記第３絶縁膜２９はシリコンオキシドよりなり、電荷貯蔵物質２８はシリコンまたはシリコン窒化物よりなる。望ましくは第３絶縁膜２９を多孔膜２６より厚くしてナノドット２７の電荷貯蔵物質２８を安定的に貯蔵することができる。
【００３３】
図３Ｂは、本発明の実施例に係るメモリ素子に使われる第３メモリセル３５を示す断面図である。本発明の実施例に係るメモリ素子に使われる第３メモリセル３５は、第２メモリセル２５の多孔膜２６の下部に絶縁膜がさらに積層された構造であって、第４絶縁膜３４と、電荷貯蔵物質３８とが充填される複数のナノドット３７が位置する多孔膜３６と、第５絶縁膜３４′とを備える。第４絶縁膜３４は図１に示すゲート電極１９からの電荷注入を抑制して電荷貯蔵物質３８に保持された電荷を長時間保つために厚く形成されることが望ましく、第５絶縁膜３４′はＣＮＴ２１から電子または正孔が容易にトンネリングされて多孔膜３６に移動するように薄く形成することが望ましい。
【００３４】
図４は、図３Ｂに示す本発明の実施例に係るメモリ素子に用いられる第３メモリセル３５において第４絶縁膜３４はＳｉＯ2よりなり、多孔膜３６及び第３絶縁膜３４′はＡｌ2Ｏ3よりなり、電荷貯蔵物質３８はＳｉ（またはＳｉ3Ｎ4）よりなるＳＥＭ（Scanning Electron Microscopy）写真を示している。
【００３５】
図５Ａ及び図５Ｂは、本発明の実施例に係るメモリ素子でソース電極１５とドレイン電極１７とを連結するＣＮＴ２１を示すＳＥＭ写真である。生成されたＣＮＴ２１は原子力マイクロスコピーを用いて測定した結果、約３ｍｍの直径を有すると測定された。
【００３６】
図６Ａないし６Ｉは、第１メモリセル２３を備える本発明の実施例に係るメモリ素子を製造する方法を示す工程図である。
【００３７】
まず、図６Ａに示すように、基板１１の上面に絶縁層１３を蒸着した後、その上面にＣＮＴ２１を成長させる。ＣＶＤ技術により生成されるＣＮＴパウダーはクロロホルム溶液に分散された後、絶縁層１３上の複数の地点に塗布されてから乾燥される。図面では一領域上に形成された単一のＣＮＴ２１だけを示している。
【００３８】
次いで、図６Ｂに示すように、ソース及びドレイン電極を形成するための導電性物質層１４、例えばＡｕまたはＴｉのような金属層よりなる物質層１４を絶縁層１３上に蒸着した後、マスク１２ａを導電性物質層１４の上部に位置させ、電子ビームリソグラフィでパターニングする。パターニングの後に形成されたソース及びドレイン電極１５、１７をサーマルアニーリング（thermal annealing）して接触抵抗を減少させることが望ましい。例えば、真空環境で６００℃に約３０秒間急速アニーリングさせることができる。このような方式で形成されたソース及びドレイン電極１５、１７を、図６Ｃに示す。
【００３９】
図６Ｄないし図６Ｆは、第１メモリセル２３を蒸着する工程を示している。図６Ｄを参照すれば、ソース及びドレイン電極１５、１７と、ソース及びドレイン電極１５、１７間に両電極１５、１７を連結するＣＮＴ２１の上部及び、絶縁層１３の表面に第１絶縁膜２０ａ、電荷貯蔵膜２２ａ及び、第２絶縁膜２４ａを順次に蒸着してメモリセル２３ａを形成する。次いで、図６Ｅに示すように、上部にマスク１２ｂを位置させて露光及び現像した後、図６Ｆに示すようにソース及びドレイン電極１５、１７とＣＮＴ２１の上部に接触する第１メモリセル２３を形成する。第１メモリセル２３はオキシドよりなる第１絶縁膜２０、ＳｉまたはＳｉ3Ｎ4よりなる電荷貯蔵膜２２及び、オキシドよりなる第２絶縁膜２４を含む。オキシド膜を形成するためにはＳｉＨ4及びＯ2ガスを混合してＣＶＤ法を用いて、Ｓｉ3Ｎ4膜を形成するためにはＳｉＨ2Ｃｌ2及びＮＨ3ガスを用いる。
【００４０】
図６Ｇないし６Ｉは、ゲート電極を形成する工程を示している。図６Ｇを参照すれば、ゲート電極を形成するための金属層１８を絶縁層１３の表面に蒸着してソース及びドレイン電極１５、１７と、ＣＮＴ２１とメモリセル２３とを塗布する。図６Ｈに示すように金属層１８の上部にマスク１２ｃを位置させて露光及び現像してエッチングすれば、図６Ｉに示すようにゲート電極１９がパターニングされる。
【００４１】
図７Ａないし図７Ｅは、本発明の実施例に係るメモリ素子に採用される第３メモリセル３５の工程図である。まず、図７Ａに示すように、金属膜３４′を酸化させれば、上部に金属膜３４′の酸化膜３６′が形成されるが、これに電気を加えて酸化させてエッチングすれば、図７Ｂに示すように複数のナノドット３７が形成される多孔膜３６が製造される。例えば、金属膜３４′としてアルミニウムを使用する場合、これを硫酸溶液または燐酸溶液に入れて電気を加えて酸化させれば、図に示すような複数のナノドット３７が形成される。このような酸化を陽極酸化という。アルミニウムが酸化されるとアルミナに形成され、体積が若干大きくなる。
【００４２】
次いで、図７Ｃに示すように、この複数のナノドット３７に電荷貯蔵膜２２をなす物質として使われるシリコンまたはシリコン窒化物をＣＶＤ、スパッタリング等を用いて充填し、図７Ｄに示すように乾式エッチングすれば、電荷を捕集しうる多孔膜３６が形成される。図７Ｅに示すように、上面に第４絶縁膜３４を蒸着すれば、第３メモリセル３５が完成される。このような第３メモリセル３５を備えるメモリ素子を製造する方法は、図６Ａないし図６Ｃに示すようにＣＮＴ２１とソース及びドレイン電極１５、１７を形成した後、第３メモリセル３５をＣＮＴ２１の上部に形成し、第３メモリセル３５の形成後、図６Ｇないし６Ｉに示すような工程を用いてゲート電極１９を形成することができる。
【００４３】
第２メモリセル２５も類似した方法で形成されうる。第３メモリセル３５を形成する工程で金属膜３４′を完全に酸化させて複数のナノドット２７を有する多孔膜２６を形成し、ナノドット２７に電荷貯蔵物質２８を充填してエッチングした後、上部に第３絶縁膜２９を蒸着すれば図３Ａに示すような第２メモリセル２５が形成される。
【００４４】
本発明の実施例に係るメモリ素子において、ソース電極１５を接地し、ドレイン電極１７に正電圧を印加すればＣＮＴ２１に電子が移動して電流が流れることになる。この際、ゲート電極１９に、ドレイン電極１７に与えられたドレイン電圧より高い所定のゲート電圧を印加すれば電子がＣＮＴ２１からメモリセル２３、２５、３５に移動して第１絶縁膜２０または第５絶縁膜３４′をトンネリングして電荷貯蔵膜２２またはナノドット２７、３７に移動する。ゲート電圧とドレイン電圧とを適切に調節して電荷貯蔵膜２２及びナノドット２７、３７に電子を貯蔵、消去及び流出して情報の記録、除去及び再生を行うことができる。
【００４５】
図８Ａは、単一の上部ゲート電極と、その下部に位置する多数のソース及びドレイン電極、ＣＮＴを含むメモリ素子の平面図である。図８Ｂは、図８Ａの一ソース電極Ｓとドレイン電極Ｄ間にＣＮＴが連結された写真を示している。
【００４６】
本発明の実施例に係るメモリ素子はメモリセルを構成する貯蔵膜の材質と厚さ、多孔膜に配される複数のナノドットの直径と長さ及び、前記ナノチューブチャンネルを充填する物質の材質を適切に調節してゲート電圧及びソース−ドレイン電圧を適切に調整して揮発性または不揮発性メモリで動作させることができる。
【００４７】
図９は、本発明の実施例に係るメモリ素子でゲート電圧が０Ｖから１０Ｖに変動する場合、ソース及びドレイン電極間の電圧とソース及びドレイン電極間の電流との関係を示すグラフである。
【００４８】
ｆ1は、ゲート電圧が０Ｖである場合、ソース−ドレイン電圧Ｖsdの変化に関係なくソース−ドレイン電流Ｉsdが０となることを示している。
【００４９】
ｆ2は、ゲート電圧が１０Ｖである場合、ソース及びドレイン電圧Ｖsdが正の値で増加すれば、ソース−ドレイン電流Ｉsdが０Ａから約１０００ｎＡまで増加することを示し、ソース−ドレイン電圧が負の値で減少する場合、０Ａから約−１０００ｎＡまで減少することを示している。
【００５０】
一定のソース−ドレイン電圧でゲート電圧が０である場合、ソース−ドレイン間に電子移動がないので情報が記録できず、ゲート電圧が０より大きい場合にソース−ドレイン電流が流れ始めてゲート電圧を増加させつつ所定数の電子を捕獲して情報を貯蔵することができる。
【００５１】
図１０は、２８ｎｍ ＯＮＯ薄膜よりなる電荷貯蔵膜を有するＣＮＴ ＦＥＴ（Field Effect Transistor）でゲート電圧の変化に対するソース及びドレイン電極間電流Ｉsdの変化を示すグラフである。
【００５２】
ソース及びドレイン電極間電流Ｉsdは負のゲート電圧が増加するほど共に増加し、正のゲート電圧では数フェムトアンペア（ｆＡ）まで減少するｐ型ＣＮＴ ＦＥＴの電流−電圧（Ｉ−Ｖ）特性を示す。オフ状態の電流Ｉｏｆｆに対するオン状態の電流Ｉｏｎ比（Ｉｏｎ／Ｉｏｆｆ）はゲート電極が−４Ｖ〜４Ｖに変わる場合、Ｖｓｄ＝１Ｖである時、１０5を超えるものと現れる。オフ状態の電流は測定期間の間に数ｐＡ未満に保たれた。これはメモリ素子のゲート電極が位置する構造とＯＮＯ薄膜の高いブレークダウン電圧によったものと見なされる。フラッシュ型メモリではＩｏｎ／Ｉｏｆｆ比率が高いほどスレショルド電圧が高まって性能が向上される。
【００５３】
図１１Ａは、７ｎｍ厚さのメモリセル（ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）を備えるＰ型ＣＮＴメモリ素子の電流−電圧（Ｉ−Ｖ）特性を示し、図１１Ｂは３０ｎｍ厚さのメモリセル（ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）を備えるＮ型ＣＮＴメモリ素子の電流−電圧（Ｉ−Ｖ）特性を示す。
【００５４】
図１１Ａを参照すれば、Ｐ型ＣＮＴメモリ素子においてＩｄはＶsdの高低によって多少の差はあるが、ゲート電圧Ｖｇが約２．５Ｖとなれば、ドレイン電流Ｉｄが急激に減少する現象を示す。
【００５５】
図１１Ｂを参照すれば、Ｎ型ＣＮＴメモリ素子でドレイン電流ＩｄはＶsd＝３Ｖである時、ゲート電圧が４Ｖ以上になれば明確なヒステリシス現象を示す。
【００５６】
図１２は、Ｎ型ＣＮＴメモリ素子で相異なるＶsdが印加される時、ゲート電圧Ｖｇが０Ｖから１Ｖに変化することによるドレイン電流Ｉｄの変化を示すグラフである。
【００５７】
図面を参照すれば、ｎ１はＶsdが０Ｖである時、ｎ２はＶsdが−５Ｖである時、ｎ３はＶｓｄが−５．５Ｖである時、ｎ４はＶsdが−６Ｖである時、ｎ５はＶsdが−６．５Ｖである時のＶｇに対するＩｄの変化を示す。ｎ１ないしｎ５からＩｄはＶｇの増加に伴って増加していて約０．６Ｖ飽和されることを見られる。
【００５８】
ｈをメモリセル、すなわちＯＮＯ膜の厚さとし、Ｌ及びｒを各々ＣＮＴの長さと半径とする場合、単位長さ当りＣＮＴの静電容量は数式１のようである。
【００５９】
【数１】
【００６０】
ＯＮＯ膜の有効誘電定数＝−３，ｈ＝３０ｎｍ，ｒ＝１．５ｎｍ，Ｌ＝１μｍ及び、欠損ゲート電圧（Ｖgd）＝２Ｖを数式１に代入すれば、正孔密度Ｐは５８０μｍ-1が得られる。この際、正孔モビリティー（μh）は数式２として提示される。
【００６１】
【数２】
【００６２】
この値はＳＷＮＴ（Single wall nanotube）及びＭＷＮＴ（Multi wall nanotube）の正孔モビリティーより高い値である。
【００６３】
図１３は、同じメモリ素子でＩｄ＝５０ｎＡで一定した場合、Ｖｇの変化によるスレショルド電圧の変化を示すグラフである。
【００６４】
印加される正のゲート電圧はスレショルド電圧を上昇させるが、これは正孔がＣＮＴからＯＮＯ薄膜に注入されてトラップサイトが正孔で充填されることを意味する。０Ｖから７Ｖにゲート電圧Ｖｇが増加する時、スレショルド電圧は約６０ｍＶが増加して正孔が準量子化（quasi-quantized）されたことが分かる。
【００６５】
図１４は、ＣＮＴとゲート電極間の電場の簡略なダイヤグラムと、ＣＮＴとゲート電極間の単位距離当りゲート表面で誘導される表面電荷密度σのグラフを示している。
【００６６】
図１４を参照すれば、ゲート電圧はＣＮＴの表面周囲に高い電場を形成する。ゲート電極は完璧なコンダクターと見なしてＣＮＴ直径を３ｎｍとする時、ＣＮＴとゲート電極間のＯＮＯ薄膜は有効誘電定数３を有する単一層であると仮定できるので、ＣＮＴ近くの電場を計算できる。ゲート電圧が５Ｖである場合、計算される電場は９７０Ｖ／μｍであり、その大きさはファウラノドハイム（Fowller Nodheim）形態のトンネリングを生成するのに十分である。しかも、トンネリングされた電荷が電場ラインに沿って流れれば、電荷は誘導された電荷分布により計算される電場の強度に比例して窒化膜にトラップされる。計算において全体トンネリングされた電荷の７０％は電荷密度ピック値のＦＷＨＭ（Full Width at Half Maximum）に対応し、ＯＮＯ薄膜の１４ｎｍ厚さの窒化薄膜に注入されうる。室温で電荷は量子点の大きさが１０ｎｍ以下である時、量子化されるものと知られている。グラフを参照すれば、誘導電荷密度σはＣＮＴに近づくほど増加する。
【００６７】
図１５は、１００秒間のドレイン電流Ｉｄの変化を示すグラフである。局所化された電荷分布は局所化されたＣＮＴの高い電場分布によって窒化膜内に誘導でき、局所的な領域にトラップされた電荷は電荷が貯蔵されていない領域に拡散されうるが、全体電流は図示のように時間が経過しても一定に残っている。これよりＣＮＴメモリ素子のＯＮＯ薄膜に電荷を貯蔵するトラップサイトはフラッシュメモリの量子点として作用することが分かる。
【００６８】
本発明はＣＮＴ−ＦＥＴ及びＯＮＯ薄膜を用いる不揮発性メモリであって、電荷はＯＮＯ薄膜のトラップサイトに貯蔵される。貯蔵された電荷は６０ｍＶ程度の量子化された電圧増加分を有する。これはＯＮＯ薄膜が準量子化されたエネルギー状態を有することを示す。量子化された状態はナノスケールのＣＮＴチャンネルに係る局所化された高電場と関係があり、ＣＮＴメモリ素子が超高密度大容量フラッシュメモリとして作動可能であることを示す。
【００６９】
本発明の実施例に係るメモリ素子は、既存の半導体素子においてソースとドレイン間の電子の移動に必要なイオン注入型チャンネルの代りにＣＮＴを用いて電荷を貯蔵する電荷貯蔵膜またはナノドットを有する多孔膜を備えるために別途のキャパシタが要らない。
【００７０】
また、高電子伝導度及び熱伝導度の特性を有するＣＮＴを電子移動チャンネルとして用いて小型のトランジスタが製造できて高集積、高効率のメモリ素子を具現できる。
【００７１】
前述した多くの事項が具体的に記載されているが、それらは発明の範囲を限定するためのものではなく、望ましい実施例の例示として解釈されねばならない。
【００７２】
例えば、本発明が属する技術分野で当業者ならば本発明の技術的思想により電荷貯蔵膜または電荷貯蔵物質として電子を捕獲する特性に優れた他の物質を利用できる。よって、本発明の範囲は前記実施例によって決ることではなく、特許請求の範囲の技術的思想によってのみ決るべきである。
【００７３】
【発明の効果】
前述したように本発明に係るメモリ素子は、高伝導度のＣＮＴを用いる小型のトランジスタと電子を貯蔵するメモリセルとを備えるので、高効率の高集積メモリ素子が具現できる。
【図面の簡単な説明】
【図１】本発明の実施例に係るメモリ素子の斜視図である。
【図２】本発明の実施例に係るメモリ素子に採用される第１メモリセルの断面図である。
【図３Ａ】本発明の実施例に係るメモリ素子に採用される第２メモリセルを示す断面図である。
【図３Ｂ】本発明の実施例に係るメモリ素子に採用される第３メモリセルを示す断面図である。
【図４】本発明の実施例に係るメモリ素子に採用される第３メモリセルのＳＥＭ写真である。
【図５Ａ】本発明の実施例に係るメモリ素子における、ソース電極とドレイン電極とを連結する炭素ナノチューブを示すＳＥＭ写真である。
【図５Ｂ】本発明の実施例に係るメモリ素子における、ソース電極とドレイン電極とを連結する炭素ナノチューブを示すＳＥＭ写真である。
【図６Ａ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、基板上面に形成した絶縁層の上にＣＮＴを成長させる工程を示す。
【図６Ｂ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、導電性物質層の上部にマスクを配置する工程を示す。
【図６Ｃ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、ソース電極及びドレイン電極形成後を示す。
【図６Ｄ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、第１絶縁膜、電荷貯蔵膜、第２絶縁膜を順次成膜する工程を示す。
【図６Ｅ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、マスキング・露光・現像工程を示す。
【図６Ｆ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、第１メモリセル形成後を示す。
【図６Ｇ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、ゲート電極を形成するための金属層を蒸着する工程を示す。
【図６Ｈ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、ゲート電極を形成するためのマスキング・露光・現像工程を示す。
【図６Ｉ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、ゲート電極のパターニング後を示す。
【図７Ａ】本発明の実施例に係るメモリ素子に採用される第３メモリセルの製造工程図であり、酸化膜形成工程を示す。
【図７Ｂ】本発明の実施例に係るメモリ素子に採用される第３メモリセルの製造工程図であり、多孔膜形成工程を示す。
【図７Ｃ】本発明の実施例に係るメモリ素子に採用される第３メモリセルの製造工程図であり、ナノドットにシリコン又はシリコン窒化物を充填する工程を示す。
【図７Ｄ】本発明の実施例に係るメモリ素子に採用される第３メモリセルの製造工程図であり、乾式エッチング後の多孔膜を示す。
【図７Ｅ】本発明の実施例に係るメモリ素子に採用される第３メモリセルの製造工程図であり、第４絶縁膜を成膜して第３メモリセルを形成する工程を示す。
【図８Ａ】本発明の実施例に係るメモリ素子の構造を示す平面図であり、
【図８Ｂ】図８Ａのソース及びドレイン電極間ＣＮＴチャンネルを示す図面である。
【図９】本発明の実施例に係るメモリ素子においてソース−ドレイン間電圧Ｖｓｄの変化に対するソース−ドレイン間電流Ｉｓｄの変化を示すグラフである。
【図１０】本発明の実施例に係るメモリ素子においてゲート電圧Ｖｇの変化に対するソース−ドレイン間電流Ｉｓｄの変化を示すグラフである。
【図１１Ａ】本発明の実施例に係るＰ型メモリ素子のゲート電圧Ｖｇの変化に対するソース−ドレイン間電流Ｉｓｄの変化を示すグラフである。
【図１１Ｂ】本発明の実施例に係るＮ型メモリ素子のゲート電圧Ｖｇの変化に対するソース−ドレイン間電流Ｉｓｄの変化を示すグラフである。
【図１２】本発明の実施例に係るＮ型メモリ素子において所定のソース−ドレイン間電圧でゲート電圧Ｖｇの変化に対するドレイン電流Ｉｄの変化を示すグラフである。
【図１３】本発明の実施例に係るメモリ素子においてドレイン電流Ｉｄが５０ｎＡである時、ゲート電圧Ｖｇの変化に対するスレショルド電圧Ｖｔｈの変化を示すグラフである。
【図１４】本発明の実施例に係るメモリ素子においてＣＮＴとゲート電極間の電場と、本発明の実施例に係るメモリ素子でＣＮＴとゲート電極間の単位距離当りゲート表面から誘導される表面電荷密度σのグラフである。
【図１５】本発明の実施例に係るメモリ素子において１００秒間のドレイン電流Ｉｄの変化を示すグラフである。
【符号の説明】
１１ 基板
１３ 絶縁層
１５ ソース電極
１７ ドレイン電極
１９ ゲート電極
２１ ＣＮＴ
２３ メモリセル
【発明の属する技術分野】
本発明はメモリ素子及びその製造方法に係り、特に炭素ナノチューブ（カーボンナノチューブCarbon NanoTube；以下、ＣＮＴと略称する）を電荷移動チャネルとして備えるメモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体を用いたメモリ素子は、基本的な構成要素として、貯蔵された電荷を保存する役割をするキャパシタと、キャパシタからデータを読み出したりキャパシタにデータを書き込んだりする時の電流の通路を確保するためのスイッチの役割をするトランジスタとを有する。
【０００３】
トランジスタに多量の電流を流すためには、トランジスタ自体が高いトランスコンダクタンス（ｇｍ）特性を有さなければならないので、最近では、高いトランスコンダクタンス特性を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）を半導体メモリ素子のスイッチング素子として用いる傾向がある。
【０００４】
ＭＯＳＦＥＴは、多結晶質シリコンよりなるゲート電極と、ドーピングされた結晶質シリコンよりなるソース及びドレイン電極を基本的な構成要素として有するトランジスタである。
【０００５】
ＭＯＳＦＥＴのトランスコンダクタンスは、同じ電圧条件でチャンネル長（Ｌ）、ゲート酸化膜の厚さ等に反比例し、表面移動度、ゲート酸化膜の誘電率及びチャンネルの幅（Ｗ）には比例する。これらの変数のうち、表面移動度及び酸化膜の誘電率等は材料、すなわち方向性を有するシリコンウェーハ、シリコン酸化膜等により既定の値であるため制御の対象とはならないので、高いトランスコンダクタンスを持たせるためには、チャンネルの幅と長さとの比（Ｗ／Ｌ ｒａｔｉｏ）を大きくするか、あるいは酸化膜を薄くしなければならない。
【０００６】
しかし、高集積メモリ素子を製造するためにはＭＯＳＦＥＴの物理的な寸法を縮小しなければならない。したがって、ゲート、ソース及びドレイン電極も小さくしなければならないが、これによって多様な問題点が発生する。
【０００７】
例えば、ゲート電極が小さくなれば、ゲート電極の断面積が減少してトランジスタに大きな電気的抵抗を誘発する。ソース及びドレイン電極の小型化は厚さ、すなわち接合深さ（junction depths）の減少を誘発してさらに大きな電気的抵抗を招き、ソースとドレインとの距離を縮めてソース及びドレインの空乏層が相互当接するパンチスルー（punch through）現象を誘発して電流の調節が不能となる。また、前述したようなメモリ素子の寸法減少は電流の移動通路であるチャンネルの幅を７０ｎｍ以下に減少させ、電流の円滑な流れを妨害してメモリ素子の誤動作を誘発する。
【０００８】
すなわち、一般にＭＯＳＦＥＴに基づいたメモリ素子は熱損失、電力消耗、電気的特性変動、電荷漏れなどの問題によって高密度メモリを実現することが困難である。
【０００９】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は前記問題点を改善するためのものであって、メモリ素子の小型化による抵抗の増加がなく熱損失、電力消耗、電気的特性変動、電荷漏れの少ない高速の高集積メモリ素子及びその製造方法を提供することである。
【００１０】
【課題を達成するための手段】
前記技術的な課題を達成するために本発明は、基板と、前記基板上に所定間隔離隔して位置し、電圧が印加されるソース電極及びドレイン電極と、前記ソース電極とドレイン電極とを連結し、電子移動のチャンネルとなるＣＮＴと、前記ＣＮＴの上部に位置し、前記ＣＮＴから流入する電荷を貯蔵するメモリセルと、前記メモリセルの上部と接触し、前記ＣＮＴから前記メモリセルに流入する電荷量を調節するゲート電極と、を備えることを特徴とするＣＮＴメモリ素子を提供する。
【００１１】
好ましくは、前記基板はシリコン基板であり、前記基板の上部にシリコンオキシド膜が積層される。前記メモリセルは、前記ＣＮＴの上部に前記ＣＮＴと接触するように形成される第１絶縁膜と、前記第１絶縁膜の上部に蒸着され、電荷を貯蔵する電荷貯蔵膜と、前記電荷貯蔵膜の上部に形成され、前記ゲート電極と接触する第２絶縁膜と、を備える。前記第１絶縁膜は前記電荷貯蔵膜とほぼ同じ厚さを有し、前記第２絶縁膜は前記電荷貯蔵膜より約２倍の厚さを有することが望ましい。前記第１及び第２絶縁膜はシリコンオキシド膜よりなり、前記電荷貯蔵膜はシリコン膜またはシリコン窒化膜よりなる。前記電荷貯蔵膜は１５ｎｍ以下の厚さを有することが望ましい。前記電荷貯蔵膜は、好ましくは、電荷貯蔵物質で充填される複数のナノドットが配される多孔膜である。
【００１２】
また、前記メモリセルは、前記ゲート電極の下部に形成され、前記ゲート電極と接触する第３絶縁膜と、前記第３絶縁膜の下部に形成され、前記ＣＮＴと接触し、電荷貯蔵物質で充填される複数のナノドットが配される多孔膜と、を備える。前記第３絶縁膜は、好ましくは、前記多孔膜より約２倍の厚さを有するか、あるいはほぼ同じ厚さを有しうる。前記第３絶縁膜はシリコンオキシド膜であり、前記電荷貯蔵物質はシリコンまたはシリコン窒化物である。前記多孔膜はアルミニウムオキシド膜である。前記ナノドットは１５ｎｍ以下の直径を有することが望ましい。
【００１３】
また、前記技術的な課題を達成するために本発明は、基板上にＣＮＴを成長させた後、前記ＣＮＴを電荷移動チャンネルとするソース電極とドレイン電極とをＣＮＴと接触するように形成する第１段階と、前記ＣＮＴ、前記ソース電極及びドレイン電極の上部に第１絶縁膜、電荷貯蔵膜及び第２絶縁膜を順次に蒸着した後、フォトリソグラフィ工程を用いてパターニングして前記ＣＮＴと接触するメモリセルを形成する第２段階と、前記第２絶縁膜の上部に金属層を蒸着した後、フォトリソグラフィ工程を用いてパターニングして前記ＣＮＴから前記電荷貯蔵膜に流入する電荷量を調節するゲート電極を形成する第３段階と、を含むことを特徴とするＣＮＴメモリ素子の製造方法を提供する。
【００１４】
あるいは、基板上に炭素ナノチューブを成長させた後、前記炭素ナノチューブを電荷移動チャンネルとするソース電極とドレイン電極とを炭素ナノチューブと接触するように形成する第１段階と、前記炭素ナノチューブ、前記ソース及びドレイン電極の上部に第１絶縁膜を蒸着し、陽極酸化してからエッチングして第１絶縁膜が酸化されて形成される複数のナノドットを有する多孔膜を形成する第２段階と、前記多孔膜の上部に電荷貯蔵物質を蒸着した後、エッチングして前記ナノドットに電荷貯蔵物質を充填する第３段階と、前記多孔膜の上部に第２絶縁膜を蒸着した後、フォトリソグラフィ工程を用いて前記第１絶縁膜、多孔膜及び第２絶縁膜をパターニングしてメモリセルを形成する第４段階と、前記第２絶縁膜の上部に金属層を蒸着した後、フォトリソグラフィ工程を用いてパターニングして前記炭素ナノチューブから前記多孔膜に流入する電荷量を調節するゲート電極を形成する第５段階と、を含むことを特徴とする炭素ナノチューブメモリ素子の製造方法を提供する。
【００１５】
前記第１段階において、好ましくは、前記基板の上面に絶縁層を形成し、前記絶縁層の上面にＣＮＴを成長させる。前記基板はシリコンであり、前記絶縁層はシリコンオキシドである。前記第１段階において、前記ソース電極とドレイン電極とを電子ビームリソグラフィで形成する。前記第２段階において、前記第１絶縁膜と前記貯蔵膜とをほぼ同じ厚さに蒸着し、前記第２絶縁膜は前記多孔膜より約２倍の厚さに蒸着することが望ましい。前記第１及び第２絶縁膜はシリコンオキシドよりなる。前記電荷貯蔵膜はシリコンまたはシリコン窒化物よりなる。
【００１６】
前記電荷貯蔵膜は１５ｎｍ以下の厚さに形成することが望ましい。前記第１段階において、前記第１絶縁膜を全て酸化させて複数のナノドットを有する多孔膜に形成することが望ましい。
【００１７】
本発明は、ＣＮＴを電荷移動チャンネルとして用いるので半導体メモリ素子のドーピング工程を必要とせず、電気伝導度、熱伝導度の大きなＣＮＴを用いるので、メモリ素子の高集積による抵抗の増加問題または誤動作の問題が解決される。また、電荷を貯蔵する電荷貯蔵膜またはナノドットが形成される多孔膜を有するメモリセルを備えるメモリ素子を形成するので、高効率の高集積メモリ素子を実現することができる。
【００１８】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の実施例に係るメモリ素子及びその製造方法を詳細に説明する。
【００１９】
図１は、本発明の実施例に係るメモリ素子を示す斜視図である。図１を参照すれば、本発明の実施例に係るメモリ素子は、基板１１と、前記基板１１上に積層された絶縁層１３と、前記絶縁層１３上に所定間隔に離隔して位置し、金属よりなるソース電極１５及びドレイン電極１７と、前記ソース電極１５及びドレイン電極１７を連結し、電子移動チャンネルとなるＣＮＴ２１と、前記ＣＮＴ２１と接触するように位置し、前記ＣＮＴ２１から流入する電子を貯蔵するメモリセル２３と、前記メモリセル２３に接触して前記電子の移動を制御するゲート電極１９と、を備える。
【００２０】
図面においてソース及びドレイン電極１５、１７が基板１１の上部に位置しているが、ソースドレイン電極１５、１７が基板１１の内部に位置しても良い。この場合、ＣＮＴ２１は基板１１の内部やその表面に接して位置することになる。
【００２１】
基板１１はシリコン基板であり、その上部に積層された絶縁層１３はシリコンオキシドであることが一般的である。
【００２２】
ソース及びドレイン電極１５、１７はＴｉ、Ａｕ等の金属よりなり、ゲート電極１９はポリシリコン等の金属よりなる。また、前記トランジスタ構造はフォトリソグラフィ、ｅビームリソグラフィ、エッチング、酸化、薄膜蒸着のような公知の半導体工程によってなされる。
【００２３】
ＣＮＴ２１は、炭素の同素体として各炭素原子が他の炭素原子と結合して形成された六角形の蜂巣状であるが、これは複数の炭素原子が結合して形成された黒鉛面がナノサイズの直径で丸く巻かれた形をなしている。ＣＮＴ２１は黒鉛面の巻かれる角度及び構造によって金属または半導体の特性を示し、このようなＣＮＴの特性を用いた研究が先端産業分野、特にナノ技術産業分野で活発に進められている。
【００２４】
ＣＮＴは、その電気的な性質によって相異なる２種のＣＮＴに分けられる。すなわち、ゲート電圧に関係なく、電流電圧特性が線形関係を示す金属性ＣＮＴと、ゲート電圧に大きく影響され、電流電圧特性が非線形関係を示す半導体特性のＣＮＴとに分けられる。
【００２５】
本発明の実施例に係るメモリ素子に用いられるＣＮＴ２１は半導体特性のＣＮＴであって、ゲート電極１９に印加される電圧によってＣＮＴ２１を通じて移動する電子の流れ、すなわち電流が制御される。
【００２６】
ＣＮＴ２１は電気放電法、レーザー蒸着法、プラズマ化学気相蒸着法（Plasma Enhanced Chemical Vapor Deposition：ＰＥＣＶＤ）、熱化学気相蒸着法、気相合成法などを用いて製造することができる。
【００２７】
本発明の実施例に係るメモリ素子に使われる第１メモリセル、第２メモリセル及び第３メモリセルを各々図２、図３Ａ及び図３Ｂに示している。
【００２８】
図２は、本発明の実施例に係るメモリ素子に使われる第１メモリセルの断面図である。図２を参照すれば、本発明の実施例に係るメモリ素子に使われる第１メモリセル２３は、第１及び第２絶縁膜２０、２４と電荷貯蔵膜２２とよりなる。電荷貯蔵膜２２は電荷、すなわち電子と正孔とを貯蔵し、第１及び第２絶縁膜２０、２４の間に形成される。第１及び第２絶縁膜２０、２４はシリコンオキシド（ＳｉＯ2）よりなり、電荷貯蔵膜２２はシリコン（Ｓｉ）またはシリコン窒化物（Ｓｉ3Ｎ4）よりなる。特に、Ｓｉ3Ｎ4薄膜は多数の電荷を貯蔵できる低電位トラップサイトを提供する。
【００２９】
第１メモリセル２３の全体層の厚さは約６０ｎｍであり、電荷貯蔵膜２２の厚さは約１５ｎｍ以下であることが望ましい。電荷貯蔵膜２２として用いられるシリコン膜またはシリコン窒化膜は、１００ｎｍ以下の厚さで電子を貯蔵する機能を有することが確認された。ここで、第１絶縁膜２０は、図１に示すＣＮＴ２１から注入される電荷のトンネリングを容易にするように薄く形成することが望ましい。
【００３０】
第２絶縁膜２４はゲート電極１９から電荷注入を抑制して電荷貯蔵膜２２に貯蔵された電荷を長期間保持可能に厚く形成することが望ましい。例えば、第１絶縁膜２０は７ｎｍのオキシド薄膜で形成し、電荷貯蔵膜２２は７ｎｍのＳｉ3Ｎ4薄膜で形成し、第２絶縁膜２４は１４ｎｍのオキシド薄膜で形成することができる。すなわち、第１絶縁膜２０、電荷貯蔵膜２２及び第２絶縁膜２４の厚さ比が１：１：２となるように形成してＣＮＴから移動した電荷を電荷貯蔵膜２２に長時間安定して保持することができる。
【００３１】
図３Ａは、本発明の実施例に係るメモリ素子に使われる第２メモリセルの断面図である。図示のように、本発明の実施例に係るメモリ素子に使われる第２メモリセル２５は、前記ゲート電極１９に接触するように形成される第３絶縁膜２９と、前記第３絶縁膜２９の下部に蒸着され、電荷貯蔵物質２８が充填された複数のナノドット２７が配される多孔膜２６を含む。
【００３２】
前記第３絶縁膜２９はシリコンオキシドよりなり、電荷貯蔵物質２８はシリコンまたはシリコン窒化物よりなる。望ましくは第３絶縁膜２９を多孔膜２６より厚くしてナノドット２７の電荷貯蔵物質２８を安定的に貯蔵することができる。
【００３３】
図３Ｂは、本発明の実施例に係るメモリ素子に使われる第３メモリセル３５を示す断面図である。本発明の実施例に係るメモリ素子に使われる第３メモリセル３５は、第２メモリセル２５の多孔膜２６の下部に絶縁膜がさらに積層された構造であって、第４絶縁膜３４と、電荷貯蔵物質３８とが充填される複数のナノドット３７が位置する多孔膜３６と、第５絶縁膜３４′とを備える。第４絶縁膜３４は図１に示すゲート電極１９からの電荷注入を抑制して電荷貯蔵物質３８に保持された電荷を長時間保つために厚く形成されることが望ましく、第５絶縁膜３４′はＣＮＴ２１から電子または正孔が容易にトンネリングされて多孔膜３６に移動するように薄く形成することが望ましい。
【００３４】
図４は、図３Ｂに示す本発明の実施例に係るメモリ素子に用いられる第３メモリセル３５において第４絶縁膜３４はＳｉＯ2よりなり、多孔膜３６及び第３絶縁膜３４′はＡｌ2Ｏ3よりなり、電荷貯蔵物質３８はＳｉ（またはＳｉ3Ｎ4）よりなるＳＥＭ（Scanning Electron Microscopy）写真を示している。
【００３５】
図５Ａ及び図５Ｂは、本発明の実施例に係るメモリ素子でソース電極１５とドレイン電極１７とを連結するＣＮＴ２１を示すＳＥＭ写真である。生成されたＣＮＴ２１は原子力マイクロスコピーを用いて測定した結果、約３ｍｍの直径を有すると測定された。
【００３６】
図６Ａないし６Ｉは、第１メモリセル２３を備える本発明の実施例に係るメモリ素子を製造する方法を示す工程図である。
【００３７】
まず、図６Ａに示すように、基板１１の上面に絶縁層１３を蒸着した後、その上面にＣＮＴ２１を成長させる。ＣＶＤ技術により生成されるＣＮＴパウダーはクロロホルム溶液に分散された後、絶縁層１３上の複数の地点に塗布されてから乾燥される。図面では一領域上に形成された単一のＣＮＴ２１だけを示している。
【００３８】
次いで、図６Ｂに示すように、ソース及びドレイン電極を形成するための導電性物質層１４、例えばＡｕまたはＴｉのような金属層よりなる物質層１４を絶縁層１３上に蒸着した後、マスク１２ａを導電性物質層１４の上部に位置させ、電子ビームリソグラフィでパターニングする。パターニングの後に形成されたソース及びドレイン電極１５、１７をサーマルアニーリング（thermal annealing）して接触抵抗を減少させることが望ましい。例えば、真空環境で６００℃に約３０秒間急速アニーリングさせることができる。このような方式で形成されたソース及びドレイン電極１５、１７を、図６Ｃに示す。
【００３９】
図６Ｄないし図６Ｆは、第１メモリセル２３を蒸着する工程を示している。図６Ｄを参照すれば、ソース及びドレイン電極１５、１７と、ソース及びドレイン電極１５、１７間に両電極１５、１７を連結するＣＮＴ２１の上部及び、絶縁層１３の表面に第１絶縁膜２０ａ、電荷貯蔵膜２２ａ及び、第２絶縁膜２４ａを順次に蒸着してメモリセル２３ａを形成する。次いで、図６Ｅに示すように、上部にマスク１２ｂを位置させて露光及び現像した後、図６Ｆに示すようにソース及びドレイン電極１５、１７とＣＮＴ２１の上部に接触する第１メモリセル２３を形成する。第１メモリセル２３はオキシドよりなる第１絶縁膜２０、ＳｉまたはＳｉ3Ｎ4よりなる電荷貯蔵膜２２及び、オキシドよりなる第２絶縁膜２４を含む。オキシド膜を形成するためにはＳｉＨ4及びＯ2ガスを混合してＣＶＤ法を用いて、Ｓｉ3Ｎ4膜を形成するためにはＳｉＨ2Ｃｌ2及びＮＨ3ガスを用いる。
【００４０】
図６Ｇないし６Ｉは、ゲート電極を形成する工程を示している。図６Ｇを参照すれば、ゲート電極を形成するための金属層１８を絶縁層１３の表面に蒸着してソース及びドレイン電極１５、１７と、ＣＮＴ２１とメモリセル２３とを塗布する。図６Ｈに示すように金属層１８の上部にマスク１２ｃを位置させて露光及び現像してエッチングすれば、図６Ｉに示すようにゲート電極１９がパターニングされる。
【００４１】
図７Ａないし図７Ｅは、本発明の実施例に係るメモリ素子に採用される第３メモリセル３５の工程図である。まず、図７Ａに示すように、金属膜３４′を酸化させれば、上部に金属膜３４′の酸化膜３６′が形成されるが、これに電気を加えて酸化させてエッチングすれば、図７Ｂに示すように複数のナノドット３７が形成される多孔膜３６が製造される。例えば、金属膜３４′としてアルミニウムを使用する場合、これを硫酸溶液または燐酸溶液に入れて電気を加えて酸化させれば、図に示すような複数のナノドット３７が形成される。このような酸化を陽極酸化という。アルミニウムが酸化されるとアルミナに形成され、体積が若干大きくなる。
【００４２】
次いで、図７Ｃに示すように、この複数のナノドット３７に電荷貯蔵膜２２をなす物質として使われるシリコンまたはシリコン窒化物をＣＶＤ、スパッタリング等を用いて充填し、図７Ｄに示すように乾式エッチングすれば、電荷を捕集しうる多孔膜３６が形成される。図７Ｅに示すように、上面に第４絶縁膜３４を蒸着すれば、第３メモリセル３５が完成される。このような第３メモリセル３５を備えるメモリ素子を製造する方法は、図６Ａないし図６Ｃに示すようにＣＮＴ２１とソース及びドレイン電極１５、１７を形成した後、第３メモリセル３５をＣＮＴ２１の上部に形成し、第３メモリセル３５の形成後、図６Ｇないし６Ｉに示すような工程を用いてゲート電極１９を形成することができる。
【００４３】
第２メモリセル２５も類似した方法で形成されうる。第３メモリセル３５を形成する工程で金属膜３４′を完全に酸化させて複数のナノドット２７を有する多孔膜２６を形成し、ナノドット２７に電荷貯蔵物質２８を充填してエッチングした後、上部に第３絶縁膜２９を蒸着すれば図３Ａに示すような第２メモリセル２５が形成される。
【００４４】
本発明の実施例に係るメモリ素子において、ソース電極１５を接地し、ドレイン電極１７に正電圧を印加すればＣＮＴ２１に電子が移動して電流が流れることになる。この際、ゲート電極１９に、ドレイン電極１７に与えられたドレイン電圧より高い所定のゲート電圧を印加すれば電子がＣＮＴ２１からメモリセル２３、２５、３５に移動して第１絶縁膜２０または第５絶縁膜３４′をトンネリングして電荷貯蔵膜２２またはナノドット２７、３７に移動する。ゲート電圧とドレイン電圧とを適切に調節して電荷貯蔵膜２２及びナノドット２７、３７に電子を貯蔵、消去及び流出して情報の記録、除去及び再生を行うことができる。
【００４５】
図８Ａは、単一の上部ゲート電極と、その下部に位置する多数のソース及びドレイン電極、ＣＮＴを含むメモリ素子の平面図である。図８Ｂは、図８Ａの一ソース電極Ｓとドレイン電極Ｄ間にＣＮＴが連結された写真を示している。
【００４６】
本発明の実施例に係るメモリ素子はメモリセルを構成する貯蔵膜の材質と厚さ、多孔膜に配される複数のナノドットの直径と長さ及び、前記ナノチューブチャンネルを充填する物質の材質を適切に調節してゲート電圧及びソース−ドレイン電圧を適切に調整して揮発性または不揮発性メモリで動作させることができる。
【００４７】
図９は、本発明の実施例に係るメモリ素子でゲート電圧が０Ｖから１０Ｖに変動する場合、ソース及びドレイン電極間の電圧とソース及びドレイン電極間の電流との関係を示すグラフである。
【００４８】
ｆ1は、ゲート電圧が０Ｖである場合、ソース−ドレイン電圧Ｖsdの変化に関係なくソース−ドレイン電流Ｉsdが０となることを示している。
【００４９】
ｆ2は、ゲート電圧が１０Ｖである場合、ソース及びドレイン電圧Ｖsdが正の値で増加すれば、ソース−ドレイン電流Ｉsdが０Ａから約１０００ｎＡまで増加することを示し、ソース−ドレイン電圧が負の値で減少する場合、０Ａから約−１０００ｎＡまで減少することを示している。
【００５０】
一定のソース−ドレイン電圧でゲート電圧が０である場合、ソース−ドレイン間に電子移動がないので情報が記録できず、ゲート電圧が０より大きい場合にソース−ドレイン電流が流れ始めてゲート電圧を増加させつつ所定数の電子を捕獲して情報を貯蔵することができる。
【００５１】
図１０は、２８ｎｍ ＯＮＯ薄膜よりなる電荷貯蔵膜を有するＣＮＴ ＦＥＴ（Field Effect Transistor）でゲート電圧の変化に対するソース及びドレイン電極間電流Ｉsdの変化を示すグラフである。
【００５２】
ソース及びドレイン電極間電流Ｉsdは負のゲート電圧が増加するほど共に増加し、正のゲート電圧では数フェムトアンペア（ｆＡ）まで減少するｐ型ＣＮＴ ＦＥＴの電流−電圧（Ｉ−Ｖ）特性を示す。オフ状態の電流Ｉｏｆｆに対するオン状態の電流Ｉｏｎ比（Ｉｏｎ／Ｉｏｆｆ）はゲート電極が−４Ｖ〜４Ｖに変わる場合、Ｖｓｄ＝１Ｖである時、１０5を超えるものと現れる。オフ状態の電流は測定期間の間に数ｐＡ未満に保たれた。これはメモリ素子のゲート電極が位置する構造とＯＮＯ薄膜の高いブレークダウン電圧によったものと見なされる。フラッシュ型メモリではＩｏｎ／Ｉｏｆｆ比率が高いほどスレショルド電圧が高まって性能が向上される。
【００５３】
図１１Ａは、７ｎｍ厚さのメモリセル（ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）を備えるＰ型ＣＮＴメモリ素子の電流−電圧（Ｉ−Ｖ）特性を示し、図１１Ｂは３０ｎｍ厚さのメモリセル（ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）を備えるＮ型ＣＮＴメモリ素子の電流−電圧（Ｉ−Ｖ）特性を示す。
【００５４】
図１１Ａを参照すれば、Ｐ型ＣＮＴメモリ素子においてＩｄはＶsdの高低によって多少の差はあるが、ゲート電圧Ｖｇが約２．５Ｖとなれば、ドレイン電流Ｉｄが急激に減少する現象を示す。
【００５５】
図１１Ｂを参照すれば、Ｎ型ＣＮＴメモリ素子でドレイン電流ＩｄはＶsd＝３Ｖである時、ゲート電圧が４Ｖ以上になれば明確なヒステリシス現象を示す。
【００５６】
図１２は、Ｎ型ＣＮＴメモリ素子で相異なるＶsdが印加される時、ゲート電圧Ｖｇが０Ｖから１Ｖに変化することによるドレイン電流Ｉｄの変化を示すグラフである。
【００５７】
図面を参照すれば、ｎ１はＶsdが０Ｖである時、ｎ２はＶsdが−５Ｖである時、ｎ３はＶｓｄが−５．５Ｖである時、ｎ４はＶsdが−６Ｖである時、ｎ５はＶsdが−６．５Ｖである時のＶｇに対するＩｄの変化を示す。ｎ１ないしｎ５からＩｄはＶｇの増加に伴って増加していて約０．６Ｖ飽和されることを見られる。
【００５８】
ｈをメモリセル、すなわちＯＮＯ膜の厚さとし、Ｌ及びｒを各々ＣＮＴの長さと半径とする場合、単位長さ当りＣＮＴの静電容量は数式１のようである。
【００５９】
【数１】
ＯＮＯ膜の有効誘電定数＝−３，ｈ＝３０ｎｍ，ｒ＝１．５ｎｍ，Ｌ＝１μｍ及び、欠損ゲート電圧（Ｖgd）＝２Ｖを数式１に代入すれば、正孔密度Ｐは５８０μｍ-1が得られる。この際、正孔モビリティー（μh）は数式２として提示される。
【００６１】
【数２】
この値はＳＷＮＴ（Single wall nanotube）及びＭＷＮＴ（Multi wall nanotube）の正孔モビリティーより高い値である。
【００６３】
図１３は、同じメモリ素子でＩｄ＝５０ｎＡで一定した場合、Ｖｇの変化によるスレショルド電圧の変化を示すグラフである。
【００６４】
印加される正のゲート電圧はスレショルド電圧を上昇させるが、これは正孔がＣＮＴからＯＮＯ薄膜に注入されてトラップサイトが正孔で充填されることを意味する。０Ｖから７Ｖにゲート電圧Ｖｇが増加する時、スレショルド電圧は約６０ｍＶが増加して正孔が準量子化（quasi-quantized）されたことが分かる。
【００６５】
図１４は、ＣＮＴとゲート電極間の電場の簡略なダイヤグラムと、ＣＮＴとゲート電極間の単位距離当りゲート表面で誘導される表面電荷密度σのグラフを示している。
【００６６】
図１４を参照すれば、ゲート電圧はＣＮＴの表面周囲に高い電場を形成する。ゲート電極は完璧なコンダクターと見なしてＣＮＴ直径を３ｎｍとする時、ＣＮＴとゲート電極間のＯＮＯ薄膜は有効誘電定数３を有する単一層であると仮定できるので、ＣＮＴ近くの電場を計算できる。ゲート電圧が５Ｖである場合、計算される電場は９７０Ｖ／μｍであり、その大きさはファウラノドハイム（Fowller Nodheim）形態のトンネリングを生成するのに十分である。しかも、トンネリングされた電荷が電場ラインに沿って流れれば、電荷は誘導された電荷分布により計算される電場の強度に比例して窒化膜にトラップされる。計算において全体トンネリングされた電荷の７０％は電荷密度ピック値のＦＷＨＭ（Full Width at Half Maximum）に対応し、ＯＮＯ薄膜の１４ｎｍ厚さの窒化薄膜に注入されうる。室温で電荷は量子点の大きさが１０ｎｍ以下である時、量子化されるものと知られている。グラフを参照すれば、誘導電荷密度σはＣＮＴに近づくほど増加する。
【００６７】
図１５は、１００秒間のドレイン電流Ｉｄの変化を示すグラフである。局所化された電荷分布は局所化されたＣＮＴの高い電場分布によって窒化膜内に誘導でき、局所的な領域にトラップされた電荷は電荷が貯蔵されていない領域に拡散されうるが、全体電流は図示のように時間が経過しても一定に残っている。これよりＣＮＴメモリ素子のＯＮＯ薄膜に電荷を貯蔵するトラップサイトはフラッシュメモリの量子点として作用することが分かる。
【００６８】
本発明はＣＮＴ−ＦＥＴ及びＯＮＯ薄膜を用いる不揮発性メモリであって、電荷はＯＮＯ薄膜のトラップサイトに貯蔵される。貯蔵された電荷は６０ｍＶ程度の量子化された電圧増加分を有する。これはＯＮＯ薄膜が準量子化されたエネルギー状態を有することを示す。量子化された状態はナノスケールのＣＮＴチャンネルに係る局所化された高電場と関係があり、ＣＮＴメモリ素子が超高密度大容量フラッシュメモリとして作動可能であることを示す。
【００６９】
本発明の実施例に係るメモリ素子は、既存の半導体素子においてソースとドレイン間の電子の移動に必要なイオン注入型チャンネルの代りにＣＮＴを用いて電荷を貯蔵する電荷貯蔵膜またはナノドットを有する多孔膜を備えるために別途のキャパシタが要らない。
【００７０】
また、高電子伝導度及び熱伝導度の特性を有するＣＮＴを電子移動チャンネルとして用いて小型のトランジスタが製造できて高集積、高効率のメモリ素子を具現できる。
【００７１】
前述した多くの事項が具体的に記載されているが、それらは発明の範囲を限定するためのものではなく、望ましい実施例の例示として解釈されねばならない。
【００７２】
例えば、本発明が属する技術分野で当業者ならば本発明の技術的思想により電荷貯蔵膜または電荷貯蔵物質として電子を捕獲する特性に優れた他の物質を利用できる。よって、本発明の範囲は前記実施例によって決ることではなく、特許請求の範囲の技術的思想によってのみ決るべきである。
【００７３】
【発明の効果】
前述したように本発明に係るメモリ素子は、高伝導度のＣＮＴを用いる小型のトランジスタと電子を貯蔵するメモリセルとを備えるので、高効率の高集積メモリ素子が具現できる。
【図面の簡単な説明】
【図１】本発明の実施例に係るメモリ素子の斜視図である。
【図２】本発明の実施例に係るメモリ素子に採用される第１メモリセルの断面図である。
【図３Ａ】本発明の実施例に係るメモリ素子に採用される第２メモリセルを示す断面図である。
【図３Ｂ】本発明の実施例に係るメモリ素子に採用される第３メモリセルを示す断面図である。
【図４】本発明の実施例に係るメモリ素子に採用される第３メモリセルのＳＥＭ写真である。
【図５Ａ】本発明の実施例に係るメモリ素子における、ソース電極とドレイン電極とを連結する炭素ナノチューブを示すＳＥＭ写真である。
【図５Ｂ】本発明の実施例に係るメモリ素子における、ソース電極とドレイン電極とを連結する炭素ナノチューブを示すＳＥＭ写真である。
【図６Ａ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、基板上面に形成した絶縁層の上にＣＮＴを成長させる工程を示す。
【図６Ｂ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、導電性物質層の上部にマスクを配置する工程を示す。
【図６Ｃ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、ソース電極及びドレイン電極形成後を示す。
【図６Ｄ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、第１絶縁膜、電荷貯蔵膜、第２絶縁膜を順次成膜する工程を示す。
【図６Ｅ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、マスキング・露光・現像工程を示す。
【図６Ｆ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、第１メモリセル形成後を示す。
【図６Ｇ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、ゲート電極を形成するための金属層を蒸着する工程を示す。
【図６Ｈ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、ゲート電極を形成するためのマスキング・露光・現像工程を示す。
【図６Ｉ】第１メモリセルを採用する本発明の実施例に係るメモリ素子の製造工程図であり、ゲート電極のパターニング後を示す。
【図７Ａ】本発明の実施例に係るメモリ素子に採用される第３メモリセルの製造工程図であり、酸化膜形成工程を示す。
【図７Ｂ】本発明の実施例に係るメモリ素子に採用される第３メモリセルの製造工程図であり、多孔膜形成工程を示す。
【図７Ｃ】本発明の実施例に係るメモリ素子に採用される第３メモリセルの製造工程図であり、ナノドットにシリコン又はシリコン窒化物を充填する工程を示す。
【図７Ｄ】本発明の実施例に係るメモリ素子に採用される第３メモリセルの製造工程図であり、乾式エッチング後の多孔膜を示す。
【図７Ｅ】本発明の実施例に係るメモリ素子に採用される第３メモリセルの製造工程図であり、第４絶縁膜を成膜して第３メモリセルを形成する工程を示す。
【図８Ａ】本発明の実施例に係るメモリ素子の構造を示す平面図であり、
【図８Ｂ】図８Ａのソース及びドレイン電極間ＣＮＴチャンネルを示す図面である。
【図９】本発明の実施例に係るメモリ素子においてソース−ドレイン間電圧Ｖｓｄの変化に対するソース−ドレイン間電流Ｉｓｄの変化を示すグラフである。
【図１０】本発明の実施例に係るメモリ素子においてゲート電圧Ｖｇの変化に対するソース−ドレイン間電流Ｉｓｄの変化を示すグラフである。
【図１１Ａ】本発明の実施例に係るＰ型メモリ素子のゲート電圧Ｖｇの変化に対するソース−ドレイン間電流Ｉｓｄの変化を示すグラフである。
【図１１Ｂ】本発明の実施例に係るＮ型メモリ素子のゲート電圧Ｖｇの変化に対するソース−ドレイン間電流Ｉｓｄの変化を示すグラフである。
【図１２】本発明の実施例に係るＮ型メモリ素子において所定のソース−ドレイン間電圧でゲート電圧Ｖｇの変化に対するドレイン電流Ｉｄの変化を示すグラフである。
【図１３】本発明の実施例に係るメモリ素子においてドレイン電流Ｉｄが５０ｎＡである時、ゲート電圧Ｖｇの変化に対するスレショルド電圧Ｖｔｈの変化を示すグラフである。
【図１４】本発明の実施例に係るメモリ素子においてＣＮＴとゲート電極間の電場と、本発明の実施例に係るメモリ素子でＣＮＴとゲート電極間の単位距離当りゲート表面から誘導される表面電荷密度σのグラフである。
【図１５】本発明の実施例に係るメモリ素子において１００秒間のドレイン電流Ｉｄの変化を示すグラフである。
【符号の説明】
１１ 基板
１３ 絶縁層
１５ ソース電極
１７ ドレイン電極
１９ ゲート電極
２１ ＣＮＴ
２３ メモリセル
Claims (28)
- 基板と、前記基板上に所定間隔離隔して位置し、電圧が印加されるソース電極及びドレイン電極と、前記ソース電極とドレイン電極とを連結し、電子移動のチャンネルとなる炭素ナノチューブと、前記炭素ナノチューブの上部に位置し、前記炭素ナノチューブから流入する電荷を貯蔵するメモリセルと、前記メモリセルの上部と接触し、前記炭素ナノチューブから前記メモリセルに流入する電荷量を調節するゲート電極と、を備え、
前記メモリセルは、前記炭素ナノチューブの上部に前記炭素ナノチューブと接触するように形成される第１絶縁膜と、前記第１絶縁膜の上部に蒸着され、電荷を貯蔵する電荷貯蔵膜と、前記電荷貯蔵膜の上部に形成され、前記ゲート電極と接触する第２絶縁膜と、を備え、
前記第２絶縁膜は前記電荷貯蔵膜の約２倍の厚さを有することを特徴とする炭素ナノチューブメモリ素子。 - 前記基板はシリコン基板であることを特徴とする請求項１に記載の炭素ナノチューブモリ素子。
- 前記基板の上部にシリコンオキシド膜が積層されたことを特徴とする請求項２に記載の炭素ナノチューブメモリ素子。
- 前記第１絶縁膜は前記電荷貯蔵膜とほぼ同じ厚さを有することを特徴とする請求項１に記載の炭素ナノチューブメモリ素子。
- 前記第１及び第２絶縁膜はシリコンオキシド膜であることを特徴とする請求項１に記載の炭素ナノチューブメモリ素子。
- 前記電荷貯蔵膜はシリコン膜またはシリコン窒化膜であることを特徴とする請求項１に記載の炭素ナノチューブメモリ素子。
- 前記電荷貯蔵膜は１５ｎｍ以下の厚さを有することを特徴とする請求項１に記載の炭素ナノチューブメモリ素子。
- 前記電荷貯蔵膜は電荷貯蔵物質で充填される複数のナノドットが配される多孔膜であることを特徴とする請求項１に記載の炭素ナノチューブメモリ素子。
- 基板と、前記基板上に所定間隔離隔して位置し、電圧が印加されるソース電極及びドレイン電極と、前記ソース電極とドレイン電極とを連結し、電子移動のチャンネルとなる炭素ナノチューブと、前記炭素ナノチューブの上部に位置し、前記炭素ナノチューブから流入する電荷を貯蔵するメモリセルと、前記メモリセルの上部と接触し、前記炭素ナノチューブから前記メモリセルに流入する電荷量を調節するゲート電極と、を備え、
前記メモリセルは、前記ゲート電極の下部に形成され、前記ゲート電極と接触する第３絶縁膜と、前記第３絶縁膜の下部に形成され、前記炭素ナノチューブと接触し、電荷貯蔵物質で充填される複数のナノドットが配される多孔膜と、を備え、
前記第３絶縁膜は前記多孔膜の約２倍の厚さを有することを特徴とする炭素ナノチューブメモリ素子。 - 前記第３絶縁膜はシリコンオキシド膜であることを特徴とする請求項９に記載の炭素ナノチューブメモリ素子。
- 前記電荷貯蔵物質はシリコンまたはシリコン窒化物であることを特徴とする請求項９に記載の炭素ナノチューブメモリ素子。
- 前記多孔膜はアルミニウムオキシド膜であることを特徴とする請求項９に記載の炭素ナノチューブメモリ素子。
- 前記ナノドットは１５ｎｍ以下の直径を有することを特徴とする請求項９に記載の炭素ナノチューブメモリ素子。
- 炭素ナノチューブを分散した溶液を、基板上に塗布、乾燥させた後、前記炭素ナノチューブを電荷移動チャンネルとするソース電極とドレイン電極とを炭素ナノチューブと接触するように形成する第１段階と、前記炭素ナノチューブ、前記ソース電極及びドレイン電極の上部に第１絶縁膜、電荷貯蔵膜及び第２絶縁膜を順次に蒸着した後、フォトリソグラフィ工程を用いてパターニングして前記炭素ナノチューブと接触するメモリセルを形成する第２段階と、前記第２絶縁膜の上部に金属層を蒸着した後、フォトリソグラフィ工程を用いてパターニングして前記炭素ナノチューブから前記電荷貯蔵膜に流入する電荷量を調節するゲート電極を形成する第３段階と、を含み、
前記第２段階において、前記第２絶縁膜は前記電荷貯蔵膜の約２倍の厚さに蒸着することを特徴とする炭素ナノチューブメモリ素子の製造方法。 - 前記第１段階において、前記基板の上面に絶縁層を形成し、前記絶縁層の上面に炭素ナノチューブを分散した溶液を、塗布、乾燥させることを特徴とする請求項１４に記載の炭素ナノチューブメモリ素子の製造方法。
- 前記基板はシリコンであり、前記絶縁層はシリコンオキシドであることを特徴とする請求項１５に記載の炭素ナノチューブメモリ素子の製造方法。
- 前記第１段階において、前記ソース電極とドレイン電極とを電子ビームリソグラフィで形成することを特徴とする請求項１４または１５に記載の炭素ナノチューブメモリ素子の製造方法。
- 前記第２段階において、前記第１絶縁膜と前記貯蔵膜とをほぼ同じ厚さに蒸着することを特徴とする請求項１４に記載の炭素ナノチューブメモリ素子の製造方法。
- 前記第１及び第２絶縁膜はシリコンオキシドよりなることを特徴とする請求項１４に記載の炭素ナノチューブメモリ素子の製造方法。
- 前記電荷貯蔵膜はシリコンまたはシリコン窒化物よりなることを特徴とする請求項１４に記載の炭素ナノチューブメモリ素子の製造方法。
- 前記電荷貯蔵膜は１５ｎｍ以下の厚さに形成することを特徴とする請求項１４に記載の炭素ナノチューブメモリ素子の製造方法。
- 炭素ナノチューブを分散した溶液を、基板上に塗布、乾燥させた後、前記炭素ナノチューブを電荷移動チャンネルとするソース電極とドレイン電極とを炭素ナノチューブと接触するように形成する第１段階と、前記炭素ナノチューブ、前記ソース及びドレイン電極の上部に金属膜を蒸着し、前記金属膜を全て陽極酸化してからエッチングして複数のナノドットを有する多孔膜を形成する第２段階と、前記多孔膜の上部に電荷貯蔵物質を蒸着した後、エッチングして前記ナノドットに電荷貯蔵物質を充填する第３段階と、前記多孔膜の上部に絶縁膜を蒸着した後、フォトリソグラフィ工程を用いて前記多孔膜及び絶縁膜をパターニングしてメモリセルを形成する第４段階と、前記絶縁膜の上部に金属層を蒸着した後、フォトリソグラフィ工程を用いてパターニングして前記炭素ナノチューブから前記多孔膜に流入する電荷量を調節するゲート電極を形成する第５段階と、を含み、
前記第４段階において、前記絶縁膜は前記多孔膜の約２倍の厚さに蒸着することを特徴とする炭素ナノチューブメモリ素子の製造方法。 - 前記第１段階において、前記基板の上面に絶縁層を形成し、前記絶縁層の上面に炭素ナノチューブを分散した溶液を、塗布、乾燥させることを特徴とする請求項２２に記載の炭素ナノチューブメモリ素子の製造方法。
- 前記基板をシリコンで形成し、前記絶縁層をシリコンオキシドで形成することを特徴とする請求項２３に記載の炭素ナノチューブメモリ素子の製造方法。
- 前記第１段階において、前記ソース電極とドレイン電極とを電子ビームリソグラフィで形成することを特徴とする請求項２２または２３に記載の炭素ナノチューブメモリ素子の製造方法。
- 前記絶縁膜はシリコンオキシドよりなることを特徴とする請求項２２に記載の炭素ナノチューブメモリ素子の製造方法。
- 前記電荷貯蔵物質はシリコンまたはシリコン窒化物よりなることを特徴とする請求項２２に記載の炭素ナノチューブメモリ素子の製造方法。
- 前記多孔膜は１５ｎｍ以下の厚さに形成することを特徴とする請求項２２に記載の炭素ナノチューブメモリ素子の製造方法。
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