KR20140106770A - 반도체 메모리 장치, 이의 테스트 방법 및 동작 방법 - Google Patents

반도체 메모리 장치, 이의 테스트 방법 및 동작 방법 Download PDF

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KR20140106770A
KR20140106770A KR1020130019563A KR20130019563A KR20140106770A KR 20140106770 A KR20140106770 A KR 20140106770A KR 1020130019563 A KR1020130019563 A KR 1020130019563A KR 20130019563 A KR20130019563 A KR 20130019563A KR 20140106770 A KR20140106770 A KR 20140106770A
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권형신
임종형
이창수
이충기
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Abstract

반도체 메모리 장치의 테스트 방법은 복수의 워드라인들에 연결되는 메모리 셀 블록의 메모리 셀들에 데이터를 기입하는 단계; 상기 복수의 워드라인들 적어도 하나의 선택 워드라인과 상기 선택된 워드라인에 인접한 적어도 두 개의 인접 워드라인들에 서로 다른 레벨의 구동 전압들을 각각 인가하는 단계; 및 상기 적어도 하나의 선택된 워드라인에 연결된 선택된 메모리 셀들의 데이터를 독출하여 데이터 페일을 스크린하는 단계를 포함한다.

Description

반도체 메모리 장치, 이의 테스트 방법 및 동작 방법{Semiconductor memory device, method of testing the same and method of operating the same}
본 발명은 반도체 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치, 이의 테스트 방법 및 동작 방법에 관한 것이다.
근래에 들어, 테크놀로지 쉬링크에 따라 버티컬 타입의 셀 트랜지스터가 도입되고 있다, 그런데 이러한 버티컬 타입의 셀 트랜지스터를 사용하게 될 경우 워드라인 간의 커플링이 증가하게 되어 셀 동작에서 불량을 유발하게 된다. 따라서 테크놀로지 쉬링크에 따라 잠재적인 불량 셀을 스크린할 수 있는 테스트 방법이 필요하게 된다.
이에 따라, 본 발명의 일 목적은 잠재적인 불량 셀을 효과적으로 스크린할 수 있는 반도체 메모리 장치의 테스트 방법을 제공하는데 있다.
본 발명의 일 목적은 기입 동작의 특성을 향상시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
본 발명의 일 목적은 상기 테스트 방법과 상기 동작 방법을 수행할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법은 복수의 워드라인들에 연결되는 메모리 셀 블록의 메모리 셀들에 데이터를 기입하는 단계; 상기 복수의 워드라인들 적어도 하나의 선택 워드라인과 상기 선택된 워드라인에 인접한 적어도 두 개의 인접 워드라인들에 서로 다른 레벨의 구동 전압들을 각각 인가하는 단계; 및 상기 적어도 하나의 선택된 워드라인에 연결된 선택된 메모리 셀들의 데이터를 독출하여 데이터 페일을 스크린하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 서로 다른 레벨의 구동 전압을 인가하는 단계는 상기 적어도 하나의 선택 워드라인에 제1 승압 전압을 인가하는 단계; 및 상기 적어도 두개의 인접 워드라인들에 제2 승압 전압을 인가하는 단계를 포함할 수 있다.
상기 제1 승압 전압의 레벨은 상기 제2 승압 전압의 레벨보다 높을 수 있다.
예시적인 실시예에 있어서, 상기 서로 다른 레벨의 구동 전압을 인가하는 단계는
상기 적어도 하나의 선택 워드라인에 제2 승압 전압을 인가하는 단계; 및 상기 적어도 두개의 인접 워드라인들에 제1 승압 전압을 인가하는 단계를 포함할 수 있다.
상기 제1 승압 전압의 레벨은 상기 제2 승압 전압의 레벨보다 높을 수 있다.
예시적인 실시예에 있어서, 상기 서로 다른 레벨의 구동 전압을 인가하는 단계는 상기 적어도 하나의 선택 워드라인에 제1 네거티브 전압을 인가하는 단계; 및 상기 적어도 두개의 인접 워드라인들에 제2 네거티브 전압을 인가하는 단계를 포함할 수 있다.
상기 제1 네거티브 전압의 레벨은 상기 제2 네거티브 전압의 레벨보다 높을 수 있다.
예시적인 실시예에 있어서, 상기 서로 다른 레벨의 구동 전압을 인가하는 단계는
상기 적어도 하나의 선택 워드라인에 제2 네거티브 전압을 인가하는 단계; 및
상기 적어도 두개의 인접 워드라인들에 제1 네거티브 전압을 인가하는 단계를 포함할 수 있다.
상기 제1 네거티브 전압의 레벨은 상기 제2 네거티브 전압의 레벨보다 낮을 수 있다.
예시적인 실시예에 있어서, 상기 데이터를 기입하는 단계는 상기 적어도 하나의 선택 워드라인에 연결된 선택된 메모리 셀들에 하이 레벨의 데이터를 기입하는 단계; 및 상기 적어도 두 개의 인접 워드라인에 연결된 메모리 셀들에 로우 레벨의 데이터를 기입하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 적어도 하나의 선택된 워드라인은 복수의 홀수 워드라인들을 포함하고, 상기 적어도 두개의 인접 워드라인들은 상기 홀수 워드라인들에 인접한 복수의 짝수 워드라인들을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 테스트는 웨이퍼 레벨에서 수행될 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 테스트 방법은 복수의 워드라인들에 연결되는 메모리 셀 블록의 메모리 셀들에 데이터를 기입하는 단계; 상기 복수의 워드라인들 적어도 하나의 선택 워드라인을 비활성화시키는 동안에 상기 적어도 하나의 선택 워드라인에 인접한 적어도 하나의 인접 워드라인을 반복적으로 활성화 및 비활성화하는 단계; 및 상기 적어도 하나의 선택 워드라인에 연결된 셀의 데이터를 독출하여 데이터 페일을 스크린하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 데이터를 기입하는 단계는 상기 적어도 하나의 선택 워드라인에 연결된 선택된 메모리 셀들에 하이 레벨의 데이터를 기입하는 단계 및 상기 적어도 하나의 인접 워드라인에 연결된 메모리 셀들에 로우 레벨의 데이터를 기입하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 인접한 워드라인이 비활성화될 때의 전압 레벨은 상기 선택 워드라인의 비활성화전압 레벨보다 낮을 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은 복수의 워드라인들을 제1 네거티브 전압으로 프리차지하는 단계; 액티브 커맨드에 응답하여 상기 복수의 워드라인들 중 하나를 선택하는 단계; 상기 선택된 워드라인에 인접한 적어도 하나의 워드라인에 상기 제1 네거티브 전압과는 다른 제2 네거티브 전압을 인가하는 단계; 및 상기 선택된 워드라인에 연결된 메모리 셀들에 데이터를 기입하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 제1 네거티브 전압의 레벨은 상기 제2 네거티브 전압의 레벨보다 낮을 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 블록, 승압 전압 생성부, 네거티브 전압 생성부, 복수의 서브 워드라인 드라이버들 및 복수의 스위칭부를 포함한다. 상기 메모리 셀 블록은 데이터를 저장하며 복수의 워드라인들에 연결되는 복수의 메모리 셀들을 구비한다. 상기 승압전압 생성부는 서로 다른 레벨의 제1 및 제2 승압 전압을 생성한다. 상기 네거티브 전압 생성부는 서로 다른 레벨의 제1 및 제2 네거티브 전압을 생성한다. 복수의 서브 워드라인 드라이버들은 동작 모드에 따라 상기 워드라인들에 서로 다른 레벨의 구동 전압을 선택적으로 인가한다. 상기 복수의 스위칭부들은 상기 동작 모드에 따라 상기 제1 및 제2 승압 전압 및 상기 제1 및 제2 네거티브 전압을 상기 서브워드라인 드라이브들에 선택적으로 제공한다.
예시적인 실시예에 있어서, 상기 동작 모드가 제1 테스트 모드인 경우에 상기 서브워드라인 드라이버들은 상기 복수의 워드라인들 중 적어도 하나의 선택 워드라인에는 상기 제1 승압 전압을 인가하고 상기 적어도 하나의 선택 워드라인에 인접한 적어도 두 개의 인접 워드라인들에는 상기 제2 승압 전압을 인가할 수 있다.
상기 제2 승압 전압의 레벨은 상기 제1 승압 전압의 레벨보다 낮을 수 있다.
예시적인 실시예에 있어서, 상기 동작 모드가 제2 테스트 모드인 경우에 상기 서브워드라인 드라이버들은 상기 복수의 워드라인들 중 적어도 하나의 선택 워드라인에는 상기 제1 네거티브 전압을 인가하고 상기 적어도 하나의 선택 워드라인에 인접한 적어도 두 개의 인접 워드라인들에는 상기 제2 네거티브 전압을 인가할 수 있다.
상기 제2 네거티브 전압의 레벨은 상기 제1 네거티브 전압의 레벨보다 높을 수 있다.
예시적인 실시예에 있어서, 상기 동작 모드가 노멀 모드이고 상기 복수의 워드라인들 중 적어도 하나의 선택된 워드라인에 연결된 메모리 셀들에 데이터를 기입하는 경우에, 상기 복수의 서브워드라인 드라이버들은 상기 적어도 하나의 선택 워드라인을 상기 제1 승압 전압 레벨로 구동시킴과 동시에 상기 적어도 하나의 선택 워드라인에 인접한 적어도 두 개의 워드라인들을 상기 제2 네거티브 전압 레벨로 구동시켜 상기 적어도 하나의 선택된 워드라인에 연결된 메모리 셀들에 데이터를 기입할 수 있다.
상기 데이터가 기입되는 동안에 상기 적어도 하나의 선택 워드라인과 적어도 두 개의 인접 워드라인을 제외한 나머지 워드라인들은 상기 제1 네거티브 전압으로 구동될 수 있다.
상기 제1 네거티브 전압의 레벨은 상기 제2 네거티브 전압의 레벨보다 낮을 수 있다.
본 발명에 실시예들에 따르면, 웨이퍼 레벨의 테스트 모드에서는 선택 워드라인과 선택 워드라인에 인접한 인접 워드라인을 서로 다른 전압 레벨로 구동하여 잠재적인 위크 셀을 스크린하여 제조 수율을 높일 수 있고, 노멀 모드에서는 선택 워드라인에 연결된 메모리 셀들의 기입 동작시 인접 워드라인의 프리차지 전압을 상승시켜 기입 동작을 보다 수월하게 수행할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법을 나타내는 플로우 차트이다.
도 2a 내지 도 3b는 본 발명의 실시예들에 따른 도 1의 단계(S120)를 보다 상세히 나타내는 플로우차트들이다.
도 4는 본 발명의 일 실시예에 따른 도 1의 단계(S110)를 보다 상세히 나타내는 플로우차트이다.
도 5는 본 발명의 실시예에 따른 테스트 방법이 적용되는 반도체 메모리 장치의 일부(메모리 코어)를 나타낸다.
도 6은 도 5의 메모리 셀 블록에 포함되는 복수의 메모리 셀들 중 하나의 구조를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법에서 메모리 셀들에 데이터가 기입되는 것을 나타낸다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 테스트 방법에서 워드라인들에 서로 다른 레벨의 승압 전압이 인가되는 것을 나타낸다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트하는 경우에 워드라인들의 레벨 변화를 나타내는 타이밍도이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 테스트 방법에서 워드라인들에 서로 다른 레벨의 네거티브 전압이 인가되는 것을 나타낸다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트하는 경우에 워드라인들의 레벨 변화를 나타내는 타이밍도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법을 나타내는 플로우차트이다.
도 15는 본 발명의 일 실시예에 따른 도 14의 단계(S210)를 보다 상세히 나타내는 플로우차트이다.
도 16은 도 15의 테스트 방법이 도 5의 반도체 메모리 장치에 적용되는 것을 나타낸다.
도 17은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 플로우차트이다.
도 18a 및 18b는 도 17의 동작 방법이 도 5의 반도체 메모리 장치에 적용되는 것을 나타낸다.
도 19는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 도 19의 승압 전압 생성부의 구성을 나타내는 블록도이다.
도 21은 본 발명의 일 실시예에 따른 도 19의 네거티브 전압 생성부의 구성을 나타내는 블록도이다.
도 22는 본 발명의 일 실시예에 따른 도 19의 서브 워드라인 드라이버의 구성을 나타내는 회로도이다.
도 23은 본 발명의 일 실시예에 따른 도 21의 반도체 메모리 장치의 워드라인의 천이를 나타내는 타이밍도이다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법을 나타내는 플로우 차트이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법에서는 메모리 셀 블록에 포함되며 복수의 워드라인들과 비트라인 쌍에 연결되는 메모리 셀들에 데이터를 기입한다(S110).
상기 복수의 워드라인들 중 적어도 하나의 워드라인을 선택하여 상기 선택된 선택 워드라인과 상기 선택된 워드라인에 인접한 적어도 두 개의 인접 워드라인들에 서로 다른 레벨의 구동 전압을 인가한다(S120). 실시예에 있어서, 상기 반도체 메모리 장치의 테스트가 제1 테스트 모드인 경우에는 상기 선택 워드라인과 상기 인접 워드라인들에 서로 다른 레벨의 승압 전압들을 인가할 수 있다. 실시예에 있어서, 상기 반도체 메모리 장치의 테스트가 제2 테스트 모드인 경우에는 상기 선택 워드라인과 상기 인접 워드라인들에 서로 다른 레벨의 네거티브(음의) 전압들을 인가할 수 있다. 여기서 네거티브 전압의 레벨은 접지 전압보다 낮다.
이렇게 메모리 셀들에 데이터가 기입된 후 선택 워드라인과 인접 워드라인에 서로 다른 레벨의 구동 전압(서로 다른 레벨의 승압 전압 또는 서로 다른 레벨의 네거티브 전압)이 인가되면 선택 워드라인에 연결된 메모리 셀들의 셀 트랜지스터들의 문턱 전압의 인접한 워드라인들의 구동 전압에 의하여 영향을 받아 선택 워드라인에 연결된 메모리 셀들의 셀 트랜지스터들의 문턱 전압의 레벨의 하강할 수 있다. 이렇게 선택 워드라인에 연결된 메모리 셀들의 셀 트랜지스터들의 문턱 전압의 레벨의 하강하면 셀 트랜지스터에 연결된 셀 커패시터에 저장된 전하가 누출되어 데이터 독출시 데이터 페일이 발생할 수 있다. 이러한 현상이 발생하는 이유는 기술이 발전함에 따라 워드라인과 워드라인 사이의 스페이스는 점점 더 좁아지게 되고 워드라인 사이의 커플링이 증가하여 인접한 워드라인 의하여 채널 전압이 흔들리는 이웃 게이트 효과가 심화되기 때문이다.
서로 다른 레벨의 구동 전압을 인가한 후에, 선택 워드라인에 연결된 메모리 셀들의 데이터를 독출하여 데이터 페일이 발생한 메모리 셀들을 스크린할 수 있다(S130).
도 2a 내지 도 3b는 본 발명의 실시예들에 따른 도 1의 단계(S120)를 보다 상세히 나타내는 플로우 차트들이다.
도 2a를 참조하면, 제1 테스트 모드에서 선택 워드라인과 인접 워드라인들에 서로 다른 레벨의 구동 전압을 인가하기 위하여 선택 워드라인에는 제1 승압 전압(VPP1)을 인가하고(S121a) 인접 워드라인들에는 제2 승압 전압(VPP2)을 인가할 수 있다(S123a). 여기서 제1 승압 전압(VPP1)의 레벨은 제2 승압 전압(VPP2)의 레벨보다 높을 수 있다.
도 2b를 참조하면, 상기 제1 테스트 모드에서 선택 워드라인과 인접 워드라인들에 서로 다른 레벨의 구동 전압을 인가하기 위하여 선택 워드라인에는 제2 승압 전압(VPP2)을 인가하고(S121b) 인접 워드라인들에서는 제1 승압 전압(VPP1)을 인가할 수 있다(S123b). 여기서 제1 승압 전압(VPP1)의 레벨은 제2 승압 전압(VPP2)의 레벨보다 높을 수 있다.
도 2a 및 도 2b에서 제1 승압 전압(VPP1)과 제2 승압 전압(VPP2)이 워드라인들에 인가되는 순서는 임의의 순서로 수행될 수 있다.
도 3a를 참조하면, 제2 테스트 모드에서 선택 워드라인과 인접 워드라인들에 서로 다른 레벨의 구동 전압을 인가하기 위하여 선택 워드라인에는 제1 네거티브 전압(VPP21)을 인가하고(S121c) 인접 워드라인들에는 제2 네거티브 전압(VBB21)을 인가할 수 있다(S123c). 여기서 제1 네거티브 전압(VBB21)의 레벨은 제2 네거티브 전압(VBB22)의 레벨보다 낮을 수 있다.
도 3b를 참조하면, 상기 제2 테스트 모드에서 선택 워드라인과 인접 워드라인들에 서로 다른 레벨의 구동 전압을 인가하기 위하여 선택 워드라인에는 제2 네거티브 전압(VBB21)을 인가하고(S121d) 인접 워드라인들에는 제1 네거티브 전압(VBB22)을 인가할 수 있다(S123d). 여기서 제1 네거티브 전압(VBB21)의 레벨은 제2 네거티브 전압(VBB22)의 레벨보다 낮을 수 있다.
도 3a 및 도 3b에서 제1 네거티브 전압(VBB21)과 제2 네거티브 전압(VBB22)이 워드라인들에 인가되는 순서는 임의의 순서로 수행될 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 1의 단계(S110)를 보다 상세히 나타내는 플로우차트이다.
도 4를 참조하면, 메모리 셀들에 데이터를 기입하기 위하여 선택 워드라인에 연결된 메모리 셀들에 하이 레벨의 데이터(즉 데이터 "1")를 기입하고(S111), 인접 워드라인들에 연결된 메모리 셀들에 로우 레벨의 데이터(즉 데이터 "0")를 기입한다(S113). 다른 실시예에 있어서는, 메모리 셀들에 데이터를 기입하기 위하여 선택 워드라인에 연결된 메모리 셀들에 로우 레벨의 데이터(즉 데이터 "0")를 기입하고, 인접 워드라인들에 연결된 메모리 셀들에 하이 레벨의 데이터(즉 데이터 "1")를 기입할 수 있다.
도 5는 본 발명의 실시예에 따른 테스트 방법이 적용되는 반도체 메모리 장치의 일부(메모리 코어)를 나타낸다.
도 6은 도 5의 메모리 셀 블록에 포함되는 복수의 메모리 셀들 중 하나의 구조를 나타낸다.
도 5 및 도 6을 참조하면, 반도체 메모리 장치의 메모리 코어(10)는 메모리 셀 블록들(110, 120), 등화 회로(130), 비트라인 감지 증폭기(140) 칼럼 선택 회로(150) 및 서브 워드라인 드라이버(160)를 포함할 수 있다.
도 5에서 비트라인(BL)과 상보 비트라인(BLB)은 비트라인 감지 증폭기(140)를 기준으로 하여 서로 반대쪽에 배치되므로 비트라인(BL)과 상보 비트라인(BLB)은 오픈 비트라인 구조를 갖는다.
메모리 셀 블록들(110, 120)은 각각 비트라인(BL)과 상보 비트라인(BLB)을 포함하는 비트라인 페어와 복수의 워드라인들(미도시)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
도 6에 도시된 바와 같이, 메모리 셀(111)은 워드라인(WLi)과 비트라인(BL) 사이에 서로 직렬로 연결된 셀 트랜지스터(CT)와 셀 커패시터(CC)를 포함할 수 있다. 셀 트랜지스터(CT)의 제1 전극은 비트라인(BL)에 연결되고 게이트는 워드라인(WLi)에 연결된다. 셀 커패시터(CC)의 제1 단자는 셀 트랜지스터(CT)의 제2 전극에 연결되고 셀 커패시터(CC)의 제2 단자에는 셀 플레이트 전압(VCP)이 인가된다.
등화 회로(130)는 비트라인(BL)과 상보 비트라인(BLB)에 연결되고, 등화 제어 신호(PEQ)에 응답하여 등화 영역에서는 비트라인(BL)과 상보 비트라인(BLB)을 동일한 전위로 유지할 수 있다.
등화 회로(130)는 모스 트랜지스터들(131, 132, 133)을 포함할 수 있다. 엔모스 트랜지스터(131)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결된다. 엔모스 트랜지스터들(132, 133)은 비트라인(BL)과 상보 비트라인(BLB0 사이에 엔모스 트랜지스터(131)와 평행하게 캐스코드 형태로 연결된다. 즉 엔모스 트랜지스터(132)는 비트라인(BL)과 엔모스 트랜지스터(133) 사이에 연결되고, 엔모스 트랜지스터(133)는 엔모스 트랜지스터(132)와 상보 비트라인(BLB) 사이에 연결된다. 엔모스 트랜지스터들(132, 133)이 서로 연결되는 엔모스 트랜지스터(132)의 소스와 엔모스 트랜지스터(133)의 드레인에는 비트라인 프리차지 전압(VBL)이 인가된다. 또한 엔모스 트랜지스터들(131, 132, 133)의 게이트에는 등화 제어 신호(PEQ)가 공통으로 인가된다.
등화 회로(130)는 등화 제어 신호(PEQ)가 인에이블되는 프리차지 및 등화 영역에서는, 비트라인(BL)과 상보 비트라인(BLB)을 프리차지 전압(VBL)으로 프리차지 시키는 동시에 비트라인(BL)과 상보 비트라인(BLB)을 동일한 전위로 유지하는 등화 기능을 수행한다. 보다 상세하게는, 엔모스 트랜지스터들(132, 133)은 등화 제어 신호(PEQ)가 인에이블되면 비트라인(BL)과 상보 비트라인(BLB)을 비트라인 프리차지 전압(VBL)으로 프리차지 시키고, 엔모스 트랜지스터(131)는 등화 제어 신호(PEQ)가 인에이블되면 비트라인(BL)과 상보 비트라인(BLB)을 전기적으로 연결하여 비트라인(BL)과 상보 비트라인(BLB)을 동일한 전위로 유지하는 등화기능을 수행한다.
비트라인 감지 증폭기(410)는 피모스 트랜지스터들(141, 142) 및 엔모스 트랜지스터들(143, 144)을 포함할 수 있다. 피모스 트랜지스터들(141, 142)은 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이를 감지하고 전원 전압(VDD)을 이용하여 상기 전압 차이를 증폭한다. 피모스 트랜지스터(141)는 비트라인(BL)에 연결되는 소스, 상보 비트라인(BLB)에 연결되는 게이트를 구비한다. 피모스 트랜지스터(142)는 피모스 트랜지스터(141)의 드레인에 연결되는 소스, 비트라인(BL)에 연결되는 게이트 및 상보 비트라인(BLB)에 연결되는 드레인을 포함한다. 엔모스 트랜지스터들(143, 144)은 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이를 감지하고 증폭 제어 신호(LAB)에 응답하여 상기 전압 차이를 증폭한다.
칼럼 선택 회로(150)는 엔모스 트랜지스터들(151, 152)을 포함할 수 있다. 엔모스 트랜지스터(151)는 비트라인(BL)과 로컬 입출력 라인(LIO)에 연결되고 게이트에는 칼럼 선택 신호(CSL)가 인가된다. 엔모스 트랜지스터(152)는 상보 비트라인(BLB)과 상보 로컬 입출력 라인(LIOB)에 연결되고 게이트에는 칼럼 선택 신호(CSL)가 인가된다. 엔모스 트랜지스터(151)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL)을 로컬 입출력 라인(LIO)에 연결하고, 엔모스 트랜지스터(152)는 칼럼 선택 신호(CSL)에 응답하여 상보 비트라인(BLB)을 상보 로컬 입출력 라인(LIOB)에 연결한다.
서브 워드라인 드라이버(160)는 워드라인 인에이블 신호(NEWiB) 및 제1 및 제2 워드라인 인에이블 제어 신호들(PXi, PXiB)에 응답하여 제1 및 제2 승압 전압들(VPP1, VPP2)로 상응하는 워드라인을 구동하거나 제1 및 제2 네거티브 전압들(VBB21, VBB22)로 상응하는 워드라인을 구동할 수 있다. 즉 서브 워드라인 드라이버(160)는 데이터 기입 동작 이후의 제1 테스트 모드에서는 제1 및 제2 승압 전압들(VPP1, VPP2)로 선택 워드라인과 인접 워드라인들을 구동하고, 기입 동작 이후의 제2 테스트 모드에서는 제1 및 제2 네거티브 전압들(VBB21, VBB22)로 선택 워드라인과 인접 워드라인들을 구동할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법에서 메모리 셀들에 데이터가 기입되는 것을 나타낸다.
도 7을 참조하면, 도 5의 메모리 셀 블록의 일 예가 도시되어 있는데, 메모리 셀 블록은 복수의 워드라인들(WL0~WL3), 비트라인(BL)과 상보 비트라인(BLB)으로 구성되는 비트라인 페어 및 복수의 액티브 영역들(113, 114, 115)을 포함한다. 본 발명의 테스트 방법에서는 2 개의 데이터를 1RB(1 Row Bar) 방식으로 액티브 영역에 번갈아가며 반복적으로 기입하게 된다.
동일한 활성 영역(113) 내에서는 데이터 "1"과 데이터 "0"을 각각 셀들(C1, C2)에 기입하게 된다. 반면에 워드라인(WL0)과 워드라인(WL1) 사이의 영역을 기준으로 할 때 서로 다른 액티브 영역들(113, 114)에서는 데이터 "1"과 데이터 "0"을 각각 셀들(C1, C3)에 기입하게 된다. 또한 워드라인(WL2)과 워드라인(WL3) 사이의 영역을 기준으로 할 때 서로 다른 액티브 영역들(113, 115)에서는 데이터 "0"과 데이터 "1"을 각각 셀들(C2, C4)에 기입하게 된다. 따라서 워드라인(WL1)이 선택 워드라인에 해당할 때, 선택 워드라인(WL1)에 연결된 메모리 셀(C1)에는 데이터 "1"이 기입되고, 선택 워드라인(WL1)에 인접한 인접 워드라인들(WL0, WL2)에 연결된 메모리 셀들(C3, C2)에는 데이터 "1"이 기입된다. 여기서 선택 워드라인은 워드라인(WL1) 뿐만 아니라 워드라인(WL3)도 포함할 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 테스트 방법에서 워드라인들에 서로 다른 레벨의 승압 전압이 인가되는 것을 나타낸다.
도 8을 참조하면, 제1 테스트 모드에서 선택 워드라인들(WL1, WL3)에는 제2 승압 전압(VPP2)이 인가될 수 있고, 인접 워드라인들(WL0, WL2)에는 제1 승압 전압(VPP1)이 인가될 수 있다. 여기서 제1 승압 전압(VPP1)의 레벨이 제2 승압 전압(VPP2)의 레벨보다 높을 수 있다.
도 9를 참조하면, 제1 테스트 모드에서 선택 워드라인들(WL1, WL3)에는 제1 승압 전압(VPP1)이 인가될 수 있고, 인접 워드라인들(WL0, WL2)에는 제2 승압 전압(VPP2)이 인가될 수 있다. 여기서 제1 승압 전압(VPP1)의 레벨이 제2 승압 전압(VPP2)의 레벨보다 높을 수 있다.
도 7에서와 같이 데이터가 셀들(C1~C4)에 저장되고, 도 8 또는 도 9에서와 같이 선택 워드라인들(WL1, WL3)과 인접 워드라인들(WL0, WL2)에 서로 다른 레벨의 승압 전압들(VPP1, VPP2)이 각각 인가되면, 선택 워드라인들(WL1, WL)에 연결된 메모리 셀들(C1, C4)의 셀 트랜지스터(도 6참조)의 문턱 전압이 인접 워드라인들(WL0, WL2)의 레벨에 의하여 커플링 영향을 받을 수 있다. 이 경우에, 인접 워드라인들(WL0, WL2)의 전압 레벨에 의하여 커플링 영향을 많이 받는 셀 트랜지스터를 포함하는 메모리 셀에서는 셀 커패시터(도 6 참조)로부터 셀 트랜지스터를 통한 서브 문턱 전압 누설이 발생하여 셀 커패시터에 저장된 데이터가 손상될 수 있다.
도 7과 같이 셀들(C1~C4)에 데이터를 저장하고, 도 8 또는 도 9와 같이 선택 워드라인들(WL1, WL3)과 인접 워드라인들(WL0, WL2)에 서로 다른 레벨의 승압 전압들(VPP1, VPP2)이 각각 인가한 후 선택 워드라인들(WL1, WL3)에 연결된 메모리 셀들(C1, C4)에 저장된 데이터를 독출하고 독출 결과에 따라 잠재적인 위크 셀(인접 워드라인들(WL0, WL2)의 전압 레벨에 의하여 커플링 영향을 많이 받는 셀 트랜지스터를 포함하는 메모리 셀)을 스크린할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트하는 경우에 워드라인들의 레벨 변화를 나타내는 타이밍도이다.
도 10에서는 도 5의 메모리 셀 블록에서 메모리 셀들(C1~C4)에 도 7과 같이 데이터를 저장하고, 도 8에서와 같이 선택 워드라인들(WL1, WL3)과 인접 워드라인들(WL0, WL2)에 서로 다른 레벨의 승압 전압들(VPP1, VPP2)을 인가하는 경우의 타이밍도이다.
도 5 내지 도 8 및 도 10을 참조하면, 타이밍(t1) 이전에 워드라인들(WL0~WL3)은 제1 네거티브 레벨(VBB21)로 프리차지된다. 타이밍(t1)에 액티브 커맨드(ACT)에 응답하여 워드라인들(WL0~WL3)이 제1 승압 전압(VPP1) 레벨로 활성화되고 기입 명령(WR)에 응답하여 메모리 셀들(C1~C4)에 도 7과 같이 데이터가 저장된다. 타이밍(t2)에 프리차치 커맨드(PRE)에 응답하여 기입 동작이 종료되고, 워드라인들(WL0~WL3)은 제1 네거티브 레벨(VBB21)로 프리차지된다. 타이밍(t3)에 제1 테스트 모드(TM1)에 응답하여 선택 워드라인들(WL1, WL3)에는 제2 승압 전압(VPP2)이 인가되고 인접 워드라인들(WL0, WL2)에는 제1 승압 전압(VPP1)이 인가된다. 타이밍(t4)에 프리차지 커맨드(PRE)에 응답하여 워드라인들(WL0~WL3)이 제1 네거티브 레벨(VBB21)로 프리차지된다. 타이밍(t5)에 액티브 커맨드(ACT)에 응답하여 선택 워드라인들(WL1, WL3)에는 제1 승압 전압(VPP1)이 인가된다. 타이밍(t6)에 선택 워드라인들(WL1, WL3)에 연결된 메모리 셀들(C1, C4)로부터 독출 커맨드에 응답하여 데이터가 독출된다. 타이밍(t7)에 선택 워드라인들(WL1, WL3)은 프리차지 커맨드(PRE)에 응답하여 제1 네거티브 레벨(VBB21)로 프리차지된다. 구간 동안(t3~t4) 동안 선택 워드라인들(WL1, WL3)은 제2 승압 전압(VPP2)으로 구동되고, 인접 워드라인들(WL0, WL2)은 제2 승압 전압(VPP2)보다 높은 제1 승압 전압(VPP2)으로 구동된다. 따라서 선택 워드라인들(WL1, WL2)에 연결된 메모리 셀들(C1, C4)의 셀 트랜지스터(도 6참조)의 문턱 전압이 인접 워드라인들(WL0, WL2)의 레벨에 의하여 커플링 영향을 받을 수 있다. 커플링 영향에 의하여 저장된 데이터를 유지하지 못하는 메모리 셀은 독출 동작에 의하여 잠재적인 위크 셀로서 스크린될 수 있다.
도 10에서는 제1 테스트 모드(TM1)에서 선택 워드라인들(WL1, WL3)이 제2 승압 전압(VPP2)으로 구동되고 인접 워드라인들(WL0, WL2)이 제1 승압 전압(VPP1)으로 구동되는 경우의 타이밍도를 나타내었다. 하지만 제1 테스트 모드(TM1)에서 선택 워드라인들(WL1, WL3)이 제1 승압 전압(VPP1)으로 구동되고 인접 워드라인들(WL0, WL2)이 제2 승압 전압(VPP)으로 구동되는 경우에도 도 10의 타이밍도가 유사하게 적용될 수 있다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 테스트 방법에서 워드라인들에 서로 다른 레벨의 네거티브 전압이 인가되는 것을 나타낸다.
도 11을 참조하면, 제2 테스트 모드에서 선택 워드라인들(WL1, WL3)에는 제2 네거티브 전압(VBB22)이 인가될 수 있고, 인접 워드라인들(WL0, WL2)에는 제1 네거티브 전압(VBB21)이 인가될 수 있다. 여기서 제2 네거티브 전압(VBB22)의 레벨이 제1 네거티브 전압(VBB21)의 레벨보다 높을 수 있다.
도 12를 참조하면, 제2 테스트 모드에서 선택 워드라인들(WL1, WL3)에는 제1 네거티브 전압(VBB21)이 인가될 수 있고, 인접 워드라인들(WL0, WL2)에는 제2 네거티브 전압(VPP2)이 인가될 수 있다. 여기서 제2 네거티브 전압(VBB22)의 레벨이 제1 네거티브 전압(VBB21)의 레벨보다 높을 수 있다.
도 7에서와 같이 데이터가 셀들(C1~C4)에 저장되고, 도 11 또는 도 12에서와 같이 선택 워드라인들(WL1, WL3)과 인접 워드라인들(WL0, WL2)에 서로 다른 레벨의 네거티브 전압들(VBB21, VBB22)이 각각 인가되면, 선택 워드라인들(선택 워드라인들(WL1, WL3))에 연결된 메모리 셀들(C1, C4)의 셀 트랜지스터(도 6참조)의 문턱 전압이 인접 워드라인들(WL0, WL2)의 레벨에 의하여 커플링 영향을 받을 수 있다. 이 경우에, 인접 워드라인들(WL0, WL2)의 전압 레벨에 의하여 커플링 영향을 많이 받는 셀 트랜지스터를 포함하는 메모리 셀에서는 셀 커패시터(도 6 참조)로부터 셀 트랜지스터를 통한 서브 문턱 전압 누설이 발생하여 셀 커패시터에 저장된 데이터가 손상될 수 있다.
도 7과 같이 셀들(C1~C4)에 데이터를 저장하고, 도 11 또는 도 12와 같이 선택 워드라인들(WL1, WL3)과 인접 워드라인들(WL0, WL2)에 서로 다른 레벨의 네거티브 전압들(VBB21, VBB22)을 각각 인가한 후 선택 워드라인들(WL1, WL3)에 연결된 메모리 셀들(C1, C4)에 저장된 데이터를 독출하고 독출 결과에 따라 잠재적인 위크 셀(인접 워드라인들(WL0, WL2)의 전압 레벨에 의하여 커플링 영향을 많이 받는 셀 트랜지스터를 포함하는 메모리 셀)을 스크린할 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트하는 경우에 워드라인들의 레벨 변화를 나타내는 타이밍도이다.
도 13에서는 도 5의 메모리 셀 블록에서 메모리 셀들(C1~C4)에 도 7과 같이 데이터를 저장하고, 도 11에서와 같이 선택 워드라인들(WL1, WL3)과 인접 워드라인들(WL0, WL2)에 서로 다른 레벨의 네거티브 전압들(VBB21, VBB22)을 인가하는 경우의 타이밍도이다.
도 5 내지 도 7, 도 11 및 도 13을 참조하면, 타이밍(t1') 이전에 워드라인들(WL0~WL3)은 제1 네거티브 레벨(VBB21)로 프리차지된다. 타이밍(t1')에 액티브 커맨드(ACT)에 응답하여 워드라인들(WL0~WL3)이 제1 승압전압(VPP1) 레벨로 활성화되고 기입 명령(WR)에 응답하여 메모리 셀들(C1~C4)에 도 7과 같이 데이터가 저장된다. 타이밍(t2')에 프리차치 커맨드(PRE)에 응답하여 기입 동작이 종료되고, 워드라인들(WL0~WL3)은 제1 네거티브 레벨(VBB21)로 프리차지된다. 타이밍(t3')에 제2 테스트 모드(TM2)에 응답하여 선택 워드라인들(WL1, WL3)에는 제1 네거티브 전압(VBB21)이 인가되고 인접 워드라인들(WL0, WL2)에는 제2 네거티브 전압(VPP22)이 인가된다. 타이밍(t4')에 워드라인들(WL0~WL4)은 프리차지 커맨드(PRE)에 응답하여 제1 네거티브 전압(VBB21) 레벨로 프리차지된다. 타이밍(t5')에 액티브 커맨드(ACT)에 응답하여 선택 워드라인들(WL1, WL3)에는 제1 승압 전압(VPP1)이 인가된다. 타이밍(t6')에 선택 워드라인들(WL1, WL3)에는(WL0, WL2)에 연결된 메모리 셀들(C1, C4)로부터 독출 커맨드에 응답하여 데이터가 독출된다. 타이밍(t7')에 선택 워드라인들(WL1, WL3)은 프리차지 커맨드(PRE)에 응답하여 제1 네거티브 전압(VBB21)레벨 프리차지된다. 구간 동안(t3~t4) 동안 선택 워드라인들(WL1, WL3)은 제1 네거티브 전압(VBB21)으로 구동되고, 인접 워드라인들(WL0, WL2)은 제1 네거티브 전압(VBB21)보다 높은 제2 네거티브 전압(VBB22)으로 구동된다. 따라서 선택 워드라인들(WL1, WL2)에 연결된 메모리 셀들(C1, C4)의 셀 트랜지스터(도 6참조)의 문턱 전압이 인접 워드라인들(WL0, WL2)의 레벨에 의하여 커플링 영향을 받을 수 있다. 커플링 영향에 의하여 저장된 데이터를 유지하지 못하는 메모리 셀은 독출 동작에 의하여 잠재적인 위크 셀로서 스크린될 수 있다.
도 13에서는 제2 테스트 모드(TM2)에서 선택 워드라인들(WL1, WL3)이 제1 네거티브 전압(VBB21)으로 구동되고 인접 워드라인들(WL0, WL2)이 제2 네거티브 전압(VBB22)으로 구동되는 경우의 타이밍도를 나타내었다. 하지만 제2 테스트 모드(TM2)에서 선택 워드라인들(WL1, WL3)이 제2 네거티브 전압(VBB22)으로 구동되고 인접 워드라인들(WL0, WL2)이 제1 네거티브 전압(VBB21)으로 구동되는 경우에도 도 13의 타이밍도가 유사하게 적용될 수 있다.
도 1 내지 도 13에서 적어도 하나의 선택 워드라인은 복수의 홀수 워드라인들을 포함할 수 있고 인접 워드라인들은 복수의 짝수 워드라인들을 포함할 수 있다. 다른 실시예에서는 적어도 하나의 선택 워드라인은 복수의 짝수 워드라인들을 포함할 수 있고 인접 워드라인들은 복수의 홀수 워드라인들을 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법을 나타내는 플로우 차트이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법에서는 메모리 셀 블록에 포함되며 복수의 워드라인들과 비트라인 쌍에 연결되는 메모리 셀들에 데이터를 기입한다(S210).
상기 복수의 워드라인들 중 적어도 하나의 워드라인을 선택하여 상기 선택된 선택 워드라인을 비활성화시키는 동안에 상기 선택된 워드라인에 인접한 적어도 하나의 인접 워드라인을 반복적으로 활성화 및 비활성화시킨다(S220). 이 때, 인접 워드라인을 비활성화시킬 때, 인접 워드라인에 인가되는 전압은 상기 비활성화된 선택 워드라인에 인가되는 전압과는 다른 레벨을 가질 수 있다. 즉, 선택 워드라인에는 제1 네거티브 전압(VBB21)이 인가될 수 있고, 인접 워드라인을 비활성화시킬 때에 인접 워드라인에는 제1 네거티브 전압보다 높은 레벨의 제2 네거티브 전압(VBB22)이 인가될 수 있다.
이렇게 메모리 셀들에 데이터가 기입된 후 선택 워드라인을 비활성화시키고 인접 워드라인을 반복적으로 활성화 및 비활성화시키게 되면, 선택 워드라인에 연결된 메모리 셀들의 셀 트랜지스터들의 문턱 전압의 인접한 워드라인의 전압 레벨의 변화에 따라서 영향을 받아 선택 워드라인에 연결된 메모리 셀들의 셀 트랜지스터들의 문턱 전압의 레벨의 하강할 수 있다. 이렇게 선택 워드라인에 연결된 메모리 셀들의 셀 트랜지스터들의 문턱 전압의 레벨의 하강하면 셀 트랜지스터에 연결된 셀 커패시터에 저장된 전하가 누출되어 데이터 독출시 데이터 페일이 발생할 수 있다.
선택 워드라인을 비활성화시키고 인접 워드라인을 반복적으로 활성화 및 비활성화시킨 후에, 선택 워드라인에 연결된 메모리 셀들의 데이터를 독출하여 데이터 페일이 발생한 메모리 셀들을 스크린할 수 있다(S230).
도 15는 본 발명의 일 실시예에 따른 도 14의 단계(S210)를 보다 상세히 나타내는 플로우차트이다.
도 15를 참조하면, 메모리 셀들에 데이터를 기입하기 위하여 선택 워드라인에 연결된 메모리 셀들에 하이 레벨의 데이터(즉 데이터 "1")를 기입하고(S211), 인접 워드라인들에 연결된 메모리 셀들에 로우 레벨의 데이터(즉 데이터 "0")를 기입한다(S213).
도 16은 도 15의 테스트 방법이 도 5의 반도체 메모리 장치에 적용되는 것을 나타낸다.
도 16을 참조하면, 도 5의 메모리 셀 블록의 일 예가 도시되어 있는데, 메모리 셀 블록은 복수의 워드라인들(WL0~WL3), 비트라인(BL)과 상보 비트라인(BLB)으로 구성되는 비트라인 페어 및 복수의 액티브 영역들(113, 114, 115)을 포함한다. 도 15의 테스트 방법에서는 선택 워드라인(WL1)에 연결된 메모리 셀(C1)에는 데이터 "1"을 기입하고 인접 워드라인(WL2)에 연결된 메모리 셀(C2)에는 데이터 "0"을 기입한다. 워드라인들(WL0, WL3)에 연결된 셀들(C3, C4) 각각에도 데이터 "0"과 데이터 "1"이 기입될 수 있다. 메모리 셀들에 데이터가 기입된 후에 선택 워드라인(WL1)과 워드라인들(WL0, WL3)은 제1 네거티브 전압(VBB21)으로 프리차지하여 비활성화시킨다. 인접 워드라인(WL2)에는 제1 승압 전압(VPP1)과 제2 네거티브 전압(VBB22)을 반복적으로 인가하여 인접 워드라인(WL2)을 반복적으로 활성화 및 비활성화시킨다. 인접 워드라인(WL2)을 반복적으로 활성화 및 비활성화시킴에 따라 선택 워드라인(WL1)에 연결된 메모리 셀(C1)의 셀 트랜지스터는 디스터번스 영향을 받게 되고, 셀 트랜지스터의 문턱 전압의 레벨이 낮아질 수 있다. 이후에 선택 워드라인(WL1)을 활성화시켜 메모리 셀(C1)에 저장된 데이터를 독출하여 데이터 페일을 스크린할 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 플로우차트이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 메모리 셀 블록에 포함되며 복수의 워드라인들과 비트라인 쌍에 연결되는 메모리 셀들에 데이터를 기입하기 위하여 상기 복수의 워드라인들을 제1 네거티브 전압(VBB21)으로 프리차지한다(S310). 액티브 커맨드에 응답하여 상기 복수의 워드라인들 중 하나를 선택한다(S320). 즉 선택된 워드라인에 제1 승압 전압(VPP1)을 인가하여 선택된 워드라인을 활성화시킨다. 상기 선택된 워드라인에 제1 승압 전압(VPP1)이 인가되는 동안에 상기 선택된 워드라인에 인접한 적어도 하나의 인접 워드라인에 상기 제1 네거티브 전압(VBB21)과는 다른 레벨의 제2 네거티브 전압(VBB22)을 인가한다(S330). 상기 선택된 워드라인에 연결된 메모리 셀들에 데이터를 기입한다(S340).
도 17의 반도체 메모리 장치의 동작 방법에서는 반도체 메모리 장치에 포함된 메모리 셀들에 데이터 기입 동작이 수행되는 경우에, 기입 동작이 수행될 페이지인 선택된 워드라인이 활성화되는 동안에 선택된 워드라인에 인접한 인접 워드라인들의 전압 레벨을 다른 워드라인들의 프리차지 전압 레벨보다 높게 하여 데이터 기입 동작을 용이하게 할 수 있다. 메모리 셀들에 데이터 기입 동작이 수행되는 경우, 데이터 기입을 방해하는 것은 메모리 셀들 각각의 셀 트랜지스터의 문턱 전압이다. 일반적으로 셀 트랜지스터의 문턱 전압은 인접 워드라인의 전압 레벨이 낮을수록 증가하는 경향이 있다. 따라서 도 17의 반도체 메모리 장치의 동작 방법에서와 같이 데이터 기입 동작이 수행될 페이지에 해당하는 선택 워드라인에 인접한 인접 워드라인들의 전압을 다른 워드라인들의 프리차지 전압보다 높게 하면 선택 워드라인에 연결된 메모리 셀들에 대한 기입 동작을 보다 용이하게 수행할 수 있다.
도 18a 및 18b는 도 17의 동작 방법이 도 5의 반도체 메모리 장치에 적용되는 것을 나타낸다.
도 18a 및 도 18b를 참조하면, 도 5의 메모리 셀 블록의 일 예가 도시되어 있는데, 메모리 셀 블록은 복수의 워드라인들(WL0~WL3), 비트라인(BL)과 상보 비트라인(BLB)으로 구성되는 비트라인 페어 및 복수의 액티브 영역들(113, 114, 115) 및 메모리 셀들(C1~C4)을 포함한다.
도 17의 반도체 메모리 장치의 동작 방법에서는 도 18a에서와 같이 먼저 워드라인들(WL0~WL3)을 제1 네거티브 전압(VBB21)으로 프리차지한다.
다음에 도 18b에서와 같이 워드라인(WL1)에 제1 승압 전압(VPP1)을 인가하여 워드라인(WL1)을 활성화하여 워드라인(WL1)을 선택한다. 워드라인(WL1)에 제1 승압 전압(VPP1)이 인가되는 동안 워드라인(WL1)에 인접한 워드라인(WL2)에는 다른 워드라인(WL0, WL3)에 인가되는 프리차지 전압(VBB21)과는 다른 제2 네거티브 전압(VBB22)을 인가한다. 여기서 제2 네거티브 전압(VBB22)의 레벨은 제1 네거티브 전압(VBB21)의 레벨보다 높을 수 있다. 워드라인(WL1)에 연결된 메모리 셀(C1)에 데이터를 기입한다. 이와 같이 워드라인(WL1)에 연결됨 메모리 셀들에 데이터를 기입하는 경우 인접 워드라인(WL2)의 프리차지 전압을 상승시킴으로써 데이터 기입 동작을 용이하게 수행할 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 19를 참조하면, 반도체 메모리 장치(200)는 워드라인 제어부(210), 적어도 하나의 메모리 셀 블록(240), 승압 전압 생성부(VPP GENERATOR, 220), 네거티브 전압 생성부(VBB GENERATOR, 230), 복수의 서브 워드라인 드라이버들(300), 스위칭부들(250, 260) 및 모드 제어부(270)를 포함하여 구성될 수 있다.
적어도 하나의 메모리 셀 블록(240)은 데이터를 저장하며 복수의 워드라인들(WLi)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 승압 전압 생성부(220)는 서로 다른 레벨의 제1 및 제2 승압 전압(VPP1, VPP2)을 생성하여 제1 스위칭부(250)에 제공한다. 네거티브 전압 생성부(230)는 서로 다른 레벨의 제1 및 제2 네거티브 전압(VBB21, VBB22)을 생성하여 제2 스위칭부(260)에 제공한다. 제1 스위칭부(250)는 제1 선택 신호(SEL1) 및 제1 상보 선택 신호(SEL1B)에 응답하여 제1 및 제2 승압 전압(VPP1, VPP2)중 하나를 서브워드라인 드라이버(300)에 제공한다. 제2 스위칭부(270)는 제2 선택 신호(SEL2) 및 제2 상보 선택 신호(SEL2B)에 응답하여 제1 및 제2 네거티브 전압(VBB21, VBB22)중 하나를 서브워드라인 드라이버(300)에 제공한다.
제1 스위칭부(250)는 제1 선택 신호(SEL1)에 응답하여 제1 승압전압(VPP1)을 서브워드라인 드라이버(300)에 선택적으로 제공하는 피모스 트랜지스터(251) 및 제1 상보 선택 신호(SEL1B)에 응답하여 제2 승압전압(VPP2)을 서브워드라인 드라이버(300)에 선택적으로 제공하는 엔모스 트랜지스터(252)로 구성될 수 있다. 제2 스위칭부(270)는 제2 선택 신호(SEL2)에 응답하여 제1 네거티브 전압(VBB21)을 서브워드라인 드라이버(300)에 선택적으로 제공하는 피모스 트랜지스터(261) 및 제2 상보 선택 신호(SEL2B)에 응답하여 제2 네거티브 전압(VBB22)을 서브워드라인 드라이버(300)에 선택적으로 제공하는 엔모스 트랜지스터(262)로 구성될 수 있다.
워드라인 제어부(210)는 디코딩된 로우 어드레스 신호(DRA)에 응답하여 서브워드라인 드라이버(300)를 제어하기 위한 제1 및 제2 워드라인 인에이블 제어신호들(PXi, PXiB)을 생성하여 서브워드라인 드라이버(300)에 제공한다. 모드 제어부(270)는 제1 및 제2 테스트 모드신호(TM1, TM2)에 응답하여 제1 및 제2 스위칭부들(250, 260)을 제어하기 위한 제1 선택 신호(SEL1) 및 제1 상보 선택 신호(SEL1B) 및 제2 선택 신호(SEL2) 및 제2 상보 선택 신호(SEL2B)를 발생한다.
도 19의 반도체 메모리 장치(200)에서 서브 워드라인 드라이버(240)는 메모리 셀 블록(240)에 포함되는 워드라인들(WLi)의 수만큼 구비될 수 있다. 또한 도 19에서 제1 테스트 모드 신호(TM1)가 활성화되고, 제2 테스트 모드 신호(TM2)가 비활성화되면, 모드 제어부(270)는 도 1 내지 도 2b에 따른 테스트가 수행되도록 제1 선택 신호(SEL1) 및 제1 상보 선택 신호(SEL1B)를 제1 스위칭부(250)에 제공할 수 있다. 또한 제1 테스트 모드(TM1)가 비활성화되고, 제2 테스트 모드 신호(TM2)가 활성화되면, 모드 제어부(270)는 도 1, 도 3a 및 도 3b에 따른 테스트가 수행되도록 제2 선택 신호(SEL2) 및 제2 상보 선택 신호(SEL2B)를 제2 스위칭부(260)에 제공할 수 있다. 또한 제1 테스트 모드 신호(TM1)와 제2 테스트 모드 신호(TM2)가 동시에 비활성되는 노멀 모드에서는 모드 제어부(270)는 도 17 내지 도 18a의 기입 동작이 수행되도록 제1 선택 신호(SEL1) 및 제1 상보 선택 신호(SEL1B)를 제1 스위칭부(250)에 제공하고 제2 선택 신호(SEL2) 및 제2 상보 선택 신호(SEL2B)를 제2 스위칭부(260)에 제공할 수 있다.
도 20은 본 발명의 일 실시예에 따른 도 19의 승압 전압 생성부의 구성을 나타내는 블록도이다.
도 20을 참조하면, 승압 전압 생성부(220)는 감지기(221), 발진기(222), 차지 펌프(223) 및 전압 분배부(224)를 포함할 수 있다.
감지기(221)는 제1 및 제2 승압 전압들(VPP1, VPP2)을 생성하기 위한 전압 레벨을 감지한다. 발진기(222)는 감지기(221)의 감지된 전압 레벨에 응답하여 동작하며 감지된 전압 레벨과 상보적 관계에 있는 펄스 신호들을 발생한다. 차지 펌프(223)는 상기 발진기(222)의 펄스 신호들에 응답하여 펌핑 동작을 수행하여 제1 승압 전압(VPP1)을 생성한다. 전압 분배부(224)는 제1 승압 전압(VPP1)이 출력되는 출력 노드(NO1)와 접지 전압 사이에 직렬 연결되는 제1 및 제2 저항(R1, R2)을 포함하고, 제1 승압 전압(VPP1)을 전압-분배하여 제2 승압 전압(VPP2)을 제공한다.
도 21은 본 발명의 일 실시예에 따른 도 19의 네거티브 전압 생성부의 구성을 나타내는 블록도이다.
도 21을 참조하면, 네거티브 전압 생성부(230)는 감지기(231), 발진기(232), 네거티브 차지 펌프(233) 및 전압 분배부(234)를 포함할 수 있다.
감지기(231)는 제1 및 제2 네거티브 전압들(VBB21, VBB22)을 생성하기 위한 전압 레벨을 감지한다. 발진기(232)는 감지기(231)의 감지된 전압 레벨에 응답하여 동작하며 감지된 전압 레벨과 상보적 관계에 있는 펄스 신호들을 발생한다. 네거티브 차지 펌프(233)는 상기 발진기(232)의 펄스 신호들에 응답하여 펌핑 동작을 수행하여 제1 네거티브 전압(VBB21)을 생성한다. 전압 분배부(234)는 제1 네거티브 전압(VBB21)이 출력되는 출력 노드(NO2)와 접지 전압 사이에 직렬 연결되는 제3 및 제4 저항(R3, R4)을 포함하고, 제1 네거티브 전압(VBB21)을 전압-분배하여 제2 네거티브 전압(VBB22)을 제공한다.
도 22는 본 발명의 일 실시예에 따른 도 19의 서브 워드라인 드라이버의 구성을 나타내는 회로도이다.
도 22를 참조하면, 서브 워드라인 드라이버(300)는 인버터(310), 피모스 트랜지스터들(320, 331), 엔모스 트랜지스터들(332, 333)을 포함할 수 있다. 피모스 트랜지스터(320)는 승압 단자(VPN)에 연결되는 소스, 인버터(310)의 출력을 인가받는 게이트 및 승압 노드(NO3)에 연결되는 드레인을 구비할 수 있다. 피모스 트랜지스터(331)는 승압 노드(NO3)에 연결되는 소스, 워드라인 인에이블 신호(NEWiB)를 인가받는 게이트 및 인에이블 노드(NO4)에 연결되는 드레인을 구비한다. 엔모스 트랜지스터(332)는 인에이블 노드(NO4)에 연결되는 드레인, 워드라인 인에이블 신호(NEWiB)를 인가받는 게이트 및 네거티브 전압 단자(VBN)에 연결되는 소스를 구비한다. 엔모스 트랜지스터(333)는 인에이블 노드(NO4)에 연결되는 드레인, 제2 워드라인 인에이블 제어 신호(PXiB)를 인가받는 게이트 및 네거티브 전압 단자(VBN)에 연결되는 소스를 구비한다. 승압 단자(VPN)에는 동작 모드에 따라 제1 승압 전압(VPP1) 및 제2 승압 전압(VPP2) 중 하나(이하 승압 전압)가 제공되고, 네거티브 단자(VBN)에는 동작 모드에 따라 제1 네거티브 전압(VBB21) 및 제2 네거티브 전압(VBB22) 중 하나(이하 네거티브 전압)가 제공될 수 있다.
피모스 트랜지스터(320)는 승압 단자(VPN)에 인가되는 승압 전압을 제1 워드라인 인에이블 제어 신호(PXi)에 응답하여 승압 노드(NO3)에 전달한다. 피모스 트랜지스터(331)는 워드라인 인에이블 신호(NEWiB)에 응답하여 인에이블 노드(NO4)에 연결되는 해당 워드라인(WLi)을 승압 전압 레벨로 인에이블시킨다. 엔모스 트랜지스터(332)는 워드라인 인에이블 신호(NEWiB)에 응답하여 네거티브 전압 단자(VBN)에 인가되는 네거티브 전압을 인에이블 노드(NO4)에 전달하고, 엔모스 트랜지스터(333)는 제2 워드라인 인에이블 제어신호(PXiB)에 응답하여 인에이블 노드(NO4)에 연결되는 해당 워드라인(WLi)을 네거티브 전압 레벨로 디스에이블시킨다.
도 23은 본 발명의 일 실시예에 따른 도 21의 반도체 메모리 장치의 워드라인의 천이를 나타내는 타이밍도이다.
도 21 내지 도 23을 참조하면, 제1 워드라인 인에이블 신호(PXi)는 초기에 로우 레벨을 유지하였다가 로우 어드레스 해당 워드라인(WLi)을 인에이블하고자 하는 경우에 타이밍(t21, t23)에 하이 레벨(VCC)로 천이되고, 다른 워드라인을 활성화하게 되면 타이밍(t22, t23)에 로우 레벨(VSS)로 천이된다.
승압 노드 전압 신호(PXiD)는 초기에 로우 레벨을 유지하다가 제1 워드라인 인에이블 제어 신호(PXi)가 타이밍(t21, t23)에서 하이 레벨, 타이밍(t22, t24)에 로우 레벨로 천이되면, 각각 승압 전압 레벨 및 접지 전압 레벨(VSS)로 천이된다.
워드라인 인에이블 신호(NEWiB)는 초기에 하이 레벨(VCC)을 유지하여 해?? 워드라인(WLi)을 네거티브 전압 레벨로 디스에이블시킨 후에 해당 워드라인(WLi)을 활성화하고자 하는 경우에 시점(t21, t23)에서 로우 레벨로 천이되고, 다른 워드라인을 활성화하고자 하는 경우에 시점(t22, t24)에서 하이 레벨(VCC)로 천이된다.
제2 워드라인 인에이블 제어 신호(PXiB)는 초기에 하이 레벨을 유지하여 해당 워드라인(WLi)을 네거티브 전압 레벨로 디스에이블 시켰다고 로우 어드레스 해당 워드라인(WLi)을 인에이블하고자 하는 경우에 타이밍(t21, t23)에 로우 레벨(VSS)로 천이되고, 다른 워드라인을 활성화하게 되면 타이밍(t22, t23)에 하이 레벨(VCC)로 천이된다.
해당 워드라인(WLi)은 초기에 제2 워드라인 인에이블 신호(PXiB)에 응답하여 네거티브 레벨로 유지되었다가 타이밍(t21, t23)에 워드라인 인에이블 제어 신호(NEWiB)가 로우 레벨(VSS)로 천이되면, 승압 노드 전압 신호(PXiD)가 일정 시간 지연되어 전달되고, 다른 워드라인이 활성화되는 타이밍(t22, t24)에서 워드라인 인에이블 신호(NEWiB)가 하이 레벨(VCC)로 천이되면, 제2 워드라인 인에이블 제어 신호(PXiB)에 응답하여 네거티브 레벨로 비활성화된다.
따라서 본 발명의 일 실시예에 따른 서브 워드라인 구동 회로(300)는 동작 모드에 따라서 해당 워드라인(WLi)을 제1 승압 전압(VPP1) 및 제2 승압 전압(VPP2) 중 하나로 활성화시키거나 제1 네거티브 전압(VBB21) 및 제2 네거티브 전압(VBB22) 중 하나로 비활성화시킬 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 24를 참조하면, 반도체 메모리 장치(700)는 메모리 코어(710), 로컬 감지 증폭기(720), 입출력 감지 증폭기(730) 및 입출력 버퍼(740)를 포함한다.
메모리 코어(710)는 도 5의 메모리 코어(10)를 포함하여 테스트 모드에서는 선택 워드라인과 선택 워드라인에 인접한 인접 워드라인을 서로 다른 전압 레벨로 구동하여 잠재적인 위크 셀을 스크린하고, 노멀 모드에서는 선택 워드라인에 연결된 메모리 셀들의 기입 동작시 인접 워드라인의 프리차지 전압을 상승시켜 기입 동작을 보다 수월하게 수행할 수 있다.
로컬 감지 증폭기(720)는 로컬 입출력 라인쌍(LIO, LIOB)의 전압신호를 증폭하여 글로벌 입출력 라인쌍(GIO, GIOB)에 제공한다. 입출력 감지 증폭기(730)는 글로벌 입출력 라인쌍(GIO, GIOB)의 전압신호를 증폭한다. 입출력 버퍼(740)는 입출력 감지 증폭기(730)의 출력을 버퍼링하여 출력하거나 입력 데이터(DIN)를 버퍼링한다. 입출력 버퍼(740)의 출력은 출력 패드(미도시)를 통하여 반도체 메모리 장치의 외부로 제공된다.
도 24의 반도체 메모리 장치(700)에는 도 19의 워드라인 제어부(210), 적어도 하나의 메모리 셀 블록(240), 승압 전압 생성부(VPP GENERATOR, 220), 네거티브 전압 생성부(VBB GENERATOR, 230), 스위칭부들(250, 260) 및 모드 제어부(270)를 더 포함할 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 25를 참조하면, 메모리 모듈(800)은 복수의 반도체 메모리 장치들(700)을 포함할 수 있다. 실시예에 따라, 메모리 모듈(800)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line Memory Module), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line Memory Module) 또는 다른 메모리 모듈일 수 있다.
메모리 모듈(800)은 메모리 컨트롤러로부터 복수의 신호선들을 통하여 커맨드, 어드레스, 및 데이터를 수신하고, 상기 커맨드, 어드레스, 및 데이터를 버퍼링하여 반도체 메모리 장치들(700)에 제공하는 버퍼(810)를 더 포함할 수 있다.
버퍼(810)와 반도체 메모리 장치들(700) 사이의 데이터 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(810)와 반도체 메모리 장치들(700) 사이의 커맨드/어드레스 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 버퍼(810)가 상기 커맨드, 어드레스, 및 데이터를 모두 버퍼링하므로, 메모리 컨트롤러는 버퍼(810)의 로드만을 구동함으로써 메모리 모듈(800)과 인터페이스 할 수 있다. 이에 따라, 메모리 모듈(800)은 보다 많은 수의 메모리 장치들 및 메모리 랭크들을 포함할 수 있고, 메모리 시스템은 보다 많은 수의 메모리 모듈들을 포함할 수 있다.
반도체 메모리 장치들(700)은 도 5의 메모리 코어(10)를 포함하여 테스트 모드에서는 선택 워드라인과 선택 워드라인에 인접한 인접 워드라인을 서로 다른 전압 레벨로 구동하여 잠재적인 위크 셀을 스크린하고, 노멀 모드에서는 선택 워드라인에 연결된 메모리 셀들의 기입 동작시 인접 워드라인의 프리차지 전압을 상승시켜 기입 동작을 보다 수월하게 수행할 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 26을 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 사용자 인퍼페이스(930), 비휘발성 메모리 장치(940), 반도체 메모리 장치(950) 및 파워 서플라이(960)를 포함한다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1420)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
반도체 메모리 장치(950)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 반도체 메모리 장치(950)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 반도체 메모리 장치(950)는 도 5의 메모리 코어(10)를 포함하여 테스트 모드에서는 선택 워드라인과 선택 워드라인에 인접한 인접 워드라인을 서로 다른 전압 레벨로 구동하여 잠재적인 위크 셀을 스크린하고, 노멀 모드에서는 선택 워드라인에 연결된 메모리 셀들의 기입 동작시 인접 워드라인의 프리차지 전압을 상승시켜 기입 동작을 보다 수월하게 수행할 수 있다.
비휘발성 메모리 장치(950)는 모바일 시스템(1400)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(950)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(930)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(900)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 27을 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 14에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1120)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들은 도 5의 메모리 코어(10)를 포함하여 테스트 모드에서는 선택 워드라인과 선택 워드라인에 인접한 인접 워드라인을 서로 다른 전압 레벨로 구동하여 잠재적인 위크 셀을 스크린하고, 노멀 모드에서는 선택 워드라인에 연결된 메모리 셀들의 기입 동작시 인접 워드라인의 프리차지 전압을 상승시켜 기입 동작을 보다 수월하게 수행할 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1110)에 연결될 수 있다. 예를 들어, 입출력 허브(112a0)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 14에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(112a0)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(112a0)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1120)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(112a0)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1130)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(113a0)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명의 실시예들에 따르면, 웨이퍼 레벨의 테스트 모드에서는 선택 워드라인과 선택 워드라인에 인접한 인접 워드라인을 서로 다른 전압 레벨로 구동하여 잠재적인 위크 셀을 스크린하여 제조 수율을 높일 수 있고, 노멀 모드에서는 선택 워드라인에 연결된 메모리 셀들의 기입 동작시 인접 워드라인의 프리차지 전압을 상승시켜 기입 동작을 보다 수월하게 수행할 수 있다.
본 발명의 실시예들은 반도체 메모리 장치의 다양한 테스트 및 다양한 메모리 장치에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다. 상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 복수의 워드라인들에 연결되는 메모리 셀 블록의 메모리 셀들에 데이터를 기입하는 단계;
    상기 복수의 워드라인들 적어도 하나의 선택 워드라인과 상기 선택된 워드라인에 인접한 적어도 두 개의 인접 워드라인들에 서로 다른 레벨의 구동 전압들을 각각 인가하는 단계; 및
    상기 적어도 하나의 선택된 워드라인에 연결된 선택된 메모리 셀들의 데이터를 독출하여 데이터 페일을 스크린하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  2. 제1항에 있어서, 상기 서로 다른 레벨의 구동 전압을 인가하는 단계는,
    상기 적어도 하나의 선택 워드라인에 제1 승압 전압을 인가하는 단계; 및
    상기 적어도 두개의 인접 워드라인들에 제2 승압 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  3. 제2항에 있어서, 상기 제1 승압 전압의 레벨은 상기 제2 승압 전압의 레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  4. 제1항에 있어서, 상기 서로 다른 레벨의 구동 전압을 인가하는 단계는,
    상기 적어도 하나의 선택 워드라인에 제2 승압 전압을 인가하는 단계; 및
    상기 적어도 두개의 인접 워드라인들에 제1 승압 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  5. 제4항에 있어서, 상기 제1 승압 전압의 레벨은 상기 제2 승압 전압의 레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  6. 제1항에 있어서, 상기 서로 다른 레벨의 구동 전압을 인가하는 단계는
    상기 적어도 하나의 선택 워드라인에 제1 네거티브 전압을 인가하는 단계; 및
    상기 적어도 두개의 인접 워드라인들에 제2 네거티브 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  7. 제6항에 있어서, 상기 제1 네거티브 전압의 레벨은 상기 제2 네거티브 전압의 레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  8. 제1항에 있어서, 상기 서로 다른 레벨의 구동 전압을 인가하는 단계는,
    상기 적어도 하나의 선택 워드라인에 제2 네거티브 전압을 인가하는 단계; 및
    상기 적어도 두개의 인접 워드라인들에 제1 네거티브 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  9. 제8항에 있어서, 상기 제1 네거티브 전압의 레벨은 상기 제2 네거티브 전압의 레벨보다 낮은 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  10. 제1항에 있어서, 상기 데이터를 기입하는 단계는,
    상기 적어도 하나의 선택 워드라인에 연결된 선택된 메모리 셀들에 하이 레벨의 데이터를 기입하는 단계; 및
    상기 적어도 두 개의 인접 워드라인에 연결된 메모리 셀들에 로우 레벨의 데이터를 기입하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  11. 제1항에 있어서,
    상기 적어도 하나의 선택된 워드라인은 복수의 홀수 워드라인들을 포함하고,
    상기 적어도 두개의 인접 워드라인들은 상기 홀수 워드라인들에 인접한 복수의 짝수 워드라인들을 포함하고,
    상기 테스트는 웨이퍼 레벨에서 수행되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  12. 복수의 워드라인들에 연결되는 메모리 셀 블록의 메모리 셀들에 데이터를 기입하는 단계;
    상기 복수의 워드라인들 적어도 하나의 선택 워드라인을 비활성화시키는 동안에 상기 적어도 하나의 선택 워드라인에 인접한 적어도 하나의 인접 워드라인을 반복적으로 활성화 및 비활성화하는 단계; 및
    상기 적어도 하나의 선택 워드라인에 연결된 셀의 데이터를 독출하여 데이터 페일을 스크린하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  13. 제12항에 있어서, 상기 데이터를 기입하는 단계는,
    상기 적어도 하나의 선택 워드라인에 연결된 선택된 메모리 셀들에 하이 레벨의 데이터를 기입하는 단계; 및
    상기 적어도 하나의 인접 워드라인에 연결된 메모리 셀들에 로우 레벨의 데이터를 기입하는 단계를 포함하고,
    상기 인접한 워드라인이 비활성화될 때의 전압 레벨은 상기 선택 워드라인의 비활성화전압 레벨보다 낮은 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  14. 복수의 워드라인들을 제1 네거티브 전압으로 프리차지하는 단계;
    액티브 커맨드에 응답하여 상기 복수의 워드라인들 중 하나를 선택하는 단계;
    상기 선택된 워드라인에 인접한 적어도 하나의 워드라인에 상기 제1 네거티브 전압과는 다른 제2 네거티브 전압을 인가하는 단계; 및
    상기 선택된 워드라인에 연결된 메모리 셀들에 데이터를 기입하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제14항에 있어서, 상기 제1 네거티브 전압의 레벨은 상기 제2 네거티브 전압의 레벨보다 낮은 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  16. 데이터를 저장하며 복수의 워드라인들에 연결되는 복수의 메모리 셀들을 구비하는 메모리 셀 블록;
    서로 다른 레벨의 제1 및 제2 승압 전압을 생성하는 승압전압 생성부;
    서로 다른 레벨의 제1 및 제2 네거티브 전압을 생성하는 네거티브 전압 생성부;
    동작 모드에 따라 상기 워드라인들에 서로 다른 레벨의 구동 전압을 선택적으로 인가하는 복수의 서브 워드라인 드라이버들;
    상기 동작 모드에 따라 상기 제1 및 제2 승압 전압 및 상기 제1 및 제2 네거티브 전압을 상기 서브워드라인 드라이브들에 선택적으로 제공하는 복수의 스위칭부를 포함하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 동작 모드가 제1 테스트 모드인 경우에 상기 서브워드라인 드라이버들은 상기 복수의 워드라인들 중 적어도 하나의 선택 워드라인에는 상기 제1 승압 전압을 인가하고 상기 적어도 하나의 선택 워드라인에 인접한 적어도 두 개의 인접 워드라인들에는 상기 제2 승압 전압을 인가하고,
    상기 제2 승압 전압 레벨은 상기 제1 승압 전압의 레벨보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서,
    상기 동작 모드가 제2 테스트 모드인 경우에 상기 서브워드라인 드라이버들은 상기 복수의 워드라인들 중 적어도 하나의 선택 워드라인에는 상기 제1 네거티브 전압을 인가하고 상기 적어도 하나의 선택 워드라인에 인접한 적어도 두 개의 인접 워드라인들에는 상기 제2 네거티브 전압을 인가하고,
    상기 제2 네거티브 전압의 레벨은 상기 제1 네거티브 전압의 레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  19. 제16항에 있어서,
    상기 동작 모드가 노멀 모드이고 상기 복수의 워드라인들 중 적어도 하나의 선택된 워드라인에 연결된 메모리 셀들에 데이터를 기입하는 경우에,
    상기 복수의 서브워드라인 드라이버들은 상기 적어도 하나의 선택 워드라인을 상기 제1 승압 전압 레벨로 구동시킴과 동시에 상기 적어도 하나의 선택 워드라인에 인접한 적어도 두 개의 워드라인들을 상기 제2 네거티브 전압 레벨로 구동시켜 상기 적어도 하나의 선택된 워드라인에 연결된 메모리 셀들에 데이터를 기입하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 데이터가 기입되는 동안에 상기 적어도 하나의 선택 워드라인과 적어도 두 개의 인접 워드라인을 제외한 나머지 워드라인들은 상기 제1 네거티브 전압으로 구동되고,
    상기 제1 네거티브 전압의 레벨은 상기 제2 네거티브 전압의 레벨보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
KR1020130019563A 2013-02-25 2013-02-25 반도체 메모리 장치, 이의 테스트 방법 및 동작 방법 KR20140106770A (ko)

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