JP2015026836A - 半導体アセンブリおよび製造方法 - Google Patents

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Abstract

【課題】保護回路を備えたＧａＮモノリシック集積型半導体アセンブリ及びその製造方法を提供する。【解決手段】半導体アセンブリ１００は、シリコン（Ｓｉ）を含む基板１１０を含み、窒化ガリウム（ＧａＮ）半導体デバイス１２０が基板上に製作される。半導体アセンブリ１００は、基板１１０内にまたは基板１１０上に製作された少なくとも１つの過渡電圧サプレッサ（ＴＶＳ）構造１３０をさらに含み、ＴＶＳ構造１３０は、ＧａＮ半導体デバイス１２０と電気的に接触する。ＴＶＳ構造１３０は、ＧａＮ半導体デバイス１２０の両端に印加される電圧がしきい値電圧よりも大きいときに、パンチスルーモード、アバランシェモード、またはこれらの組合せで動作するように構成される。【選択図】図１

Description

本発明は、一般に窒化ガリウム（ＧａＮ）系半導体デバイスの過電圧保護に関し、より詳細には、ＧａＮ系トランジスタの過電圧保護に関する。
電界効果型トランジスタ（ＦＥＴ）、特に高電子移動度電界効果型トランジスタ（ＨＥＭＴ）などのＧａＮ半導体デバイスは、医療、防衛、航空、等の産業にわたって用途が見出されている。しかしながら、ＧａＮデバイスは、回路内の過渡的な事象および静電気放電（ＥＳＤ）に起因する電気的な過ストレスの影響を受け易い。電気的なストレスは、デバイスの劣化および最終的には破壊的な故障をもたらすことがあるデバイス内のアバランシェング（ａｖａｌａｎｃｈｉｎｇ）を引き起こすことがある。ＧａＮスイッチがいくつかの利点を有する一方で、（持続可能なアバランシェングが欠けることによる）この安全性の考慮事項のために、ＧａＮスイッチを高速スイッチングシステムおよびパワー電子システムにおいて広範囲わたり展開することが妨げられている。
ＧａＮ系デバイス、特にトランジスタは、結晶内の欠陥のために持続したアバランシェを実際に示すことが不可能であった。シリコン（Ｓｉ）、サファイア、炭化ケイ素（ＳｉＣ）または他の材料などの異種基板上でＧａＮ材料が成長することから生じる欠陥は、高密度に（平方センチメートル当たり１０００個よりも多く）観測され、ＧａＮ材料が安定なアバランシェ条件を維持できないことにつながり、物理的にそして不可逆的にＧａＮ材料を劣化させることにつながる。
したがって、アバランシェ条件を妨げるためにＧａＮデバイスを過電圧から保護する必要性がある。さらに、（摂氏１５０度よりも高い）高温動作中に、ＧａＮデバイスの過電圧保護を提供することが望ましいことがある。
米国特許出願公開第２０１３／０１０５８１６号明細書
本技術の一態様は、モノリシック集積型半導体アセンブリを対象とする。本半導体アセンブリは、Ｓｉを含む基板と、基板上に製作されたＧａＮ半導体デバイスとを含む。本半導体アセンブリは、基板内にまたは基板上に製作された少なくとも１つの過渡電圧サプレッサ（ＴＶＳ）構造をさらに含み、ＴＶＳ構造は、ＧａＮ半導体デバイスと電気的に接触する。ＴＶＳ構造は、ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに、パンチスルーモード、アバランシェモード、またはこれらの組合せで動作するように構成される。
本技術の別の一態様は、モノリシック集積型半導体アセンブリを対象とする。本半導体アセンブリは、Ｓｉを含む基板と、基板上に製作されたＧａＮ半導体デバイスとを含む。本半導体アセンブリは、基板内にまたは基板上に製作されたＳｉを含む少なくとも１つのＴＶＳ構造をさらに含む。ＴＶＳ構造は、ＧａＮ半導体デバイスと電気的に接触し、ＴＶＳ構造は、ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに、パンチスルーモードで動作するように構成される。
本技術の別の一態様は、モノリシック集積型半導体アセンブリを作る方法を対象とする。本方法は、（ａ）Ｓｉを含む基板を用意するステップと、（ｂ）基板上にＧａＮ半導体デバイスを製作するステップと、（ｃ）基板内にまたは基板上に少なくとも１つのＴＶＳを製作するステップと、（ｄ）ＴＶＳ構造をＧａＮ半導体デバイスと電気的にカップリングさせるステップとを含む。ＴＶＳ構造は、ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに、パンチスルーモード、アバランシェモード、またはこれらの組合せで動作するように構成される。
本発明のこれらのおよびその他の特徴、態様ならびに長所は、添付した図面を参照して下記の詳細な説明を読むと、より良く理解されるようになるであろう。図面では、類似の符号は、図面全体を通して類似の部品を表す。
本発明のある実施形態による、半導体アセンブリの断面図である。 本発明のある実施形態による、半導体アセンブリの断面図である。 本発明のある実施形態による、半導体アセンブリの断面図である。 本発明のある実施形態による、半導体アセンブリの断面図である。 本発明のある実施形態による、半導体アセンブリの断面図である。 本発明のある実施形態による、半導体アセンブリの断面図である。 本発明のある実施形態による、半導体アセンブリの断面図である。
下記に詳細に論じるように、本発明のある実施形態は、ＧａＮ半導体デバイスおよびＴＶＳ構造を含むモノリシック集積型半導体アセンブリを含む。
明細書および特許請求の範囲の全体を通してここで使用するように、定量的な表現が関係する基本的な機能に変化を生じさせない程度に変わり得る任意の定量的な表現を修飾するために、近似する言葉を適用することができる。したがって、「約（ａｂｏｕｔ）」および「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」などの１つまたは複数の用語によって修飾された値は、明示された正確な値に限定されるべきではない。いくつかの事例では、近似する言葉は、その値を測定するための機器の精度に対応することがある。ここではそして明細書および特許請求の範囲の全体を通して、文脈または言葉によって別段の指示がされない限り、範囲の限定を組み合わせる、かつ／または相互に置き換えることができ、このような範囲を識別することができ、このような範囲はその範囲内に入るすべての下位範囲を含む。
下記の明細書および特許請求の範囲では、単数形「１つ（ａ）」、「１つ（ａｎ）」および「その（ｔｈｅ）」は、文脈によって明確な別段の指示がされない限り、複数の指示対象物を含む。本明細書において使用するように、「または（ｏｒ）」という用語は、排他的であることを意味せず、参照した存在する構成要素（例えば、領域）の少なくとも１つを指し、文脈によって明らかな別段の指示がされない限り、参照した構成要素の組合せが存在し得る事例を含む。
本明細書において使用するように、「層」という用語は、連続的な方式でまたは不連続な方式で下にある表面の少なくとも一部分の上に配置された物質を指す。さらに、「層」という用語は、配置された物質の均一な厚さを必ずしも意味する必要がなく、配置された物質は、均一な厚さを有しても変わり得る厚さを有してもよい。さらにその上、本明細書において使用するように「層」という用語は、文脈によって明らかな別段の指示がされない限り、単一層または複数の層を指す。
本明細書において使用するように、「上に配置された（ｄｉｓｐｏｓｅｄ ｏｎ）」という用語は、具体的に別段の指示がされない限り、互いに直接接触して配置された層、またはその間に介在する層を有することによって間接的に配置された層を指す。本明細書において使用するように「隣接して（ａｄｊａｃｅｎｔ）」という用語は、２つの層が連続して配置されかつ互いに直接接触することを意味する。
本開示では、層／デバイスがもう１つの層または基板「上に（ｏｎ）」と記述されるときには、層／デバイスは、互いに直接接触すること、または層とデバイスとの間に１つ（または複数）の層または特徴を有することのいずれかであり得ることを理解されたい。さらに、「上に」という用語は、層／デバイスの互いに対する相対的な位置を記述し、上方または下方という相対的な位置は観察者に対するデバイスの向きに依存するので、「〜の上部（ｏｎ ｔｏｐ ｏｆ）」を必ずしも意味する必要はない。その上、「上部（ｔｏｐ）」、「底部（ｂｏｔｔｏｍ）」、「上方（ａｂｏｖｅ）」、「下方（ｂｅｌｏｗ）」、およびこれらの用語の変形の使用は、利便性のために行われ、別段の記述がない限り構成要素がいずれかの特定の向きであることを必要としない。
後で詳細に説明するように、モノリシック集積型半導体アセンブリが提示される。本明細書において使用するように「モノリシック集積型」という用語は、すべての構成要素が単一基板内にまたは単一基板上に製造された／製作された半導体アセンブリを指す。図１および図２は、本発明のいくつかの実施形態による、モノリシック集積型半導体アセンブリ１００を概略的に表す。図１および図２に示したように、半導体アセンブリ１００は、基板１１０を含み、窒化ガリウム（ＧａＮ）半導体デバイス１２０が基板１１０上に製作される。半導体アセンブリは、少なくとも１つの過渡電圧サプレッサ（ＴＶＳ）構造１３０をさらに含む。ＴＶＳ構造を、図１に示したように基板内に製作することができる、または代替でＴＶＳ構造を、図２に示したように、基板上に製作することができる。ＴＶＳ構造１３０は、図１および図２に示したように、ＧａＮ半導体デバイス１２０と電気的に接触する１４０。
簡潔にする目的で、「窒化ガリウム半導体デバイス」および「ＧａＮデバイス」という用語は、本明細書においては互換的に使用される。さらに、「過渡電圧サプレッサ構造」および「ＴＶＳ構造」という用語は、本明細書においては互換的に使用される。
本発明の一実施形態によれば、基板は、シリコン（Ｓｉ）を含む。有利なことに、Ｓｉ基板を使用することは、ＧａＮデバイスにとってより経済的でありコスト効率の良い選択肢を提供することができる。
半導体アセンブリは、アセンブリの最終使用用途に基づいて任意の適切なＧａＮデバイス１２０を含むことができる。特定の構成に関して、ＧａＮデバイス１２０は、ＧａＮトランジスタ、ＧａＮダイオード、またはこれらの組合せを含む。ＧａＮトランジスタの適切であり非限定的な例は、例えば、高電子移動度トランジスタ（ＨＥＭＴ）、接合ゲート型電界効果トランジスタ（ＪＦＥＴ）、金属−酸化膜−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、またはこれらの組合せなどの電界効果型トランジスタ（ＦＥＴ）を含む。ＧａＮデバイス１２０のうちの１つまたは複数を、横方向構成または縦方向構成で基板１１０上に製作することができる。特定の構成に関して、ＧａＮデバイス１２０は、ＨＥＭＴである。
ここで図３を参照すると、例示的なＧａＮ ＨＥＭＴデバイス１２０の概略図が示される。例示的なＨＥＭＴデバイス１２０は、図３に示したように、Ｓｉ基板１１０上に配置されたバッファ層１２１を任意選択で含む。特定の構成に関して、１つまたは複数の介在層（図示せず）を、バッファ層１２１とＳｉ基板との間に配置することができる。図３に示した構成に関して、ＧａＮ層１２２が、バッファ層１２１上に配置され、窒化アルミニウムガリウム（ＡｌＧａＮ）層が、ＧａＮ層１２２上に配置される。
図示した配置に関して、ＨＥＭＴデバイス１２０は、図３に示したように、ゲート端子１２５、ソース端子１２６、およびドレイン端子１２７をさらに含む。いくつかの構成に関して、ＧａＮ層１２２およびＡｌＧａＮ層１２３は、イントリンシック型（ｉ型）であり、追加のｐ型ＡｌＧａＮ層（図示せず）を、ＡｌＧａＮ層１２３とゲート端子１２５との間に配置することができる。キャッピング層１２４（任意選択）を、ソース端子１２６／ドレイン端子１２７とＡｌＧａＮ層１２３との間にさらに挿入することができる。前述の層のうちの１つまたは複数を順次配置することまたは形成することによって、ＧａＮ ＨＥＭＴデバイス１２０をＳｉ基板１１０上に製作することができる。
本明細書において使用するように「上に製作した（ｆａｂｌｉｃａｔｅｄ ｏｎ）」または「上に製作する（ｆａｂｌｉｃａｔｉｎｇ ｏｎ）」という用語は、ＧａＮデバイス１２０／ＴＶＳ構造１３０を基板１１０の少なくとも一部分と直接接触して製作することができること、または代替で、１つまたは複数の層／特徴をＧａＮデバイス１２０／ＴＶＳ構造１３０と基板１１０との間に挿入することができることを意味する。特定の構成に関して、ＧａＮデバイス１２０を、１つまたは複数の介在する層または特徴の上に製作することができ、介在する層は、基板１１０の少なくとも一部分の上にさらに配置される。例えば、いくつかの構成では、図７（後で詳細に説明する）に示したように、ＧａＮデバイス１２０を、基板上に配置されたＴＶＳ構造１３０の少なくとも一部分の上に製作することができる。
前に記したように、サージプロテクタとも呼ばれる過渡電圧サプレッサ（ＴＶＳ）構造は、電圧スパイクなどの損傷から敏感な電子機器を保護するために利用される電子部品である。過渡的なまたは過大な電圧（または電流）は、敏感な電子回路を害することがある電圧（または電流）の瞬間的なサージまたは一過性のサージである。以降では、「電圧サージ」および「過渡電圧」という用語を、システムの両端の平均電圧と比較して電圧の予期しない増加または過大な増加を示すために互換的に使用することができる。同様に、「電流サージ」および「過渡電流」という用語を、システムを通って伝達される平均電流と比較して電流の予期しない増加を示すために互換的に使用することができる。以降では、「過渡的な」という用語を、過渡電圧または過渡電流を一般的に指すために使用することができる。
一般に、過渡電圧サプレッサデバイスは、２つの原理：過大な電流または過渡電流を減衰させ、これによって残留電流を制限すること、または敏感な電子部品から過渡電流または過大な電流を迂回させること、で動作する。過渡電流を減衰させることは、多くの場合、電子部品と直列に挿入したフィルタを使用することで、過渡電流が敏感な電子部品に達しないことまたはそれらの電子部品に強い影響を与えないことを確実にすることによって、典型的には実現される。過渡電流を迂回させることは、電圧クランピングデバイスまたはクローバール（ｃｒｏｗｂａｒ）型デバイスを使用することによって典型的に実現される。動作では、電圧クランピングデバイスは、電圧クランピングデバイスを通って流れる電流に応じて変化する可変インピーダンスを有する。
特定の構成に関して、ＴＶＳ構造１３０をクランピングデバイスとすることができる。特に、ＧａＮデバイス１２０の両端に印加される電圧がしきい値電圧よりも大きいときに、ＴＶＳ構造１３０を、パンチスルーモード、アバランシェモード、またはこれらの組合せで動作するように構成することができる。
本明細書において使用するように「パンチスルーモード」という用語は、ＴＶＳ構造が「パンチスルー」、または「リーチスルー」としても知られる物理現象、を使用して動作し、その結果、ＴＶＳ構造の両端の電圧が増加するにつれて、空乏層が構造全体に広がり、大量の電流がＴＶＳ構造を通って流れることが可能であることを意味する。ＴＶＳ構造は、ＴＶＳ構造の両端の電圧の最小の変化でこの状態を維持することがさらに可能である。
本明細書において使用するように「アバランシェモード」という用語は、半導体がデバイスの１つまたは複数の領域の内部に電場を保持するプロセスを指し、これによって、イオン化のプロセスが起き始め、キャリア増殖をもたらす。ＴＶＳ構造は、そのように望まれる場合には、この状態を維持することができるが、しかしながら、これは、デバイスの立ち上がり電圧よりも上では、電流の非線形の増加を典型的に含み、これらの条件においてデバイス内の電流の大きな増加、したがって発熱の大きな増加を経験することがある。本明細書において使用するようにしきい値という用語は、ＴＶＳデバイスが実効的にオンになる電圧、または電流を伝導し始める電圧を指す。
記したように、ＴＶＳ構造１３０は、元々の基板材料または再成長させたエピタクシ材料のどちらかからのシリコンを含む。ＴＶＳ構造１３０を、半導体アセンブリ１００において横方向に、または代替で縦方向に構成することができる。図３〜図６は、ＴＶＳ構造１３０が横方向に構成される例示的な構成を示す。図７は、ＴＶＳ構造１３０が縦方向に構成される例示的な構成を示す。
図３〜図７を再び参照すると、例示的なＴＶＳ構造１３０は、第１の導電型を有する第１の半導体領域１３１、および第２の導電型を有し、かつ第１の半導体領域と電気的に接触する第２の半導体領域１３２を含む。ＴＶＳ構造１３０は、第１の導電型を有し、かつ第２の半導体領域１３２と電気的に接触する第３の半導体領域１３３をさらに含む。
特定の構成に関して、第１の導電性はｐ型であり、第２の導電性はｎ型である。このような事例では、ＴＶＳ構造は、ｐ−ｎ−ｐデバイスを含む。他の配置に関して、第１の導電性はｎ型であり、第２の導電性はｐ型である。このような事例では、ＴＶＳ構造は、ｎ−ｐ−ｎデバイスを含む。
半導体材料の導電性が半導体材料中の多数電荷キャリアおよび少数電荷キャリアを示すことに本明細書においては留意すべきである。例えば、ｎ型半導体材料は、多数電荷キャリアとして「負電荷キャリア」および少数電荷キャリアとして「正電荷キャリア」を含む。例えば、ｐ型半導体材料は、少数電荷キャリアとして「負電荷キャリア」および多数電荷キャリアとして「正電荷キャリア」を含む。当業者には理解されるように、「負電荷キャリア」は電子を指し、それに反して「正電荷キャリア」は、正孔を指す。
特定の構成に関して、第１の導電型はｎ＋型であり、第２の導電型はｐ−型である。ｎ−ｐ−ｎ型デバイスでは、デバイスが２つのｎ型層を横切る電位を受けると、空乏層は、ｐ型層のドーピングが２つのｎ型層と比較してはるかに低いために、（大部分が）ｐ型層内に形成される。例えば、ｎ型層のドーパント濃度の１桁から５桁低い、または１０分の１から１００００分の１である。さらなる例に関して、ｎ型層内のドーピング濃度が、約１０18／ｃｍ3である場合には、ｐ型層内のドーピング濃度は、約１０15／ｃｍ3であることになる。
デバイス両端の電圧が増加するにつれて、空乏領域は、ｐ型層の全面にわたって広がり、反対側のｎ型層と接触する。これが、前に論じたような「パンチスルー」として知られるモードをもたらし、大量の電流がデバイス内を流れ始める。デバイスは、デバイスの両端の電圧の最小の変化でこの状態を維持することが可能である。層の極性がｐ−ｎ−ｐに変化したときの動作モードを、同様の説明により記述する。アバランシェ構造を、図３〜図７に示したパンチスルー構造と同様にすることができる。第２の半導体領域１３２の厚さおよびドーピングを調節することによって、ＴＶＳ構造１３０を、パンチスルーモードの代わりにアバランシェモードで動作させることができる。
前に記したように、ＴＶＳ構造１３０は、ＧａＮデバイス１２０と電気的に接触する１４０。特定の構成に関して、ＴＶＳ構造１３０は、ゲート−ソース端子、ドレイン−ソース端子、ゲート−ドレイン端子、またはこれらの組合せを介してＧａＮデバイス１２０と電気的に接触する。図４は、第１の半導体領域１３１がＧａＮデバイス１２０のソース端子１２６と電気的に接触し１４０、第３の半導体領域１３３がＧａＮデバイス１２０のゲート端子１２５と電気的に接触する配置を示す。図５は、第１の半導体領域１３１がＧａＮデバイス１３０のソース端子１２６と電気的に接触し１４０、第３の半導体領域１３３がＧａＮデバイス１２０のドレイン端子１２７と電気的に接触する代替配置を示す。
さらに、いくつかの構成では、半導体アセンブリは、複数のＴＶＳ構造１３０を含むことができる。図６は、２つのＴＶＳ構造１３０を含む配置を示す。このような事例では、２つのＴＶＳ構造を、ＧａＮデバイス１２０の同じ端子にまたは異なる端子に電気的に接続することができる。図６は、第１のＴＶＳ構造１３０がＧａＮデバイス１２０のソース端子１２６およびゲート端子１２５に電気的に接続される構成を示す。第２のＴＶＳ構造は、ソース端子１２６およびドレイン端子１２７に電気的に接続される。特定の構成に関して、大電流に適応させるために、ＴＶＳ構造１３０を含む一連のリングによって、ＧａＮデバイス１２０を取り囲むことができる。
特定の構成に関して、第１の半導体領域１３１、第２の半導体領域１３２、および第３の半導体領域１３３は、図４〜図６に示したように、Ｓｉ基板１１０内に形成される。このような事例では、第１の半導体領域１３１、第２の半導体領域１３２、および第３の半導体領域１３３を、任意の適切な技術、例えば、ｎ型ドーパントまたはｐ型ドーパントの拡散を使用してＳｉ基板１１０内に形成することができる。ｐ型ドーパントの適切であり非限定的な例は、ホウ素、アルミニウム、ガリウム、マグネシウム、炭素、カルシウム、またはこれらの組合せを含む。ｎ型ドーパントの適切であり非限定的な例は、窒素、リン、ヒ素、アンチモン、またはこれらの組合せを含む。
特定の構成に関して、第１の半導体領域１３１、第２の半導体領域１３２、および第３の半導体領域１３３を、図７に示したように、Ｓｉ基板１１０上にエピタキシャル成長する。図７は、ＴＶＳ構造１３０の縦方向構成を示す。図７に示した配置に関して、半導体アセンブリ１００は、Ｓｉ基板（例えば、ｎ＋型導電性を有する）を含むメサ構造を含む。半導体アセンブリ１００は、エピタキシャル成長した第１の半導体領域１３１（例えば、ｎ＋型導電性を有する）、第１の半導体領域１３１と電気的に接触するエピタキシャル成長した第２の半導体領域１３２（例えば、ｐ−型導電性を有する）、および第２の半導体領域１３２と電気的に接触するエピタキシャル成長した第３の半導体領域１３３（例えば、ｎ＋型導電性を有する）をさらに含む。
特定の構成に関して、第２の半導体領域１３２は、第１の半導体領域１３１および第３の半導体領域１３３と比較して相対的に低濃度にドープされる。特定の構成に関して、基板１１０ならびに領域１３１、１３２、および１３３の均一なドーピング濃度は、空乏領域内の電場分布の均一性を向上させ、これによって破壊電圧特性を向上させる。
その上、特定の構成では、図７に示したように、ＴＶＳ構造は、ベベル加工した側壁を有することができる。ベベル加工した側壁は、隣接して接触する層間の界面に対して約５度から約８０度に角度を付けることができて、アセンブリの表面において最大電場プロファイルを低下させる。
モノリシック集積型半導体アセンブリを作る方法も、提示する。図１および図２を再び参照すると、本方法は、（ａ）シリコン（Ｓｉ）を含む基板１１０を用意するステップと、（ｂ）基板１１０上に窒化ガリウム（ＧａＮ）半導体デバイス１２０を製作するステップと、（ｃ）基板１１０内にまたは基板１１０上に少なくとも１つの過渡電圧サプレッサ（ＴＶＳ）１３０を製作するステップと、（ｄ）ＴＶＳ構造１３０をＧａＮ半導体デバイス１２０と電気的にカップリングさせるステップ、を含む。前に記したように、ＧａＮ半導体デバイス１２０の両端に印加される電圧がしきい値電圧よりも大きいときに、ＴＶＳ構造１３０を、パンチスルーモード、アバランシェモード、またはこれらの組合せで動作するように構成することができる。ステップ（ｂ）を、いくつかのプロセスではステップ（ｃ）の前に実行することができ、または代替で、ステップ（ｃ）を、いくつかの他のプロセスでは（ｂ）の前に実行することができることに留意すべきである。
ＧａＮデバイス１２０の１つまたは複数の層をエピタキシャル成長させることによって、ＧａＮデバイス１２０をＳｉ基板１１０上に製作することができる。例えば、図３を再び参照すると、いくつかの構成では、層１２１、１２２、および１２３のうちの１つまたは複数を順次配置し、または形成し、ソース端子、ゲート端子、およびドレイン端子１２５、１２６、および１２７を形成することによって、ＧａＮデバイス１２０を製作することができる。
本方法は、図４〜図７に示したように、第１の導電型の第１の半導体領域１３１を形成することによってＴＶＳ構造１３０を製作するステップをさらに任意選択で含むことができる。本方法は、図４〜図７に示したように、第２の導電型であり、かつ第１の半導体領域１３１と電気的に接触する第２の半導体領域１３２を形成するステップ、および第１の導電型であり、かつ第２の半導体領域１３２と電気的に接触する第３の半導体領域１３３を形成するステップをさらに含む。
特定の構成に関して、第１の導電性はｐ型であり、第２の導電性はｎ型である。このような事例では、ＴＶＳ構造は、ｐ−ｎ−ｐデバイスを備える。他の構成に関して、第１の導電性はｎ型であり、第２の導電性はｐ型である。このような事例では、ＴＶＳ構造は、ｎ−ｐ−ｎデバイスを備える。特定の構成に関して、第１の導電性はｎ＋型であり、第２の導電性はｐ−型である。
図４〜図６を引き続き参照すると、特定のプロセスに関して、ＴＶＳ構造を形成するステップは、Ｓｉ基板１１０内に第１の半導体領域１３１、第２の半導体領域１３２、および第３の半導体領域１３３を形成するサブステップを含むことができる。このような事例では、ＴＶＳ構造１３０を、例えば拡散などの任意の適切な技術を使用して形成することができる。
いくつかの他の特定のプロセスに関して、図７に示したように、ＴＶＳ構造１３０を形成するステップは、Ｓｉ基板１１０上に第１の半導体領域１３１、第２の半導体領域１３２、および第３の半導体領域１３３をエピタキシャル成長させるサブステップを含むことができる。図７に示したように、このようなプロセスでは、ＧａＮデバイス１２０は、Ｓｉ基板１１０上にＴＶＳを製作するステップの後でＴＶＳ構造１３０上に製作される。
本方法は、図４〜図７に示したように、ゲート−ソース端子、ドレイン−ソース端子、ゲート−ドレイン端子、またはこれらの組合せを介してＴＶＳ構造１３０をＧａＮ半導体デバイス１２０と電気的にカップリングするステップ１４０をさらに含むことができる。
上記の半導体アセンブリは、アバランシェ条件を妨げるために、ＧａＮデバイスの過電圧保護のためのコスト効率が良く信頼性の高い手段を提供する。
別記の特許請求の範囲は、本発明が考えられてきているものと同程度に広く本発明を特許請求するものとし、本明細書において提示した例は、多数のすべての可能な実施形態から選択した実施形態を例示する。したがって、別記の特許請求の範囲が、本発明の特徴を例示するために利用した例の選択によって限定されるべきではないことが出願人の意図である。特許請求の範囲において使用するように、「備える（ｃｏｍｐｒｉｓｅ）」という語およびその文法上の変形は、論理的にやはり、例えば、これらに限定しないが、「〜から本質的に構成される（ｃｏｎｓｉｓｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」および「〜から構成される（ｃｏｎｓｉｓｔｉｎｇ ｏｆ）」、などの変化する程度および異なる程度の語句の範囲を、それらを含む。必要な場合には、範囲が与えられ、これらの範囲は、その範囲間のすべての下位範囲を包含する。これらの範囲の変形は、当業者にそれ自体を示唆することが期待され、公衆に既に献呈（ｄｅｄｉｃａｔｅｄ）されていない場合には、これらの変形形態は、可能な場合には別記の特許請求の範囲によって保護されると解釈すべきである。科学および技術の進歩により、言葉の不正確さの理由から現在企図されていない等価物および可能な代用物が作られるであろうことも予期され、これらの変形形態も、可能な場合には別記の特許請求の範囲によって保護されると解釈すべきである。
１００ 半導体アセンブリ
１１０ 基板
１２０ ＧａＮ半導体デバイス
１２１ バッファ層
１２２ ＧａＮ層
１２３ ＡｌＧａＮ層
１２４ キャッピング層
１２５ ゲート端子
１２６ ソース端子
１２７ ドレイン端子
１３０ ＴＶＳ構造
１３１ 第１の半導体領域
１３２ 第２の半導体領域
１３３ 第３の半導体領域
１４０ 電気的な接触

Claims (19)

  1. シリコン（Ｓｉ）を含む基板と、
    前記基板上に製作された窒化ガリウム（ＧａＮ）半導体デバイスと、
    前記基板内または前記基板上に製作された少なくとも１つの過渡電圧サプレッサ（ＴＶＳ）構造と
    を備え、
    前記ＴＶＳ構造が、前記ＧａＮ半導体デバイスと電気的に接触し、前記ＴＶＳ構造は、前記ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに、パンチスルーモード、アバランシェモード、またはこれらの組合せで動作するように構成される、
    モノリシック集積型半導体アセンブリ。
  2. 前記ＴＶＳ構造が、横方向に構成される、請求項１記載の半導体アセンブリ。
  3. 前記ＴＶＳ構造が、縦方向に構成される、請求項１記載の半導体アセンブリ。
  4. 前記ＴＶＳ構造が、
    第１の導電型を有する第１の半導体領域と、
    第２の導電型を有し、かつ前記第１の半導体領域と電気的に接触する第２の半導体領域と、
    第１の導電型を有し、かつ前記第２の半導体領域と電気的に接触する第３の半導体領域と
    を備える、請求項１記載の半導体アセンブリ。
  5. 前記第１の導電型が、ｎ＋型であり、前記第２の導電型がｐ型である、請求項４記載の半導体アセンブリ。
  6. 前記第１の半導体領域、前記第２の半導体領域、および前記第３の半導体領域が、前記Ｓｉ基板内に形成される、請求項４記載の半導体アセンブリ。
  7. 前記第１の半導体領域、前記第２の半導体領域、および前記第３の半導体領域が、前記Ｓｉ基板上にエピタキシャル成長される、請求項４記載の半導体アセンブリ。
  8. 前記ＴＶＳ構造が、前記Ｓｉ基板の少なくとも一部分の上に配置されたＧａＮ層をさらに備え、前記第１の半導体領域、前記第２の半導体領域、および前記第３の半導体領域が、前記ＧａＮ層内に形成される、請求項４記載の半導体アセンブリ。
  9. 前記ＴＶＳ構造が、ゲート−ソース端子、ドレイン−ソース端子、ゲート−ドレイン端子、またはこれらの組合せを介して前記ＧａＮ半導体デバイスと電気的に接触する、請求項１記載の半導体アセンブリ。
  10. 前記ＧａＮ半導体デバイスが、高電子移動度トランジスタ（ＨＥＭＴ）、接合ゲート型電界効果トランジスタ（ＪＦＥＴ）、金属−酸化膜−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、ダイオード、またはこれらの組合せを備える、請求項１記載の半導体アセンブリ。
  11. シリコン（Ｓｉ）を含む基板と、
    前記基板上に製作された窒化ガリウム（ＧａＮ）半導体デバイスと、
    前記基板内または前記基板上に製作されたシリコン（Ｓｉ）を含む少なくとも１つの過渡電圧サプレッサ（ＴＶＳ）構造と
    を備え、
    前記ＴＶＳ構造が、前記ＧａＮ半導体デバイスと電気的に接触し、前記ＴＶＳ構造は、前記ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに、パンチスルーモードで動作するように構成される、
    モノリシック集積型半導体アセンブリ。
  12. モノリシック集積型半導体アセンブリを作る方法であって、
    （ａ）シリコン（Ｓｉ）を含む基板を用意するステップと、
    （ｂ）前記基板上に窒化ガリウム（ＧａＮ）半導体デバイスを製作するステップと、
    （ｃ）前記基板内または前記基板上に少なくとも１つの過渡電圧サプレッサ（ＴＶＳ）構造を製作するステップと、
    （ｄ）前記ＴＶＳ構造を前記ＧａＮ半導体デバイスと電気的にカップリングさせるステップと
    を含み、
    前記ＴＶＳ構造が、前記ＧａＮ半導体デバイスと電気的に接触し、前記ＴＶＳ構造は、前記ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに、パンチスルーモード、アバランシェモード、またはこれらの組合せで動作するように構成される、
    方法。
  13. 前記ステップ（ｃ）が、
    第１の導電型の第１の半導体領域を形成するサブステップと、
    第２の導電型であり、かつ前記第１の半導体領域と電気的に接触する第２の半導体領域を形成するサブステップと、
    第１の導電型であり、かつ前記第２の半導体領域と電気的に接触する第３の半導体領域を形成するサブステップと
    を含む、請求項１２記載の方法。
  14. 前記第１の導電型が、ｎ＋型であり、前記第２の導電型がｐ型である、請求項１３記載の方法。
  15. 前記ステップ（ｃ）が、拡散、ドーピング、イオン注入、またはこれらの組合せによって前記Ｓｉ基板内に前記第１の半導体領域、前記第２の半導体領域、および前記第３の半導体領域を形成するサブステップを含む、請求項１３記載の方法。
  16. 前記ステップ（ｃ）が、前記Ｓｉ基板上に前記第１の半導体領域、前記第２の半導体領域、および前記第３の半導体領域をエピタキシャル成長させるサブステップを含む、請求項１３記載の方法。
  17. 前記Ｓｉ基板の少なくとも一部分の上にＧａＮ層を配置するステップと、前記ＧａＮ層内に前記第１の半導体領域、前記第２の半導体領域、および前記第３の半導体領域を形成するステップとをさらに含む、請求項１３記載の方法。
  18. 前記ステップ（ｄ）が、ゲート−ソース端子、ドレイン−ソース端子、ゲート−ドレイン端子、またはこれらの組合せを介して前記ＴＶＳ構造を前記ＧａＮ半導体デバイスと電気的にカップリングさせるサブステップを含む、請求項１３記載の方法。
  19. 前記ＧａＮ半導体デバイスが、高電子移動度トランジスタ（ＨＥＭＴ）、接合ゲート型電界効果トランジスタ（ＪＦＥＴ）、金属−酸化膜−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、ダイオード、またはこれらの組合せを備える、請求項１３記載の方法。
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