KR20130031761A - 전력소자 - Google Patents
전력소자 Download PDFInfo
- Publication number
- KR20130031761A KR20130031761A KR1020120000229A KR20120000229A KR20130031761A KR 20130031761 A KR20130031761 A KR 20130031761A KR 1020120000229 A KR1020120000229 A KR 1020120000229A KR 20120000229 A KR20120000229 A KR 20120000229A KR 20130031761 A KR20130031761 A KR 20130031761A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gan
- silicon
- ion implantation
- algan
- Prior art date
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 35
- 239000010703 silicon Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910002704 AlGaN Inorganic materials 0.000 claims description 28
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 abstract description 9
- 230000005669 field effect Effects 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 description 35
- 239000010409 thin film Substances 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 9
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000010408 film Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052594 sapphire Inorganic materials 0.000 description 4
- 239000010980 sapphire Substances 0.000 description 4
- 229910003811 SiGeC Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004140 HfO Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910008812 WSi Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000707 layer-by-layer assembly Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000012995 silicone-based technology Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
본 발명은 실리콘 기반의 TVS(Transient Voltage Suppressor) 소자 및 GaN 기반 FET(Field Effect Transistor) 소자가 실리콘 반도체 기판 상에 집적된 전력소자이다. 따라서 본 발명의 전력소자는 GaN 기반 FET 소자의 장점인 고속동작, 고전압 동작, 고전력 동작을 할 수 있고, GaN 기반 FET 소자의 단점인 EOS/ESD(Electrical Over Stress/Electrostatic Discharge)에 대한 내성을 향상시킬 수 있다.
Description
본 발명은 고속으로 스위칭하는 전력소자에 관한 것으로 구체적으로는 과도전압 보호소자를 구비한 전계 효과 트랜지스터에 관한 것이다.
최근 전력소자의 동작 주파수가 수 kHz 내지 수백 MHz로 높아지고, 구동전압도 수 kV로 높아지고 있다. 전력소자의 구동전압을 높이기 위해서는 항복전압을 높여야 한다. IGBT, GTO, Power MOSFET 등의 전력 소자들은 실리콘 반도체를 기반으로 사용한다. 실리콘 반도체 기반 소자들은 항복전압과 동작속도의 곱이 일정한 값을 유지하면서 동작하는데, 이를 Figure-of-merit(FOM)의 한계성이라 한다. 따라서, 실리콘 반도체 기반 소자들은 항복전압을 증가시키면 동작속도가 감소하고, 동작속도를 증가시키면 항복전압이 감소하는 상반관계(trade-off)를 가진다. 현재 이러한 물리적 한계를 극복하기 위해서, 소자의 구조를 변경하거나, 특성이 상이한 GaN을 기반 물질로 도입하고 있다.
도 1은 일반적인 GaN 기반 FET 소자의 구조도이다.
도 1을 참고하면, GaN 기반 FET 소자는 사파이어 기판(108) 상의 버퍼층(107), GaN 층(101), AlGaN 층(102), 소스(103), 게이트(104), 드레인(105), 패시베이션막(106)을 포함할 수 있다. GaN 기반의 FET(Field Effect Transistor) 소자는 고속 동작 및 고전압 동작이 가능하다. 그러나 상기 사파이어 기판(108)은 고밀도의 결정결함을 포함하기 때문에, EOS/ ESD(Electrical Over Stress/ Electrostatic Discharge)와 누설전류에 약하다. FET 소자를 보호하기 위해 Zener 다이오드나 TVS(Transient Voltage Suppressor) 소자를 FET 소자의 외부에 부착할 수 있다. 따라서 FET 소자의 크기가 증가하고 구조가 복잡해진다.
실리콘 기반 기술은 열적 전기적 안정성이 높고 대면적화가 가능하다는 장점이 있고, GaN 기반 기술은 고전압 하에서 고속 동작이 가능하다는 장점이 있다. 각각의 장점들을 집적한 고속동작 전력소자의 개발이 요구된다.
본 발명이 해결하고자 하는 일 과제는 실리콘 반도체 기판 상에 GaN 기반의 FET(Field Effect Transistor) 소자와 실리콘 기반의 TVS(Transient Voltage Suppressor) 소자가 집적된 전력소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 상기 전력소자의 제조방법을 제공하는 것이다.
본 발명에 따른 전력소자는 서로 인접하는 제1 및 제2 영역들을 가지는 제1 도전형의 실리콘 기판, 상기 제1 영역에 형성된 제1 도전형의 플러그층 및 상기 제2 영역에 형성된 제1 도전형의 패드층을 포함하는 제2 도전형의 실리콘 에피층, 및 상기 플러그층 상에 형성된 제1 활성층과 상기 패드층 상에 형성된 제2 활성층들을 포함하되, 상기 제1 활성층은 AlGaN/GaN 에피층을 포함하고, 상기 제2 활성층은 SiGe/Si 에피층을 포함할 수 있다.
본 발명에 따른 전력소자는 GaN 기반 FET 소자의 EOS/ESD에 대한 내성 및 열적 전기적 안정성을 향상시킬 수 있다.
본 발명에 따른 전력소자는 실리콘 반도체 기판 상에 GaN 기반 FET 소자와 실리콘 기반 TVS 소자가 집적되기 때문에, 효율적인 전력제어가 가능하고 전력소모가 적다.
도 1은 일반적인 GaN 기반 FET의 소자 구조도 이다.
도 2a는 본 발명의 실시예에 따른 P-FET 소자를 도식적으로 표시한 회로도이다.
도 2b은 본 발명의 실시예에 따른 P-FET 소자의 평면도이다.
도 2c는 도 2b의 A-A'선에 따른 단면도이다.
도 2d는 일반적인 P-FET 소자와 본 발명의 실시예에 따른 P-FET 소자의 전기적 특성의 차이를 나타내는 그래프이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 P-FET 소자의 제조 공정을 나타내는 단면도이다.
도 4는 AlGaN/GaN 에피층의 단면구조를 나타낸 도식도이다.
도 2a는 본 발명의 실시예에 따른 P-FET 소자를 도식적으로 표시한 회로도이다.
도 2b은 본 발명의 실시예에 따른 P-FET 소자의 평면도이다.
도 2c는 도 2b의 A-A'선에 따른 단면도이다.
도 2d는 일반적인 P-FET 소자와 본 발명의 실시예에 따른 P-FET 소자의 전기적 특성의 차이를 나타내는 그래프이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 P-FET 소자의 제조 공정을 나타내는 단면도이다.
도 4는 AlGaN/GaN 에피층의 단면구조를 나타낸 도식도이다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화 될 수 있다. 여기서 소개되는 실시예는 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 제공되는 것이다.
도면들에 있어서, 각각의 구성요소는 명확성을 기하기 위하여 과장되게 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 발명에 있어서, P-FET 소자는 MESFET, JFET, MOSFET, HEMT 등의 소자를 포함할 수 있다. TVS 소자는 Schottky diode, Zener diode, TVS diode 등의 실리콘 기반 소자를 포함할 수 있다.
도 2a는 본 발명의 실시예에 따른 P-FET 소자를 도식적으로 표시한 회로도이다.
도 2a를 참고하면, 상기 P-FET 소자는 실리콘 기반 TVS 소자와 AlGaN/GaN 기반 FET 소자가 하나의 실리콘 기판 상에 집적된 구조를 가진다. 하나의 P-FET 소자는 4개의 전극(1,2,3,4)과 4개의 TVS 소자(T13, T14, T23, T24)를 포함한다. 게이트 전극(3)에 수 V의 낮은 전압을 인가하여, P-FET 소자를 동작시킬 수 있다. 실리콘 기반의 TVS 소자는 고속동작이 가능하고, 낮은 트리거링 전압을 가진다. 따라서 실리콘 기반의 TVS 소자는 P-FET 소자를 각종의 EOS/ESD로부터 보호할 수 있다. TVS 소자는 양방향으로 트리거링 전압을 조절할 수 있으므로, 전극간에 누설전류의 발생을 차단할 수 있다.
도 2b은 본 발명의 실시예에 따른 P-FET 소자의 평면도이다. 도 2c는 도 2b의 A-A'선에 따른 단면도이다.
도 2b 및 도 2c를 참고하면, 실리콘 기판(300)상에 실리콘 에피층(301)이 제공될 수 있다. 상기 실리콘 에피층(301)은 서로 이격된 p-형 이온주입층들(303a, 303b)과, 이들 사이의 p형 플러그층(302)을 포함할 수 있다. 상기 p-형 이온주입층들(303a, 303b)은 서로 이격된 n+형 이온주입층들(305a, 305b, 305c, 305d)을 포함할 수 있다. 상기 실리콘 에피층(301) 상에 제1 절연막(306a)이 제공될 수 있다. 상기 제1 절연막(306a) 상에 제3 절연막(306c)이 제공될 수 있다.
상기 제1 절연막(306a) 내에 상기 n+형 이온주입층들(305a, 305b, 305c, 305d)과 연결되는 TVS 소자를 위한 SiGe/Si 에피층들(311a, 311b, 311c, 311d, 311e, 311f, 311g, 311h)이 제공될 수 있다. 상기 SiGe/Si 에피층들(311a, 311b, 311c, 311d, 311e, 311f, 311g, 311h)은 n-/p+ 접합을 가질 수 있다.
상기 p형 플러그층(302)은 서로 이격된 p+형 이온주입층들(304a, 304b)을 포함 할 수 있다. 상기 p+형 이온주입층들(304a, 304b) 상에 제4 패드들(314a, 314b)이 제공될 수 있다.
상기 p형 플러그층(302) 상에 GaN 기반 FET 소자를 위한 AlGaN/GaN 에피층(307)이 제공될 수 있고, 상기 AlGaN/GaN 에피층(307)은 소스 영역(308a), 드레인 영역(308b), 및 게이트 영역(309)을 포함할 수 있다. 상기 AlGaN/GaN 에피층(307) 상에 상기 게이트 영역(309)과 연결되는 게이트 전극(310a), 상기 소스 영역(308a)과 연결되는 소스 전극(310b), 및 상기 드레인 영역(308b)과 연결되는 드레인 전극(310c)이 제공될 수 있다. 상기 AlGaN/GaN 에피층(307) 상에 제2 절연막(306b)이 제공될 수 있다.
상기 n+형 이온주입층(305a)와 연결되는 상기 SiGe/Si 에피층(311b)과 상기 n+형 이온주입층(305b)과 연결되는 상기 SiGe/Si 에피층(311c) 상에 공통으로 연결되는 제1 패드(312a)가 제공될 수 있다.
상기 n+형 이온주입층(305c)와 연결되는 상기 SiGe/Si 에피층(311f)과 상기 n+형 이온주입층(305d)과 연결되는 상기 SiGe/Si 에피층(311g) 상에 공통으로 연결되는 제2 패드(312b)가 제공될 수 있다.
제3 패드들(313a, 313b, 313c, 313d) 각각은 상기 n+형 이온주입층(305a)과 연결되는 상기 SiGe/Si 에피층(311a), 상기 n+형 이온주입층(305b)과 연결되는 상기 SiGe/Si 에피층(311d), 상기 n+형 이온주입층(305c)과 연결되는 상기 SiGe/Si 에피층(311e), 및 상기 n+형 이온주입층(305d)과 연결되는 상기 SiGe/Si 에피층(311h) 상에 제공될 수 있다.
상기 제1 및 제2 패드들(312a, 312b)을 노출시키는 제4 절연막(306d)이 제공될 수 있다.
P-FET 소자에서 채널의 길이와 수는 사용되는 전력량에 따라 조절될 수 있다. GaN-on-Si 및 SiGe-on-Si와 같은 에피성장 기술을 사용하여, GaN 기반 소자와 실리콘 기반 소자를 집적할 수 있다.
도 2d는 일반적인 P-FET 소자와 본 발명에 따른 P-FET 소자의 전기적 특성의 차이를 나타내는 그래프이다.
도 2d를 참고하면, P-FET 소자의 항복전압은 TLP(Transmission line pulse) 전압에 따라 변화한다. 일반적인 P-FET 소자는 수 백 V의 낮은 TLP 전압에서 항복전압이 크게 감소되어 안정성이 떨어진다. 그러나 본 발명에 의한 P-FET 소자는 EOS/ESD에 대한 내성이 높기 때문에, TLP 전압이 수 kV 이상으로 높아도 P-FET 소자의 항복전압을 안정하게 유지할 수 있다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 P-FET 소자의 제조 공정을 나타내는 단면도이다.
도 3a를 참고하면, 실리콘 기판(300)에 실리콘 에피층(301)을 형성할 수 있다. 상기 실리콘 기판(300)은 p-형 실리콘 기판일 수 있다. 상기 실리콘 기판(300)의 결정방향은 {111} 또는 {100}일 수 있다. 상기 실리콘 에피층(301)은 n-형 실리콘 에피층일 수 있다. 상기 실리콘 에피층(301)은 고저항성일 수 있다. 상기 실리콘 에피층(301)은 APCVD, RPCVD, UHVCVD, 및 LPCVD 등의 방법으로 형성될 수 있다. 상기 실리콘 에피층(301)의 비저항은 1 kOhm.cm 이상일 수 있다.
도 3b을 참고하면, 리소그래피 공정을 이용하여 p형 플러그층(302)과 p-형 이온주입층들(303a, 303b)이 형성될 영역을 정의할 수 있다. 영역들 각각에 이온을 주입하고, 드라이브 인(drive-in)을 위한 열처리를 수행할 수 있다. 드라이브 인(drive-in)을 위한 열처리 공정은 1000oC 이상의 고온에서 8시간 이상 수행할 수 있다. 상기 p-형 이온주입층들(303a, 303b)이 패드층일 수 있다.
도 3c를 참고하면, 리소그래피 공정을 이용하여 p+형 이온주입층들(304a, 304b)과 n+형 이온주입층들(305a, 305b, 305c, 305d)이 형성될 영역을 정의할 수 있다. 상기 영역들 각각에 이온을 주입하고 활성화를 위한 열처리를 할 수 있다. 구체적으로 상기 p형 플러그층(302)이 상기 p+형 이온주입층들(304a, 304b)을 포함할 수 있고, 상기 p-형 이온주입층들(303a, 303b)이 상기 n+형 이온주입층들(305a, 305b, 305c, 305d)을 포함할 수 있다. 금속/반도체(p+) 접합과 n+/p- 접합을 형성하기 위하여, 상기 n+형 이온주입층들(305a, 305b, 305c, 305d)과 상기 p+형 이온주입층들(304a, 304b)의 농도는 1019~1020 cm-3으로 유지될 수 있다.
도 3d를 참고하면, 상기 p+형 이온주입층들(304a, 304b) 사이의 상기 p형 플러그층(302)을 노출하는 제1 절연막(306a)이 형성될 수 있다. 노출된 상기 p형 플러그층(302) 상에 GaN 기반 FET를 위한 AlGaN/GaN 에피층(307)이 형성될 수 있다. 상기 AlGaN/GaN 에피층(307)이 상기 p-형 플러그(302)상에 형성됨으로써, 벌크 컨택트(bulk-contact)의 효과를 가져올 수 있다. 상기 AlGaN/GaN 에피층(307)은 패터닝, 식각기술, 및 선택적인 에피성장 기술 등의 방법으로 형성될 수 있다. 구체적으로 상기 AlGaN/GaN 에피층(307)은 MOCVD(Metal organic chemical vapor deposion), MBE(Molecular beam epitaxy), PAMBE(Plasma assisted molecular beam epitaxy), VPE(Vapor phase epitaxy) 등의 방법으로 형성될 수 있다. 상기 AlGaN/GaN 에피층(307)의 성장의 첫단계는 실리콘 상에 AlN 박막을 성장시키는 것이다. 첫단계를 통해, Ga의 확산을 방지하고, 우수한 결정성을 확보할 수 있다. PAMBE 의 경우, 고에너지 입자들로 AlN 에피층의 결정성을 향상시킬 수 있다. 상기 AlGaN/GaN 에피층(307)은 AlN-on-Si 에피층 구조, AlN/GaN 초격자(superlattice), 및 두꺼운 AlGaN 완충층 등으로 열팽창 계수의 불일치(Thermal expansion coefficient mismatch)와 격자 불일치(Lattice mismatch)를 제어할 수 있다. 상기 AlGaN/GaN 에피층(307)의 예는 도 4에 나타나 있다. 상기 AlGaN/GaN 에피층(307)의 구조는 P-FET의 종류에 따라 세부적으로 다를 수 있다. 상기 제1 절연막(306a)은 선택적 에피층의 성장에 이용되고, 기판의 표면을 보호할 수 있다.
도 3e를 참고하면, 상기 AlGaN/GaN 에피층(307)의 일부분들을 노출하는 제2 절연막(306b)이 형성될 수 있다. 상기 AlGaN/GaN 에피층(307)의 노출된 일부분들은 소스 및 드레인 영역들(308a, 308b)일 수 있다. 상기 소스 및 드레인 영역들(308a, 308b)에 이온을 주입하고, 활성화시킬 수 있다. 상기 소스 및 드레인 영역들(308a, 308b)은 n+형 이온주입층을 포함할 수 있다. 금속/반도체(n+) 접합을 위해 이루기 위해, 상기 소스 및 드레인 영역들(308a, 308b)의 n+형 이온주입층의 이온농도는 각각 1019~ 1020 cm-3으로 유지될 수 있다. 다만 상기 AlGaN/GaN 에피층(307)의 구조에서 접촉층(contact layer)(307i)이 도 4와 같이 배치된 경우에는, 상기 소스 및 게이트 영역(308a, 308b)의 이온주입 단계가 생략될 수 있다.
도 3f을 참고하면, 상기 소스 및 드레인 영역들(308a, 308b) 사이의 상기 AlGaN/GaN 에피층(307)이 노출될 수 있다. 노출된 상기 AlGaN/GaN 에피층(307)은 게이트를 형성하기 위한 게이트 영역(309)일 수 있다. 상기 게이트 영역(309) 상에 게이트 전극(310a)을 형성할 수 있다. 상기 게이트 영역(309) 상의 게이트 전극(310a)은 게이트 접합을 가질 수 있다. 상기 게이트 전극(310a)은 MES 또는 MOS의 구조로 형성될 수 있다. 고전압 및 고열에 대한 내성이 우수해야 하기 때문에, 상기 게이트 전극(310)은 Pt, Ti, Au, W, Pd, TiN, TaN, 및 WSi 박막의 적층으로 형성될 수 있다. FET 소자의 문턱 전압(Vth)의 조절을 위하여, 상기 게이트 영역(309)에 이온을 주입할 수 있다. 상기 이온 주입으로 운반자의 농도를 조절할 수 있다. FET 소자가 정상-오프(Normally-off) 또는 정상-온(Normally-on)의 조건으로 동작하도록 게이트 영역(309)을 조작할 수 있다. MOSFET 소자인 경우에는, 상기 게이트 영역(309)은 SiO2, Al2O3, HfO2 등의 절연체 박막을 포함할 수 있다.
도 3g를 참고하면, 상기 제1 절연막(306a)의 일부를 제거하여 상기 n+형 이온주입층들(305a, 305b, 305c, 305d)의 일부들이 노출될 수 있다. 노출된 상기 n+형 이온주입층들(305a, 305b, 305c, 305d) 상에 상기 SiGe/Si 에피층들(311a, 311b, 311c, 311d, 311e, 311f, 311g, 311h)을 형성할 수 있다. 이때 식각기술과 선택적 증착기술을 사용할 수 있다. Si 기반 TVS 소자의 활성층인 SiGe/Si 에피층들(311a, 311b, 311c, 311d, 311e, 311f, 311g, 311h)은 n-/p+ 접합을 가질 수 있다.
상기 SiGe/Si 에피층들(311a, 311b, 311c, 311d, 311e, 311f, 311g, 311h)의 성장에는 APCVD, RPCVD, UHVCVD, LPCVD 등이 적용될 수 있다. 상기 SiGe/Si 에피층들(311a, 311b, 311c, 311d, 311e, 311f, 311g, 311h)은 800oC 이하의 저온에서 성장될 수 있다. 이 경우 p-n 반도체 접합에서 불연속적인 농도분포가 유지될 수 있다. SiGe 박막은 RPCVD 또는 UHVCVD 를 사용하여 증착될 수 있다. 상기 CVD 공정시에 SiH4, HCl, SiCH6, DCS, 및 GeH4 등의 가스가 사용될 수 있다. p형의 선택적 박막의 증착을 의해, 고농도의 디보란(B2H6) 가스가 사용될 수 있다.
상기 SiGe/Si 에피층들(311a, 311b, 311c, 311d, 311e, 311f, 311g, 311h)의 SiGe 박막에 C를 주입하여 SiGeC 박막을 형성할 수 있다. 상기 SiGeC 박막으로 밴드갭이 조절될 수 있고, SiC 성분으로 전기 및 열에 대한 내성이 증가될 수 있다. 또한 상기 SiGeC 박막이 재결합 센터의 밀도를 증가시켜, 소자의 성능이 향상될 수 있다. 상기 SiGe 박막은 불순물인 As, P, B의 평형농도와 확산계수의 영향을 받을 수 있다.
도 3h를 참고하면, 상기 소스 영역(308a) 상에 소스 전극(310b)이, 상기 드레인 영역(308b) 상에 드레인 전극(310c)이 형성될 수 있다. 상기 소스 및 드레인 전극들(310b, 310c)은 금속접합을 가질 수 있다. 상기 제1 절연막(306a)의 일부를 제거하여 상기 p+형 이온주입층들(304a, 304b)이 노출될 수 있다. 노출된 상기 p+형 이온주입층들(304a, 304b) 상에 제4 패드들(314a, 314b)이 형성될 수 있다. 상기 제4 패드들(314a, 314b)은 금속접합을 가질 수 있다.
상기 SiGe/Si 에피층들(311a, 311b, 311c, 311d, 311e, 311f, 311g, 311h)의 일부를 노출하는 제3 절연막(306c)이 형성될 수 있다. 노출된 상기 SiGe/Si 에피층들 중 일부들(311b, 311c) 상에 제1 패드(312a)가, 노출된 상기 SiGe/Si 에피층들 중 일부들(311f, 311g) 상에 제2 패드(312b)가 형성될 수 있다. 상기 제1 및 제2 패드들(312a, 312b)는 금속접합을 가질 수 있다. 노출된 상기 SiGe/Si 에피층들 중 일부들(311a, 311d, 311e, 311h) 상에 제3 패드들(313a, 313b, 313c, 313d)이 형성될 수 있다. 상기 제3 패드들(313a, 313b, 313c, 313d)은 금속접합을 가질 수 있다.
상기 제1 패드(312a), 상기 제2 패드(312b), 상기 제3 패드들(313a, 313b, 313c, 313d), 및 상기 제4 패드들(314a, 314b)은 Pt, Ti, Au, W, Pd, TiN, TaN, 및 WSi 박막의 적층일 수 있다.
상기 금속접합이 형성된 후에 제4 절연막(306d)이 형성될 수 있다. 상기 제1 및 제2 패드들(312a, 312b)은 상기 제4 절연막(306d)의 선택적 증착으로 노출될 수 있다.
도 4는 AlGaN/GaN 에피층의 단면구조의 도식도이다.
도 4를 참고하면, GaN 기반 FET 소자의 활성층을 형성하기 위한 상기 AlGaN/GaN 에피층(307)의 단면구조를 도식적으로 보여준다. 상기 AlGaN/GaN 에피층(307)은 순차적으로 씨드층(seed layer)(307a), 제1 완충층(1st relaxation layer)(307b), 제2 완충층(2nd relaxation layer)(307c), 결정화층(crystallization layer)(307d), 평탄화층(planarization layer)(307e), 활성층(active layer)(307f), 스패이서(spacer)(307g), 캡층(cap layer)(307h), 및 접촉층(contact layer)(307i)을 포함할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능하므로, 기술적 범위는 실시예에 국한되는 것이 아니라 특허청구범위에 의하여 정해진다.
1, 2, 3, 4: P-FET 소자 전극
T13, T14, T23, T24: TVS소자
101: GaN 층
102: AlGaN 층
103: 소스
104: 게이트
105: 드레인
106: 패시베이션막
107: 버퍼층
108: 사파이어 기판
300: 실리콘 기판
301: 실리콘 에피층
302: p형 플러그(plug) 층
303a, 303b: p-형 이온주입층
304a, 304b: p+형 이온주입층
305a, 305b, 305c, 305d: n+형 이온주입층
306a: 제1 절연막
306b: 제2 절연막
306c: 제3 절연막
306d: 제4 절연막
307: AlGaN/GaN 에피층
307a: 씨드층
307b: 제1 완충층
307c: 제2 완충층
307d: 결정화층
307e: 평탄화층
307f: 활성층
307g: 스패이서
307h: 캡층
307i: 접촉층
308a: 소스 영역
308b: 드레인 영역
309: 게이트 영역
310a: 게이트 전극
310b: 소스 전극
310c: 드레인 전극
311a, 311b, 311c, 311d, 311e, 311f, 311g, 311h: SiGe/Si 에피층
312a: 제1 패드(pad)
312b: 제2 패드(pad)
313a, 313b, 313c, 313d: 제3 패드(pad)
314a, 314b: 제4 패드(pad)
T13, T14, T23, T24: TVS소자
101: GaN 층
102: AlGaN 층
103: 소스
104: 게이트
105: 드레인
106: 패시베이션막
107: 버퍼층
108: 사파이어 기판
300: 실리콘 기판
301: 실리콘 에피층
302: p형 플러그(plug) 층
303a, 303b: p-형 이온주입층
304a, 304b: p+형 이온주입층
305a, 305b, 305c, 305d: n+형 이온주입층
306a: 제1 절연막
306b: 제2 절연막
306c: 제3 절연막
306d: 제4 절연막
307: AlGaN/GaN 에피층
307a: 씨드층
307b: 제1 완충층
307c: 제2 완충층
307d: 결정화층
307e: 평탄화층
307f: 활성층
307g: 스패이서
307h: 캡층
307i: 접촉층
308a: 소스 영역
308b: 드레인 영역
309: 게이트 영역
310a: 게이트 전극
310b: 소스 전극
310c: 드레인 전극
311a, 311b, 311c, 311d, 311e, 311f, 311g, 311h: SiGe/Si 에피층
312a: 제1 패드(pad)
312b: 제2 패드(pad)
313a, 313b, 313c, 313d: 제3 패드(pad)
314a, 314b: 제4 패드(pad)
Claims (1)
- 서로 인접하는 제1 및 제2 영역들을 가지는 제1 도전형의 실리콘 기판;
상기 제1 영역에 형성된 제1 도전형의 플러그층 및 상기 제2 영역에 형성된 제1 도전형의 패드층을 포함하는 제2 도전형의 실리콘 에피층;
상기 플러그층 상에 형성된 제1 활성층; 및
상기 패드층 상에 형성된 제2 활성층들을 포함하되,
상기 제1 활성층은 AlGaN/GaN 에피층을 포함하고, 상기 제2 활성층은 SiGe/Si 에피층을 포함하는 전력소자.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20110095447 | 2011-09-21 | ||
| KR1020110095447 | 2011-09-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130031761A true KR20130031761A (ko) | 2013-03-29 |
Family
ID=48180841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120000229A KR20130031761A (ko) | 2011-09-21 | 2012-01-02 | 전력소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20130031761A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2522500A (en) * | 2013-07-25 | 2015-07-29 | Gen Electric | Semiconductor assembly and method of manufacture |
| US9111750B2 (en) | 2013-06-28 | 2015-08-18 | General Electric Company | Over-voltage protection of gallium nitride semiconductor devices |
-
2012
- 2012-01-02 KR KR1020120000229A patent/KR20130031761A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9111750B2 (en) | 2013-06-28 | 2015-08-18 | General Electric Company | Over-voltage protection of gallium nitride semiconductor devices |
| GB2522500A (en) * | 2013-07-25 | 2015-07-29 | Gen Electric | Semiconductor assembly and method of manufacture |
| US9997507B2 (en) | 2013-07-25 | 2018-06-12 | General Electric Company | Semiconductor assembly and method of manufacture |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9647083B2 (en) | Producing a semiconductor device by epitaxial growth | |
| JP6041139B2 (ja) | 異なる半導体材料の半導体相互接続層及び半導体チャネル層を備えたトランジスタ | |
| US7781786B2 (en) | Semiconductor device having a heterojunction diode and manufacturing method thereof | |
| JP6025213B2 (ja) | フローティングおよびグランドされた基板領域を備えるｈｅｍｔ | |
| US9012959B2 (en) | Semiconductor device | |
| CN106024857B (zh) | 具有沟道截断环的半导体器件及生产其的方法 | |
| CN110021661B (zh) | 半导体器件及其制作方法 | |
| WO2013085748A1 (en) | VERTICAL GaN JFET WITH GATE AND SOURCE ELECTRODES ON REGROWN GATE | |
| CN108198855B (zh) | 半导体元件、半导体基底及其形成方法 | |
| WO2015175915A1 (en) | Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage | |
| US10147813B2 (en) | Tunneling field effect transistor | |
| CN100568530C (zh) | 半导体器件 | |
| US20140353667A1 (en) | Semiconductor Device and Manufacturing Method Therefor | |
| WO2015200885A9 (en) | Structures for nitride vertical transistors | |
| US20200105742A1 (en) | A semiconductor device comprising an insulated gate field transistor connected on series with a high voltage field effect transistor | |
| KR101398125B1 (ko) | 자기정렬 고속 회복 다이오드 및 그 제조 방법 | |
| US20180166555A1 (en) | Silicon Carbide Vertical MOSFET with Polycrystalline Silicon Channel Layer | |
| KR20130031761A (ko) | 전력소자 | |
| CN111446287A (zh) | 一种mosfet器件及其制备方法 | |
| CN114864677A (zh) | 晶体管器件及其制造方法 | |
| JP6150649B2 (ja) | 半導体装置 | |
| KR101952175B1 (ko) | 질화물 반도체 소자 및 이의 제조 방법 | |
| US9728599B1 (en) | Semiconductor device | |
| US11031472B2 (en) | Systems and methods for integrated diode field-effect transistor semiconductor devices | |
| KR20200039235A (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |