JP4568595B2 - 半導体回路 - Google Patents

Description

本発明は、例えばＣＭＯＳ回路などで形成された、例えばタイマー回路や発振回路などの半導体回路に関する。

例えば、特許文献１において、タイマー回路及び当該タイマー回路を内蔵した半導体記憶装置が開示されている。当該タイマー回路では、温度の上昇に伴ってタイマー周期が減少する傾向を示し、温度の低下に伴ってタイマー周期が増加する傾向を示すタイマー回路を提供するために、以下の構成を有している。ダイオードは、温度に依存した電流特性を有し、この順方向電流は、カレントミラーの一次側を構成するｎ型ＭＯＳトランジスタＮ１を流れる。このｎ型ＭＯＳトランジスタＮ１を流れる電流に応じて、カレントミラーの二次側を構成するｐ型ＭＯＳトランジスタＰ２及びｎ型ＭＯＳトランジスタＮ３を流れる電流が定まる。これらｐ型ＭＯＳトランジスタＰ２及びｎ型ＭＯＳトランジスタＮ３を流れる電流は、インバータＩ１乃至Ｉ３からなるリングオシレータの動作電流として供給される。従って、このリングオシレータから出力されるクロック信号ＣＬＫの周期（タイマー周期）には、ダイオードＤの温度特性が反映され、温度の上昇に伴ってタイマー周期が減少する。

特開２００２−１１７６７１号公報。

しかしながら、従来技術の発振回路では、電源電圧が低下したときは、所定の周期を保持して安定に動作することができないという問題点があった。

本発明の目的は以上の問題点を解決し、より低い電圧から広範囲の電源電圧範囲で安定に動作することができる、発振回路である半導体回路を提供することにある。

本発明に係る半導体回路は、電源電圧で駆動され、上記電源電圧に依存した電流を出力するとともに、上記電源電圧から所定の低下電圧だけ低下してなる基準電圧を出力し、互いに所定の時間間隔だけ遅延されて動作が開始される３以上の整数Ｎ個の電流源と、
上記Ｎ個の電流源からそれぞれ出力される電流により充電されるＮ個のコンデンサと、
セット信号に応答してセットされ、リセット信号に応答してリセットされ、上記リセットされた後上記セットされるまで出力信号を出力するＮ個のセットリセット型フリップフロップと、
Ｎ個のしきい値素子であって、上記Ｎ個のコンデンサから出力される信号電圧が所定のしきい値以上となったときそれぞれ、上記Ｎ個のしきい値素子のうち各１対のしきい値素子からのしきい値結果信号が互いに同時に出力されるしきい値結果信号を出力する上記Ｎ個のしきい値素子と、
上記Ｎ個のしきい値素子のうち、各１対のしきい値素子からのしきい値結果信号が同時に出力されることを示す同時出力信号を、上記Ｎ個のセットリセット型フリップフロップのうちの対応する各１対のセットリセット型フリップフロップのセット信号とリセット信号として出力するＮ個のゲート素子と、
上記Ｎ個のセットリセット型フリップフロップから出力される出力信号に応答してそれぞれ上記Ｎ個のコンデンサを放電するＮ個の放電回路とを備え、
上記リセット信号に応答して、上記各コンデンサの電圧が上記各コンデンサの充電により経過時間に実質的に比例して上昇し上記基準電圧に到達した後、上記セット信号に応答して、上記各コンデンサの放電により上記基準電圧から経過時間につれて下降する動作を上記各コンデンサにおいて上記時間間隔だけずれて繰り返すことにより、上記各セットリセット型フリップフロップからの出力信号をそれぞれ、所定の周期を有する発振信号として出力する発振回路を構成し、
上記各しきい値素子はインバータであり、上記各ゲート素子はノアゲートであることを特徴とする。
また、本発明に係る半導体回路は、電源電圧で駆動され、上記電源電圧に依存した電流を出力するとともに、上記電源電圧から所定の低下電圧だけ低下してなる基準電圧を出力し、互いに所定の時間間隔だけ遅延されて動作が開始される３以上の整数Ｎ個の電流源と、
上記Ｎ個の電流源からそれぞれ出力される電流により充電されるＮ個のコンデンサと、
セット信号に応答してセットされ、リセット信号に応答してリセットされ、上記リセットされた後上記セットされるまで出力信号を出力するＮ個のセットリセット型フリップフロップと、
Ｎ個のしきい値素子であって、上記Ｎ個のコンデンサから出力される信号電圧が所定のしきい値以上となったときそれぞれ、上記Ｎ個のしきい値素子のうち各１対のしきい値素子からのしきい値結果信号が互いに同時に出力されるしきい値結果信号を出力する上記Ｎ個のしきい値素子と、
上記Ｎ個のしきい値素子のうち、各１対のしきい値素子からのしきい値結果信号が同時に出力されることを示す同時出力信号を、上記Ｎ個のセットリセット型フリップフロップのうちの対応する各１対のセットリセット型フリップフロップのセット信号とリセット信号として出力するＮ個のゲート素子と、
上記Ｎ個のセットリセット型フリップフロップから出力される出力信号に応答してそれぞれ上記Ｎ個のコンデンサを放電するＮ個の放電回路とを備え、
上記リセット信号に応答して、上記各コンデンサの電圧が上記各コンデンサの充電により経過時間に実質的に比例して上昇し上記基準電圧に到達した後、上記セット信号に応答して、上記各コンデンサの放電により上記基準電圧から経過時間につれて下降する動作を上記各コンデンサにおいて上記時間間隔だけずれて繰り返すことにより、上記各セットリセット型フリップフロップからの出力信号をそれぞれ、所定の周期を有する発振信号として出力する発振回路を構成し、
上記各しきい値素子はしきい値バッファであり、上記各ゲート素子は反転入力端子付きオアゲートであることを特徴とする。

従って、本発明に係る半導体回路によれば、各電流源からの充電電流と、各電流源からの基準電圧を用いて、タイマー回路の動作を含む発振回路の動作を実行しているので、電源電圧が低下しても、電源電圧に依存した充電電流も小さくなる一方、電源電圧から低下電圧だけ低下してなる基準電圧も小さくなる。それ故、各コンデンサの各電圧がそれら充電により経過時間に実質的に比例して上昇し基準電圧に到達するまでの時間はほとんど変化しない。すなわち、電源電圧が低下しても発振回路の発振周期を保持しつつ動作できる。従って、より低い電圧から広範囲の電源電圧範囲で安定に動作することができる発振回路を提供できる。

以下、本発明に係る実施の形態について図面を参照して説明する。なお、同様の構成要素については同一の符号を付している。

実施の形態１．
図１は本発明の実施の形態１に係る半導体回路であるタイマー回路４０の構成を示す回路図である。

図１において、タイマー回路４０は、電流源１２と、電流源１２からの電流の供給をオン／オフするスイッチＳＷと、当該電流により電荷を充電するコンデンサ１１と、基準電圧源１３と、コンパレータ１４とを備えて構成される。ここで、電流源１２は、電源電圧Ｖｃｃで駆動され、電源電圧Ｖｃｃに依存した電流を出力するとともに、電源電圧Ｖｃｃから所定の低下電圧だけ低下してなる基準電圧Ｖｒｅｆを出力する。電流源１２の一端はスイッチＳＷを介してコンデンサ１１の一端に接続され、電流源１２の他端は接地される。また、コンデンサ１１の一端はコンパレータ１４の反転入力端子に接続され、コンデンサ１１の他端は接地される。さらに、電流源１２から供給される基準電圧Ｖｒｅｆを有する基準電圧源１３の正極はコンパレータ１４の非反転入力端子に接続され、基準電圧源１３の負極は接地される。コンパレータ１４の出力端子は出力端子２０に接続される。コンパレータ１４において、反転入力端子に入力される電圧が基準電圧源１３の基準電圧Ｖｒｅｆ以上となると、コンパレータ１４からの出力信号は、例えば＋５Ｖのハイレベルから、例えば０Ｖのローレベルに立ち下がる。なお、スイッチＳＷは、タイマー回路４０に電源電圧Ｖｃｃが供給されたときにオンとなる仮想的なスイッチである。

以上のように構成されたタイマー回路４０において、コンデンサ１１に電荷が蓄積されていない状態で、タイマー回路４０の電源電圧Ｖｃｃが供給されてスイッチＳＷがオンされたとき、電流源１２から電流がコンデンサ１１に流れ、コンデンサ１１に電荷が蓄積される。そして、時間経過につれてコンデンサ１１の両端電圧が経過時間に実質的に比例して上昇し、その電圧が基準電圧Ｖｒｅｆ以上となったとき、コンパレータ１４からの出力信号はハイレベルからローレベルに立ち下がる。すなわち、電源電圧Ｖｃｃの供給によるスイッチＳＷのオン時から所定の時間だけ遅延した時刻でコンパレータ１４からの出力信号はハイレベルからローレベルに立ち下がり、タイマー回路４０として動作することになる。

すなわち、タイマー回路４０においては、電源電圧Ｖｃｃで駆動され、電源電圧Ｖｃｃに依存した電流を出力するとともに、電源電圧Ｖｃｃから所定の低下電圧だけ低下してなる基準電圧Ｖｒｅｆを出力する電流源１２を用いてコンデンサ１１を充電し、コンデンサ１１の電圧を、電流源１２から出力される基準電圧Ｖｒｅｆと比較して、基準電圧Ｖｒｅｆ以上となったとき、出力信号を出力するコンパレータ１４を備え、電源電圧Ｖｃｃの供給開始から、コンデンサ１１の電圧がその充電により経過時間に実質的に比例して上昇し基準電圧Ｖｒｅｆに到達するまでの遅延時間後に、出力信号を出力するタイマー回路４０を構成している。それ故、電源電圧Ｖｃｃが低下しても、電源電圧Ｖｃｃに依存した充電電流も小さくなる一方、電源電圧Ｖｃｃから低下電圧だけ低下してなる基準電圧Ｖｒｅｆも小さくなるので、コンデンサ１１の電圧がその充電により経過時間に実質的に比例して上昇し基準電圧Ｖｒｅｆに到達するまでの遅延時間はほとんど変化しない。すなわち、電源電圧Ｖｃｃが低下してもタイマー回路４０の遅延時間を保持しつつ動作できる。従って、より低い電圧から広範囲の電源電圧範囲で安定に動作することができるタイマー回路４０を提供できる。

なお、例えば、電流源１２は電源電圧Ｖｃｃに依存しない一定電流を供給する回路が用いられる場合は、電流源１２を半導体回路内に構成するためには最低でも２段のトランジスタ直列回路と抵抗又はダイオードといった能動素子のカスケード接続が必要であり、最低動作電圧を低く設定することはきわめて難しく、より広い電源電圧範囲で動作するタイマー回路を作成することは難しい。この問題点を解決するために、本発明者らは、図１のタイマー回路４０の具体例を提案する。

図２は図１のタイマー回路４０の具体例を示す回路図である。図２において、タイマー回路４０は、３個のカレントミラー回路Ｍ１，Ｍ２，Ｍ３と抵抗Ｒａ，Ｒｂを備えた電流源１２と、コンデンサ１１と、コンパレータ１４とを備えて構成され、電流源１２及びコンパレータ１４はＣＭＯＳ回路で形成される。

図２において、電流源１２は、スイッチＳＷと、４個のＰチャンネルＭＯＳＦＥＴＰ１乃至Ｐ４と、２個のＮチャンネルＭＯＳＦＥＴＮ１，Ｎ２と、２個の抵抗Ｒａ，Ｒｂとを備えて構成される。ここで、１対のＰチャンネルＭＯＳＦＥＴＰ１，Ｐ２によりカレントミラー回路Ｍ１を構成し、１対のＮチャンネルＭＯＳＦＥＴＮ１，Ｎ２によりカレントミラー回路Ｍ２を構成し、１対のＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４によりカレントミラー回路Ｍ３を構成し、これら３個のカレントミラー回路Ｍ１，Ｍ２，Ｍ３が縦続に接続されている。また、コンパレータ１４は、２個のＰチャンネルＭＯＳＦＥＴＰ５，Ｐ６と、２個のＮチャンネルＭＯＳＦＥＴＮ３，Ｎ４とを備えて構成される。

電源電圧ＶｃｃはスイッチＳＷを介して電源接続点１２ａに接続される。電源接続点１２ａは、６個のＰチャンネルＭＯＳＦＥＴＰ１乃至Ｐ６の各ソースに接続される。また、４個のＮチャンネルＭＯＳＦＥＴＮ１乃至Ｎ４の各ソースは接地される。ＰチャンネルＭＯＳＦＥＴＰ１，Ｐ２の各ゲートは互いに接続されるとともに、ＰチャンネルＭＯＳＦＥＴＰ１のドレインに接続され、さらに、抵抗Ｒａを介して接地される。また、ＰチャンネルＭＯＳＦＥＴＰ２のドレインは、ＮチャンネルＭＯＳＦＥＴＮ１のドレイン及びゲート、並びにＮチャンネルＭＯＳＦＥＴＮ２のゲートに接続される。さらに、３個のＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４，Ｐ６の各ゲートは互いに接続されるとともに、ＰチャンネルＭＯＳＦＥＴＰ３のドレインに接続され、さらに、ＮチャンネルＭＯＳＦＥＴＮ２のドレインに接続される。ＰチャンネルＭＯＳＦＥＴＰ４のドレインは抵抗Ｒｂを介してＰチャンネルＭＯＳＦＥＴＰ５のゲートに接続されるとともに、コンデンサ１１を介して接地される。また、ＰチャンネルＭＯＳＦＥＴＰ５のドレインはＮチャンネルＭＯＳＦＥＴＮ３のドレインに接続されるとともに、出力端子２０に接続される。さらに、ＰチャンネルＭＯＳＦＥＴＰ６のドレインはＮチャンネルＭＯＳＦＥＴＮ４のドレイン及びゲート、並びにＮチャンネルＭＯＳＦＥＴＮ３のゲートに接続される。

以上のように構成された図２のタイマー回路４０において、２個のＰチャンネルＭＯＳＦＥＴＰ１，Ｐ２からなるカレントミラー回路Ｍ１と、２個のＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４からなるカレントミラー回路Ｍ２と、２個のＮチャンネルＭＯＳＦＥＴＮ１，Ｎ２からなる第３のカレントミラー回路Ｍ３と、２個の抵抗Ｒａ，Ｒｂとにより、電流源１２の回路を構成している。また、２個のＰチャンネルＭＯＳＦＥＴＰ５，Ｐ６と、２個のＮチャンネルＭＯＳＦＥＴＮ３，Ｎ４とにより、コンパレータ１４を構成している。

図２のタイマー回路１２において、電源電圧Ｖｃｃが投入されてスイッチＳＷがオンされると、電源電圧ＶｃｃからＰチャンネルＭＯＳＦＥＴＰ１と抵抗Ｒａを介して接地に向けて電流が流れる。このとき、抵抗Ｒａの両端に誘起される電圧は、電源電圧Ｖｃｃから、ダイオード接続しているＰチャンネルＭＯＳＦＥＴＰ１のしきい値電圧分だけ減じた電圧値となり、上記抵抗Ｒａに流れる電流は電源電圧Ｖｃｃに実質的に比例して、すなわち電源電圧Ｖｃｃに依存した電流となる。この電流を用いて、１対のＰチャンネルＭＯＳＦＥＴＰ１，Ｐ２で構成されるカレントミラー回路Ｍ１と、１対のＮチャンネルＭＯＳＦＥＴＮ１，Ｎ２で構成されるカレントミラー回路Ｍ２と、１対のＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４で構成されるカレントミラー回路Ｍ３とを介して、電源電圧ＶｃｃからＰチャンネルＭＯＳＦＥＴＰ４及び抵抗Ｒｂを介してコンデンサ１１に流れる充電電流を得る。従って、充電電流は、電源電圧Ｖｃｃに依存して、電源電圧Ｖｃｃに実質的に比例する電流となる。ここで、各カレントミラー回路Ｍ１，Ｍ２，Ｍ３のＭＯＳＦＥＴの各ゲート幅を調整することにより、ユーザーが所望する充電電流を得ることができる。

また、基準電圧Ｖｒｅｆは、カレントミラー回路Ｍ３における１対のＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４のゲート電位から得ている。当該基準電圧ＶｒｅｆはＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４のしきい値電圧分だけ低下してなる電圧値であり、電源電圧Ｖｃｃの低下により低下する。なお、後述する実施の形態において、上記基準電圧Ｖｒｅｆを第１の基準電圧Ｖｒｅｆ１として用い、カレントミラー回路Ｍ２の１対のＮチャンネルＭＯＳＦＥＴＮ１，Ｎ２のゲート電位（当該ＭＯＳＦＥＴのしきい値電圧値である。）を、第１の基準電圧Ｖｒｅｆ１よりも低い第２の基準電圧Ｖｒｅｆ２として用いることができる。

上述のように得られた電源電圧Ｖｃｃに依存する電流にて、コンデンサ１１の充電が進み、コンパレータ１４の反転入力端子（ＰチャンネルＭＯＳＦＥＴＰ５のゲート）の電位が基準電圧Ｖｒｅｆ以上になると出力端子２０の電圧値が、電源電圧レベルであるハイレベルから接地電位であるローレベルまで反転する。

このときの基準電圧Ｖｒｅｆの電位（ＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４のゲート電位）と、ＰチャンネルＭＯＳＦＥＴＰ１のゲート電位とは、トランジスタのドレイン・ソース間電圧の変化によって実効チャネル長が変化するチャネル長変調効果を無視できるトランジスタ構成とすれば同じ電位となる。従って、この回路構成では、出力端子２０における電圧の反転は、電源電圧Ｖｃｃに依存した充電電流にて充電されたコンデンサ１１が、電源電圧ＶｃｃからＰチャンネルＭＯＳＦＥＴＰ１のしきい値電圧を減じた電圧値である基準電圧Ｖｒｅｆに到達することによって発生する。各ＭＯＳＦＥＴのしきい値電圧が一定であれば、電源電圧Ｖｃｃが低下しても、電源電圧Ｖｃｃに依存した充電電流も小さくなる一方、電源電圧Ｖｃｃから低下電圧だけ低下してなる基準電圧Ｖｒｅｆも小さくなるので、コンデンサ１１の電圧がその充電により経過時間に実質的に比例して上昇し基準電圧Ｖｒｅｆに到達するまでの遅延時間はほとんど変化しない。すなわち、電源投入から出力端子２０の論理反転が発生するまでの遅延時間は、電源電圧Ｖｃｃの変動の影響を受けにくく、さらに、充電電流の発生源は、１つのＰチャンネルＭＯＳＦＥＴＰ１と１つの抵抗Ｒａで構成されるため、比較的低い電圧での始動が可能となる。すなわち、電源電圧Ｖｃｃが低下してもタイマー回路４０の遅延時間を保持しつつ動作でき、より低い電圧から広範囲の電源電圧範囲で安定に動作することができるタイマー回路４０を提供できる。

図３は図２のタイマー回路４０の変形例４０Ａを示す回路図である。図３のタイマー回路４０Ａは、図２のタイマー回路４０に比較して、電流源１２においてカレントミラー回路Ｍ２，Ｍ３を省略したことを特徴としている。図３において、相違点について説明すると、充電電流は、電源電圧ＶｃｃからＰチャンネルＭＯＳＦＥＴＰ２及び抵抗Ｒｂを介してコンデンサ１１に流れる。以上のように構成しても、図３のタイマー回路４０Ａは、図２のタイマー回路４０と同様に動作する。

図４は図１のタイマー回路４０の別の具体例４０Ｂを示す回路図である。図４のタイマー回路４０Ｂは、図２のタイマー回路４０に比較して、２個のＰチャンネルＭＯＳＦＥＴＰ１，Ｐ２と、１個の抵抗Ｒａからなる回路を、１個の抵抗Ｒｃで構成したことを特徴としている。以上のように構成しても、図４のタイマー回路４０Ｂは、図２のタイマー回路４０と同様に動作する。

以上説明したように、本発明の実施の形態１に係る半導体回路によれば、電源電圧Ｖｃｃが低下しても、電源電圧Ｖｃｃに依存した充電電流も小さくなる一方、電源電圧Ｖｃｃから低下電圧だけ低下してなる基準電圧Ｖｒｅｆも小さくなるので、コンデンサ１１の電圧がその充電により経過時間に実質的に比例して上昇し基準電圧Ｖｒｅｆに到達するまでの遅延時間はほとんど変化しない。すなわち、電源電圧Ｖｃｃが低下してもタイマー回路４０の遅延時間を保持しつつ動作できる。従って、より低い電圧から広範囲の電源電圧範囲で安定に動作することができるタイマー回路４０，４０Ａ，４０Ｂを提供できる。

実施の形態２．
図５は本発明の実施の形態２に係る半導体回路である発振回路４０Ｃの構成を示す回路図である。本実施の形態２に係る発振回路４０Ｃは、図１のタイマー回路４０を基礎としたＣＭＯＳ回路で形成された発振回路であって（実施の形態３乃至５も、同様に形成されるＣＭＯＳ回路の発振回路である。）、図１のタイマー回路４０に比較して、基準電圧源１３を有するコンパレータ１４に代えて、第１の基準電圧Ｖｒｅｆ１を有する基準電圧源２１を有するコンパレータ１７と、第２の基準電圧Ｖｒｅｆ２を有する基準電圧源２２を有するコンパレータ１８と、セットリセット型フリップフロップ１９と、放電回路Ｄ１とを備えて構成したことを特徴としている。なお、コンパレータ１７，１８及びセットリセット型フリップフロップ１９は例えばＣＭＯＳ回路で形成される。また、基準電圧源２１，２２も、実施の形態１と同様にＣＭＯＳ回路で形成された電流源１２又は１２Ｂで発生され、具体的には、図２及び図４において図示された２個の基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を用いる。

図５において、コンデンサ１１の両端電圧を電圧Ｖ１１とし、その両端にそれぞれ放電回路Ｄ１の端子Ｔ２，Ｔ３が接続される。コンデンサ１１の一端は、コンパレータ１７の非反転入力端子及びコンパレータ１８の反転入力端子に接続される。基準電圧源２１からの基準電圧Ｖｒｅｆ１はコンパレータ１７の反転入力端子に印加され、基準電圧源２２からの基準電圧Ｖｒｅｆ２はコンパレータ１８の非反転入力端子に印加される。また、コンパレータ１７からの出力信号の電圧Ｖｓはセットリセット型フリップフロップ１９のセット端子Ｓに入力され、コンパレータ１８からの出力信号の電圧Ｖｒはセットリセット型フリップフロップ１９のリセット端子Ｒに入力される。ここで、セットリセット型フリップフロップ１９は、非反転出力端子Ｑと、反転出力端子／Ｑ（本願明細書及び図面において、／Ｑのうちの／は上側バーを示し、ローアクティブを示す。）とを有し、セット信号に応答してセットされ、リセット信号に応答してリセットされ、上記セットされた後上記リセットされるまで非反転出力端子Ｑから出力信号Ｖｑを出力するとともに、その反転信号を反転出力端子／Ｑから出力する。ここで、セットリセット型フリップフロップ１９の非反転出力端子Ｑからの出力信号の電圧Ｖｑは出力端子３０に出力されるとともに、放電回路Ｄ１の制御端子Ｔ１に対して放電開始信号として印加される。

ここで、コンパレータ１７は、非反転入力端子に入力される電圧Ｖ１１が基準電圧Ｖｒｅｆ１以上となったとき、ハイレベルのパルス信号を出力し、また、コンパレータ１８は、非反転入力端子に入力される電圧Ｖ１１が基準電圧Ｖｒｅｆ２以下となったとき、ハイレベルのパルス信号を出力する。

図６は、図５の発振回路４０Ｃの第１の具体例４０Ｃａの構成を示す回路図である。図６において、発振回路４０Ｃａは、図２の電流源１２と、図２のコンパレータ１４と同様の構成を有する２個のコンパレータ１７，１８とを用いて構成したことを特徴としている。

図６において、電流源１２の電源接続点１２ａはコンパレータ１７の電源端子に接続されて電源電圧Ｖｃｃが供給され、また、コンパレータ１８の電源端子にも接続されて電源電圧Ｖｃｃが供給される。電流源１２のＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４の各ゲート電圧は基準電圧Ｖｒｅｆ１としてコンパレータ１７の反転入力端子に印加され、電流源１２のＮチャンネルＭＯＳＦＥＴＮ１，Ｎ２の各ゲート電圧は基準電圧Ｖｒｅｆ２としてコンパレータ１８の非反転入力端子に印加される。さらに、電流源１２のＰチャンネルＭＯＳＦＥＴＰ４のソースは抵抗Ｒｂ及びコンデンサ１１を介して接地され、コンデンサ１１の両端電圧Ｖ１１は、コンパレータ１７の非反転入力端子に印加され、コンパレータ１８の反転入力端子に印加され、放電回路Ｄ１の端子Ｔ２に印加される。コンパレータ１７からの出力信号は、セットリセット型フリップフロップ１９のセット端子Ｓに入力される。また、コンパレータ１８からの出力信号は、セットリセット型フリップフロップ１９のリセット端子Ｒに入力される。さらに、セットリセット型フリップフロップ１９の非反転出力端子Ｑからの出力信号は放電回路Ｄ１の制御端子Ｔ１に入力される。

図７は、図５の発振回路４０Ｃの第２の具体例４０Ｃｂの構成を示す回路図である。図７において、発振回路４０Ｃｂは、図４の電流源１２Ｂと、図４のコンパレータ１４と同様の構成を有する２個のコンパレータ１７，１８とを用いて構成したことを特徴としている。すなわち、発振回路４０Ｃｂは、図６の発振回路４０Ｃａに比較して、図２の電流源１２に代えて、図４の電流源１２Ｂを備えたことであり、その他の構成は、図６と同様である。

図８は図５乃至図７の放電回路Ｄ１の構成を示す回路図である。放電回路Ｄ１は、例えば、図８に示すように、ＣＭＯＳ回路のうちの１個のＮチャンネルＭＯＳＦＥＴ２３で構成され、そのゲートは制御端子Ｔ１に接続され、ドレインは端子Ｔ２に接続され、ソースは接地された端子Ｔ３に接続される。以上のように構成された放電回路Ｄ１において、ハイレベル信号が制御端子Ｔ１を介してＮチャンネルＭＯＳＦＥＴ２３のゲートに印加されるとき、ＮチャンネルＭＯＳＦＥＴ２３がオンとなり、端子Ｔ２と端子Ｔ３間で所定の抵抗値を有する放電回路を構成する。

図９は図５乃至図７の放電回路Ｄ１の変形例Ｄ１Ａの構成を示す回路図である。図９の放電回路Ｄ１Ａは、図８の放電回路Ｄ１に比較して、制御端子Ｔ１と、ＮチャンネルＭＯＳＦＥＴ２３のゲートとの間にカレントミラー回路２４を挿入し、制御端子Ｔ１に入力される電圧信号に基づいて電流を発生してＮチャンネルＭＯＳＦＥＴ２３を電流で駆動するように構成したことを特徴としている。

図１０は、図５の発振回路４０Ｃの動作を示すタイミングチャートである。なお、図５の発振回路４０Ｃにおいて、図１０に示すように、基準電圧Ｖｒｅｆ１は、電源電圧ＶｃｃからＰチャンネルＭＯＳＦＥＴのしきい値電圧Ｖｔｈｐを減じた電圧に設定され、基準電圧Ｖｒｅｆ２は、基準電圧Ｖｒｅｆ１よりも低い電圧に設定される。

図１０から明らかなように、スイッチＳＷがオンされた後、コンデンサ１１が充電されて、コンデンサ１１の両端電圧Ｖ１１が基準電圧Ｖｒｅｆ１以上となったとき、コンパレータ１７はハイレベルのパルス信号を出力し、これにより、セットリセット型フリップフロップ１９はセットされ、非反転出力端子Ｑからハイレベル信号Ｖｑが出力される。そのとき、当該ハイレベル信号に応答して、放電回路Ｄ１がオンされ、コンデンサ１１に蓄積された電荷が、コンデンサ１１と放電回路Ｄ１のＮチャンネルＭＯＳＦＥＴ２３の抵抗分とで決定される時定数で放電される。そして、コンデンサ１１の両端電圧が基準電圧Ｖｒｅｆ２以下となったとき、コンパレータ１８はハイレベルのパルス信号をセットリセット型フリップフロップ１９のリセット端子Ｓに出力する。これに応答して、セットリセット型フリップフロップ１９はリセットされ、非反転出力端子Ｑから信号Ｖｑはローレベルとなる。これにより、放電回路Ｄ１への信号がローレベルになるので、放電回路Ｄ１がオフされ、放電回路Ｄ１の放電が終了する。次いで、また、コンデンサ１１に対する充電が開始され、上述の動作が繰り返される。従って、図１０から明らかなように、出力端子３０からは、所定のパルス幅を有するハイレベル信号が所定の周期で出力され、すなわち、所定の発振信号が出力される。

以上のように構成された図５の発振回路４０Ｃにおいては、リセット信号に応答して、コンデンサ１１の電圧がその充電により第２の基準電圧Ｖｒｅｆ２から経過時間に実質的に比例して上昇し第１の基準電圧Ｖｒｅｆ１に到達した後、セット信号に応答して、コンデンサ１１の放電により第１の基準電圧ＶＲｅｆ１から経過時間につれて下降して第２の基準電圧Ｖｒｅｆ２に到達する動作を繰り返すことにより、セットリセット型フリップフロップ１９からの出力信号を、所定の周期を有する発振信号として出力することができる。

以上説明したように、本発明の実施の形態２に係る半導体回路の発振回路４０Ｃにおいても、実施の形態１の電流源１２又は１２Ｂからの充電電流と、電流源１２又は１２Ｂからの基準電圧Ｖｒｅｆ１を用いて、実施の形態１のタイマー回路の動作を含む発振回路の動作を実行しているので、電源電圧Ｖｃｃが低下しても、電源電圧Ｖｃｃに依存した充電電流も小さくなる一方、電源電圧Ｖｃｃから低下電圧だけ低下してなる基準電圧Ｖｒｅｆ１も小さくなる。それ故、コンデンサ１１の電圧がその充電により基準電圧Ｖｒｅｆ２から経過時間に実質的に比例して上昇し基準電圧Ｖｒｅｆ１に到達するまでの時間はほとんど変化しない。すなわち、電源電圧Ｖｃｃが低下しても発振回路の発振周期を保持しつつ動作できる。従って、より低い電圧から広範囲の電源電圧範囲で安定に動作することができる発振回路を提供できる。

実施の形態３．
図１１は本発明の実施の形態３に係る半導体回路である発振回路４０Ｄの構成を示す回路図である。図１１の発振回路４０Ｄは、図５の発振回路４０Ｃに比較して、２個の電流源１２−１，１２−２にそれぞれ対応するコンデンサ１１−１，１１−２及び放電回路Ｄ１，Ｄ２を備え、また、上記２個の電流源１２−１，１２−２の動作をそれぞれオン／オフする２個のスイッチＳＷ１，ＳＷ２を備え、これら２個のスイッチＳＷ１，ＳＷ２のオン／オフを制御するコントローラ２５を備えたことを特徴としている。上述した図５の発振回路４０Ｃでは、図１０から明らかなように、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２が実質的に同一の電圧に設定されたときは、発振動作が停止されることになるが、図１１の発振回路４０Ｄではこの問題点を解決する。なお、基準電圧源２１は、実施の形態１と同様にＣＭＯＳ回路で形成された電流源１２，１２Ａ又は１２Ｂで発生され、具体的には、図２乃至図４において図示された基準電圧Ｖｒｅｆを用いる。また、放電回路Ｄ１，Ｄ２もそれぞれ上述の放電回路Ｄ１と同様に構成される。

図１１において、電流源１２−１の一端はスイッチＳＷ１を介して接地され、電流源１２−１の他端はコンデンサ１１−１を介して接地される。また、電流源１２−２の一端はスイッチＳＷ２を介して接地され、電流源１２−２の他端はコンデンサ１１−２を介して接地される。コンデンサ１１−１の両端電圧Ｖ１１は放電回路Ｄ１及びコンパレータ１７の非反転入力端子に印加される。また、コンデンサ１１−２の両端電圧Ｖ１２は放電回路Ｄ２及びコンパレータ１８の非反転入力端子に印加される。さらに、２個のコンパレータ１７，１８の各反転入力端子には、基準電圧源２１からの基準電圧Ｖｒｅｆが印加される。ここで、コンパレータ１７，１８はそれぞれ、各非反転入力端子に印加される電圧Ｖ１１，Ｖ１２が基準電圧Ｖｒｅｆ以上となったとき、ハイレベルのパルス信号を出力する。コンパレータ１７からの出力信号は電圧Ｖｓでセットリセット型フリップフロップ１９のセット端子Ｓに出力され、コンパレータ１８からの出力信号は電圧Ｖｒでセットリセット型フリップフロップ１９のリセット端子Ｒに出力される。さらに、セットリセット型フリップフロップ１９の非反転出力端子Ｑから出力される信号は電圧Ｖｑで出力端子３０に出力されるとともに、放電回路Ｄ１の制御端子Ｔ１に出力される。また、セットリセット型フリップフロップ１９の反転出力端子／Ｑから出力される信号は電圧Ｖｑｂで出力端子３１に出力されるとともに、放電回路Ｄ２の制御端子Ｔ１に出力される。なお、コントローラ２５は、当該発振回路４０Ｄの動作の開始後、スイッチＳＷ１をオンした後、所定の時間間隔だけ遅延してスイッチＳＷ２をオンする。

図１２は図１１の発振回路４０Ｄの第１の具体例４０Ｄａの構成を示す回路図である。図１２において、発振回路４０Ｄａは、図２の電流源１２と同様の構成を有する電流源１２−１，１２−２と、図２のコンパレータ１４と同様の構成を有する２個のコンパレータ１７，１８とを用いて構成したことを特徴としている。

図１２において、電流源１２−１はコントローラ２５により制御されるスイッチＳＷ１を有し、電流源１２−２はコントローラ２５により制御されるスイッチＳＷ２を有する。電流源１２−１の電源接続点１２ａはコンパレータ１７の電源端子に接続されて電源電圧Ｖｃｃが供給される。また、電流源１２−２の電源接続点１２ａはコンパレータ１８の電源端子にも接続されて電源電圧Ｖｃｃが供給される。電流源１２−１のＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４の各ゲート電圧は基準電圧Ｖｒｅｆ１としてコンパレータ１７の反転入力端子に印加され、また、電流源１２−２のＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４の各ゲート電圧は基準電圧Ｖｒｅｆ１としてコンパレータ１８の反転入力端子に印加される。さらに、電流源１２−１のＰチャンネルＭＯＳＦＥＴＰ４のソースは抵抗Ｒｂ及びコンデンサ１１−１を介して接地され、コンデンサ１１−１の両端電圧Ｖ１１は、コンパレータ１７の非反転入力端子に印加され、放電回路Ｄ１の端子Ｔ２に印加される。電流源１２−２のＰチャンネルＭＯＳＦＥＴＰ４のソースは抵抗Ｒｂ及びコンデンサ１１−２を介して接地され、コンデンサ１１−２の両端電圧Ｖ１２は、コンパレータ１８の非反転入力端子に印加され、放電回路Ｄ２の端子Ｔ２に印加される。コンパレータ１７からの出力信号は、セットリセット型フリップフロップ１９のセット端子Ｓに入力される。また、コンパレータ１８からの出力信号は、セットリセット型フリップフロップ１９のリセット端子Ｒに入力される。さらに、セットリセット型フリップフロップ１９の非反転出力端子Ｑからの出力信号は放電回路Ｄ１の制御端子Ｔ１に入力され、セットリセット型フリップフロップ１９の反転出力端子／Ｑからの出力信号は放電回路Ｄ２の制御端子Ｔ１に入力される。

図１３は図１１の発振回路４０Ｄの第２の具体例４０Ｄｂの構成を示す回路図である。図１３において、発振回路４０Ｄｂは、図３の電流源１２Ａと同様の構成を有する電流源１２Ａ−１，１２Ａ−２と、図３のコンパレータ１４と同様の構成を有する２個のコンパレータ１７，１８とを用いて構成したことを特徴としている。すなわち、発振回路４０Ｄｂは、図１２の発振回路４０Ｄａに比較して、図２の電流源１２に代えて、図３の電流源１２Ａを備えたことであり、その他の構成は、以下の点を除いて図１２と同様である。電流源１２Ａ−１はコントローラ２５により制御されるスイッチＳＷ１を有し、電流源１２Ａ−２はコントローラ２５により制御されるスイッチＳＷ２を有する。また、電流源１２Ａ−１のＰチャンネルＭＯＳＦＥＴＰ１，Ｐ２の各ゲート電圧は基準電圧Ｖｒｅｆ１としてコンパレータ１７の反転入力端子に印加され、また、電流源１２Ａ−２のＰチャンネルＭＯＳＦＥＴＰ１，Ｐ２の各ゲート電圧は基準電圧Ｖｒｅｆ１としてコンパレータ１８の反転入力端子に印加される。

図１４は図１１の発振回路４０Ｄの第３の具体例４０Ｄｃの構成を示す回路図である。図１４において、発振回路４０Ｄｃは、図４の電流源１２Ｂと同様の構成を有する電流源１２Ｂ−１，１２Ｂ−２と、図４のコンパレータ１４と同様の構成を有する２個のコンパレータ１７，１８とを用いて構成したことを特徴としている。すなわち、発振回路４０Ｄｃは、図１２の発振回路４０Ｄａに比較して、図２の電流源１２に代えて、図４の電流源１２Ｂを備えたことであり、その他の構成は、以下の点を除いて図１２と同様である。電流源１２Ｂ−１はコントローラ２５により制御されるスイッチＳＷ１を有し、電流源１２Ｂ−２はコントローラ２５により制御されるスイッチＳＷ２を有する。

図１５は図１１の発振回路４０Ｄの動作を示すタイミングチャートである。図１５において、コントローラ２５は、当該発振回路４０Ｄの動作の開始後、スイッチＳＷ１をオンした後、所定の時間間隔だけ遅延してスイッチＳＷ２をオンする。これにより、まず、コンデンサ１１−１が充電し、その両端電圧Ｖ１１が基準電圧Ｖｒｅｆ以上となったとき、コンパレータ１７はハイレベルのパルス信号をセットリセット型フリップフロップ１９のセット端子Ｓに出力し、これにより、セットリセット型フリップフロップ１９はセットされ、その非反転出力端子Ｑから所定のハイレベル信号Ｖｑが出力端子３０及び放電回路Ｄ１の制御端子Ｔ１に出力されるとともに、その反転出力端子／Ｑから所定のローレベル信号Ｖｑｂが出力端子３１及び放電回路Ｄ２の制御端子Ｔ１に出力される。このとき、放電回路Ｄ１はオンとされ、コンデンサ１１−１に蓄積された電荷は放電される一方、放電回路Ｄ２はオフとされ、コンデンサ１１−２に電流源１２−２からの電流が流れ、電荷の蓄積が行われる。

そして、コンデンサ１１−２が充電し、その両端電圧Ｖ１２が基準電圧Ｖｒｅｆ以上となったとき、コンパレータ１８はハイレベルのパルス信号をセットリセット型フリップフロップ１９のリセット端子Ｒに出力し、これにより、セットリセット型フリップフロップ１９はリセットされ、その非反転出力端子Ｑから所定のローレベル信号Ｖｑが出力端子３０及び放電回路Ｄ１の制御端子Ｔ１に出力されるとともに、その反転出力端子／Ｑから所定のハイレベル信号Ｖｑｂが出力端子３１及び放電回路Ｄ２の制御端子Ｔ１に出力される。このとき、放電回路Ｄ１はオフとされて充電が再び開始される一方、放電回路Ｄ２はオンとされ、コンデンサ１１−２に蓄積された電荷が放電される。以上の動作が繰り返され、出力端子３０から出力される信号Ｖｑとして、所定のパルス幅を有するハイレベル信号が所定の周期で出力され、すなわち、所定の発振信号が出力される。

以上のように構成された発振回路においては、リセット信号に応答して、コンデンサ１１−１の電圧がその充電により経過時間に実質的に比例して上昇し基準電圧Ｖｒｅｆに到達した後、セット信号に応答して、コンデンサ１１−１の放電により基準電圧Ｖｒｅｆから経過時間につれて下降するとともに、セット信号に応答して、コンデンサ１１−２の電圧がその充電により経過時間に実質的に比例して上昇し基準電圧Ｖｒｅｆに到達した後、リセット信号に応答して、コンデンサ１１−２の放電により基準電圧Ｖｒｅｆから経過時間につれて下降する動作を繰り返すことにより、セットリセット型フリップフロップ１９からの２個の出力信号Ｖｑ，Ｖｑｂをそれぞれ、所定の周期を有する発振信号として出力することができる。

以上説明したように、本発明の実施の形態３に係る半導体回路の発振回路においても、実施の形態１の電流源１２，１２又は１２Ｂからの充電電流と、電流源１２，１２又は１２Ｂからの基準電圧Ｖｒｅｆを用いて、実施の形態１のタイマー回路の動作を含む発振回路の動作を実行しているので、電源電圧Ｖｃｃが低下しても、電源電圧Ｖｃｃに依存した充電電流も小さくなる一方、電源電圧Ｖｃｃから低下電圧だけ低下してなる基準電圧Ｖｒｅｆも小さくなる。それ故、コンデンサ１１−１，１１−２の各電圧がその充電により経過時間に実質的に比例して上昇し基準電圧Ｖｒｅｆに到達するまでの時間はほとんど変化しない。すなわち、電源電圧Ｖｃｃが低下しても発振回路の発振周期を保持しつつ動作できる。従って、より低い電圧から広範囲の電源電圧範囲で安定に動作することができる発振回路を提供できる。

実施の形態４．
図１６は本発明の実施の形態４に係る半導体回路である発振回路４０Ｅの構成を示す回路図である。図１６の発振回路４０Ｅは、図１１の発振回路４０Ｄに比較して、３個の電流源１２−１，１２−２，１２−３と、３個のインバータＮＯＴ１，ＮＯＴ２，ＮＯＴ３と、３個のセットリセット型フリップフロップＦＦ１，ＦＦ２，ＦＦ３と、３個の放電回路Ｄ１，Ｄ２，Ｄ３とを備えて構成したことを特徴としている。なお、電流源１２−１，１２−２，１２−３は、上述の電流源１２と同様にＣＭＯＳ回路で構成され、放電回路Ｄ１，Ｄ２，Ｄ３もそれぞれ上述の放電回路Ｄ１と同様に構成される。

図１６において、電流源１２−１の一端はスイッチＳＷ１を介して接地され、電流源１２−１の他端はコンデンサＣ１を介して接地される。また、電流源１２−２の一端はスイッチＳＷ２を介して接地され、電流源１２−２の他端はコンデンサＣ２を介して接地される。さらに、電流源１２−３の一端はスイッチＳＷ３を介して接地され、電流源１２−３の他端はコンデンサＣ３を介して接地される。コンデンサＣ１の両端電圧Ｖ１は放電回路Ｄ３に印加されるとともに、インバータＮＯＴ１を介して電圧ＶａとしてノアゲートＮＯＲ１の第１の入力端子及びノアゲートＮＯＲ２の第１の入力端子に入力される。また、コンデンサＣ２の両端電圧Ｖ２は放電回路Ｄ２に印加されるとともに、インバータＮＯＴ２を介して電圧ＶｂとしてノアゲートＮＯＲ２の第２の入力端子及びノアゲートＮＯＲ３の第２の入力端子に出力される。さらに、コンデンサＣ３の両端電圧Ｖ３は放電回路Ｄ１に印加されるとともに、インバータＮＯＴ３を介して電圧ＶｃとしてノアゲートＮＯＲ１の第２の入力端子及びノアゲートＮＯＲ３の第１の入力端子に入力される。なお、各インバータＮＯＴ１，ＮＯＴ２，ＮＯＴ３はそれぞれ、入力信号が所定のしきい値電圧以上となったとき、反転されたローレベル信号を出力する。ここで、各インバータＮＯＴ１，ＮＯＴ２，ＮＯＴ３のしきい値電圧は、好ましくは、上述の実施の形態と同様に、電源電圧ＶｃｃからＰチャンネルＭＯＳＦＥＴのしきい値電圧Ｖｔｈｐだけ減じた値に設定される。

ノアゲートＮＯＲ１からの出力信号は電圧Ｖｄとしてセットリセット型フリップフロップＦＦ１のセット端子Ｓ及びセットリセット型フリップフロップＦＦ２のリセット端子Ｒに出力される。また、ノアゲートＮＯＲ２からの出力信号は電圧Ｖｅとしてセットリセット型フリップフロップＦＦ１のリセット端子Ｒ及びセットリセット型フリップフロップＦＦ３のセット端子Ｓに出力される。さらに、ノアゲートＮＯＲ３からの出力信号は電圧Ｖｆとしてセットリセット型フリップフロップＦＦ２のセット端子Ｓ及びセットリセット型フリップフロップＦＦ３のリセット端子Ｒに出力される。セットリセット型フリップフロップＦＦ１の非反転出力端子Ｑからの出力信号は電圧Ｖｑ１として出力端子３０に出力されるとともに、放電回路Ｄ１の制御端子Ｔ１に出力される。また、セットリセット型フリップフロップＦＦ２の非反転出力端子Ｑからの出力信号は電圧Ｖｑ２として放電回路Ｄ２の制御端子Ｔ１に出力される。さらに、セットリセット型フリップフロップＦＦ３の非反転出力端子Ｑからの出力信号は電圧Ｖｑ３として放電回路Ｄ３の制御端子Ｔ１に出力される。なお、コントローラ２６は、当該発振回路４０Ｅの動作の開始後、スイッチＳＷ１をオンした後、所定の時間間隔だけ遅延してスイッチＳＷ２をオンし、さらに、上記同じ時間間隔だけ遅延してスイッチＳＷ３をオンする。

図１７は図１６の発振回路４０Ｅの第１の具体例４０Ｅａの構成を示す回路図である。なお、図１７は、発振回路４０Ｅのコントローラ２６からインバータＮＯＴ１，ＮＯＴ２，ＮＯＴ３及び放電回路Ｄ１，Ｄ２，Ｄ３までの回路のみを示している。図１７の発振回路４０Ｅａは、図２の電流源１２と同様の構成を有する３個の電流源１２−１，１２−２，１２−３を用いて構成したことを特徴としている。

図１７において、電流源１２−１はコントローラ２６により制御されるスイッチＳＷ１を有し、電流源１２−２はコントローラ２６により制御されるスイッチＳＷ２を有し、電流源１２−３はコントローラ２６により制御されるスイッチＳＷ３を有する。電流源１２−１のＰチャンネルＭＯＳＦＥＴＰ４のソースは抵抗Ｒｂ及びコンデンサＣ１を介して接地され、コンデンサＣ１の両端電圧Ｖ１はインバータＮＯＴ１及び放電回路Ｄ３の端子Ｔ２に印加される。また、電流源１２−２のＰチャンネルＭＯＳＦＥＴＰ４のソースは抵抗Ｒｂ及びコンデンサＣ２を介して接地され、コンデンサＣ２の両端電圧Ｖ２はインバータＮＯＴ２及び放電回路Ｄ２の端子Ｔ２に印加される。さらに、電流源１２−３のＰチャンネルＭＯＳＦＥＴＰ４のソースは抵抗Ｒｂ及びコンデンサＣ３を介して接地され、コンデンサＣ３の両端電圧Ｖ３はインバータＮＯＴ３及び放電回路Ｄ１の端子Ｔ２に印加される。

図１８は図１６の発振回路４０Ｅの第２の具体例４０Ｅｂの構成を示す回路図である。なお、図１８は、発振回路４０Ｅのコントローラ２６からインバータＮＯＴ１，ＮＯＴ２，ＮＯＴ３及び放電回路Ｄ１，Ｄ２，Ｄ３までの回路のみを示している。図１８の発振回路４０Ｅｂは、図３の電流源１２Ａと同様の構成を有する３個の電流源１２Ａ−１，１２Ａ−２，１２Ａ−３を用いて構成したことを特徴としている。図１８において、電流源１２Ａ−１はコントローラ２６により制御されるスイッチＳＷ１を有し、電流源１２Ａ−２はコントローラ２６により制御されるスイッチＳＷ２を有し、電流源１２Ａ−３はコントローラ２６により制御されるスイッチＳＷ３を有する。その他の構成は、図１７と同様である。

図１９は図１６の発振回路４０Ｅの第３の具体例４０Ｅｃの構成を示す回路図である。なお、図１９は、発振回路４０Ｅのコントローラ２６からインバータＮＯＴ１，ＮＯＴ２，ＮＯＴ３及び放電回路Ｄ１，Ｄ２，Ｄ３までの回路のみを示している。図１９の発振回路４０Ｅｃは、図４の電流源１２Ｂと同様の構成を有する３個の電流源１２Ｂ−１，１２Ｂ−２，１２Ｂ−３を用いて構成したことを特徴としている。図１９において、電流源１２Ｂ−１はコントローラ２６により制御されるスイッチＳＷ１を有し、電流源１２Ｂ−２はコントローラ２６により制御されるスイッチＳＷ２を有し、電流源１２Ｂ−３はコントローラ２６により制御されるスイッチＳＷ３を有する。その他の構成は、図１７及び図１８と同様である。

図２０は図１６の発振回路４０Ｅの動作を示すタイミングチャートである。図２０において、コントローラ２６は、当該発振回路４０Ｅの動作の開始後、スイッチＳＷ１をオンした後、所定の時間間隔だけ遅延してスイッチＳＷ２をオンし、さらに、上記同じ時間間隔だけ遅延してスイッチＳＷ３をオンする。これにより、まず、コンデンサＣ１が充電し、その両端電圧Ｖ１がインバータＮＯＴ１のしきい値電圧以上となったとき、ローレベル信号ＶａがインバータＮＯＴ１から出力される。次いで、コンデンサＣ２が充電し、その両端電圧Ｖ２がインバータＮＯＴ２のしきい値電圧以上となったとき、ローレベル信号ＶｂがインバータＮＯＴ２から出力される。そして、コンデンサＣ３が充電し、その両端電圧Ｖ３がインバータＮＯＴ３のしきい値電圧以上となったとき、ローレベル信号ＶｃがインバータＮＯＴ３から出力される。ここで、ローレベル信号Ｖａとローレベル信号Ｖｂとが所定の時間期間で重なるように、また、ローレベル信号Ｖｂとローレベル信号Ｖｃとが所定の時間期間で重なるように、ローレベル信号Ｖｃと、次のサイクルのローレベル信号Ｖａが所定の時間期間で重なるように、コントローラ２６による起動時（電源投入時）の制御が実行される。なお、図２０において、ローレベル信号Ｖａ，Ｖｂ，Ｖｃについては、図示の簡単化のために、ローアクティブ信号の形式／Ｖａ，／Ｖｂ，／Ｖｃで図示している。

以上説明したように、ローレベル信号Ｖａ，Ｖｂ，Ｖｃが順次互いに重なるように出力されるので、ノアゲートＮＯＲ２，ＮＯＲ３，ＮＯＲ１の順序で、順次同一の周期でハイパルス信号Ｖｅ，Ｖｆ，Ｖｄが順次出力され、これに応答して、セットリセット型フリップフロップＦＦ３からのハイレベル出力信号Ｖｑ３と、セットリセット型フリップフロップＦＦ２からのハイレベル出力信号Ｖｑ２と、セットリセット型フリップフロップＦＦ１からのハイレベル出力信号Ｖｑ１とが順次出力される。ここで、放電回路Ｄ３，Ｄ２，Ｄ１も順次、放電のオフ／オンが繰り返される。従って、図２０に示すように、以上の動作が繰り返され、出力端子３０から出力される信号Ｖｑ１として、所定のパルス幅を有するハイレベル信号が所定の周期で出力され、すなわち、所定の発振信号が出力される。

以上の実施の形態４に係る図１６の発振回路４０Ｅでは、３個の電流源１２−１，１２−２，１２−３を用いる例を示しているが、４個以上の電流源とそれに対応した素子回路を用いて同様の発振回路を構成してもよい。

当該発振回路においては、リセット信号に応答して、各コンデンサＣ１，Ｃ２，Ｃ３の電圧がそれぞれそれらの充電により経過時間に実質的に比例して上昇し基準電圧Ｖｒｅｆに到達した後、セット信号に応答して、各コンデンサＣ１，Ｃ２，Ｃ３の放電により基準電圧Ｖｒｅｆから経過時間につれて下降する動作を各コンデンサＣ１，Ｃ２，Ｃ３において時間間隔だけずれて繰り返すことにより、各セットリセット型フリップフロップＦＦ１，ＦＦ２，ＦＦ３からの出力信号をそれぞれ、所定の周期を有する発振信号として出力することができる。

以上説明したように、本発明の実施の形態４に係る半導体回路の発振回路においても、実施の形態１の電流源１２、１２又は１２Ｂからの充電電流と、電流源１２、１２又は１２Ｂからの基準電圧Ｖｒｅｆを用いて、実施の形態１のタイマー回路の動作を含む発振回路の動作を実行しているので、電源電圧Ｖｃｃが低下しても、電源電圧Ｖｃｃに依存した充電電流も小さくなる一方、電源電圧Ｖｃｃから低下電圧だけ低下してなる基準電圧Ｖｒｅｆも小さくなる。それ故、コンデンサＣ１，Ｃ２，Ｃ３の各電圧がそれら充電により経過時間に実質的に比例して上昇し基準電圧Ｖｒｅｆに到達するまでの時間はほとんど変化しない。すなわち、電源電圧Ｖｃｃが低下しても発振回路の発振周期を保持しつつ動作できる。従って、より低い電圧から広範囲の電源電圧範囲で安定に動作することができる発振回路を提供できる。

実施の形態５．
図２１は本発明の実施の形態５に係る半導体回路である発振回路４０Ｆの構成を示す回路図である。図２１の発振回路４０Ｆは、図１６の発振回路４０Ｅと比較して、インバータＮＯＴ１，ＮＯＴ２，ＮＯＴ３に代えて、しきい値バッファＴＨＢ１，ＴＨＢ２，ＴＨＢ３を備え、また、ノアゲートＮＯＲ１，ＮＯＲ２，ＮＯＲ３に代えて、２つの反転入力端子付きオアゲートＯＲ１，ＯＲ２，ＯＲ３を備えたことを特徴としている。以上のように構成された発振回路４０Ｆにおいては、出力信号Ｖａ，Ｖｂ，Ｖｃが図１６の発振回路４０Ｅに比較して反転されることを除いて、発振回路４０Ｅと同様に動作する。

以上の実施の形態５に係る図２１の発振回路４０Ｆでは、３個の電流源１２−１，１２−２，１２−３を用いる例を示しているが、４個以上の電流源とそれに対応した素子回路を用いて同様の発振回路を構成してもよい。

図２２は図２１の発振回路４０Ｆの第１の具体例４０Ｆａの構成を示す回路図である。なお、図２２は、発振回路４０Ｆのコントローラ２６からしきい値バッファＴＨＢ１，ＴＨＢ２，ＴＨＢ３及び放電回路Ｄ１，Ｄ２，Ｄ３までの回路のみを示している。図２２の発振回路４０Ｆａは、図２の電流源１２と同様の構成を有する３個の電流源１２−１，１２−２，１２−３を用いて構成したことを特徴としている。ここで、図２２の発振回路４０Ｆａは、図１７の発振回路４０Ｅａに比較して、インバータＮＯＴ１，ＮＯＴ２，ＮＯ３に代えてそれぞれ、しきい値バッファＴＨＢ１，ＴＨＢ２，ＴＨＢ３を備えたことのみが異なる。

図２３は図２１の発振回路４０Ｆの第２の具体例４０Ｆｂの構成を示す回路図である。なお、図２３は、発振回路４０Ｆのコントローラ２６からしきい値バッファＴＨＢ１，ＴＨＢ２，ＴＨＢ３及び放電回路Ｄ１，Ｄ２，Ｄ３までの回路のみを示している。図２３の発振回路４０Ｆｂは、図３の電流源１２Ａと同様の構成を有する３個の電流源１２Ａ−１，１２Ａ−２，１２Ａ−３を用いて構成したことを特徴としている。ここで、図２３の発振回路４０Ｆｂは、図１８の発振回路４０Ｅｂに比較して、インバータＮＯＴ１，ＮＯＴ２，ＮＯ３に代えてそれぞれ、しきい値バッファＴＨＢ１，ＴＨＢ２，ＴＨＢ３を備えたことのみが異なる。

図２４は図２１の発振回路４０Ｆの第３の具体例４０Ｆｃの構成を示す回路図である。図２４は、発振回路４０Ｆのコントローラ２６からしきい値バッファＴＨＢ１，ＴＨＢ２，ＴＨＢ３及び放電回路Ｄ１，Ｄ２，Ｄ３までの回路のみを示している。図２４の発振回路４０Ｆｃは、図４の電流源１２Ｂと同様の構成を有する３個の電流源１２Ｂ−１，１２Ｂ−２，１２Ｂ−３を用いて構成したことを特徴としている。ここで、図２４の発振回路４０Ｆｃは、図１９の発振回路４０Ｅｃに比較して、インバータＮＯＴ１，ＮＯＴ２，ＮＯ３に代えてそれぞれ、しきい値バッファＴＨＢ１，ＴＨＢ２，ＴＨＢ３を備えたことのみが異なる。

以上説明したように、本発明の実施の形態５に係る半導体回路の発振回路において、実施の形態４と同様の作用効果を有し、電源電圧Ｖｃｃが低下しても発振回路の発振周期を保持しつつ動作でき、より低い電圧から広範囲の電源電圧範囲で安定に動作することができる発振回路を提供できる。

以上詳述したように、本発明に係る半導体回路によれば、各電流源からの充電電流と、各電流源からの基準電圧を用いて、タイマー回路の動作を含む発振回路の動作を実行しているので、電源電圧が低下しても、電源電圧に依存した充電電流も小さくなる一方、電源電圧から低下電圧だけ低下してなる基準電圧も小さくなる。それ故、各コンデンサの各電圧がそれら充電により経過時間に実質的に比例して上昇し基準電圧に到達するまでの時間はほとんど変化しない。すなわち、電源電圧が低下しても発振回路の発振周期を保持しつつ動作できる。従って、より低い電圧から広範囲の電源電圧範囲で安定に動作することができる発振回路を提供できる。

本発明の実施の形態１に係る半導体回路であるタイマー回路４０の構成を示す回路図である。 図１のタイマー回路４０の具体例を示す回路図である。 図２のタイマー回路４０の変形例４０Ａを示す回路図である。 図１のタイマー回路４０の別の具体例４０Ｂを示す回路図である。 本発明の実施の形態２に係る半導体回路である発振回路４０Ｃの構成を示す回路図である。 図５の発振回路４０Ｃの第１の具体例４０Ｃａの構成を示す回路図である。 図５の発振回路４０Ｃの第２の具体例４０Ｃｂの構成を示す回路図である。 図５乃至図７の放電回路Ｄ１の構成を示す回路図である。 図５乃至図７の放電回路Ｄ１の変形例Ｄ１Ａの構成を示す回路図である。 図５の発振回路４０Ｃの動作を示すタイミングチャートである。 本発明の実施の形態３に係る半導体回路である発振回路４０Ｄの構成を示す回路図である。 図１１の発振回路４０Ｄの第１の具体例４０Ｄａの構成を示す回路図である。 図１１の発振回路４０Ｄの第２の具体例４０Ｄｂの構成を示す回路図である。 図１１の発振回路４０Ｄの第３の具体例４０Ｄｃの構成を示す回路図である。 図１１の発振回路４０Ｄの動作を示すタイミングチャートである。 本発明の実施の形態４に係る半導体回路である発振回路４０Ｅの構成を示す回路図である。 図１６の発振回路４０Ｅの第１の具体例４０Ｅａの構成を示す回路図である。 図１６の発振回路４０Ｅの第２の具体例４０Ｅｂの構成を示す回路図である。 図１６の発振回路４０Ｅの第３の具体例４０Ｅｃの構成を示す回路図である。 図１６の発振回路４０Ｅの動作を示すタイミングチャートである。 本発明の実施の形態５に係る半導体回路である発振回路４０Ｆの構成を示す回路図である。 図２１の発振回路４０Ｆの第１の具体例４０Ｆａの構成を示す回路図である。 図２１の発振回路４０Ｆの第２の具体例４０Ｆｂの構成を示す回路図である。 図２１の発振回路４０Ｆの第３の具体例４０Ｆｃの構成を示す回路図である。

符号の説明

１１，１１−１，１１−２ コンデンサ、１２，１２Ａ，１２Ｂ，１２−１，１２−２，１２−３，１２Ａ−１，１２Ａ−２，１２Ａ−３，１２Ｂ−１，１２Ｂ−２，１２Ｂ−３ 電流源、１３ 基準電圧源、１４，１７，１８ コンパレータ、１９，ＦＦ１，ＦＦ２，ＦＦ３ セットリセット型フリップフロップ、２０，３０，３１ 出力端子、２１，２２ 基準電圧源、２３ ＮチャンネルＭＯＳＦＥＴ、２４ カレントミラー回路、２５，２６ コントローラ、４０，４０Ａ，４０Ｂ タイマー回路、４０Ｃ，４０Ｃａ，４０Ｃｂ，４０Ｄ，４０Ｄａ，４０Ｄｂ，４０Ｄｃ，４０Ｅ，４０Ｅａ，４０Ｅｂ，４０Ｅｃ，４０Ｆ，４０Ｆａ，４０Ｆｂ，４０Ｆｃ 発振回路、Ｃ１，Ｃ２，Ｃ３ コンデンサ、Ｄ１，Ｄ２，Ｄ３ 放電回路、Ｐ１乃至Ｐ６ ＰチャンネルＭＯＳＦＥＴ、Ｎ１乃至Ｎ４ ＮチャンネルＭＯＳＦＥＴ、ＮＯＲ１，ＮＯＲ２，ＮＯＲ３ ノアゲート、ＮＯＴ１，ＮＯＴ２，ＮＯＴ３ インバータ、Ｍ１，Ｍ２，Ｍ３ カレントミラー回路、Ｒａ，Ｒｂ，Ｒｃ 抵抗、Ｔ１ 制御端子，Ｔ２，Ｔ３ 端子、ＳＷ，ＳＷ１，ＳＷ２，ＳＷ３ スイッチ、Ｖｒｅｆ，Ｖｒｅｆ１，Ｖｒｅｆ２ 基準電圧。

Claims (6)

1. 電源電圧で駆動され、上記電源電圧に依存した電流を出力するとともに、上記電源電圧から所定の低下電圧だけ低下してなる基準電圧を出力し、互いに所定の時間間隔だけ遅延されて動作が開始される３以上の整数Ｎ個の電流源と、
   上記Ｎ個の電流源からそれぞれ出力される電流により充電されるＮ個のコンデンサと、
   セット信号に応答してセットされ、リセット信号に応答してリセットされ、上記リセットされた後上記セットされるまで出力信号を出力するＮ個のセットリセット型フリップフロップと、
   Ｎ個のしきい値素子であって、上記Ｎ個のコンデンサから出力される信号電圧が所定のしきい値以上となったときそれぞれ、上記Ｎ個のしきい値素子のうち各１対のしきい値素子からのしきい値結果信号が互いに同時に出力されるしきい値結果信号を出力する上記Ｎ個のしきい値素子と、
   上記Ｎ個のしきい値素子のうち、各１対のしきい値素子からのしきい値結果信号が互いに同時に出力されることを示す同時出力信号を、上記Ｎ個のセットリセット型フリップフロップのうちの対応する各１対のセットリセット型フリップフロップのセット信号とリセット信号として出力するＮ個のゲート素子と、
   上記Ｎ個のセットリセット型フリップフロップから出力される出力信号に応答してそれぞれ上記Ｎ個のコンデンサを放電するＮ個の放電回路とを備え、
   上記リセット信号に応答して、上記各コンデンサの電圧が上記各コンデンサの充電により経過時間に実質的に比例して上昇し上記基準電圧に到達した後、上記セット信号に応答して、上記各コンデンサの放電により上記基準電圧から経過時間につれて下降する動作を上記各コンデンサにおいて上記時間間隔だけずれて繰り返すことにより、上記各セットリセット型フリップフロップからの出力信号をそれぞれ、所定の周期を有する発振信号として出力する発振回路を構成し、
   上記各しきい値素子はインバータであり、上記各ゲート素子はノアゲートであることを特徴とする半導体回路。
2. 電源電圧で駆動され、上記電源電圧に依存した電流を出力するとともに、上記電源電圧から所定の低下電圧だけ低下してなる基準電圧を出力し、互いに所定の時間間隔だけ遅延されて動作が開始される３以上の整数Ｎ個の電流源と、
   上記Ｎ個の電流源からそれぞれ出力される電流により充電されるＮ個のコンデンサと、
   セット信号に応答してセットされ、リセット信号に応答してリセットされ、上記リセットされた後上記セットされるまで出力信号を出力するＮ個のセットリセット型フリップフロップと、
   Ｎ個のしきい値素子であって、上記Ｎ個のコンデンサから出力される信号電圧が所定のしきい値以上となったときそれぞれ、上記Ｎ個のしきい値素子のうち各１対のしきい値素子からのしきい値結果信号が互いに同時に出力されるしきい値結果信号を出力する上記Ｎ個のしきい値素子と、
   上記Ｎ個のしきい値素子のうち、各１対のしきい値素子からのしきい値結果信号が互いに同時に出力されることを示す同時出力信号を、上記Ｎ個のセットリセット型フリップフロップのうちの対応する各１対のセットリセット型フリップフロップのセット信号とリセット信号として出力するＮ個のゲート素子と、
   上記Ｎ個のセットリセット型フリップフロップから出力される出力信号に応答してそれぞれ上記Ｎ個のコンデンサを放電するＮ個の放電回路とを備え、
   上記リセット信号に応答して、上記各コンデンサの電圧が上記各コンデンサの充電により経過時間に実質的に比例して上昇し上記基準電圧に到達した後、上記セット信号に応答して、上記各コンデンサの放電により上記基準電圧から経過時間につれて下降する動作を上記各コンデンサにおいて上記時間間隔だけずれて繰り返すことにより、上記各セットリセット型フリップフロップからの出力信号をそれぞれ、所定の周期を有する発振信号として出力する発振回路を構成し、
   上記各しきい値素子はしきい値バッファであり、上記各ゲート素子は反転入力端子付きオアゲートであることを特徴とする半導体回路。
3. 上記各電流源は、
   第１と第２のＰチャンネルＭＯＳＦＥＴを含むカレントミラー回路と、
   第１の抵抗と、
   第２の抵抗とを備え、
   上記電源電圧と接地との間に、上記第１のＰチャンネルＭＯＳＦＥＴと上記第１の抵抗が挿入され、
   上記各電流源は上記電源電圧から上記第１のＰチャンネルＭＯＳＦＥＴのしきい値電圧だけ低下した電圧値である上記第１の抵抗の両端の電圧を基準電圧として出力し、
   上記各電流源は、上記電源電圧から上記第２のＰチャンネルＭＯＳＦＥＴ及び上記第２の抵抗を介して電流を上記コンデンサに出力することを特徴とする請求項１又は２記載の半導体回路。
4. 上記各電流源は、
   第１と第２のＮチャンネルＭＯＳＦＥＴを含む第１のカレントミラー回路と、
   第１と第２のＰチャンネルＭＯＳＦＥＴを含む第２のカレントミラー回路と、
   第１の抵抗と、
   第２の抵抗とを備え、
   上記第１のカレントミラー回路と、上記第２のカレントミラー回路とが縦続に接続され、
   上記電源電圧と接地との間に、上記第１の抵抗と上記第１のＮチャンネルＭＯＳＦＥＴが挿入され、
   上記各電流源は、上記電源電圧から上記第１の抵抗を介して低下した電圧値である上記第１のＮチャンネルＭＯＳＦＥＴの両端の電圧を、上記第２のＮチャンネルＭＯＳＦＥＴを介して出力した電圧を基準電圧として出力し、
   上記各電流源は、上記電源電圧から上記第２のＰチャンネルＭＯＳＦＥＴ及び上記第２の抵抗を介して電流を上記コンデンサに出力することを特徴とする請求項１又は２記載の半導体回路。
5. 上記各電流源は、
   第１と第２のＰチャンネルＭＯＳＦＥＴを含む第１のカレントミラー回路と、
   第１と第２のＮチャンネルＭＯＳＦＥＴを含む第２のカレントミラー回路と、
   第３と第４のＰチャンネルＭＯＳＦＥＴを含む第３のカレントミラー回路と、
   第１の抵抗と、
   第２の抵抗とを備え、
   上記第１のカレントミラー回路と、上記第２のカレントミラー回路と、上記第３のカレントミラー回路とが縦続に接続され、
   上記電源電圧と接地との間に、上記第１のＰチャンネルＭＯＳＦＥＴと上記第１の抵抗が挿入され、
   上記各電流源は、上記電源電圧から上記第１のＰチャンネルＭＯＳＦＥＴのしきい値電圧だけ低下した値である上記第１の抵抗の両端の電圧を、上記第２のＰチャンネルＭＯＳＦＥＴ及び上記第２のカレントミラー回路を介して出力した電圧を基準電圧として出力し、
   上記各電流源は、上記電源電圧から上記第４のＰチャンネルＭＯＳＦＥＴ及び上記第２の抵抗を介して電流を上記コンデンサに出力することを特徴とする請求項１又は２記載の半導体回路。
6. 上記各放電回路は、ＮチャンネルＭＯＳＦＥＴで構成されたことを特徴とする請求項１乃至５のうちいずれか１つに記載の半導体回路。

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