FR3009131A1 - Systeme a semiconducteurs et procede de fabrication - Google Patents

Systeme a semiconducteurs et procede de fabrication Download PDF

Info

Publication number
FR3009131A1
FR3009131A1 FR1457183A FR1457183A FR3009131A1 FR 3009131 A1 FR3009131 A1 FR 3009131A1 FR 1457183 A FR1457183 A FR 1457183A FR 1457183 A FR1457183 A FR 1457183A FR 3009131 A1 FR3009131 A1 FR 3009131A1
Authority
FR
France
Prior art keywords
semiconductor
gan
substrate
stt
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1457183A
Other languages
English (en)
Other versions
FR3009131B1 (fr
Inventor
Avinash Srikrishnan Kashyap
Peter Micah Sandvik
Rui Zhou
Peter Almern Losee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Publication of FR3009131A1 publication Critical patent/FR3009131A1/fr
Application granted granted Critical
Publication of FR3009131B1 publication Critical patent/FR3009131B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Un système à semiconducteurs à intégration monolithique (100) est présenté. Le système à semiconducteurs. (100) comporte un substrat (110) contenant du silicium (Si), et un composant semiconducteur à base de nitrure de gallium (GaN) est construit sur le substrat (110). Le système à semiconducteurs (100) comporte en outre au moins une structure de suppression de tensions transitoires (STT) (130) construite dans ou sur le substrat (110), la structure de STT (130) étant électriquement au contact (140) du composant semiconducteur à base de GaN (120). La structure de STT (130) est conçue pour fonctionner en mode pénétration, en mode avalanche ou dans des modes combinant ces deux derniers quand une tension appliquée dans le composant semiconducteur à base de GaN (120) dépasse une tension de seuil. Des procédés pour fabriquer un système à semiconducteurs à intégration monolithique (100) sont également présentés.

Description

Système à semiconducteurs et procédé de fabrication La présente invention concerne globalement la protection de composants semi-conducteurs à base de nitrure de gallium (GaN) contre les surtensions et, en particulier, la protection de transistors à base de GaN contre les surtensions. Les composants semi-conducteurs à base de GaN tels que les transistors à effet de champ, en particulier les transistors à effet de champ à grande mobilité d'électrons (HEMT), ont trouvé des applications dans toutes sortes d'industries telles que la médecine, la défense, l'aéronautique, etc. Cependant, les composants à base de GaN sont sujets à des surtensions dues à des phénomènes transitoires dans le circuit et à des décharges électrostatiques (DES). Les surtensions peuvent provoquer dans le composant un effet d'avalanche susceptible d'aboutir à une dégradation du composant et, finalement, à une panne catastrophique. Bien que les commutateurs à base de GaN offrent plusieurs avantages, ces considérations de sûreté (dues à un manque d'effet d'avalanche durable) ont empêché leur généralisation dans les systèmes électroniques de commutation et d'alimentation à très grande vitesse. En raison de défauts dans le cristal, les composants à base de GaN, en particulier les transistors, ont été dans l'incapacité de présenter un effet d'avalanche durable. On observe de fortes densités de défauts (plus de 1000 par centimètre carré) résultant de la croissance de matériaux à base de GaN sur des substrats étrangers tels que le silicium (Si), le saphir, le carbure de silicium (SiC) ou d'autres matériaux, ce qui conduit les matériaux à base de GaN à ne pas pouvoir entretenir un état d'avalanche stable et aboutit à une dégradation physique et irréversible du matériau à base de GaN. On a donc besoin d'une protection des composants à base de GaN contre les surtensions afin d'empêcher les états d'avalanche.
En outre, il peut être souhaitable d'assurer une protection des composants à base de GaN contre les surtensions pendant leur fonctionnement à haute température (supérieure à 150 degrés Celsius). Un premier aspect de la présente technique concerne un système à semiconducteurs à intégration monolithique. Le système à semiconducteurs comporte un substrat en Si, et un composant semiconducteur à base de GaN construit sur le substrat. Le système à semiconducteurs comporte en outre une structure de suppression de tensions transitoires (STT) construite dans ou sur le substrat, la structure de STT étant électriquement au contact du composant semiconducteur à base de GaN. La structure de STT est conçue pour fonctionner en mode pénétration, en mode avalanche ou dans des modes combinant ces deux derniers quand une tension appliquée dans le composant semiconducteur à base de GaN dépasse une tension de seuil. Un autre aspect de la présente technique concerne un système à semiconducteurs à intégration monolithique. Le système à semiconducteurs comporte un substrat en Si et un composant semiconducteur à base de GaN construit sur le substrat. Le système à semiconducteurs comporte en outre une structure de STT en Si et un composant semiconducteur à base de GaN construits dans ou sur le substrat. La structure de STT est électriquement au contact du composant semiconducteur à base de GaN et la structure de STT est conçue pour fonctionner en mode pénétration quand une tension appliquée dans le composant semiconducteur à base de GaN dépasse une tension de seuil. Un autre aspect de la présente technique concerne un procédé de fabrication d'un système à semiconducteurs à intégration monolithique. Le procédé comporte (a) la réalisation d'un substrat en Si ; (b) la construction d'un composant semiconducteur à base de GaN sur le substrat ; (c) la construction d'au moins une structure de STT dans ou sur le substrat ; et (d) le couplage électrique de la structure de STT avec le composant semiconducteur à base de GaN.
La structure de STT est conçue pour fonctionner en mode pénétration, en mode avalanche ou dans des modes combinant ces deux derniers quand une tension appliquée dans le composant semiconducteur à base de GaN dépasse une tension de seuil. L'invention sera mieux comprise à l'étude détaillée de quelques modes de réalisation pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : -la Figure 1 est une vue en coupe d'un système semiconducteurs selon certaines formes de réalisation de l' invention ; -la Figure 2 est une vue en coupe d'un système semiconducteurs selon certaines formes de réalisation de l' invention ; -la Figure 3 est une vue en coupe d'un système semiconducteurs selon certaines formes de réalisation de l' invention ; -la Figure 4 est une vue en coupe d'un système semiconducteurs selon certaines formes de réalisation de l' invention ; -la Figure 5 est une vue en coupe d'un système semiconducteurs selon certaines formes de réalisation de l'invention ; -la Figure 6 est une vue en coupe d'un système semiconducteurs selon certaines formes de réalisation de l'invention ; et -la Figure 7 est une vue en coupe d'un système semiconducteurs selon certaines formes de réalisation de l' invention.
Comme exposé en détail ci-après, certaines formes de réalisation de l'invention comprennent des systèmes semiconducteurs à intégration monolithique comportant un composant semiconducteur à base de GaN et une structure de STT. Un vocabulaire d'approximation, utilisé ici dans la totalité de la description et des revendications, peut être employé pour modifier toute représentation quantitative pouvant éventuellement varier sans entraîner de changement dans la fonction de base à laquelle il se rapporte. De la sorte, une valeur modifiée par un ou plusieurs termes tel(s) que "environ" et "sensiblement" ne doit pas se limiter à la valeur précise indiquée. Dans certains cas, le vocabulaire d'approximation peut correspondre à la précision d'un instrument servant à mesurer la valeur. Ici et dans la totalité de la description et des revendications, des limites d'intervalles peuvent être combinées et ou interverties, ces intervalles étant identifiés et incluant tous les sous-intervalles qu'ils renferment, sauf le contexte ou une mention spéciale impose le contraire. Dans la description et les revendications ci-après, les articles définis et indéfinis au singulier incluent le pluriel, sauf si le contexte impose clairement le contraire. Au sens du présent fascicule, la conjonction "ou" ne doit pas être entendue comme étant exclusive et se rapporte à au moins un des éléments cités (par exemple une zone) présents et couvre des cas où une combinaison des éléments cités peut être présente, sauf s'il en va clairement autrement compte tenu du contexte.
Au sens du présent fascicule, le terme "couche" désigne un matériau disposé d'une manière continue ou discontinue sur au moins une partie d'une surface sous-jacente. Par ailleurs, le terme "couche" ne signifie pas forcément une épaisseur uniforme du matériau disposé, et le matériau disposé peut avoir une épaisseur uniforme ou variable. En outre, l'expression "une couche", au sens du présent fascicule, désigne une couche unique ou une pluralité de couches, sauf s'il en va clairement autrement compte tenu du contexte. Au sens du présent fascicule, l'expression "disposées sur" se rapporte, sauf mention spécifique contraire, à des couches disposées directement au contact les unes des autres ou indirectement par l' intermédiaire de couches intercalées entre elles. L'adjectif "adjacentes", tel qu'il est employé ici, signifie que les deux couches sont disposées d'une façon contiguë et sont directement au contact l'une de l'autre. Dans le présent exposé, quand une couche/un composant est décrit comme étant "sur" une autre couche ou un autre substrat, il doit être entendu que les couches/les composants peuvent soit être directement au contact les uns des autres soit avoir une couche ou un composant (ou plus) entre les couches et les composants. Par ailleurs, le terme "sur" décrit la position relative des couches/composants les uns par rapport aux autres et ne signifie pas forcément "par-dessus", car la position relative au-dessus ou au-dessous dépend de l'orientation du composant par rapport à la personne qui le regarde. De plus, l'utilisation de "haut", "bas", "au- dessus", "au-dessous" et de variantes de ces termes n'est faite que par commodité et, sauf stipulation contraire, ne requiert aucune orientation particulière des éléments. Comme décrit en détail ci-après, un système semiconducteurs à intégration monolithique est présenté. L'expression "intégration monolithique" employée dans le présente fascicule se rapporte à un système à semiconducteurs dont tous les éléments sont construits/fabriqués dans/par-dessus un substrat unique. Les figures 1 et 2 représentent schématiquement un système à semiconducteurs à intégration monolithique 100 selon quelques formes de réalisation de l'invention. Comme illustré sur les figures 1 et 2, le système à semiconducteurs 100 comporte un substrat 110 et un composant 120 à semiconducteur à base de nitrure de gallium (GaN) est construit sur le substrat 110. Le système semiconducteurs comporte en outre au moins une structure 130 de suppression de tensions transitoires (STT). La structure de STT peut être construite dans le substrat, comme illustré sur la Figure 1, ou, selon une autre possibilité, la structure de STT peut être construite sur le substrat, comme illustré sur la Figure 2. La structure de STT 130 est électriquement au contact 140 du composant 120 semiconducteur à base de GaN, comme indiqué sur les figures 1 et 2. Pour plus de concision, les expressions "composant semiconducteur à base de nitrure de gallium" et "composant à base de GaN" sont utilisées ici d'une manière interchangeable. En outre, les expressions "structure de suppression de tensions transitoires" et "structure de STT" sont utilisées ici d'une manière interchangeable. Selon une forme de réalisation de l'invention, le substrat est en silicium (Si). L'utilisation d'un substrat en Si offre avantageusement une option plus économique et rentable pour les composants à base de GaN. Le système à semiconducteurs peut comporter tout composant à base de GaN 120 approprié pour l'application finale du système. Pour des configurations particulières, le composant 120 à base de GaN comprend un transistor à base de GaN, une diode à base de GaN ou des combinaisons de ceux-ci. Un exemple nullement limitatif approprié de transistor à base de GaN comprend un transistor à effet de champ (TEC) tel que, par exemple, un transistor à grande mobilité d'électrons (HEMT), un transistor à effet de champ à jonction (JFET) à grille, un transistor à effet de champ métal-oxyde-semiconducteur (MOSFET), ou des combinaisons de ceux-ci. Un ou plusieurs des composants à base de GaN 120 peut/peuvent être construits sur le substrat 110 dans une configuration latérale ou une configuration verticale. Pour des configurations particulières, le composant à base de GaN 120 est un HEMT. Considérant maintenant la Figure 3, il y est représenté une vue schématique d'un exemple de composant HEMT à base de GaN 120. L'exemple de composant HEMT 120 illustré sur la Figure 3 comprend éventuellement une couche tampon 121 disposée sur le substrat en Si 110. Pour des configurations particulières, une ou plusieurs couches intermédiaires (non représentées) peut/peuvent être disposée(s) entre la couche tampon 121 et le substrat en Si.
Pour la configuration représentée sur la Figure 3, une couche de GaN 122 est disposée sur la couche tampon 121, et une couche de nitrure d'aluminium-gallium (A1GaN) 123 est disposée sur la couche de GaN 122. Pour l'agencement illustré, le composant HEMT 120 comprend en outre une borne de grille 125, une borne de source 126 et une borne de drain 127, comme indiqué sur la Figure 3. Dans certaines configurations, la couche de GaN 122 et la couche d'AlGaN 123 sont de type intrinsèque (type I) et une couche supplémentaire d'AlGaN de type P (non représentée) peut être disposée entre la couche d'AlGaN 123 et la borne de grille 126. Une couche de couverture 124 (facultative) peut en outre être intercalée entre la borne de source 125 / la borne de drain 127 et la couche d'AlGaN 123. Le composant HEMT à base de GaN 120 peut être construit sur le substrat en Si 110 en disposant ou formant successivement une ou plusieurs des couches précitées. L'expression "construit sur" ou "se construisant sur" utilisée dans le présent fascicule signifie que le composant à base de GaN 120 / la structure de STT 130 peut être construite directement au contact d'au moins une partie du substrat 110, ou, selon une autre possibilité, qu'un (une) ou plusieurs couche(s) / composant(s) peut/peuvent être intercalé(es) entre les composants à base de GaN 120 / la structure de STT 130 et le substrat 110. Pour des configurations particulières, le composant à base de GaN 120 peut être construit sur un/une ou plusieurs couches ou composants intermédiaires, lesquels sont en outre disposés sur au moins une partie du substrat 110. Par exemple, dans certaines configurations, le composant à base de GaN 120 peut être construit sur au moins une partie d'une structure de STT 130 disposée sur le substrat, comme illustré sur la Figure 7 (décrit en détail plus loin).
Comme évoqué plus haut, une structure de suppression de tensions transitoires (STT), également appelée dispositif de protection contre les surtensions, est un composant électronique servant à protéger des équipements électroniques fragiles contre les dommages provoqués, par exemple, par des pointes de tension. Une tension (ou une intensité) transitoire ou excessive est une surtension (ou surintensité) momentanée ou éphémère susceptible de nuire à des circuits électroniques fragiles. Ci-après, les termes "surtension" et "tension transitoire" pourront être employés d'une manière interchangeable pour désigner une hausse de tension inattendue ou excessive en comparaison d'une tension moyenne dans le système. De même, les termes "surintensité" et "intensité transitoire" pourront servir d'une manière interchangeable pour indiquer une hausse inattendue de l'intensité en comparaison d'une intensité moyenne se propageant dans le système. Ci-après, le terme "transitoires" pourra servir à désigner d'une manière générique une tension transitoire ou une intensité transitoire. Globalement, un dispositif de suppression de tensions transitoires fonctionne suivant deux principes : atténuer l'excès d'intensité ou l'intensité transitoire en limitant de ce fait l'intensité résiduelle, ou détourner une intensité transitoire ou une intensité excessive des composants électroniques fragiles. Atténuer une intensité transitoire s'obtient ordinairement en faisant en sorte que l'intensité transitoire n'atteigne ni n'affecte les composants électroniques fragiles, souvent à l'aide de filtres montés en série avec les composants électroniques. Détourner une intensité transitoire s'obtient ordinairement à l'aide d'un dispositif de fixation de niveau de tension ou d'un dispositif du type à protection par court-circuit. En fonctionnement, le dispositif de fixation de niveau de tension a une impédance variable qui varie en réponse au courant passant dans le dispositif de fixation de niveau de tension. Pour des configurations particulières, la structure de STT 130 peut être un dispositif de fixation de niveau. Plus particulièrement, la structure de STT 130 peut être conçue pour fonctionner en mode pénétration, en mode avalanche ou dans des modes combinant ces deux derniers quand une tension appliquée au composant à base de GaN 120 dépasse une tension de seuil. L'expression "mode pénétration" employée ici, connue en anglais sous l'expression « punch-through mode », signifie que la structure de STT fonctionne par physique de "pénétration", dite encore de "perçage", de telle sorte que, lorsqu'augmente la tension dans la structure de STT, une zone d'appauvrissement s'étende dans la structure et que de grandes quantités de courant puissent passer dans la structure de STT. Par ailleurs, la structure de STT est apte à conserver cet état avec un changement minime de la tension dans celle-ci. L'expression "mode avalanche" employée ici se rapporte au processus selon lequel des semiconducteurs conservent un champ électrique à l'intérieur d'une ou de plusieurs zones du composant, grâce à quoi le processus d'ionisation démarre, aboutissant à une multiplication des porteurs de charges. Les structures de STT peuvent, si on le souhaite, conserver cet état, mais cela implique d'ordinaire une augmentation non linéaire de l'intensité, dépassant la tension de déblocage du composant, et peuvent, dans ces conditions, connaître de fortes hausses de l'intensité et donc un échauffement dans le composant. L'expression "tension de seuil" employée ici se rapporte à la tension à laquelle le composant à structure de STT se débloquera effectivement, ou commencera à laisser passer un courant.
Comme évoqué, la structure de STT 130 contient du silicium issu soit du matériau d'origine du substrat, soit d'un matériau redéposé par croissance épitaxiale. La structure de STT 130 peut avoir une configuration latérale, ou encore verticale, dans le système à semiconducteurs. Les figures 3 à 6 illustrent des exemples de configurations dans lesquelles la structure de STT 130 a une configuration latérale. La Figure 7 illustre un exemple de configuration dans laquelle la structure de STT 130 a une configuration verticale. Considérant à nouveau les figures 3 à 7, la structure de STT 130 comprend une première zone semiconductrice 131 d'un premier type de conductivité et une deuxième zone semiconductrice 132 d'un second type de conductivité et électriquement au contact de la première zone semiconductrice. La structure de STT 130 comprend en outre une troisième zone semiconductrice 133 d'un premier type de conductivité et électriquement au contact de la deuxième zone semiconductrice 132. Pour des configurations particulières, la première conductivité est de type P et la seconde conductivité est de type N. Dans ces conditions, la structure de STT comprend un composant P- N-P. Pour d'autres agencements, la première conductivité est de type N et la seconde conductivité est de type N. Dans ces conditions, la structure de STT comprend un composant N-P-N. Il faut souligner ici que la conductivité qu'un matériau semiconducteur indique les porteurs de charges majoritaires et minoritaires dans le matériau semiconducteur. Par exemple, un matériau semiconducteur de type N contient des "porteurs de charges négatives" comme porteurs de charges majoritaires et des "porteurs de charges positives" comme porteurs de charges minoritaires. Par exemple, un matériau semiconducteur de type P contient des "porteurs de charges négatives" comme porteurs de charges minoritaires et des "porteurs de charges positives" comme porteurs de charges majoritaires. Comme le comprendra un spécialiste ordinaire de la technique, un "porteur de charge négative" se rapporte à des électrons, tandis qu'un "porteur de charge positive" se rapporte à des trous.
Pour des configurations particulières, le premier type de conductivité est du type N+ et le second type de conductivité est du type P. Dans un composant du type N-P-N, quand le composant est soumis à un potentiel dans les deux couches de type N, une couche d'appauvrissement se forme (surtout) dans la couche de type P, car elle est bien moins dopée que les deux couches de type N. Son dopage est, par exemple, inférieur de un à cinq ordres de grandeur, soit de un dixième à un dix millième de la concentration de dopant des couches de type N. Selon un autre exemple, si la concentration de dopant dans les couches de type N est d'environ 1018/cm3, la concentration de dopant dans les couches de type P doit être d'environ 1015 /cm3. Lorsqu'augmente la tension dans le composant, la zone d'appauvrissement s'étend entièrement d'un côté à l'autre de la couche de type P et, sur l'autre face, touche la couche de type N. Cela conduit au mode "pénétration" évoqué plus haut, et une grande quantité de courant commence à passer dans le composant. Le composant est apte à conserver cet état avant un changement minime de la tension dans celui-ci. Une explication similaire décrit le mode de fonctionnement où la polarité des couches devient P-N- P. La structure à avalanche peut être semblable à la structure à pénétration illustrée sur les figures 3 à 7. Un ajustement de l'épaisseur et du dopage de la deuxième zone semiconductrice 132 permet d'amener la structure de STT 130 à fonctionner en mode avalanche au lieu du mode pénétration. Comme évoqué plus haut, la structure de STT 130 est électriquement au contact 140 du composant à base de GaN 120. Pour des configurations particulières, la structure de STT 130 est électriquement au contact du composant à base de GaN 120 via une borne grille-source, une borne drain-source, une borne grille-drain ou des combinaisons de celles-ci. La Figure 4 illustre un agencement dans lequel la première zone semiconductrice 131 est électriquement au contact 140 d'une borne de source 126 du composant à base de GaN 130 et la troisième zone semiconductrice 133 est électriquement au contact d'une borne de grille 125 du composant à base de GaN 120. La Figure 5 illustre un autre agencement possible dans lequel la première zone semiconductrice 131 est électriquement au contact 140 d'une borne de source 126 du composant à base de GaN 130 et la troisième zone semiconductrice 133 est électriquement au contact d'une borne de drain 127 du composant à base de GaN 120. Par ailleurs, dans certaines configurations, le système à semiconducteurs peut comporter de multiples structures de STT 130. La Figure 6 illustre un agencement comprenant deux structures de STT 130. Dans ces conditions, les deux structures de STT peuvent être connectées électriquement aux mêmes bornes dans le composant à base de GaN 120 ou à des bornes différentes. La Figure 6 illustre une configuration dans laquelle une première structure de STT 130 est connectée électriquement à la borne de source 125 et à la borne de grille 125 du composant à base de GaN 120. La seconde structure de STT est connectée électriquement à la borne de source 126 et à la borne de drain 127. Pour des configurations particulières, le composant à base de GaN 120 peut être entouré par une série d'anneaux, comprenant la structure de STT 130, pour pouvoir recevoir des courants d'une plus forte intensité. Pour des configurations particulières, la première zone semiconductrice 131, la deuxième zone semiconductrice 132 et la troisième zone semiconductrice 133 sont formées dans le substrat en Si 110, comme illustré sur les figures 4 à 6. Dans ces conditions, la première zone semiconductrice 131, la deuxième zone semiconductrice 132 et la troisième zone semiconductrice 133 peuvent être formées dans le substrat en Si 110 à l'aide de n'importe quelle technique appropriée, par exemple la diffusion de dopants de type N ou de dopants de type P. On peut citer, comme exemples nullement limitatifs de dopants de type P appropriés, le bore, l'aluminium, le gallium, le magnésium, le carbone, le calcium ou des combinaisons de ceux-ci. On peut citer, comme exemples nullement limitatifs de dopants de type N appropriés, l'azote, le phosphore, l'arsenic, l'antimoine ou des combinaisons de ceux-ci.
Pour des configurations particulières, la première zone semiconductrice 131, la deuxième zone semiconductrice 132 et la troisième zone semiconductrice 133 sont formées par croissance épitaxiale sur le substrat en Si 110, comme illustré sur la Figure 7. La Figure 7 illustre une configuration verticale de la structure de STT 130. Pour l'agencement représenté sur la Figure 7, le système à semiconducteurs 100 comporte une structure mesa qui comprend un substrat en Si (p.ex. à conductivité de type N+). Le système à semiconducteurs 100 comporte en outre une première zone semiconductrice 131 (p.ex. à conductivité de type N+) formée par croissance épitaxiale, une deuxième zone semiconductrice 132 (p.ex. à conductivité de type P-) formée par croissance épitaxiale, au contact de la première zone semiconductrice 131, et une troisième zone semiconductrice 133 (p.ex. à conductivité de type N+) formée par croissance épitaxiale, électriquement au contact de la deuxième zone semiconductrice 132. Pour des configurations particulières, la deuxième zone semiconductrice 132 est relativement peu dopée par rapport à la première zone semiconductrice 131 et à la troisième zone semiconductrice 133. Pour des configurations particulières, une concentration uniforme de dopant dans le substrat 110 et les zones 131, 132 et 133 améliore l'uniformité de la répartition du champ électrique dans la zone d'appauvrissement, ce qui améliore la caractéristique de tension de claquage. De plus, dans des configurations particulières, comme illustré sur la Figure 7, la structure de STT peut avoir une paroi latérale biseautée. La paroi latérale biseautée peut présenter un angle d'environ cinq degrés à environ quatre-vingt degrés par rapport à une interface entre couches adjacentes en contact afin de réduire le profil du champ électrique maximal sur une surface du système. On va également présenter un procédé de fabrication de système à semiconducteurs à structure monolithique. Considérant à nouveau les figures 1 et 2, le procédé comporte les étapes de (a) réalisation d'un substrat en silicium (Si) 110 ; (b) construction, sur le substrat 110, d'un composant semiconducteur à base de nitrure de gallium (GaN) 120 ; (c) construction, dans ou sur le substrat 110, d'une structure de suppression de tensions transitoires (STT) 130 ; et (d) couplage électrique de la structure de STT 130 avec le composant semiconducteur à base de GaN 120. Comme évoqué plus haut, la structure de STT 130 peut être conçue pour fonctionner en mode pénétration, en mode avalanche ou dans des modes combinant ces deux derniers quand une tension appliquée dans le composant semiconducteur à base de GaN 120 dépasse une tension de seuil. Il faut souligner que, lors de certains processus, l'étape (b) peut être exécutée avant l'étape (a) ou, selon une autre possibilité, l'étape (c) peut être exécutée avant l'étape (b) lors de certains autres processus. Le composant à base de GaN 120 peut être construit sur le substrat en Si 100 par croissance épitaxiale d'une ou de plusieurs couches du composant à base de GaN 120. Par exemple, considérant à nouveau la Figure 3, dans certaines configurations, le composant à base de GaN 120 peut être construit en disposant ou formant successivement une ou plusieurs des couches 121, 122 et 123 et en formant les bornes de source, de grille et de drain 125, 126 et 127.
Le procédé peut en outre éventuellement comporter la construction de la structure de STT 130 en formant une première zone semiconductrice 131 d'un premier type de conductivité, comme illustré sur les figures 4 à 7. Le procédé comporte en outre la formation d'une deuxième zone semiconductrice 132, d'un second type de conductivité et électriquement au contact de la première zone semiconductrice 131, et la formation d'une troisième zone semiconductrice 133, d'un premier type de conductivité et électriquement au contact de la deuxième zone semiconductrice 132, comme illustré sur les figures 4 à 7.
Pour des configurations particulières, la première conductivité est du type P et la seconde conductivité est du type N. Dans ces conditions, la structure de STT comprend un dispositif PN-P. Pour d'autres configurations, la première conductivité est de type N et la seconde conductivité est de type N. Dans ces conditions, la structure de STT comprend un composant N-P-N. Pour des configurations particulières, le premier type de conductivité est le type N+ et le second type de conductivité est le type P-. Encore en référence aux figures 4 à 6, pour des processus particuliers, l'étape de formation de la structure de STT peut comprendre la formation de la première zone semiconductrice 131, de la deuxième zone semiconductrice 132 et de la troisième zone semiconductrice 133 dans le substrat en Si 110. Dans ces conditions, la structure de STT 130 peut être formée à l'aide de n'importe quelle technique adéquate, par exemple la diffusion.
Pour certains autres processus particuliers, comme illustré sur la Figure 7, l'étape de formation de la structure de STT 130 peut comprendre une croissance épitaxiale de la première zone semiconductrice 131, de la deuxième zone semiconductrice 132 et de la troisième zone semiconductrice 133 sur le substrat en Si 110. Comme illustré sur la Figure 7, lors de ces processus, le composant à base de GaN 1130 est construit sur la structure de STT 130 après l'étape de fabrication de structure de STT sur le substrat en Si 110. Le procédé peut en outre comporter le couplage électrique 140 de la structure de STT 130 avec un composant semiconducteur à base de GaN 120 via une borne grille-source, une borne drain-source, une borne grille-drain ou des combinaisons de celles-ci, comme illustré sur les figures 4 à 7. Les systèmes à semiconducteurs décrits plus haut constituent un moyen rentable et fiable de protection de composants à base de GaN contre les surtensions afin d'empêcher des états d'avalanche.

Claims (19)

  1. REVENDICATIONS1. Système à semiconducteurs à intégration monolithique (100), comportant : un substrat en silicium (110) ; un composant semiconducteur à base de nitrure de gallium (120), construit sur le substrat (110) ; et au moins une structure de suppression de tensions transitoires (STT) (130) construite dans ou sur le substrat (110), dans lequel la structure de STT (130) est électriquement au contact (140) du composant semiconducteur à base de GaN (120) et dans lequel la structure de STT (130) est conçue pour fonctionner en mode pénétration, en mode avalanche ou dans des modes combinant ces deux derniers quand une tension appliquée dans le composant semiconducteur à base de GaN (120) dépasse une tension de seuil.
  2. 2. Système à semiconducteurs (100) selon la revendication 1, dans lequel la structure de STT (130) a une configuration latérale.
  3. 3. Système à semiconducteurs (100) selon la revendication 1, dans lequel la structure de STT (130) a une configuration verticale.
  4. 4. Système à semiconducteurs (100) selon la revendication 1, dans lequel la structure de STT (130) comprend : une première zone semiconductrice (131) d'un premier type de conductivité ; une deuxième zone semiconductrice (132) d'un second type de conductivité et électriquement au contact de la première zone semiconductrice (131) ; et une troisième zone semiconductrice (133) d'un premier type de conductivité et électriquement au contact de la deuxième zone semiconductrice (132).
  5. 5. Système à semiconducteurs (100) selon la revendication 4, dans lequel le premier type de conductivité est le type N+ et le second type de conductivité est le type P.
  6. 6. Système à semiconducteurs (100) selon la revendication 4, dans lequel la première zone semiconductrice (131), la deuxième zone semiconductrice (132) et la troisième zone semiconductrice (133) sont formées dans le substrat en Si (110).
  7. 7. Système à semiconducteurs (100) selon la revendication 4, dans lequel la première zone semiconductrice (131), la deuxième zone semiconductrice (132) et la troisième zone semiconductrice (133) sont formées par croissance épitaxiale sur le substrat en Si (110).
  8. 8. Système à semiconducteurs (100) selon la revendication 4, dans lequel la structure de STT (130) comprend en outre une couche de GaN (122) disposée sur au moins une partie du substrat en Si (110), et la première zone semiconductrice (131), la deuxième zone semiconductrice (132) et la troisième zone semiconductrice (133) sont formées dans la couche de GaN (122).
  9. 9. Système à semiconducteurs (100) selon la revendication 1, dans lequel la structure de STT (130) est électriquement au contact du composant semiconducteur à base de GaN (120) via une borne grille-source, une borne drain-source, une borne grille-drain ou des combinaisons de celles-ci.
  10. 10. Système à semiconducteurs (100) selon la revendication 1, dans lequel le composant semiconducteur à base de GaN (120) comprend un transistor à grande mobilité d'électrons (HEMT), un transistor à effet de champ à jonction (JFET) à grille, un transistor à effet de champ métal-oxyde-semiconducteur (MOSFET), une diode ou des combinaisons de ceux-ci.
  11. 11. Système à semiconducteurs à intégration monolithique (100), comportant : un substrat en silicium (110) ; un composant semiconducteur à base de nitrure de gallium (GaN) (120), construit sur le substrat (110) ; et au moins une structure de suppression de tensions transitoires (STT) (130) construite dans ou sur le substrat (110), dans lequel la structure de STT (130) est électriquement au contact (140) du composant semiconducteur à base de GaN (120) et dans lequel la structure de STT (130) est conçue pour fonctionner en mode pénétration, en mode avalanche quand une tension appliquée dans le composant semiconducteur à base de GaN (120) dépasse une tension de seuil.
  12. 12. Procédé pour fabriquer un système à semiconducteurs à intégration monolithique (100), comportant : (a) la réalisation d'un substrat en Si (110) ; (b) la construction d'un composant semiconducteur à base de GaN (120) sur le substrat (110) ; (c) la construction d'au moins une structure de STT (130) dans ou sur le substrat (110) ; et (d) le couplage électrique de la structure de STT (130) avec le composant semiconducteur à base de GaN (120), la structure de STT étant (130) étant électriquement au contact (140) du composant semiconducteur à base de GaN (120) et la structure de STT (130) étant conçue pour fonctionner en mode pénétration, en mode avalanche ou dans des modes combinant ces deux derniers quand une tension appliquée dans le composant semiconducteur à base de GaN (120) dépasse une tension de seuil.
  13. 13. Procédé selon la revendication 12, dans lequel l'étape (c) comprend :la formation d'une première zone semiconductrice (131) d'un premier type de conductivité ; la formation d'une deuxième zone semiconductrice (132), d'un second type de conductivité et électriquement au contact de la première zone semiconductrice (131) ; et la formation d'une troisième zone semiconductrice (133), d'un premier type de conductivité et électriquement au contact de la deuxième zone semiconductrice (132).
  14. 14. Procédé selon la revendication 13, dans lequel le premier type de conductivité est le type N+ et le second type de conductivité est le type P.
  15. 15. Procédé selon la revendication 13, dans lequel l'étape (c) comprend la formation dans le substrat en Si (110), par diffusion, dopage, implantation d'ions ou par des combinaisons de ceux-ci, de la première zone semiconductrice (131), de la deuxième zone semiconductrice (132) et de la troisième zone semiconductrice (133).
  16. 16. Procédé selon la revendication 13, dans lequel l'étape (c) comprend la formation sur le substrat en Si (110), par croissance épitaxiale, de la première zone semiconductrice (131), de la deuxième zone semiconductrice (132) et de la troisième zone semiconductrice (133).
  17. 17. Procédé selon la revendication 13, comportant en outre la disposition d'une couche de GaN (122) sur au moins une partie du substrat en Si (110), et la formation de la première zone semiconductrice (131), de la deuxième zone semiconductrice (132) et de la troisième zone semiconductrice (133) dans la couche de GaN (122).
  18. 18. Procédé selon la revendication 13, dans lequel l'étape (d) comprend le couplage électrique de la structure de STT (130)avec un dispositif semiconducteur à base de GaN (120) via une borne grille-source, une borne drain-source, une borne grille-drain ou des combinaisons de celles-ci.
  19. 19. Procédé selon la revendication 13, dans lequel le composant semiconducteur à base de GaN (120) comprend un transistor à grande mobilité d'électrons (HEMT), un transistor à effet de champ à jonction (JFET) à grille, un transistor à effet de champ métal-oxyde-semiconducteur (MOSFET), une diode ou des combinaisons de ceux-ci.
FR1457183A 2013-07-25 2014-07-25 Systeme a semiconducteurs et procede de fabrication Expired - Fee Related FR3009131B1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13950736 2013-07-25
US13/950,736 US9997507B2 (en) 2013-07-25 2013-07-25 Semiconductor assembly and method of manufacture

Publications (2)

Publication Number Publication Date
FR3009131A1 true FR3009131A1 (fr) 2015-01-30
FR3009131B1 FR3009131B1 (fr) 2019-11-22

Family

ID=51495006

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1457183A Expired - Fee Related FR3009131B1 (fr) 2013-07-25 2014-07-25 Systeme a semiconducteurs et procede de fabrication

Country Status (7)

Country Link
US (1) US9997507B2 (fr)
JP (1) JP6266457B2 (fr)
CN (1) CN104347616B (fr)
BR (1) BR102014017885A2 (fr)
CA (1) CA2856490C (fr)
FR (1) FR3009131B1 (fr)
GB (1) GB2522500A (fr)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10021695B2 (en) * 2015-04-14 2018-07-10 Qualcomm Incorporated Apparatus and method for generating and transmitting data frames
JP2016219714A (ja) * 2015-05-26 2016-12-22 住友ベークライト株式会社 半導体素子、樹脂組成物およびサージ対策部材
US9685545B2 (en) * 2015-11-25 2017-06-20 Texas Instruments Incorporated Isolated III-N semiconductor devices
WO2018161248A1 (fr) * 2017-03-07 2018-09-13 Hamlin Electronics (Suzhou) Co. Ltd Dispositif et ensemble de protection contre les surtensions hybrides
JP7389977B2 (ja) 2018-03-29 2023-12-01 国立研究開発法人宇宙航空研究開発機構 電力制御システム
CN111627901B (zh) * 2020-06-04 2022-08-05 电子科技大学 一种jfet触发的可编程双向抗浪涌保护器件
CN114267734B (zh) * 2021-12-28 2023-03-31 东南大学 一种抗静电释放冲击的异质结半导体器件
WO2024113097A1 (fr) * 2022-11-28 2024-06-06 Innoscience (suzhou) Semiconductor Co., Ltd. Dispositif à semi-conducteurs et son procédé de fabrication

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766405A (ja) 1993-08-25 1995-03-10 Nissan Motor Co Ltd 半導体保護装置
US5880511A (en) * 1995-06-30 1999-03-09 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure
US6489660B1 (en) * 2001-05-22 2002-12-03 General Semiconductor, Inc. Low-voltage punch-through bi-directional transient-voltage suppression devices
US6600204B2 (en) 2001-07-11 2003-07-29 General Semiconductor, Inc. Low-voltage punch-through bi-directional transient-voltage suppression devices having surface breakdown protection and methods of making the same
US6683334B2 (en) * 2002-03-12 2004-01-27 Microsemi Corporation Compound semiconductor protection device for low voltage and high speed data lines
JP4519423B2 (ja) 2003-05-30 2010-08-04 創世理工株式会社 半導体を用いた光デバイス
TWI270991B (en) 2004-01-16 2007-01-11 Epistar Corp Organic adhesive light-emitting device with ohmic metal contact
JP4002918B2 (ja) 2004-09-02 2007-11-07 株式会社東芝 窒化物含有半導体装置
JP4568595B2 (ja) 2004-12-10 2010-10-27 三菱電機株式会社 半導体回路
JP4645313B2 (ja) 2005-06-14 2011-03-09 富士電機システムズ株式会社 半導体装置
JP2007273640A (ja) 2006-03-30 2007-10-18 Sanken Electric Co Ltd 半導体装置
US7586156B2 (en) 2006-07-26 2009-09-08 Fairchild Semiconductor Corporation Wide bandgap device in parallel with a device that has a lower avalanche breakdown voltage and a higher forward voltage drop than the wide bandgap device
JP2008258419A (ja) 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子
JP4695622B2 (ja) 2007-05-02 2011-06-08 株式会社東芝 半導体装置
JP4478175B2 (ja) 2007-06-26 2010-06-09 株式会社東芝 半導体装置
JP2009049265A (ja) 2007-08-22 2009-03-05 Toshiba Corp 半導体装置
JP2009064883A (ja) 2007-09-05 2009-03-26 Fuji Electric Device Technology Co Ltd 半導体装置
US7579632B2 (en) 2007-09-21 2009-08-25 Semiconductor Components Industries, L.L.C. Multi-channel ESD device and method therefor
US8124981B2 (en) 2008-06-10 2012-02-28 Fairchild Semiconductor Corporation Rugged semiconductor device architecture
JP5272613B2 (ja) 2008-09-25 2013-08-28 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
TW201034186A (en) 2009-03-10 2010-09-16 Univ Chang Gung High electron mobility field-effect transistor device
US8445917B2 (en) 2009-03-20 2013-05-21 Cree, Inc. Bidirectional silicon carbide transient voltage suppression devices
DE102009018054B4 (de) * 2009-04-21 2018-11-29 Infineon Technologies Austria Ag Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
US8492773B2 (en) * 2010-04-23 2013-07-23 Intersil Americas Inc. Power devices with integrated protection devices: structures and methods
US8816395B2 (en) 2010-05-02 2014-08-26 Visic Technologies Ltd. Field effect power transistors
JP5874173B2 (ja) 2011-02-25 2016-03-02 富士通株式会社 化合物半導体装置及びその製造方法
JP6037499B2 (ja) 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP2013016627A (ja) 2011-07-04 2013-01-24 Panasonic Corp 窒化物半導体装置
JP2013026249A (ja) 2011-07-15 2013-02-04 Renesas Electronics Corp 双方向ツェナーダイオードおよび双方向ツェナーダイオードの製造方法
US9087812B2 (en) * 2011-07-15 2015-07-21 International Rectifier Corporation Composite semiconductor device with integrated diode
US9281388B2 (en) 2011-07-15 2016-03-08 Infineon Technologies Americas Corp. Composite semiconductor device with a SOI substrate having an integrated diode
KR20130031761A (ko) 2011-09-21 2013-03-29 한국전자통신연구원 전력소자
US8530902B2 (en) 2011-10-26 2013-09-10 General Electric Company System for transient voltage suppressors
US8730629B2 (en) 2011-12-22 2014-05-20 General Electric Company Variable breakdown transient voltage suppressor
US9042072B2 (en) 2012-03-30 2015-05-26 General Electric Company Method and system for lightning protection with distributed transient voltage suppression
US9202874B2 (en) 2012-08-24 2015-12-01 Rf Micro Devices, Inc. Gallium nitride (GaN) device with leakage current-based over-voltage protection
JP6107435B2 (ja) 2013-06-04 2017-04-05 三菱電機株式会社 半導体装置及びその製造方法
US9111750B2 (en) 2013-06-28 2015-08-18 General Electric Company Over-voltage protection of gallium nitride semiconductor devices

Also Published As

Publication number Publication date
CA2856490A1 (fr) 2015-01-25
CN104347616A (zh) 2015-02-11
CA2856490C (fr) 2018-02-13
JP6266457B2 (ja) 2018-01-24
GB2522500A (en) 2015-07-29
US20150028469A1 (en) 2015-01-29
BR102014017885A2 (pt) 2015-11-17
GB201413054D0 (en) 2014-09-03
FR3009131B1 (fr) 2019-11-22
JP2015026836A (ja) 2015-02-05
US9997507B2 (en) 2018-06-12
CN104347616B (zh) 2017-09-08

Similar Documents

Publication Publication Date Title
FR3009131B1 (fr) Systeme a semiconducteurs et procede de fabrication
US9111750B2 (en) Over-voltage protection of gallium nitride semiconductor devices
FR2914500A1 (fr) Dispositif electronique a contact ohmique ameliore
US9012959B2 (en) Semiconductor device
KR20120016046A (ko) 역확산 억제 구조
KR20120002985A (ko) 갈륨 나이트라이드 완충층에서의 도펀트 확산 변조
FR2499315A1 (fr) Dispositif semiconducteur de protection utilisant des diodes zener dos a dos
EP2736079B1 (fr) Procédé de fabrication d'un transistor à hétérojonction de type normalement bloqué
EP3203526B1 (fr) Transistor à hétérojonction à confinement de gaz d'électrons amélioré
FR2991504A1 (fr) Composant de puissance vertical haute tension
WO2019106272A1 (fr) Composant electronique a heterojonction muni d'une couche barriere enterree amelioree
EP3203527A1 (fr) Transistor a heterojonction a haute mobilite electronique de type normalement bloque
WO2017046077A1 (fr) TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P
FR3008226A1 (fr) Dispositif semi-conducteur ayant une couche de carbure de silicium et procede de fabrication correspondant
JP2008311392A (ja) Ｉｉｉ族窒化物半導体を用いた電界効果トランジスタ
EP0503731B1 (fr) Procédé de réalisation d'un transistor à haute mobilité électronique intégré
JP5424128B2 (ja) 保護素子およびそれを備えた半導体装置
WO2019224448A1 (fr) Transistor a haute mobilite electronique en mode enrichissement
FR3011122A1 (fr) Composants de protection contre des surtensions dans un circuit optoelectronique sur soi
FR3011121A1 (fr) Assemblage de puces de circuits integres comprenant un composant de protection contre les surtensions
EP3561880A1 (fr) Transistor hemt et procedes de fabrication favorisant une longueur et des fuites de grille reduites
FR2640429A1 (fr) Dispositif mos perfectionne
FR3084966A1 (fr) Transistor a haute mobilite electronique
EP4068386A1 (fr) Transistor à effet de champ à structure verticale
EP3591709A1 (fr) Transistor a heterojonction de type normalement ouvert a resistance de passage reduite

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 3

PLSC Publication of the preliminary search report

Effective date: 20170512

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

PLFP Fee payment

Year of fee payment: 6

PLFP Fee payment

Year of fee payment: 7

PLFP Fee payment

Year of fee payment: 8

ST Notification of lapse

Effective date: 20230305