JP2010267958A - 横型ｈｅｍｔおよび横型ｈｅｍｔの製造方法 - Google Patents

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Abstract

【課題】高いアバランシュブレークダイン強度を有する横型ＨＥＭＴと、その製造方法を提供する。
【解決手段】基板１０と、基板上に配置された、第１導電型のチヤネルとなる第１層１１、少なくとも部分的に上記第１層１１の上に配置された電子供給層となる第２層１２を有する。さらに、上記横型ＨＥＭＴは、上記第１導電型に対して相補的な第２導電型の半導体物質を有し、少なくとも部分的に上記第１層１１の中に配置された第３層１３を有する。このためＰＮダイオードが上記第１層および第３層の間で形成され、ＰＮダイオードは横型ＨＥＭＴより低いブレークダウン電圧を有することにより、ＨＥＭＴを高い電界から保護することができ、ＨＥＭＴの劣化を防止できる。
【選択図】図１

Description

本発明は、横型ＨＥＭＴと、横型ＨＥＭＴの製造方法に関する。
従来のパワー半導体コンポーネントの大半は、シリコンに基づいて製造されてきた。これにより、半導体コンポーネント類における、達成可能な出力密度および稼動温度は、限界がある。また、高周波数域においての適用も、上記半導体コンポーネント類の限界に達しつつある。上記限界の主な理由は、シリコンにおける限られたブレークダウン（絶縁破壊）電界強度であるが、上記ブレークダウン電界強度は、結局、空乏層の厚さと、空乏層の最大ドーピングにより左右されるからである。
パワー半導体コンポーネント類に対する、製造コストのより一層の低減と共に、より一層の性能向上の要求は、今までの間に、出力密度がシリコンの物理的限界に達する程度にコンポーネント類を小型化することを必要とした。
代替物質システムとしては、シリコンに比べて、より大きなバンドギャップ、より高いブレークダウン電界強度を有し、また、しばしばより良好な熱伝導性を有する化合物半導体が用いられることが多い。
パワー半導体コンポーネントの分野における上記目的のために最もよく知られている物質は、ＳｉＣである。ＳｉＣは、チャンネル移動度に加えてウェハサイズおよび材質に関する周知の制約にも関わらず、特に、高ブロッキング能（高耐電圧能）コンポーネントにおけるダイオードおよびバイポーラトランジスタに用いられている。現在まで、電界制御型のコンポーネント類は、ＪＦＥＴ類の形態でしか存在していなかった。
しかしながら、ＪＦＥＴ類は、それらがディプレーションタイプコンポーネント類であるという不利な点を有している。特に、ハイパワーアプリケーション領域では、反対に、エンハンスメントタイプコンポーネント類が実際には好まれている。
エンハンスメントタイプコンポーネント類は、使用中において、欠陥状態をかなり容易に処理することができるからである。大きなバンドギャップ、特にＩＩＩ−Ｖ族の窒化物を有する半導体は、それらの特性のため、光学的およびさらなる電気的半導体コンポーネントに著しく適しているさらなる物質システムである。光電子工学に加えて、上記物質システムは、また、無線周波数技術においてますます用いられつつある。
上記物質システムの使用は、また、パワーエレクトロニクス分野にとって有利である。上記物質システムは、シリコンと比較して、同様なブロッキング能を有し、より高いドーピングおよびより短いドリフトゾーンを同時に実現できるコンポーネント類を可能にするからである。
しかしながら、これらの物質システムからなるコンポーネント類の処理は、シリコン技術と比べて制約がある。それは、シリコン技術において用いられる特定の方法を用いることができず、または、ＩＩＩ−Ｖ族の半導体システムについて限られた範囲でしか用いることができないからである。
ＩＩＩ-Ｖ化合物半導体に基づくパワー半導体コンポーネントは、現在まで、横型コンポーネントの形態で製造されてきている。これらは、いわゆるＨＥＭＴ（高電子移動度トランジスタ）である。これらについて、１つの重要な側面は、自己ブロッキングコンポーネントの提供である。この場合、ＨＥＭＴは規模の異なるバンドギャップを有する、異なったドープが施される半導体物質からなる複数の層を有する。個々の層におけるバンドギャップが異なる程度を有するので、２次元電子ガス（２ＤＥＧ）がそれらの境界面において形成され、導電性チャンネルとして作用する。この場合、電子移動度と、２次元電子ガスにおける２Ｄ電子荷電粒子密度とは、非常に高い。
特許文献１は、２次元電子ガスが２つの物質の間の境界層において形成される、物質システムＡｌＧａＮ／ＧａＮに基づくＨＦＥＴ（ヘテロ構造電界効果トランジスタ）を開示している。この場合、ＡｌＧａＮからなる層は、ＧａＮからなる層の上に配置されている。さらに、一実施形態では、ＧａＮからなるｐ−導電型の層は、ＧａＮからなる層とシリコン基板との間に配置されている。これによって、アバランシュブレークダウンが発生するときに生成される正孔が、ｐ−導電型のＧａＮ層を介して基板中に放出される結果として、ピンダイオードが基板とドレイン電極との間で形成される。
米国特許第７，２５０，６４１号明細書 米国特許第６，４８９，６２８号明細書 米国特許第６，９４０，０９０号明細書 米国特許第７，４１７，２６７号明細書 米国特許第６，１００，５４９号明細書 米国特許公開公報第２００７／０００７５４７号 米国特許公開公報第２００７／００２６５８７号 米国特許公開公報第２００７／００６６０２０号 米国特許公開公報第２００８／００５４３０３号 米国特許公開公報第２００６／００７１２５０号
http://www.aldinc.com/ald_epadmosfet.htm (Advance Linear Devices Inc., "ALD1108E/ALD1110E - Quad/Dual EPAD Precision Matched Pair N-Channnel MOSFET Array", Product Datasheet) IEEE Electron Device Letters, Vol. 22, No. 8, August 2001, p. 373-375, Karmalker, S. et al.; "Resurf Al-GaN HEMT for High Voltage Power Switching"
本発明の目的は、高いアバランシュブレークダウン強度を有する横型ＨＥＭＴを製造する方法とともに、横型ＨＥＭＴを提供することである。
この目的は、独立請求項の主題によって達成される。有利な発展形は、従属項において特定される。
本発明によると、横型ＨＥＭＴは基板と第１層とを有し、上記第１層は、第１導電型の半導体物質を有し、少なくとも部分的に基板の上に配置されている。さらに、ＨＥＭＴは、第２層を有し、上記第２層は半導体物質を有し、少なくとも部分的に上記第１層の上に配置されている。さらに、ＨＥＭＴは、第３層を有し、上記第３層は、上記第１導電型に対して相補的な第２導電型の半導体物質を有し、少なくとも部分的に上記第１層の中に配置されている。
このため、ｐｎダイオードが、本発明に係る横型ＨＥＭＴにおいて、上記第１層および上記第３層の間に形成される。最も高い電界強度が上記第３層の下に位置する。この結果、電界強度と、それに伴ってＨＥＭＴ内の電圧が限定される。ｐｎダイオードは、横型ＨＥＭＴよりも低いブレークダウン電圧を有する。
この結果、アバランシュブレークダウンが発生した場合、上記第３層の下でブレークダウンが起こり、このために発生する熱荷電粒子は、２次元電子ガスの周辺に入ってこない。このため、ＨＥＭＴは、アバランシュブレークダウンが発生するときに保護され、半導体コンポーネントの劣化が防止される。
本発明に係るＨＥＭＴの一実施形態では、上記第３層は、上記第１層の中に完全に配置されている。
代替実施形態では、上記第３層は、また、上記第２層の中に部分的に配置されている。
さらに、横型ＨＥＭＴは、第１電極、第２電極、およびゲート電極を有してもよい。この場合、上記第１電極は、上記第２層から上記第３層まで垂直方向に延びてもよく、上記第２電極は、上記第２層から部分的に上記基板の中まで垂直方向に延びてもよい。これによって、上記第３層および上記第１電極の間において有利に接触が実現される。
一実施形態では、上記第１層は、ＧａＮを有している。さらに、上記第２層は、ＡｌＧａＮを有してもよく、上記第３層は、ＧａＮを有してもよい。上記基板は、Ｓｉ、ＳｉＣ、またはＡｌ2Ｏ3（サファイア）を有してもよい。
一実施形態では、上記第２層は、ドープされない。
さらに、上記横型ＨＥＭＴは、バッファ層を有してもよく、上記バッファ層は、上記基板と上記第１層との間に配置されている。１つの好ましい改良において、上記バッファ層は、ＡｌＮ、ＧａＮ、またはＡｌＧａＮを有する。ＡｌＮは、電気的に絶縁性であるが、一方、ＧａＮは、電気的に導電性であり、ＡｌＧａＮは、Ａｌの含有量が低いと、すなわち、１０％よりも低いと、電気的導電性が小さくなる。このために、適切なバッファ層が、上記横型ＨＥＭＴに対する要件に基づいて設けられる。
さらなる実施形態では、横型ＨＥＭＴは、パッシベーション層を有し、上記パッシベーション層は、少なくとも部分的に上記第２層の上に配置されている。例として、上記パッシベーション層は、ＳｉxＮy、ＳｉＯ2、またはＡｌ2Ｏ3を有してもよい。
さらに、横型ＨＥＭＴは，絶縁層を有してもよく、上記絶縁層は，少なくとも部分的に上記パッシベーション層の上に配置されている。
本発明に係るさらなる実施形態では、横型ＨＥＭＴは、基板および第１層を有し、上記第１層は、第１導電型の半導体物質を有し、少なくとも部分的に上記基板の上に配置されている。さらに、上記横型ＨＥＭＴは、第２層を有し、上記第２層は、半導体物質を有し、少なくとも部分的に上記第１層の上に配置されている。さらに、上記横型ＨＥＭＴは、第３層を有し、上記第３層は、半導体物質を有し、少なくとも部分的に上記基板の中に配置されている。
同様に、本発明に係る横型ＨＥＭＴについての本実施形態は、先に詳細な説明を行ったように、ｐｎダイオードの形成の結果、電圧制限および高いアバランシュブレークダウン強度という長所を有する。この点については繰り返しを避けるために再度の説明は行わない。上記の各実施形態と異なり、上記横型ＨＥＭＴにおける電圧制限は、この場合、上記基板と上記第３層との間に形成されるｐｎダイオードによって、上記基板の中にて実行される。
１つの改良において、上記第３層の半導体物質は、上記第１導電型に対して相補的な第２導電型を有し、上記基板は、上記第１導電型の半導体物質を有している。
１つの代替の改良において、上記第３層の半導体物質は、上記第１導電型を有し、上記基板は、上記第１導電型に対して相補的な第２導電型の半導体物質を有する。
さらに、上記横型ＨＥＭＴは、第１電極、第２電極、およびゲート電極を有してもよい。この場合、上記第１電極は、上記第２層から上記第３層まで垂直方向に延びてもよく、上記第２電極は、上記第２層から部分的に上記基板の中まで垂直方向に延びてもよい。これによって、上記第３層と上記第１電極との間に接触が実現される。
一実施形態では、上記第１層は、ＧａＮを有する。さらに、上記第２層は、ＡｌＧａＮおよび上記第３層Ｓｉを有してもよい。上記基板は、ＳｉまたはＳｉＣを有してもよい。
一実施形態では、上記第２層はドープされない。
さらに、上記横型ＨＥＭＴは、バッファ層を有してもよく、上記バッファ層は、上記基板と上記第１層との間に配置されている。１つの好ましい改良において、上記バッファは、ＡｌＮ、ＧａＮ、またはＡｌＧａＮを有する。
ＡｌＮは、電気的に絶縁性であり、一方、ＧａＮは、電気的に導電性であり、ＡｌＧａＮは、Ａｌの含有量が低いと、すなわち、１０％よりも低いと、電気的導電性が小さくなる。このため、上記横型ＨＥＭＴに対する要件に基づいて、適切なバッファ層を設けることができる。
さらなる実施形態では、上記横型ＨＥＭＴは、パッシベーション層を有し、上記パッシベーション層は、少なくとも部分的に上記第２層の上に配置されている。例として、上記パッシベーション層は、ＳｉxＮy、ＳｉＯ2、またはＡｌ2Ｏ3を有してもよい。
さらに、上記横型ＨＥＭＴは、絶縁層を有してもよく、上記絶縁層は、少なくとも部分的に上記パッシベーション層の上に配置されている。
さらなる実施形態では、本発明に係る横型ＨＥＭＴは、基板を有し、上記基板は、第１導電型の半導体物質を有する。さらに、上記横型ＨＥＭＴは、第１層および第２層を有し、上記第１層は、上記第１導電型の半導体物質を有し、少なくとも部分的に上記基板の上に配置され、上記第２層は、半導体物質を有し、少なくとも部分的に上記第１層の上に配置されている。
さらに、上記横型ＨＥＭＴは、第３層および第４層を有し、上記第３層は、上記第１導電型の半導体物質を有し、少なくとも部分的に上記第１層の下に配置され、上記第４層は、上記第１導電型に対して相補的な第２導電型の半導体物質を有し、少なくとも部分的に上記第３層の下に配置されている。
さらに、上記横型ＨＥＭＴは、第１電極、第２電極、およびゲート電極を有し、上記第２電極は、上記第２層から上記第３層まで垂直方向に延び、上記第２電極は、上記第２層から部分的に上記基板の中へ垂直方向に延びている。
さらに、第１絶縁層は、上記第２電極と上記第３層との間、また、上記第２電極と上記第４層との間に配置されている。
本実施形態は、電圧制限のためのダイオードを用いることよりも、むしろ電界効果コランジスタを用いるという点で前述の各実施形態とは異なる。上記第２電極における電圧がこの電界効果トランジスタの閾値電圧を越えて上昇すると、上記第１絶縁層に近い部位の上記第４層内に導電性チャンネルが誘導され、形成される。
この場合の閾値電圧は、上記第１絶縁層の厚さ、上記第１絶縁層の材料、および上記第４層のドーピングに依存する。上記横型ＨＥＭＴにおいて発生する電圧を制限し得る電流が流れる。次に、これによって半導体コンポーネントは高いアバランシュブレークダウン強度を有することができる。
一実施形態では、上記第１層は、ＧａＮを有する。さらに、上記第２層は、ＡｌＧａＮを有してもよく、上記第４層に加えて上記第３層は、Ｓｉを有してもよい。上記基板は、ＳｉまたはＳｉＣを有してもよい。
一実施形態では、上記第２層はドープされない。
さらに、上記横型ＨＥＭＴは、バッファ層を有してもよく、上記バッファ層は、上記基板と上記第１層との間に配置されている。１つの好ましい改良において、上記バッファ層は、ＡｌＮ、ＧａＮ、またはＡｌＧａＮを有する。
ＡｌＮは、電気的に絶縁性であり、一方、ＧａＮは電気的に導電性であり、ＡｌＧａＮは、Ａｌの含有量が低いと、すなわち、１０％よりも低いと、電気的導電性が小さくなる。このため、上記横型ＨＥＭＴに対する要件に基づいて、適切なバッファ層を設けることができる。
さらなる実施形態では、上記横型ＨＥＭＴは、パッシベーション層を有し、上記パッシベーション層は、少なくとも部分的に上記第２層の上に配置されている。例として、上記パッシベーション層は、ＳｉxＮy、ＳｉＯ2、またはＡｌ2Ｏ3を有してもよい。
さらに、上記横型ＨＥＭＴは、さらなる絶縁層を有してもよく、上記さらなる絶縁層は、少なくとも部分的に上記パッシベーション層の上に配置されている。
ダイオードおよび電界効果トランジスタに加えて、バイポーラトランジスタ、ＩＧＢＴ、バリスタ、およびＥＳＤ保護構造もまた電圧制限素子として用いられてもよく、この場合、各電圧制限素子は、上記横型ＨＥＭＴに、それぞれダイオードおよび電界効果トランジスタと対応するように組み込まれる。
上記の各実施形態の全てにおける横型ＨＥＭＴは、ＭＯＳＦＥＴ、ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）、ＨＦＥＴ（ヘテロ構造電界効果トランジスタ）、およびＰＩ-ＨＥＭＴ（偏光誘起光電子移動度トランジスタ）の形態であってもよい。
横型ＨＥＭＴの製造のための本発明に係る方法は、以下の工程を有する。基板、第１層、第２層、およびパッシベーション層が設けられ、上記第１層は、第１導電型の半導体物質を有し、少なくとも部分的に上記基板の上に配置され、上記第２層は半導体物質を有し、少なくとも部分的に上記第１層の上に配置されている。さらに、上記パッシベーション層は、少なくとも部分的に上記第２層の上に配置されている。
さらなる工程では、上記第１層、上記第２層、および上記パッシベーション層は、部分的に除去される。さらに、第３層が上記第１層の上で成長させられ、上記第３層は、上記第１導電型に対して相補的な第２導電型の半導体物質を有する。第１電極、第２電極、および、ゲート電極が製造され、上記第１電極は、上記第２層から上記第３層まで垂直方向に延び、上記第２電極は、上記第２層から部分的に上記基板の中まで垂直方向に延びている。
上記第１層の部分的除去、上記第２層の部分的除去、および上記パッシベーション層の部分的除去は、構造化されたマスクを用いてエッチング処理を行うことによって行われ得る。
横型ＨＥＭＴの製造のための本発明に係るさらなる方法は、以下の工程を有する。基板と第１層が設けられ、上記第１層は第１導電型の半導体物質を有し、少なくとも部分的に上記基板の上に配置されている。さらなる工程では、第３層が上記第１層の上に成長させられ、上記第３層は、上記第１導電型に対して相補的な第２導電型の半導体物質を有する。
上記第１層および上記第３層は、部分的に除去される。さらに、第４層および第２層が上記第１層の上に成長させられ、上記第４層は、上記第１導電型の半導体物質を有し、上記第２層は、半導体物質を有する。パッシベーション層は、少なくとも部分的に上記第４層上に設けられ、第１電極、第２電極、およびゲート電極が製造され、上記第１電極は、上記第２層から上記第３層まで垂直方向に延び、上記第２電極は、上記第２層から部分的に上記基板の中まで垂直方向に延びている。
上記第１層の部分的除去および上記第３層の部分的除去は、構造化されたマスクを用いてエッチング処理を行うことによって行われ得る。
横型ＨＥＭＴの製造のための本発明に係るさらなる方法は、以下の工程を有する。基板および第１層が設けられ、上記第１層は、第１導電型の半導体物質を有し、少なくとも部分的に上記基板の上に配置されている。
さらなる工程では、構造化されたマスクが上記第１層上に設けられる。第３層は、上記第１層の上に成長させられ、上記第３層は、上記第１導電型に対して相補的な第２導電型の半導体物質を有する。上記第１層および上記第３層は、部分的に除去される。上記第３層は、部分的に除去され、さらに、上記マスクが除去される。
さらなる工程では、第４層および第２層が上記第１層の上に成長させられ、上記第４層は、上記第１導電型の半導体物質を有し、上記第２層は、半導体物質を有する。パッシベーション層は、少なくとも部分的に上記第４層上に設けられ、第１電極、第２電極、およびゲート電極が製造され、上記第１電極は、上記第２層から上記第３層まで垂直方向に延び、上記第２電極は、上記第２層から部分的に上記基板の中まで延びている。
上記第３層の部分的除去は、ＣＭＰ処理（化学機械研磨）によって行われ得る。
本発明に係る方法における１つの有利な改良では、バッファ層が、基板と第１層との間に設けられている。
本発明に係る方法におけるさらに有利な実施形態では、絶縁層が、少なくとも部分的に上記パッシベーション層上に設けられている。
本発明に係る方法のさらに有利な実施形態では、上記第２層は、ドープされていない。
ここで、添付の図面を参照し、本発明をより詳細に説明する。
本発明の第１実施形態に係る横型ＨＥＭＴを示す模式断面図である。 本発明の第２実施形態に係る横型ＨＥＭＴを示す模式断面図である。 本発明の第３実施形態に係る横型ＨＥＭＴを示す模式断面図である。 本発明の第４実施形態に係る横型ＨＥＭＴを示す模式断面図である。 本発明の第５実施形態に係る横型ＨＥＭＴを示す模式断面図である。 本発明の第６実施形態に係る横型ＨＥＭＴを示す模式断面図である。 本発明の第７実施形態に係る横型ＨＥＭＴを示す模式断面図である。 本発明の第８実施形態に係る横型ＨＥＭＴを示す模式断面図である。 横型ＨＥＭＴの製造のための発明に係る方法の第１実施形態の各工程を示す模式断面図である。 上記第１実施形態の他の各工程を示す模式断面図である。 上記第１実施形態のさらに他の各工程を示す模式断面図である。 上記第１実施形態のさらに他の各工程を示す模式断面図である。 横型ＨＥＭＴの製造のための発明に係る方法の第２実施形態の各工程を示す模式断面図である。 上記第２実施形態の他の各工程を示す模式断面図である。 上記第２実施形態のさらに他の各工程を示す模式断面図である。 上記第２実施形態のさらに他の各工程を示す模式断面図である。 上記第２実施形態のさらに他の各工程を示す模式断面図である。 横型ＨＥＭＴの製造のための発明に係る方法の第３実施形態の各工程を示す模式断面図である。 上記第３実施形態の他の各工程を示す模式断面図である。 上記第３実施形態のさらに他の各工程を示す模式断面図である。 上記第３実施形態のさらに他の各工程を示す模式断面図である。 上記第３実施形態のさらに他の各工程を示す模式断面図である。
図１は、本発明の第１実施形態に係る横型ＨＥＭＴを示す。横型ＨＥＭＴ１は、基板１０と、該基板１０の上に配置されたバッファ層１７とを有する。この場合、上記基板１０は、Ｓｉ、ＳｉＣ、またはＡｌ2Ｏ3を有し得る。上記バッファ層１７は、ＡｌＮ、ＧａＮ、またはＡｌＧａＮを有し得る。
ＡｌＮは、電気的に絶縁性であるが、一方、ＧａＮは、電気的に導電性であり、ＡｌＧａＮは、Ａｌの含有量が低く、１０％よりも低い場合、電気的導電性が小さくなる。このため、上記横型ＨＥＭＴに対する要件に基づいて、適切なバッファ層を設けることができる。
第１層１１は、上記バッファ層１７の上に配置されている。上記第２層１２は、上記第１層１１の上に配置されている。図示する実施形態では、上記第１層１１は、ｎ−導電型のＧａＮを有し、上記第２層１２は、ＡｌＧａＮを有する。この場合、ＡｌＧａＮは、補償された状態、すなわち、自由な荷電粒子を有さないので、電気的に非導電性である。
２次元電子ガスは、上記第１層１１と上記第２層１２との間の境界面に形成される。図１において、２次元電子ガスは、破線２７で模式的に示されている。
さらにＨＥＭＴは、部分的に上記第１層１１の中に配置された第３層１３を有する。図示される実施形態では、上記第３層１３はｐ−導電型のＧａＮを有する。第１電極１４は、上記第１層１１の上、および上記第３層１３の上に配置され、上記第１層１１、上記第２層１２、および上記第３層１３と接触している。
第２電極１５は、上記第２層１２から部分的に上記基板１０の中まで垂直方向に延びている。さらに、パッシベーション層１８は、上記第２層１２の上に配置されている。ゲート電極１６は、上記パッシベーション層１８の上に配置され、部分的に絶縁層１９によって囲まれている。この場合、上記絶縁層１９は、ＩＬＤ（層間誘電体）であってもよい。
上記横型ＨＥＭＴ１は、ゲート電極１６によって制御することができる。図示する実施形態において、上記第１電極１４は、ソース電極であり、上記第２電極１５は、ドレイン電極である。
電気的に導電性の物質、例えば、金属、ケイ化物、または十分にドープされたポリシリコンからなる層２６は、上記絶縁層１９の上に配置され、上記第１電極１４と接触しており、図１において、上記第１電極１４と同様に作製される上記第２電極１５に対して接触を示さない。上記基板１０が電気的に導電性の物質を有するという状況では、この場合、上記第２電極１５との接触は、上記基板１０の裏面（図示せず）に配置され得る。
上記第１層１１と共に、上記第３層は、上記横型ＨＥＭＴ１のアバランシュブレークダウン強度を増加するｐｎダイオードを形成する。このために、ｐｎダイオードは、上記横型ＨＥＭＴ１のブレークダウン電圧よりも低いブレークダウン電圧を有する。このため、上記ブレークダウン電圧は、上記第３層１３の下で発生し、この結果、生成される熱荷電粒子が上記２次元電子ガスの周辺に入ってこない。
図２は、本発明の第２実施形態に係る横型ＨＥＭＴ２を示す。図１に示すものと同様の機能を有するコンポーネントは同じ参照番号で示され、それらについて以下ではより詳細な説明は行わない。
上記横型ＨＥＭＴ２は、上記第３層１３が完全に上記第１層１１内におさまるように配置されているという点で、図１に示す横型ＨＥＭＴ１とは異なる。さらに、上記ゲート電極１６は、上記第２層１２の上に直接的に配置され、残った各領域において上記パッシベーション層１８によって囲まれている。上記絶縁層１９、上記層２６、および上記第２電極１５に対して同様に実現される接触は、図２では示されない。
図３は、本発明の第３実施形態に係る横型ＨＥＭＴを示す。前の図面と同様の機能を有するコンポーネントは同じ参照番号で示し、以下では、それらに関するより詳細な説明は行わない。
上記横型ＨＥＭＴ３は、上記第３層１３が部分的に上記第２層１２の中に配置されているという点で、先に説明した２つの各ＨＥＭＴと異なる。上記ゲート電極１６は、上記横型ＨＥＭＴ２と同様に、上記第２層１２の上に直接的に配置され、残った領域において上記パッシベーション層１８によって囲まれる。図３は、上記第２電極１５に対して同様に実現される接触を示さない。
図４は、本発明の第４実施形態に係る横型ＨＥＭＴ４を示す。前の図面と同様の機能を有するコンポーネントは同じ参照番号で示され、以下ではそれらのより詳細な説明を行わない。
この場合、上記横型ＨＥＭＴ４は、図３に示す上記横型ＨＥＭＴ３に類似している。上記横型ＨＥＭＴ４は、第１電極１４および第２電極１５の交互の配置を有する。この場合、第１電極１４に対して第２電極１５が水平方向に並んで、隣り合い、さらに、他の第１電極１４が、上記第２電極１５の水平方向に並ぶ。上記第２電極１５に対して同様に実現される接触は、図４では示さない。
図２〜図４に示される横型ＨＥＭＴ２〜４は同様に、上記第１層１１および上記第３層１３によって形成されるｐｎダイオードを有する。このため、図１に示す横型ＨＥＭＴ１についてすでに説明したように、これらの半導体コンポーネントは同様に高いアバランシュブレークダウン強度を有する。
図５は、本発明の第５実施形態に係る横型ＨＥＭＴ５を示す。
上記横型ＨＥＭＴ５は、基板１０を有し、上記基板１０は、第１層１０’’と、その上に配置された第２層１０’とを有する。図示する実施形態では、上記第１層１０’’は、ｎ+ドープされたシリコンを有し、上記第２層１０’は、ｎ-ドープされたシリコンを有する。例えばＡｌＮを有し得るバッファ層１７は、上記第２層１０’の上に配置されている。
図示する実施形態において、ｎ−導電型のＧａＮを有する第１層１１は、バッファ層１７の上に配置されている。第２層１２は、上記第１層１１の上に配置されている。図示する実施形態では、上記第２層１２は、ＡｌＧａＮを有する。この場合、ＡｌＧａＮは、補償されて、すなわち、自由な荷電粒子を有しておらず、このため、電気的に非導電性である。２次元電子ガスは、上記第１層１１と上記第２層１２との間に形成され、図５において破線２７によって模式的に示される。
さらに、上記横型ＨＥＭＴ５は、部分的に上記基板１０の中に配置された第３層１３を有する。図示する実施形態では、上記第３層１３は、ｐ+ドープされたシリコンを有する。さらに、上記横型ＨＥＭＴ５は、第１電極１４、第２電極１５、およびゲート電極１６を有する。上記第２電極１４は、上記第２層１２から上記第３層１３まで垂直方向に延び、上記第２電極１５は、上記第２層１２から部分的に上記基板１０の中まで垂直方向に延びている。
図示する実施形態では、上記第１電極１４は、ソース電極であり、上記第２電極１５は、ドレイン電極である。上記ゲート電極１６は、上記第２層１２の上に直接的に配置され、残った部分はパッシベーション層１８によって囲まれる。この場合、上記ゲート電極１６は、上記横型ＨＥＭＴ５を制御するために用いられる。
電気的に導電性の物質、例えば金属、ケイ化物、または重くドープされたポリシリコンからなる層２６は、上記第１電極１４と接触している。この場合、絶縁層１９は、上記層２６と上記パッシベーション層１８との間に配置されている。例えばＳｉxＮyまたは酸化物からなる絶縁層２１は、上記第２電極１５と上記第１層１１との間で、上記基板１０における上記バッファ層１７と上記第２層１０’にまたがって配置されている。
上記基板１０における上記第３層１３および上記第２層１０’は、ｐｎダイオードを形成する。これによって、図１〜図４に示す実施形態と同様に、上記ＨＥＭＴ５に対する電圧制限が可能となり、これに関連して、高いアバランシュブレークダウン強度が可能となる。
電気的導電性物質からなる層２８は、上記基板１０における上記第１層１０’’の下に配置され、上記第２電極１５に接続される。この場合、上記層２８は、上記第２電極１５と接続を行うために用いられる。図５は、上記層２８と上記第２電極１５との間の接続を示さない。
図６は、本発明の第６実施形態に係る横型ＨＥＭＴ６を示す。図５と同様の機能を有するコンポーネントは同じ参照番号で示し、以下ではそれらのより詳細な説明は行わない。
上記横型ＨＥＭＴ６は、第１電極１４が、ドレイン電極であり、第２電極１５が、ソース電極であるという点で上記横型ＨＥＭＴ５とは異なる。上記基板１０における上記第１層１０’’および上記第２層１０’に加えて上記第３層１３は、上記横型ＨＥＭＴ５における対応する各層に対して相補的な導電型のものである。
図示しない一実施形態では、上記基板１０における上記第２層１０’は、ｎ-導電型の層の形態を有する。
図７は、本発明の第７実施形態に係る横型ＨＥＭＴを示す。
上記横型ＨＥＭＴ７は、図示する実施形態のｎ＋ドープされたシリコンを有する第３層１０’’’が、上記基板１０における上記第１層１０’’と上記層２８との間に配置されているという点で、図６に示す横型ＨＥＭＴ６とは異なる。この場合、上記第２電極１５は、上記第３層１０’’’の中まで延び、このため、上記第１層１０’’と上記第３層１０’’’を電気的に短絡させる。
図８は、本発明の第８実施形態に係る横型ＨＥＭＴ８を示す。
上記ＨＥＭＴ８は、図示する実施形態においてｎ+ドープされたシリコンを有する基板１０を有する。ｐ-ドープされたシリコンを有する第４層２０は、上記基板１０の上に配置されている。ｎ+ドープされたシリコンを有する第３層１３は、上記第４層２０の上に配置されている。
さらに、上記横型ＨＥＭＴ８は、上記第３層１３の上に配置されたバッファ層１７を有する。例として、上記バッファ層１７は、ＡｌＮを有してもよい。第１層１１は、上記バッファ層１７の上に配置され、図示する実施形態において、ｎ−導電型のＧａＮを有する。ＡｌＧａＮを有する第２層１２は、上記第１層１１の上に配置されている。
この場合、ＡｌＧａＮは、補償されて、すなわち、いかなる熱荷電粒子も有しておらず、このため電気的に非導電性である。図８において破線２７で模式的に示すように、２次元電子ガスが上記第１層１１と上記第２層１２との間に形成される。
さらに、上記横型ＨＥＭＴ８は、第１電極１４、第２電極１５、およびデート電極１６を有する。上記ゲート電極１６は、上記第２層１２の上に直接的に配置され、上記横型ＨＥＭＴ８を制御するために用いられる。上記第１電極１４は、上記第２層１２から上記第３層１３まで垂直方向に延び、上記第２電極１５は、上記第２層１２から部分的に上記基板１０の中まで垂直方向に延びている。
第１絶縁層２１は、上記第２電極１５と上記第１層１１との間で、上記バッファ層１７、上記第３層１３、および上記第４層２０にまたがって配置されている。この場合、上記絶縁層２１は、例えば、酸化物またはＳｉxＮyを有する。図示する実施形態では、上記第１電極１４は、ソース電極であり、上記第２電極１５は、ドレイン電極である。電気的に導電性の物質、例えば金属、ケイ化物、または重くドープされたポリシリコンからなる層２６は、上記第１電極１４と接触し、電気的に導電性の物質からなる層２８は、上記第２電極１５（図示せず）に電気的に接続される。絶縁層１９は、上記層２６と上記パッシベーション層１８との間に配置されている。
上記横型ＨＥＭＴ８は、横型ＨＥＭＴ８における電圧を制限するためにダイオードが用いられることはないという点において、図１〜図７に示す実施形態とは異なるが、上記電圧の制限は、上記第３層１３、上記第４層２０、上記基板１０、および上記第２電極１５によって形成されるｎ−チャンネル電界効果トランジスタによって行われる。
これにより、この場合、上記第２電極１５に印加される電圧が、上記ｎ−チャンネル電界効果トランジスタの閾値電圧を上回って上昇すると、図８の破線２９で模式的に示すように、導電性チャンネルが誘導される。
上記導電性チャンネルにて電流が流れるが、コンポーネントにわたって低下する電圧を制限することができ、このため、高いアバランシュブレークダウン強度を有するコンポーネントが実現できる。この実施形態によると、コンポーネントを水平方向に縮小することができる。
図９Ａ〜図９Ｄは、横型ＨＥＭＴ３の製造のための発明に係る方法の第１実施形態を示す。
この場合、例えばＳｉＣまたはＳｉを有する基板１０が設けられる。バッファ層１７は、上記基板１０上に設けられる。この場合、上記バッファ層１７は、例えばＡｌＮ、ＧａＮ、またはＡｌＧａＮを有してもよい。第１層１１は、上記バッファ層１７の上に成長させられてもよい。
図示する実施形態では、この場合の上記第１層１１は、ｎ−導電型のＧａＮを有する。図示する実施形態において、ＡｌＧａＮを有する第２層１２は、上記第１層１１の上で成長させられる。この場合、ＡｌＧａＮは、補償されて、すなわち、いかなる熱荷電粒子も有さず、このため、電気的に非導電性である。
その後、パッシベーション層１８が、上記第２層１２上に設けられる。さらなる処理工程では、マスク２４が上記パッシベーション層１８上に設けられ、構造化される。例として、上記パッシベーション層１８は、ＳｉxＮy、ＳｉＯ2、またはＡｌ2Ｏ3を有してもよい。図９Ａは、上記方法工程の後の横型ＨＥＭＴ３を示す。
上記第１層１１、上記第２層１２、および上記パッシベーション層１８は、例えばエッチング法によって部分的に除去される。図示する実施形態においてｐ−導電型のＧａＮを有する第３層１３は、上記第１層１１の上でエピタキシャルに成長させられる。これは、選択的エピタキシによって行われ得る。または、上記第３層１３は、非選択的に設けられてもよく、また、ＣＭＰ工程（化学機械研磨）によって構造化されてもよい。図９Ｂは、上記処理工程の後の横型ＨＥＭＴ３を示す。
上記方法におけるさらなる工程では、例えば湿式化学処理によって上記構造化されたマスク２４が取り除かれる。続いて、上記パッシベーション層１８および上記第２層１２の部分的開口、上記第１層１１の部分的開口、上記バッファ層１７の部分的開口、および上記基板１０の部分的開口が形成される。電気的導電性物質、例えば金属、ケイ化物、または重くドープされたポリシリコンは、開口された各領域に導入され、これによって第１電極１４および第２電極１５を形成する。上記形成を図９Ｃに示す。
さらなる方法工程では、上記パッシベーション層１８が、部分的に除去され、金属、例えば金、銀、またはプラチナが、露出された領域に設けられる。この金属がゲート電極１６を形成する。金属が設けられる前に、誘電性を有する薄い層が、上記パッシベーション層１８における露出された領域に設けられてもよい。
その後、絶縁層１９が、上記パッシベーション層１８上に設けられ、上記ゲート電極１６まで、また部分的に上記第１電極１４まで、また第２電極１５までをカバーする。さらなる方法工程では、電気的導電性物質、例えば金属を有する層２６は、上記絶縁層１９に貼り付けられ、部分的に上記第１電極１４までカバーする。図９Ｄは、上記方法の各工程の後の横型ＨＥＭＴ３を示す。
図１０Ａ〜１０Ｅは、横型ＨＥＭＴ１の製造のための発明に係る方法の第２実施形態を示す。
この場合、例えばＳｉＣまたはＳｉを有する基板１０が設けられる。例えばＡｌＮ、ＧａＮ、またはＡｌＧａＮを有するバッファ層１７が、上記基板１０上に設けられる。図示する実施形態において、ｎ−導電型のＧａＮを有する第１層１１が、上記バッファ層１７の上で成長させられる。
図示する実施形態においてｐ−導電型のＧａＮを有する第３層１３が、上記第１層１１の上で成長させられる。マスク２５は、上記第３層１３上に塗布されて、構造化される。図１０Ａは、上記方法の各工程の後の横型ＨＥＭＴ１を示す。
さらなる方法工程では、上記第１層１１および上記第３層１３は、例えばエッチング処理によって部分的に除去される。これは、図１０Ｂにおいて示される。
同様に、ｎ−導電型のＧａＮを有する層１１’は、上記第１層１１における露出された部分の上で成長させられる。図示する実施形態においてＡｌＧａＮを有する第２層１２は、層１１’の上で成長させられる。この場合、ＡｌＧａＮは、補償されて、すなわち、自由な荷電粒子を有さず、このため、電気的に非導電性である。パッシベーション層１８は、上記第２層１２上に塗布され、上記マスク２５までをカバーする。この場合、上記パッシベーション層１８は、例えばＳｉxＮyを有し得る。図１０Ｃは、上記方法の各工程の後の横型ＨＥＭＴ１を示す。
さらなる方法工程では、上記バッファ層１７および上記基板１０に加えて上記第３層１３、上記第２層１２、上記第１層１１が部分的に露出される。上記マスク２５は、この処理の間に除去される。電気的導電性物質、例えば金属、ケイ化物、または重くドープされたポリシリコンが、露出された領域に設けられ、これによって第１電極１４および第２電極１５を形成する。図１０Ｄは、上記方法の各工程の後の横型ＨＥＭＴ１を示す。
ゲート電極１６と、該ゲート電極１６を部分的に囲む絶縁層１９とが、上記パッシベーション層１８上に設けられる。その後、例えば金属を有する層２６が、絶縁層１９上に設けられ、上記第１電極１４における露出された領域までカバーする。図１０Ｅは、上記方法の各工程の後の横型ＨＥＭＴ１を示す。
図１１Ａ〜図１１Ｅは、横型ＨＥＭＴ２の製造のための発明に係る方法の第３実施形態を示す。
本実施形態では、基板１０が設けられ、上記基板１０は、例えばＳｉＣまたはＳｉを有する。バッファ層１７が、上記基板１７上に設けられる。この場合、上記バッファ層１７は、ＡｌＮ、ＧａＮ、またはＡｌＧａＮを有してもよい。図示する実施形態においてｎ−導電型のＧａＮを有する第１層１１が、バッファ層１７の上で成長させられる。マスク２３が、上記第１層１１上に塗布され、構造化される。この場合、例として、上記マスク２３は、酸化物を有してもよい。図１１Ａは、上記方法の各工程の後の横型ＨＥＭＴ２を示す。
第３層１３が、上記第１層１１における露出された領域の上で成長させられる。図示する実施形態における第３層は、ｐ−導電型のＧａＮを有する。これは、図１１Ｂにおいて示される。
さらなる方法工程では、例えばＣＭＰ処理（化学機械研磨）によって上記第３層１３は平坦化される。上記第３層１３がすでに平坦な形状に成長していた場合、この工程を省略してもよい。そして、上記マスク２３は、除去される。図１１Ｃは、上記方法の各工程の後の横型ＨＥＭＴ２を示す。
層１１’は、上記第１層１１における露出された領域と、上記第３層１３の上で成長させられ、この場合、上記層１１’は、上記第３層１３の上にも成長させられる。上記層１１’は、同様にｎ−導電型のＧａＮを有する。
さらなる方法工程では、もし必要であれば上記層１１’は、平坦化されてもよく、これはＣＭＰ処理によって行われ得る。図示する実施形態においてＡｌＧａＮを有する上記第２層１２が、上記層１１’の上で成長させられる。この場合、ＡｌＧａＮは、補償され、すなわち、自由な荷電粒子を有さず、このため電気的に非導電性である。図１１Ｄは、上記方法工程の後の横型ＨＥＭＴ２を示す。
さらなる方法工程において、上記バッファ層１７および上記基板１０に加えて、上記第２層１２、上記層１１’、上記層１１、上記第３層１３は、部分的に露出され、電気的導電性物質、例えば金属、ケイ化物、または重くドープされたポリシリコンは、露出された各領域に導入される。第１電極１４および第２電極１５はこうして形成される。ゲート電極１６が、上記第２層上に設けられる。パッシベーション層１８が、上記第２層１２上に設けられ、上記ゲート電極１６までカバーする。図１１Ｅは、上記方法の各工程の後のＨＥＭＴ２を示す。

Claims (52)

  1. 基板（１０）と、
    第１導電型の半導体物質を有し、少なくとも部分的に上記基板の上に配置された第１層（１１）と、
    半導体物質を有し、少なくとも部分的に上記第１層（１１）の上に配置された第２層（１２）と、
    上記第１導電型に対して相補的な第２導電型の半導体物質を有し、少なくとも部分的に上記第１層（１１）の中に配置された第３層（１３）とを有する、横型ＨＥＭＴ。
  2. 上記第３層（１３）は、完全に上記第１層（１１）の中に配置されている、請求項１に記載の横型ＨＥＭＴ。
  3. 上記第３層（１３）は、部分的に上記第２層（１２）の中で配置されている、請求項１に記載の横型ＨＥＭＴ。
  4. 上記横型ＨＥＭＴは、第１電極（１４）、第２電極（１５）、およびゲート電極（１６）を有する、請求項１ないし３の何れか１項に記載の横型ＨＥＭＴ。
  5. 上記第１電極（１４）は、上記第２層（１２）から上記第３層（１３）まで垂直方向に延び、上記第２電極（１５）は、上記第２層（１２）から部分的に上記基板（１０）の中まで垂直方向に延びる、請求項４に記載の横型ＨＥＭＴ。
  6. 上記第１層（１１）は、ＧａＮを有する、請求項１ないし５の何れか１項に記載の横型ＨＥＭＴ。
  7. 上記第２層（１２）は、ＡｌＧａＮを有する、請求項１ないし６の何れか１項に記載の横型ＨＥＭＴ。
  8. 上記第３層（１３）は、ＧａＮを有する、請求項１ないし７の何れか１項に記載の横型ＨＥＭＴ。
  9. 上記基板（１０）は、Ｓｉを有する、請求項１ないし８の何れか１項に記載の横型ＨＥＭＴ。
  10. 上記基板（１０）は、ＳｉＣを有する、請求項１ないし８の何れか１項に記載の横型ＨＥＭＴ。
  11. 上記基板（１０）は、Ａｌ2Ｏ3を有する、請求項１ないし８の何れか１項に記載の横型ＨＥＭＴ。
  12. 上記第２層（１２）は、ドープされていない、請求項１ないし１１の何れか１項に記載の横型ＨＥＭＴ。
  13. 上記横型ＨＥＭＴは、バッファ層（１７）を有し、上記バッファ層（１７）は、上記基板（１０）と上記第１層（１１）との間に配置されている、請求項１ないし１２の何れか１項に記載の横型ＨＥＭＴ。
  14. 上記バッファ層（１７）は、ＡｌＮ、ＧａＮ、またはＡｌＧａＮを有する、請求項１３に記載の横型ＨＥＭＴ。
  15. 上記横型ＨＥＭＴは、パッシベーション層（１８）を有し、上記パッシベーション層（１８）は、少なくとも部分的に上記第２層（１２）の上に配置されている、請求項１ないし１４の何れか１項に記載の横型ＨＥＭＴ。
  16. 上記横型ＨＥＭＴは、絶縁層（１９）を有し、上記絶縁層（１９）は、少なくとも部分的に上記パッシベーション層（１８）の上に配置されている、請求項１５に記載の横型ＨＥＭＴ。
  17. 基板（１０）と、
    第１導電型の半導体物質を有し、少なくとも部分的に上記基板（１０）の上に配置された第１層（１１）と、
    半導体物質を有し、少なくとも部分的に上記第１層（１１）の上に配置された第２層（１２）と、
    半導体物質を有し、少なくとも部分的に上記基板（１０）の中に配置された第３層（１３）とを有する、横型ＨＥＭＴ。
  18. 上記第３層（１３）の半導体物質は、上記第１導電型に対して相補的な第２導電型を有し、
    上記基板（１０）は、上記第１導電型の半導体物質を有する、請求項１７に記載の横型ＨＥＭＴ。
  19. 上記第３層（１３）の半導体物質は、上記第１導電型を有し、
    上記基板（１０）は、上記第１導電型に対して相補的な第２導電型の半導体物質を有する、請求項１７に記載の横型ＨＥＭＴ。
  20. 上記横型ＨＥＭＴは、第１電極（１４）、第２電極（１５）、およびゲート電極（１６）を有する、請求項１７ないし１９の何れか１項に記載の横型ＨＥＭＴ。
  21. 上記第１電極（１４）は、上記第２層（１２）から上記第３層（１３）まで垂直方向に延び、
    上記第２電極（１５）は、上記第２層（１２）から部分的に上記基板（１０）の中まで垂直方向に延びる、請求項２０に記載の横型ＨＥＭＴ。
  22. 上記第１層（１１）は、ＧａＮを有する、請求項１７ないし２１の何れか１項に記載の横型ＨＥＭＴ。
  23. 上記第２層（１２）は、ＡｌＧａＮを有する、請求項１７ないし２２の何れか１項に記載の横型ＨＥＭＴ。
  24. 上記第３層（１３）は、Ｓｉを有する、請求項１７ないし２３の何れか１項に記載の横型ＨＥＭＴ。
  25. 上記基板（１０）は、Ｓｉを有する、請求項１７ないし２４の何れか１項に記載の横型ＨＥＭＴ。
  26. 上記基板（１０）は、ＳｉＣを有する、請求項１７ないし２４の何れか１項に記載の横型ＨＥＭＴ。
  27. 上記第２層（１２）は、ドープされていない、請求項１７ないし２６の何れか１項に記載の横型ＨＥＭＴ。
  28. 上記横型ＨＥＭＴは、バッファ層（１７）を有し、上記バッファ層（１７）は、上記基板（１０）と上記第１層（１１）との間に配置されている、請求項１７ないし２７の何れか１項に記載の横型ＨＥＭＴ。
  29. 上記バッファ層（１７）は、ＡｌＮ、ＧａＮ、またはＡｌＧａＮを有する、請求項２８に記載の横型ＨＥＭＴ。
  30. 上記横型ＨＥＭＴは、パッシベーション層（１８）を有し、上記パッシベーション層（１８）は、少なくとも部分的に上記第２層（１２）の上に配置されている、請求項１７ないし２９の何れか１項に記載の横型ＨＥＭＴ。
  31. 上記横型ＨＥＭＴは、絶縁層（１９）を有し、上記絶縁層（１９）は、少なくとも部分的に上記パッシベーション層（１８）の上に配置されている、請求項３０に記載の横型ＨＥＭＴ。
  32. 第１導電型の半導体物質を有する基板（１０）と、
    上記第１導電型の半導体物質を有し、少なくとも部分的に上記基板（１０）の上に配置された第１層（１１）と、
    半導体物質を有し、少なくとも部分的に上記第１層（１１）の上に配置されたる第２層（１２）と、
    上記第１導電型の半導体物質を有し、少なくとも部分的に上記第１層（１１）の下に配置された第３層（１３）と、
    上記第１導電型に対して相補的な第２導電型の半導体物質を有し、少なくとも部分的に上記第３層（１３）の下に配置された第４層（２０）と、
    第１電極（１４）と、
    第２電極（１５）と、
    ゲート電極（１６）とを有し、
    上記第１電極は、上記第２層（１２）から上記第３層（１３）まで垂直方向に延び、
    上記第２電極（１５）は、上記第２層（１２）から部分的に上記基板（１０）の中まで垂直方向に延び、
    第１絶縁層（２１）が、上記第２電極（１５）と上記第３層（１３）との間、および、上記第２電極（１５）と上記第４層（２０）との間に配置されている、横型ＨＥＭＴ。
  33. 上記第１層（１１）は、ＧａＮを有する、請求項３２に記載の横型ＨＥＭＴ。
  34. 上記第２層（１２）は、ＡｌＧａＮを有する、請求項３２または３３に記載の横型ＨＥＭＴ。
  35. 上記第３層（１３）は、Ｓｉを有する、請求項３２ないし３４の何れか１項に記載の横型ＨＥＭＴ。
  36. 上記第４層（２０）は、Ｓｉを有する、請求項３２ないし３５の何れか１項に記載の横型ＨＥＭＴ。
  37. 上記基板（１０）は、Ｓｉを有する、請求項３２ないし３６の何れか１項に記載の横型ＨＥＭＴ。
  38. 上記基板（１０）は、ＳｉＣを有する、請求項３２ないし３６の何れか１項に記載の横型ＨＥＭＴ。
  39. 上記第２層（１２）は、ドープされていない、請求項３２ないし３８の何れか１項に記載の横型ＨＥＭＴ。
  40. 上記横型ＨＥＭＴは、バッファ層（１７）を有し、上記バッファ層（１７）は、上記基板（１０）と上記第１層（１１）との間に配置されている、請求項３２ないし３９の何れか１項に記載の横型ＨＥＭＴ。
  41. 上記バッファ層（１７）は、ＡｌＮ、ＧａＮ、またはＡｌＧａＮを有する、請求項４０に記載の横型ＨＥＭＴ。
  42. 上記ＨＥＭＴは、パッシベーション層（１８）を有し、上記パッシベーション層（１８）は、少なくとも部分的に上記第２層（１２）の上に配置されている、請求項３２ないし４１の何れか１項に記載の横型ＨＥＭＴ。
  43. 上記横型ＨＥＭＴは、さらなる絶縁層（１９）を有し、上記さらなる絶縁層（１９）は、少なくとも部分的に上記パッシベーション層（１８）の上に配置されている、請求項４２に記載の横型ＨＥＭＴ。
  44. 横型ＨＥＭＴの製造方法であって、
    基板（１０）と、第１導電型の半導体物質を有し、少なくとも部分的に上記基板（１０）の上に配置された第１層（１１）と、半導体物質を有し、少なくとも部分的に上記第１層（１１）の上に配置された第２層（１２）と、少なくとも部分的に上記第２層（１２）の上に配置されたパッシベーション層（１８）とを形成する工程と、
    上記第１層（１１）と、上記パッシベーション層（１８）の部分的除去を行う工程と、
    上記第１導電型に対して相補的な第２導電型の半導体物質を有する第３層（１３）を、上記第１層（１１）の上で成長させる工程と、
    上記第２層（１２）から上記第３層（１３）まで垂直方向に延びている第１電極（１４）、上記第２層（１２）から部分的に上記基板（１０）の中まで垂直方向に延びている第２電極（１２）、および、ゲート電極（１６）を形成する工程とを有する、方法。
  45. 構造化されたマスク（２４）を用いてエッチング処理を行うことによって、上記第１層（１１）の部分的除去、上記第２層（１２）の部分的除去、および上記パッシベーション層（１８）の部分的除去を行う、請求項４４に記載の方法。
  46. 横型ＨＥＭＴの製造方法であって、
    基板（１０）、および、第１導電型の半導体物質を有し、少なくとも部分的に上記基板（１０）の上に配置された第１層（１１）を形成する工程と、
    上記第１導電型に対して相補的な第２導電型の半導体物質を有する第３層（１３）を、上記第１層の上に成長させる工程と、
    上記第１層（１１）および上記第３層（１３）の部分的除去を行う工程と、
    上記第１導電型の半導体物質を有する第４層（１１’）、および、半導体物質を有する第２層（１２）を上記第１層（１１）の上で成長させる工程と、
    パッシベーション層（１８）を、少なくとも部分的に上記第４層（１１’）の上に設ける工程と、
    上記第２層（１２）から上記第３層（１３）まで垂直方向に延びる第１電極（１４）、上記第２層（１２）から部分的に上記基板（１０）の中まで垂直方向に延びる第２電極（１５）、および、ゲート電極（１６）を形成する工程とを有する、方法。
  47. 上記第１層（１１）および上記第３層（１３）の部分的除去は、構造化されたマスク（２５）を用いて行われるエッチング処理によって行われる、請求項４６に記載の方法。
  48. 横型ＨＥＭＴの製造方法であって、
    基板（１０）、および、第１導電型の半導体物質を有し、少なくとも部分的に上記基板（１０）の上に配置された第１層（１１）を形成する工程と、
    構造化されたマスク（３）を、上記第１層（１１）上に塗布する工程と、
    上記第１導電型に対して相補的な第２導電型の半導体物質を有する第３層（１３）を、上記第１層（１１）の上で成長させる工程と、
    上記第３層（１３）の部分的除去を行う工程と、
    上記マスク（２３）の除去を行う工程と、
    上記第１導電型の半導体物質を有する第４層（１１’）、および、半導体物質を有する第２層（１２）を上記第１層（１１）の上で成長させる工程と、
    パッシベーション層（１８）を、少なくとも部分的に上記第４層（１１’）上に設ける工程と、
    上記第２層（１２）から上記第３層（１３）まで垂直方向に延びる第１電極（１４）、上記第２層（１２）から部分的に上記基板（１０）の中まで垂直方向に延びる第２電極（１５）、および、ゲート電極（１６）を形成する工程とを有する、方法。
  49. 上記第３層（１３）の部分的除去は、ＣＭＰ処理（化学機械研磨）によって行われる、請求項４８に記載の方法。
  50. バッファ層（１７）は、上記基板（１０）と上記第１層（１１）との間に設けられる、請求項４４ないし４９の何れか１項に記載の方法。
  51. 絶縁層（１９）は、少なくとも部分的に上記パッシベーション層（１８）の上に設けられる、請求項４４ないし５０の何れか１項に記載の方法。
  52. 上記第２層（１２）は、ドープされない、請求項４４ないし５１の何れか１項に記載の方法。
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