JP2009049265A - 半導体装置 - Google Patents
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Abstract
【課題】保護ダイオードの熱抵抗を低減し、保護ダイオードの自己発熱を抑制することにより電流伝導度を増大させ、保護機能を向上させた半導体装置を提供する。
【解決手段】半導体基板と、前記半導体基板上に設けられた被保護素子と、前記半導体基板上に設けられた膜厚が30ナノメータ未満の酸化シリコンからなる絶縁膜と、前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、を備えたことを特徴とする半導体装置が提供される。または、半導体基板と、前記半導体基板上に設けられた被保護素子と、前記半導体基板上に設けられ、酸化シリコンよりも熱伝導率の高い材料からなる絶縁膜と、前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、を備えたことを特徴とする半導体装置が提供される。
【選択図】図1
【解決手段】半導体基板と、前記半導体基板上に設けられた被保護素子と、前記半導体基板上に設けられた膜厚が30ナノメータ未満の酸化シリコンからなる絶縁膜と、前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、を備えたことを特徴とする半導体装置が提供される。または、半導体基板と、前記半導体基板上に設けられた被保護素子と、前記半導体基板上に設けられ、酸化シリコンよりも熱伝導率の高い材料からなる絶縁膜と、前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、を備えたことを特徴とする半導体装置が提供される。
【選択図】図1
Description
本発明は、半導体装置に関し、詳しくは、トランジスタのゲート・ソースまたはゲート・ドレイン間に接続される保護ダイオードを備えた半導体装置に関する。
近年の情報電子機器の高速化・大容量化の流れにより、半導体装置の微細化・高周波化の技術的要求が高まっている。これに対応して、半導体装置の静電破壊耐量の向上の要求も高まってきている。高速スイッチング素子や電圧コンバータ回路などに広く用いられるMOS(Metal-Oxide-Semiconductor)トランジスタにおいても、半導体素子の微細化あるいはゲート絶縁膜の薄膜化により、ESD耐量(静電破壊耐量)の低下が懸念されている。このような半導体装置では、シリコン(Si)基板上に被保護素子である半導体素子とESD保護ダイオードとが同時に形成されることが多い。特に、多結晶Si(ポリシリコン)を用いた保護ダイオードは、製造プロセス上の自由度が高い点で有利である。
縦型絶縁ゲートトランジスタ等のゲート保護ダイオードとして、ポリシリコン・ダイオードを用いた半導体装置がある(例えば、特許文献1参照)。
しかしながら、従来の保護ダイオードでは、ESD電圧印加時の自己発熱効果により、保護ダイオードの伝導度が低下し、十分に保護機能を発揮できないという問題があった。なお、非特許文献1には、半導体の微小領域に大電流が流れた時の温度の上昇について定量的に説明されている。
特開2000−91344号公報
S.Reggiani他、IEEE EDL, Vol.26, No 12, 916-918,2005
しかしながら、従来の保護ダイオードでは、ESD電圧印加時の自己発熱効果により、保護ダイオードの伝導度が低下し、十分に保護機能を発揮できないという問題があった。なお、非特許文献1には、半導体の微小領域に大電流が流れた時の温度の上昇について定量的に説明されている。
本発明の目的は、保護ダイオードの熱抵抗を低減し、保護ダイオードの自己発熱を抑制することにより電流伝導度を増大させ、保護機能を向上させた半導体装置を提供するにある。
本発明の一態様によれば、半導体基板と、前記半導体基板上に設けられた被保護素子と、前記半導体基板上に設けられた膜厚が30ナノメータ未満の酸化シリコンからなる絶縁膜と、前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、を備えたことを特徴とする半導体装置が提供される。
本発明の他の一態様によれば、半導体基板と、前記半導体基板上に設けられた被保護素子と、前記半導体基板上に設けられ、酸化シリコンよりも熱伝導率の高い材料からなる絶縁膜と、前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、を備えたことを特徴とする半導体装置が提供される。
本発明によれば、保護ダイオードの熱抵抗を低減し、保護ダイオードの自己発熱を抑制することにより電流伝導度を増大させ、保護機能を向上させた半導体装置を提供することができる。
以下、図面を参照しつつ本発明の実施の形態について説明する。なお、各図において同様の構成要素には同一の符号を付して、詳細な説明は適宜省略する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態にかかる半導体装置の断面構造を例示する模式図である。
シリコン基板1の上にP型シリコン層2が設けられ、その上に被保護素子部3と、保護ダイオード部4と、が形成されている。被保護素子部3は、例えば、MOSトランジスタなどを有し、保護ダイオード部4と図示しない配線により接続されている。なお、被保護素子部3は、本質的な部分ではないため、図中では省略して表した。
(第1の実施の形態)
図1は、本発明の第1の実施の形態にかかる半導体装置の断面構造を例示する模式図である。
シリコン基板1の上にP型シリコン層2が設けられ、その上に被保護素子部3と、保護ダイオード部4と、が形成されている。被保護素子部3は、例えば、MOSトランジスタなどを有し、保護ダイオード部4と図示しない配線により接続されている。なお、被保護素子部3は、本質的な部分ではないため、図中では省略して表した。
保護ダイオード部4は、順方向と逆方向に交互に直列接続された複数のダイオードからなる横型の保護ダイオードDを有する。すなわち、P型シリコン層2の上に酸化シリコン膜6が設けられ、その上にP型多結晶シリコン層10aとN型多結晶シリコン層10bとが交互に設けられている。これらP型多結晶シリコン層10aとN型多結晶シリコン層10bとはそれぞれPN接合を形成し、順方向と逆方向に交互に直列接続された複数のダイオードを構成している。両端のN型多結晶シリコン層10bには、酸化シリコンからなる層間絶縁膜11を介して電極9a、9bが接続されている。
そして、本実施形態においては、保護ダイオードDの下に設けられた酸化シリコン膜6の膜厚を、被保護素子部3における酸化シリコン膜7よりも薄くすることにより、保護ダイオードDからシリコン基板1への放熱を促進させ、ESD耐量を改善することができる。
以下、本実施形態の半導体装置について、その製造方法を参照しつつさらに具体的に説明する。
図2は、本実施形態の半導体装置の製造途中の段階を表す模式断面図である。
シリコン基板1の上にP型シリコン層2をエピタキシャル成長させ、P型シリコン層2の全面に酸化シリコン膜5を400nm程度の膜厚に形成する。次いで、保護ダイオード部4において、保護ダイオードDとなるべき領域Lの酸化シリコン膜5を選択的に除去する。その後、除去部分のP型シリコン層2の上面および酸化膜5の上面の全面にわたり、例えば25nmの膜厚の酸化シリコン膜6を形成する。次に、多結晶シリコン膜10を500nm程度の膜厚に形成した後、領域L以外の上に形成された不要な多結晶Si膜10を選択的に除去する。
図2は、本実施形態の半導体装置の製造途中の段階を表す模式断面図である。
シリコン基板1の上にP型シリコン層2をエピタキシャル成長させ、P型シリコン層2の全面に酸化シリコン膜5を400nm程度の膜厚に形成する。次いで、保護ダイオード部4において、保護ダイオードDとなるべき領域Lの酸化シリコン膜5を選択的に除去する。その後、除去部分のP型シリコン層2の上面および酸化膜5の上面の全面にわたり、例えば25nmの膜厚の酸化シリコン膜6を形成する。次に、多結晶シリコン膜10を500nm程度の膜厚に形成した後、領域L以外の上に形成された不要な多結晶Si膜10を選択的に除去する。
次に、多結晶シリコン膜10の上に50nm程度の膜厚の酸化シリコン膜を形成した後、B(ホウ素)イオン注入および熱処理を行い活性化させ、P型多結晶シリコン層10を形成する。またさらに、選択的にAs(ヒ素)をイオン注入し活性化させることにより、N型多結晶シリコン層10bを形成し、PN接合構造10cを形成する。
一方、シリコン基板1の上の被保護素子部3には、例えばMOSトランジスタなどの素子が形成される。PN接合構造10cを形成した後、さらにその上に酸化シリコン膜11を形成する。なお、被保護素子部3は、本質的な部分ではないため、図2においても省略して表した。被保護素子部3に設けられるMOSトランジスタなどの素子は、保護ダイオードDの製造工程とは独立した製造工程あるいは共通の製造工程で形成される。
PN接合構造10cの上に設けられた酸化膜11上に、左右両端のN型多結晶シリコン層10bに接続された電極9a、9bを形成することにより、保護ダイオードDが完成する。被保護素子部3にMOSトランジスタが設けられる場合、保護ダイオードDの電極9a、9bは、例えばMOSトランジスタのソース(あるいはドレイン)およびゲートにそれぞれ接続される。
図3は、保護ダイオードDと、被保護素子部に設けられたMOSトランジスタの等価回路図である。
被保護素子部3に設けられたMOSトランジスタ8のゲート・ソース間に、保護ダイオードDが接続された回路構成となっている。この構成によれば、ゲートGとソースSとの間に高電圧のサージ電圧が印加された場合、アバランシェ降伏効果により、保護ダイオードDが導通状態となる。その結果として、サージの電気エネルギーを保護ダイオードDの電流経路を通して放出することにより、MOSトランジスタ8のゲート酸化膜のESD破壊を保護することができる。
そして、本実施形態においては、保護ダイオード部4のPN接合構造10cを構成する多結晶シリコン層10a、10bの下層の酸化シリコン膜6は、被保護素子部3における酸化シリコン膜5よりも薄く形成されている。
さらに具体的には、酸化シリコン膜6の膜厚は、30ナノメータよりも薄くされている。このようにすると、保護ダイオードDのPN接合構造10cにESD電圧が印加された際に、この保護ダイオードDで発生する熱量を、酸化シリコン膜6を介してシリコン基板1の方向へと効果的に放散することが可能となり、保護ダイオードDの電流容量を増加させることが可能となる。なお、被保護素子部3に設けられる素子は、MOSトランジスタには限定されず、例えば、バイポーラトランジスタをはじめとする各種電子素子、光学素子を用いても同様の効果が得られる。
以下、本発明者が本発明に至る過程で得られた知見について説明する。
まずはじめに、一般的に知られているESD保護素子の動作について説明する。ここでは、被保護素子として複数個のMOSトランジスタからなる回路が設けられ、これらのMOSトランジスタと同一の工程で形成された別のMOSトランジスタのソース・ドレイン・基板間に形成された、いわゆる寄生バイポーラトランジスタを保護素子として用いる場合について説明する。保護素子は、この回路側のMOSトランジスタのゲート・ソース間あるいはゲート・ドレイン間に接続されているものとする。
まずはじめに、一般的に知られているESD保護素子の動作について説明する。ここでは、被保護素子として複数個のMOSトランジスタからなる回路が設けられ、これらのMOSトランジスタと同一の工程で形成された別のMOSトランジスタのソース・ドレイン・基板間に形成された、いわゆる寄生バイポーラトランジスタを保護素子として用いる場合について説明する。保護素子は、この回路側のMOSトランジスタのゲート・ソース間あるいはゲート・ドレイン間に接続されているものとする。
図4は、この場合の保護素子用MOSトランジスタのソース・ドレイン間の電流・電圧特性を模式的に表したグラフ図である。
ESD電圧がソース・ドレイン間に印加されると、アバランシェ降伏により電流が流れ始め、やがて寄生バイポーラトランジスタがオン状態となり、スナップバックを生じ、低電圧で大電流をこの保護素子を通して流すことが可能となる。図4におけるA点がスナップバックを起こした点である。この結果、ゲート部にゲート破壊電圧(点線)が印加される以前にESDエネルギーは保護素子部で消費され、ゲート酸化膜はESD破壊されることなく保護される。このような現象の測定はTLP装置(トランスミッション・ライン・パルシング装置)を用いれば容易に観測される。
ESD電圧がソース・ドレイン間に印加されると、アバランシェ降伏により電流が流れ始め、やがて寄生バイポーラトランジスタがオン状態となり、スナップバックを生じ、低電圧で大電流をこの保護素子を通して流すことが可能となる。図4におけるA点がスナップバックを起こした点である。この結果、ゲート部にゲート破壊電圧(点線)が印加される以前にESDエネルギーは保護素子部で消費され、ゲート酸化膜はESD破壊されることなく保護される。このような現象の測定はTLP装置(トランスミッション・ライン・パルシング装置)を用いれば容易に観測される。
一方、多結晶シリコンのPN接合構造を用いた保護ダイオードでは、保護動作機構が異なることが明らかになってきた。
図5は、多結晶シリコンを用いた保護ダイオードの保護動作機構を説明するためのグラフ図である。
ここでは、被保護素子としてMOSトランジスタ、保護素子として図1に表したような多結晶シリコンのPN接合構造を用いた横型のNPダイオードを数段逆直列に接続したものとし、この保護ダイオードはMOSトランジスタのゲート・ソース間に接続されているものとする。TLP測定によれば、パルス電圧を増加させていくと、電流も徐々に増加していきA点でスナップバックを起こす。しかし多くの場合には、スナップバックが生じる前にMOSトランジスタのゲート酸化膜破壊(B点)が生じていた。またスナップバック発生後に電流を増加させると保護ダイオード自体が破壊されることが多い。
ここでは、被保護素子としてMOSトランジスタ、保護素子として図1に表したような多結晶シリコンのPN接合構造を用いた横型のNPダイオードを数段逆直列に接続したものとし、この保護ダイオードはMOSトランジスタのゲート・ソース間に接続されているものとする。TLP測定によれば、パルス電圧を増加させていくと、電流も徐々に増加していきA点でスナップバックを起こす。しかし多くの場合には、スナップバックが生じる前にMOSトランジスタのゲート酸化膜破壊(B点)が生じていた。またスナップバック発生後に電流を増加させると保護ダイオード自体が破壊されることが多い。
被保護素子に要求されるESD耐圧が、B点の電圧より低いC点のような電圧であるときは問題ないが、実際は以下に説明するように、不十分であることが多い。この場合の保護ダイオードの動作機構について、本発明者による解析の説明を以下に続ける。
まず、多くの場合、スナップバックはこのダイオードの単位構造であるNPN構造(ベース開放状態でこのバイポーラトランジスタ)がオンするためではないことがわかった。スナップバック特性は、以下に説明するように多結晶シリコンの結晶性に密接に関係しているものと考えられる。
すなわち、前述のようなNPN構造を形成し、例えば1段あたり10ボルト前後のアバランシェ降伏を発生させるためには、P型(あるいはN型)不純物濃度を1×1018cm−3以上にする必要がある。また、全体の低抵抗化のためには、N型(あるいはP型)の不純物濃度は1×1020cm−3程度にまで高く設定することが望ましい。このように高濃度の不純物がドープされた多結晶Siは、堆積後の熱処理によっても十分な結晶性を得ることはできない。その結果、NPN構造からなるトランジスタ構造は、少数キャリアの輸送効率が非常に低いものとなる。その結果、スナップバック特性は生じにくくなる。これは、バイポーラトランジスタのコレクタ・エミッタ間耐圧(BVCEO)の電流増幅率依存性と同様に理解できる。
すなわち、前述のようなNPN構造を形成し、例えば1段あたり10ボルト前後のアバランシェ降伏を発生させるためには、P型(あるいはN型)不純物濃度を1×1018cm−3以上にする必要がある。また、全体の低抵抗化のためには、N型(あるいはP型)の不純物濃度は1×1020cm−3程度にまで高く設定することが望ましい。このように高濃度の不純物がドープされた多結晶Siは、堆積後の熱処理によっても十分な結晶性を得ることはできない。その結果、NPN構造からなるトランジスタ構造は、少数キャリアの輸送効率が非常に低いものとなる。その結果、スナップバック特性は生じにくくなる。これは、バイポーラトランジスタのコレクタ・エミッタ間耐圧(BVCEO)の電流増幅率依存性と同様に理解できる。
さらに本発明者の解析によれば、スナップバックは熱的な現象として生じていることが明らかになった。TLP測定による一例(VGSS=20V、VDS=30V、ID=100mA級 高速スイッチング用MOSトランジスタの場合)では、スナップバックは電圧=70V、電流=0.8Aで生じていた。これは瞬間的に56Wの消費電量となる。この例では6段直列のダイオード中の3箇所で自己発熱が生じており、1箇所あたり約19Wの発熱量である。
動的数値熱解析によれば、発熱部周辺の数マイクロメータ程度に亘る領域での温度上昇は、数ナノ秒の時間内に定常状態とほぼ同程度になる。また、チップの大きさが0.3×0.3×0.1mmの素子の場合、典型的な保護素子において発熱部の大きさを考慮した数値計算の結果、熱抵抗は約100℃/Wであった。したがって1箇所あたりの温度上昇は、瞬間的に1900℃にも達すると推察される。実際に、このような温度上昇は、実験的にも確かめられている(非特許文献1)。
このような高温の状況下では、半導体は熱励起により電子およびホールで満ち満ちた非常に低抵抗の導電体となっており、低い電圧で十分な電流を流すことが可能である。その結果として、スナップバック現象が生じているのである。しかし、当然のことながら、このような状況では保護ダイオード自体も破壊寸前となっており、保護素子として使用に耐えるものではない。また、上記のような熱暴走以下の温度領域においても、保護ダイオードのアバランシェ降伏時の電気伝導度も温度によって大きく影響される。これは素子温度が概ね室温〜数100℃の範囲に対応している。このような電気的・温度的領域では、伝導度が温度依存性を持つことは、アバランシェ電圧が正の温度係数を持つことからも容易に理解される。すなわち、温度上昇に伴い激しくなる格子振動に阻害され、電子あるいはホールは十分な加速が得られず、低い運動エネルギー状態のまま格子系にエネルギーを散逸する。このため、アバランシェ降伏が発生する電圧は、温度上昇とともに上昇する。
このような理由により、自己発熱によりインパクトイオン化率は飽和し、ダイオードの伝導度も飽和していくことになる。以上説明したように、ESD電圧印加時の自己発熱効果により、保護ダイオードの伝導度が低下し、十分に保護機能を発揮できないという問題がある。
これに対して、本実施形態においては、PN接合構造10cの下層の酸化シリコン膜6の膜厚を薄膜化することにより、保護ダイオードDの熱抵抗を低減し、保護ダイオードDの自己発熱を抑制することにより電流伝導度を増大させ、保護機能を向上させることが可能となる。
一例として、例えば、酸化シリコン膜6の厚みを50nmとした場合について説明する。
発明者による数値解析によれば、1辺100μmの正方形の辺上に本実施形態の保護ダイオードを形成し、P型多結晶シリコン層10aとN型多結晶シリコン層10bのそれぞれの領域の長さを5μmとした場合の熱抵抗は、約80℃/Wであった。一方、従来構造のように保護ダイオードDの下の酸化シリコン膜6の厚みを400nmと厚くした場合の熱抵抗は、109℃/Wであった。
発明者による数値解析によれば、1辺100μmの正方形の辺上に本実施形態の保護ダイオードを形成し、P型多結晶シリコン層10aとN型多結晶シリコン層10bのそれぞれの領域の長さを5μmとした場合の熱抵抗は、約80℃/Wであった。一方、従来構造のように保護ダイオードDの下の酸化シリコン膜6の厚みを400nmと厚くした場合の熱抵抗は、109℃/Wであった。
このように、保護ダイオードDの下の酸化シリコン膜6を薄膜化することにより、熱抵抗を低減させ、もって電流容量を増加させることが可能となる。実際、従来構造と比べて、本実施形態の半導体装置は、ヒューマンボディモデルに対するESD耐圧が概ね10%向上し、本実施形態の有用性が明らかである。なお、本具体例においては、被保護素子としてMOSトランジスタを用いたが、本発明の内容に鑑み種々変形して実施することが可能である。例えば、被保護素子としては、バイポーラトランジスタをはじめとする各種電子素子、光学素子を用いても同様の効果を得ることは可能である。
以下、保護ダイオードDの下に設けられた酸化シリコン膜6の厚みについてさらに具体的に説明する。
図6は、本実施形態における保護ダイオードの平面構造を例示する模式図である。
すなわち、最外周側からN型多結晶シリコン層18a、その内側に接してP型多結晶シリコン層19a、その内側に接してN型多結晶シリコン層18b、以下順次P型多結晶シリコン層19b、N型多結晶シリコン層18cが形成された、NPNPN構造となっている。この保護ダイオードDの製造工程は、第1実施形態に関して前述したものと同様とすることができる。保護ダイオードDをこのように同心円状に形成することにより、角部をなくして電流の集中を抑制し、発熱を均一に生じさせることができる。その結果として、ESDなどの過電圧が印加された時の発熱を分散させ、耐圧を高くすることができる。
図6は、本実施形態における保護ダイオードの平面構造を例示する模式図である。
すなわち、最外周側からN型多結晶シリコン層18a、その内側に接してP型多結晶シリコン層19a、その内側に接してN型多結晶シリコン層18b、以下順次P型多結晶シリコン層19b、N型多結晶シリコン層18cが形成された、NPNPN構造となっている。この保護ダイオードDの製造工程は、第1実施形態に関して前述したものと同様とすることができる。保護ダイオードDをこのように同心円状に形成することにより、角部をなくして電流の集中を抑制し、発熱を均一に生じさせることができる。その結果として、ESDなどの過電圧が印加された時の発熱を分散させ、耐圧を高くすることができる。
ここで、一例として、これら多結晶シリコン層18a、18b、19a、19bの厚さを500nmとする。また、NPNPN構造の中心となるN型多結晶シリコン層18bの半径は、その中心値で160μmであり、多結晶シリコン層の幅は、最内郭側から72.5μm、5μm、5μm、5μm、20μmとする。
ESDのパルス幅は、概ね数ナノ秒の程度である。シリコンの場合、発熱領域から1μmの距離では、この時間内に温度は定常状態に近い値に達する。したがって、ESDによる熱破壊を議論する場合、定常状態として扱ってもよい。この保護ダイオードが熱破壊されるときの電力をPTB、温度上昇をΔTTB、ダイオードの熱抵抗をRth、放熱に寄与する底面積をA、保護ダイオードDの下の酸化シリコン膜の厚さをt、熱伝導率をkとすると、以下の関係が得られる。
ΔTTB=PTB×Rth
=PTB×t/A/k
ここで、保護ダイオードDで発生した熱は、すべてその下の酸化シリコン膜6を通ってシリコン基板1へ流れるとした。また、熱抵抗は、熱伝導率の違いにより酸化シリコン(SiO2)の寄与が支配的であるとした。
ESDのパルス幅は、概ね数ナノ秒の程度である。シリコンの場合、発熱領域から1μmの距離では、この時間内に温度は定常状態に近い値に達する。したがって、ESDによる熱破壊を議論する場合、定常状態として扱ってもよい。この保護ダイオードが熱破壊されるときの電力をPTB、温度上昇をΔTTB、ダイオードの熱抵抗をRth、放熱に寄与する底面積をA、保護ダイオードDの下の酸化シリコン膜の厚さをt、熱伝導率をkとすると、以下の関係が得られる。
ΔTTB=PTB×Rth
=PTB×t/A/k
ここで、保護ダイオードDで発生した熱は、すべてその下の酸化シリコン膜6を通ってシリコン基板1へ流れるとした。また、熱抵抗は、熱伝導率の違いにより酸化シリコン(SiO2)の寄与が支配的であるとした。
次に、上式の式の各項についてその値を検討する。熱破壊する温度上昇は、種々の場合があるが、このような素子構造では概ね1000Kと考えられる。これは、非特許文献1にも報告されている。
破壊電力PTBに関しては、要求される耐量は様々であるが、例えば携帯機器に内蔵されるDDコンバータあるいは電源スィッチ用超小型MOSトランジスタを例に取ると、ヒューマンボディモデル(HBM)では最低でも2000ボルトであることが望ましく、4000ボルト以上であればなおよい。
この場合、HBMの規格上の内部抵抗が1.5kΩであることを考慮すると、保護素子には1.3〜2.6Aの電流が流れることになる。一般に、保護素子の抵抗は数Ω程度であるから、仮に保護素子の抵抗が10Ωとすると68W程度の電力に耐えなくてはならない。将来的にはますますESD耐量向上の要求が強まることは必至であり、今後の保護素子では68W程度の電力に耐えなくてはならないことになる。長期の信頼性を考慮すればこの2倍以上の値すなわち概ね150W程度の電力に耐えうることが望まれる。したがってPTBは、概ね150Wである。
破壊電力PTBに関しては、要求される耐量は様々であるが、例えば携帯機器に内蔵されるDDコンバータあるいは電源スィッチ用超小型MOSトランジスタを例に取ると、ヒューマンボディモデル(HBM)では最低でも2000ボルトであることが望ましく、4000ボルト以上であればなおよい。
この場合、HBMの規格上の内部抵抗が1.5kΩであることを考慮すると、保護素子には1.3〜2.6Aの電流が流れることになる。一般に、保護素子の抵抗は数Ω程度であるから、仮に保護素子の抵抗が10Ωとすると68W程度の電力に耐えなくてはならない。将来的にはますますESD耐量向上の要求が強まることは必至であり、今後の保護素子では68W程度の電力に耐えなくてはならないことになる。長期の信頼性を考慮すればこの2倍以上の値すなわち概ね150W程度の電力に耐えうることが望まれる。したがってPTBは、概ね150Wである。
次に、放熱に寄与する底面積Aを考える。先に説明した応用分野では、超小型MOSトランジスタ素子の一般的なチップサイズは0.3×0.3mm〜0.4×0.4mm角程度である。また、保護素子の占める面積は、最大でも1/4程度である。したがって保護素子の典型的な大きさは、100×100μm角〜150×150μm角となる。将来的には、素子の小型化は必死であるから、100×100μm角とする。また、実際には、保護素子に角部があると電流集中しやすくなるため、図6に例示したように、同心円状の円形が望ましい。
保護ダイオード中の発熱領域は、逆バイアスされている接合の空乏層から2〜3μm離れた領域まで考えればよい。したがって、空乏層の前後5μm幅を考えればよい。周囲長は、先に説明したように直径100μmの円周と考えると、放熱に寄与する底面積Aは、1570μm2=1.6×10−5cm2である。
また、SiO2の熱伝導率kは、1.4W/m/Kである。
図6に表した具体例の場合、2つのPN接合が逆バイアスされて破壊に至ると考えられるので、1段当たりのPTBはその半分の概ね75Wである。
これらの数値を用いれば将来望まれる保護素子Dを得るために必要とされる酸化シリコン膜6の膜厚tは、以下のように求められる。
t<ΔTTB×A×k/PTB
〜1000℃×1.6×10−5cm2×1.4×10−2W/cm/℃/75W
〜30nm
したがって、保護素子DのESD耐性を向上させるためには、その下の酸化シリコン膜6の膜厚を30nmよりも薄くすることが望ましい。
また、SiO2の熱伝導率kは、1.4W/m/Kである。
図6に表した具体例の場合、2つのPN接合が逆バイアスされて破壊に至ると考えられるので、1段当たりのPTBはその半分の概ね75Wである。
これらの数値を用いれば将来望まれる保護素子Dを得るために必要とされる酸化シリコン膜6の膜厚tは、以下のように求められる。
t<ΔTTB×A×k/PTB
〜1000℃×1.6×10−5cm2×1.4×10−2W/cm/℃/75W
〜30nm
したがって、保護素子DのESD耐性を向上させるためには、その下の酸化シリコン膜6の膜厚を30nmよりも薄くすることが望ましい。
以上説明したように、本実施形態によれば、保護ダイオードDの下に設ける酸化シリコン膜6の膜厚を30ナノメータよりも薄くすることにより、保護ダイオードDからシリコン基板1への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、4000ボルトという高いレベルのESD耐圧を実現することができる。
(第2の実施の形態)
次に、本発明の第2の実施の形態について説明する。
図7は、本発明の第2の実施の形態にかかる半導体装置の模式断面図である。
次に、本発明の第2の実施の形態について説明する。
図7は、本発明の第2の実施の形態にかかる半導体装置の模式断面図である。
本実施形態においては、保護ダイオードDの下に、酸化シリコンよりも熱伝導率の高い材料として窒化アルミニウム(AlN)からなる絶縁膜13が設けられている。
窒化アルミニウムの熱伝導率は、約180W/mKであり、酸化シリコンの熱伝導率(1.4W/mK)に比べて100倍以上高い。したがって、保護ダイオードDのPN接合にESD電圧が印加された際、PN接合で発生する熱量をシリコン基板1にさらに効率的に放散させることが可能となり、保護ダイオードDの電流容量をさらに増加させることが可能となる。
第1実施形態に関して前述した具体例と同様の条件において、窒化アルミニウムからなる絶縁膜13の厚みの上限値を計算すると、以下の如くである。
t<ΔTTB×A×k/PTB
〜1000℃×1.6×10−5cm2×180×10−2W/cm/℃/75W
〜3.8μm
つまり、本実施形態においては、窒化アルミニウムからなる絶縁膜13の膜厚を3.8マイクロメータよりも薄くすることにより、保護ダイオードDからシリコン基板1への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、4000ボルトという高いレベルのESD耐圧を実現することができる。
t<ΔTTB×A×k/PTB
〜1000℃×1.6×10−5cm2×180×10−2W/cm/℃/75W
〜3.8μm
つまり、本実施形態においては、窒化アルミニウムからなる絶縁膜13の膜厚を3.8マイクロメータよりも薄くすることにより、保護ダイオードDからシリコン基板1への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、4000ボルトという高いレベルのESD耐圧を実現することができる。
保護ダイオードDの下に設ける絶縁膜13の厚みを厚くできると、ピンホールや欠陥などによる電流リークを抑制でき、保護ダイオードDの機能をより確実に発揮させることができる点で有利である。
一方、本実施形態における絶縁膜13の膜厚を、第1実施形態に関して前述した酸化シリコン膜6の厚みの上限である30ナノメータとした場合の、保護ダイオードDの熱破壊される電力PTBは、次式により表される。
PTB<ΔTTB×A×k/t
〜1000℃×1.6×10−5cm2×180×10−2W/cm/℃/30nm
〜9600W
ヒューマンボディモデル(HBM)での耐圧VESDは、破壊時の電力PTBと保護ダイオードDの抵抗rと等価回路上の抵抗1500Ωとを用いて次式により表される。
VESD=1500×(PTB/r)1/2
従って、抵抗rを10オームとすると、耐圧VESDは以下の通りである。
VESD=1500×(9600/10)1/2
=46.3kV
つまり、窒化アルミニウムからなる絶縁膜13の膜厚を30ナノメータとした場合には、ヒューマンボディモデルでの耐圧VESDは、46.3キロボルトにまで高くすることができる。また、本実施形態においては、酸化シリコンよりも熱伝導率の高い窒化アルミニウムからなる絶縁膜13を用いるので、酸化シリコン膜7(図7)の膜厚よりも、絶縁膜13の膜厚が厚い場合でも、保護ダイオードDからの放熱性を十分に高いレベルに維持することが可能である。
PTB<ΔTTB×A×k/t
〜1000℃×1.6×10−5cm2×180×10−2W/cm/℃/30nm
〜9600W
ヒューマンボディモデル(HBM)での耐圧VESDは、破壊時の電力PTBと保護ダイオードDの抵抗rと等価回路上の抵抗1500Ωとを用いて次式により表される。
VESD=1500×(PTB/r)1/2
従って、抵抗rを10オームとすると、耐圧VESDは以下の通りである。
VESD=1500×(9600/10)1/2
=46.3kV
つまり、窒化アルミニウムからなる絶縁膜13の膜厚を30ナノメータとした場合には、ヒューマンボディモデルでの耐圧VESDは、46.3キロボルトにまで高くすることができる。また、本実施形態においては、酸化シリコンよりも熱伝導率の高い窒化アルミニウムからなる絶縁膜13を用いるので、酸化シリコン膜7(図7)の膜厚よりも、絶縁膜13の膜厚が厚い場合でも、保護ダイオードDからの放熱性を十分に高いレベルに維持することが可能である。
図8は、本実施形態の半導体装置の製造工程を例示する工程断面図である。
図8(a)に表したように、シリコン基板1の上にP型シリコン層2をエピタキシャル成長させ、全面に酸化シリコン膜12を100ナノメータ程度の膜厚に形成する。次いで、保護ダイオードとなるべき領域Lの酸化膜12を選択的に除去する。次いで、全面に例えば200nm程度の膜厚の窒化アルミニウムからなる絶縁膜13をスパッタ法などにより形成し、約600℃で2時間程度の熱処理を施して、膜質を改善する。
図8(a)に表したように、シリコン基板1の上にP型シリコン層2をエピタキシャル成長させ、全面に酸化シリコン膜12を100ナノメータ程度の膜厚に形成する。次いで、保護ダイオードとなるべき領域Lの酸化膜12を選択的に除去する。次いで、全面に例えば200nm程度の膜厚の窒化アルミニウムからなる絶縁膜13をスパッタ法などにより形成し、約600℃で2時間程度の熱処理を施して、膜質を改善する。
次に、図8(b)に表したように、被保護素子部3に形成された絶縁膜13をRIE(Reactive Ion Etching)法などにより除去し、保護ダイオード部の領域Lの絶縁膜13上に多結晶シリコン膜10を500nm程度の膜厚に形成する。そして、不要な多結晶シリコン膜10を選択的に除去する。
その後、第1実施形態に関して前述したものと同様のプロセスにより、図8(c)に表したように半導体装置の要部が完成する。
その後、第1実施形態に関して前述したものと同様のプロセスにより、図8(c)に表したように半導体装置の要部が完成する。
(第3の実施の形態)
次に、本発明の第3の実施の形態について説明する。
図9は、本発明の第3の実施の形態にかかる半導体装置の模式断面図である。
本実施形態においては、保護ダイオードDの下に、酸化シリコンよりも熱伝導率の高い材料として酸化アルミニウム(アルミナ)からなる絶縁膜14が設けられている。
次に、本発明の第3の実施の形態について説明する。
図9は、本発明の第3の実施の形態にかかる半導体装置の模式断面図である。
本実施形態においては、保護ダイオードDの下に、酸化シリコンよりも熱伝導率の高い材料として酸化アルミニウム(アルミナ)からなる絶縁膜14が設けられている。
酸化アルミニウム(アルミナ)の熱伝導率は、約16W/mKであり、酸化シリコンの熱伝導率(1.4W/mK)に比べて10倍以上高い。したがって、保護ダイオードDのPN接合にESD電圧が印加された際、PN接合で発生する熱量をシリコン基板1にさらに効率的に放散させることが可能となり、保護ダイオードDの電流容量をさらに増加させることが可能となる。
第1実施形態に関して前述した具体例と同様の条件において、酸化アルミニウムからなる絶縁膜14の厚みの上限値を計算すると、以下の如くである。
t<ΔTTB×A×k/PTB
〜1000℃×1.6×10−5cm2×16×10−2W/cm/℃/75W
〜340nm
つまり、本実施形態においては、酸化アルミニウムからなる絶縁膜14の膜厚を340ナノメータよりも薄くすることにより、保護ダイオードDからシリコン基板1への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、4000ボルトという高いレベルのESD耐圧を実現することができる。
t<ΔTTB×A×k/PTB
〜1000℃×1.6×10−5cm2×16×10−2W/cm/℃/75W
〜340nm
つまり、本実施形態においては、酸化アルミニウムからなる絶縁膜14の膜厚を340ナノメータよりも薄くすることにより、保護ダイオードDからシリコン基板1への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、4000ボルトという高いレベルのESD耐圧を実現することができる。
本実施形態においても、保護ダイオードDの下に設ける絶縁膜14の厚みを酸化シリコン膜よりも厚くできるので、ピンホールや欠陥などによる電流リークを抑制でき、保護ダイオードDの機能をより確実に発揮させることができる点で有利である。
一方、本実施形態における絶縁膜14の膜厚を、第1実施形態に関して前述した酸化シリコン膜6の厚みの上限である30ナノメータとした場合の、保護ダイオードDの熱破壊される電力PTBは、次式により表される。
PTB<ΔTTB×A×k/t
〜1000℃×1.6×10−5cm2×16×10−2W/cm/℃/30nm
〜848W
ここでも、ヒューマンボディモデル(HBM)での耐圧VESDは、破壊時の電力PTBと保護ダイオードDの抵抗rと等価回路上の抵抗1500Ωとを用いて次式により表される。
VESD=1500×(PTB/r)1/2
従って、抵抗rを10オームとすると、耐圧VESDは以下の通りである。
VESD=1500×(848/10)1/2
=13.8kV
つまり、酸化アルミニウムからなる絶縁膜14の膜厚を30ナノメータとした場合には、ヒューマンボディモデルでの耐圧VESDは、13.8キロボルトにまで高くすることができる。また、本実施形態においては、酸化シリコンよりも熱伝導率の高い酸化アルミニウムからなる絶縁膜14を用いるので、酸化シリコン膜7(図9)の膜厚よりも、絶縁膜14の膜厚が厚い場合でも、保護ダイオードDからの放熱性を十分に高いレベルに維持することが可能である。
PTB<ΔTTB×A×k/t
〜1000℃×1.6×10−5cm2×16×10−2W/cm/℃/30nm
〜848W
ここでも、ヒューマンボディモデル(HBM)での耐圧VESDは、破壊時の電力PTBと保護ダイオードDの抵抗rと等価回路上の抵抗1500Ωとを用いて次式により表される。
VESD=1500×(PTB/r)1/2
従って、抵抗rを10オームとすると、耐圧VESDは以下の通りである。
VESD=1500×(848/10)1/2
=13.8kV
つまり、酸化アルミニウムからなる絶縁膜14の膜厚を30ナノメータとした場合には、ヒューマンボディモデルでの耐圧VESDは、13.8キロボルトにまで高くすることができる。また、本実施形態においては、酸化シリコンよりも熱伝導率の高い酸化アルミニウムからなる絶縁膜14を用いるので、酸化シリコン膜7(図9)の膜厚よりも、絶縁膜14の膜厚が厚い場合でも、保護ダイオードDからの放熱性を十分に高いレベルに維持することが可能である。
図10は、本実施形態の半導体装置の製造工程を例示する工程断面図である。
図10(a)に表したように、シリコン基板1の上にP型シリコン層2をエピタキシャル成長させ、全面に酸化シリコン膜12を100ナノメータ程度の膜厚に形成する。次いで、保護ダイオードとなるべき領域Lの酸化膜12を選択的に除去する。次いで、全面に例えば200nm程度の膜厚の酸化アルミニウムからなる絶縁膜14をスパッタ法などにより形成し、約800℃で1時間程度の熱処理を施して、膜質を改善する。
図10(a)に表したように、シリコン基板1の上にP型シリコン層2をエピタキシャル成長させ、全面に酸化シリコン膜12を100ナノメータ程度の膜厚に形成する。次いで、保護ダイオードとなるべき領域Lの酸化膜12を選択的に除去する。次いで、全面に例えば200nm程度の膜厚の酸化アルミニウムからなる絶縁膜14をスパッタ法などにより形成し、約800℃で1時間程度の熱処理を施して、膜質を改善する。
次に、図10(b)に表したように、被保護素子部3に形成された絶縁膜14をRIE(Reactive Ion Etching)法などにより除去し、残った絶縁膜14上に多結晶シリコン膜10を500nm程度の膜厚に形成する。そして、不要な多結晶シリコン膜10を選択的に除去する。
その後、第1実施形態に関して前述したものと同様のプロセスにより、図10(c)に表したように半導体装置の要部が完成する。
その後、第1実施形態に関して前述したものと同様のプロセスにより、図10(c)に表したように半導体装置の要部が完成する。
(第4の実施の形態)
次に、本発明の第4の実施の形態について説明する。
図11は、本発明の第4の実施の形態にかかる半導体装置の模式断面図である。
本実施形態においては、保護ダイオードDの下に、酸化シリコンよりも熱伝導率の高い材料として窒化ガリウム(GaN)からなる絶縁膜15が設けられている。
次に、本発明の第4の実施の形態について説明する。
図11は、本発明の第4の実施の形態にかかる半導体装置の模式断面図である。
本実施形態においては、保護ダイオードDの下に、酸化シリコンよりも熱伝導率の高い材料として窒化ガリウム(GaN)からなる絶縁膜15が設けられている。
窒化ガリウムの熱伝導率は、約130W/mKであり、酸化シリコンの熱伝導率(1.4W/mK)に比べて約100倍高い。したがって、保護ダイオードDのPN接合にESD電圧が印加された際、PN接合で発生する熱量をシリコン基板1にさらに効率的に放散させることが可能となり、保護ダイオードDの電流容量をさらに増加させることが可能となる。
第1実施形態に関して前述した具体例と同様の条件において、窒化ガリウムからなる絶縁膜15の厚みの上限値を計算すると、以下の如くである。
t<ΔTTB×A×k/PTB
〜1000℃×1.6×10−5cm2×130×10−2W/cm/℃/75W
〜2.8μm
つまり、本実施形態においては、窒化ガリウムからなる絶縁膜15の膜厚を2.8マイクロメータよりも薄くすることにより、保護ダイオードDからシリコン基板1への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、4000ボルトという高いレベルのESD耐圧を実現することができる。
t<ΔTTB×A×k/PTB
〜1000℃×1.6×10−5cm2×130×10−2W/cm/℃/75W
〜2.8μm
つまり、本実施形態においては、窒化ガリウムからなる絶縁膜15の膜厚を2.8マイクロメータよりも薄くすることにより、保護ダイオードDからシリコン基板1への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、4000ボルトという高いレベルのESD耐圧を実現することができる。
本実施形態においても、保護ダイオードDの下に設ける絶縁膜15の厚みを酸化シリコン膜よりも厚くできるので、ピンホールや欠陥などによる電流リークを抑制でき、保護ダイオードDの機能をより確実に発揮させることができる点で有利である。
一方、本実施形態における絶縁膜15の膜厚を、第1実施形態に関して前述した酸化シリコン膜6の厚みの上限である30ナノメータとした場合の、保護ダイオードDの熱破壊される電力PTBは、次式により表される。
PTB<ΔTTB×A×k/t
〜1000℃×1.6×10−5cm2×130×10−2W/cm/℃/30nm
〜6890W
ここでも、ヒューマンボディモデル(HBM)での耐圧VESDは、破壊時の電力PTBと保護ダイオードDの抵抗rと等価回路上の抵抗1500Ωとを用いて次式により表される。
VESD=1500×(PTB/r)1/2
従って、抵抗rを10オームとすると、耐圧VESDは以下の通りである。
VESD=1500×(6890/10)1/2
=39.4kV
つまり、窒化ガリウムからなる絶縁膜15の膜厚を30ナノメータとした場合には、ヒューマンボディモデルでの耐圧VESDは、39.4キロボルトにまで高くすることができる。また、本実施形態においては、酸化シリコンよりも熱伝導率の高い窒化ガリウムからなる絶縁膜15を用いるので、酸化シリコン膜7(図11)の膜厚よりも、絶縁膜15の膜厚が厚い場合でも、保護ダイオードDからの放熱性を十分に高いレベルに維持することが可能である。
なお、本実施形態の半導体装置の製造方法は、第1〜第3実施形態に関して前述したものと同様とすることができる。
PTB<ΔTTB×A×k/t
〜1000℃×1.6×10−5cm2×130×10−2W/cm/℃/30nm
〜6890W
ここでも、ヒューマンボディモデル(HBM)での耐圧VESDは、破壊時の電力PTBと保護ダイオードDの抵抗rと等価回路上の抵抗1500Ωとを用いて次式により表される。
VESD=1500×(PTB/r)1/2
従って、抵抗rを10オームとすると、耐圧VESDは以下の通りである。
VESD=1500×(6890/10)1/2
=39.4kV
つまり、窒化ガリウムからなる絶縁膜15の膜厚を30ナノメータとした場合には、ヒューマンボディモデルでの耐圧VESDは、39.4キロボルトにまで高くすることができる。また、本実施形態においては、酸化シリコンよりも熱伝導率の高い窒化ガリウムからなる絶縁膜15を用いるので、酸化シリコン膜7(図11)の膜厚よりも、絶縁膜15の膜厚が厚い場合でも、保護ダイオードDからの放熱性を十分に高いレベルに維持することが可能である。
なお、本実施形態の半導体装置の製造方法は、第1〜第3実施形態に関して前述したものと同様とすることができる。
(第5の実施の形態)
次に、本発明の第5の実施の形態について説明する。
図12は、本発明の第5の実施の形態にかかる半導体装置の模式断面図である。
本実施形態においては、保護ダイオードDの下に、酸化シリコンよりも熱伝導率の高い材料として窒化ボロン(BN)からなる絶縁膜16が設けられている。
次に、本発明の第5の実施の形態について説明する。
図12は、本発明の第5の実施の形態にかかる半導体装置の模式断面図である。
本実施形態においては、保護ダイオードDの下に、酸化シリコンよりも熱伝導率の高い材料として窒化ボロン(BN)からなる絶縁膜16が設けられている。
窒化ボロンの熱伝導率は、約600W/mKであり、酸化シリコンの熱伝導率(1.4W/mK)に比べて400倍以上高い。したがって、保護ダイオードDのPN接合にESD電圧が印加された際、PN接合で発生する熱量をシリコン基板1にさらに効率的に放散させることが可能となり、保護ダイオードDの電流容量をさらに増加させることが可能となる。
第1実施形態に関して前述した具体例と同様の条件において、窒化ボロンからなる絶縁膜16の厚みの上限値を計算すると、以下の如くである。
t<ΔTTB×A×k/PTB
〜1000℃×1.6×10−5cm2×600×10−2W/cm/℃/75W
〜12.8μm
つまり、本実施形態においては、窒化ボロンからなる絶縁膜16の膜厚を12.8マイクロメータよりも薄くすることにより、保護ダイオードDからシリコン基板1への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、4000ボルトという高いレベルのESD耐圧を実現することができる。
t<ΔTTB×A×k/PTB
〜1000℃×1.6×10−5cm2×600×10−2W/cm/℃/75W
〜12.8μm
つまり、本実施形態においては、窒化ボロンからなる絶縁膜16の膜厚を12.8マイクロメータよりも薄くすることにより、保護ダイオードDからシリコン基板1への放熱を促進させることができる。その結果として、現在の素子のみならず将来用いられる各種の半導体素子について、4000ボルトという高いレベルのESD耐圧を実現することができる。
本実施形態においても、保護ダイオードDの下に設ける絶縁膜16の厚みを酸化シリコン膜よりも厚くできるので、ピンホールや欠陥などによる電流リークを抑制でき、保護ダイオードDの機能をより確実に発揮させることができる点で有利である。
一方、本実施形態における絶縁膜16の膜厚を、第1実施形態に関して前述した酸化シリコン膜6の厚みの上限である30ナノメータとした場合の、保護ダイオードDの熱破壊される電力PTBは、次式により表される。
PTB<ΔTTB×A×k/t
〜1000℃×1.6×10−5cm2×600×10−2W/cm/℃/30nm
〜31800W
ここでも、ヒューマンボディモデル(HBM)での耐圧VESDは、破壊時の電力PTBと保護ダイオードDの抵抗rと等価回路上の抵抗1500Ωとを用いて次式により表される。
VESD=1500×(PTB/r)1/2
従って、抵抗rを10オームとすると、耐圧VESDは以下の通りである。
VESD=1500×(31800/10)1/2
=84.6kV
つまり、窒化ボロンからなる絶縁膜16の膜厚を30ナノメータとした場合には、ヒューマンボディモデルでの耐圧VESDは、84.6キロボルトにまで高くすることができる。また、本実施形態においても、酸化シリコンよりも熱伝導率の高い窒化ボロンからなる絶縁膜16を用いるので、酸化シリコン膜7(図12)の膜厚よりも、絶縁膜16の膜厚が厚い場合でも、保護ダイオードDからの放熱性を十分に高いレベルに維持することが可能である。
なお、本実施形態の半導体装置の製造方法も、第1〜第3実施形態に関して前述したものと同様とすることができる。
PTB<ΔTTB×A×k/t
〜1000℃×1.6×10−5cm2×600×10−2W/cm/℃/30nm
〜31800W
ここでも、ヒューマンボディモデル(HBM)での耐圧VESDは、破壊時の電力PTBと保護ダイオードDの抵抗rと等価回路上の抵抗1500Ωとを用いて次式により表される。
VESD=1500×(PTB/r)1/2
従って、抵抗rを10オームとすると、耐圧VESDは以下の通りである。
VESD=1500×(31800/10)1/2
=84.6kV
つまり、窒化ボロンからなる絶縁膜16の膜厚を30ナノメータとした場合には、ヒューマンボディモデルでの耐圧VESDは、84.6キロボルトにまで高くすることができる。また、本実施形態においても、酸化シリコンよりも熱伝導率の高い窒化ボロンからなる絶縁膜16を用いるので、酸化シリコン膜7(図12)の膜厚よりも、絶縁膜16の膜厚が厚い場合でも、保護ダイオードDからの放熱性を十分に高いレベルに維持することが可能である。
なお、本実施形態の半導体装置の製造方法も、第1〜第3実施形態に関して前述したものと同様とすることができる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明はこれら具体例に限定されるものではない。例えば、各具体例に関して前述した各要素は、技術的に可能な範囲において組み合わせることができ、これらも本発明の範囲に包含される。
また、各具体例に対して当業者が公知の構成を追加または置換したものも本発明の要旨を含む限りにおいて本発明の範囲に包含される。
また、各具体例に対して当業者が公知の構成を追加または置換したものも本発明の要旨を含む限りにおいて本発明の範囲に包含される。
1 シリコン基板、 2 P型シリコン層、 3 被保護素子部、 4 保護ダイオード部、 5 酸化シリコン膜、 6 酸化シリコン膜、 7 酸化シリコン膜、 9a、9b 電極、 8 MOSトランジスタ、 10 多結晶シリコン膜、 10a P型多結晶シリコン層、 10b N型多結晶シリコン層、 10c PN接合構造、 11 層間絶縁膜、 12 酸化シリコン膜、 13 絶縁膜、 14 絶縁膜、 15 絶縁膜、 16 絶縁膜、 18a N 型多結晶シリコン層、 18b N型多結晶シリコン層、 18c N型多結晶シリコン層、 19a P型多結晶シリコン層、 19b P型多結晶シリコン層
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられた被保護素子と、
前記半導体基板上に設けられた膜厚が30ナノメータ未満の酸化シリコンからなる絶縁膜と、
前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、
を備えたことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に設けられた被保護素子と、
前記半導体基板上に設けられ、酸化シリコンよりも熱伝導率の高い材料からなる絶縁膜と、
前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、
を備えたことを特徴とする半導体装置。 - 前記材料は、窒化アルミニウム、酸化アルミニウム、窒化ガリウム及び窒化ボロンよりなる群から選択されたいずれかを含むことを特徴とする請求項2記載の半導体装置。
- 前記保護ダイオードは、前記絶縁膜の上に互いに隣接して設けられた第1導電型の多結晶シリコン層と第2導電型の多結晶シリコン層とを有することを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
- 前記被保護素子は、MOSトランジスタであり、
前記保護ダイオードは、前記MOSトランジスタのゲートとソースとの間に接続されたことを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2015026836A (ja) * | 2013-07-25 | 2015-02-05 | ゼネラル・エレクトリック・カンパニイ | 半導体アセンブリおよび製造方法 |
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2007
- 2007-08-22 JP JP2007215595A patent/JP2009049265A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2015026836A (ja) * | 2013-07-25 | 2015-02-05 | ゼネラル・エレクトリック・カンパニイ | 半導体アセンブリおよび製造方法 |
US9997507B2 (en) | 2013-07-25 | 2018-06-12 | General Electric Company | Semiconductor assembly and method of manufacture |
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