JP2011517115A - 選択エピタキシャル成長を用いた横型接合型電界効果トランジスタの製造方法 - Google Patents
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Abstract
【選択図】 図1
Description
(連邦支援の研究に関する陳述)
本発明は、米国空軍により与えられた、契約番号第FA8650−04−C−5435号に基づく米国政府の支援で行なわれた。米国政府は、本発明の特定の権利を有する。
本出願は、一般的に半導体素子の製造方法に関する。
Claims (29)
- 第1マスクによりカバーされる上部表面を有する半導体物質の第1及び第2の別個の***領域を形成するために、第1マスクにおける1もしくはそれより多い開口部を通して、半導体物質の第一層を選択的にエッチングする工程を備え、
半導体物質の前記第1層は、半導体物質の第2層の上にあり、該半導体物質の前記第2層は、半導体物質の第3層の上にあり、該半導体物質の前記第3層は、半導体基板の上にあり、
半導体物質の前記第1層及び第2層は、第1導電型であり、
半導体物質の前記第3層は、前記第1導電型とは異なる第2導電型であり、
エッチングが前記第1と第2の別個の***領域の間、及び該領域の隣接する領域において、半導体物質の前記第2層を露出し、
前記第1マスクは第1半導体層上の再成長マスク物質の層と、前記再成長マスク物質の層上のエッチマスク物質の層を備え、
さらに、前記第1及び第2の別個の***領域の間における半導体物質の前記第2層上の第2マスクを被覆する工程と、
前記第1及び第2マスクに隣接する領域における前記基板を露出するために、半導体物質の前記第2層及び半導体の前記第3層を通してエッチングする工程と、
前記別個の***領域の間の領域が露出されるように、前記第2マスクを除去する工程と、
前記別個の***領域の前記上部表面が前記再成長マスク物質によりカバーされるように、エッチマスク物質の層を除去する工程と、
前記第1と第2の別個の***領域の間の部分上で、そして第1及び第2の別個の***領域に隣接する基板上で、前記第2導電型の半導体物質の1又はそれより多い層をエピタキシャル成長させる工程と、
再成長マスク物質を除去する工程と、
前記第1及び第2の別個の***領域上で、前記第1と第2の別個の***領域の間の部分上で、及び第1及び第2の別個の***領域に隣接する第2導電型の半導体物質の1又はそれより多い層のゲート領域上で第3マスクを被覆する工程と、
前記第3マスクに隣接する部分における前記第2導電型の半導体物質の1又はそれより多い層を通してエッチングする工程と、
前記第3マスクを除去する工程を備えることを特徴とする、方法。 - 半導体物質の前記第1層は、半導体物質の前記第2層よりも高いドーピング濃度を有することを特徴とする、請求項1記載の方法。
- 前記第1導電型の前記半導体物質は、n型半導体物質であり、前記第2導電型の前記半導体物質は、p型半導体物質であることを特徴とする、請求項1記載の方法。
- 前記半導体物質は、ワイドバンドギャップ半導体物質であることを特徴とする、請求項1記載の方法。
- 前記基板は半絶縁基板であることを特徴とする、請求項1記載の方法。
- 前記半導体物質は、SiCであることを特徴とする、請求項1記載の方法。
- 前記第2マスクがフォトレジストマスクであることを特徴とする、請求項1記載の方法。
- 前記第3マスクはフォトレジストマスクであることを特徴とする、請求項1記載の方法。
- さらに、ソース及びドレイン抵抗接点を形成するために、前記第1及び第2の別個部分上の抵抗金属を被覆させ、ゲート抵抗接点を形成するために、1又はそれより多いp型半導体の層のゲート領域上の抵抗金属を被覆させる工程と、
前記ソース、ドレイン及びゲート抵抗接点をアニールする工程を備えることを特徴とする、請求項1記載の方法。 - さらに、前記ソース、ゲート及びドレイン抵抗接点と接触するように、導電性金属層を被覆する工程をさらに備えることを特徴とする、請求項9記載の方法。
- 前記第2導電型の半導体物質の1またはそれより多い層をエピタキシャル成長させる工程は、前記第2導電型の半導体物質の2つの層をエピタキシャル成長させる工程を備え、前記第1層は、前記第2層よりも低いドーピング濃度を有することを特徴とする、請求項1記載の方法。
- 前記再成長マスク物質は、TaC又はCを備えることを特徴とする、請求項1記載の方法。
- 前記再成長マスク物質はTaCを備え、
前記方法はさらに、
半導体物質の前記第1層上に炭素を備える層を被覆する工程と、
炭素を備える層上のタンタルを備える層を被覆する工程と、
再成長マスク物質の層を形成するようアニールする工程を備えることを特徴とする、請求項12記載の方法。 - 前記第1マスクはTi又はNiを備えることを特徴とする、請求項1記載の方法。
- 半導体物質の下部の第2層を露出するために、半導体物質の前記第1層を通してエッチングする工程は、さらに、半導体物質の前記第2層に部分的にエッチングする工程を更に備えることを特徴とする請求項1記載の方法。
- 前記抵抗金属は、Niであることを特徴とする、請求項9記載の方法。
- 請求項1記載の方法により製造される素子。
- 上部表面及び側壁を有する半導体物質の別個の***領域を形成するために、第1マスクにおける1もしくはそれより多い開口部を通して、再成長マスク物質の層を選択的にエッチングする工程を備え、
再成長マスク物質の層は、半導体物質の第1層の上にあり、該半導体物質の第1層は、半導体物質の第2層の上にあり、該半導体物質の第2層は半導体物質の第3層の上にあり、該半導体物質の第3層は基板の上にあり、
半導体物質の前記第2層は第1導電型であり、
半導体物質の前記第1及び第3層は、前記第1導電型とは異なる第2導電型であり、
エッチングする工程は、第1マスクに隣接する領域における半導体物質の第2下層を露出するために、再成長マスク物質の前記層及び半導体物質の前記第1層を通してエッチングする工程を備え、
さらに、前記別個の***領域の上部表面が前記再成長マスク物質によりカバーされるように前記第1マスクを除去する工程と、
前記別個の***領域の側壁上で、及び前記別個の***領域に隣接する半導体物質の前記第2層上で、前記第1導電型の半導体物質の1又はそれより多い層をエピタキシャル成長させる工程と、
前記別個の***領域の前記上部表面から前記再成長マスク物質を除去する工程を備えることを特徴とする、方法。 - 前記第1導電型の前記半導体物質は、n型半導体物質であり、前記第2導電型の半導体物質は、p型半導体物質であることを特徴とする、請求項18記載の方法。
- 前記半導体物質は、ワイドバンドギャップ半導体物質であることを特徴とする、請求項19記載の方法。
- 前記半導体物質はSiCであることを特徴とする、請求項18記載の方法。
- 前記第1導電型の半導体物質の1又はそれより多い層をエピタキシャル成長させる工程は、前記第1導電型の半導体物質の2つの層をエピタキシャル成長させる工程を備え、前記第1層は前記第2層よりも低いドーピング濃度を有することを特徴とする、請求項18記載の方法。
- 前記再成長マスク物質はTaC又はCを備えることを特徴とする、請求項18記載の方法。
- 前記再成長マスク物質はTaCを備え、
前記方法はさらに、
半導体物質の前記第1層上に炭素を備える層を被覆する工程と、
炭素を備える層上のタンタルを備える層を被覆する工程と、
再成長マスク物質の層を形成するようアニールする工程を備えることを特徴とする、請求項23記載の方法。 - 前記第1マスクはTi又はNiを備えることを特徴とする、請求項18記載の方法。
- さらに、ゲート抵抗接点を形成するために、前記別個の***領域の前記上部表面上で抵抗金属を被覆する工程と、ソース及びドレイン抵抗接点を形成するために、前記別個の***領域に隣接した半導体物質の1又はそれより多い層上で抵抗金属を被覆する工程と、前記ソース、ドレイン及びゲート抵抗接点をアニールする工程を備えることを特徴とする、請求項18記載の方法。
- 前記抵抗金属はNiであることを特徴とする、請求項26記載の方法。
- 前記ソース、ゲート及びドレイン抵抗接点と接触するように、導電性金属層を被覆させる工程を更に備えることを特徴とする、請求項26記載の方法。
- 請求項18記載の方法により製造される半導体素子。
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