JP2011165763A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】n-型チャネル層2の表面に直接p+型ゲート領域4を形成し、p+型ゲート領域4のうちn-型チャネル層2と接する部分と比較して、n-型チャネル層2から離れた部分が幅広となるようにする。そして、p+型ゲート領域4のうち幅広とされた部分がn-型チャネル層2から所定距離離れるようにする。例えば、n-型チャネル層2に凹部2aを形成し、この凹部2a内にp+型ゲート領域4を形成する。
【選択図】図1
Description
本発明の第1実施形態について説明する。図1は、本実施形態にかかるJFETを備えたSiC半導体装置の1セル分の断面図である。以下、この図を参照して、SiC半導体装置に備えられたJFETの構造について説明する。
本発明の第2実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してp-型バッファ層を形成したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対して凹部2aを形成せずにp+型ゲート領域4を形成したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第4実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSiC基板1のオフ角を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第5実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態と第3実施形態で示したJFET構造により、DモードとEモードで動作する素子を組み合わせた構造としたものであり、その他に関しては第1、第3実施形態と同様であるため、第1、第3実施形態と異なる部分についてのみ説明する。
本発明の第6実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してSiC基板1をオフ基板ではなくオフ角を有しないオン基板に変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第7実施形態について説明する。本実施形態のSiC半導体装置は、第6実施形態に対して第3実施形態と同様に凹部2aを形成せずにp+型ゲート領域4を形成したものであり、その他に関しては第6実施形態と同様であるため、第6実施形態と異なる部分についてのみ説明する。
上記第2、第6実施形態において、p-型バッファ層8を形成する構造について説明したが、これらに限らず、第3〜第5、第7実施形態についても、p-型バッファ層8を形成する構造とすることができる。この場合も、p+型コンタクト領域8aおよび凹部9を通じてp-型バッファ層8がソース電極6と電気的に接続されるようにすることで、p-型バッファ層8をグランド接続することができる。
2 n-型チャネル層
2a 凹部
3 n+型層
3a n+型ソース領域
3b n+型ドレイン領域
4 p+型ゲート領域
5 ゲート電極
6 ソース電極
7 ドレイン電極
8 p-型バッファ層
8a p+型コンタクト領域
9 凹部
10 レジスト
11 カーボンマスク
12 エッチング用マスク
13 レジスト
Claims (19)
- 主表面を有する半導体材料で構成された基板(1)と、
前記基板(1)の前記主表面の上にエピタキシャル成長にて第1導電型の半導体により形成された第1導電型のチャネル層(2)と、
前記チャネル層(2)内における該チャネル層(2)の表層部に形成され、前記チャネル層(2)よりも高不純物濃度とされ、互いに離間して配置された第1導電型のソース領域(3a)およびドレイン領域(3b)と、
前記チャネル層(2)の表面のうち前記ソース領域(3a)と前記ドレイン領域(3b)の間に位置する部位において、前記ソース領域(3a)と前記ドレイン領域(3b)から離間して配置され、前記チャネル層(2)と接する部分より該チャネル層(2)から離間する部分の方が幅広とされた第2導電型のゲート領域(4)と、
前記ゲート領域(4)の上に形成され、該ゲート領域(4)に電気的に接続されたゲート電極(5)と、
前記ソース領域(3a)に対して電気的に接続されたソース電極(6)と、
前記ドレイン領域(3b)に対して電気的に接続されたドレイン電極(7)と、を有したJFETが備えられていることを特徴とする半導体装置。 - 前記チャネル層(2)の表面には凹部(2a)が形成されており、該凹部(2a)内に前記ゲート領域(4)が配置されていることを特徴とする請求項1に記載の半導体装置。
- 前記チャネル層(2)の表面に直接前記ゲート領域(4)が形成されたデプレッションモードのJFETと、前記チャネル層(2)の表面に形成された前記凹部(2a)内に前記ゲート領域(4)が形成されたエンハンスメントモードのJFETが共に同じ前記基板(1)に形成されていることを特徴とする請求項2に記載の半導体装置。
- 前記半導体材料として、ワイドバンドギャップ半導体が用いられていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として炭化珪素基板(1)が用いられており、
前記ゲート領域(4)は、前記炭化珪素基板(1)と同じ結晶構造の炭化珪素にて構成されていることを特徴とする請求項4に記載の半導体装置。 - 前記炭化珪素基板(1)として主表面がSi面もしくはC面に対して1°以下のオフ角を有するオフ基板が用いられており、
前記ゲート領域(4)のうち幅広とされた部分の表面には、(0001)ファセットが形成されていることを特徴とする請求項5に記載の半導体装置。 - 前記炭化珪素基板(1)として主表面がa面のオン基板が用いられており、
前記ゲート領域(4)は表面がa面の平坦面とされていることを特徴とする請求項5に記載の半導体装置。 - 前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として炭化珪素基板(1)が用いられており、
前記ゲート領域(4)は、前記チャネル層(2)と接する部分が前記炭化珪素基板(1)と同じ結晶構造の炭化珪素にて構成されていると共に、前記幅広となっている部分の少なくとも一部が前記炭化珪素基板(1)と異なる結晶構造の炭化珪素にて構成されていることを特徴とする請求項4に記載の半導体装置。 - 前記炭化珪素基板(1)として主表面がSi面もしくはC面に対して1°を超えるオフ角を有するオフ基板が用いられており、
前記ゲート領域(4)のうち前記炭化珪素基板(1)と同じ結晶構造の炭化珪素で構成されている部分の表面には(0001)ファセットが形成され、前記炭化珪素基板(1)と異なる結晶構造の炭化珪素にて構成されている部分は、前記(0001)ファセットの表面に形成された3C−SiCであることを特徴とする請求項8に記載の半導体装置。 - 前記炭化珪素基板(1)として主表面がa面のオン基板が用いられており、
前記ゲート領域(4)のうち前記チャネル層(2)に接する部分から垂直方向に前記炭化珪素基板(1)の結晶構造が引き継がれており、該ゲート領域(4)のうち前記幅広となっている部分が3C−SiCであることを特徴とする請求項8に記載の半導体装置。 - 前記炭化珪素基板(1)は抵抗率が1×1010〜1×1011Ω・cmである半絶縁性の炭化珪素にて構成されていることを特徴とする請求項5ないし10のいずれか1つに記載の半導体装置。
- 前記炭化珪素基板(1)と前記チャネル層(2)との間に前記ゲート領域(4)よりも低不純物濃度で構成された第2導電型のバッファ層(8)が備えられていることを特徴とする請求項5ないし10のいずれか1つに記載の半導体装置。
- 前記バッファ層(8)には、該バッファ層(8)よりも高濃度とされた第2導電型のコンタクト領域(8a)が備えられ、
前記ソース電極(6)が前記ソース領域(3a)を貫通する凹部(9)内にも形成されることで、前記コンタクト領域(8a)を介して前記バッファ層(8)と前記ソース電極(6)とが電気的に接続されていることを特徴とする請求項11に記載の半導体装置。 - 主表面を有する半導体材料で構成された基板(1)を用意し、前記主表面の上にエピタキシャル成長にて第1導電型の半導体により第1導電型のチャネル層(2)を形成する工程と、
前記チャネル層(2)内における該チャネル層(2)の表層部に、前記チャネル層(2)よりも高不純物濃度とされ、互いに離間して配置されるように第1導電型のソース領域(3a)およびドレイン領域(3b)を形成する工程と、
前記チャネル層(2)の表面のうち前記ソース領域(3a)と前記ドレイン領域(3b)の間に位置する部位において、前記ソース領域(3a)と前記ドレイン領域(3b)から離間して配置され、前記チャネル層(2)と接する部分より該チャネル層(2)から離間する部分の方が幅広とされる第2導電型のゲート領域(4)を形成する工程と、
前記ゲート領域(4)の上に、該ゲート領域(4)に電気的に接続されるゲート電極(5)、前記ソース領域(3a)に対して電気的に接続されるソース電極(6)、および、前記ドレイン領域(3b)に対して電気的に接続されるドレイン電極(7)を形成する工程と、を含むJFETが備えられる半導体装置の製造方法であって、
前記チャネル層(2)の表面に、前記ゲート領域(4)の形成予定領域が開口するカーボンマスク(11)を配置する工程と、
前記カーボンマスク(11)をマスクとして前記チャネル層(2)上に、前記カーボンマスク(11)の上まで横方向成長させるように前記ゲート領域(4)をエピタキシャル成長させる工程と、
前記カーボンマスク(11)を除去し、前記ゲート領域(4)のうち前記横方向成長させた部分を前記チャネル層(2)の表面から離間させる工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 前記チャネル層(2)の表面のうち前記ゲート領域(4)の形成予定領域に凹部(2a)を形成する工程を含み、
前記ゲート領域(4)をエピタキシャル成長させる工程では、前記チャネル層(2)に形成された前記凹部(2a)に前記ゲート領域(4)を形成することを特徴とする請求項14に記載の半導体装置の製造方法。 - 前記チャネル層(2)の表面に前記レジスト(10)を配置する工程と、
前記レジスト(10)を炭化して前記カーボンマスク(11)を形成する工程と、
前記カーボンマスク(11)の表面にエッチング用マスク(12)を配置した後、該エッチング用マスク(12)をパターニングして前記ゲート領域(4)の形成予定領域を開口させる工程と、
前記エッチング用マスク(12)を用いて、前記カーボンマスク(11)における前記ゲート領域(4)の形成予定領域を開口させる工程と、
前記エッチング用マスク(12)および前記カーボンマスク(11)をマスクとして用いて、これらマスクのうち開口させられた前記ゲート領域(4)の形成予定領域において前記チャネル層(2)の表面をエッチングすることで凹部(2a)を形成する工程と、
前記エッチング用マスク(12)を除去したのち、前記カーボンマスク(11)を用いて前記チャネル層(2)に形成された前記凹部(2a)に前記ゲート領域(4)を形成する工程と、を含んでいることを特徴とする請求項15に記載の半導体装置の製造方法。 - 前記基板として主表面がSi面もしくはC面に対して1°以下のオフ角を有するオフ基板からなる炭化珪素基板(1)を用い、
前記ゲート領域(4)を形成する工程では、前記横方向成長によって前記チャネル層(2)と接する部分よりも幅広とされた部分の表面に(0001)ファセットが形成された前記ゲート領域(4)を形成することを特徴とする請求項14ないし16のいずれか1つに記載の半導体装置の製造方法。 - 前記基板として主表面がSi面もしくはC面に対して1°を超えるオフ角を有するオフ基板からなる炭化珪素基板(1)を用い、
前記ゲート領域(4)を形成する工程では、前記チャネル層(2)と接する部分よりも幅広とされた部分の表面に(0001)ファセットが形成され、かつ、前記横方向成長によって前記(0001)ファセットの表面に3C−SiCを成長させた前記ゲート領域(4)を形成することを特徴とする請求項14ないし16のいずれか1つに記載の半導体装置の製造方法。 - 前記基板として主表面がa面のオフ角を有しないオン基板からなる炭化珪素基板(1)を用い、
前記ゲート領域(4)を形成する工程では、前記横方向成長によって前記チャネル層(2)と接する部分よりも幅広とされた部分が3C−SiCとなる前記ゲート領域(4)を形成することを特徴とする請求項14ないし16のいずれか1つに記載の半導体装置の製造方法。
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