CN103094116A - 制作沟槽mos的工艺方法 - Google Patents
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Abstract
本发明公开了一种制作沟槽MOS的工艺方法，包括以下步骤：第一步，在重掺杂硅衬底上生长外延层，形成第一轻掺杂外延层；第二步，在第一轻掺杂外延层上生长二氧化硅；第三步，在二氧化硅上形成光刻胶图形；第四步，刻蚀，将未被光刻胶挡住的二氧化硅刻蚀干净，露出光刻胶以外的第一轻掺杂外延层；然后去除光刻胶；第五步，选择性生长第二外延层；在露出的第一轻掺杂外延层的表面生长第二轻掺杂外延层，而二氧化硅上不生长；第六步，用湿法刻蚀掉二氧化硅，形成沟槽。本发明采用选择性外延生长形成沟槽，能够精确控制双层外延沟槽MOS的外延层相对沟槽的位置，从而能够通过分别控制两层外延的掺杂浓度，来优化器件的击穿电压和通态电阻。
Description
技术领域
本发明涉及一种半导体器件的制造方法，具体涉及一种制作沟槽MOS的工艺方法。
背景技术
现有的沟槽MOS(金属氧化物半导体)工艺通过刻蚀来形成沟槽，一般在重掺杂上只有一层外延。当需要有两层外延时，现有的技术工艺对外延与沟槽的相对位置控制性不够精确，因此使得优化外延掺杂以及器件性能的工作比较困难。
发明内容
本发明所要解决的技术问题是提供一种制作沟槽MOS的工艺方法，它可以精确控制双层外延沟槽MOS的外延层相对沟槽的位置。
为解决上述技术问题，本发明制作沟槽MOS的工艺方法的技术解决方案为，包括以下步骤：
第一步，在重掺杂硅衬底上生长外延层，形成第一轻掺杂外延层；
第二步，在第一轻掺杂外延层上生长二氧化硅；
所形成的二氧化硅的厚度等于或者大于后续要形成的沟槽深度。
第三步，采用光刻工艺，在二氧化硅上涂胶、光刻，形成光刻胶图形；
第四步，刻蚀，将未被光刻胶挡住的二氧化硅刻蚀干净，露出光刻胶以外的第一轻掺杂外延层；然后去除光刻胶；
第五步，选择性生长第二外延层；在露出的第一轻掺杂外延层的表面生长第二轻掺杂外延层，而二氧化硅上不生长；
所形成的第二轻掺杂外延层的厚度为要形成的沟槽深度。
第六步，用湿法刻蚀掉二氧化硅，形成沟槽。
本发明可以达到的技术效果是：
本发明采用选择性外延生长形成沟槽，能够精确控制双层外延沟槽MOS的外延层相对沟槽的位置，从而能够通过分别控制两层外延的掺杂浓度，来优化器件的击穿电压和通态电阻。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1至图5是与本发明制作沟槽MOS的工艺方法的各步骤相应的结构示意图；
图6是采用本发明所制成的沟槽MOS器件的截面示意图。
具体实施方式
本发明制作沟槽MOS的工艺方法，包括以下步骤：
第一步，如图1所示，在重掺杂硅衬底上生长外延层，形成第一轻掺杂外延层；重掺杂体浓度为1018/cm3以上；
第二步，如图1所示，在第一轻掺杂外延层上生长二氧化硅，其厚度等于或者大于后续要形成的沟槽深度；
第三步，如图2所示，采用光刻工艺，在二氧化硅上涂胶、光刻，形成光刻胶图形；
第四步，如图3所示，刻蚀，将未被光刻胶挡住的二氧化硅刻蚀干净，露出光刻胶以外的第一轻掺杂外延层；然后去除光刻胶；
第五步，如图4所示，选择性生长第二外延层；在露出的第一轻掺杂外延层的表面生长第二轻掺杂外延层，而二氧化硅上不生长；
第二轻掺杂外延层的厚度为想要形成的沟槽深度；
第六步，如图5所示，采用现有的湿法刻蚀技术，用湿法刻蚀掉全部二氧化硅，即形成沟槽。
采用本发明，能够制成如图6所示的沟槽MOS器件。
Claims (3)
1.一种制作沟槽MOS的工艺方法，其特征在于，包括以下步骤：
第一步，在重掺杂硅衬底上生长外延层，形成第一轻掺杂外延层；
第二步，在第一轻掺杂外延层上生长二氧化硅；
第三步，采用光刻工艺，在二氧化硅上涂胶、光刻，形成光刻胶图形；
第四步，刻蚀，将未被光刻胶挡住的二氧化硅刻蚀干净，露出光刻胶以外的第一轻掺杂外延层；然后去除光刻胶；
第五步，选择性生长第二外延层；在露出的第一轻掺杂外延层的表面生长第二轻掺杂外延层；
第六步，用湿法刻蚀掉二氧化硅，形成沟槽。
2.根据权利要求1所述的制作沟槽MOS的工艺方法，其特征在于，所述第二步所形成的二氧化硅的厚度等于或者大于后续要形成的沟槽深度。
3.根据权利要求1或2所述的制作沟槽MOS的工艺方法，其特征在于，所述第五步所形成的第二轻掺杂外延层的厚度为要形成的沟槽深度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN2011103401452A CN103094116A (zh) | 2011-11-01 | 2011-11-01 | 制作沟槽mos的工艺方法 |
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| CN2011103401452A CN103094116A (zh) | 2011-11-01 | 2011-11-01 | 制作沟槽mos的工艺方法 |
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| CN2011103401452A Pending CN103094116A (zh) | 2011-11-01 | 2011-11-01 | 制作沟槽mos的工艺方法 |
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| CN (1) | CN103094116A (zh) |
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| PB01 | Publication | ||
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