KR20110007165A - 선택적 에피택셜 성장을 이용한 ｌｊｆｅｔ의 제조방법 - Google Patents

선택적 에피택셜 성장을 이용한 ｌｊｆｅｔ의 제조방법 Download PDF

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KR20110007165A
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조셉 닐 메릿
이고르 산킨
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세미사우스 래보러토리즈, 인크.
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Abstract

본 발명은 LJFET와 같은 반도체소자의 제조방법에 관한 것이다. 이 방법은 자가정렬적이고 재성장 마스크재료를 이용해 게이트나 소스/드레인 영역을 형성하는 선택적 에피택셜 성장법이다. 이 방법에서는 이온주입이 불필요하다. 반도체소자를 SiC와 같은 광대역 반도체재료로 만들 수 있다. 재성장 마스크재료는 TaC가 있다. 이 소자는 방사선이나 고온에 노출되는 거친 환경에서 사용할 수 있다.

Description

선택적 에피택셜 성장을 이용한 ＬＪＦＥＴ의 제조방법{METHODS OF MAKING LATERAL JUNCTION FIELD EFFECT TRANSISTORS USING SELECTIVE EPITAXIAL GROWTH}
본 발명은 반도체소자의 제조방법에 관한 것이다.
MOSFET나 JFET와 같은 반도체소자들은 대개 이온주입법으로 제조되지만, MOSFET는 산화물 게이트층과 관련해 신뢰성과 성능에 문제가 있다. MOSFET와 달리, 이온주입된 JFET 소자는 자가정렬법으로 만들어지며 산화물 계면 문제를 겪지 않는다. 그러나, 이온주입은 소자의 성능에 영향을 주는 잔류손상을 일으킬 수 있다. 또, p형 주입층은 SiC에서 에피택셜 성장한 p형 층 보다 저항이 세다. 이온주입의 결과 생긴 비단턱형 p-n 접합은 임계 소자변수들의 정밀한 결정을 어렵게 할 수 있다.
따라서, 이온주입과 무관한 JFET와 같은 반도체소자의 제조법을 개발할 필요가 있다.
요약
본 발명에 따른 반도체소자의 제조방법은:
윗면이 제1 마스크로 덮인 반도체 재료의 제1 및 제2 이산 돌출 영역들을 형성하기 위해 제1 마스크의 개구들을 통해 반도체재료의 제1 층을 선택적으로 에칭하되, 기판에서부터 차례대로 반도체재료의 제3 층, 제2 층 및 제1 층이 배치되고, 제1 층과 제2 층은 제1 도전형이며, 제3 층은 제1 도전형과는 다른 제2 도전형이고, 제1 및 제2 이산 돌출 영역들 사이의 인접 영역들의 제2 층이 에칭에 의해 노출되며, 제1 마스크는 제1 층 위의 재성장 마스크재료 층과 그 위의 에칭 마스크재료 층을 포함하는 단계;
제1 및 제2 이산 돌출 영역들 사이의 반도체재료의 제2 층 위로 제2 마스크를 부착하는 단계;
반도체재료의 제2 층과 반도체재료의 제3 층을 통해 에칭하여 제1 및 제2 마스크들에 인접한 영역들의 기판을 노출시키는 단계;
이산 돌출 영역들 사이의 영역들이 노출되도록 제2 마스크를 제거하는 단계;
에칭 마스크재료의 층을 제거하여, 이산 돌출 영역들의 윗면을 재성장 마스크 재료로 덮는 단계;
제1 및 제2 이산 돌출 영역들 사이의 영역들과 이들 돌출 영역들에 인접한 기판 위에 제2 도전형의 반도체재료의 층들을 에피택셜 성장시키는 단계;
재성장 마스크 재료를 제거하는 단계;
제1 및 제2 이산 돌출 영역들 위와, 돌출 영역들 사이의 영역들 위와, 돌출 영역들에 인접한 제2 도전형의 반도체재료 층들의 게이트영역 위에 제3 마스크를 붙이는 단계;
제3 마스크에 인접한 영역들에 있는 제2 도전형의 반도체재료 층들에 에칭을 하는 단계; 및
제3 마스크를 제거하는 단계를 포함한다.
본 발명은 이런 방법으로 만들어진 반도체소자도 제공한다.
본 발명은 또한,
윗면과 측벽면을 갖는 반도체 재료의 이산 돌출 영역을 형성하기 위해 제1 마스크의 개구들을 통해 재성장 마스크재료 층을 선택적으로 에칭하되, 기판에서부터 차례대로 반도체재료의 제3 층, 제2 층, 제1 층 및 재성장 마스크재료 층이 배치되고, 제2 층은 제1 도전형이며, 제1 층과 제3 층은 제1 도전형과는 다른 제2 도전형이고, 에칭을 할 때 재성장 마스크재료 층과 제1 층을 에칭하여 그 밑의 제1 마스크에 인접한 영역에 있는 제2 층을 노출하는 단계;
이산 돌출 영역의 윗면이 재성장 마스크재료로 덮이도록 제1 마스크를 제거하는 단계;
이산 돌출 영역의 측벽면과 이산 돌출 영역에 인접한 제2 층에 제1 도전형의 반도체재료 층을 에피택셜 성장시키는 단계; 및
이산 돌출 영역의 윗면에서 재성장 마스크재료를 제거하는 단계;를 포함하는 반도체소자의 제조방법도 제공한다.
물론, 이 방법으로 제조된 반도체소자도 본 발명에 포함된다.
도 1은 p형 게이트영역이 선택적으로 성장된 LJFET의 단면도;
도 2는 평면에 수직으로 n형 기판에 형성된 트렌치에 p형 재료가 에피택셜 재성장한 것을 보여주는 SEM 단면영상으로서, 게이트의 폭이 도 2A에서는 평면에 수직이고(1100 방향임) 도 2B에서는 평면에 평행함(1120 방향임);
도 3A는 반도체소자의 SEM 영상을 포함한 LJFET 소자의 구조도;
도 3B는 n+ 소스-드레인 접합영역들 사이에서 재성장한 p형 게이트를 보여주는 재성장 p형 게이트가 달린 소자의 SEM 단면 영상;
도 4는 에피택셜 제조법으로 만들어지고 게이트길이(LG) 0.9㎛, 게이트폭(WG) 200㎛인 LJFET에서 8개 게이트-소스 전압(Vgs)에 대한 드레인-소스 전압(Vds)과 드레인전류(Id)의 관계를 보여주는 그래프;
도 5는 소스/드레인 영역들이 선택적으로 성장한 소자의 에피택셜층의 단면도;
도 6A~Q는 게이트영역들이 선택적으로 재성장된 소자의 제조방법의 여러 제작단계에서의 평면도와 단면도;
도 7은 소스/드레인 영역들이 선택적으로 재성장된 소자의 제조법을 보여주는 도면.
수평형 접합 JFET와 같은 반도체소자의 제조방법에 대해 설명한다. 이 방법은 소자의 게이트나 소스/드레인 영역들을 형성하기 위해 재성장 마스크 재료의 개구를 통한 선택적 에피택셜 단계를 포함한다. 이 소자는 SiC와 같은 광대역 반도체 재료로 만들어진다. 재생마스크 재료로는 TaC가 있다.
이상 설명한 방법에 의하면 소자의 성능에 영향을 주는 잔류손상을 일으킬 이온주입이 불필요해진다. 또, 이온주입법으로 제조된 반도체소자는 경사형이나 비단턱형 p-n 접합부를 가질 수 있다. 이온주입법으로 제조된 반도체소자와 달리, 모든층이 에피택셜층(에피층)인 집적회로의 p-n 접합부는 단턱형이다. 이상 설명한 방법에서, 소자의 소스/드레인 영역과 게이트 영역을 만드는데 동일한 마스크를 사용한다. 이런 자가정렬법에 의하면 소자의 크기를 정밀하게 제어할 수 있으면서도 중요한 재정렬 단계들은 불필요하다.
집적회로를 만들기 위해, SiC와 같은 광대역 반도체재료로 LJFET(lateral junction field effect transistor)를 제조하는 방법에 대해 설명한다. 여기서 설명된 방법은 재성장 마스크(예; TaC 마스크)를 이용해 반도체재료를 선택적으로 에피택셜 재성장시켜 특정 영역들에 대해 에피택셜 성장을 격리한다. 선택적 에피택셜 재성장을 이용하면 소자의 게이트층이나 소스/드레인층을 만들 수 있다. 이 방법에서는 이온주입이 불필요하다.
경우에 따라서는 선택적 재성장 기술을 이용해 트랜지스터의 p+ 게이트영역을 형성할 수 있다. 이런 소자에서, n+ 소스/드레인 층은 채널층 윗면에서 성장되고, 채널층까지 선택적으로 에칭하여 소스/드레인 영역을 만든 다음, p형 게이트층이 성장된다. 이와 같은 전면 에피택셜 방법을 마스크(예; TaC)를이용한 자가정렬 선택적 재성장 기술에 활용해 소스/드레인 영역에서 p형 재료가 재성장하는 것을 막을 수 있다.
도 1은 게이트가 선택적으로 성장된 JFET의 단면도이다. 이 소자의 n- 층(14) 위에는 n+ 영역(12)이 돌출 형성되고, n- 층(14)은 p-층(16) 위에 형성되며, p-층(16)은 기판(18) 위에 형성된다. 또, 돌출된 n+ 영역들 사이에는, p-층(28)과 p+층(30)으로 된 p형 게이트영역이 있다. 도 1에는 2개의 p층이 도시되어 있지만, 이런 p층은 하나 있을 수도 있다. 또, n+ 영역 위에는 오옴접점(34; ohmic contact)이 형성되고, 오옴접점(34) 위에는 최종 금속층(38)이 형성되어 소스와 드레인으로 된다.
TaC 마스크를 이용한 선택적 재성장법은 Li의 "Selective Growth of 4H-SiC on 4H-SiC Substrates Using a High Temperature Mask", Materials Science Forum Vols. 457-460 (2004) pp. 185-188에 이미 소개된바 있다. 이 기술의 변형으로서, 탄소층에 탄탈륨 층을 증착한 다음 진공에서 어닐링하여 2개층을 반응시켜 형성된 TaC 마스크를 이용하는 기술이 개발되었다. 버퍼층이나 채널층 없이 n+ 기판에 이 기술을 적용했더니 선택적 재성장이 성공적으로 이루어졌다. n+ 기판에서 선택적으로 성장한 p형 SiC의 SEM 단면 사진이 도 2A와 2B인데, 게이트의 폭이 도 2A에서는 평면에 수직이고(1100 방향임) 도 2B에서는 평면에 평행하다(1120 방향임).
이상의 기술을 이용해 p형 게이트가 재성장된 소자들을 제작했다. 도 3A는 소자 단면의 SEM 영상을 포함한 LJFET 소자의 구조도이다. 도 3B는 n+ 소스-드레인 접합영역들 사이에서 재성장한 p형 게이트를 보여주는 재성장 p형 게이트가 달린 소자의 SEM 단면 영상인데, 여기서 게이트의 길이(LG)는 0.9㎛이다.
도 4는 에피택셜 제조법으로 만들어지고 게이트길이(LG) 0.9㎛, 게이트폭(WG) 200㎛인 LJFET에서 8개 게이트-소스 전압(Vgs)에 대한 드레인-소스 전압(Vds)과 드레인전류(Id)의 관계를 보여주는 그래프이다.
어떤 경우에는 선택적 재성장 기술을 이용해 소자의 소스/드레인 영역들을 형성할 수도 있다. 도 5는 소스/드레인 영역들이 선택적으로 성장한 소자의 에피택셜층의 단면도이다. 드레인/소스 영역이 선택적으로 재성장되면 소자내 계면트랩효과가 감소되거나 없어질 수 있다.
재성장 소스/드레인 영역을 갖는 소자는 채널층 윗면에 p형 게이트층을 성장시킨 다음, 재성증 마스크재료(예; TaC)의 층을 증착한 다음, 재성장 마스크재료 층 위에 건식에칭 마스크재료를 패턴화한 뒤, 재성장 마스크층과 그 밑의 p형 SiC 게이트층을 통해 채널층까지 건식에칭을 하고, 이어서 에칭마스크를 제거한 다음, 노출된 채널층 위와 p+ 게이트 에피택셜층의 측벽면에 n+ 소스/드레인 층을 재성장시켜 만들어진다. 소자의 성능 개선을 위해, 노출된 채널층 위와 p+ 게이트 에피택셜층의 측벽면에 n- 층과 n+ 층이 재성장될 수 있다. 충분한 차단전압을 얻을 수 있도록 n- 층은 n+ 재료와 p+ 재료 사이에 표동영역(drift region)을 제공한다. 이런 식으로, 차단전압을 희생하지 않고도 채널이 계면트랩으로부터 차폐될 수 있다.
도 6A~Q는 게이트영역들이 선택적으로 재성장된 소자의 제조방법의 여러 제작단계에서의 평면도나 단면도이다.
도 6A에의하면, 기판(18) 위에 차례대로 p- 버퍼층(16), n- 버퍼층(14) 및 n+ 캡층(12)이 성장한다. 기판(18)은 반절연 기판이다(예; 반절연 SiC).
다음, 도 6B의 평면도와 도 6C의 단면도와 같이, 이 소자의 게이트영역과 소스영역은 재성장 마스크재료(20)와 에칭 마스크재료(22)로 패턴화된다. 재성장 마스크재료로는 TaC와 C가 있지만, 이에 한정되지 않는다.
다음, 도 6D의 평면도와 도 6E의 단면도와 같이, 소자의 노출부가 채널층까지 에칭된다. 어떤 소자의 채널은 임계전압을 더 크게하기 위해 에칭을 더 깊이 하기도 한다. 추가로 에칭하기 전에 윗면에 PR(photoresist) 마스크를 패턴화하여 공핍형 소자들이 추가 에칭에서 차폐될 수 있다.
이어서, 도 6F의 평면도와 도 6G의 단면도에서 보듯이, 채널영역 위에 PR 에칭마스크(24)를 패턴화한다.
다음, 도 6H~I와 같이, 소자의 노출부를 SI 기판까지 건식에칭하고 PR 마스크와 에칭마스크를 벗겨낸다. 그러나, 에피택셜 재성장 마스크(20)는 제자리에 남겨둔다.
이어서, 도 6J~K와 같이, p- 에피택셜층(28)과 p+ 에피택셜층(30)을 재성장시키지만, 전술한 바와 같이 2개 층이 아닌 p+ 층만 성장시킬 수도 있다. p- 층은 소스/드레인(S/D)과 게이트(G) 사이의 최대 항복전압을 높이기 위한 것이다. 이 단계에서 재성장 마스크 위에 에피택셜 재료가 성장하지 않는 것이 이상적이다. 그러나, SiC 소자에서는 재성장 마스크 위에 다결정 SiC가 형성될 수 있는데, 이런 폴리-SiC는 튜브로 내부에서 산화된 다음 습식 에칭으로 제거될 수 있다.
다음, 재성장 마스크(20)를 벗겨내고, 소자의 게이트, 게이트패드, 소스 및 드레인을 덮는 PR 마스크(32)를 패턴화한 뒤, 재성장한 p+ 층(30)과 p- 층을 건식에칭하여 소자들을 절연한다(도 6L~M 참조).
이어서, PR 마스크(32)를 벗겨내고, 소자의 게이트와 소스와 드레인 영역들 위에 오옴금속(34)을 패턴화한다(도 6N~O 참조).
다음, 필드산화층(36)을 붙인 뒤, 필드산화층에 패드윈도우를 에칭하고, 연결금속층(38)을 붙인다(도 6P~Q 참조).
도 7은 소스/드레인 영역들이 선택적으로 재성장된 소자의 제조법을 보여준다.
도 7A와 같이, 기판(18) 위에 p+ 층(41)이 형성되고, 그 위에 n- 층(14)이 형성되며, 그 위에 p+ 층(40)이 형성된다. 도 7B와 같이, p+ 층(40) 위에 재성장 마스크층(42)이 형성되고, 그 위에 건식 에칭마스크(44)가 패턴화된다. 재성장 마스크층(42)과 그 밑의 p+ 층(40)이 에칭되어 그 밑의 n- 층(14)이 노출된다(도 7C). n- 층(14)은 소자의 채널을 이룬다. p+ 층(40)을 에칭하여 형성된 이산 돌출형 p+ 영역이 소자의 게이트를 이룬다. 이어서, 건식 에칭마스크(44)를 제거한다(도 7D). 다음, p+ 영역(40)에 인접한 노출된 n- 층 위와 p+ 영역(40)의 측벽면에 n- 층(46)과 n+ 층(48)이 재성장된다(도 7E). 이어서, 재성장 마스크(42)가 제거된다(도 7F).
이상 설명한 여러 층들의 두께와 도핑농도는 아래 표와 같다. 아래의 두께와 도핑농도들은 예를 든 것일 뿐이고 본 발명을 한정하는 것은 아니다.
도면 부호 층 도핑농도(㎝-3) 두께(㎛)
12 n+ 소스/드레인 > 5x1018(예; 1.5x1019) 0.1~1.5(예; 0.25나 0.4)
14 n- 채널 1x1016~3x1017(예; 2x1017) 0.1~1.0(예; 0.2나 0.3)
16 p- 버퍼 1x1016~3x1017(예; 2x1017) 0.1~1.0(예; 0.25)
18 기판 반절연 50~450(예; 250)
28 재성장된 p- 게이트 1x10 16 ~3x10 17 (예; 2x10 17 ) 0.1~1.0(예; 0.2)
30 재성장된 p+ 게이트 > 5x10 18 (예; 1.5x10 19 ) 0.1~1.0(예; 0.2)
40 p+ 에피층 > 5x10 18 (예; 1.5x10 19 ) 0.1~1.5(예; 0.25)
41 p+ 버퍼층 > 5x10 18 (예; 1.5x10 19 ) 0.1~1.0(예; 0.25)
46 재성장된 n- 채널 1x1016~3x1017(예; 2x1017) 0.1~1.0(예; 0.25)
48 재성장된 n+ 채널 > 5x1018(예; 1.5x1019) 0.1~1.0(예; 0.25)
이상 SiC 반도체소자에 대해 설명했지만, 다른 재료를 사용할 수도 있다. 예를 들어, SiC, GaN, GaAs와 같은 광대역 반도체재료를 사용할 수 있고, 또한 이들 재료에 한정되지도 않는다.
실리콘카바이드는 200가지 이상의 많은 방법으로 결정화된다. 가장 중요한 것은 3C-SiC(입방단위셀, zincblende); 2H-SiC; 4H-SiC; 6H-SiC(육각단위셀, wurtzile); 15R-SiC(rhombohedral unit cell)이다. 4H 폴리타입은 전자이동도가 높아 전력소자로 좋다. 4H-SiC가 좋지만, 비화갈륨이나 질화갈륨과 같은 다른 광대역 반도체재료로 만들어진 소자나 집적회로는 물론 다른 폴리타입의 실리콘카바이드에도 본 발명을 적용할 수 있다.
이상 p형 게이트가 달린 소자에 관해 설명했지만, n형 게이트가 달린 소자에도 본 발명을 적용할 수 있다.
공지의 기술을 이용해 도너나 액셉터 재료를 소자의 층에 도핑하는데, SiC를도핑하는 도너 재료로는 질소와 인이 있고, 그중에서도 질소가 바람직하다. SiC를 도핑하는 액셉터 재료로는 알루미늄이 바람직하다. 그러나, 이상의 재료는 예를 든 것일 뿐이고, 다른 재료를 도핑할 수도 있다.
재성장 마스크의 재료로는 TaC나 C를 사용했지만, 다른 재료, 예컨대 저온 에피택셜 공정의 경우에는 SiO2를 사용할 수 있다. 이런 재료들 역시 예를 든 것일 뿐임을 알아야 한다. 재성장되는 재료의 유형과 재성장 공정의 조건을 기준으로 재료를 선택해야 할 것이다. 도핑농도나 층두께도 마찬가지다.

Claims (29)

  1. 윗면이 제1 마스크로 덮인 반도체 재료의 제1 및 제2 이산 돌출 영역들을 형성하기 위해 제1 마스크의 개구들을 통해 반도체재료의 제1 층을 선택적으로 에칭하되, 기판에서부터 차례대로 반도체재료의 제3 층, 제2 층 및 제1 층이 배치되고, 제1 층과 제2 층은 제1 도전형이며, 제3 층은 제1 도전형과는 다른 제2 도전형이고, 제1 및 제2 이산 돌출 영역들 사이의 인접 영역들의 제2 층이 에칭에 의해 노출되며, 제1 마스크는 제1 층 위의 재성장 마스크재료 층과 그 위의 에칭 마스크재료 층을 포함하는 단계;
    제1 및 제2 이산 돌출 영역들 사이의 반도체재료의 제2 층 위로 제2 마스크를 부착하는 단계;
    반도체재료의 제2 층과 반도체재료의 제3 층을 통해 에칭하여 제1 및 제2 마스크들에 인접한 영역들의 기판을 노출시키는 단계;
    이산 돌출 영역들 사이의 영역들이 노출되도록 제2 마스크를 제거하는 단계;
    에칭 마스크재료의 층을 제거하여, 이산 돌출 영역들의 윗면을 재성장 마스크 재료로 덮는 단계;
    제1 및 제2 이산 돌출 영역들 사이의 영역들과 이들 돌출 영역들에 인접한 기판 위에 제2 도전형의 반도체재료의 층들을 에피택셜 성장시키는 단계;
    재성장 마스크 재료를 제거하는 단계;
    제1 및 제2 이산 돌출 영역들 위와, 돌출 영역들 사이의 영역들 위와, 돌출 영역들에 인접한 제2 도전형의 반도체재료 층들의 게이트영역 위에 제3 마스크를 붙이는 단계;
    제3 마스크에 인접한 영역들에 있는 제2 도전형의 반도체재료 층들에 에칭을 하는 단계; 및
    제3 마스크를 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 층의 도핑농도가 제2 층보다 높은 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 제1 도전형이 n형이고 제2 도전형이 p형인 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 반도체재료가 광대역 반도체재료인 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 기판이 반절연 기판인 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 반도체재료가 SiC인 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 제2 마스크가 PR 마스크인 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제1항에 있어서, 상기 제3 마스크가 PR 마스크인 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제1항에 있어서,
    소스와 드레인 오옴접점들을 형성하기 위해 제1 및 제2 이산 돌출 영역들 위에 오옴금속을 부착하고, 또한 게이트 오옴접점을 형성하기 위해 p형 반도체 층들의 게이트 영역 위에도 오옴금속을 부착하는 단계; 및
    상기 소스, 드레인 및 게이트 오옴접점들을 어닐링하는 단계;를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제9항에 있어서, 상기 소스, 게이트 및 드레인 오옴접점들에 도전금속층을 접촉시키는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제1항에 있어서, 상기 에피택셜 성장 단계에서 제2 도전형의 밴도체재료의 2개 층들을 에피택셜 성장시키고, 상기 제1 층의 도핑농도가 제2 층보다 낮은 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제1항에 있어서, 상기 재성장 마스크 재료가 TaC 또는 C인 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제12항에 있어서, 상기 재성장 마스크 재료가 TaC이고,
    탄소를 함유한 층을 상기 제1 층 위에 붙이는 단계;
    탄탈륨을 함유한 층을 상기 탄소함유층 위에 붙이는 단계; 및
    어닐링을 통해 재성장 마스크재료 층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제1항에 있어서, 상기 제1 마스크가 Ti나 Ni를 함유하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제1항에 있어서, 제2 층을 노출하기 위해 제1 층을 에칭할 때 제2 층도 일부 에칭하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제9항에 있어서, 상기 오옴금속이 Ni인 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제1항의 방법으로 만들어진 것을 특징으로 하는 반도체소자.
  18. 윗면과 측벽면을 갖는 반도체 재료의 이산 돌출 영역을 형성하기 위해 제1 마스크의 개구들을 통해 재성장 마스크재료 층을 선택적으로 에칭하되, 기판에서부터 차례대로 반도체재료의 제3 층, 제2 층, 제1 층 및 재성장 마스크재료 층이 배치되고, 제2 층은 제1 도전형이며, 제1 층과 제3 층은 제1 도전형과는 다른 제2 도전형이고, 에칭을 할 때 재성장 마스크재료 층과 제1 층을 에칭하여 그 밑의 제1 마스크에 인접한 영역에 있는 제2 층을 노출하는 단계;
    이산 돌출 영역의 윗면이 재성장 마스크재료로 덮이도록 제1 마스크를 제거하는 단계;
    이산 돌출 영역의 측벽면과 이산 돌출 영역에 인접한 제2 층에 제1 도전형의 반도체재료 층을 에피택셜 성장시키는 단계; 및
    이산 돌출 영역의 윗면에서 재성장 마스크재료를 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제18항에 있어서, 제1 도전형이 n형이고 제2 도전형이 p형인 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제19항에 있어서, 상기 반도체재료가 광대역 반도체재료인 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제18항에 있어서, 상기 반도체재료가 SiC인 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제18항에 있어서, 상기 에피택셜 성장단계에서 제1 도전형의 반도체재료 2개층을 에피택셜 성장시키고, 상기 제1 층의 도핑농도가 제2 층보다 낮은 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제18항에 있어서, 상기 재성장 마스크재료가 TaC나 C를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제23항에 있어서, 상기 재성장 마스크재료가 TaC이고,
    탄소를 함유한 층을 상기 제1 층 위에 붙이는 단계;
    탄탈륨을 함유한 층을 상기 탄소함유층 위에 붙이는 단계; 및
    어닐링을 통해 재성장 마스크재료 층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  25. 제18항에 있어서, 상기 제1 마스크가 Ti나 Ni를 함유하는 것을 특징으로 하는 반도체소자의 제조방법.
  26. 제18항에 있어서,
    게이트 오옴접점을 형성하기 위해 이산 돌출 영역의 윗면에 오옴금속을 부착하고, 또한 소스와 드레인 오옴접점들을 형성하기 위해 이산 돌출 영역에 인접한 반도체재료 층 위에도 오옴금속을 부착하는 단계; 및
    상기 소스, 드레인 및 게이트 오옴접점들을 어닐링하는 단계;를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  27. 제26항에 있어서, 상기 오옴금속이 Ni인 것을 특징으로 하는 반도체소자의 제조방법.
  28. 제26항에 있어서, 상기 소스, 게이트 및 드레인 오옴접점들과 접촉되게 도전금속층을 붙이는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  29. 제18항의 방법으로 만들어진 것을 특징으로 하는 반도체소자.
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