JP2011065690A - 半導体装置及び半導体装置を含む情報処理システム - Google Patents
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Abstract
【解決手段】本発明の半導体装置は、センスアンプ回路20、第1のデータ線LIOT(B)、第2のデータ線MIOT(B)、第1の電位で駆動されるリードアンプ回路21、センスアンプ回路20と第1のデータ線との間の第1のスイッチ回路Q10、Q11、第1/第2の各データ線の間の第2のスイッチ回路Q14、Q15、第2のデータ線とリードアンプ回路21の間の接続を制御する第3のスイッチ回路Q18、Q19、第1のデータ線を第1の電位より低いVBLPに設定する第1の電位設定回路Q12、Q13、第2のデータ線をVBLPに設定する第2の電位設定回路Q16、Q17を備え、第2/第3のスイッチ回路の各々はトランジスタを含み、そのゲート電圧をVBLPに閾値電圧を加えた所定電圧に制御して導通状態になる。
【選択図】図2
Description
「メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、
ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第1のMOSトランジスタと、
ゲートが前記センスノードに接続され、前記ビット線から前記第1のMOSトランジスタを介して伝送される信号を増幅する第2のMOSトランジスタと、
を備え、前記メモリセルの読み出し動作に先立って前記所定電位が前記ビット線に供給されるとともに、当該所定電位は、前記メモリセルの読み出し電圧の範囲内において電荷転送モードと電荷分配モードとが切り換わる変化点の近傍で、前記メモリセルのハイ情報とロー情報をそれぞれ読み出した際に前記センスノードにおける所要の電圧差を確保可能な値に設定されることを特徴とするセンスアンプ回路。」
に対して本発明の技術思想を適用することができる。
「単一のデータ信号をゲートに入力し、増幅動作を行うシングルエンド型のセンスアンプと、
前記センスアンプを制御する制御回路を備え、
前記センスアンプは、少なくともメモリセルからビット線に出力される信号を増幅する前記シングルエンド型のセンスアンプである第1の電界効果トランジスタと、該第1の電界効果トランジスタの出力をグローバルビット線に接続する第2の電界効果トランジスタと、グローバルビット線電圧判定回路とを含み、
前記制御回路は、前記第1の電界効果トランジスタのレプリカと前記グローバルビット線電圧判定回路のレプリカとを含む遅延回路の出力信号により、少なくとも前記第2の電界効果トランジスタの導通状態から非導通状態へ遷移するタイミングあるいは前記グローバルビット線電圧判定回路を含むグローバルセンスアンプの読み出しタイミングを制御する、ことを特徴とするセンスアンプの半導体装置。」
に対して本発明の技術思想を適用することができる。
「メモリセルと、
前記メモリセルに接続されたローカルビット線と、
前記ローカルビット線に第1入出力端子が接続されて電界効果トランジスタを含むロー
カルセンスアンプであって、前記メモリセルへデータを書き込み、前記メモリセルのデー
タを増幅するローカルセンスアンプと、
前記ローカルセンスアンプの第2入出力端子が接続されるグローバルビット線と、
前記グローバルビット線に接続されるグローバルセンスアンプであって、第2入出力端子を介して前記メモリセルへデータを書きこみ、前記メモリセルのデータを増幅するグローバルセンスアンプと、
前記電界効果トランジスタの閾値電圧及び当該閾値電圧の温度依存性変動をモニタする閾値モニタ回路と、
前記閾値電圧のモニタ結果に基づき、前記メモリセルへの書込電圧を生成する生成回路とを備え、
前記グローバルセンスアンプは、前記メモリセルの書込データに基づき書込電圧を前記メモリセルに印加し、前記ローカルセンスアンプの出力電圧に基づき前記メモリセルに読出電圧を印加するようにした半導体記憶装置。」
に対して本発明の技術思想を適用することができる。
「データを増幅すべくデータ信号の信号線がゲートに接続され、ドレインが出力線に接続されたセンシングトランジスタと、前記信号線に接続され、前記信号線に前記データ信号が伝達される前に、前記信号線を所定の電位へ制御する制御トランジスタと、で構成されたセンスアンプと、
前記制御トランジスタ又は前記センシングトランジスタのソースに接続される内部電源回路と、
前記内部電源回路の出力電圧を制御して前記センシングトランジスタの温度依存性を補償する温度補償回路と、を備えたことを特徴とする半導体装置。」
に対して本発明の技術思想を適用することができる。
「メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、
ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第1のMOSトランジスタと、
ゲートが前記センスノードに接続され、前記ビット線から前記第1のMOSトランジスタを介して伝送される信号を増幅する第2のMOSトランジスタと、
第1の制御信号に応じて、前記ビット線を第1の電位に設定する第1の電位設定回路と、
第2の制御信号に応じて、前記センスノードを第2の電位に設定する第2の電位設定回路と、
を備え、前記ビット線を前記第1の電位に設定し、かつ前記センスノードを前記第2の電位に設定した後、前記第1のMOSトランジスタを介して前記ビット線を電荷分配モードで駆動して前記センスノードの信号電圧を前記第2のMOSトランジスタにより増幅することを特徴とするセンスアンプ回路。」
に対して本発明の技術思想を適用することができる。
以下、本発明の第1実施形態について説明する。図1は、第1実施形態のDRAMのうち、主にカラム系回路の全体構成のブロック図を示している。図1のブロック図には、複数のメモリセルアレイ10と、各々のメモリセルアレイ10に付随するセンスアンプ列11、ワードドライバ12、所定数のカラム選択回路13、スイッチ回路14、アレイ制御回路15が設けられている。また、カラム系回路の全体に付随するカラムデコーダ16、スイッチ回路17、カラム制御回路18、リードアンプ列19が設けられている。複数のメモリセルアレイ10はセンスアンプ列11と一体となって、DRAMのレイアウトにおいてビット線方向に並んで配置される。
以下、本発明の第2実施形態について説明する。第2実施形態は、第1実施形態のように1対のローカルデータ線LIOT、LIOB及び1対のメインデータ線MIOT、MIOBを用いた相補的な構成(T/B)を備えるのではなく、1本のローカルデータ線LIO及び1本のメインデータ線MIOを用いたシングルタイプの構成を採用するとともに、メインデータ線MIOとリードアンプ21aとの間にアンプ22を配置した点が特徴的である。なお、図1のブロック図については、ビット線BL、ローカルデータ線LIO、メインデータ線MIOとこれらに対応する回路部分をシングルタイプの構成に置き換えれば、各構成要素は第2実施形態においても共通であるので、その説明を省略する。
11…センスアンプ列
12…ワードドライバ
13…カラム選択回路
14…スイッチ回路
15…アレイ制御回路
16…カラムデコーダ
17…スイッチ回路
18…カラム制御回路
19…リードアンプ列
20、20a…センスアンプ
21、21a…リードアンプ
22…アンプ
100…半導体装置
101…メモリセルアレイ
102…バックエンド・インターフェース
103…フロントエンド・インターフェース
200…コントローラ
201…コマンド発行回路
202…データ処理回路
WL…ワード線
BLT、BLB、BL…ビット線
LIOT、LIOB、LIO…ローカルデータ線
MIOT、MIOB、MIO…メインデータ線
Q0…選択トランジスタ
Cs…キャパシタ
Q10〜Q19、Q20〜Q28、Q30〜Q44…トランジスタ
N1、N2、N3…ノード
S1、S2、PC、PCL、PCM、PC1、PC2、LTC、/PC、WT、RT、SL、SR、WE、RE…制御信号
YS…カラム選択信号
RD…データ
VDD…電源電圧
VPERI…内部電源電圧
VBLP…プリチャージ電位
VSS…グランド電位
Vg…制御電圧
VPLT…セルプレート電位
N1…出力ノード(センスアンプ)
N4、N5、N6…出力ノード(センスアンプ)
RAT、RAB、N2、N3…ノード(リードアンプ)
Ns…センスノード
Claims (20)
- 複数のメモリセルに保持される情報を選択的に読み出してビット線に信号を伝送可能な半導体装置であって、
前記ビット線を経由して伝送される信号を増幅するセンスアンプ回路と、
前記センスアンプ回路により増幅された信号を伝送する第1のデータ線と
前記第1のデータ線を経由して伝送される信号をさらに伝送する第2のデータ線と、
第1の電位で駆動され、前記第2のデータ線を経由して伝送される信号を増幅するリードアンプ回路と、
前記センスアンプ回路の出力ノードと前記第1のデータ線とにそれぞれ対応する一端と他端との間の電気的な接続を制御する第1のスイッチ回路と、
前記第1のデータ線と前記第2のデータ線とにそれぞれ対応する一端と他端との間の電気的な接続を制御する第2のスイッチ回路と、
前記第2のデータ線と前記リードアンプ回路の入力ノードとにそれぞれ対応する一端と他端との間の電気的な接続を制御する第3のスイッチ回路と、
前記第1のデータ線を、前記第1の電位より低い第2の電位に設定する第1の電位設定回路と、
前記第2のデータ線を、前記第2の電位に設定する第2の電位設定回路と、
を備え、
前記第2のスイッチ回路及び前記第3のスイッチ回路の各々は、ゲート端子、ソース端子とドレイン端子を備える第1のトランジスタを含み、
前記第1のトランジスタの前記ゲート端子には、それぞれ対応する前記第1のトランジスタの閾値電圧に前記第2の電位を加えた所定電圧が印加され、前記ソース端子とドレイン端子には、それぞれ対応する前記一端と他端が接続される、ことを特徴とする半導体装置。 - 前記第2のデータ線の電位振幅量は、前記第1のデータ線の電位振幅量よりも小さい、ことを特徴とする請求項1に記載の半導体装置。
- 前記リードアンプ回路の入力ノードの電位振幅量は、前記第2のデータ線の電位振幅量よりも大きい、ことを特徴とする請求項2に記載の半導体装置。
- 前記第1のデータ線は、前記センスアンプ回路が読み出した第1の前記情報に対応して前記第2の電位から第1の方向である第3の電位に遷移し、前記第1の情報と異なる第2の前記情報に対応して前記第1の方向とは逆の第2の方向である第4の電位に遷移するか、または前記第2の情報を維持し、
前記第2のデータ線は、前記第1の情報に対応して前記第2の電位から前記第1の方向である第5の電位に遷移し、前記第2の情報に対応して前記第2の電位を維持する、ことを特徴とする請求項2または請求項3に記載の半導体装置。 - 前記第2のスイッチ回路の第1のトランジスタは、前記センスアンプ回路が読み出した第1の前記情報に対応して前記第2のスイッチ回路の一端の電位が前記第2の電位から第1の方向である第3の電位に遷移することによって電気的に導通し、
更に、前記第2のスイッチ回路の第1のトランジスタは、前記センスアンプ回路が読み出した前記第1の情報と異なる第2の前記情報に対応して前記第2のスイッチ回路の一端の電位が、前記第2の電位から前記第1の方向とは逆の第2の方向である第4の電位に遷移するか、または前記第2の情報を維持することによって電気的に非導通状態になる、ことを特徴とする請求項1乃至請求項4のいずれか一項に記載の半導体装置。 - 前記第3のスイッチ回路の第1のトランジスタは、前記第1の情報に対応して前記第2のスイッチ回路の他端が前記第2の電位から前記第1の方向の第5の電位に遷移することによって電気的に導通し、
更に、前記第3のスイッチ回路の第1のトランジスタは、前記第2の情報に対応して前記第2のスイッチ回路の第1のトランジスタが電気的に非導通になり、前記第2のデータ線が前記第2の電位を維持することによって、電気的に非導通を維持する、ことを特徴とする請求項5に記載の半導体装置。 - 前記センスアンプ回路は、相補対となる1対の前記ビット線の間の差電位を増幅する差動型の構成を有し、
前記第1のデータ線及び前記第2のデータ線の各々は、前記1対のビット線に対応する1対のデータ線により構成され、
前記リードアンプ回路は、前記1対のデータ線に対応する1対の前記入力ノードの間の差電位を増幅する差動型の構成を有する、
ことを特徴とする請求項1乃至請求項5のいずれか一項に記載の半導体装置。 - 前記第1のスイッチ回路は、それぞれのゲート端子に第1の制御信号が印加される1対のトランジスタであり、
前記第2のスイッチ回路は、それぞれの前記第1のトランジスタのゲート端子に第2の制御信号が印加される1対のトランジスタであり、
前記第3のスイッチ回路は、それぞれの前記第1のトランジスタのゲート端子に第3の制御信号が印加される1対のトランジスタである、
ことを特徴とする請求項7に記載の半導体装置。 - 前記第1のスイッチ回路の前記1対のトランジスタは、前記第1の制御信号を前記第1の電位または前記第1の電位以上に制御することにより導通し、
前記第2のスイッチ回路の前記1対のトランジスタは、前記第2の制御信号を前記所定電圧に制御することにより導通し、
前記第3のスイッチ回路の前記1対のトランジスタは、前記第3の制御信号を前記所定電圧に制御することにより導通する、
ことを特徴とする請求項8に記載の半導体装置。 - 前記第1の電位設定回路及び前記第2の電位設定回路の各々は、前記第2の電位がそれぞれのソース端子に印加される1対のトランジスタを含み、前記1対のトランジスタのそれぞれのドレイン端子は、前記1対のデータ線を構成するそれぞれの配線に接続される、ことを特徴とする請求項1に記載の半導体装置。
- 前記第1の電位設定回路は、第4の制御信号が前記1対のトランジスタのそれぞれのゲート端子に印加され、前記第2の電位設定回路は、第5の制御信号が前記1対のトランジスタのそれぞれのゲート端子に印加される、ことを特徴とする請求項10に記載の半導体装置。
- 前記第2の電位は、前記第1の電位とグランド電位の中間電位に設定される、ことを特徴とする請求項1に記載の半導体装置。
- 前記センスアンプ回路は、1本の前記ビット線を介して伝送される信号電圧を増幅するシングルエンド型の構成を有し、
前記第1のデータ線及び前記第2のデータ線の各々は、前記1本のビット線に対応する1本のデータ線により構成され、
前記リードアンプ回路は、前記1本のデータ線を介して伝送される信号電圧を増幅するシングルエンド型の構成を有する、
ことを特徴とする請求項1乃至請求項5のいずれか一項に記載の半導体装置。 - 前記シングルエンド型のセンスアンプ回路は、前記1本のビット線がセンスアンプ回路の入力ノードであるトランジスタのゲート端子に接続され、前記1本のビット線の信号電圧を増幅して前記出力ノードに出力する、ことを特徴とする請求項13に記載の半導体装置。
- 前記第1のスイッチ回路は、ゲート端子に第1の制御信号が印加される1個のトランジスタであり、
前記第2のスイッチ回路は、前記第1のトランジスタのゲート端子に第2の制御信号が印加される1個のトランジスタであり、
前記第3のスイッチ回路は、前記第1のトランジスタのゲート端子に第3の制御信号が印加される1個のトランジスタである、
ことを特徴とする請求項13または請求項14に記載の半導体装置。 - 前記第1のスイッチ回路の前記1個のトランジスタは、前記第1の制御信号を前記第1の電位または前記第1の電位以上に制御することにより導通し、
前記第2のスイッチ回路の前記1個のトランジスタは、前記第2の制御信号を前記所定電圧に制御することにより導通し、
前記第3のスイッチ回路の前記1個のトランジスタは、前記第3の制御信号を前記所定電圧に制御することにより導通する、
ことを特徴とする請求項15に記載の半導体装置。 - 前記第1の電位設定回路は、ドレイン端子が前記第1のデータ線に接続され、ソース端子に前記第2の電位が印加され、ゲート端子に第4の制御信号が印加されたトランジスタであり、
前記第2の電位設定回路は、ドレイン端子が前記第2のデータ線に接続され、ソース端子に前記第2の電位が印加され、ゲート端子に第5の制御信号が印加されたトランジスタである、
ことを特徴とする請求項13に記載の半導体装置。 - 前記第2の電位は、前記第1の電位とグランド電位の中間電位に設定される、ことを特徴とする請求項13に記載の半導体装置。
- 半導体装置と、
前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラと、
を備え、
前記半導体装置は、複数のメモリセルに保持される情報を選択的に読み出してビット線に信号を伝送可能な半導体装置であって、
前記ビット線を経由して伝送される信号を増幅するセンスアンプ回路と、
前記センスアンプ回路により増幅された信号を伝送する第1のデータ線と
前記第1のデータ線を経由して伝送される信号をさらに伝送する第2のデータ線と、
第1の電位で駆動され、前記第2のデータ線を経由して伝送される信号を増幅するリードアンプ回路と、
前記センスアンプ回路の出力ノードと前記第1のデータ線とにそれぞれ対応する一端と他端との間の電気的な接続を制御する第1のスイッチ回路と、
前記第1のデータ線と前記第2のデータ線とにそれぞれ対応する一端と他端との間の電気的な接続を制御する第2のスイッチ回路と、
前記第2のデータ線と前記リードアンプ回路の入力ノードとにそれぞれ対応する一端と他端との間の電気的な接続を制御する第3のスイッチ回路と、
前記第1のデータ線を、前記第1の電位より低い第2の電位に設定する第1の電位設定回路と、
前記第2のデータ線を、前記第2の電位に設定する第2の電位設定回路と、
を備え、
前記第2のスイッチ回路及び前記第3のスイッチ回路の各々は、ゲート端子、ソース端子とドレイン端子を備える第1のトランジスタを含み、
前記第1のトランジスタの前記ゲート端子には、それぞれ対応する前記第1のトランジスタの閾値電圧に前記第2の電位を加えた所定電圧が印加され、前記ソース端子とドレイン端子には、それぞれ対応する前記一端と他端が接続される、ことを特徴とする情報処理システム。 - 前記コントローラは、
バスを経由して前記半導体装置に対してコマンドを送出するコマンド発行回路と、
バスを経由して前記半導体装置との間でデータを送受信し、制御に必要な処理を実行するデータ処理回路と、
を含むことを特徴とする請求項19に記載の情報処理システム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009213807A JP5603043B2 (ja) | 2009-09-15 | 2009-09-15 | 半導体装置及び半導体装置を含む情報処理システム |
US12/881,750 US8238182B2 (en) | 2009-09-15 | 2010-09-14 | Semiconductor device and data processing system comprising semiconductor device |
US13/174,888 US8238183B2 (en) | 2009-09-15 | 2011-07-01 | Semiconductor device and data processing system comprising semiconductor device |
US13/543,436 US8971140B2 (en) | 2009-09-15 | 2012-07-06 | Semiconductor device and data processing system comprising semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009213807A JP5603043B2 (ja) | 2009-09-15 | 2009-09-15 | 半導体装置及び半導体装置を含む情報処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011065690A true JP2011065690A (ja) | 2011-03-31 |
JP5603043B2 JP5603043B2 (ja) | 2014-10-08 |
Family
ID=43730432
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009213807A Expired - Fee Related JP5603043B2 (ja) | 2009-09-15 | 2009-09-15 | 半導体装置及び半導体装置を含む情報処理システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US8238182B2 (ja) |
JP (1) | JP5603043B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014179142A (ja) * | 2013-03-14 | 2014-09-25 | Toshiba Corp | 半導体記憶装置 |
WO2022264903A1 (ja) * | 2021-06-14 | 2022-12-22 | 国立大学法人静岡大学 | 読み出し回路及びメモリシステム |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8448499B2 (en) | 2008-12-23 | 2013-05-28 | C A Casyso Ag | Cartridge device for a measuring system for measuring viscoelastic characteristics of a sample liquid, a corresponding measuring system, and a corresponding method |
US8238183B2 (en) | 2009-09-15 | 2012-08-07 | Elpida Memory, Inc. | Semiconductor device and data processing system comprising semiconductor device |
JP2011159365A (ja) * | 2010-02-02 | 2011-08-18 | Elpida Memory Inc | 半導体装置及び半導体装置を含む情報処理システム |
US10539579B2 (en) | 2014-09-29 | 2020-01-21 | C A Casyso Gmbh | Blood testing system and method |
US10269420B2 (en) * | 2016-12-13 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory with symmetric read current profile and read method thereof |
US20200335151A1 (en) * | 2019-04-17 | 2020-10-22 | Qualcomm Incorporated | Low-power memory |
US10916288B1 (en) * | 2019-07-18 | 2021-02-09 | Micron Technology, Inc. | Sensing techniques for a memory cell |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0490191A (ja) * | 1990-08-03 | 1992-03-24 | Fujitsu Ltd | 半導体記憶装置 |
JPH04259987A (ja) * | 1991-02-14 | 1992-09-16 | Fujitsu Ltd | 半導体記憶装置 |
JPH07230690A (ja) * | 1994-02-17 | 1995-08-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2001023374A (ja) * | 1999-07-12 | 2001-01-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4299406B2 (ja) | 1999-08-19 | 2009-07-22 | エルピーダメモリ株式会社 | 半導体記憶装置 |
JP2003196982A (ja) * | 2001-12-27 | 2003-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP4646106B2 (ja) * | 2004-05-25 | 2011-03-09 | 株式会社日立製作所 | 半導体集積回路装置 |
JP2008065971A (ja) * | 2006-08-10 | 2008-03-21 | Fujitsu Ltd | 半導体メモリおよびメモリシステム |
US8238183B2 (en) * | 2009-09-15 | 2012-08-07 | Elpida Memory, Inc. | Semiconductor device and data processing system comprising semiconductor device |
-
2009
- 2009-09-15 JP JP2009213807A patent/JP5603043B2/ja not_active Expired - Fee Related
-
2010
- 2010-09-14 US US12/881,750 patent/US8238182B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0490191A (ja) * | 1990-08-03 | 1992-03-24 | Fujitsu Ltd | 半導体記憶装置 |
JPH04259987A (ja) * | 1991-02-14 | 1992-09-16 | Fujitsu Ltd | 半導体記憶装置 |
JPH07230690A (ja) * | 1994-02-17 | 1995-08-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2001023374A (ja) * | 1999-07-12 | 2001-01-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014179142A (ja) * | 2013-03-14 | 2014-09-25 | Toshiba Corp | 半導体記憶装置 |
US9159439B2 (en) | 2013-03-14 | 2015-10-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US9472296B2 (en) | 2013-03-14 | 2016-10-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device including circuits with data holding capability and bus for data transmission |
WO2022264903A1 (ja) * | 2021-06-14 | 2022-12-22 | 国立大学法人静岡大学 | 読み出し回路及びメモリシステム |
Also Published As
Publication number | Publication date |
---|---|
US20110063935A1 (en) | 2011-03-17 |
US8238182B2 (en) | 2012-08-07 |
JP5603043B2 (ja) | 2014-10-08 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131030 |
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A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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