JP2001351382A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 駆動能力の大きな増幅器を用いることなくビ
ット線の電圧の高速な増幅を可能とした半導体記憶装置
を提供すること。 【解決手段】 ビット線ＢＬＢ、ＢＬＢＸ、ＢＬ、ＢＬ
Ｘを介してメモリセル１３と接続され、メモリセル１３
に記憶されている情報に応じてビット線の電圧を所定の
レベルまで増幅して読み出し回路へと出力する増幅手段
は、ビット線ＢＬＢとＢＬＢＸ、ＢＬとＢＬＸとを遮断
可能なスイッチ２２ａ、２２ｂと、これらスイッチ２２
ａ、２２ｂと読み出し回路との間のビット線ＢＬＢＸ、
ＢＬＸに接続される増幅器ＳＡ２とを備え、ビット線Ｂ
ＬＢ、ＢＬＢＸがメモリセル１３と接続されメモリセル
１３の情報が伝送された後、スイッチ２２ａ、２２ｂに
よりビット線ＢＬＢ、ＢＬとの接続を遮断し、読み出し
回路に接続するビット線ＢＬＢＸ、ＢＬＸのみの電圧
を、増幅器ＳＡ２で所定のレベルまで増幅して読み出し
回路へと出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、更に詳しくはメモリセルに記憶されている情報を高
速に増幅して読み出すことのできる半導体記憶装置に関
する。

【０００２】

【従来の技術】図３は、半導体記憶装置としてＤＲＡＭ
（Dynamic Random Access Memory）の構成を示すブロッ
ク図である。ＤＲＡＭにおいて、１ビット分の”０”ま
たは”１”を記憶する最小単位の電子回路はメモリセル
と呼ばれ、図において中央のメモリセルアレイ４には、
そのメモリセルが縦横に行と列を成して多数並んでい
る。また、多数のメモリセルの中から目的とするメモリ
セルを指定するために、縦方向に各メモリセルを結ぶワ
ード線、横方向に結ぶビット線が張られ、ワード線の番
号とビット線の番号とで各メモリセルはアドレスが与え
られている。そして、目的とするアドレスによって、そ
れぞれ線が選ばれ、ワード線、ビット線の両方に選ばれ
たメモリセルとデータ（情報）のやりとりが行われる。
ここで、ワード線の選択は、コントロール回路１よりア
ドレス信号を受けてＸデコーダ３が行い、ビット線の選
択は、コントロール回路１よりアドレス信号を受けてＹ
デコーダ２が行う。

【０００３】例えば、２番目を指定する信号がＸデコー
ダ３に入ると、Ｘデコーダ３は２番目のワード線のみを
選択して電圧を与える。すると、２番目のワード線に接
続されている全てのメモリセルがそれぞれ対応するビッ
ト線に接続される。そこへ、３番目を指定する信号がＹ
デコーダ２に入ると、Ｙデコーダ２は３番目のビット線
のみを選択して、情報（データ）の入力（書き込み）回
路に９つなぐ。従って、入力回路９は２番目のワード線
と３番目のビット線に接続されているメモリセルと接続
され、入力回路９から、例えば、高電圧のデータ”１”
が書き込み信号として入ると、そのメモリセルにデー
タ”１”が記憶される。

【０００４】メモリセルのデータを読み出すときも同様
に、Ｘデコーダ３がまず２番目のワード線を選択し、２
番目のワード線に接続されている全てのメモリセルがそ
れぞれ対応するビット線に接続される。そこで、Ｙデコ
ーダ２が３番目のビット線のみを選択して出力（読み出
し）回路１０につなげてやれば、２番目のワード線と３
番目のビット線に接続されているメモリセルのデータが
外部に取り出される。なお、取り出される信号は微小で
あるので、センスアンプ８で増幅してから出力回路１０
に出力される。

【０００５】図４は従来のＤＲＡＭ１１の回路図を示
す。

【０００６】ある１つのメモリセル１３について考える
と、メモリセル１３は、ワード線ＷＬにゲートを接続
し、ビット線ＢＬＢにドレインを接続したＭＯＳトラン
ジスタ１３ａと、このＭＯＳトランジスタ１３ａのソー
スに接続されるキャパシタ１３ｂから成る。

【０００７】ビット線ＢＬＢ及びＢＬには、センスアン
プＳＡが接続されている。センスアンプＳＡは、２つの
ＮＭＯＳトランジスタ１４ａ、１４ｂと、２つのＰＭＯ
Ｓトランジスタ１４ｃ、１４ｄから成るインバータラッ
チ回路で構成されている。

【０００８】トランジスタ１４ａのドレインはビット線
ＢＬＢとトランジスタ１４ｂのゲートに接続され、ソー
スはセンスアンプＳＡを作動させるための低レベル電圧
が印加される低レベル側電線路ＳＡＬに接続され、ゲー
トはトランジスタ１４ｂのドレインとビット線ＢＬに接
続されている。

【０００９】トランジスタ１４ｂのドレインはビット線
ＢＬとトランジスタ１４ａのゲートに接続され、ソース
は低レベル側電線路ＳＡＬに接続され、ゲートはトラン
ジスタ１４ａのドレインとビット線ＢＬＢに接続されて
いる。

【００１０】トランジスタ１４ｃのドレインはビット線
ＢＬＢとトランジスタ１４ｄのゲートに接続され、ソー
スはセンスアンプＳＡを作動させるための高レベル電圧
が印加される高レベル側電線路ＳＡＨに接続され、ゲー
トはトランジスタ１４ｄのドレインとビット線ＢＬに接
続されている。

【００１１】トランジスタ１４ｄのドレインはビット線
ＢＬとトランジスタ１４ｃのゲートに接続され、ソース
は高レベル側電線路ＳＡＨに接続され、ゲートはトラン
ジスタ１４ｃのドレインとビット線ＢＬＢに接続されて
いる。

【００１２】高レベル側電線路ＳＡＨ及び低レベル側電
線路ＳＡＬは、センスアンプＳＡを動作させるためのセ
ンスアンプドライバＳＡＤＲＶに接続されている。セン
スアンプドライバＳＡＤＲＶは、低レベル側電線路ＳＡ
Ｌとグランドとの間をＮＭＯＳトランジスタ１７ａによ
り接続・遮断し、高レベル側電線路ＳＡＨと電源との間
をＰＭＯＳトランジスタ１７ｂにより接続・遮断する。
トランジスタ１７ｂのゲートには、インバータ１７ｃに
より、トランジスタ１７ａに供給されるゲート電圧を反
転させた電圧が供給される。また、高レベル側電線路Ｓ
ＡＨ及び低レベル側電線路ＳＡＬには、ＭＯＳトランジ
スタ１６を介して、電源電圧Ｖccの２分の１の電圧（Ｖ
cc／２）が供給可能とされている。

【００１３】センスアンプＳＡの出力側のビット線ＢＬ
Ｂ、ＢＬは、それぞれＮＭＯＳトランジスタ１５ａ、１
５ｂを介してデータバスＢＵＳＢ、ＢＵＳに接続されて
おり、データバスＢＵＳＢ、ＢＵＳは、書き込み／読み
出し回路と接続されている。

【００１４】また、ビット線ＢＬＢ及びＢＬには、３つ
のＮＭＯＳトランジスタ１２ａ、１２ｂ、１２ｃを介し
て、電圧（Ｖcc／２）が供給可能となっている。

【００１５】次に、例えばメモリセル１３からデータ”
１”を読み出す場合について説明する。図５Ａ〜Ｄは、
その動作タイミングを示し、Ａはトランジスタ１２ａ〜
１２ｃのゲート電圧の変化を、Ｂはワード線ＷＬの電圧
の変化を、Ｃは高レベル側電線路ＳＡＨ及び低レベル側
電線路ＳＡＬの電圧の変化を、Ｄはビット線ＢＬＢ及び
ＢＬの電圧の変化を示す。

【００１６】先ず、スタンバイ状態において、トランジ
スタ１２ａ〜１２ｃのゲート電圧ＥＱが”Ｈ”レベルと
され、それらトランジスタ１２ａ〜１２ｃはＯＮとな
り、ビット線ＢＬＢ及びＢＬは、センスアンプＳＡの電
源電圧Ｖｃｃの２分の１の電圧（Ｖｃｃ／２）にプリチ
ャージされる。このとき、トランジスタ１６もＯＮとさ
れ、高レベル側電線路ＳＡＨ及び低レベル側電線路ＳＡ
Ｌも（Ｖｃｃ／２）にプリチャージされている。

【００１７】次に、ＥＱが”Ｌ”レベルとされ、トラン
ジスタ１２ａ〜１２ｃがＯＦＦとなった後、ワード線Ｗ
Ｌが”Ｈ”レベルとされる。これにより、メモリセル１
３のトランジスタ１３ａがＯＮとなり、キャパシタ１３
ｂとビット線ＢＬＢとが接続する。

【００１８】このとき、メモリセル１３がデータ”１”
を記憶している場合には、キャパシタ１３ｂが蓄積して
いた電荷がビット線ＢＬＢに放電され、ビット線ＢＬＢ
の電圧は（Ｖｃｃ／２）＋ΔＶとなる。

【００１９】そして、トランジスタ１６がＯＦＦとなっ
た後、センスアンプドライバＳＡＤＲＶが駆動され、ト
ランジスタ１７ａ及び１７ｂがＯＮとなり、高レベル側
電線路ＳＡＨに高レベル電圧Ｖｃｃ（例えば２．５Ｖ）
が、低レベル側電線路ＳＡＬに低レベル電圧ＧＮＤ（例
えば０Ｖ）が印加される。

【００２０】このとき、トランジスタ１４ａ及び１４ｂ
は、すでにプリチャージ電圧（Ｖｃｃ／２）によりＯＮ
となっているので、ビット線ＢＬＢ、ＢＬより低レベル
側電線路ＳＡＬに電流が流れる。そして、ビット線ＢＬ
Ｂの電圧（Ｖｃｃ／２）＋ΔＶの方が、ビット線ＢＬの
電圧（Ｖｃｃ／２）より高いので、ビット線ＢＬＢにゲ
ートが接続されているトランジスタ１４ｂの方が多くの
電流が流れる。よって、ビット線ＢＬは、ビット線ＢＬ
Ｂよりも速く低電圧となり、トランジスタ１４ａのゲー
トのしきい値電圧へと到達し、トランジスタ１４ａをＯ
ＦＦにする。従って、ビット線ＢＬＢの電圧は保持さ
れ、ビット線ＢＬの電圧は更に低下していく。

【００２１】その後、ビット線ＢＬの電圧がトランジス
タ１４ｃのゲートのしきい値まで低下すると、トランジ
スタ１４ｃがＯＮとなり、高レベル側電線路ＳＡＨから
ビット線ＢＬＢに電流が流れ、ビット線ＢＬＢの電圧が
高くなる。

【００２２】そして、ビット線ＢＬは低レベル側電線路
ＳＡＬと等電位となるまで、ビット線ＢＬＢは高レベル
側電線路ＳＡＨと等電位となるまで電圧は変化する。す
なわち、ビット線ＢＬはＧＮＤ（０Ｖ）に、ビット線Ｂ
ＬＢはＶｃｃ（２．５Ｖ）になる。すなわち、メモリセ
ル１３より検出される微小電圧ΔＶが、ビット線ＢＬＢ
とＢＬとの電圧差（Ｖｃｃ−ＧＮＤ）まで増幅される。

【００２３】そして、トランジスタ１５ａ、１５ｂをＯ
Ｎにして、ビット線ＢＬＢをデータバスＢＵＳＢに、ビ
ット線ＢＬをデータバスＢＵＢに接続して、読み出し回
路を経てデータがアクセスされる（読み出される）。

【００２４】なお、メモリセル１３からデータ”０”を
読み出す場合については、図５Ｅに示されるようにビッ
ト線ＢＬＢ及びＢＬの電圧は変化し、ビット線ＢＬＢは
低レベル電圧ＧＮＤに、ビット線ＢＬは高レベル電圧Ｖ
ｃｃになる。

【００２５】すなわち、ワード線ＷＬが”Ｈ”レベルな
り、メモリセル１３のキャパシタ１３ｂとビット線ＢＬ
Ｂとが接続されると、メモリセル１３がデータ”０”を
記憶している場合には、キャパシタ１３ｂが充電され、
ビット線ＢＬＢの電圧は（Ｖｃｃ／２）−ΔＶ’とな
る。

【００２６】そして、センスアンプドライバＳＡＤＲＶ
が駆動され、高レベル側電線路ＳＡＨに高レベル電圧Ｖ
ｃｃ（例えば２．５Ｖ）が、低レベル側電線路ＳＡＬに
低レベル電圧ＧＮＤ（例えば０Ｖ）が印加される。

【００２７】このとき、トランジスタ１４ａ及び１４ｂ
は、すでにプリチャージ電圧（Ｖｃｃ／２）によりＯＮ
となっているので、ビット線ＢＬＢ、ＢＬより低レベル
側電線路ＳＡＬに電流が流れる。そして、ビット線ＢＬ
の電圧（Ｖｃｃ／２）の方が、ビット線ＢＬＢの電圧
（Ｖｃｃ／２）−ΔＶ’より高いので、ビット線ＢＬに
ゲートが接続されているトランジスタ１４ａの方が多く
の電流が流れる。よって、ビット線ＢＬＢは、ビット線
ＢＬよりも速く低電圧となり、トランジスタ１４ｂのゲ
ートのしきい値電圧へと到達し、トランジスタ１４ｂを
ＯＦＦにする。従って、ビット線ＢＬの電圧は保持さ
れ、ビット線ＢＬＢの電圧は更に低下していく。

【００２８】その後、ビット線ＢＬＢの電圧がトランジ
スタ１４ｄのゲートのしきい値まで低下すると、トラン
ジスタ１４ｄがＯＮとなり、高レベル側電線路ＳＡＨか
らビット線ＢＬに電流が流れ、ビット線ＢＬの電圧が高
くなる。

【００２９】そして、ビット線ＢＬＢは低レベル側電線
路ＳＡＬと等電位となるまで、ビット線ＢＬは高レベル
側電線路ＳＡＨと等電位となるまで電圧は変化し、ビッ
ト線ＢＬＢはＧＮＤ（０Ｖ）に、ビット線ＢＬはＶｃｃ
（２．５Ｖ）になる。すなわち、データ”１”のときと
は、逆極性のビット線ＢＬＢとＢＬ間の電圧を検出する
ことによって、データ”０”を読み出す。

【００３０】

【発明が解決しようとする課題】ＤＲＡＭ製造プロセス
における微細化やメモリサイズの増加により、ビット線
の幅が狭くなったり、高密度でチップ内に張りめぐらさ
れるようになってきており、ビット線の配線抵抗の増加
や配線間容量（寄生容量）の増加を招いている。このよ
うな、ビット線の負荷が増大した場合には、センスアン
プによるビット線の電圧の増幅に時間がかかってしま
う。

【００３１】また、ビット線の負荷増大に対してセンス
アンプの駆動能力を上げた場合、充放電電流のピーク電
流が増大し、ノイズ発生の可能性が高くなり回路動作へ
の悪影響が考えられる。

【００３２】本発明は上述の問題に鑑みてなされ、駆動
能力の大きな増幅手段を用いることなくビット線の電圧
の高速な増幅を可能とした半導体記憶装置を提供するこ
とを課題とする。

【００３３】

【課題を解決するための手段】以上の課題を解決するに
あたり本発明では、ビット線を介してメモリセルと接続
され、メモリセルに記憶されている情報に応じてビット
線の電圧を所定のレベルまで増幅して読み出し回路へと
出力する増幅手段は、ビット線を遮断可能なスイッチ
と、このスイッチと読み出し回路との間のビット線に接
続される増幅器とを備え、ビット線がメモリセルと接続
されビット線にメモリセルの情報が伝送された後、スイ
ッチによりビット線を遮断し、読み出し回路に接続する
ビット線のみの電圧を、増幅器で所定のレベルまで増幅
して読み出し回路へと出力するようにしている。

【００３４】すなわち、所定レベルまで増幅すべきビッ
ト線を、読み出し回路側と接続する最小限の部分に限定
することにより、増幅器の負荷は小さくなり、高速に増
幅できる。

【００３５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。なお、従来と同じ構成部分
には同一の符号を付し、その詳細な説明は省略する。

【００３６】図１は、本発明の実施の形態による半導体
記憶装置としてのＤＲＡＭ２１の回路図を示す。

【００３７】例えば、ワード線ＷＬとビット線ＢＬＢに
よってアドレスが与えられる、ある１つのメモリセル１
３について説明する。メモリセル１３は、ワード線ＷＬ
にゲートを接続し、ビット線ＢＬＢにドレインを接続し
たＭＯＳトランジスタ１３ａと、このＭＯＳトランジス
タ１３ａのソースに接続されるキャパシタ１３ｂから成
る。

【００３８】ビット線ＢＬＢとＢＬは、それぞれＮＭＯ
Ｓトランジスタ２２ａ、２２ｂで成るスイッチによっ
て、ビット線ＢＬＢＸとＢＬＸと遮断可能に接続されて
いる。

【００３９】メモリセル１３と読み出し回路側（データ
バスＢＵＳＢ、ＢＵＳ）との間には、メモリセル１３の
データを検出して増幅する増幅手段（センスアンプＳＡ
１、ＳＡ２、スイッチ２２ａ、２２ｂ）が設けられてい
る。

【００４０】センスアンプＳＡ１はビット線ＢＬＢ及び
ＢＬに接続されている。センスアンプＳＡ１は、２つの
ＮＭＯＳトランジスタ１４ａ、１４ｂと、２つのＰＭＯ
Ｓトランジスタ１４ｃ、１４ｄから成るインバータラッ
チ回路で構成されている。

【００４１】トランジスタ１４ａのドレインはビット線
ＢＬＢとトランジスタ１４ｂのゲートに接続され、ソー
スはセンスアンプＳＡ１を作動させるための低レベル電
圧が印加される低レベル側電線路ＳＡＬ１に接続され、
ゲートはトランジスタ１４ｂのドレインとビット線ＢＬ
に接続されている。

【００４２】トランジスタ１４ｂのドレインはビット線
ＢＬとトランジスタ１４ａのゲートに接続され、ソース
は低レベル側電線路ＳＡＬ１に接続され、ゲートはトラ
ンジスタ１４ａのドレインとビット線ＢＬＢに接続され
ている。

【００４３】トランジスタ１４ｃのドレインはビット線
ＢＬＢとトランジスタ１４ｄのゲートに接続され、ソー
スはセンスアンプＳＡ１を作動させるための高レベル電
圧が印加される高レベル側電線路ＳＡＨ１に接続され、
ゲートはトランジスタ１４ｄのドレインとビット線ＢＬ
に接続されている。

【００４４】トランジスタ１４ｄのドレインはビット線
ＢＬとトランジスタ１４ｃのゲートに接続され、ソース
は高レベル側電線路ＳＡＨ１に接続され、ゲートはトラ
ンジスタ１４ｃのドレインとビット線ＢＬＢに接続され
ている。

【００４５】高レベル側電線路ＳＡＨ１及び低レベル側
電線路ＳＡＬ１は、センスアンプＳＡ１を動作させるた
めのセンスアンプドライバＳＡＤＲＶ１に接続されてい
る。センスアンプドライバＳＡＤＲＶ１は、低レベル側
電線路ＳＡＬ１とグランドとの間をＮＭＯＳトランジス
タ１７ａにより接続・遮断し、高レベル側電線路ＳＡＨ
１と電源との間をＰＭＯＳトランジスタ１７ｂにより接
続・遮断する。トランジスタ１７ｂのゲートには、イン
バータ１７ｃにより、トランジスタ１７ａに供給される
ゲート電圧を反転させた電圧が供給される。また、高レ
ベル側電線路ＳＡＨ１及び低レベル側電線路ＳＡＬ１に
は、ＭＯＳトランジスタ１６を介して、電源電圧Ｖccの
２分の１の電圧（Ｖcc／２）が供給可能とされている。

【００４６】センスアンプＳＡ１の出力側のビット線Ｂ
ＬＢ、ＢＬは、それぞれＮＭＯＳトランジスタ２２ａ、
２２ｂを介してビット線ＢＬＢＸ、ＢＬＸに接続されて
いる。

【００４７】センスアンプＳＡ２は、センスアンプＳＡ
１と同様、２つのＮＭＯＳトランジスタ１４ａ、１４ｂ
と、２つのＰＭＯＳトランジスタ１４ｃ、１４ｄから成
るインバータラッチ回路である。

【００４８】トランジスタ１４ａのドレインはビット線
ＢＬＢＸとトランジスタ１４ｂのゲートに接続され、ソ
ースはセンスアンプＳＡ２を作動させるための低レベル
電圧が印加される低レベル側電線路ＳＡＬ２に接続さ
れ、ゲートはトランジスタ１４ｂのドレインとビット線
ＢＬＸに接続されている。

【００４９】トランジスタ１４ｂのドレインはビット線
ＢＬＸとトランジスタ１４ａのゲートに接続され、ソー
スは低レベル側電線路ＳＡＬ２に接続され、ゲートはト
ランジスタ１４ａのドレインとビット線ＢＬＢＸに接続
されている。

【００５０】トランジスタ１４ｃのドレインはビット線
ＢＬＢＸとトランジスタ１４ｄのゲートに接続され、ソ
ースはセンスアンプＳＡ２を作動させるための高レベル
電圧が印加される高レベル側電線路ＳＡＨ２に接続さ
れ、ゲートはトランジスタ１４ｄのドレインとビット線
ＢＬＸに接続されている。

【００５１】トランジスタ１４ｄのドレインはビット線
ＢＬＸとトランジスタ１４ｃのゲートに接続され、ソー
スは高レベル側電線路ＳＡＨ２に接続され、ゲートはト
ランジスタ１４ｃのドレインとビット線ＢＬＢＸに接続
されている。

【００５２】高レベル側電線路ＳＡＨ２及び低レベル側
電線路ＳＡＬ２は、センスアンプＳＡ２を動作させるた
めのセンスアンプドライバＳＡＤＲＶ２に接続されてい
る。センスアンプドライバＳＡＤＲＶ２は、センスアン
プドライバＳＡＤＲＶ１と同様な構成であり、低レベル
側電線路ＳＡＬ２にＧＮＤ電圧を与え、高レベル側電線
路ＳＡＨ２と電源電圧Ｖｃｃを与える。

【００５３】センスアンプＳＡ２の出力側のビット線Ｂ
ＬＢＸ、ＢＬＸは、それぞれＮＭＯＳトランジスタ１５
ａ、１５ｂを介してデータバスＢＵＳＢ、ＢＵＳに接続
されており、データバスＢＵＳＢ、ＢＵＳは、書き込み
／読み出し回路と接続されている。

【００５４】また、ビット線ＢＬＢ、ＢＬ及びＢＬＢ
Ｘ、ＢＬＸには、３つのＮＭＯＳトランジスタ１２ａ、
１２ｂ、１２ｃを介して、プリチャージ電圧（Ｖcc／
２）が供給可能とされている。

【００５５】次に、例えばメモリセル１３からデータ”
１”を読み出す場合について説明する。図２Ａ〜Ｇは、
その動作タイミングを示し、Ａはトランジスタ１２ａ〜
１２ｃのゲート電圧の変化を、Ｂはワード線ＷＬの電圧
の変化を、Ｃは高レベル側電線路ＳＡＨ１及び低レベル
側電線路ＳＡＬ１の電圧の変化を、Ｄは高レベル側電線
路ＳＡＨ２及び低レベル側電線路ＳＡＬ２の電圧の変化
を、Ｅはトランジスタ２２ａ、２２ｂのゲート電圧の変
化を、Ｆはビット線ＢＬＢ及びＢＬの電圧の変化を、Ｇ
はビット線ＢＬＢＸ及びＢＬＸの電圧の変化を示す。

【００５６】先ず、スタンバイ状態において、トランジ
スタ１２ａ〜１２ｃのゲート電圧ＥＱが”Ｈ”レベルと
され、それらトランジスタ１２ａ〜１２ｃはＯＮとな
り、ビット線ＢＬＢ及びＢＬは、センスアンプＳＡ１、
ＳＡ２の電源電圧Ｖｃｃの２分の１の電圧（Ｖｃｃ／
２）にプリチャージされる。このとき、トランジスタ２
２ａ、２２ｂのゲート電圧Ｅは”Ｈ”レベルにあり、ビ
ット線ＢＬＢとＢＬＢＸとは接続され、ＢＬとＢＬＸと
も接続されている。よって、ビット線ＢＬＢＸとＢＬＸ
も電圧（Ｖｃｃ／２）にプリチャージされている。ま
た、トランジスタ１６もＯＮとされ、高レベル側電線路
ＳＡＨ１、２及び低レベル側電線路ＳＡＬ１、２も（Ｖ
ｃｃ／２）にプリチャージされている。

【００５７】次に、ＥＱが”Ｌ”レベルとされ、トラン
ジスタ１２ａ〜１２ｃがＯＦＦとなった後、ワード線Ｗ
Ｌが”Ｈ”レベルとされる。これにより、メモリセル１
３のトランジスタ１３ａがＯＮとなり、キャパシタ１３
ｂとビット線ＢＬＢ及びＢＬＢＸとが接続する。

【００５８】このとき、メモリセル１３がデータ”１”
を記憶している場合には、キャパシタ１３ｂが蓄積して
いた電荷がビット線ＢＬＢ及びＢＬＢＸに放電され、ビ
ット線ＢＬＢ及びＢＬＢＸの電圧は（Ｖｃｃ／２）＋Δ
Ｖとなる。

【００５９】そして、トランジスタ１６がＯＦＦとなっ
た後、センスアンプドライバＳＡＤＲＶ１、２が駆動さ
れ、トランジスタ１７ａ及び１７ｂがＯＮとなり、高レ
ベル側電線路ＳＡＨ１、２に高レベル電圧Ｖｃｃ（例え
ば２．５Ｖ）が、低レベル側電線路ＳＡＬ１、に低レベ
ル電圧ＧＮＤ（例えば０Ｖ）が印加される。

【００６０】このとき、センスアンプＳＡ１及びＳＡ２
における、トランジスタ１４ａ及び１４ｂは、すでにプ
リチャージ電圧（Ｖｃｃ／２）によりＯＮとなっている
ので、ビット線ＢＬＢ、ＢＬから低レベル側電線路ＳＡ
Ｌ１に、更にビット線ＢＬＢＸ、ＢＬＸから低レベル側
電線路ＳＡＬ２に電流が流れる。そして、ビット線ＢＬ
Ｂ、ＢＬＢＸの電圧（Ｖｃｃ／２）＋ΔＶの方が、ビッ
ト線ＢＬ、ＢＬＸの電圧（Ｖｃｃ／２）より高いので、
ビット線ＢＬＢ、ＢＬＢＸにゲートが接続されているト
ランジスタ１４ｂの方が多くの電流が流れる。よって、
ビット線ＢＬ、ＢＬＸは、ビット線ＢＬＢ、ＢＬＢＸよ
りも速く低電圧となり、トランジスタ１４ａのゲートの
しきい値電圧へと到達し、トランジスタ１４ａをＯＦＦ
にする。従って、ビット線ＢＬＢ、ＢＬＢＸの電圧は保
持され、ビット線ＢＬ、ＢＬＸの電圧は更に低下してい
く。

【００６１】その後、ビット線ＢＬ、ＢＬＸの電圧がト
ランジスタ１４ｃのゲートのしきい値まで低下すると、
トランジスタ１４ｃがＯＮとなり、高レベル側電線路Ｓ
ＡＨ１からビット線ＢＬＢに、更に高レベル側電線路Ｓ
ＡＨ２からビット線ＢＬＢＸに電流が流れ、ビット線Ｂ
ＬＢ、ＢＬＢＸの電圧が高くなる。

【００６２】そして、ビット線ＢＬＢとＢＬＢＸはＶｃ
ｃに向けて変化していき、ビット線ＢＬとＢＬＸはＧＮ
Ｄに向けて変化していく。

【００６３】次に、トランジスタ２２ａ及び２２ｂのゲ
ート電圧Ｅを”Ｌ”レベルにして、トランジスタ２２ａ
及び２２ｂをＯＦＦにする。これにより、ビット線ＢＬ
Ｂ、ＢＬとビット線ＢＬＢＸ、ＢＬＸとは遮断される。

【００６４】そして、ビット線ＢＬＢＸとＢＬＸはセン
スアンプＳＡ２により、それぞれＶｃｃ、ＧＮＤへとさ
れて、トランジスタ１５ａ、１５ｂをＯＮにして、ビッ
ト線ＢＬＢＸをデータバスＢＵＳＢに、ビット線ＢＬＸ
をデータバスＢＵＢに接続して、読み出し回路を経てデ
ータが読み出される。

【００６５】ビット線ＢＬＢ、ＢＬとビット線ＢＬＢ
Ｘ、ＢＬＸとを遮断することにより、センスアンプＳＡ
２による増幅は、ビット線ＢＬＢＸ、ＢＬＸのみが負荷
となるため、すなわち、メモリセル１３側と接続するビ
ット線ＢＬＢ、ＢＬの負荷がなくなり、読み出し回路側
へと接続するビット線ＢＬＢＸ、ＢＬＸのみを所定の電
圧へと増幅すればよいので、高速に増幅できる。

【００６６】そして、センスアンプＳＡ１によるビット
線ＢＬＢ、ＢＬの増幅信号は読み出し回路側へは出力さ
れないので高速に増幅する必要がなくなり、センスアン
プＳＡ１の駆動能力（トランジスタのサイズ）を抑える
ことができる。また、センスアンプＳＡ２によるビット
線ＢＬＢＸ、ＢＬＸの増幅は、増幅するビット線の負荷
が小さいのでセンスアンプＳＡ２の駆動能力も抑えるこ
とができる。これにより、増幅時のピーク電流の増大を
抑制でき、電源ノイズによる回路動作の低下を抑えるこ
とができる。

【００６７】なお、メモリセル１３からデータ”０”を
読み出す場合については、従来と同様、ビット線ＢＬ
Ｂ、ＢＬＢＸが低レベル電圧ＧＮＤに、ビット線ＢＬ、
ＢＬＸが高レベル電圧Ｖｃｃになる。このときも、セン
スアンプＳＡ２は、ビット線ＢＬＢ、ＢＬと遮断され負
荷の小さくなったビット線ＢＬＢＸ、ＢＬＸのみを増幅
し、データ”１”のときとは、逆極性のビット線ＢＬＢ
ＸとＢＬＸ間の電圧を検出してデータ”０”を読み出
す。

【００６８】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。

【００６９】上記実施の形態では、ビット線ＢＬＢ、Ｂ
ＬとＢＬＢＸ、ＢＬＸとを遮断するスイッチとしてはＮ
ＭＯＳトランジスタ２２ａ、２２ｂを用いたが、バイポ
ーラトランジスタを用いてもよい。

【００７０】また、増幅器としてのセンスアンプの数は
２つに限らず、これ以上でもよい。そして、スイッチに
よりメモリセル側と遮断され、読み出し回路側と接続す
るビット線に接続されるセンスアンプにより、負荷の小
さいそのビット線のみの電圧を所定レベルまで増幅して
読み出し回路へと出力するようにする。

【００７１】

【発明の効果】以上述べたように本発明の請求項１によ
れば、増幅手段の駆動能力を大きくすることなく、すな
わち増幅時のピーク電流によるノイズの発生を抑えて、
高速にビット線の電圧を増幅することができ、アクセス
タイムの高速化が実現できる。

【００７２】請求項２によれば、消費電力の小さいＭＯ
Ｓトランジスタを用いることにより、半導体記憶装置が
高密度に集積化されていても熱による誤動作や故障が起
こりにくい。

【図面の簡単な説明】

【図１】本発明の実施の形態による半導体記憶装置（Ｄ
ＲＡＭ）の回路図である。

【図２】本発明の実施の形態によるＤＲＡＭの動作タイ
ミングチャートを示し、Ａはトランジスタ１２ａ〜１２
ｃのゲート電圧の変化を、Ｂはワード線ＷＬの電圧変化
を、Ｃは高レベル側電線路ＳＡＨ１及び低レベル側電線
路ＳＡＬ１の電圧変化を、Ｄは高レベル側電線路ＳＡＨ
２及び低レベル側電線路ＳＡＬ２の電圧変化を、Ｅはト
ランジスタ（スイッチ）２２ａ、２２ｂのゲート電圧の
変化を、Ｆはメモリセルのデータ”１”を読み出すとき
のビット線ＢＬＢ及びＢＬの電圧変化を、Ｇはメモリセ
ルのデータ”１”を読み出すときのビット線ＢＬＢＸ及
びＢＬＸの電圧変化を示す。

【図３】ＤＲＡＭの構成を示すブロック図である。

【図４】従来の半導体記憶装置（ＤＲＡＭ）の回路図で
ある。

【図５】従来のＤＲＡＭの動作タイミングチャートを示
し、Ａはトランジスタ１２ａ〜１２ｃのゲート電圧の変
化を、Ｂはワード線ＷＬの電圧変化を、Ｃは高レベル側
電線路ＳＡＨ及び低レベル側電線路ＳＡＬの電圧変化
を、Ｄはメモリセルのデータ”１”を読み出すときのビ
ット線ＢＬＢ及びＢＬの電圧変化を、Ｅはメモリセルの
データ”０”を読み出すときのビット線ＢＬＢ及びＢＬ
の電圧変化を示す。

【符号の説明】

１３……メモリセル、１３ａ……ＭＯＳトランジスタ、
１３ｂ……キャパシタ、１４ａ……ＮＭＯＳトランジス
タ、１４ｂ……ＮＭＯＳトランジスタ、１４ｃ……ＰＭ
ＯＳトランジスタ、１４ｄ……ＰＭＯＳトランジスタ、
２１……ＤＲＡＭ、２２ａ……ＮＭＯＳトランジスタ
（スイッチ）、２２ｂ……ＮＭＯＳトランジスタ（スイ
ッチ）、ＢＬＢ……ビット線、ＢＬ……ビット線、ＢＬ
ＢＸ……ビット線、ＢＬＸ……ビット線、センスアンプ
……ＳＡ１、センスアンプ……ＳＡ２、高レベル側電線
路……ＳＡＨ１、高レベル側電線路……ＳＡＨ２、低レ
ベル側電線路……ＳＡＬ１、低レベル側電線路……ＳＡ
Ｌ２、ワード線……ＷＬ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ビット線を介して情報が記憶される又は
   読み出されるメモリセルと、 前記ビット線を介して前記メモリセルと接続され、前記
   メモリセルに記憶されている情報に応じて前記ビット線
   の電圧を所定のレベルまで増幅して、読み出し回路へと
   出力する増幅手段とを有する半導体記憶装置において、 前記増幅手段は、前記ビット線を遮断可能なスイッチ
   と、このスイッチと前記読み出し回路との間のビット線
   に接続される増幅器とを備え、 前記ビット線が前記メモリセルと接続され、前記ビット
   線に前記メモリセルの情報が伝送された後、前記スイッ
   チにより前記ビット線を遮断し、前記読み出し回路に接
   続するビット線のみの電圧を、前記増幅器で前記所定の
   レベルまで増幅して前記読み出し回路へと出力すること
   を特徴とする半導体記憶装置。
2. 【請求項２】 前記スイッチはＭＯＳトランジスタであ
   ることを特徴とする請求項１に記載の半導体記憶装置。