JP2001351382A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001351382A JP2001351382A JP2000172377A JP2000172377A JP2001351382A JP 2001351382 A JP2001351382 A JP 2001351382A JP 2000172377 A JP2000172377 A JP 2000172377A JP 2000172377 A JP2000172377 A JP 2000172377A JP 2001351382 A JP2001351382 A JP 2001351382A
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- transistor
- bit lines
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Abstract
(57)【要約】
【課題】 駆動能力の大きな増幅器を用いることなくビ
ット線の電圧の高速な増幅を可能とした半導体記憶装置
を提供すること。 【解決手段】 ビット線BLB、BLBX、BL、BL
Xを介してメモリセル13と接続され、メモリセル13
に記憶されている情報に応じてビット線の電圧を所定の
レベルまで増幅して読み出し回路へと出力する増幅手段
は、ビット線BLBとBLBX、BLとBLXとを遮断
可能なスイッチ22a、22bと、これらスイッチ22
a、22bと読み出し回路との間のビット線BLBX、
BLXに接続される増幅器SA2とを備え、ビット線B
LB、BLBXがメモリセル13と接続されメモリセル
13の情報が伝送された後、スイッチ22a、22bに
よりビット線BLB、BLとの接続を遮断し、読み出し
回路に接続するビット線BLBX、BLXのみの電圧
を、増幅器SA2で所定のレベルまで増幅して読み出し
回路へと出力する。
ット線の電圧の高速な増幅を可能とした半導体記憶装置
を提供すること。 【解決手段】 ビット線BLB、BLBX、BL、BL
Xを介してメモリセル13と接続され、メモリセル13
に記憶されている情報に応じてビット線の電圧を所定の
レベルまで増幅して読み出し回路へと出力する増幅手段
は、ビット線BLBとBLBX、BLとBLXとを遮断
可能なスイッチ22a、22bと、これらスイッチ22
a、22bと読み出し回路との間のビット線BLBX、
BLXに接続される増幅器SA2とを備え、ビット線B
LB、BLBXがメモリセル13と接続されメモリセル
13の情報が伝送された後、スイッチ22a、22bに
よりビット線BLB、BLとの接続を遮断し、読み出し
回路に接続するビット線BLBX、BLXのみの電圧
を、増幅器SA2で所定のレベルまで増幅して読み出し
回路へと出力する。
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、更に詳しくはメモリセルに記憶されている情報を高
速に増幅して読み出すことのできる半導体記憶装置に関
する。
し、更に詳しくはメモリセルに記憶されている情報を高
速に増幅して読み出すことのできる半導体記憶装置に関
する。
【0002】
【従来の技術】図3は、半導体記憶装置としてDRAM
(Dynamic Random Access Memory)の構成を示すブロッ
ク図である。DRAMにおいて、1ビット分の”0”ま
たは”1”を記憶する最小単位の電子回路はメモリセル
と呼ばれ、図において中央のメモリセルアレイ4には、
そのメモリセルが縦横に行と列を成して多数並んでい
る。また、多数のメモリセルの中から目的とするメモリ
セルを指定するために、縦方向に各メモリセルを結ぶワ
ード線、横方向に結ぶビット線が張られ、ワード線の番
号とビット線の番号とで各メモリセルはアドレスが与え
られている。そして、目的とするアドレスによって、そ
れぞれ線が選ばれ、ワード線、ビット線の両方に選ばれ
たメモリセルとデータ(情報)のやりとりが行われる。
ここで、ワード線の選択は、コントロール回路1よりア
ドレス信号を受けてXデコーダ3が行い、ビット線の選
択は、コントロール回路1よりアドレス信号を受けてY
デコーダ2が行う。
(Dynamic Random Access Memory)の構成を示すブロッ
ク図である。DRAMにおいて、1ビット分の”0”ま
たは”1”を記憶する最小単位の電子回路はメモリセル
と呼ばれ、図において中央のメモリセルアレイ4には、
そのメモリセルが縦横に行と列を成して多数並んでい
る。また、多数のメモリセルの中から目的とするメモリ
セルを指定するために、縦方向に各メモリセルを結ぶワ
ード線、横方向に結ぶビット線が張られ、ワード線の番
号とビット線の番号とで各メモリセルはアドレスが与え
られている。そして、目的とするアドレスによって、そ
れぞれ線が選ばれ、ワード線、ビット線の両方に選ばれ
たメモリセルとデータ(情報)のやりとりが行われる。
ここで、ワード線の選択は、コントロール回路1よりア
ドレス信号を受けてXデコーダ3が行い、ビット線の選
択は、コントロール回路1よりアドレス信号を受けてY
デコーダ2が行う。
【0003】例えば、2番目を指定する信号がXデコー
ダ3に入ると、Xデコーダ3は2番目のワード線のみを
選択して電圧を与える。すると、2番目のワード線に接
続されている全てのメモリセルがそれぞれ対応するビッ
ト線に接続される。そこへ、3番目を指定する信号がY
デコーダ2に入ると、Yデコーダ2は3番目のビット線
のみを選択して、情報(データ)の入力(書き込み)回
路に9つなぐ。従って、入力回路9は2番目のワード線
と3番目のビット線に接続されているメモリセルと接続
され、入力回路9から、例えば、高電圧のデータ”1”
が書き込み信号として入ると、そのメモリセルにデー
タ”1”が記憶される。
ダ3に入ると、Xデコーダ3は2番目のワード線のみを
選択して電圧を与える。すると、2番目のワード線に接
続されている全てのメモリセルがそれぞれ対応するビッ
ト線に接続される。そこへ、3番目を指定する信号がY
デコーダ2に入ると、Yデコーダ2は3番目のビット線
のみを選択して、情報(データ)の入力(書き込み)回
路に9つなぐ。従って、入力回路9は2番目のワード線
と3番目のビット線に接続されているメモリセルと接続
され、入力回路9から、例えば、高電圧のデータ”1”
が書き込み信号として入ると、そのメモリセルにデー
タ”1”が記憶される。
【0004】メモリセルのデータを読み出すときも同様
に、Xデコーダ3がまず2番目のワード線を選択し、2
番目のワード線に接続されている全てのメモリセルがそ
れぞれ対応するビット線に接続される。そこで、Yデコ
ーダ2が3番目のビット線のみを選択して出力(読み出
し)回路10につなげてやれば、2番目のワード線と3
番目のビット線に接続されているメモリセルのデータが
外部に取り出される。なお、取り出される信号は微小で
あるので、センスアンプ8で増幅してから出力回路10
に出力される。
に、Xデコーダ3がまず2番目のワード線を選択し、2
番目のワード線に接続されている全てのメモリセルがそ
れぞれ対応するビット線に接続される。そこで、Yデコ
ーダ2が3番目のビット線のみを選択して出力(読み出
し)回路10につなげてやれば、2番目のワード線と3
番目のビット線に接続されているメモリセルのデータが
外部に取り出される。なお、取り出される信号は微小で
あるので、センスアンプ8で増幅してから出力回路10
に出力される。
【0005】図4は従来のDRAM11の回路図を示
す。
す。
【0006】ある1つのメモリセル13について考える
と、メモリセル13は、ワード線WLにゲートを接続
し、ビット線BLBにドレインを接続したMOSトラン
ジスタ13aと、このMOSトランジスタ13aのソー
スに接続されるキャパシタ13bから成る。
と、メモリセル13は、ワード線WLにゲートを接続
し、ビット線BLBにドレインを接続したMOSトラン
ジスタ13aと、このMOSトランジスタ13aのソー
スに接続されるキャパシタ13bから成る。
【0007】ビット線BLB及びBLには、センスアン
プSAが接続されている。センスアンプSAは、2つの
NMOSトランジスタ14a、14bと、2つのPMO
Sトランジスタ14c、14dから成るインバータラッ
チ回路で構成されている。
プSAが接続されている。センスアンプSAは、2つの
NMOSトランジスタ14a、14bと、2つのPMO
Sトランジスタ14c、14dから成るインバータラッ
チ回路で構成されている。
【0008】トランジスタ14aのドレインはビット線
BLBとトランジスタ14bのゲートに接続され、ソー
スはセンスアンプSAを作動させるための低レベル電圧
が印加される低レベル側電線路SALに接続され、ゲー
トはトランジスタ14bのドレインとビット線BLに接
続されている。
BLBとトランジスタ14bのゲートに接続され、ソー
スはセンスアンプSAを作動させるための低レベル電圧
が印加される低レベル側電線路SALに接続され、ゲー
トはトランジスタ14bのドレインとビット線BLに接
続されている。
【0009】トランジスタ14bのドレインはビット線
BLとトランジスタ14aのゲートに接続され、ソース
は低レベル側電線路SALに接続され、ゲートはトラン
ジスタ14aのドレインとビット線BLBに接続されて
いる。
BLとトランジスタ14aのゲートに接続され、ソース
は低レベル側電線路SALに接続され、ゲートはトラン
ジスタ14aのドレインとビット線BLBに接続されて
いる。
【0010】トランジスタ14cのドレインはビット線
BLBとトランジスタ14dのゲートに接続され、ソー
スはセンスアンプSAを作動させるための高レベル電圧
が印加される高レベル側電線路SAHに接続され、ゲー
トはトランジスタ14dのドレインとビット線BLに接
続されている。
BLBとトランジスタ14dのゲートに接続され、ソー
スはセンスアンプSAを作動させるための高レベル電圧
が印加される高レベル側電線路SAHに接続され、ゲー
トはトランジスタ14dのドレインとビット線BLに接
続されている。
【0011】トランジスタ14dのドレインはビット線
BLとトランジスタ14cのゲートに接続され、ソース
は高レベル側電線路SAHに接続され、ゲートはトラン
ジスタ14cのドレインとビット線BLBに接続されて
いる。
BLとトランジスタ14cのゲートに接続され、ソース
は高レベル側電線路SAHに接続され、ゲートはトラン
ジスタ14cのドレインとビット線BLBに接続されて
いる。
【0012】高レベル側電線路SAH及び低レベル側電
線路SALは、センスアンプSAを動作させるためのセ
ンスアンプドライバSADRVに接続されている。セン
スアンプドライバSADRVは、低レベル側電線路SA
Lとグランドとの間をNMOSトランジスタ17aによ
り接続・遮断し、高レベル側電線路SAHと電源との間
をPMOSトランジスタ17bにより接続・遮断する。
トランジスタ17bのゲートには、インバータ17cに
より、トランジスタ17aに供給されるゲート電圧を反
転させた電圧が供給される。また、高レベル側電線路S
AH及び低レベル側電線路SALには、MOSトランジ
スタ16を介して、電源電圧Vccの2分の1の電圧(V
cc/2)が供給可能とされている。
線路SALは、センスアンプSAを動作させるためのセ
ンスアンプドライバSADRVに接続されている。セン
スアンプドライバSADRVは、低レベル側電線路SA
Lとグランドとの間をNMOSトランジスタ17aによ
り接続・遮断し、高レベル側電線路SAHと電源との間
をPMOSトランジスタ17bにより接続・遮断する。
トランジスタ17bのゲートには、インバータ17cに
より、トランジスタ17aに供給されるゲート電圧を反
転させた電圧が供給される。また、高レベル側電線路S
AH及び低レベル側電線路SALには、MOSトランジ
スタ16を介して、電源電圧Vccの2分の1の電圧(V
cc/2)が供給可能とされている。
【0013】センスアンプSAの出力側のビット線BL
B、BLは、それぞれNMOSトランジスタ15a、1
5bを介してデータバスBUSB、BUSに接続されて
おり、データバスBUSB、BUSは、書き込み/読み
出し回路と接続されている。
B、BLは、それぞれNMOSトランジスタ15a、1
5bを介してデータバスBUSB、BUSに接続されて
おり、データバスBUSB、BUSは、書き込み/読み
出し回路と接続されている。
【0014】また、ビット線BLB及びBLには、3つ
のNMOSトランジスタ12a、12b、12cを介し
て、電圧(Vcc/2)が供給可能となっている。
のNMOSトランジスタ12a、12b、12cを介し
て、電圧(Vcc/2)が供給可能となっている。
【0015】次に、例えばメモリセル13からデータ”
1”を読み出す場合について説明する。図5A〜Dは、
その動作タイミングを示し、Aはトランジスタ12a〜
12cのゲート電圧の変化を、Bはワード線WLの電圧
の変化を、Cは高レベル側電線路SAH及び低レベル側
電線路SALの電圧の変化を、Dはビット線BLB及び
BLの電圧の変化を示す。
1”を読み出す場合について説明する。図5A〜Dは、
その動作タイミングを示し、Aはトランジスタ12a〜
12cのゲート電圧の変化を、Bはワード線WLの電圧
の変化を、Cは高レベル側電線路SAH及び低レベル側
電線路SALの電圧の変化を、Dはビット線BLB及び
BLの電圧の変化を示す。
【0016】先ず、スタンバイ状態において、トランジ
スタ12a〜12cのゲート電圧EQが”H”レベルと
され、それらトランジスタ12a〜12cはONとな
り、ビット線BLB及びBLは、センスアンプSAの電
源電圧Vccの2分の1の電圧(Vcc/2)にプリチ
ャージされる。このとき、トランジスタ16もONとさ
れ、高レベル側電線路SAH及び低レベル側電線路SA
Lも(Vcc/2)にプリチャージされている。
スタ12a〜12cのゲート電圧EQが”H”レベルと
され、それらトランジスタ12a〜12cはONとな
り、ビット線BLB及びBLは、センスアンプSAの電
源電圧Vccの2分の1の電圧(Vcc/2)にプリチ
ャージされる。このとき、トランジスタ16もONとさ
れ、高レベル側電線路SAH及び低レベル側電線路SA
Lも(Vcc/2)にプリチャージされている。
【0017】次に、EQが”L”レベルとされ、トラン
ジスタ12a〜12cがOFFとなった後、ワード線W
Lが”H”レベルとされる。これにより、メモリセル1
3のトランジスタ13aがONとなり、キャパシタ13
bとビット線BLBとが接続する。
ジスタ12a〜12cがOFFとなった後、ワード線W
Lが”H”レベルとされる。これにより、メモリセル1
3のトランジスタ13aがONとなり、キャパシタ13
bとビット線BLBとが接続する。
【0018】このとき、メモリセル13がデータ”1”
を記憶している場合には、キャパシタ13bが蓄積して
いた電荷がビット線BLBに放電され、ビット線BLB
の電圧は(Vcc/2)+ΔVとなる。
を記憶している場合には、キャパシタ13bが蓄積して
いた電荷がビット線BLBに放電され、ビット線BLB
の電圧は(Vcc/2)+ΔVとなる。
【0019】そして、トランジスタ16がOFFとなっ
た後、センスアンプドライバSADRVが駆動され、ト
ランジスタ17a及び17bがONとなり、高レベル側
電線路SAHに高レベル電圧Vcc(例えば2.5V)
が、低レベル側電線路SALに低レベル電圧GND(例
えば0V)が印加される。
た後、センスアンプドライバSADRVが駆動され、ト
ランジスタ17a及び17bがONとなり、高レベル側
電線路SAHに高レベル電圧Vcc(例えば2.5V)
が、低レベル側電線路SALに低レベル電圧GND(例
えば0V)が印加される。
【0020】このとき、トランジスタ14a及び14b
は、すでにプリチャージ電圧(Vcc/2)によりON
となっているので、ビット線BLB、BLより低レベル
側電線路SALに電流が流れる。そして、ビット線BL
Bの電圧(Vcc/2)+ΔVの方が、ビット線BLの
電圧(Vcc/2)より高いので、ビット線BLBにゲ
ートが接続されているトランジスタ14bの方が多くの
電流が流れる。よって、ビット線BLは、ビット線BL
Bよりも速く低電圧となり、トランジスタ14aのゲー
トのしきい値電圧へと到達し、トランジスタ14aをO
FFにする。従って、ビット線BLBの電圧は保持さ
れ、ビット線BLの電圧は更に低下していく。
は、すでにプリチャージ電圧(Vcc/2)によりON
となっているので、ビット線BLB、BLより低レベル
側電線路SALに電流が流れる。そして、ビット線BL
Bの電圧(Vcc/2)+ΔVの方が、ビット線BLの
電圧(Vcc/2)より高いので、ビット線BLBにゲ
ートが接続されているトランジスタ14bの方が多くの
電流が流れる。よって、ビット線BLは、ビット線BL
Bよりも速く低電圧となり、トランジスタ14aのゲー
トのしきい値電圧へと到達し、トランジスタ14aをO
FFにする。従って、ビット線BLBの電圧は保持さ
れ、ビット線BLの電圧は更に低下していく。
【0021】その後、ビット線BLの電圧がトランジス
タ14cのゲートのしきい値まで低下すると、トランジ
スタ14cがONとなり、高レベル側電線路SAHから
ビット線BLBに電流が流れ、ビット線BLBの電圧が
高くなる。
タ14cのゲートのしきい値まで低下すると、トランジ
スタ14cがONとなり、高レベル側電線路SAHから
ビット線BLBに電流が流れ、ビット線BLBの電圧が
高くなる。
【0022】そして、ビット線BLは低レベル側電線路
SALと等電位となるまで、ビット線BLBは高レベル
側電線路SAHと等電位となるまで電圧は変化する。す
なわち、ビット線BLはGND(0V)に、ビット線B
LBはVcc(2.5V)になる。すなわち、メモリセ
ル13より検出される微小電圧ΔVが、ビット線BLB
とBLとの電圧差(Vcc−GND)まで増幅される。
SALと等電位となるまで、ビット線BLBは高レベル
側電線路SAHと等電位となるまで電圧は変化する。す
なわち、ビット線BLはGND(0V)に、ビット線B
LBはVcc(2.5V)になる。すなわち、メモリセ
ル13より検出される微小電圧ΔVが、ビット線BLB
とBLとの電圧差(Vcc−GND)まで増幅される。
【0023】そして、トランジスタ15a、15bをO
Nにして、ビット線BLBをデータバスBUSBに、ビ
ット線BLをデータバスBUBに接続して、読み出し回
路を経てデータがアクセスされる(読み出される)。
Nにして、ビット線BLBをデータバスBUSBに、ビ
ット線BLをデータバスBUBに接続して、読み出し回
路を経てデータがアクセスされる(読み出される)。
【0024】なお、メモリセル13からデータ”0”を
読み出す場合については、図5Eに示されるようにビッ
ト線BLB及びBLの電圧は変化し、ビット線BLBは
低レベル電圧GNDに、ビット線BLは高レベル電圧V
ccになる。
読み出す場合については、図5Eに示されるようにビッ
ト線BLB及びBLの電圧は変化し、ビット線BLBは
低レベル電圧GNDに、ビット線BLは高レベル電圧V
ccになる。
【0025】すなわち、ワード線WLが”H”レベルな
り、メモリセル13のキャパシタ13bとビット線BL
Bとが接続されると、メモリセル13がデータ”0”を
記憶している場合には、キャパシタ13bが充電され、
ビット線BLBの電圧は(Vcc/2)−ΔV’とな
る。
り、メモリセル13のキャパシタ13bとビット線BL
Bとが接続されると、メモリセル13がデータ”0”を
記憶している場合には、キャパシタ13bが充電され、
ビット線BLBの電圧は(Vcc/2)−ΔV’とな
る。
【0026】そして、センスアンプドライバSADRV
が駆動され、高レベル側電線路SAHに高レベル電圧V
cc(例えば2.5V)が、低レベル側電線路SALに
低レベル電圧GND(例えば0V)が印加される。
が駆動され、高レベル側電線路SAHに高レベル電圧V
cc(例えば2.5V)が、低レベル側電線路SALに
低レベル電圧GND(例えば0V)が印加される。
【0027】このとき、トランジスタ14a及び14b
は、すでにプリチャージ電圧(Vcc/2)によりON
となっているので、ビット線BLB、BLより低レベル
側電線路SALに電流が流れる。そして、ビット線BL
の電圧(Vcc/2)の方が、ビット線BLBの電圧
(Vcc/2)−ΔV’より高いので、ビット線BLに
ゲートが接続されているトランジスタ14aの方が多く
の電流が流れる。よって、ビット線BLBは、ビット線
BLよりも速く低電圧となり、トランジスタ14bのゲ
ートのしきい値電圧へと到達し、トランジスタ14bを
OFFにする。従って、ビット線BLの電圧は保持さ
れ、ビット線BLBの電圧は更に低下していく。
は、すでにプリチャージ電圧(Vcc/2)によりON
となっているので、ビット線BLB、BLより低レベル
側電線路SALに電流が流れる。そして、ビット線BL
の電圧(Vcc/2)の方が、ビット線BLBの電圧
(Vcc/2)−ΔV’より高いので、ビット線BLに
ゲートが接続されているトランジスタ14aの方が多く
の電流が流れる。よって、ビット線BLBは、ビット線
BLよりも速く低電圧となり、トランジスタ14bのゲ
ートのしきい値電圧へと到達し、トランジスタ14bを
OFFにする。従って、ビット線BLの電圧は保持さ
れ、ビット線BLBの電圧は更に低下していく。
【0028】その後、ビット線BLBの電圧がトランジ
スタ14dのゲートのしきい値まで低下すると、トラン
ジスタ14dがONとなり、高レベル側電線路SAHか
らビット線BLに電流が流れ、ビット線BLの電圧が高
くなる。
スタ14dのゲートのしきい値まで低下すると、トラン
ジスタ14dがONとなり、高レベル側電線路SAHか
らビット線BLに電流が流れ、ビット線BLの電圧が高
くなる。
【0029】そして、ビット線BLBは低レベル側電線
路SALと等電位となるまで、ビット線BLは高レベル
側電線路SAHと等電位となるまで電圧は変化し、ビッ
ト線BLBはGND(0V)に、ビット線BLはVcc
(2.5V)になる。すなわち、データ”1”のときと
は、逆極性のビット線BLBとBL間の電圧を検出する
ことによって、データ”0”を読み出す。
路SALと等電位となるまで、ビット線BLは高レベル
側電線路SAHと等電位となるまで電圧は変化し、ビッ
ト線BLBはGND(0V)に、ビット線BLはVcc
(2.5V)になる。すなわち、データ”1”のときと
は、逆極性のビット線BLBとBL間の電圧を検出する
ことによって、データ”0”を読み出す。
【0030】
【発明が解決しようとする課題】DRAM製造プロセス
における微細化やメモリサイズの増加により、ビット線
の幅が狭くなったり、高密度でチップ内に張りめぐらさ
れるようになってきており、ビット線の配線抵抗の増加
や配線間容量(寄生容量)の増加を招いている。このよ
うな、ビット線の負荷が増大した場合には、センスアン
プによるビット線の電圧の増幅に時間がかかってしま
う。
における微細化やメモリサイズの増加により、ビット線
の幅が狭くなったり、高密度でチップ内に張りめぐらさ
れるようになってきており、ビット線の配線抵抗の増加
や配線間容量(寄生容量)の増加を招いている。このよ
うな、ビット線の負荷が増大した場合には、センスアン
プによるビット線の電圧の増幅に時間がかかってしま
う。
【0031】また、ビット線の負荷増大に対してセンス
アンプの駆動能力を上げた場合、充放電電流のピーク電
流が増大し、ノイズ発生の可能性が高くなり回路動作へ
の悪影響が考えられる。
アンプの駆動能力を上げた場合、充放電電流のピーク電
流が増大し、ノイズ発生の可能性が高くなり回路動作へ
の悪影響が考えられる。
【0032】本発明は上述の問題に鑑みてなされ、駆動
能力の大きな増幅手段を用いることなくビット線の電圧
の高速な増幅を可能とした半導体記憶装置を提供するこ
とを課題とする。
能力の大きな増幅手段を用いることなくビット線の電圧
の高速な増幅を可能とした半導体記憶装置を提供するこ
とを課題とする。
【0033】
【課題を解決するための手段】以上の課題を解決するに
あたり本発明では、ビット線を介してメモリセルと接続
され、メモリセルに記憶されている情報に応じてビット
線の電圧を所定のレベルまで増幅して読み出し回路へと
出力する増幅手段は、ビット線を遮断可能なスイッチ
と、このスイッチと読み出し回路との間のビット線に接
続される増幅器とを備え、ビット線がメモリセルと接続
されビット線にメモリセルの情報が伝送された後、スイ
ッチによりビット線を遮断し、読み出し回路に接続する
ビット線のみの電圧を、増幅器で所定のレベルまで増幅
して読み出し回路へと出力するようにしている。
あたり本発明では、ビット線を介してメモリセルと接続
され、メモリセルに記憶されている情報に応じてビット
線の電圧を所定のレベルまで増幅して読み出し回路へと
出力する増幅手段は、ビット線を遮断可能なスイッチ
と、このスイッチと読み出し回路との間のビット線に接
続される増幅器とを備え、ビット線がメモリセルと接続
されビット線にメモリセルの情報が伝送された後、スイ
ッチによりビット線を遮断し、読み出し回路に接続する
ビット線のみの電圧を、増幅器で所定のレベルまで増幅
して読み出し回路へと出力するようにしている。
【0034】すなわち、所定レベルまで増幅すべきビッ
ト線を、読み出し回路側と接続する最小限の部分に限定
することにより、増幅器の負荷は小さくなり、高速に増
幅できる。
ト線を、読み出し回路側と接続する最小限の部分に限定
することにより、増幅器の負荷は小さくなり、高速に増
幅できる。
【0035】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。なお、従来と同じ構成部分
には同一の符号を付し、その詳細な説明は省略する。
て図面を参照して説明する。なお、従来と同じ構成部分
には同一の符号を付し、その詳細な説明は省略する。
【0036】図1は、本発明の実施の形態による半導体
記憶装置としてのDRAM21の回路図を示す。
記憶装置としてのDRAM21の回路図を示す。
【0037】例えば、ワード線WLとビット線BLBに
よってアドレスが与えられる、ある1つのメモリセル1
3について説明する。メモリセル13は、ワード線WL
にゲートを接続し、ビット線BLBにドレインを接続し
たMOSトランジスタ13aと、このMOSトランジス
タ13aのソースに接続されるキャパシタ13bから成
る。
よってアドレスが与えられる、ある1つのメモリセル1
3について説明する。メモリセル13は、ワード線WL
にゲートを接続し、ビット線BLBにドレインを接続し
たMOSトランジスタ13aと、このMOSトランジス
タ13aのソースに接続されるキャパシタ13bから成
る。
【0038】ビット線BLBとBLは、それぞれNMO
Sトランジスタ22a、22bで成るスイッチによっ
て、ビット線BLBXとBLXと遮断可能に接続されて
いる。
Sトランジスタ22a、22bで成るスイッチによっ
て、ビット線BLBXとBLXと遮断可能に接続されて
いる。
【0039】メモリセル13と読み出し回路側(データ
バスBUSB、BUS)との間には、メモリセル13の
データを検出して増幅する増幅手段(センスアンプSA
1、SA2、スイッチ22a、22b)が設けられてい
る。
バスBUSB、BUS)との間には、メモリセル13の
データを検出して増幅する増幅手段(センスアンプSA
1、SA2、スイッチ22a、22b)が設けられてい
る。
【0040】センスアンプSA1はビット線BLB及び
BLに接続されている。センスアンプSA1は、2つの
NMOSトランジスタ14a、14bと、2つのPMO
Sトランジスタ14c、14dから成るインバータラッ
チ回路で構成されている。
BLに接続されている。センスアンプSA1は、2つの
NMOSトランジスタ14a、14bと、2つのPMO
Sトランジスタ14c、14dから成るインバータラッ
チ回路で構成されている。
【0041】トランジスタ14aのドレインはビット線
BLBとトランジスタ14bのゲートに接続され、ソー
スはセンスアンプSA1を作動させるための低レベル電
圧が印加される低レベル側電線路SAL1に接続され、
ゲートはトランジスタ14bのドレインとビット線BL
に接続されている。
BLBとトランジスタ14bのゲートに接続され、ソー
スはセンスアンプSA1を作動させるための低レベル電
圧が印加される低レベル側電線路SAL1に接続され、
ゲートはトランジスタ14bのドレインとビット線BL
に接続されている。
【0042】トランジスタ14bのドレインはビット線
BLとトランジスタ14aのゲートに接続され、ソース
は低レベル側電線路SAL1に接続され、ゲートはトラ
ンジスタ14aのドレインとビット線BLBに接続され
ている。
BLとトランジスタ14aのゲートに接続され、ソース
は低レベル側電線路SAL1に接続され、ゲートはトラ
ンジスタ14aのドレインとビット線BLBに接続され
ている。
【0043】トランジスタ14cのドレインはビット線
BLBとトランジスタ14dのゲートに接続され、ソー
スはセンスアンプSA1を作動させるための高レベル電
圧が印加される高レベル側電線路SAH1に接続され、
ゲートはトランジスタ14dのドレインとビット線BL
に接続されている。
BLBとトランジスタ14dのゲートに接続され、ソー
スはセンスアンプSA1を作動させるための高レベル電
圧が印加される高レベル側電線路SAH1に接続され、
ゲートはトランジスタ14dのドレインとビット線BL
に接続されている。
【0044】トランジスタ14dのドレインはビット線
BLとトランジスタ14cのゲートに接続され、ソース
は高レベル側電線路SAH1に接続され、ゲートはトラ
ンジスタ14cのドレインとビット線BLBに接続され
ている。
BLとトランジスタ14cのゲートに接続され、ソース
は高レベル側電線路SAH1に接続され、ゲートはトラ
ンジスタ14cのドレインとビット線BLBに接続され
ている。
【0045】高レベル側電線路SAH1及び低レベル側
電線路SAL1は、センスアンプSA1を動作させるた
めのセンスアンプドライバSADRV1に接続されてい
る。センスアンプドライバSADRV1は、低レベル側
電線路SAL1とグランドとの間をNMOSトランジス
タ17aにより接続・遮断し、高レベル側電線路SAH
1と電源との間をPMOSトランジスタ17bにより接
続・遮断する。トランジスタ17bのゲートには、イン
バータ17cにより、トランジスタ17aに供給される
ゲート電圧を反転させた電圧が供給される。また、高レ
ベル側電線路SAH1及び低レベル側電線路SAL1に
は、MOSトランジスタ16を介して、電源電圧Vccの
2分の1の電圧(Vcc/2)が供給可能とされている。
電線路SAL1は、センスアンプSA1を動作させるた
めのセンスアンプドライバSADRV1に接続されてい
る。センスアンプドライバSADRV1は、低レベル側
電線路SAL1とグランドとの間をNMOSトランジス
タ17aにより接続・遮断し、高レベル側電線路SAH
1と電源との間をPMOSトランジスタ17bにより接
続・遮断する。トランジスタ17bのゲートには、イン
バータ17cにより、トランジスタ17aに供給される
ゲート電圧を反転させた電圧が供給される。また、高レ
ベル側電線路SAH1及び低レベル側電線路SAL1に
は、MOSトランジスタ16を介して、電源電圧Vccの
2分の1の電圧(Vcc/2)が供給可能とされている。
【0046】センスアンプSA1の出力側のビット線B
LB、BLは、それぞれNMOSトランジスタ22a、
22bを介してビット線BLBX、BLXに接続されて
いる。
LB、BLは、それぞれNMOSトランジスタ22a、
22bを介してビット線BLBX、BLXに接続されて
いる。
【0047】センスアンプSA2は、センスアンプSA
1と同様、2つのNMOSトランジスタ14a、14b
と、2つのPMOSトランジスタ14c、14dから成
るインバータラッチ回路である。
1と同様、2つのNMOSトランジスタ14a、14b
と、2つのPMOSトランジスタ14c、14dから成
るインバータラッチ回路である。
【0048】トランジスタ14aのドレインはビット線
BLBXとトランジスタ14bのゲートに接続され、ソ
ースはセンスアンプSA2を作動させるための低レベル
電圧が印加される低レベル側電線路SAL2に接続さ
れ、ゲートはトランジスタ14bのドレインとビット線
BLXに接続されている。
BLBXとトランジスタ14bのゲートに接続され、ソ
ースはセンスアンプSA2を作動させるための低レベル
電圧が印加される低レベル側電線路SAL2に接続さ
れ、ゲートはトランジスタ14bのドレインとビット線
BLXに接続されている。
【0049】トランジスタ14bのドレインはビット線
BLXとトランジスタ14aのゲートに接続され、ソー
スは低レベル側電線路SAL2に接続され、ゲートはト
ランジスタ14aのドレインとビット線BLBXに接続
されている。
BLXとトランジスタ14aのゲートに接続され、ソー
スは低レベル側電線路SAL2に接続され、ゲートはト
ランジスタ14aのドレインとビット線BLBXに接続
されている。
【0050】トランジスタ14cのドレインはビット線
BLBXとトランジスタ14dのゲートに接続され、ソ
ースはセンスアンプSA2を作動させるための高レベル
電圧が印加される高レベル側電線路SAH2に接続さ
れ、ゲートはトランジスタ14dのドレインとビット線
BLXに接続されている。
BLBXとトランジスタ14dのゲートに接続され、ソ
ースはセンスアンプSA2を作動させるための高レベル
電圧が印加される高レベル側電線路SAH2に接続さ
れ、ゲートはトランジスタ14dのドレインとビット線
BLXに接続されている。
【0051】トランジスタ14dのドレインはビット線
BLXとトランジスタ14cのゲートに接続され、ソー
スは高レベル側電線路SAH2に接続され、ゲートはト
ランジスタ14cのドレインとビット線BLBXに接続
されている。
BLXとトランジスタ14cのゲートに接続され、ソー
スは高レベル側電線路SAH2に接続され、ゲートはト
ランジスタ14cのドレインとビット線BLBXに接続
されている。
【0052】高レベル側電線路SAH2及び低レベル側
電線路SAL2は、センスアンプSA2を動作させるた
めのセンスアンプドライバSADRV2に接続されてい
る。センスアンプドライバSADRV2は、センスアン
プドライバSADRV1と同様な構成であり、低レベル
側電線路SAL2にGND電圧を与え、高レベル側電線
路SAH2と電源電圧Vccを与える。
電線路SAL2は、センスアンプSA2を動作させるた
めのセンスアンプドライバSADRV2に接続されてい
る。センスアンプドライバSADRV2は、センスアン
プドライバSADRV1と同様な構成であり、低レベル
側電線路SAL2にGND電圧を与え、高レベル側電線
路SAH2と電源電圧Vccを与える。
【0053】センスアンプSA2の出力側のビット線B
LBX、BLXは、それぞれNMOSトランジスタ15
a、15bを介してデータバスBUSB、BUSに接続
されており、データバスBUSB、BUSは、書き込み
/読み出し回路と接続されている。
LBX、BLXは、それぞれNMOSトランジスタ15
a、15bを介してデータバスBUSB、BUSに接続
されており、データバスBUSB、BUSは、書き込み
/読み出し回路と接続されている。
【0054】また、ビット線BLB、BL及びBLB
X、BLXには、3つのNMOSトランジスタ12a、
12b、12cを介して、プリチャージ電圧(Vcc/
2)が供給可能とされている。
X、BLXには、3つのNMOSトランジスタ12a、
12b、12cを介して、プリチャージ電圧(Vcc/
2)が供給可能とされている。
【0055】次に、例えばメモリセル13からデータ”
1”を読み出す場合について説明する。図2A〜Gは、
その動作タイミングを示し、Aはトランジスタ12a〜
12cのゲート電圧の変化を、Bはワード線WLの電圧
の変化を、Cは高レベル側電線路SAH1及び低レベル
側電線路SAL1の電圧の変化を、Dは高レベル側電線
路SAH2及び低レベル側電線路SAL2の電圧の変化
を、Eはトランジスタ22a、22bのゲート電圧の変
化を、Fはビット線BLB及びBLの電圧の変化を、G
はビット線BLBX及びBLXの電圧の変化を示す。
1”を読み出す場合について説明する。図2A〜Gは、
その動作タイミングを示し、Aはトランジスタ12a〜
12cのゲート電圧の変化を、Bはワード線WLの電圧
の変化を、Cは高レベル側電線路SAH1及び低レベル
側電線路SAL1の電圧の変化を、Dは高レベル側電線
路SAH2及び低レベル側電線路SAL2の電圧の変化
を、Eはトランジスタ22a、22bのゲート電圧の変
化を、Fはビット線BLB及びBLの電圧の変化を、G
はビット線BLBX及びBLXの電圧の変化を示す。
【0056】先ず、スタンバイ状態において、トランジ
スタ12a〜12cのゲート電圧EQが”H”レベルと
され、それらトランジスタ12a〜12cはONとな
り、ビット線BLB及びBLは、センスアンプSA1、
SA2の電源電圧Vccの2分の1の電圧(Vcc/
2)にプリチャージされる。このとき、トランジスタ2
2a、22bのゲート電圧Eは”H”レベルにあり、ビ
ット線BLBとBLBXとは接続され、BLとBLXと
も接続されている。よって、ビット線BLBXとBLX
も電圧(Vcc/2)にプリチャージされている。ま
た、トランジスタ16もONとされ、高レベル側電線路
SAH1、2及び低レベル側電線路SAL1、2も(V
cc/2)にプリチャージされている。
スタ12a〜12cのゲート電圧EQが”H”レベルと
され、それらトランジスタ12a〜12cはONとな
り、ビット線BLB及びBLは、センスアンプSA1、
SA2の電源電圧Vccの2分の1の電圧(Vcc/
2)にプリチャージされる。このとき、トランジスタ2
2a、22bのゲート電圧Eは”H”レベルにあり、ビ
ット線BLBとBLBXとは接続され、BLとBLXと
も接続されている。よって、ビット線BLBXとBLX
も電圧(Vcc/2)にプリチャージされている。ま
た、トランジスタ16もONとされ、高レベル側電線路
SAH1、2及び低レベル側電線路SAL1、2も(V
cc/2)にプリチャージされている。
【0057】次に、EQが”L”レベルとされ、トラン
ジスタ12a〜12cがOFFとなった後、ワード線W
Lが”H”レベルとされる。これにより、メモリセル1
3のトランジスタ13aがONとなり、キャパシタ13
bとビット線BLB及びBLBXとが接続する。
ジスタ12a〜12cがOFFとなった後、ワード線W
Lが”H”レベルとされる。これにより、メモリセル1
3のトランジスタ13aがONとなり、キャパシタ13
bとビット線BLB及びBLBXとが接続する。
【0058】このとき、メモリセル13がデータ”1”
を記憶している場合には、キャパシタ13bが蓄積して
いた電荷がビット線BLB及びBLBXに放電され、ビ
ット線BLB及びBLBXの電圧は(Vcc/2)+Δ
Vとなる。
を記憶している場合には、キャパシタ13bが蓄積して
いた電荷がビット線BLB及びBLBXに放電され、ビ
ット線BLB及びBLBXの電圧は(Vcc/2)+Δ
Vとなる。
【0059】そして、トランジスタ16がOFFとなっ
た後、センスアンプドライバSADRV1、2が駆動さ
れ、トランジスタ17a及び17bがONとなり、高レ
ベル側電線路SAH1、2に高レベル電圧Vcc(例え
ば2.5V)が、低レベル側電線路SAL1、に低レベ
ル電圧GND(例えば0V)が印加される。
た後、センスアンプドライバSADRV1、2が駆動さ
れ、トランジスタ17a及び17bがONとなり、高レ
ベル側電線路SAH1、2に高レベル電圧Vcc(例え
ば2.5V)が、低レベル側電線路SAL1、に低レベ
ル電圧GND(例えば0V)が印加される。
【0060】このとき、センスアンプSA1及びSA2
における、トランジスタ14a及び14bは、すでにプ
リチャージ電圧(Vcc/2)によりONとなっている
ので、ビット線BLB、BLから低レベル側電線路SA
L1に、更にビット線BLBX、BLXから低レベル側
電線路SAL2に電流が流れる。そして、ビット線BL
B、BLBXの電圧(Vcc/2)+ΔVの方が、ビッ
ト線BL、BLXの電圧(Vcc/2)より高いので、
ビット線BLB、BLBXにゲートが接続されているト
ランジスタ14bの方が多くの電流が流れる。よって、
ビット線BL、BLXは、ビット線BLB、BLBXよ
りも速く低電圧となり、トランジスタ14aのゲートの
しきい値電圧へと到達し、トランジスタ14aをOFF
にする。従って、ビット線BLB、BLBXの電圧は保
持され、ビット線BL、BLXの電圧は更に低下してい
く。
における、トランジスタ14a及び14bは、すでにプ
リチャージ電圧(Vcc/2)によりONとなっている
ので、ビット線BLB、BLから低レベル側電線路SA
L1に、更にビット線BLBX、BLXから低レベル側
電線路SAL2に電流が流れる。そして、ビット線BL
B、BLBXの電圧(Vcc/2)+ΔVの方が、ビッ
ト線BL、BLXの電圧(Vcc/2)より高いので、
ビット線BLB、BLBXにゲートが接続されているト
ランジスタ14bの方が多くの電流が流れる。よって、
ビット線BL、BLXは、ビット線BLB、BLBXよ
りも速く低電圧となり、トランジスタ14aのゲートの
しきい値電圧へと到達し、トランジスタ14aをOFF
にする。従って、ビット線BLB、BLBXの電圧は保
持され、ビット線BL、BLXの電圧は更に低下してい
く。
【0061】その後、ビット線BL、BLXの電圧がト
ランジスタ14cのゲートのしきい値まで低下すると、
トランジスタ14cがONとなり、高レベル側電線路S
AH1からビット線BLBに、更に高レベル側電線路S
AH2からビット線BLBXに電流が流れ、ビット線B
LB、BLBXの電圧が高くなる。
ランジスタ14cのゲートのしきい値まで低下すると、
トランジスタ14cがONとなり、高レベル側電線路S
AH1からビット線BLBに、更に高レベル側電線路S
AH2からビット線BLBXに電流が流れ、ビット線B
LB、BLBXの電圧が高くなる。
【0062】そして、ビット線BLBとBLBXはVc
cに向けて変化していき、ビット線BLとBLXはGN
Dに向けて変化していく。
cに向けて変化していき、ビット線BLとBLXはGN
Dに向けて変化していく。
【0063】次に、トランジスタ22a及び22bのゲ
ート電圧Eを”L”レベルにして、トランジスタ22a
及び22bをOFFにする。これにより、ビット線BL
B、BLとビット線BLBX、BLXとは遮断される。
ート電圧Eを”L”レベルにして、トランジスタ22a
及び22bをOFFにする。これにより、ビット線BL
B、BLとビット線BLBX、BLXとは遮断される。
【0064】そして、ビット線BLBXとBLXはセン
スアンプSA2により、それぞれVcc、GNDへとさ
れて、トランジスタ15a、15bをONにして、ビッ
ト線BLBXをデータバスBUSBに、ビット線BLX
をデータバスBUBに接続して、読み出し回路を経てデ
ータが読み出される。
スアンプSA2により、それぞれVcc、GNDへとさ
れて、トランジスタ15a、15bをONにして、ビッ
ト線BLBXをデータバスBUSBに、ビット線BLX
をデータバスBUBに接続して、読み出し回路を経てデ
ータが読み出される。
【0065】ビット線BLB、BLとビット線BLB
X、BLXとを遮断することにより、センスアンプSA
2による増幅は、ビット線BLBX、BLXのみが負荷
となるため、すなわち、メモリセル13側と接続するビ
ット線BLB、BLの負荷がなくなり、読み出し回路側
へと接続するビット線BLBX、BLXのみを所定の電
圧へと増幅すればよいので、高速に増幅できる。
X、BLXとを遮断することにより、センスアンプSA
2による増幅は、ビット線BLBX、BLXのみが負荷
となるため、すなわち、メモリセル13側と接続するビ
ット線BLB、BLの負荷がなくなり、読み出し回路側
へと接続するビット線BLBX、BLXのみを所定の電
圧へと増幅すればよいので、高速に増幅できる。
【0066】そして、センスアンプSA1によるビット
線BLB、BLの増幅信号は読み出し回路側へは出力さ
れないので高速に増幅する必要がなくなり、センスアン
プSA1の駆動能力(トランジスタのサイズ)を抑える
ことができる。また、センスアンプSA2によるビット
線BLBX、BLXの増幅は、増幅するビット線の負荷
が小さいのでセンスアンプSA2の駆動能力も抑えるこ
とができる。これにより、増幅時のピーク電流の増大を
抑制でき、電源ノイズによる回路動作の低下を抑えるこ
とができる。
線BLB、BLの増幅信号は読み出し回路側へは出力さ
れないので高速に増幅する必要がなくなり、センスアン
プSA1の駆動能力(トランジスタのサイズ)を抑える
ことができる。また、センスアンプSA2によるビット
線BLBX、BLXの増幅は、増幅するビット線の負荷
が小さいのでセンスアンプSA2の駆動能力も抑えるこ
とができる。これにより、増幅時のピーク電流の増大を
抑制でき、電源ノイズによる回路動作の低下を抑えるこ
とができる。
【0067】なお、メモリセル13からデータ”0”を
読み出す場合については、従来と同様、ビット線BL
B、BLBXが低レベル電圧GNDに、ビット線BL、
BLXが高レベル電圧Vccになる。このときも、セン
スアンプSA2は、ビット線BLB、BLと遮断され負
荷の小さくなったビット線BLBX、BLXのみを増幅
し、データ”1”のときとは、逆極性のビット線BLB
XとBLX間の電圧を検出してデータ”0”を読み出
す。
読み出す場合については、従来と同様、ビット線BL
B、BLBXが低レベル電圧GNDに、ビット線BL、
BLXが高レベル電圧Vccになる。このときも、セン
スアンプSA2は、ビット線BLB、BLと遮断され負
荷の小さくなったビット線BLBX、BLXのみを増幅
し、データ”1”のときとは、逆極性のビット線BLB
XとBLX間の電圧を検出してデータ”0”を読み出
す。
【0068】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
【0069】上記実施の形態では、ビット線BLB、B
LとBLBX、BLXとを遮断するスイッチとしてはN
MOSトランジスタ22a、22bを用いたが、バイポ
ーラトランジスタを用いてもよい。
LとBLBX、BLXとを遮断するスイッチとしてはN
MOSトランジスタ22a、22bを用いたが、バイポ
ーラトランジスタを用いてもよい。
【0070】また、増幅器としてのセンスアンプの数は
2つに限らず、これ以上でもよい。そして、スイッチに
よりメモリセル側と遮断され、読み出し回路側と接続す
るビット線に接続されるセンスアンプにより、負荷の小
さいそのビット線のみの電圧を所定レベルまで増幅して
読み出し回路へと出力するようにする。
2つに限らず、これ以上でもよい。そして、スイッチに
よりメモリセル側と遮断され、読み出し回路側と接続す
るビット線に接続されるセンスアンプにより、負荷の小
さいそのビット線のみの電圧を所定レベルまで増幅して
読み出し回路へと出力するようにする。
【0071】
【発明の効果】以上述べたように本発明の請求項1によ
れば、増幅手段の駆動能力を大きくすることなく、すな
わち増幅時のピーク電流によるノイズの発生を抑えて、
高速にビット線の電圧を増幅することができ、アクセス
タイムの高速化が実現できる。
れば、増幅手段の駆動能力を大きくすることなく、すな
わち増幅時のピーク電流によるノイズの発生を抑えて、
高速にビット線の電圧を増幅することができ、アクセス
タイムの高速化が実現できる。
【0072】請求項2によれば、消費電力の小さいMO
Sトランジスタを用いることにより、半導体記憶装置が
高密度に集積化されていても熱による誤動作や故障が起
こりにくい。
Sトランジスタを用いることにより、半導体記憶装置が
高密度に集積化されていても熱による誤動作や故障が起
こりにくい。
【図1】本発明の実施の形態による半導体記憶装置(D
RAM)の回路図である。
RAM)の回路図である。
【図2】本発明の実施の形態によるDRAMの動作タイ
ミングチャートを示し、Aはトランジスタ12a〜12
cのゲート電圧の変化を、Bはワード線WLの電圧変化
を、Cは高レベル側電線路SAH1及び低レベル側電線
路SAL1の電圧変化を、Dは高レベル側電線路SAH
2及び低レベル側電線路SAL2の電圧変化を、Eはト
ランジスタ(スイッチ)22a、22bのゲート電圧の
変化を、Fはメモリセルのデータ”1”を読み出すとき
のビット線BLB及びBLの電圧変化を、Gはメモリセ
ルのデータ”1”を読み出すときのビット線BLBX及
びBLXの電圧変化を示す。
ミングチャートを示し、Aはトランジスタ12a〜12
cのゲート電圧の変化を、Bはワード線WLの電圧変化
を、Cは高レベル側電線路SAH1及び低レベル側電線
路SAL1の電圧変化を、Dは高レベル側電線路SAH
2及び低レベル側電線路SAL2の電圧変化を、Eはト
ランジスタ(スイッチ)22a、22bのゲート電圧の
変化を、Fはメモリセルのデータ”1”を読み出すとき
のビット線BLB及びBLの電圧変化を、Gはメモリセ
ルのデータ”1”を読み出すときのビット線BLBX及
びBLXの電圧変化を示す。
【図3】DRAMの構成を示すブロック図である。
【図4】従来の半導体記憶装置(DRAM)の回路図で
ある。
ある。
【図5】従来のDRAMの動作タイミングチャートを示
し、Aはトランジスタ12a〜12cのゲート電圧の変
化を、Bはワード線WLの電圧変化を、Cは高レベル側
電線路SAH及び低レベル側電線路SALの電圧変化
を、Dはメモリセルのデータ”1”を読み出すときのビ
ット線BLB及びBLの電圧変化を、Eはメモリセルの
データ”0”を読み出すときのビット線BLB及びBL
の電圧変化を示す。
し、Aはトランジスタ12a〜12cのゲート電圧の変
化を、Bはワード線WLの電圧変化を、Cは高レベル側
電線路SAH及び低レベル側電線路SALの電圧変化
を、Dはメモリセルのデータ”1”を読み出すときのビ
ット線BLB及びBLの電圧変化を、Eはメモリセルの
データ”0”を読み出すときのビット線BLB及びBL
の電圧変化を示す。
13……メモリセル、13a……MOSトランジスタ、
13b……キャパシタ、14a……NMOSトランジス
タ、14b……NMOSトランジスタ、14c……PM
OSトランジスタ、14d……PMOSトランジスタ、
21……DRAM、22a……NMOSトランジスタ
(スイッチ)、22b……NMOSトランジスタ(スイ
ッチ)、BLB……ビット線、BL……ビット線、BL
BX……ビット線、BLX……ビット線、センスアンプ
……SA1、センスアンプ……SA2、高レベル側電線
路……SAH1、高レベル側電線路……SAH2、低レ
ベル側電線路……SAL1、低レベル側電線路……SA
L2、ワード線……WL。
13b……キャパシタ、14a……NMOSトランジス
タ、14b……NMOSトランジスタ、14c……PM
OSトランジスタ、14d……PMOSトランジスタ、
21……DRAM、22a……NMOSトランジスタ
(スイッチ)、22b……NMOSトランジスタ(スイ
ッチ)、BLB……ビット線、BL……ビット線、BL
BX……ビット線、BLX……ビット線、センスアンプ
……SA1、センスアンプ……SA2、高レベル側電線
路……SAH1、高レベル側電線路……SAH2、低レ
ベル側電線路……SAL1、低レベル側電線路……SA
L2、ワード線……WL。
Claims (2)
- 【請求項1】 ビット線を介して情報が記憶される又は
読み出されるメモリセルと、 前記ビット線を介して前記メモリセルと接続され、前記
メモリセルに記憶されている情報に応じて前記ビット線
の電圧を所定のレベルまで増幅して、読み出し回路へと
出力する増幅手段とを有する半導体記憶装置において、 前記増幅手段は、前記ビット線を遮断可能なスイッチ
と、このスイッチと前記読み出し回路との間のビット線
に接続される増幅器とを備え、 前記ビット線が前記メモリセルと接続され、前記ビット
線に前記メモリセルの情報が伝送された後、前記スイッ
チにより前記ビット線を遮断し、前記読み出し回路に接
続するビット線のみの電圧を、前記増幅器で前記所定の
レベルまで増幅して前記読み出し回路へと出力すること
を特徴とする半導体記憶装置。 - 【請求項2】 前記スイッチはMOSトランジスタであ
ることを特徴とする請求項1に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000172377A JP2001351382A (ja) | 2000-06-08 | 2000-06-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000172377A JP2001351382A (ja) | 2000-06-08 | 2000-06-08 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001351382A true JP2001351382A (ja) | 2001-12-21 |
Family
ID=18674786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000172377A Pending JP2001351382A (ja) | 2000-06-08 | 2000-06-08 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001351382A (ja) |
-
2000
- 2000-06-08 JP JP2000172377A patent/JP2001351382A/ja active Pending
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