JPH04259987A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04259987A JPH04259987A JP3021188A JP2118891A JPH04259987A JP H04259987 A JPH04259987 A JP H04259987A JP 3021188 A JP3021188 A JP 3021188A JP 2118891 A JP2118891 A JP 2118891A JP H04259987 A JPH04259987 A JP H04259987A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000007257 malfunction Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置の書き
込み及び読出し回路に関するものである。近年の半導体
記憶装置ではその大容量化にともなってデータバスの本
数も増加し、これにともなって各データバスに付随する
回路も増加する。従って、この付随回路の増加によりチ
ップ面積が増大するため、付随回路自身を簡略化してチ
ップ面積の増大を抑制する必要がある。
込み及び読出し回路に関するものである。近年の半導体
記憶装置ではその大容量化にともなってデータバスの本
数も増加し、これにともなって各データバスに付随する
回路も増加する。従って、この付随回路の増加によりチ
ップ面積が増大するため、付随回路自身を簡略化してチ
ップ面積の増大を抑制する必要がある。
【０００２】
【従来の技術】従来のＤＲＡＭにおけるデータバスへの
データ書き込み回路及びデータバスに対する振幅制限回
路を図４に従って説明すると、振幅制限回路は一対のデ
ータバスＤＢ，ＤＢバーと電源Ｖｃｃとの間に振幅制限
用のＮチャネルＭＯＳトランジスタＴｒ１，Ｔｒ２を接
続して構成され、そのトランジスタＴｒ１，Ｔｒ２のゲ
ートには読出し動作時にＨレベルの振幅制限信号ΦＤ
が入力され、その振幅制限信号ΦＤ に基づいてデータ
バスＤＢ，ＤＢバーは電源ＶｃｃからトランジスタＴｒ
１，Ｔｒ２のしきい値Ｖｔｈ分低下した電位、すなわち
データバスＤＢ，ＤＢバーに接続されたカレントミラー
回路４の動作効率のよい電位に維持される。
データ書き込み回路及びデータバスに対する振幅制限回
路を図４に従って説明すると、振幅制限回路は一対のデ
ータバスＤＢ，ＤＢバーと電源Ｖｃｃとの間に振幅制限
用のＮチャネルＭＯＳトランジスタＴｒ１，Ｔｒ２を接
続して構成され、そのトランジスタＴｒ１，Ｔｒ２のゲ
ートには読出し動作時にＨレベルの振幅制限信号ΦＤ
が入力され、その振幅制限信号ΦＤ に基づいてデータ
バスＤＢ，ＤＢバーは電源ＶｃｃからトランジスタＴｒ
１，Ｔｒ２のしきい値Ｖｔｈ分低下した電位、すなわち
データバスＤＢ，ＤＢバーに接続されたカレントミラー
回路４の動作効率のよい電位に維持される。
【０００３】データバスＤＢ，ＤＢバーにはそれぞれデ
ータ書き込み回路１ｂ，１ａが接続されている。そのデ
ータ書き込み回路１ａは例えば電源Ｖｃｃ等の書き込み
用電源とグランドＧとの間にＮチャネルＭＯＳトランジ
スタＴｒ３，Ｔｒ４が直列に接続され、同トランジスタ
Ｔｒ３，Ｔｒ４のゲートに相補書き込みデータＷＲ，Ｗ
Ｒバーが入力される。また、データ書き込み回路１ｂは
同じく電源Ｖｃｃ等の書き込み用電源とグランドＧとの
間にＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６が直
列に接続され、同トランジスタＴｒ５，Ｔｒ６のゲート
に相補書き込みデータＷＲバー，ＷＲが入力される。
ータ書き込み回路１ｂ，１ａが接続されている。そのデ
ータ書き込み回路１ａは例えば電源Ｖｃｃ等の書き込み
用電源とグランドＧとの間にＮチャネルＭＯＳトランジ
スタＴｒ３，Ｔｒ４が直列に接続され、同トランジスタ
Ｔｒ３，Ｔｒ４のゲートに相補書き込みデータＷＲ，Ｗ
Ｒバーが入力される。また、データ書き込み回路１ｂは
同じく電源Ｖｃｃ等の書き込み用電源とグランドＧとの
間にＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６が直
列に接続され、同トランジスタＴｒ５，Ｔｒ６のゲート
に相補書き込みデータＷＲバー，ＷＲが入力される。
【０００４】このような構成により読出し動作時におけ
るスタンバイ状態ではトランジスタＴｒ１，Ｔｒ２にＨ
レベルの振幅制限信号ΦＤ が入力されてデータバスＤ
Ｂ，ＤＢバーが電源ＶｃｃからトランジスタＴｒ１，Ｔ
ｒ２のしきい値Ｖｔｈ分低下した電位に維持され、この
状態でＨレベルのコラム選択信号Φｃ によりコラム選
択ゲートＴｒ７，Ｔｒ８が開かれてビット線ＢＬ，ＢＬ
バーが選択され、かつワード線ＷＬが選択されて例えば
記憶セル２が選択されると、その記憶セル２に格納され
ているセル情報がセンスアンプ３で増幅されてビット線
ＢＬ，ＢＬバーを介してデータバスＤＢ，ＤＢバーに読
み出され、そのセル情報がさらにカレントミラー回路４
で増幅されて出力される。従って、データバスＤＢ，Ｄ
Ｂバーに読み出されるセル情報はトランジスタＴｒ１，
Ｔｒ２の動作によりカレントミラー回路４で効率よく増
幅されて出力される。
るスタンバイ状態ではトランジスタＴｒ１，Ｔｒ２にＨ
レベルの振幅制限信号ΦＤ が入力されてデータバスＤ
Ｂ，ＤＢバーが電源ＶｃｃからトランジスタＴｒ１，Ｔ
ｒ２のしきい値Ｖｔｈ分低下した電位に維持され、この
状態でＨレベルのコラム選択信号Φｃ によりコラム選
択ゲートＴｒ７，Ｔｒ８が開かれてビット線ＢＬ，ＢＬ
バーが選択され、かつワード線ＷＬが選択されて例えば
記憶セル２が選択されると、その記憶セル２に格納され
ているセル情報がセンスアンプ３で増幅されてビット線
ＢＬ，ＢＬバーを介してデータバスＤＢ，ＤＢバーに読
み出され、そのセル情報がさらにカレントミラー回路４
で増幅されて出力される。従って、データバスＤＢ，Ｄ
Ｂバーに読み出されるセル情報はトランジスタＴｒ１，
Ｔｒ２の動作によりカレントミラー回路４で効率よく増
幅されて出力される。
【０００５】一方、書き込み動作時には振幅制限信号Φ
Ｄ はＬレベルとなってトランジスタＴｒ１，Ｔｒ２は
オフされる。そして、この状態で例えばＨレベルの書き
込みデータＷＲとＬレベルの書き込みデータＷＲバーが
入力されると、データ書き込み回路１ａのトランジスタ
Ｔｒ３がオンされるとともにデータ書き込み回路１ｂの
トランジスタＴｒ６がオンされることにより、データバ
スＤＢはＬレベル、ＤＢバーはＨレベルとなる。そして
、コラム選択ゲートＴｒ７，Ｔｒ８が開かれてビット線
ＢＬ，ＢＬバーが選択され、かつワード線ＷＬが選択さ
れて例えば記憶セル２が選択されると、その記憶セル２
にデータバスＤＢ，ＤＢバー及びビット線ＢＬ，ＢＬバ
ーを介して書き込みデータが書き込まれる。また、書き
込みデータＷＲ，ＷＲバーが反転されるとデータバスＤ
Ｂ，ＤＢバーに入力される書き込みデータが反転され、
その書き込みデータが選択された記憶セル２に書き込ま
れる。
Ｄ はＬレベルとなってトランジスタＴｒ１，Ｔｒ２は
オフされる。そして、この状態で例えばＨレベルの書き
込みデータＷＲとＬレベルの書き込みデータＷＲバーが
入力されると、データ書き込み回路１ａのトランジスタ
Ｔｒ３がオンされるとともにデータ書き込み回路１ｂの
トランジスタＴｒ６がオンされることにより、データバ
スＤＢはＬレベル、ＤＢバーはＨレベルとなる。そして
、コラム選択ゲートＴｒ７，Ｔｒ８が開かれてビット線
ＢＬ，ＢＬバーが選択され、かつワード線ＷＬが選択さ
れて例えば記憶セル２が選択されると、その記憶セル２
にデータバスＤＢ，ＤＢバー及びビット線ＢＬ，ＢＬバ
ーを介して書き込みデータが書き込まれる。また、書き
込みデータＷＲ，ＷＲバーが反転されるとデータバスＤ
Ｂ，ＤＢバーに入力される書き込みデータが反転され、
その書き込みデータが選択された記憶セル２に書き込ま
れる。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
な構成では各ビット線に対し一つの振幅制限用トランジ
スタと一つのデータ書き込み回路とが必要であり、セル
領域の大容量化にともなってデータバスＤＢ，ＤＢバー
の本数が増大すると、振幅制限回路及びデータ書き込み
回路の数も同様に増大する。そして、両回路を構成する
トランジスタは比較的サイズの大きなものが要求される
ため、両回路数の増大はチップサイズを直ちに大型化さ
せてしまうという問題点がある。
な構成では各ビット線に対し一つの振幅制限用トランジ
スタと一つのデータ書き込み回路とが必要であり、セル
領域の大容量化にともなってデータバスＤＢ，ＤＢバー
の本数が増大すると、振幅制限回路及びデータ書き込み
回路の数も同様に増大する。そして、両回路を構成する
トランジスタは比較的サイズの大きなものが要求される
ため、両回路数の増大はチップサイズを直ちに大型化さ
せてしまうという問題点がある。
【０００７】この発明の目的は、データバスに接続され
るデータ書き込み回路及び振幅制限回路の増大によるチ
ップサイズの増大を抑制し得る半導体記憶装置を提供す
ることにある。
るデータ書き込み回路及び振幅制限回路の増大によるチ
ップサイズの増大を抑制し得る半導体記憶装置を提供す
ることにある。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、セル情報の読出し動作時には一対
のデータバスＤＢ，ＤＢバーで伝送されるセル情報の振
幅を制限する振幅制限回路と、書き込み動作時にはデー
タバスＤＢ，ＤＢバーに書き込みデータを入力するデー
タ書き込み回路とが該データバスＤＢ，ＤＢバーに接続
され、前記振幅制限回路は前記一対のデータバスＤＢ，
ＤＢバーと高電位側電源Ｖｃｃとの間に接続された一対
のトランジスタＴｒ１，Ｔｒ２で構成され、前記データ
書き込み回路は前記一対のデータバスＤＢ，ＤＢバーと
低電位側電源Ｇとの間に接続された一対のトランジスタ
Ｔｒ９，Ｔｒ１０ と前記振幅制限回路を構成するトラ
ンジスタＴｒ１，Ｔｒ２とから構成されている。
図である。すなわち、セル情報の読出し動作時には一対
のデータバスＤＢ，ＤＢバーで伝送されるセル情報の振
幅を制限する振幅制限回路と、書き込み動作時にはデー
タバスＤＢ，ＤＢバーに書き込みデータを入力するデー
タ書き込み回路とが該データバスＤＢ，ＤＢバーに接続
され、前記振幅制限回路は前記一対のデータバスＤＢ，
ＤＢバーと高電位側電源Ｖｃｃとの間に接続された一対
のトランジスタＴｒ１，Ｔｒ２で構成され、前記データ
書き込み回路は前記一対のデータバスＤＢ，ＤＢバーと
低電位側電源Ｇとの間に接続された一対のトランジスタ
Ｔｒ９，Ｔｒ１０ と前記振幅制限回路を構成するトラ
ンジスタＴｒ１，Ｔｒ２とから構成されている。
【０００９】
【作用】読出し動作時には振幅制限回路を構成するトラ
ンジスタＴｒ１，Ｔｒ２の動作によりデータバスＤＢ，
ＤＢバーに読み出されるセル情報の振幅が制限され、書
き込み動作時には前記トランジスタＴｒ１，Ｔｒ２及び
トランジスタＴｒ９，Ｔｒ１０ によりデータ書き込み
回路が構成されてデータバスＤＢ，ＤＢバーに書き込み
データが入力される。
ンジスタＴｒ１，Ｔｒ２の動作によりデータバスＤＢ，
ＤＢバーに読み出されるセル情報の振幅が制限され、書
き込み動作時には前記トランジスタＴｒ１，Ｔｒ２及び
トランジスタＴｒ９，Ｔｒ１０ によりデータ書き込み
回路が構成されてデータバスＤＢ，ＤＢバーに書き込み
データが入力される。
【００１０】
【実施例】以下、この発明を具体化した一実施例を図２
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付してその説明を省略する。この実施例では
データバスＤＢ，ＤＢバーに前記従来例と同様なセルア
レイが接続されるとともに、電源Ｖｃｃとの間には振幅
制限用のＮチャネルＭＯＳトランジスタＴｒ１，Ｔｒ２
が接続されている。そのトランジスタＴｒ１，Ｔｒ２の
ゲートはＯＲ回路５ａ，５ｂの出力端子に接続され、Ｏ
Ｒ回路５ａ，５ｂの一方の入力端子には前記振幅制限信
号ΦＤ が入力されるとともに他方の入力端子には書き
込みデータＷＲ，ＷＲバーが入力されている。
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付してその説明を省略する。この実施例では
データバスＤＢ，ＤＢバーに前記従来例と同様なセルア
レイが接続されるとともに、電源Ｖｃｃとの間には振幅
制限用のＮチャネルＭＯＳトランジスタＴｒ１，Ｔｒ２
が接続されている。そのトランジスタＴｒ１，Ｔｒ２の
ゲートはＯＲ回路５ａ，５ｂの出力端子に接続され、Ｏ
Ｒ回路５ａ，５ｂの一方の入力端子には前記振幅制限信
号ΦＤ が入力されるとともに他方の入力端子には書き
込みデータＷＲ，ＷＲバーが入力されている。
【００１１】また、データバスＤＢ，ＤＢバーとグラン
ドＧとの間にはＮチャネルＭＯＳトランジスタＴｒ９，
Ｔｒ１０ が接続され、そのゲートには書き込みデータ
ＷＲ，ＷＲバーが入力されている。さて、このように構
成されたデータ書き込み回路及び振幅制限回路では、読
出し動作時にはＨレベルの振幅制限信号ΦＤ がＯＲ回
路５ａ，５ｂに入力されて同ＯＲ回路５ａ，５ｂがＨレ
ベルの信号を出力し、その出力信号に基づいてトランジ
スタＴｒ１，Ｔｒ２がオンされ、セル情報の読出し動作
時におけるデータバスＤＢ，ＤＢバーの振幅制限動作が
行われる。
ドＧとの間にはＮチャネルＭＯＳトランジスタＴｒ９，
Ｔｒ１０ が接続され、そのゲートには書き込みデータ
ＷＲ，ＷＲバーが入力されている。さて、このように構
成されたデータ書き込み回路及び振幅制限回路では、読
出し動作時にはＨレベルの振幅制限信号ΦＤ がＯＲ回
路５ａ，５ｂに入力されて同ＯＲ回路５ａ，５ｂがＨレ
ベルの信号を出力し、その出力信号に基づいてトランジ
スタＴｒ１，Ｔｒ２がオンされ、セル情報の読出し動作
時におけるデータバスＤＢ，ＤＢバーの振幅制限動作が
行われる。
【００１２】一方、読出し動作から書き込み動作に移行
すると、図３に示すように振幅制限信号ΦＤ はＬレベ
ルとなる。そして、この状態で例えばＨレベルの書き込
みデータＷＲとＬレベルの書き込みデータＷＲバーが入
力されると、ＯＲ回路５ａはＨレベルの信号を出力し、
ＯＲ回路５ｂはＬレベルの信号を出力するため、トラン
ジスタＴｒ１はオンされるとともにトランジスタＴｒ２
はオフされる。また、トランジスタＴｒ９がオンされる
とともにトランジスタＴｒ１０ がオフされる。従って
、データバスＤＢはＨレベル、ＤＢバーはＬレベルとな
り、その書き込みデータが選択された記憶セルに書き込
まれる。
すると、図３に示すように振幅制限信号ΦＤ はＬレベ
ルとなる。そして、この状態で例えばＨレベルの書き込
みデータＷＲとＬレベルの書き込みデータＷＲバーが入
力されると、ＯＲ回路５ａはＨレベルの信号を出力し、
ＯＲ回路５ｂはＬレベルの信号を出力するため、トラン
ジスタＴｒ１はオンされるとともにトランジスタＴｒ２
はオフされる。また、トランジスタＴｒ９がオンされる
とともにトランジスタＴｒ１０ がオフされる。従って
、データバスＤＢはＨレベル、ＤＢバーはＬレベルとな
り、その書き込みデータが選択された記憶セルに書き込
まれる。
【００１３】また、書き込みデータＷＲ，ＷＲバーが反
転されるとデータバスＤＢ，ＤＢバーに入力される書き
込みデータが反転され、その書き込みデータが選択され
た記憶セルに書き込まれる。以上のようにこのデータ書
き込み回路及び振幅制限回路では、読出し動作時にはト
ランジスタＴｒ１，Ｔｒ２が動作してデータバスＤＢ，
ＤＢバーの振幅が制限され、書き込み動作時にはトラン
ジスタＴｒ１，Ｔｒ２及び同Ｔｒ９，Ｔｒ１０ により
書き込みデータがデータバスＤＢ，ＤＢバーに入力され
る。従って、トランジスタＴｒ１，Ｔｒ２を書き込み及
び読出し動作に共通して使用することにより前記従来例
に比してデータ書き込み回路及び振幅制限回路のトラン
ジスタ数を削減することができるので、データバスＤＢ
，ＤＢバーの本数の増大にともなう両回路の占有面積の
増大を抑制してチップサイズの増大を防止することがで
きる。
転されるとデータバスＤＢ，ＤＢバーに入力される書き
込みデータが反転され、その書き込みデータが選択され
た記憶セルに書き込まれる。以上のようにこのデータ書
き込み回路及び振幅制限回路では、読出し動作時にはト
ランジスタＴｒ１，Ｔｒ２が動作してデータバスＤＢ，
ＤＢバーの振幅が制限され、書き込み動作時にはトラン
ジスタＴｒ１，Ｔｒ２及び同Ｔｒ９，Ｔｒ１０ により
書き込みデータがデータバスＤＢ，ＤＢバーに入力され
る。従って、トランジスタＴｒ１，Ｔｒ２を書き込み及
び読出し動作に共通して使用することにより前記従来例
に比してデータ書き込み回路及び振幅制限回路のトラン
ジスタ数を削減することができるので、データバスＤＢ
，ＤＢバーの本数の増大にともなう両回路の占有面積の
増大を抑制してチップサイズの増大を防止することがで
きる。
【００１４】また、前記従来例に比して新たにＯＲ回路
５ａ，５ｂが必要となるが、このＯＲ回路５ａ，５ｂを
構成するトランジスタのサイズはデータ書き込み回路及
び振幅制限回路を構成するトランジスタのサイズより小
さいため、データ書き込み回路及び振幅制限回路のトラ
ンジスタ数を削減することがチップ面積の削減に大きく
寄与する。さらに、データ書き込み回路及び振幅制限回
路はデータバスＤＢ，ＤＢバーの近傍に配置する必要が
あるが、ＯＲ回路５ａ，５ｂは必ずしもデータバスＤＢ
，ＤＢバーの近傍に設ける必要はないので、データ書き
込み回路及び振幅制限回路のトランジスタ数を削減する
ことは回路レイアウトの自由度を向上させることもでき
る。
５ａ，５ｂが必要となるが、このＯＲ回路５ａ，５ｂを
構成するトランジスタのサイズはデータ書き込み回路及
び振幅制限回路を構成するトランジスタのサイズより小
さいため、データ書き込み回路及び振幅制限回路のトラ
ンジスタ数を削減することがチップ面積の削減に大きく
寄与する。さらに、データ書き込み回路及び振幅制限回
路はデータバスＤＢ，ＤＢバーの近傍に配置する必要が
あるが、ＯＲ回路５ａ，５ｂは必ずしもデータバスＤＢ
，ＤＢバーの近傍に設ける必要はないので、データ書き
込み回路及び振幅制限回路のトランジスタ数を削減する
ことは回路レイアウトの自由度を向上させることもでき
る。
【００１５】
【発明の効果】以上詳述したように、この発明はデータ
バスに接続されるデータ書き込み回路及び振幅制限回路
の増大によるチップサイズの増大を抑制可能とした半導
体記憶装置を提供することができる優れた効果を発揮す
る。
バスに接続されるデータ書き込み回路及び振幅制限回路
の増大によるチップサイズの増大を抑制可能とした半導
体記憶装置を提供することができる優れた効果を発揮す
る。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】一実施例の動作を示す波形図である。
【図４】従来例を示す回路図である。
ＤＢ，ＤＢバー データバス
ＷＲ，ＷＲバー 書き込みデータ
Ｖｃｃ 高電位側電源
Ｇ 低電位側電源
Ｔｒ１，Ｔｒ２，Ｔｒ９，Ｔｒ１０ トランジスタ
ΦＤ 振幅制限信号
ΦＤ 振幅制限信号
Claims (1)
- 【請求項１】 セル情報の読出し動作時には一対のデ
ータバス（ＤＢ，ＤＢバー）で伝送されるセル情報の振
幅を振幅制限信号（ΦＤ ）の入力に基づいて制限する
振幅制限回路と、書き込み動作時にはデータバス（ＤＢ
，ＤＢバー）に書き込みデータ（ＷＲ，ＷＲバー）を入
力するデータ書き込み回路とを該データバス（ＤＢ，Ｄ
Ｂバー）に接続した半導体記憶装置であって、前記振幅
制限回路は前記一対のデータバス（ＤＢ，ＤＢバー）と
高電位側電源（Ｖｃｃ）との間に接続した一対のトラン
ジスタ（Ｔｒ１，Ｔｒ２）で構成し、前記データ書き込
み回路は前記一対のデータバス（ＤＢ，ＤＢバー）と低
電位側電源（Ｇ）との間に接続した一対のトランジスタ
（Ｔｒ９，Ｔｒ１０ ）と前記振幅制限回路を構成する
トランジスタ（Ｔｒ１，Ｔｒ２）とから構成したことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021188A JPH04259987A (ja) | 1991-02-14 | 1991-02-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021188A JPH04259987A (ja) | 1991-02-14 | 1991-02-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259987A true JPH04259987A (ja) | 1992-09-16 |
Family
ID=12047981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021188A Withdrawn JPH04259987A (ja) | 1991-02-14 | 1991-02-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04259987A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011065690A (ja) * | 2009-09-15 | 2011-03-31 | Elpida Memory Inc | 半導体装置及び半導体装置を含む情報処理システム |
| US8971140B2 (en) | 2009-09-15 | 2015-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and data processing system comprising semiconductor device |
-
1991
- 1991-02-14 JP JP3021188A patent/JPH04259987A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011065690A (ja) * | 2009-09-15 | 2011-03-31 | Elpida Memory Inc | 半導体装置及び半導体装置を含む情報処理システム |
| US8971140B2 (en) | 2009-09-15 | 2015-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and data processing system comprising semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |