JPH04259987A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04259987A JPH04259987A JP3021188A JP2118891A JPH04259987A JP H04259987 A JPH04259987 A JP H04259987A JP 3021188 A JP3021188 A JP 3021188A JP 2118891 A JP2118891 A JP 2118891A JP H04259987 A JPH04259987 A JP H04259987A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- bar
- write
- amplitude
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000007257 malfunction Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置の書き
込み及び読出し回路に関するものである。近年の半導体
記憶装置ではその大容量化にともなってデータバスの本
数も増加し、これにともなって各データバスに付随する
回路も増加する。従って、この付随回路の増加によりチ
ップ面積が増大するため、付随回路自身を簡略化してチ
ップ面積の増大を抑制する必要がある。
込み及び読出し回路に関するものである。近年の半導体
記憶装置ではその大容量化にともなってデータバスの本
数も増加し、これにともなって各データバスに付随する
回路も増加する。従って、この付随回路の増加によりチ
ップ面積が増大するため、付随回路自身を簡略化してチ
ップ面積の増大を抑制する必要がある。
【0002】
【従来の技術】従来のDRAMにおけるデータバスへの
データ書き込み回路及びデータバスに対する振幅制限回
路を図4に従って説明すると、振幅制限回路は一対のデ
ータバスDB,DBバーと電源Vccとの間に振幅制限
用のNチャネルMOSトランジスタTr1,Tr2を接
続して構成され、そのトランジスタTr1,Tr2のゲ
ートには読出し動作時にHレベルの振幅制限信号ΦD
が入力され、その振幅制限信号ΦD に基づいてデータ
バスDB,DBバーは電源VccからトランジスタTr
1,Tr2のしきい値Vth分低下した電位、すなわち
データバスDB,DBバーに接続されたカレントミラー
回路4の動作効率のよい電位に維持される。
データ書き込み回路及びデータバスに対する振幅制限回
路を図4に従って説明すると、振幅制限回路は一対のデ
ータバスDB,DBバーと電源Vccとの間に振幅制限
用のNチャネルMOSトランジスタTr1,Tr2を接
続して構成され、そのトランジスタTr1,Tr2のゲ
ートには読出し動作時にHレベルの振幅制限信号ΦD
が入力され、その振幅制限信号ΦD に基づいてデータ
バスDB,DBバーは電源VccからトランジスタTr
1,Tr2のしきい値Vth分低下した電位、すなわち
データバスDB,DBバーに接続されたカレントミラー
回路4の動作効率のよい電位に維持される。
【0003】データバスDB,DBバーにはそれぞれデ
ータ書き込み回路1b,1aが接続されている。そのデ
ータ書き込み回路1aは例えば電源Vcc等の書き込み
用電源とグランドGとの間にNチャネルMOSトランジ
スタTr3,Tr4が直列に接続され、同トランジスタ
Tr3,Tr4のゲートに相補書き込みデータWR,W
Rバーが入力される。また、データ書き込み回路1bは
同じく電源Vcc等の書き込み用電源とグランドGとの
間にNチャネルMOSトランジスタTr5,Tr6が直
列に接続され、同トランジスタTr5,Tr6のゲート
に相補書き込みデータWRバー,WRが入力される。
ータ書き込み回路1b,1aが接続されている。そのデ
ータ書き込み回路1aは例えば電源Vcc等の書き込み
用電源とグランドGとの間にNチャネルMOSトランジ
スタTr3,Tr4が直列に接続され、同トランジスタ
Tr3,Tr4のゲートに相補書き込みデータWR,W
Rバーが入力される。また、データ書き込み回路1bは
同じく電源Vcc等の書き込み用電源とグランドGとの
間にNチャネルMOSトランジスタTr5,Tr6が直
列に接続され、同トランジスタTr5,Tr6のゲート
に相補書き込みデータWRバー,WRが入力される。
【0004】このような構成により読出し動作時におけ
るスタンバイ状態ではトランジスタTr1,Tr2にH
レベルの振幅制限信号ΦD が入力されてデータバスD
B,DBバーが電源VccからトランジスタTr1,T
r2のしきい値Vth分低下した電位に維持され、この
状態でHレベルのコラム選択信号Φc によりコラム選
択ゲートTr7,Tr8が開かれてビット線BL,BL
バーが選択され、かつワード線WLが選択されて例えば
記憶セル2が選択されると、その記憶セル2に格納され
ているセル情報がセンスアンプ3で増幅されてビット線
BL,BLバーを介してデータバスDB,DBバーに読
み出され、そのセル情報がさらにカレントミラー回路4
で増幅されて出力される。従って、データバスDB,D
Bバーに読み出されるセル情報はトランジスタTr1,
Tr2の動作によりカレントミラー回路4で効率よく増
幅されて出力される。
るスタンバイ状態ではトランジスタTr1,Tr2にH
レベルの振幅制限信号ΦD が入力されてデータバスD
B,DBバーが電源VccからトランジスタTr1,T
r2のしきい値Vth分低下した電位に維持され、この
状態でHレベルのコラム選択信号Φc によりコラム選
択ゲートTr7,Tr8が開かれてビット線BL,BL
バーが選択され、かつワード線WLが選択されて例えば
記憶セル2が選択されると、その記憶セル2に格納され
ているセル情報がセンスアンプ3で増幅されてビット線
BL,BLバーを介してデータバスDB,DBバーに読
み出され、そのセル情報がさらにカレントミラー回路4
で増幅されて出力される。従って、データバスDB,D
Bバーに読み出されるセル情報はトランジスタTr1,
Tr2の動作によりカレントミラー回路4で効率よく増
幅されて出力される。
【0005】一方、書き込み動作時には振幅制限信号Φ
D はLレベルとなってトランジスタTr1,Tr2は
オフされる。そして、この状態で例えばHレベルの書き
込みデータWRとLレベルの書き込みデータWRバーが
入力されると、データ書き込み回路1aのトランジスタ
Tr3がオンされるとともにデータ書き込み回路1bの
トランジスタTr6がオンされることにより、データバ
スDBはLレベル、DBバーはHレベルとなる。そして
、コラム選択ゲートTr7,Tr8が開かれてビット線
BL,BLバーが選択され、かつワード線WLが選択さ
れて例えば記憶セル2が選択されると、その記憶セル2
にデータバスDB,DBバー及びビット線BL,BLバ
ーを介して書き込みデータが書き込まれる。また、書き
込みデータWR,WRバーが反転されるとデータバスD
B,DBバーに入力される書き込みデータが反転され、
その書き込みデータが選択された記憶セル2に書き込ま
れる。
D はLレベルとなってトランジスタTr1,Tr2は
オフされる。そして、この状態で例えばHレベルの書き
込みデータWRとLレベルの書き込みデータWRバーが
入力されると、データ書き込み回路1aのトランジスタ
Tr3がオンされるとともにデータ書き込み回路1bの
トランジスタTr6がオンされることにより、データバ
スDBはLレベル、DBバーはHレベルとなる。そして
、コラム選択ゲートTr7,Tr8が開かれてビット線
BL,BLバーが選択され、かつワード線WLが選択さ
れて例えば記憶セル2が選択されると、その記憶セル2
にデータバスDB,DBバー及びビット線BL,BLバ
ーを介して書き込みデータが書き込まれる。また、書き
込みデータWR,WRバーが反転されるとデータバスD
B,DBバーに入力される書き込みデータが反転され、
その書き込みデータが選択された記憶セル2に書き込ま
れる。
【0006】
【発明が解決しようとする課題】ところが、上記のよう
な構成では各ビット線に対し一つの振幅制限用トランジ
スタと一つのデータ書き込み回路とが必要であり、セル
領域の大容量化にともなってデータバスDB,DBバー
の本数が増大すると、振幅制限回路及びデータ書き込み
回路の数も同様に増大する。そして、両回路を構成する
トランジスタは比較的サイズの大きなものが要求される
ため、両回路数の増大はチップサイズを直ちに大型化さ
せてしまうという問題点がある。
な構成では各ビット線に対し一つの振幅制限用トランジ
スタと一つのデータ書き込み回路とが必要であり、セル
領域の大容量化にともなってデータバスDB,DBバー
の本数が増大すると、振幅制限回路及びデータ書き込み
回路の数も同様に増大する。そして、両回路を構成する
トランジスタは比較的サイズの大きなものが要求される
ため、両回路数の増大はチップサイズを直ちに大型化さ
せてしまうという問題点がある。
【0007】この発明の目的は、データバスに接続され
るデータ書き込み回路及び振幅制限回路の増大によるチ
ップサイズの増大を抑制し得る半導体記憶装置を提供す
ることにある。
るデータ書き込み回路及び振幅制限回路の増大によるチ
ップサイズの増大を抑制し得る半導体記憶装置を提供す
ることにある。
【0008】
【課題を解決するための手段】図1は本発明の原理説明
図である。すなわち、セル情報の読出し動作時には一対
のデータバスDB,DBバーで伝送されるセル情報の振
幅を制限する振幅制限回路と、書き込み動作時にはデー
タバスDB,DBバーに書き込みデータを入力するデー
タ書き込み回路とが該データバスDB,DBバーに接続
され、前記振幅制限回路は前記一対のデータバスDB,
DBバーと高電位側電源Vccとの間に接続された一対
のトランジスタTr1,Tr2で構成され、前記データ
書き込み回路は前記一対のデータバスDB,DBバーと
低電位側電源Gとの間に接続された一対のトランジスタ
Tr9,Tr10 と前記振幅制限回路を構成するトラ
ンジスタTr1,Tr2とから構成されている。
図である。すなわち、セル情報の読出し動作時には一対
のデータバスDB,DBバーで伝送されるセル情報の振
幅を制限する振幅制限回路と、書き込み動作時にはデー
タバスDB,DBバーに書き込みデータを入力するデー
タ書き込み回路とが該データバスDB,DBバーに接続
され、前記振幅制限回路は前記一対のデータバスDB,
DBバーと高電位側電源Vccとの間に接続された一対
のトランジスタTr1,Tr2で構成され、前記データ
書き込み回路は前記一対のデータバスDB,DBバーと
低電位側電源Gとの間に接続された一対のトランジスタ
Tr9,Tr10 と前記振幅制限回路を構成するトラ
ンジスタTr1,Tr2とから構成されている。
【0009】
【作用】読出し動作時には振幅制限回路を構成するトラ
ンジスタTr1,Tr2の動作によりデータバスDB,
DBバーに読み出されるセル情報の振幅が制限され、書
き込み動作時には前記トランジスタTr1,Tr2及び
トランジスタTr9,Tr10 によりデータ書き込み
回路が構成されてデータバスDB,DBバーに書き込み
データが入力される。
ンジスタTr1,Tr2の動作によりデータバスDB,
DBバーに読み出されるセル情報の振幅が制限され、書
き込み動作時には前記トランジスタTr1,Tr2及び
トランジスタTr9,Tr10 によりデータ書き込み
回路が構成されてデータバスDB,DBバーに書き込み
データが入力される。
【0010】
【実施例】以下、この発明を具体化した一実施例を図2
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付してその説明を省略する。この実施例では
データバスDB,DBバーに前記従来例と同様なセルア
レイが接続されるとともに、電源Vccとの間には振幅
制限用のNチャネルMOSトランジスタTr1,Tr2
が接続されている。そのトランジスタTr1,Tr2の
ゲートはOR回路5a,5bの出力端子に接続され、O
R回路5a,5bの一方の入力端子には前記振幅制限信
号ΦD が入力されるとともに他方の入力端子には書き
込みデータWR,WRバーが入力されている。
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付してその説明を省略する。この実施例では
データバスDB,DBバーに前記従来例と同様なセルア
レイが接続されるとともに、電源Vccとの間には振幅
制限用のNチャネルMOSトランジスタTr1,Tr2
が接続されている。そのトランジスタTr1,Tr2の
ゲートはOR回路5a,5bの出力端子に接続され、O
R回路5a,5bの一方の入力端子には前記振幅制限信
号ΦD が入力されるとともに他方の入力端子には書き
込みデータWR,WRバーが入力されている。
【0011】また、データバスDB,DBバーとグラン
ドGとの間にはNチャネルMOSトランジスタTr9,
Tr10 が接続され、そのゲートには書き込みデータ
WR,WRバーが入力されている。さて、このように構
成されたデータ書き込み回路及び振幅制限回路では、読
出し動作時にはHレベルの振幅制限信号ΦD がOR回
路5a,5bに入力されて同OR回路5a,5bがHレ
ベルの信号を出力し、その出力信号に基づいてトランジ
スタTr1,Tr2がオンされ、セル情報の読出し動作
時におけるデータバスDB,DBバーの振幅制限動作が
行われる。
ドGとの間にはNチャネルMOSトランジスタTr9,
Tr10 が接続され、そのゲートには書き込みデータ
WR,WRバーが入力されている。さて、このように構
成されたデータ書き込み回路及び振幅制限回路では、読
出し動作時にはHレベルの振幅制限信号ΦD がOR回
路5a,5bに入力されて同OR回路5a,5bがHレ
ベルの信号を出力し、その出力信号に基づいてトランジ
スタTr1,Tr2がオンされ、セル情報の読出し動作
時におけるデータバスDB,DBバーの振幅制限動作が
行われる。
【0012】一方、読出し動作から書き込み動作に移行
すると、図3に示すように振幅制限信号ΦD はLレベ
ルとなる。そして、この状態で例えばHレベルの書き込
みデータWRとLレベルの書き込みデータWRバーが入
力されると、OR回路5aはHレベルの信号を出力し、
OR回路5bはLレベルの信号を出力するため、トラン
ジスタTr1はオンされるとともにトランジスタTr2
はオフされる。また、トランジスタTr9がオンされる
とともにトランジスタTr10 がオフされる。従って
、データバスDBはHレベル、DBバーはLレベルとな
り、その書き込みデータが選択された記憶セルに書き込
まれる。
すると、図3に示すように振幅制限信号ΦD はLレベ
ルとなる。そして、この状態で例えばHレベルの書き込
みデータWRとLレベルの書き込みデータWRバーが入
力されると、OR回路5aはHレベルの信号を出力し、
OR回路5bはLレベルの信号を出力するため、トラン
ジスタTr1はオンされるとともにトランジスタTr2
はオフされる。また、トランジスタTr9がオンされる
とともにトランジスタTr10 がオフされる。従って
、データバスDBはHレベル、DBバーはLレベルとな
り、その書き込みデータが選択された記憶セルに書き込
まれる。
【0013】また、書き込みデータWR,WRバーが反
転されるとデータバスDB,DBバーに入力される書き
込みデータが反転され、その書き込みデータが選択され
た記憶セルに書き込まれる。以上のようにこのデータ書
き込み回路及び振幅制限回路では、読出し動作時にはト
ランジスタTr1,Tr2が動作してデータバスDB,
DBバーの振幅が制限され、書き込み動作時にはトラン
ジスタTr1,Tr2及び同Tr9,Tr10 により
書き込みデータがデータバスDB,DBバーに入力され
る。従って、トランジスタTr1,Tr2を書き込み及
び読出し動作に共通して使用することにより前記従来例
に比してデータ書き込み回路及び振幅制限回路のトラン
ジスタ数を削減することができるので、データバスDB
,DBバーの本数の増大にともなう両回路の占有面積の
増大を抑制してチップサイズの増大を防止することがで
きる。
転されるとデータバスDB,DBバーに入力される書き
込みデータが反転され、その書き込みデータが選択され
た記憶セルに書き込まれる。以上のようにこのデータ書
き込み回路及び振幅制限回路では、読出し動作時にはト
ランジスタTr1,Tr2が動作してデータバスDB,
DBバーの振幅が制限され、書き込み動作時にはトラン
ジスタTr1,Tr2及び同Tr9,Tr10 により
書き込みデータがデータバスDB,DBバーに入力され
る。従って、トランジスタTr1,Tr2を書き込み及
び読出し動作に共通して使用することにより前記従来例
に比してデータ書き込み回路及び振幅制限回路のトラン
ジスタ数を削減することができるので、データバスDB
,DBバーの本数の増大にともなう両回路の占有面積の
増大を抑制してチップサイズの増大を防止することがで
きる。
【0014】また、前記従来例に比して新たにOR回路
5a,5bが必要となるが、このOR回路5a,5bを
構成するトランジスタのサイズはデータ書き込み回路及
び振幅制限回路を構成するトランジスタのサイズより小
さいため、データ書き込み回路及び振幅制限回路のトラ
ンジスタ数を削減することがチップ面積の削減に大きく
寄与する。さらに、データ書き込み回路及び振幅制限回
路はデータバスDB,DBバーの近傍に配置する必要が
あるが、OR回路5a,5bは必ずしもデータバスDB
,DBバーの近傍に設ける必要はないので、データ書き
込み回路及び振幅制限回路のトランジスタ数を削減する
ことは回路レイアウトの自由度を向上させることもでき
る。
5a,5bが必要となるが、このOR回路5a,5bを
構成するトランジスタのサイズはデータ書き込み回路及
び振幅制限回路を構成するトランジスタのサイズより小
さいため、データ書き込み回路及び振幅制限回路のトラ
ンジスタ数を削減することがチップ面積の削減に大きく
寄与する。さらに、データ書き込み回路及び振幅制限回
路はデータバスDB,DBバーの近傍に配置する必要が
あるが、OR回路5a,5bは必ずしもデータバスDB
,DBバーの近傍に設ける必要はないので、データ書き
込み回路及び振幅制限回路のトランジスタ数を削減する
ことは回路レイアウトの自由度を向上させることもでき
る。
【0015】
【発明の効果】以上詳述したように、この発明はデータ
バスに接続されるデータ書き込み回路及び振幅制限回路
の増大によるチップサイズの増大を抑制可能とした半導
体記憶装置を提供することができる優れた効果を発揮す
る。
バスに接続されるデータ書き込み回路及び振幅制限回路
の増大によるチップサイズの増大を抑制可能とした半導
体記憶装置を提供することができる優れた効果を発揮す
る。
【図1】本発明の原理説明図である。
【図2】本発明の一実施例を示す回路図である。
【図3】一実施例の動作を示す波形図である。
【図4】従来例を示す回路図である。
DB,DBバー データバス
WR,WRバー 書き込みデータ
Vcc 高電位側電源
G 低電位側電源
Tr1,Tr2,Tr9,Tr10 トランジスタ
ΦD 振幅制限信号
ΦD 振幅制限信号
Claims (1)
- 【請求項1】 セル情報の読出し動作時には一対のデ
ータバス(DB,DBバー)で伝送されるセル情報の振
幅を振幅制限信号(ΦD )の入力に基づいて制限する
振幅制限回路と、書き込み動作時にはデータバス(DB
,DBバー)に書き込みデータ(WR,WRバー)を入
力するデータ書き込み回路とを該データバス(DB,D
Bバー)に接続した半導体記憶装置であって、前記振幅
制限回路は前記一対のデータバス(DB,DBバー)と
高電位側電源(Vcc)との間に接続した一対のトラン
ジスタ(Tr1,Tr2)で構成し、前記データ書き込
み回路は前記一対のデータバス(DB,DBバー)と低
電位側電源(G)との間に接続した一対のトランジスタ
(Tr9,Tr10 )と前記振幅制限回路を構成する
トランジスタ(Tr1,Tr2)とから構成したことを
特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3021188A JPH04259987A (ja) | 1991-02-14 | 1991-02-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3021188A JPH04259987A (ja) | 1991-02-14 | 1991-02-14 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04259987A true JPH04259987A (ja) | 1992-09-16 |
Family
ID=12047981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3021188A Withdrawn JPH04259987A (ja) | 1991-02-14 | 1991-02-14 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04259987A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011065690A (ja) * | 2009-09-15 | 2011-03-31 | Elpida Memory Inc | 半導体装置及び半導体装置を含む情報処理システム |
US8971140B2 (en) | 2009-09-15 | 2015-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and data processing system comprising semiconductor device |
-
1991
- 1991-02-14 JP JP3021188A patent/JPH04259987A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011065690A (ja) * | 2009-09-15 | 2011-03-31 | Elpida Memory Inc | 半導体装置及び半導体装置を含む情報処理システム |
US8971140B2 (en) | 2009-09-15 | 2015-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and data processing system comprising semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5555210A (en) | Semiconductor memory device | |
US5260908A (en) | Multiport memory device | |
JPH05282868A (ja) | 半導体記憶装置 | |
US6373782B1 (en) | Semiconductor device with reduced error operation caused by threshold voltage variation | |
US6909644B2 (en) | Semiconductor memory device | |
KR100618066B1 (ko) | 반도체 기억 장치 | |
JPH01158693A (ja) | 高インピーダンスを用いたスタティックramのデータ出力バッファ | |
JPH04259987A (ja) | 半導体記憶装置 | |
KR100207536B1 (ko) | 데이터 마스킹 기능을 갖는 반도체 메모리장치 | |
JPH0922594A (ja) | データリード/ライト方法及びその装置 | |
JPH01169798A (ja) | 半導体記憶装置 | |
JP3064561B2 (ja) | 半導体記憶装置 | |
JPH11134866A (ja) | 半導体記憶装置 | |
KR100613671B1 (ko) | 반도체 기억 장치 | |
JPH02244479A (ja) | 半導体メモリ装置 | |
KR100190761B1 (ko) | 비트라인 감지 증폭기 | |
US7286424B2 (en) | Semiconductor integrated circuit device | |
US6414897B1 (en) | Local write driver circuit for an integrated circuit device incorporating embedded dynamic random access memory (DRAM) | |
JP2738793B2 (ja) | 半導体記憶装置 | |
US20010048626A1 (en) | Virtual channel DRAM | |
KR100298451B1 (ko) | 2포트 에스램회로 | |
JP2786353B2 (ja) | 半導体記憶装置 | |
KR19980037951A (ko) | 입출력 라인 프리차지 회로 | |
JPH04271092A (ja) | 半導体記憶装置 | |
KR100474553B1 (ko) | 이중데이타버스라인센스앰프를갖는반도체메모리장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |