JP4299406B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4299406B2 JP4299406B2 JP23257499A JP23257499A JP4299406B2 JP 4299406 B2 JP4299406 B2 JP 4299406B2 JP 23257499 A JP23257499 A JP 23257499A JP 23257499 A JP23257499 A JP 23257499A JP 4299406 B2 JP4299406 B2 JP 4299406B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- common data
- signal
- sub
- data line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は、半導体記憶装置におけるデータの読出し技術に関し、例えばクロック同期型スタティックRAM(ランダム・アクセス・メモリ)やダイナミック型RAMなど高速動作が要求される半導体記憶装置に利用して有効な技術に関する。
【0002】
【従来の技術】
従来、ダイナミック型RAM(以下、DRAMと称する)においては、ワード線を立ち上げてメモリセルを選択することによって対をなすビット線に読み出された微小電位差を増幅する回路方式として、ビット線対の電位差をセンスアンプ回路で増幅し、アドレス信号に基づいて選択的に導通されるスイッチMOSFETを介してコモンデータ線に接続してメインアンプで増幅して出力するようにしたものがある。
【0003】
しかしながら、上記のようなセンスアンプとメインアンプとによる2段階増幅の読出し方式にあっては、記憶容量の増大に伴いコモンデータ線の長さが長くなるとその配線抵抗や寄生容量が増加するため、読出し速度が遅くなるという問題点があった。
【0004】
そこで、例えば図6に示すように、メモリセルアレイの対をなすビット線BL,/BLの電位差を増幅するセンスアンプSAとメインアンプMAとを接続する複数のセンスアンプに共通のコモンデータ線IO,/IOの途中に共通のサブアンプSUBを設け、このサブアンプSUBでコモンデータ線IO,/IOの電位差を補助的に増幅させることで、コモンデータ線IO,/IOの長大化に伴う読出し速度の低下を防止するようにした発明が提案されている(特開平10−27473号)。
【0005】
なお、上記先願においては、サブアンプとして、図7に示されているように、ソースが共通結合されて電流スイッチング用MOSFET Q23に接続され各々のドレインがコモンデータ線IO,/IOにそれぞれ接続されるとともに、ゲートとドレインが交差結合された一対の差動MOSFET Q21,Q22からなる正帰還型の差動アンプが使用されている。また、データの書込みはメインアンプMAと並列にコモンデータ線IO,/IOに接続されたライト用のアンプWAでライトデータに応じてビット線BL,/BLの電位差を広げてメモリセルに電荷をチャージして行なうようにしていた。
【0006】
【発明が解決しようとする課題】
図6に示すサブアンプを設けた先願のデータ読出し方式にあっては、読出し速度を速くすることはできるが、コモンデータ線IO,/IOの長さが長くなるほど大きな駆動能力を有するサブアンプをコモンデータ線IO,/IOの途中に設けなくてはならないため、充分な駆動力を有するサブアンプを配置する領域をチップ上に確保するのが困難であり、サブアンプを配置することで無駄なスペースが生じてチップサイズの増大を招きコストアップの原因になるという不具合があることが明らかとなった。
【0007】
この発明の目的は、上記のような問題点に着目してなされたもので、コモンデータ線を介して初段アンプからの読出し信号を共通の最終アンプに供給する方式の半導体メモリにおいて、コモンデータ線が長くなっても高速の読出しを保証できるとともに、チップサイズの増大を招くことのない読出し系の回路形式を提供することにある。
【0008】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【0009】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【0010】
すなわち、複数のメモリセルがマトリックス状に配置されたメモリアレイ内の互いに対をなすビット線対に接続され、前記ビット線対の電位を増幅する初段アンプと、前記ビット線対を第1アドレス信号に対応してローカルコモンデータ線対と接続する第1スイッチ手段と、入出力が前記ローカルコモンデータ線対に接続され、制御信号に応じて前記初段アンプにより増幅された前記電位を更に増幅するサブアンプと、リード時とライト時、前記ローカルコモンデータ線対とメインコモンデータ線対とを接続する第2スイッチ手段と、前記メインコモンデータ線対に接続されたメインアンプと、を備えたものである。
【0011】
上記した手段によれば、記憶容量の大容量化に伴ってコモンデータ線の長さが長くなって寄生抵抗および寄生容量が増大しても各センスアンプ回路とコモンデータ線との間に設けられたサブアンプでセンスアンプの出力をさらに増幅して出力することができるため、高速な読出し速度を保証することができる。
【0012】
また、各サブアンプはメモリアレイ形成領域とワードドライバ形成領域とセンスアンプ形成領域とで挟まれた空白領域を利用して配置することにより、サブアンプの配置のために何ら新たな領域を設ける必要がなく、これによってチップサイズの増大を招くことなく読出し速度の高速化を図ることができる。
【0013】
さらに、前記サブアンプとしては、ソースが共通結合され、各々のドレインが前記ローカルコモンデータ線対にそれぞれ接続されるとともに、各々のゲートが互いの前記ドレインに交差結合された一対の差動MOSFETと、前記共通ソース側に接続され、前記制御信号がゲートに入力されたスイッチング用MOSFETとからなる差動アンプであり、前記スイッチング用MOSFETは、動作タイミング信号によって制御される第1のMOSFETと、複数の前記メモリアレイを選択する第2アドレス信号に応じてオン、オフ制御される前記第2スイッチ手段と同一系の制御信号により制御される第2のMOSFETとが直列形態に接続したものを用いる。
【0014】
これにより、サブアンプを少ない素子数の回路で構成して占有面積の増大を回避しつつライトアンプとの競合を防止して書込み速度の高速化を図ることができるとともに、直列形態のMOSFETで動作タイミング信号とアドレス系の制御信号との論理積をとってサブアンプを動作させるため不要な(非選択の)サブアンプに流れる電流をなくし消費電力を減らすことができる。また、直列形態のMOSFETによりサブアンプのリーク電流を抑えて消費電力の増加を抑制することができる。
【0015】
しかも、前記直列形態の第1および第2のMOSFETのうち、ゲート制御信号の電圧振幅値が大きな信号が入力される方のMOSFETが、接地電位側に配置されている。これによって、サブアンプの出力振幅を電流スイッチング用MOSFETが一つの場合と同程度にすることができ、直列形態の2つのMOSFETを設けたことによるデメリットを最小限に抑えることができる。前記動作タイミング信号は、前記ビット線対をローカルコモンデータ線対と接続する第1スイッチ手段に入力される信号である第1アドレス信号に対応した信号である。前記初段アンプは、それぞれ1対の第1導電型MOSFETと第2導電型MOSFETとからなるそれぞれのゲートとドレインが交差結合されたCMOSラッチ型の回路で構成されている。また、前記第1のMOSFETのゲート端子に印加される前記動作タイミング信号は、カラムアドレス系である第1アドレス信号に基づいて形成された信号である。前記第2のMOSFETのゲート端子に印加される信号は、複数の前記メモリアレイを選択する第2アドレス信号に応じてオン、オフ制御される前記第2スイッチ手段と同一系の制御信号である。前記各サブアンプは、メモリアレイ形成領域とワードドライバ形成領域とセンスアンプ形成領域とで挟まれた領域に配置されている。前記ローカルコモンデータ線対は、複数の前記ビット線対に対応した前記初段アンプの展開方向である第1方向に延在し、前記メインコモンデータ線対は、前記第1方向と直行する第2方向に延在する。前記メインコモンデータ線対は、前記メモリアレイまたは前記ワードドライバ形成領域上、且つ前記第2方向に延在する。前記制御信号は、前記サブアンプをリード動作時に活性化し、且つライト動作時に非活性化するように制御するための信号である。前記第2スイッチ手段は、前記第2アドレス信号に応じて、前記ローカルコモンデータ線対と前記メインコモンデータ線対とを接続する。また、サブアンプには、前記サブアンプをリード動作時に活性化し、且つライト動作時に非活性化する制御信号が入力される。これによって、ライト時、ライトアンプとの競合を防止して書込み速度の高速化を図ることができる。
【0016】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【0017】
図1は本発明を適用して好適なダイナミック型RAMの一実施例を示す概略構成図である。
【0018】
図1において、10は電荷蓄積用のキャパシタと選択MOSFETとからなる複数のメモリセルがマトリックス状に配置され同一行のメモリセルの選択端子が接続された複数のワード線と同一列のメモリセルの入出力端子が接続された複数のビット線とを有するメモリアレイ、11は入力されたX系のアドレス信号をロウアドレスストローブ信号RASの立ち下がりに同期して取り込むXアドレスバッファ、12は取り込まれたアドレス信号をデコードして上記メモリアレイ10内の対応するワード線を選択するXアドレスデコーダ、13はデコードされた信号に基づいてメモリアレイ10内の対応するワード線を選択レベルに駆動するワードドライバである。
【0019】
また、14は入力されたY系のアドレス信号をカラムアドレスストローブ信号CASの立ち下がりに同期して取り込むYアドレスバッファ、15は取り込まれたアドレス信号をデコードして上記メモリアレイ10内の対応するビット線を選択するための信号を形成するYアドレスデコーダ、16は選択されたメモリセルが接続された各ビット線対ごとに設けられビット線の電位差を増幅する複数のセンスアンプ回路および該センスアンプをコモンデータ線に接続させるカラムスイッチからなるセンスアンプ&カラムスイッチ回路、17はセンスアンプ回路により増幅されコモンデータ線IO,/IOに出力されたリードデータをさらに増幅するメインアンプ、18はメインアンプ17により増幅されたリードデータをチップ外部へ出力するデータ出力バッファ、19はチップ外部より入力された書込みデータを取り込むデータ入力バッファ、20は取り込まれた書込みデータに基づいて書込み信号を形成するライト回路、21は外部から入力されるロウアドレスストローブ信号RASやカラムアドレスストローブ信号CAS、ライトイネーブル信号WEなどに基づいてチップ内部の制御信号を形成するコントロール回路である。
【0020】
この実施例においては、上記センスアンプ&カラムスイッチ回路16とこれとメインアンプ17とを接続するコモンデータ線IO,/IOとの間にサブアンプ回路22が設けられている。なお、図では、上記センスアンプ&カラムスイッチ回路16およびサブアンプ回路22はそれぞれ1つの回路として示されているが、センスアンプ&カラムスイッチ回路16はメモリアレイ内の1対のビット線毎にまたサブアンプ回路22は各上記センスアンプ&カラムスイッチ回路16と1対1または所定数のセンスアンプ&カラムスイッチ回路16に対して1つの割合で設けられている。
【0021】
図2には、上記サブアンプ回路22の一実施例が示されている。
【0022】
図2において、SA&CSWは、メモリアレイ内の複数のビット線対のそれぞれに接続された複数のセンスアンプと、Y系アドレス信号をデコードするカラムデコーダからの選択信号によりオン、オフ制御されて各ビット線対をローカルコモンデータ線対LIOT,LIOBに接続させる複数のカラムスイッチとセンスアンプとがワード線と平行な方向(図2の左右方向)に配設されたセンスアンプ&カラムスイッチ列である。センスアンプは、図示しないが、1対のpチャネルMOSFETとnチャネルMOSFETとからなる一般的なCMOSラッチ型の回路で構成されている。
【0023】
この実施例では、上記ローカルコモンデータ線対LIOT,LIOBは、一対のCMOS伝送ゲートTG1,TG2を介してメインコモンデータ線対MIOT,MIOBに接続可能にされ、メインコモンデータ線対MIOT,MIOBの端部にメインアンプMAが接続されている。そして、伝送ゲートTG1,TG2を構成するpチャネルMOSFETのゲート端子には、ロウアドレスデコーダ12(図1参照)から供給されるXアドレスをデコードした信号BLEQが印加され、伝送ゲートTG1,TG2を構成するnチャネルMOSFETのゲート端子には上記デコード信号BLEQの反転信号BLEQBが印加されており、X系アドレス信号に応じて選択的にオンされるように構成されている。
【0024】
また、上記ローカルコモンデータ線対LIOT,LIOBには、サブアンプ回路SUBが接続されている。この実施例のサブアンプ回路SUBは、互いのソースが直結された一対のnチャネル型差動MOSFET Qn1,Qn2とこれらのMOSFET Qn1,Qn2の共通ソースと接地点との間に直列形態に接続されたnチャネルMOSFET Qn3,Qn4とから構成されており、上記差動MOSFET Qn1,Qn2のゲート端子がローカルコモンデータ線対LIOT,LIOBにそれぞれ接続され、差動MOSFET Qn1,Qn2のドレインは互いに他方のMOSFETのゲートが接続されているローカルコモンデータ線対LIOB,LIOTに交差結合されている。
【0025】
これによって、この実施例のサブアンプ回路SUBは、一方のコモンデータ線の電位が上がるとそれにゲートが接続されているMOSFETがオン方向に駆動されてドレイン電圧すなわちドレインが接続された他方のコモンデータ線の電位を下げ、それによって他方のMOSFETのゲート電圧が下がってオフさせる方向に動作させる正帰還型の差動アンプとして動作する。
【0026】
また、上記サブアンプ回路SUBを構成する直列形態のnチャネルMOSFET Qn3,Qn4のうちQn3のゲート端子には、当該サブアンプSUBの動作タイミングを与える制御信号DIOETが印加され、Qn4のゲート端子には、前述の伝送ゲートTG1,TG2を構成するnチャネルMOSFETのゲート端子に印加されている上記ロウアドレス系のデコード信号BLEQの反転信号BLEQBが印加され、伝送ゲートTG1,TG2の導通と同時にQn4がオンされるように構成されている。なお、ここで、サブアンプSUBの動作タイミングを与える制御信号DIOETは、センスアンプ&カラムスイッチ列SA&CSW内のカラムスイッチを選択的にオンさせるカラム選択信号YSに基づいて形成された信号であり、後述のようにMOSFET Qn3はQn4よりも若干遅れてオンされる。
【0027】
ローカルコモンデータ線対LIOB,LIOT間には、データ読出し時や書込み時にローカルコモンデータ線対LIOB,LIOTを例えば0.9Vのような電位VBLRにプリチャージするためのプリチャージMOSFET Qpc1,Qpc2が直列形態に接続されているとともに、イコライズ用MOSFET Qe3のソース・ドレインが接続されている。これらのMOSFET Qe3,Qpc1,Qpc2のゲート端子には制御信号BLEQが共通に印加されている。
【0028】
図3には、上記サブアンプ部の動作タイミングが示されている。データ読出し時には、ロウアドレスストローブ信号RASの立ち下がりでロウアドレス信号がXアドレスバッファ11に取り込まれ、Xデコーダ12でデコードされワードドライバ13によってメモリアレイ10内の対応する1本のワード線が選択レベルに駆動される。これに呼応してコントロール回路21から出力される内部制御信号BLEQがロウレベルに立ち下がり、サブアンプ部ではプリチャージMOSFET Qpc1,Qpc2およびイコライズMOSFET Qe3がオフされる。すると、メモリアレイ内のビット線対の電位BLが選択されたメモリセルからの読出しデータに応じて開き始める(タイミングt1)。また、このときサブアンプSUBのMOSFET Qn4がオンされ、伝送ゲートTG1,TG2が導通状態にされる。
【0029】
その後、カラムアドレスストローブ信号CASの立ち下がり同期してカラムアドレス信号がYアドレスバッファ14に取り込まれてYデコーダ15でデコードされ、センスアンプ&カラムスイッチ列SA&CSW内のカラムスイッチを選択的にオンさせるカラム選択信号YSがハイレベルに立ち上げられ、対応するセンスアンプが活性化されるとともにカラムスイッチがオンされる(タイミングt2)。このときコントロール回路21によって制御信号BQIOBとDIOETがハイレベルに立ち上げられ、サブアンプSUBのMOSFET Qn3がオンされてサブアンプSUBが活性化され、ローカルコモンデータ線LIOT,LIOBの電位差を増幅する。これが導通状態の伝送ゲートTG1,TG2を通りメインコモンデータ線MIOT,MIOBを介してメインアンプMAに伝達されて増幅される。
【0030】
ローカルコモンデータ線LIOT,LIOBの電位差がある程度まで増幅されると制御信号DIOETがロウレベルに立ち下げられ、サブアンプSUBが非活性化されるとともに、プリチャージMOSFET Qpc1,Qpc2がオンされて、ローカルコモンデータ線LIOT,LIOBがプリチャージされる(タイミングt3)。
【0031】
書込み時もほぼ上記と同様なタイミングで制御される。読出し時と異なる点は、制御信号BLEQBとDIOETがハイレベルに立ち上げられる前に、ライトイネーブル信号がロウレベルであることを条件にコントロール回路21によってライト回路20に対する書込み制御信号MIWがハイレベルに立ち上げられ、それによってメインコモンデータ線MIOT,MIOBの電位差がそのときデータ入力バッファ19へ外部から入力されているライトデータDinに応じて広げられる点と、制御信号BLEQBとDIOETによってサブアンプSUBが活性化されるとともにカラム選択信号YSによってセンスアンプ&カラムスイッチ列SA&CSW内のカラムスイッチがオンされた後でメモリアレイ内のビット線の電位BLがライトデータに応じて広がる点にある。
【0032】
上記のように、この実施例では、各ローカルコモンデータ線LIOT,LIOBに設けられているサブアンプSUBに直列形態のMOSFET Qn3,Qn4が設けられ、Qn3のゲート端子には動作タイミング信号DIOETが、またQn4のゲート端子にはアドレス系の制御信号BLEQBが印加され、これらの信号の論理積をとってサブアンプを動作させるため不要な(非選択の)サブアンプに流れる電流をなくし消費電力を減らすことができる。
【0033】
また、この実施例のサブアンプは直列形態のMOSFET Qn3,Qn4が設けられているため、図7に示されている従来のサブアンプに比べてリーク電流が少なくなるという利点がある。すなわち、直列形態のMOSFET Qn3,Qn4が設けられていると、両方のMOSFETがオフされている状態において、一方のMOSFETのゲートに印加される制御信号にノイズがのってオンされても他方のMOSFETがオフされている直列形態のMOSFET Qn3,Qn4が設けられていることによって貫通電流が流れることがない。
【0034】
しかも、この実施例のサブアンプSUBのMOSFET Qn3,Qn4のゲート端子に印加されている制御信号BLEQBとDIOETは、接地点側のMOSFET Qn4のゲートに印加されている制御信号BLEQBの振幅の方が、接地点から離れている側のMOSFET Qn3のゲートに印加されている制御信号DIOETの振幅(0〜1.8V)よりも大きい0〜3.5Vのような値にされている。これによって、制御信号BLEQBとDIOETが同一振幅である場合に比べてMOSFET Qn4が強くオンされてオン抵抗が小さくなる分、MOSFET Qn3のソース電位が低くなり、差動アンプの特性や出力振幅を電流スイッチング用MOSFETが一つの場合と同程度にすることができ、直列形態の2つのMOSFETを設けたことによるデメリットを最小限に抑えることができる。
【0035】
また、この実施例のサブアンプSUBは各ローカルコモンデータ線LIOT,LIOBごとに設けられているため、図6の従来例のようにコモンデータ線に一つだけ設けられている場合に比べて一つ一つのアンプの駆動力は小さくて済み、その分ひとつのアンプの占有面積を小さくできるので、メモリアレイ内の空スペースを利用して配置することでチップ面積を増大させることがないという利点がある。以下、その根拠を図4のレイアウト図を用いて分かり易く説明する。
【0036】
図4(A)は本発明を適用して効適なメモリアレイの例を示す。図4(A)において、M−ARYはメモリアレイ、Y−DECはYデコーダで、メモリアレイM−ARYは互いに適当な間隔を置いてマトリックス状に配置された複数のメモリブロックMBLで構成されている。図中に右下がりのハッチングで示す領域がそれぞれメモリブロックで、各メモリブロックMBLの上下のスペース(図中に左下がりのハッチングで示す領域)には対応するメモリブロックMBL内のワード線を選択的に駆動するサブワードドライバ列SWDが配置されている。従って、図4(A)ではワード線は上下方向に延設されている。
【0037】
また、各メモリブロックMBLの左右のスペース(図中に網掛けで示す領域)には前述したセンスアンプ&カラムスイッチ列SA&SCWが配置されている。従って、図4(A)ではビット線は左右方向に延設されている。また、メインコモンデータ線MIOT,MIOBは、メモリブロックMBLとサブワードドライバSWDの形成領域の上の空間を利用してビット線と並行すなわち図4(A)では左右方向に沿って延設される。
【0038】
上記レイアウトにおいて、メモリブロックMBLとサブワードドライバ列SWDとセンスアンプ&カラムスイッチ列SA&SCWとに挟まれた領域(図中に白抜き枠で示されている領域)は回路が形成されていない空白領域である。この実施例においては、この空白領域を利用して前述のサブアンプSUBを配置することで新たにサブアンプを配置するスペースを設ける必要をなくし、これによってサブアンプを設けたにも関わらずチップサイズの増大を抑えることができるようにした。
【0039】
なお、図6の従来例のようにコモンデータ線に一つだけサブアンプを設ける場合には、アンプの駆動力従って面積を大きくしなければならないため、図4(A)に示されている一つの空白領域内に収まるように配置することが困難であった。そのため、例えばコモンデータ線の中央部に一つサブアンプを設けて接続するには、図4(B)に太枠SUBで示すように、本発明に比べて大きな配置スペースが必要になり、それによってメモリブロックBLの左右の間隔(もしくは上下の間隔)がメモリアレイ全体に亘って広くなってしまい、メモリアレイの占有面積ひいてはチップサイズが増大することとなる。
【0040】
また、図4(A)にはメモリアレイが1つの場合が示されているが、図4(A)に示されているような構成のメモリアレイを1マットとして、それを複数マット並べて配置することでさらに記憶容量の大きなメモリを構成してもよいことはいうまでもない。
【0041】
前述したように、図2の実施例のサブアンプSUBのMOSFET Qn3,Qn4のゲート端子に印加されている制御信号BLEQBとDIOETは、ロウ系とカラム系のアドレス信号に対応した信号であるため、図4のレイアウト構成のメモリアレイにおいて1つのメモリブロックに対応されたサブアンプSUBを選択的に活性化させて消費電力を減らすことができる。また、そのような選択を行なうための信号を供給する配線の引き回しが簡単でかつその配線長が比較的短くなるように設計することが容易にできる。
【0042】
図5に本発明の第2の実施例を示す。この実施例は、図2の実施例におけるサブアンプSUBの差動MOSFET Qn1,Qn2のドレインを直接ローカルコモンデータ線LIOT,LIOBに接続する代わりに、pチャネルMOSFET Qp1,Qp2を介して接続するとともに、このpチャネルMOSFET Qp1,Qp2のゲートを、nチャネルMOSFET Qn3のゲートに印加されている制御信号DIORETの反転信号DIOREBで駆動するようにしたものである。制御信号DIORETは図2の実施例回路における制御信号DIOETとリード時は同一でライト時はロウレベルのままとされる信号すなわち図3において点線Eで囲まれたパルスのない信号と考えれば良い。つまり、この実施例では、サブアンプSUBは書込み時には非活性状態として増幅動作させないで、メインコモンデータ線MIOT,MIOBに接続されているライトアンプのみで書込みのためのローカルコモンデータ線LIOT,LIOBの駆動を行なうように構成したものである。かかる構成においても図2の実施例と同様な効果が得られる。
【0043】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、メインアンプとライトアンプをメインコモンデータ線MIOT,MIOBに接続して書込みと読出しでメインコモンデータ線MIOT,MIOBを共有するようにしているが、読出し用のメインコモンデータ線MIOT,MIOBとは別個に書込み用のメインコモンデータ線を設けるように構成することも可能である。
【0044】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるダイナミック型RAMに適用した場合について説明したが、この発明はそれに限定されるものでなく、クロック同期型スタティックRAMその他、対をなすビット線をコモンデータに接続し電位差を増幅して読出しを行なう方式の半導体メモリに広く利用することができる。
【0045】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【0046】
すなわち、本発明に従うと、コモンデータ線を介して初段アンプからの読出し信号を共通の最終アンプに供給する方式の半導体メモリにおいて、コモンデータ線が長くなっても高速の読出しを保証できるとともに、チップサイズの増大を招くことのない読出し系の回路を実現することができるという効果が得られる。
【図面の簡単な説明】
【図1】本発明を適用して好適なダイナミック型RAMの一実施例を示すブロック図である。
【図2】本発明に係るデータ読出し回路の一実施例を示す回路構成図である。
【図3】実施例のサブアンプの動作タイミングを示すタイミングチャートである。
【図4】本発明の読出し回路を適用して有効なメモリアレイのレイアウト構成例を示す説明図である。
【図5】本発明に係るデータ読出し回路の他の実施例を示す回路構成図である。
【図6】従来のサブアンプを設けた読出し系の回路の構成例を示す回路図である。
【図7】従来のサブアンプ回路の構成例を示す回路図である。
【符号の説明】
10 メモリアレイ
11 Xアドレスバッファ回路
12 ロウアドレスデコーダ回路
13 ワードドライバ
14 Yアドレスバッファ回路
15 カラムアドレスデコーダ回路
16 センスアンプ列&カラムスイッチ回路
17 メインアンプ
18 データ出力バッファ
19 データ入力バッファ
20 ライト回路
21 コントロール回路
22 サブアンプ回路
SUB サブアンプ
SA&CSW センスアンプ&カラムスイッチ列
LIOT,LIOB ローカルコモンデータ線対
MIOT,MIOB メインコモンデータ線対
Qpc1,Qpc2 プリチャージ用MOSFET
Qn1,Qn2 差動MOSFET
Claims (9)
- 複数のメモリセルがマトリックス状に配置されたメモリアレイ内の互いに対をなすビット線対に接続され、前記ビット線対の電位を増幅する初段アンプと、
前記ビット線対を第1アドレス信号に対応してローカルコモンデータ線対と接続する第1スイッチ手段と、
入出力が前記ローカルコモンデータ線対に接続され、制御信号に応じて前記初段アンプにより増幅された前記電位を更に増幅するサブアンプと、
リード時とライト時、前記ローカルコモンデータ線対とメインコモンデータ線対とを接続する第2スイッチ手段と、
前記メインコモンデータ線対に接続されたメインアンプと、
を備え、
前記サブアンプは、ソースが共通結合され、各々のドレインが前記ローカルコモンデータ線対にそれぞれ接続されるとともに、各々のゲートが互いの前記ドレインに交差結合された一対の差動MOSFETと、前記共通ソース側に接続され、前記制御信号がゲートに入力されたスイッチング用MOSFETとからなる差動アンプであり、
前記スイッチング用MOSFETは、動作タイミング信号によって制御される第1のMOSFETと、複数の前記メモリアレイを選択する第2アドレス信号に応じてオン、オフ制御される前記第2スイッチ手段と同一系の制御信号により制御される第2のMOSFETとが直列形態に接続されてなるスイッチング用MOSFETであり、
前記直列形態の第1および第2のMOSFETのうち、ゲート制御信号の電圧振幅値が大きな信号が入力される方のMOSFETが、接地電位側に配置されていることを特徴とする半導体記憶装置。 - 前記動作タイミング信号は、前記第1アドレス信号に対応した信号である、ことを特徴とする請求項1に記載の半導体記憶装置。
- 前記初段アンプは、それぞれ1対の第1導電型MOSFETと第2導電型MOSFETとからなるそれぞれのゲートとドレインが交差結合されたCMOSラッチ型の回路で構成されていることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記第2のMOSFETのゲート端子に印加される前記第2スイッチ手段と同一系の制御信号は、ロウアドレス系の信号に基づいて形成された信号であることを特徴とする請求項1から3のいずれか一つに記載の半導体記憶装置。
- 前記各サブアンプは、メモリアレイ形成領域とワードドライバ形成領域とセンスアンプ形成領域とで挟まれた領域に配置されていることを特徴とする請求項1から4のいずれか一つに記載の半導体記憶装置。
- 前記ローカルコモンデータ線対は、複数の前記ビット線対に対応した前記初段アンプの展開方向である第1方向に延在し、
前記メインコモンデータ線対は、前記第1方向と直行する第2方向に延在する、ことを特徴とする請求項5に記載の半導体記憶装置。 - 前記メインコモンデータ線対は、前記メモリアレイまたは前記ワードドライバ形成領域上、且つ前記第2方向に延在することを特徴とする請求項6に記載の半導体記憶装置。
- 前記制御信号は、前記サブアンプをリード動作時に活性化し、且つライト動作時に非活性化するように制御するための信号である、ことを特徴とする請求項1から3のいずれか一つに記載の半導体記憶装置。
- 前記第2スイッチ手段には、複数の前記メモリアレイを選択する第2アドレス信号が入力され、前記ローカルコモンデータ線対と前記メインコモンデータ線対とを接続する、ことを特徴とする請求項1に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23257499A JP4299406B2 (ja) | 1999-08-19 | 1999-08-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23257499A JP4299406B2 (ja) | 1999-08-19 | 1999-08-19 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001057080A JP2001057080A (ja) | 2001-02-27 |
JP4299406B2 true JP4299406B2 (ja) | 2009-07-22 |
Family
ID=16941490
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23257499A Expired - Fee Related JP4299406B2 (ja) | 1999-08-19 | 1999-08-19 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4299406B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4553504B2 (ja) * | 2001-03-12 | 2010-09-29 | 富士通セミコンダクター株式会社 | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
KR100555568B1 (ko) * | 2004-08-03 | 2006-03-03 | 삼성전자주식회사 | 온/오프 제어가 가능한 로컬 센스 증폭 회로를 구비하는반도체 메모리 장치 |
US8238183B2 (en) | 2009-09-15 | 2012-08-07 | Elpida Memory, Inc. | Semiconductor device and data processing system comprising semiconductor device |
JP5603043B2 (ja) | 2009-09-15 | 2014-10-08 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及び半導体装置を含む情報処理システム |
-
1999
- 1999-08-19 JP JP23257499A patent/JP4299406B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001057080A (ja) | 2001-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101156172B1 (ko) | 반도체 집적회로 장치 | |
US6985394B2 (en) | Integrated circuit devices including input/output line pairs and precharge circuits and related memory devices | |
CN101221808B (zh) | 半导体存储器件及其读出放大器电路 | |
JP4552258B2 (ja) | 半導体記憶装置 | |
JP2002015578A (ja) | 半導体記憶装置 | |
US20150120997A1 (en) | Semiconductor device including repeater circuit for main data line | |
JP2002208277A (ja) | 半導体記憶装置のセンスアンプ制御回路 | |
KR20170061074A (ko) | 싱글-엔드형 메인 i/o 라인을 갖는 반도체 디바이스 | |
JP2775552B2 (ja) | 半導体記憶装置 | |
JP4027577B2 (ja) | 入出力ライン対等化回路及びこれを備えたメモリ装置 | |
JP4767390B2 (ja) | Dram | |
JP4299406B2 (ja) | 半導体記憶装置 | |
JP5624715B2 (ja) | 半導体記憶装置 | |
KR100548560B1 (ko) | 메모리 장치용 비트라인 프리차지 신호 발생기 | |
JP4031651B2 (ja) | 半導体装置 | |
JP3696144B2 (ja) | 半導体記憶装置 | |
US7414874B2 (en) | Semiconductor memory device | |
US6597040B2 (en) | Semiconductor device having MOS transistor for coupling two signal lines | |
JP3583916B2 (ja) | 半導体記憶装置 | |
JP3141923B2 (ja) | 半導体記憶装置 | |
JP2001358228A (ja) | 半導体装置 | |
JP3129459B2 (ja) | 半導体装置 | |
CN111095409B (zh) | 子放大器、开关装置以及半导体装置 | |
JPH06103755A (ja) | 半導体記憶装置 | |
JP2005340227A (ja) | 半導体記憶装置と半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060607 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060710 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080917 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090114 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090312 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090408 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090417 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120424 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120424 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130424 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130424 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140424 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |