JP4299406B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置におけるデータの読出し技術に関し、例えばクロック同期型スタティックＲＡＭ（ランダム・アクセス・メモリ）やダイナミック型ＲＡＭなど高速動作が要求される半導体記憶装置に利用して有効な技術に関する。
【０００２】
【従来の技術】
従来、ダイナミック型ＲＡＭ（以下、ＤＲＡＭと称する）においては、ワード線を立ち上げてメモリセルを選択することによって対をなすビット線に読み出された微小電位差を増幅する回路方式として、ビット線対の電位差をセンスアンプ回路で増幅し、アドレス信号に基づいて選択的に導通されるスイッチＭＯＳＦＥＴを介してコモンデータ線に接続してメインアンプで増幅して出力するようにしたものがある。
【０００３】
しかしながら、上記のようなセンスアンプとメインアンプとによる２段階増幅の読出し方式にあっては、記憶容量の増大に伴いコモンデータ線の長さが長くなるとその配線抵抗や寄生容量が増加するため、読出し速度が遅くなるという問題点があった。
【０００４】
そこで、例えば図６に示すように、メモリセルアレイの対をなすビット線ＢＬ，／ＢＬの電位差を増幅するセンスアンプＳＡとメインアンプＭＡとを接続する複数のセンスアンプに共通のコモンデータ線ＩＯ，／ＩＯの途中に共通のサブアンプＳＵＢを設け、このサブアンプＳＵＢでコモンデータ線ＩＯ，／ＩＯの電位差を補助的に増幅させることで、コモンデータ線ＩＯ，／ＩＯの長大化に伴う読出し速度の低下を防止するようにした発明が提案されている（特開平１０−２７４７３号）。
【０００５】
なお、上記先願においては、サブアンプとして、図７に示されているように、ソースが共通結合されて電流スイッチング用ＭＯＳＦＥＴ Ｑ２３に接続され各々のドレインがコモンデータ線ＩＯ，／ＩＯにそれぞれ接続されるとともに、ゲートとドレインが交差結合された一対の差動ＭＯＳＦＥＴ Ｑ２１，Ｑ２２からなる正帰還型の差動アンプが使用されている。また、データの書込みはメインアンプＭＡと並列にコモンデータ線ＩＯ，／ＩＯに接続されたライト用のアンプＷＡでライトデータに応じてビット線ＢＬ，／ＢＬの電位差を広げてメモリセルに電荷をチャージして行なうようにしていた。
【０００６】
【発明が解決しようとする課題】
図６に示すサブアンプを設けた先願のデータ読出し方式にあっては、読出し速度を速くすることはできるが、コモンデータ線ＩＯ，／ＩＯの長さが長くなるほど大きな駆動能力を有するサブアンプをコモンデータ線ＩＯ，／ＩＯの途中に設けなくてはならないため、充分な駆動力を有するサブアンプを配置する領域をチップ上に確保するのが困難であり、サブアンプを配置することで無駄なスペースが生じてチップサイズの増大を招きコストアップの原因になるという不具合があることが明らかとなった。
【０００７】
この発明の目的は、上記のような問題点に着目してなされたもので、コモンデータ線を介して初段アンプからの読出し信号を共通の最終アンプに供給する方式の半導体メモリにおいて、コモンデータ線が長くなっても高速の読出しを保証できるとともに、チップサイズの増大を招くことのない読出し系の回路形式を提供することにある。
【０００８】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１０】
すなわち、複数のメモリセルがマトリックス状に配置されたメモリアレイ内の互いに対をなすビット線対に接続され、前記ビット線対の電位を増幅する初段アンプと、前記ビット線対を第１アドレス信号に対応してローカルコモンデータ線対と接続する第１スイッチ手段と、入出力が前記ローカルコモンデータ線対に接続され、制御信号に応じて前記初段アンプにより増幅された前記電位を更に増幅するサブアンプと、リード時とライト時、前記ローカルコモンデータ線対とメインコモンデータ線対とを接続する第２スイッチ手段と、前記メインコモンデータ線対に接続されたメインアンプと、を備えたものである。
【００１１】
上記した手段によれば、記憶容量の大容量化に伴ってコモンデータ線の長さが長くなって寄生抵抗および寄生容量が増大しても各センスアンプ回路とコモンデータ線との間に設けられたサブアンプでセンスアンプの出力をさらに増幅して出力することができるため、高速な読出し速度を保証することができる。
【００１２】
また、各サブアンプはメモリアレイ形成領域とワードドライバ形成領域とセンスアンプ形成領域とで挟まれた空白領域を利用して配置することにより、サブアンプの配置のために何ら新たな領域を設ける必要がなく、これによってチップサイズの増大を招くことなく読出し速度の高速化を図ることができる。
【００１３】
さらに、前記サブアンプとしては、ソースが共通結合され、各々のドレインが前記ローカルコモンデータ線対にそれぞれ接続されるとともに、各々のゲートが互いの前記ドレインに交差結合された一対の差動ＭＯＳＦＥＴと、前記共通ソース側に接続され、前記制御信号がゲートに入力されたスイッチング用ＭＯＳＦＥＴとからなる差動アンプであり、前記スイッチング用ＭＯＳＦＥＴは、動作タイミング信号によって制御される第１のＭＯＳＦＥＴと、複数の前記メモリアレイを選択する第２アドレス信号に応じてオン、オフ制御される前記第２スイッチ手段と同一系の制御信号により制御される第２のＭＯＳＦＥＴとが直列形態に接続したものを用いる。
【００１４】
これにより、サブアンプを少ない素子数の回路で構成して占有面積の増大を回避しつつライトアンプとの競合を防止して書込み速度の高速化を図ることができるとともに、直列形態のＭＯＳＦＥＴで動作タイミング信号とアドレス系の制御信号との論理積をとってサブアンプを動作させるため不要な（非選択の）サブアンプに流れる電流をなくし消費電力を減らすことができる。また、直列形態のＭＯＳＦＥＴによりサブアンプのリーク電流を抑えて消費電力の増加を抑制することができる。
【００１５】
しかも、前記直列形態の第１および第２のＭＯＳＦＥＴのうち、ゲート制御信号の電圧振幅値が大きな信号が入力される方のＭＯＳＦＥＴが、接地電位側に配置されている。これによって、サブアンプの出力振幅を電流スイッチング用ＭＯＳＦＥＴが一つの場合と同程度にすることができ、直列形態の２つのＭＯＳＦＥＴを設けたことによるデメリットを最小限に抑えることができる。前記動作タイミング信号は、前記ビット線対をローカルコモンデータ線対と接続する第１スイッチ手段に入力される信号である第１アドレス信号に対応した信号である。前記初段アンプは、それぞれ１対の第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴとからなるそれぞれのゲートとドレインが交差結合されたＣＭＯＳラッチ型の回路で構成されている。また、前記第１のＭＯＳＦＥＴのゲート端子に印加される前記動作タイミング信号は、カラムアドレス系である第１アドレス信号に基づいて形成された信号である。前記第２のＭＯＳＦＥＴのゲート端子に印加される信号は、複数の前記メモリアレイを選択する第２アドレス信号に応じてオン、オフ制御される前記第２スイッチ手段と同一系の制御信号である。前記各サブアンプは、メモリアレイ形成領域とワードドライバ形成領域とセンスアンプ形成領域とで挟まれた領域に配置されている。前記ローカルコモンデータ線対は、複数の前記ビット線対に対応した前記初段アンプの展開方向である第１方向に延在し、前記メインコモンデータ線対は、前記第１方向と直行する第２方向に延在する。前記メインコモンデータ線対は、前記メモリアレイまたは前記ワードドライバ形成領域上、且つ前記第２方向に延在する。前記制御信号は、前記サブアンプをリード動作時に活性化し、且つライト動作時に非活性化するように制御するための信号である。前記第２スイッチ手段は、前記第２アドレス信号に応じて、前記ローカルコモンデータ線対と前記メインコモンデータ線対とを接続する。また、サブアンプには、前記サブアンプをリード動作時に活性化し、且つライト動作時に非活性化する制御信号が入力される。これによって、ライト時、ライトアンプとの競合を防止して書込み速度の高速化を図ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１７】
図１は本発明を適用して好適なダイナミック型ＲＡＭの一実施例を示す概略構成図である。
【００１８】
図１において、１０は電荷蓄積用のキャパシタと選択ＭＯＳＦＥＴとからなる複数のメモリセルがマトリックス状に配置され同一行のメモリセルの選択端子が接続された複数のワード線と同一列のメモリセルの入出力端子が接続された複数のビット線とを有するメモリアレイ、１１は入力されたＸ系のアドレス信号をロウアドレスストローブ信号ＲＡＳの立ち下がりに同期して取り込むＸアドレスバッファ、１２は取り込まれたアドレス信号をデコードして上記メモリアレイ１０内の対応するワード線を選択するＸアドレスデコーダ、１３はデコードされた信号に基づいてメモリアレイ１０内の対応するワード線を選択レベルに駆動するワードドライバである。
【００１９】
また、１４は入力されたＹ系のアドレス信号をカラムアドレスストローブ信号ＣＡＳの立ち下がりに同期して取り込むＹアドレスバッファ、１５は取り込まれたアドレス信号をデコードして上記メモリアレイ１０内の対応するビット線を選択するための信号を形成するＹアドレスデコーダ、１６は選択されたメモリセルが接続された各ビット線対ごとに設けられビット線の電位差を増幅する複数のセンスアンプ回路および該センスアンプをコモンデータ線に接続させるカラムスイッチからなるセンスアンプ＆カラムスイッチ回路、１７はセンスアンプ回路により増幅されコモンデータ線ＩＯ，／ＩＯに出力されたリードデータをさらに増幅するメインアンプ、１８はメインアンプ１７により増幅されたリードデータをチップ外部へ出力するデータ出力バッファ、１９はチップ外部より入力された書込みデータを取り込むデータ入力バッファ、２０は取り込まれた書込みデータに基づいて書込み信号を形成するライト回路、２１は外部から入力されるロウアドレスストローブ信号ＲＡＳやカラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥなどに基づいてチップ内部の制御信号を形成するコントロール回路である。
【００２０】
この実施例においては、上記センスアンプ＆カラムスイッチ回路１６とこれとメインアンプ１７とを接続するコモンデータ線ＩＯ，／ＩＯとの間にサブアンプ回路２２が設けられている。なお、図では、上記センスアンプ＆カラムスイッチ回路１６およびサブアンプ回路２２はそれぞれ１つの回路として示されているが、センスアンプ＆カラムスイッチ回路１６はメモリアレイ内の１対のビット線毎にまたサブアンプ回路２２は各上記センスアンプ＆カラムスイッチ回路１６と１対１または所定数のセンスアンプ＆カラムスイッチ回路１６に対して１つの割合で設けられている。
【００２１】
図２には、上記サブアンプ回路２２の一実施例が示されている。
【００２２】
図２において、ＳＡ＆ＣＳＷは、メモリアレイ内の複数のビット線対のそれぞれに接続された複数のセンスアンプと、Ｙ系アドレス信号をデコードするカラムデコーダからの選択信号によりオン、オフ制御されて各ビット線対をローカルコモンデータ線対ＬＩＯＴ，ＬＩＯＢに接続させる複数のカラムスイッチとセンスアンプとがワード線と平行な方向（図２の左右方向）に配設されたセンスアンプ＆カラムスイッチ列である。センスアンプは、図示しないが、１対のｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとからなる一般的なＣＭＯＳラッチ型の回路で構成されている。
【００２３】
この実施例では、上記ローカルコモンデータ線対ＬＩＯＴ，ＬＩＯＢは、一対のＣＭＯＳ伝送ゲートＴＧ１，ＴＧ２を介してメインコモンデータ線対ＭＩＯＴ，ＭＩＯＢに接続可能にされ、メインコモンデータ線対ＭＩＯＴ，ＭＩＯＢの端部にメインアンプＭＡが接続されている。そして、伝送ゲートＴＧ１，ＴＧ２を構成するｐチャネルＭＯＳＦＥＴのゲート端子には、ロウアドレスデコーダ１２（図１参照）から供給されるＸアドレスをデコードした信号ＢＬＥＱが印加され、伝送ゲートＴＧ１，ＴＧ２を構成するｎチャネルＭＯＳＦＥＴのゲート端子には上記デコード信号ＢＬＥＱの反転信号ＢＬＥＱＢが印加されており、Ｘ系アドレス信号に応じて選択的にオンされるように構成されている。
【００２４】
また、上記ローカルコモンデータ線対ＬＩＯＴ，ＬＩＯＢには、サブアンプ回路ＳＵＢが接続されている。この実施例のサブアンプ回路ＳＵＢは、互いのソースが直結された一対のｎチャネル型差動ＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２とこれらのＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２の共通ソースと接地点との間に直列形態に接続されたｎチャネルＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４とから構成されており、上記差動ＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のゲート端子がローカルコモンデータ線対ＬＩＯＴ，ＬＩＯＢにそれぞれ接続され、差動ＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のドレインは互いに他方のＭＯＳＦＥＴのゲートが接続されているローカルコモンデータ線対ＬＩＯＢ，ＬＩＯＴに交差結合されている。
【００２５】
これによって、この実施例のサブアンプ回路ＳＵＢは、一方のコモンデータ線の電位が上がるとそれにゲートが接続されているＭＯＳＦＥＴがオン方向に駆動されてドレイン電圧すなわちドレインが接続された他方のコモンデータ線の電位を下げ、それによって他方のＭＯＳＦＥＴのゲート電圧が下がってオフさせる方向に動作させる正帰還型の差動アンプとして動作する。
【００２６】
また、上記サブアンプ回路ＳＵＢを構成する直列形態のｎチャネルＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４のうちＱｎ３のゲート端子には、当該サブアンプＳＵＢの動作タイミングを与える制御信号ＤＩＯＥＴが印加され、Ｑｎ４のゲート端子には、前述の伝送ゲートＴＧ１，ＴＧ２を構成するｎチャネルＭＯＳＦＥＴのゲート端子に印加されている上記ロウアドレス系のデコード信号ＢＬＥＱの反転信号ＢＬＥＱＢが印加され、伝送ゲートＴＧ１，ＴＧ２の導通と同時にＱｎ４がオンされるように構成されている。なお、ここで、サブアンプＳＵＢの動作タイミングを与える制御信号ＤＩＯＥＴは、センスアンプ＆カラムスイッチ列ＳＡ＆ＣＳＷ内のカラムスイッチを選択的にオンさせるカラム選択信号ＹＳに基づいて形成された信号であり、後述のようにＭＯＳＦＥＴ Ｑｎ３はＱｎ４よりも若干遅れてオンされる。
【００２７】
ローカルコモンデータ線対ＬＩＯＢ，ＬＩＯＴ間には、データ読出し時や書込み時にローカルコモンデータ線対ＬＩＯＢ，ＬＩＯＴを例えば０．９Ｖのような電位ＶＢＬＲにプリチャージするためのプリチャージＭＯＳＦＥＴ Ｑｐｃ１，Ｑｐｃ２が直列形態に接続されているとともに、イコライズ用ＭＯＳＦＥＴ Ｑｅ３のソース・ドレインが接続されている。これらのＭＯＳＦＥＴ Ｑｅ３，Ｑｐｃ１，Ｑｐｃ２のゲート端子には制御信号ＢＬＥＱが共通に印加されている。
【００２８】
図３には、上記サブアンプ部の動作タイミングが示されている。データ読出し時には、ロウアドレスストローブ信号ＲＡＳの立ち下がりでロウアドレス信号がＸアドレスバッファ１１に取り込まれ、Ｘデコーダ１２でデコードされワードドライバ１３によってメモリアレイ１０内の対応する１本のワード線が選択レベルに駆動される。これに呼応してコントロール回路２１から出力される内部制御信号ＢＬＥＱがロウレベルに立ち下がり、サブアンプ部ではプリチャージＭＯＳＦＥＴ Ｑｐｃ１，Ｑｐｃ２およびイコライズＭＯＳＦＥＴ Ｑｅ３がオフされる。すると、メモリアレイ内のビット線対の電位ＢＬが選択されたメモリセルからの読出しデータに応じて開き始める(タイミングｔ１)。また、このときサブアンプＳＵＢのＭＯＳＦＥＴ Ｑｎ４がオンされ、伝送ゲートＴＧ１，ＴＧ２が導通状態にされる。
【００２９】
その後、カラムアドレスストローブ信号ＣＡＳの立ち下がり同期してカラムアドレス信号がＹアドレスバッファ１４に取り込まれてＹデコーダ１５でデコードされ、センスアンプ＆カラムスイッチ列ＳＡ＆ＣＳＷ内のカラムスイッチを選択的にオンさせるカラム選択信号ＹＳがハイレベルに立ち上げられ、対応するセンスアンプが活性化されるとともにカラムスイッチがオンされる（タイミングｔ２）。このときコントロール回路２１によって制御信号ＢＱＩＯＢとＤＩＯＥＴがハイレベルに立ち上げられ、サブアンプＳＵＢのＭＯＳＦＥＴ Ｑｎ３がオンされてサブアンプＳＵＢが活性化され、ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢの電位差を増幅する。これが導通状態の伝送ゲートＴＧ１，ＴＧ２を通りメインコモンデータ線ＭＩＯＴ，ＭＩＯＢを介してメインアンプＭＡに伝達されて増幅される。
【００３０】
ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢの電位差がある程度まで増幅されると制御信号ＤＩＯＥＴがロウレベルに立ち下げられ、サブアンプＳＵＢが非活性化されるとともに、プリチャージＭＯＳＦＥＴ Ｑｐｃ１，Ｑｐｃ２がオンされて、ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢがプリチャージされる（タイミングｔ３）。
【００３１】
書込み時もほぼ上記と同様なタイミングで制御される。読出し時と異なる点は、制御信号ＢＬＥＱＢとＤＩＯＥＴがハイレベルに立ち上げられる前に、ライトイネーブル信号がロウレベルであることを条件にコントロール回路２１によってライト回路２０に対する書込み制御信号ＭＩＷがハイレベルに立ち上げられ、それによってメインコモンデータ線ＭＩＯＴ，ＭＩＯＢの電位差がそのときデータ入力バッファ１９へ外部から入力されているライトデータＤｉｎに応じて広げられる点と、制御信号ＢＬＥＱＢとＤＩＯＥＴによってサブアンプＳＵＢが活性化されるとともにカラム選択信号ＹＳによってセンスアンプ＆カラムスイッチ列ＳＡ＆ＣＳＷ内のカラムスイッチがオンされた後でメモリアレイ内のビット線の電位ＢＬがライトデータに応じて広がる点にある。
【００３２】
上記のように、この実施例では、各ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢに設けられているサブアンプＳＵＢに直列形態のＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４が設けられ、Ｑｎ３のゲート端子には動作タイミング信号ＤＩＯＥＴが、またＱｎ４のゲート端子にはアドレス系の制御信号ＢＬＥＱＢが印加され、これらの信号の論理積をとってサブアンプを動作させるため不要な（非選択の）サブアンプに流れる電流をなくし消費電力を減らすことができる。
【００３３】
また、この実施例のサブアンプは直列形態のＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４が設けられているため、図７に示されている従来のサブアンプに比べてリーク電流が少なくなるという利点がある。すなわち、直列形態のＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４が設けられていると、両方のＭＯＳＦＥＴがオフされている状態において、一方のＭＯＳＦＥＴのゲートに印加される制御信号にノイズがのってオンされても他方のＭＯＳＦＥＴがオフされている直列形態のＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４が設けられていることによって貫通電流が流れることがない。
【００３４】
しかも、この実施例のサブアンプＳＵＢのＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４のゲート端子に印加されている制御信号ＢＬＥＱＢとＤＩＯＥＴは、接地点側のＭＯＳＦＥＴ Ｑｎ４のゲートに印加されている制御信号ＢＬＥＱＢの振幅の方が、接地点から離れている側のＭＯＳＦＥＴ Ｑｎ３のゲートに印加されている制御信号ＤＩＯＥＴの振幅（０〜１．８Ｖ）よりも大きい０〜３．５Ｖのような値にされている。これによって、制御信号ＢＬＥＱＢとＤＩＯＥＴが同一振幅である場合に比べてＭＯＳＦＥＴ Ｑｎ４が強くオンされてオン抵抗が小さくなる分、ＭＯＳＦＥＴ Ｑｎ３のソース電位が低くなり、差動アンプの特性や出力振幅を電流スイッチング用ＭＯＳＦＥＴが一つの場合と同程度にすることができ、直列形態の２つのＭＯＳＦＥＴを設けたことによるデメリットを最小限に抑えることができる。
【００３５】
また、この実施例のサブアンプＳＵＢは各ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢごとに設けられているため、図６の従来例のようにコモンデータ線に一つだけ設けられている場合に比べて一つ一つのアンプの駆動力は小さくて済み、その分ひとつのアンプの占有面積を小さくできるので、メモリアレイ内の空スペースを利用して配置することでチップ面積を増大させることがないという利点がある。以下、その根拠を図４のレイアウト図を用いて分かり易く説明する。
【００３６】
図４（Ａ）は本発明を適用して効適なメモリアレイの例を示す。図４（Ａ）において、Ｍ−ＡＲＹはメモリアレイ、Ｙ−ＤＥＣはＹデコーダで、メモリアレイＭ−ＡＲＹは互いに適当な間隔を置いてマトリックス状に配置された複数のメモリブロックＭＢＬで構成されている。図中に右下がりのハッチングで示す領域がそれぞれメモリブロックで、各メモリブロックＭＢＬの上下のスペース（図中に左下がりのハッチングで示す領域）には対応するメモリブロックＭＢＬ内のワード線を選択的に駆動するサブワードドライバ列ＳＷＤが配置されている。従って、図４（Ａ）ではワード線は上下方向に延設されている。
【００３７】
また、各メモリブロックＭＢＬの左右のスペース（図中に網掛けで示す領域）には前述したセンスアンプ＆カラムスイッチ列ＳＡ＆ＳＣＷが配置されている。従って、図４（Ａ）ではビット線は左右方向に延設されている。また、メインコモンデータ線ＭＩＯＴ，ＭＩＯＢは、メモリブロックＭＢＬとサブワードドライバＳＷＤの形成領域の上の空間を利用してビット線と並行すなわち図４（Ａ）では左右方向に沿って延設される。
【００３８】
上記レイアウトにおいて、メモリブロックＭＢＬとサブワードドライバ列ＳＷＤとセンスアンプ＆カラムスイッチ列ＳＡ＆ＳＣＷとに挟まれた領域（図中に白抜き枠で示されている領域）は回路が形成されていない空白領域である。この実施例においては、この空白領域を利用して前述のサブアンプＳＵＢを配置することで新たにサブアンプを配置するスペースを設ける必要をなくし、これによってサブアンプを設けたにも関わらずチップサイズの増大を抑えることができるようにした。
【００３９】
なお、図６の従来例のようにコモンデータ線に一つだけサブアンプを設ける場合には、アンプの駆動力従って面積を大きくしなければならないため、図４（Ａ）に示されている一つの空白領域内に収まるように配置することが困難であった。そのため、例えばコモンデータ線の中央部に一つサブアンプを設けて接続するには、図４（Ｂ）に太枠ＳＵＢで示すように、本発明に比べて大きな配置スペースが必要になり、それによってメモリブロックＢＬの左右の間隔（もしくは上下の間隔）がメモリアレイ全体に亘って広くなってしまい、メモリアレイの占有面積ひいてはチップサイズが増大することとなる。
【００４０】
また、図４（Ａ）にはメモリアレイが１つの場合が示されているが、図４（Ａ）に示されているような構成のメモリアレイを１マットとして、それを複数マット並べて配置することでさらに記憶容量の大きなメモリを構成してもよいことはいうまでもない。
【００４１】
前述したように、図２の実施例のサブアンプＳＵＢのＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４のゲート端子に印加されている制御信号ＢＬＥＱＢとＤＩＯＥＴは、ロウ系とカラム系のアドレス信号に対応した信号であるため、図４のレイアウト構成のメモリアレイにおいて１つのメモリブロックに対応されたサブアンプＳＵＢを選択的に活性化させて消費電力を減らすことができる。また、そのような選択を行なうための信号を供給する配線の引き回しが簡単でかつその配線長が比較的短くなるように設計することが容易にできる。
【００４２】
図５に本発明の第２の実施例を示す。この実施例は、図２の実施例におけるサブアンプＳＵＢの差動ＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のドレインを直接ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢに接続する代わりに、ｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２を介して接続するとともに、このｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２のゲートを、ｎチャネルＭＯＳＦＥＴ Ｑｎ３のゲートに印加されている制御信号ＤＩＯＲＥＴの反転信号ＤＩＯＲＥＢで駆動するようにしたものである。制御信号ＤＩＯＲＥＴは図２の実施例回路における制御信号ＤＩＯＥＴとリード時は同一でライト時はロウレベルのままとされる信号すなわち図３において点線Ｅで囲まれたパルスのない信号と考えれば良い。つまり、この実施例では、サブアンプＳＵＢは書込み時には非活性状態として増幅動作させないで、メインコモンデータ線ＭＩＯＴ，ＭＩＯＢに接続されているライトアンプのみで書込みのためのローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢの駆動を行なうように構成したものである。かかる構成においても図２の実施例と同様な効果が得られる。
【００４３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、メインアンプとライトアンプをメインコモンデータ線ＭＩＯＴ，ＭＩＯＢに接続して書込みと読出しでメインコモンデータ線ＭＩＯＴ，ＭＩＯＢを共有するようにしているが、読出し用のメインコモンデータ線ＭＩＯＴ，ＭＩＯＢとは別個に書込み用のメインコモンデータ線を設けるように構成することも可能である。
【００４４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるダイナミック型ＲＡＭに適用した場合について説明したが、この発明はそれに限定されるものでなく、クロック同期型スタティックＲＡＭその他、対をなすビット線をコモンデータに接続し電位差を増幅して読出しを行なう方式の半導体メモリに広く利用することができる。
【００４５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００４６】
すなわち、本発明に従うと、コモンデータ線を介して初段アンプからの読出し信号を共通の最終アンプに供給する方式の半導体メモリにおいて、コモンデータ線が長くなっても高速の読出しを保証できるとともに、チップサイズの増大を招くことのない読出し系の回路を実現することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明を適用して好適なダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図２】本発明に係るデータ読出し回路の一実施例を示す回路構成図である。
【図３】実施例のサブアンプの動作タイミングを示すタイミングチャートである。
【図４】本発明の読出し回路を適用して有効なメモリアレイのレイアウト構成例を示す説明図である。
【図５】本発明に係るデータ読出し回路の他の実施例を示す回路構成図である。
【図６】従来のサブアンプを設けた読出し系の回路の構成例を示す回路図である。
【図７】従来のサブアンプ回路の構成例を示す回路図である。
【符号の説明】
１０ メモリアレイ
１１ Ｘアドレスバッファ回路
１２ ロウアドレスデコーダ回路
１３ ワードドライバ
１４ Ｙアドレスバッファ回路
１５ カラムアドレスデコーダ回路
１６ センスアンプ列＆カラムスイッチ回路
１７ メインアンプ
１８ データ出力バッファ
１９ データ入力バッファ
２０ ライト回路
２１ コントロール回路
２２ サブアンプ回路
ＳＵＢ サブアンプ
ＳＡ＆ＣＳＷ センスアンプ＆カラムスイッチ列
ＬＩＯＴ，ＬＩＯＢ ローカルコモンデータ線対
ＭＩＯＴ，ＭＩＯＢ メインコモンデータ線対
Ｑｐｃ１，Ｑｐｃ２ プリチャージ用ＭＯＳＦＥＴ
Ｑｎ１，Ｑｎ２ 差動ＭＯＳＦＥＴ
【発明の属する技術分野】
本発明は、半導体記憶装置におけるデータの読出し技術に関し、例えばクロック同期型スタティックＲＡＭ（ランダム・アクセス・メモリ）やダイナミック型ＲＡＭなど高速動作が要求される半導体記憶装置に利用して有効な技術に関する。
【０００２】
【従来の技術】
従来、ダイナミック型ＲＡＭ（以下、ＤＲＡＭと称する）においては、ワード線を立ち上げてメモリセルを選択することによって対をなすビット線に読み出された微小電位差を増幅する回路方式として、ビット線対の電位差をセンスアンプ回路で増幅し、アドレス信号に基づいて選択的に導通されるスイッチＭＯＳＦＥＴを介してコモンデータ線に接続してメインアンプで増幅して出力するようにしたものがある。
【０００３】
しかしながら、上記のようなセンスアンプとメインアンプとによる２段階増幅の読出し方式にあっては、記憶容量の増大に伴いコモンデータ線の長さが長くなるとその配線抵抗や寄生容量が増加するため、読出し速度が遅くなるという問題点があった。
【０００４】
そこで、例えば図６に示すように、メモリセルアレイの対をなすビット線ＢＬ，／ＢＬの電位差を増幅するセンスアンプＳＡとメインアンプＭＡとを接続する複数のセンスアンプに共通のコモンデータ線ＩＯ，／ＩＯの途中に共通のサブアンプＳＵＢを設け、このサブアンプＳＵＢでコモンデータ線ＩＯ，／ＩＯの電位差を補助的に増幅させることで、コモンデータ線ＩＯ，／ＩＯの長大化に伴う読出し速度の低下を防止するようにした発明が提案されている（特開平１０−２７４７３号）。
【０００５】
なお、上記先願においては、サブアンプとして、図７に示されているように、ソースが共通結合されて電流スイッチング用ＭＯＳＦＥＴ Ｑ２３に接続され各々のドレインがコモンデータ線ＩＯ，／ＩＯにそれぞれ接続されるとともに、ゲートとドレインが交差結合された一対の差動ＭＯＳＦＥＴ Ｑ２１，Ｑ２２からなる正帰還型の差動アンプが使用されている。また、データの書込みはメインアンプＭＡと並列にコモンデータ線ＩＯ，／ＩＯに接続されたライト用のアンプＷＡでライトデータに応じてビット線ＢＬ，／ＢＬの電位差を広げてメモリセルに電荷をチャージして行なうようにしていた。
【０００６】
【発明が解決しようとする課題】
図６に示すサブアンプを設けた先願のデータ読出し方式にあっては、読出し速度を速くすることはできるが、コモンデータ線ＩＯ，／ＩＯの長さが長くなるほど大きな駆動能力を有するサブアンプをコモンデータ線ＩＯ，／ＩＯの途中に設けなくてはならないため、充分な駆動力を有するサブアンプを配置する領域をチップ上に確保するのが困難であり、サブアンプを配置することで無駄なスペースが生じてチップサイズの増大を招きコストアップの原因になるという不具合があることが明らかとなった。
【０００７】
この発明の目的は、上記のような問題点に着目してなされたもので、コモンデータ線を介して初段アンプからの読出し信号を共通の最終アンプに供給する方式の半導体メモリにおいて、コモンデータ線が長くなっても高速の読出しを保証できるとともに、チップサイズの増大を招くことのない読出し系の回路形式を提供することにある。
【０００８】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１０】
すなわち、複数のメモリセルがマトリックス状に配置されたメモリアレイ内の互いに対をなすビット線対に接続され、前記ビット線対の電位を増幅する初段アンプと、前記ビット線対を第１アドレス信号に対応してローカルコモンデータ線対と接続する第１スイッチ手段と、入出力が前記ローカルコモンデータ線対に接続され、制御信号に応じて前記初段アンプにより増幅された前記電位を更に増幅するサブアンプと、リード時とライト時、前記ローカルコモンデータ線対とメインコモンデータ線対とを接続する第２スイッチ手段と、前記メインコモンデータ線対に接続されたメインアンプと、を備えたものである。
【００１１】
上記した手段によれば、記憶容量の大容量化に伴ってコモンデータ線の長さが長くなって寄生抵抗および寄生容量が増大しても各センスアンプ回路とコモンデータ線との間に設けられたサブアンプでセンスアンプの出力をさらに増幅して出力することができるため、高速な読出し速度を保証することができる。
【００１２】
また、各サブアンプはメモリアレイ形成領域とワードドライバ形成領域とセンスアンプ形成領域とで挟まれた空白領域を利用して配置することにより、サブアンプの配置のために何ら新たな領域を設ける必要がなく、これによってチップサイズの増大を招くことなく読出し速度の高速化を図ることができる。
【００１３】
さらに、前記サブアンプとしては、ソースが共通結合され、各々のドレインが前記ローカルコモンデータ線対にそれぞれ接続されるとともに、各々のゲートが互いの前記ドレインに交差結合された一対の差動ＭＯＳＦＥＴと、前記共通ソース側に接続され、前記制御信号がゲートに入力されたスイッチング用ＭＯＳＦＥＴとからなる差動アンプであり、前記スイッチング用ＭＯＳＦＥＴは、動作タイミング信号によって制御される第１のＭＯＳＦＥＴと、複数の前記メモリアレイを選択する第２アドレス信号に応じてオン、オフ制御される前記第２スイッチ手段と同一系の制御信号により制御される第２のＭＯＳＦＥＴとが直列形態に接続したものを用いる。
【００１４】
これにより、サブアンプを少ない素子数の回路で構成して占有面積の増大を回避しつつライトアンプとの競合を防止して書込み速度の高速化を図ることができるとともに、直列形態のＭＯＳＦＥＴで動作タイミング信号とアドレス系の制御信号との論理積をとってサブアンプを動作させるため不要な（非選択の）サブアンプに流れる電流をなくし消費電力を減らすことができる。また、直列形態のＭＯＳＦＥＴによりサブアンプのリーク電流を抑えて消費電力の増加を抑制することができる。
【００１５】
しかも、前記直列形態の第１および第２のＭＯＳＦＥＴのうち、ゲート制御信号の電圧振幅値が大きな信号が入力される方のＭＯＳＦＥＴが、接地電位側に配置されている。これによって、サブアンプの出力振幅を電流スイッチング用ＭＯＳＦＥＴが一つの場合と同程度にすることができ、直列形態の２つのＭＯＳＦＥＴを設けたことによるデメリットを最小限に抑えることができる。前記動作タイミング信号は、前記ビット線対をローカルコモンデータ線対と接続する第１スイッチ手段に入力される信号である第１アドレス信号に対応した信号である。前記初段アンプは、それぞれ１対の第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴとからなるそれぞれのゲートとドレインが交差結合されたＣＭＯＳラッチ型の回路で構成されている。また、前記第１のＭＯＳＦＥＴのゲート端子に印加される前記動作タイミング信号は、カラムアドレス系である第１アドレス信号に基づいて形成された信号である。前記第２のＭＯＳＦＥＴのゲート端子に印加される信号は、複数の前記メモリアレイを選択する第２アドレス信号に応じてオン、オフ制御される前記第２スイッチ手段と同一系の制御信号である。前記各サブアンプは、メモリアレイ形成領域とワードドライバ形成領域とセンスアンプ形成領域とで挟まれた領域に配置されている。前記ローカルコモンデータ線対は、複数の前記ビット線対に対応した前記初段アンプの展開方向である第１方向に延在し、前記メインコモンデータ線対は、前記第１方向と直行する第２方向に延在する。前記メインコモンデータ線対は、前記メモリアレイまたは前記ワードドライバ形成領域上、且つ前記第２方向に延在する。前記制御信号は、前記サブアンプをリード動作時に活性化し、且つライト動作時に非活性化するように制御するための信号である。前記第２スイッチ手段は、前記第２アドレス信号に応じて、前記ローカルコモンデータ線対と前記メインコモンデータ線対とを接続する。また、サブアンプには、前記サブアンプをリード動作時に活性化し、且つライト動作時に非活性化する制御信号が入力される。これによって、ライト時、ライトアンプとの競合を防止して書込み速度の高速化を図ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１７】
図１は本発明を適用して好適なダイナミック型ＲＡＭの一実施例を示す概略構成図である。
【００１８】
図１において、１０は電荷蓄積用のキャパシタと選択ＭＯＳＦＥＴとからなる複数のメモリセルがマトリックス状に配置され同一行のメモリセルの選択端子が接続された複数のワード線と同一列のメモリセルの入出力端子が接続された複数のビット線とを有するメモリアレイ、１１は入力されたＸ系のアドレス信号をロウアドレスストローブ信号ＲＡＳの立ち下がりに同期して取り込むＸアドレスバッファ、１２は取り込まれたアドレス信号をデコードして上記メモリアレイ１０内の対応するワード線を選択するＸアドレスデコーダ、１３はデコードされた信号に基づいてメモリアレイ１０内の対応するワード線を選択レベルに駆動するワードドライバである。
【００１９】
また、１４は入力されたＹ系のアドレス信号をカラムアドレスストローブ信号ＣＡＳの立ち下がりに同期して取り込むＹアドレスバッファ、１５は取り込まれたアドレス信号をデコードして上記メモリアレイ１０内の対応するビット線を選択するための信号を形成するＹアドレスデコーダ、１６は選択されたメモリセルが接続された各ビット線対ごとに設けられビット線の電位差を増幅する複数のセンスアンプ回路および該センスアンプをコモンデータ線に接続させるカラムスイッチからなるセンスアンプ＆カラムスイッチ回路、１７はセンスアンプ回路により増幅されコモンデータ線ＩＯ，／ＩＯに出力されたリードデータをさらに増幅するメインアンプ、１８はメインアンプ１７により増幅されたリードデータをチップ外部へ出力するデータ出力バッファ、１９はチップ外部より入力された書込みデータを取り込むデータ入力バッファ、２０は取り込まれた書込みデータに基づいて書込み信号を形成するライト回路、２１は外部から入力されるロウアドレスストローブ信号ＲＡＳやカラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥなどに基づいてチップ内部の制御信号を形成するコントロール回路である。
【００２０】
この実施例においては、上記センスアンプ＆カラムスイッチ回路１６とこれとメインアンプ１７とを接続するコモンデータ線ＩＯ，／ＩＯとの間にサブアンプ回路２２が設けられている。なお、図では、上記センスアンプ＆カラムスイッチ回路１６およびサブアンプ回路２２はそれぞれ１つの回路として示されているが、センスアンプ＆カラムスイッチ回路１６はメモリアレイ内の１対のビット線毎にまたサブアンプ回路２２は各上記センスアンプ＆カラムスイッチ回路１６と１対１または所定数のセンスアンプ＆カラムスイッチ回路１６に対して１つの割合で設けられている。
【００２１】
図２には、上記サブアンプ回路２２の一実施例が示されている。
【００２２】
図２において、ＳＡ＆ＣＳＷは、メモリアレイ内の複数のビット線対のそれぞれに接続された複数のセンスアンプと、Ｙ系アドレス信号をデコードするカラムデコーダからの選択信号によりオン、オフ制御されて各ビット線対をローカルコモンデータ線対ＬＩＯＴ，ＬＩＯＢに接続させる複数のカラムスイッチとセンスアンプとがワード線と平行な方向（図２の左右方向）に配設されたセンスアンプ＆カラムスイッチ列である。センスアンプは、図示しないが、１対のｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとからなる一般的なＣＭＯＳラッチ型の回路で構成されている。
【００２３】
この実施例では、上記ローカルコモンデータ線対ＬＩＯＴ，ＬＩＯＢは、一対のＣＭＯＳ伝送ゲートＴＧ１，ＴＧ２を介してメインコモンデータ線対ＭＩＯＴ，ＭＩＯＢに接続可能にされ、メインコモンデータ線対ＭＩＯＴ，ＭＩＯＢの端部にメインアンプＭＡが接続されている。そして、伝送ゲートＴＧ１，ＴＧ２を構成するｐチャネルＭＯＳＦＥＴのゲート端子には、ロウアドレスデコーダ１２（図１参照）から供給されるＸアドレスをデコードした信号ＢＬＥＱが印加され、伝送ゲートＴＧ１，ＴＧ２を構成するｎチャネルＭＯＳＦＥＴのゲート端子には上記デコード信号ＢＬＥＱの反転信号ＢＬＥＱＢが印加されており、Ｘ系アドレス信号に応じて選択的にオンされるように構成されている。
【００２４】
また、上記ローカルコモンデータ線対ＬＩＯＴ，ＬＩＯＢには、サブアンプ回路ＳＵＢが接続されている。この実施例のサブアンプ回路ＳＵＢは、互いのソースが直結された一対のｎチャネル型差動ＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２とこれらのＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２の共通ソースと接地点との間に直列形態に接続されたｎチャネルＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４とから構成されており、上記差動ＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のゲート端子がローカルコモンデータ線対ＬＩＯＴ，ＬＩＯＢにそれぞれ接続され、差動ＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のドレインは互いに他方のＭＯＳＦＥＴのゲートが接続されているローカルコモンデータ線対ＬＩＯＢ，ＬＩＯＴに交差結合されている。
【００２５】
これによって、この実施例のサブアンプ回路ＳＵＢは、一方のコモンデータ線の電位が上がるとそれにゲートが接続されているＭＯＳＦＥＴがオン方向に駆動されてドレイン電圧すなわちドレインが接続された他方のコモンデータ線の電位を下げ、それによって他方のＭＯＳＦＥＴのゲート電圧が下がってオフさせる方向に動作させる正帰還型の差動アンプとして動作する。
【００２６】
また、上記サブアンプ回路ＳＵＢを構成する直列形態のｎチャネルＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４のうちＱｎ３のゲート端子には、当該サブアンプＳＵＢの動作タイミングを与える制御信号ＤＩＯＥＴが印加され、Ｑｎ４のゲート端子には、前述の伝送ゲートＴＧ１，ＴＧ２を構成するｎチャネルＭＯＳＦＥＴのゲート端子に印加されている上記ロウアドレス系のデコード信号ＢＬＥＱの反転信号ＢＬＥＱＢが印加され、伝送ゲートＴＧ１，ＴＧ２の導通と同時にＱｎ４がオンされるように構成されている。なお、ここで、サブアンプＳＵＢの動作タイミングを与える制御信号ＤＩＯＥＴは、センスアンプ＆カラムスイッチ列ＳＡ＆ＣＳＷ内のカラムスイッチを選択的にオンさせるカラム選択信号ＹＳに基づいて形成された信号であり、後述のようにＭＯＳＦＥＴ Ｑｎ３はＱｎ４よりも若干遅れてオンされる。
【００２７】
ローカルコモンデータ線対ＬＩＯＢ，ＬＩＯＴ間には、データ読出し時や書込み時にローカルコモンデータ線対ＬＩＯＢ，ＬＩＯＴを例えば０．９Ｖのような電位ＶＢＬＲにプリチャージするためのプリチャージＭＯＳＦＥＴ Ｑｐｃ１，Ｑｐｃ２が直列形態に接続されているとともに、イコライズ用ＭＯＳＦＥＴ Ｑｅ３のソース・ドレインが接続されている。これらのＭＯＳＦＥＴ Ｑｅ３，Ｑｐｃ１，Ｑｐｃ２のゲート端子には制御信号ＢＬＥＱが共通に印加されている。
【００２８】
図３には、上記サブアンプ部の動作タイミングが示されている。データ読出し時には、ロウアドレスストローブ信号ＲＡＳの立ち下がりでロウアドレス信号がＸアドレスバッファ１１に取り込まれ、Ｘデコーダ１２でデコードされワードドライバ１３によってメモリアレイ１０内の対応する１本のワード線が選択レベルに駆動される。これに呼応してコントロール回路２１から出力される内部制御信号ＢＬＥＱがロウレベルに立ち下がり、サブアンプ部ではプリチャージＭＯＳＦＥＴ Ｑｐｃ１，Ｑｐｃ２およびイコライズＭＯＳＦＥＴ Ｑｅ３がオフされる。すると、メモリアレイ内のビット線対の電位ＢＬが選択されたメモリセルからの読出しデータに応じて開き始める(タイミングｔ１)。また、このときサブアンプＳＵＢのＭＯＳＦＥＴ Ｑｎ４がオンされ、伝送ゲートＴＧ１，ＴＧ２が導通状態にされる。
【００２９】
その後、カラムアドレスストローブ信号ＣＡＳの立ち下がり同期してカラムアドレス信号がＹアドレスバッファ１４に取り込まれてＹデコーダ１５でデコードされ、センスアンプ＆カラムスイッチ列ＳＡ＆ＣＳＷ内のカラムスイッチを選択的にオンさせるカラム選択信号ＹＳがハイレベルに立ち上げられ、対応するセンスアンプが活性化されるとともにカラムスイッチがオンされる（タイミングｔ２）。このときコントロール回路２１によって制御信号ＢＱＩＯＢとＤＩＯＥＴがハイレベルに立ち上げられ、サブアンプＳＵＢのＭＯＳＦＥＴ Ｑｎ３がオンされてサブアンプＳＵＢが活性化され、ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢの電位差を増幅する。これが導通状態の伝送ゲートＴＧ１，ＴＧ２を通りメインコモンデータ線ＭＩＯＴ，ＭＩＯＢを介してメインアンプＭＡに伝達されて増幅される。
【００３０】
ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢの電位差がある程度まで増幅されると制御信号ＤＩＯＥＴがロウレベルに立ち下げられ、サブアンプＳＵＢが非活性化されるとともに、プリチャージＭＯＳＦＥＴ Ｑｐｃ１，Ｑｐｃ２がオンされて、ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢがプリチャージされる（タイミングｔ３）。
【００３１】
書込み時もほぼ上記と同様なタイミングで制御される。読出し時と異なる点は、制御信号ＢＬＥＱＢとＤＩＯＥＴがハイレベルに立ち上げられる前に、ライトイネーブル信号がロウレベルであることを条件にコントロール回路２１によってライト回路２０に対する書込み制御信号ＭＩＷがハイレベルに立ち上げられ、それによってメインコモンデータ線ＭＩＯＴ，ＭＩＯＢの電位差がそのときデータ入力バッファ１９へ外部から入力されているライトデータＤｉｎに応じて広げられる点と、制御信号ＢＬＥＱＢとＤＩＯＥＴによってサブアンプＳＵＢが活性化されるとともにカラム選択信号ＹＳによってセンスアンプ＆カラムスイッチ列ＳＡ＆ＣＳＷ内のカラムスイッチがオンされた後でメモリアレイ内のビット線の電位ＢＬがライトデータに応じて広がる点にある。
【００３２】
上記のように、この実施例では、各ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢに設けられているサブアンプＳＵＢに直列形態のＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４が設けられ、Ｑｎ３のゲート端子には動作タイミング信号ＤＩＯＥＴが、またＱｎ４のゲート端子にはアドレス系の制御信号ＢＬＥＱＢが印加され、これらの信号の論理積をとってサブアンプを動作させるため不要な（非選択の）サブアンプに流れる電流をなくし消費電力を減らすことができる。
【００３３】
また、この実施例のサブアンプは直列形態のＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４が設けられているため、図７に示されている従来のサブアンプに比べてリーク電流が少なくなるという利点がある。すなわち、直列形態のＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４が設けられていると、両方のＭＯＳＦＥＴがオフされている状態において、一方のＭＯＳＦＥＴのゲートに印加される制御信号にノイズがのってオンされても他方のＭＯＳＦＥＴがオフされている直列形態のＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４が設けられていることによって貫通電流が流れることがない。
【００３４】
しかも、この実施例のサブアンプＳＵＢのＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４のゲート端子に印加されている制御信号ＢＬＥＱＢとＤＩＯＥＴは、接地点側のＭＯＳＦＥＴ Ｑｎ４のゲートに印加されている制御信号ＢＬＥＱＢの振幅の方が、接地点から離れている側のＭＯＳＦＥＴ Ｑｎ３のゲートに印加されている制御信号ＤＩＯＥＴの振幅（０〜１．８Ｖ）よりも大きい０〜３．５Ｖのような値にされている。これによって、制御信号ＢＬＥＱＢとＤＩＯＥＴが同一振幅である場合に比べてＭＯＳＦＥＴ Ｑｎ４が強くオンされてオン抵抗が小さくなる分、ＭＯＳＦＥＴ Ｑｎ３のソース電位が低くなり、差動アンプの特性や出力振幅を電流スイッチング用ＭＯＳＦＥＴが一つの場合と同程度にすることができ、直列形態の２つのＭＯＳＦＥＴを設けたことによるデメリットを最小限に抑えることができる。
【００３５】
また、この実施例のサブアンプＳＵＢは各ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢごとに設けられているため、図６の従来例のようにコモンデータ線に一つだけ設けられている場合に比べて一つ一つのアンプの駆動力は小さくて済み、その分ひとつのアンプの占有面積を小さくできるので、メモリアレイ内の空スペースを利用して配置することでチップ面積を増大させることがないという利点がある。以下、その根拠を図４のレイアウト図を用いて分かり易く説明する。
【００３６】
図４（Ａ）は本発明を適用して効適なメモリアレイの例を示す。図４（Ａ）において、Ｍ−ＡＲＹはメモリアレイ、Ｙ−ＤＥＣはＹデコーダで、メモリアレイＭ−ＡＲＹは互いに適当な間隔を置いてマトリックス状に配置された複数のメモリブロックＭＢＬで構成されている。図中に右下がりのハッチングで示す領域がそれぞれメモリブロックで、各メモリブロックＭＢＬの上下のスペース（図中に左下がりのハッチングで示す領域）には対応するメモリブロックＭＢＬ内のワード線を選択的に駆動するサブワードドライバ列ＳＷＤが配置されている。従って、図４（Ａ）ではワード線は上下方向に延設されている。
【００３７】
また、各メモリブロックＭＢＬの左右のスペース（図中に網掛けで示す領域）には前述したセンスアンプ＆カラムスイッチ列ＳＡ＆ＳＣＷが配置されている。従って、図４（Ａ）ではビット線は左右方向に延設されている。また、メインコモンデータ線ＭＩＯＴ，ＭＩＯＢは、メモリブロックＭＢＬとサブワードドライバＳＷＤの形成領域の上の空間を利用してビット線と並行すなわち図４（Ａ）では左右方向に沿って延設される。
【００３８】
上記レイアウトにおいて、メモリブロックＭＢＬとサブワードドライバ列ＳＷＤとセンスアンプ＆カラムスイッチ列ＳＡ＆ＳＣＷとに挟まれた領域（図中に白抜き枠で示されている領域）は回路が形成されていない空白領域である。この実施例においては、この空白領域を利用して前述のサブアンプＳＵＢを配置することで新たにサブアンプを配置するスペースを設ける必要をなくし、これによってサブアンプを設けたにも関わらずチップサイズの増大を抑えることができるようにした。
【００３９】
なお、図６の従来例のようにコモンデータ線に一つだけサブアンプを設ける場合には、アンプの駆動力従って面積を大きくしなければならないため、図４（Ａ）に示されている一つの空白領域内に収まるように配置することが困難であった。そのため、例えばコモンデータ線の中央部に一つサブアンプを設けて接続するには、図４（Ｂ）に太枠ＳＵＢで示すように、本発明に比べて大きな配置スペースが必要になり、それによってメモリブロックＢＬの左右の間隔（もしくは上下の間隔）がメモリアレイ全体に亘って広くなってしまい、メモリアレイの占有面積ひいてはチップサイズが増大することとなる。
【００４０】
また、図４（Ａ）にはメモリアレイが１つの場合が示されているが、図４（Ａ）に示されているような構成のメモリアレイを１マットとして、それを複数マット並べて配置することでさらに記憶容量の大きなメモリを構成してもよいことはいうまでもない。
【００４１】
前述したように、図２の実施例のサブアンプＳＵＢのＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４のゲート端子に印加されている制御信号ＢＬＥＱＢとＤＩＯＥＴは、ロウ系とカラム系のアドレス信号に対応した信号であるため、図４のレイアウト構成のメモリアレイにおいて１つのメモリブロックに対応されたサブアンプＳＵＢを選択的に活性化させて消費電力を減らすことができる。また、そのような選択を行なうための信号を供給する配線の引き回しが簡単でかつその配線長が比較的短くなるように設計することが容易にできる。
【００４２】
図５に本発明の第２の実施例を示す。この実施例は、図２の実施例におけるサブアンプＳＵＢの差動ＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のドレインを直接ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢに接続する代わりに、ｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２を介して接続するとともに、このｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２のゲートを、ｎチャネルＭＯＳＦＥＴ Ｑｎ３のゲートに印加されている制御信号ＤＩＯＲＥＴの反転信号ＤＩＯＲＥＢで駆動するようにしたものである。制御信号ＤＩＯＲＥＴは図２の実施例回路における制御信号ＤＩＯＥＴとリード時は同一でライト時はロウレベルのままとされる信号すなわち図３において点線Ｅで囲まれたパルスのない信号と考えれば良い。つまり、この実施例では、サブアンプＳＵＢは書込み時には非活性状態として増幅動作させないで、メインコモンデータ線ＭＩＯＴ，ＭＩＯＢに接続されているライトアンプのみで書込みのためのローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢの駆動を行なうように構成したものである。かかる構成においても図２の実施例と同様な効果が得られる。
【００４３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、メインアンプとライトアンプをメインコモンデータ線ＭＩＯＴ，ＭＩＯＢに接続して書込みと読出しでメインコモンデータ線ＭＩＯＴ，ＭＩＯＢを共有するようにしているが、読出し用のメインコモンデータ線ＭＩＯＴ，ＭＩＯＢとは別個に書込み用のメインコモンデータ線を設けるように構成することも可能である。
【００４４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるダイナミック型ＲＡＭに適用した場合について説明したが、この発明はそれに限定されるものでなく、クロック同期型スタティックＲＡＭその他、対をなすビット線をコモンデータに接続し電位差を増幅して読出しを行なう方式の半導体メモリに広く利用することができる。
【００４５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００４６】
すなわち、本発明に従うと、コモンデータ線を介して初段アンプからの読出し信号を共通の最終アンプに供給する方式の半導体メモリにおいて、コモンデータ線が長くなっても高速の読出しを保証できるとともに、チップサイズの増大を招くことのない読出し系の回路を実現することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明を適用して好適なダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図２】本発明に係るデータ読出し回路の一実施例を示す回路構成図である。
【図３】実施例のサブアンプの動作タイミングを示すタイミングチャートである。
【図４】本発明の読出し回路を適用して有効なメモリアレイのレイアウト構成例を示す説明図である。
【図５】本発明に係るデータ読出し回路の他の実施例を示す回路構成図である。
【図６】従来のサブアンプを設けた読出し系の回路の構成例を示す回路図である。
【図７】従来のサブアンプ回路の構成例を示す回路図である。
【符号の説明】
１０ メモリアレイ
１１ Ｘアドレスバッファ回路
１２ ロウアドレスデコーダ回路
１３ ワードドライバ
１４ Ｙアドレスバッファ回路
１５ カラムアドレスデコーダ回路
１６ センスアンプ列＆カラムスイッチ回路
１７ メインアンプ
１８ データ出力バッファ
１９ データ入力バッファ
２０ ライト回路
２１ コントロール回路
２２ サブアンプ回路
ＳＵＢ サブアンプ
ＳＡ＆ＣＳＷ センスアンプ＆カラムスイッチ列
ＬＩＯＴ，ＬＩＯＢ ローカルコモンデータ線対
ＭＩＯＴ，ＭＩＯＢ メインコモンデータ線対
Ｑｐｃ１，Ｑｐｃ２ プリチャージ用ＭＯＳＦＥＴ
Ｑｎ１，Ｑｎ２ 差動ＭＯＳＦＥＴ
Claims (9)
- 複数のメモリセルがマトリックス状に配置されたメモリアレイ内の互いに対をなすビット線対に接続され、前記ビット線対の電位を増幅する初段アンプと、
前記ビット線対を第１アドレス信号に対応してローカルコモンデータ線対と接続する第１スイッチ手段と、
入出力が前記ローカルコモンデータ線対に接続され、制御信号に応じて前記初段アンプにより増幅された前記電位を更に増幅するサブアンプと、
リード時とライト時、前記ローカルコモンデータ線対とメインコモンデータ線対とを接続する第２スイッチ手段と、
前記メインコモンデータ線対に接続されたメインアンプと、
を備え、
前記サブアンプは、ソースが共通結合され、各々のドレインが前記ローカルコモンデータ線対にそれぞれ接続されるとともに、各々のゲートが互いの前記ドレインに交差結合された一対の差動ＭＯＳＦＥＴと、前記共通ソース側に接続され、前記制御信号がゲートに入力されたスイッチング用ＭＯＳＦＥＴとからなる差動アンプであり、
前記スイッチング用ＭＯＳＦＥＴは、動作タイミング信号によって制御される第１のＭＯＳＦＥＴと、複数の前記メモリアレイを選択する第２アドレス信号に応じてオン、オフ制御される前記第２スイッチ手段と同一系の制御信号により制御される第２のＭＯＳＦＥＴとが直列形態に接続されてなるスイッチング用ＭＯＳＦＥＴであり、
前記直列形態の第１および第２のＭＯＳＦＥＴのうち、ゲート制御信号の電圧振幅値が大きな信号が入力される方のＭＯＳＦＥＴが、接地電位側に配置されていることを特徴とする半導体記憶装置。 - 前記動作タイミング信号は、前記第１アドレス信号に対応した信号である、ことを特徴とする請求項１に記載の半導体記憶装置。
- 前記初段アンプは、それぞれ１対の第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴとからなるそれぞれのゲートとドレインが交差結合されたＣＭＯＳラッチ型の回路で構成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
- 前記第２のＭＯＳＦＥＴのゲート端子に印加される前記第２スイッチ手段と同一系の制御信号は、ロウアドレス系の信号に基づいて形成された信号であることを特徴とする請求項１から３のいずれか一つに記載の半導体記憶装置。
- 前記各サブアンプは、メモリアレイ形成領域とワードドライバ形成領域とセンスアンプ形成領域とで挟まれた領域に配置されていることを特徴とする請求項１から４のいずれか一つに記載の半導体記憶装置。
- 前記ローカルコモンデータ線対は、複数の前記ビット線対に対応した前記初段アンプの展開方向である第１方向に延在し、
前記メインコモンデータ線対は、前記第１方向と直行する第２方向に延在する、ことを特徴とする請求項５に記載の半導体記憶装置。 - 前記メインコモンデータ線対は、前記メモリアレイまたは前記ワードドライバ形成領域上、且つ前記第２方向に延在することを特徴とする請求項６に記載の半導体記憶装置。
- 前記制御信号は、前記サブアンプをリード動作時に活性化し、且つライト動作時に非活性化するように制御するための信号である、ことを特徴とする請求項１から３のいずれか一つに記載の半導体記憶装置。
- 前記第２スイッチ手段には、複数の前記メモリアレイを選択する第２アドレス信号が入力され、前記ローカルコモンデータ線対と前記メインコモンデータ線対とを接続する、ことを特徴とする請求項１に記載の半導体記憶装置。
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