JPH07230690A

JPH07230690A - 半導体記憶装置

Info

Publication number: JPH07230690A
Application number: JP6020336A
Authority: JP
Inventors: Tsukasa Oishi; 司大石
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-02-17
Filing date: 1994-02-17
Publication date: 1995-08-29

Abstract

(57)【要約】【目的】データ読出時における消費電流を低減すると
ともに高速でデータの読出を行なうことのできる半導体
記憶装置を実現する。【構成】ドライブアンプ２ａ，２ｂが、動作時には第
１の導電線１ａ，１ｂ上に伝達された選択メモリセルデ
ータに従って第２の導電線３ａおよび３ｂを駆動する。
このドライブアンプ２ａおよび２ｂは振幅制限機能を備
えており、第２の導電線３ａおよび３ｂの電位がフルス
イングするのを防止する。第２の導電線３ａおよび３ｂ
の電位振幅が抑制されるため、充放電電流が低減される
とともに高速で信号電位が確定し、データを高速で読出
すことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に階層ビット線構造を有する半導体記憶装置に関
する。より特定的には、データ読出の高速化および／ま
たはデータ読出時の消費電流を低減するための構成に関
する。

【０００２】

【従来の技術】図３５は、たとえば特公平３−２１９９
６号公報に示される従来の半導体記憶装置の要部の構成
を示す図である。図３５においては、２列に配置された
メモリセルに関連するとともにデータ読出に関連する部
分の構成を概略的に示す。

【０００３】図３５において、メモリセルＭＣの各列に
対応してメインビット線対ＭＢＬ０、ＺＭＢＬ０および
ＭＢＬ１、ＺＭＢＬ１が配置される。メモリセルＭＣは
列方向（メインビット線の延在方向）に沿って４つのグ
ループＭＧ０、ＭＧ１、ＭＧ２、およびＭＧ３に分割さ
れる。メモリセルの各列においては各メモリセルグルー
プに対応してサブビット線対が配置される。メインビッ
ト線対ＭＢＬ０およびＺＭＢＬ０に対しては、サブビッ
ト線対ＳＢＬ００、ＺＳＢＬ００、ＳＢＬ０１、ＺＳＢ
Ｌ０１、ＳＢＬ０２、ＺＳＢＬ０２、およびＳＢＬ０
３、ＺＳＢＬ０３が配置される。

【０００４】メインビット線対ＭＢＬ１およびＺＭＢＬ
１に対しても同様にサブビット線対ＳＢＬ１０、ＺＳＢ
Ｌ１０、ＳＢＬ１１、ＺＳＢＬ１１、ＳＢＬ１２、ＺＳ
ＢＬ１２、およびＳＢＬ１３、ＺＳＢＬ１３が配置され
る。

【０００５】サブビット線対ＳＢＬおよびＺＳＢＬ（サ
ブビット線を総称的に示す）と交差する方向にワード線
ＷＬが配置される。メモリセルグループＭＧ０、ＭＧ
１、ＭＧ２、およびＭＧ３それぞれにおいては複数のワ
ード線ＷＬが配置されるが、図３５においては、メモリ
セルグループＭＧ０〜ＭＧ３それぞれにおいて一方のワ
ード線ＷＬのみを代表的に示す。サブビット線ＳＢＬお
よびＺＳＢＬとワード線ＷＬの交差部に対応してメモリ
セルＭＣが配置される。図３５においては、サブビット
線ＳＢＬとワード線ＷＬの交差部に対応してメモリセル
ＭＣが配置される構成が一例として示される。ワード線
ＷＬとサブビット線ＺＳＢＬとの交差部にはメモリセル
ＭＣは配置されない。このサブビット線ＳＢＬおよびＺ
ＳＢＬはいわゆる「折返しビット線」を構成し、サブビ
ット線ＳＢＬおよびＺＳＢＬ上には互いに論理が相補な
信号が伝達される。

【０００６】サブビット線ＳＢＬおよびＺＳＢＬに対し
て、このサブビット線対ＳＢＬおよびＺＳＢＬ上の信号
電位を差動的に増幅するセンスアンプＳＡが設けられ
る。ここでセンスアンプＳＡはサブビット線対それぞれ
に対して設けられたセンスアンプＳＡ００〜ＳＡ０３お
よびＳＡ１０〜ＳＡ１３を総称的に示す。

【０００７】メインビット線ＭＢＬ（メインビット線Ｍ
ＢＬ０およびＭＢＬ１を総称的に示す）とメインビット
線ＺＭＢＬ（ＺＭＢＬ０およびＺＭＢＬ１を総称的に示
す）との間には、ブロック選択信号ＢＳ（ブロック選択
信号ＢＳ０〜ＢＳ３を総称的に示す）に応答して導通
し、対応のサブビット線ＳＢＬおよびＺＳＢＬをメイン
ビット線ＭＢＬおよびＺＭＢＬへ接続するブロック選択
ゲートＢＧが設けられる。ブロック選択ゲートＢＧはサ
ブビット線対ＳＢＬ００、ＺＳＢＬ００〜ＳＢＬ０３、
ＺＳＢＬ０３およびＳＢＬ１０、ＺＳＢＬ１０〜ＳＢＬ
１３、ＺＳＢＬ１３にそれぞれ対応して設けられたブロ
ック選択ゲートＢＧ００〜ＢＧ０３およびＢＧ１０〜Ｂ
Ｇ１３を総称的に示す。

【０００８】メインビット線ＭＢＬおよびＺＭＢＬに対
してはブロック選択ゲートＢＧを介してセンスアンプＳ
Ａにより差動的に増幅された信号が伝達される。したが
ってメインビット線ＭＢＬおよびＺＭＢＬは互いに論理
が相補な信号を伝達する。

【０００９】メインビット線ＭＢＬ０、ＺＭＢＬ０およ
びＭＢＬ１、ＺＭＢＬ１それぞれに対してさらにセンス
アンプＳＡ♯０、およびＳＡ♯１が設けられる。センス
アンプＳＡ♯０およびＳＡ♯１は対応のメインビット線
ＭＢＬ０、ＺＭＢＬ０およびＭＢＬ１、ＺＭＢＬ１上の
信号電位を差動的に増幅する。

【００１０】メインビット線ＭＢＬ０、ＺＭＢＬ０およ
びＭＢＬ１、ＺＭＢＬ１それぞれに対してさらに、列選
択信号ＹＳ０およびＹＳ１に応答して導通し、対応のメ
インビット線ＭＢＬ０、ＺＭＢＬ０およびＭＢＬ１およ
びＺＭＢＬ１を選択的に内部データ伝達バスＩＯへ接続
するためのＩＯゲートＩＧ０およびＩＧ１が設けられ
る。列選択信号ＹＳ０およびＹＳ１は、図示しないコラ
ムデコーダにより発生される。

【００１１】内部データ伝達バスＩＯはプリアンプＰＡ
に接続される。プリアンプＰＡは、動作時にはこの内部
データ伝達バスＩＯ上の信号を増幅し、内部読出データ
を生成して出力回路ＯＢへ与える。出力回路ＯＢは、動
作時にこのプリアンプＰＡから与えられた内部読出デー
タをバッファ処理して外部へ読出データＤｏｕｔを出力
する。

【００１２】メモリセルＭＣは、情報を記憶するための
メモリセルキャパシタＭＣｂと、選択時にこのメモリセ
ルキャパシタＭＣｂに記憶された情報を対応のサブビッ
ト線ＳＢＬ（またはＺＳＢＬ）へ伝達するためのメモリ
セルトランジスタＭＣａを含む。次に動作について簡単
に説明する。

【００１３】動作時においては、１本のワード線ＷＬが
選択状態とされる。選択されたワード線を含むメモリセ
ルグループのみが活性状態とされ、残りのメモリセルグ
ループはプリチャージ状態（スタンバイ状態）を維持す
る。今、メモリセルグループＭＧ０に属するワード線Ｗ
Ｌが選択されたと仮定する。メモリセルグループＭＧ０
において、ワード線ＷＬの電位が“Ｈ”に立上がると、
メモリセルＭＣの記憶する情報がサブビット線ＳＢＬへ
伝達される。他方サブビット線ＺＳＢＬ００およびＺＳ
ＢＬ１０にはメモリセルＭＣの記憶情報が伝達されず、
プリチャージ状態を維持している。

【００１４】サブビット線ＳＢＬ００、ＺＳＢＬ００お
よびＳＢＬ１０、ＺＳＢＬ１０それぞれにおいて十分な
信号電位差が生じると、メモリセルグループＭＧ０に含
まれるセンスアンプＳＡ００およびＳＡ１０が活性化さ
れ、対応のサブビット線対ＳＢＬ００、ＺＳＢＬ００お
よびＳＢＬ１０、ＺＳＢＬ１０上の信号電位を差動的に
増幅する。メモリセルグループＭＧ１〜ＭＧ３において
は、センスアンプは活性化されない。センスアンプＳＡ
００およびＳＡ１０の動作により、サブビット線対ＳＢ
Ｌ００、ＺＳＢＬ００およびＳＢＬ１０、ＺＳＢＬ１０
上の信号電位が増幅された後、ブロック選択信号ＢＳ０
が活性状態とされ、ブロック選択ゲートＢＧ００および
ＢＧ１０が導通状態となり、サブビット線対ＳＢＬ０
０、ＺＳＢＬ００およびＳＢＬ１０、ＺＳＢＬ１０をメ
インビット線対ＭＢＬ０、ＺＭＢＬ０およびＭＢＬ１、
ＺＭＢＬ１へ接続する。これにより、メインビット線Ｍ
ＢＬ０、ＺＭＢＬ０およびＭＢＬ１、ＺＭＢＬ１上の信
号電位がセンスアンプＳＡ００およびＳＡ１０により差
動増幅された信号電位に対応する電位レベルへと変化す
る。メインビット線ＭＢＬおよびＺＭＢＬの長さはサブ
ビット線ＳＢＬおよびＺＳＢＬの長さよりも長く、この
メインビット線ＭＢＬおよびＺＭＢＬ間の信号電位差は
サブビット線ＳＢＬ００、ＺＳＢＬ００およびＳＢＬ１
０、ＺＳＢＬ１０の信号電位差よりも小さい。

【００１５】次いでセンスアンプＳＡ♯０およびＳＡ♯
１が活性化され、このメインビット線ＭＢＬ０、ＺＭＢ
Ｌ０およびＭＢＬ１、ＺＭＢＬ１上の信号電位が増幅さ
れ、それぞれ選択されたメモリセルＭＣの記憶情報に従
ってハイレベルまたはローレベルに駆動される。この
後、列選択信号ＹＳ０またはＹＳ１が活性状態とされ、
センスアンプＳＡ♯０またはＳＡ♯１により増幅された
データが内部読出データバスＩＯ上に伝達される。次い
でプリアンプＰＡが活性化され、この内部読出データバ
スＩＯ上の信号電位を増幅し、内部読出データを伝達
し、出力回路ＯＢがこの内部読出データから読出データ
Ｄｏｕｔを生成して出力する。

【００１６】

【発明が解決しようとする課題】図３６に、図３５に示
す半導体記憶装置の概略動作波形を示す。図３６におい
ては、サブビット線ＳＢＬ、ＺＳＢＬおよびメインビッ
ト線ＭＢＬ、ＺＭＢＬがＶｃｃ／２（Ｖｃｃは動作電源
電位）の中間電位にプリチャージされている場合のデー
タ読出動作時の信号波形が一例として示される。

【００１７】図３６に示すように、時刻ｔ１において選
択されたワード線ＷＬの電位が“Ｈ”に立上がり、サブ
ビット線ＳＢＬ、ＺＳＢＬのプリチャージ電位が選択ワ
ード線ＷＬに接続されるメモリセルの記憶情報に従って
変化する（図３６においては、選択メモリセルの記憶情
報が“Ｈ”の場合が示される）。サブビット線ＳＢＬお
よびＺＳＢＬの電位差が十分に拡大されると、サブビッ
ト線ＳＢＬ、ＺＳＢＬに設けられたセンスアンプＳＡが
活性化され、サブビット線ＳＢＬ、ＺＳＢＬの電位差が
拡大され、一方のサブビット線（ＳＢＬ）の電位が電源
電位Ｖｃｃレベルに上昇し、他方のサブビット線（ＺＳ
ＢＬ）が接地電位レベルに低下する。

【００１８】時刻ｔ１において、ブロック選択信号ＢＳ
が活性状態となり（“Ｈ”に立上がり）、サブビット線
ＳＢＬおよびＺＳＢＬがメインビット線ＭＢＬおよびＺ
ＭＢＬに接続される。これにより、メインビット線ＭＢ
ＬおよびＺＭＢＬの電位がプリチャージ電位から変化
し、次いでセンスアンプＳＡ♯が活性化され、このメイ
ンビット線ＭＢＬおよびＺＭＢＬの電位が増幅され、一
方のメインビット線の電位が電源電位Ｖｃｃレベル、他
方のメインビット線が接地電位レベルへ放電される。

【００１９】メインビット線ＭＢＬ、ＺＭＢＬの電位が
増幅された後、列選択信号ＹＳが活性化され（“Ｈ”に
立上がり）、メインビット線ＭＢＬおよびＺＭＢＬは内
部読出データバスＩＯに接続される。この後、図３５に
示すプリアンプＰＡおよび出力回路ＯＢを介して出力デ
ータＤｏｕｔが時刻ｔ３において出力される。

【００２０】上述のように、ワード線ＷＬの電位が
“Ｈ”に立上がる時刻ｔ０から列選択信号ＹＳが活性化
される時刻ｔ２の間に、サブビット線ＳＢＬ、ＺＳＢＬ
に設けられたセンスアンプＳＡおよびメインビット線Ｍ
ＢＬ、ＺＭＢＬに設けられたセンスアンプＳＡ♯を活性
化する必要がある。ブロック選択信号ＢＳを活性化する
時刻ｔ１はワード線ＷＬの電位が立上がる時刻ｔ０と同
じとすることができる。しかしながら、この場合、サブ
ビット線ＳＢＬ、ＺＳＢＬに設けられたセンスアンプＳ
Ａによりサブビット線ＳＢＬおよびＺＳＢＬならびにメ
インビット線ＭＢＬおよびＺＭＢＬ両者を駆動する必要
があり、サブビット線ＳＢＬ、ＺＳＢＬに設けられたセ
ンスアンプＳＡの駆動力を比較的大きくする必要があ
り、占有面積が大きくなる。

【００２１】サブビット線ＳＢＬ、ＺＳＢＬに設けられ
たセンスアンプＳＡとメインビット線ＭＢＬ、ＺＭＢＬ
に設けられたセンスアンプＳＡ♯を同時に活性化する可
能性も考えられるが、その場合センスアンプＳＡおよび
ＳＡ♯の動作特性の相違や駆動力の相違などにより、た
とえば、センスアンプＳＡがサブビット線ＳＢＬおよび
メインビット線ＭＢＬを“Ｈ”レベルへ充電し、一方セ
ンスアンプＳＡ♯がサブビット線ＳＢＬおよびメインビ
ット線ＭＢＬを“Ｌ”レベルへ放電するというように、
センスアンプＳＡおよびＳＡ♯が互いに反対方向に増幅
動作を行なう場合が生じ、正確なデータ読出を行なうこ
とができなくなるという問題が生じる。したがって、サ
ブビット線ＳＢＬおよびＺＳＢＬに設けられたセンスア
ンプＳＡによりサブビット線ＳＢＬ、ＺＳＢＬの電位差
を増幅し、メインビット線ＭＢＬ、ＺＭＢＬの電位差が
十分大きな値となった後にセンスアンプＳＡ♯を活性化
する必要があり、このためワード線ＷＬの電位が“Ｈ”
に立上がってからメインビット線ＭＢＬおよびＺＭＢＬ
の電位が十分に増幅されるまでに長い時間を要し、高速
でデータを読出すことができなくなるという問題が生じ
る。

【００２２】さらに、メインビット線ＭＢＬおよびＺＭ
ＢＬはセンスアンプＳＡ♯により電源電位Ｖｃｃレベル
および接地電位レベルへ駆動されており、このためメイ
ンビット線ＭＢＬおよびＺＭＢＬの充放電に伴う消費電
流が大きくなり、センス動作時における消費電流を低減
することができないという問題が生じる。

【００２３】さらに、メインビット線ＭＢＬおよびＺＭ
ＢＬの電位が電源電位Ｖｃｃレベルおよび接地電位レベ
ルに確定した後に列選択信号ＹＳを活性化して（“Ｈ”
に立上げて）いるため、センスアンプＳＡ♯活性化後、
メインビット線ＭＢＬおよびＺＭＢＬの電位が安定状態
となるまで列選択信号ＹＳを活性化することができず、
列選択信号ＹＳが活性化される時刻ｔ２のタイミングを
早くすることができず、データ読出時のアクセス時間が
長くなるという問題が生じる。

【００２４】また、上述のようなサブビット線およびメ
インビット線を有する階層ビット線の構成の場合、サブ
ビット線およびメインビット線をスタンバイ時に所定電
位（中間電位Ｖｃｃ／２または電源電位Ｖｃｃレベル）
にプリチャージするためのトランジスタ素子が必要とさ
れる。この場合、できるだけメモリセルアレイの占有面
積を増加させることなくプリチャージ／イコライズ用の
トランジスタ素子をメモリセルアレイ内に配置するのが
好ましい。しかしながら、上述の先行技術文献において
は、このようなプリチャージ／イコライズ用のトランジ
スタ素子をどのように配置するかについては何ら開示さ
れていない。

【００２５】それゆえ、この発明の目的は、センス動作
時の消費電流を低減することのできる半導体記憶装置を
提供することである。

【００２６】この発明の他の目的は、高速でデータを読
出すことのできる半導体記憶装置を提供することであ
る。

【００２７】この発明のさらに他の目的は、センス動作
時の消費電流を低減することができるとともに高速でデ
ータを読出すことのできる半導体記憶装置を提供するこ
とである。

【００２８】この発明のさらに他の目的は、効率的に配
置されたサブビット線プリチャージ／イコライズ用トラ
ンジスタを備える半導体記憶装置を提供することであ
る。

【００２９】この発明のさらに他の目的は、メモリセル
アレイ占有面積、消費電流およびデータ読出時のアクセ
ス時間が低減された半導体記憶装置を提供することであ
る。

【００３０】この発明のさらに他の目的は、上記各目的
を達成することのできるダイナミック型半導体記憶装置
を提供することである。

【００３１】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、各々が情報を記憶する複数のメモリセルと、
これら複数のメモリセルが接続され、複数のメモリセル
のうちの選択されたメモリセルのデータを伝達するため
の第１の導電線と、この第１の導電線と並列に設けられ
る第２の導電線と、第１の導電線上の信号電位に従って
第２の導電線をこの第１の導電線上の信号電位に対応す
る電位レベルへと駆動するドライブアンプ手段を含む。
このドライブアンプ手段は、第２の導電線上の信号電位
振幅を抑制するための手段を含む。

【００３２】請求項１に係る半導体記憶装置はさらに、
第２の導電線上の信号電位に対応するデータ信号を伝達
するためのデータ読出線と、選択信号に応答して第２の
導電線とデータ読出線とを接続するためのゲート手段と
を備える。

【００３３】請求項２に係る半導体記憶装置は、第１の
導電線が互いに相補な論理の信号を伝達する１対のサブ
ビット線を含みかつ第２の導電線が互いに相補な論理の
信号を伝達する１対のメインビット線とを含む。

【００３４】この請求項２の半導体記憶装置におけるド
ライブアンプ手段は、そのコントロールゲートがサブビ
ット線対の一方のサブビット線に接続され、その一方導
通端子がサブビット線対の他方サブビット線に接続さ
れ、かつその他方導通端子がセンスドライブ信号を受け
るように接続される第１導電型の第１のトランジスタ素
子と、その一方導通端子が上記一方サブビット線に接続
され、そのコントロールゲートが上記他方サブビット線
に接続され、かつその他方導通端子が上記センスドライ
ブ信号を受けるように接続される第１導電型の第２のト
ランジスタ素子と、分離指示信号に応答して、第１およ
び第２のトランジスタ素子のそれぞれのコントロールゲ
ートを上記一方および他方サブビット線と接続しつつ上
記第１および第２のトランジスタ素子のそれぞれの一方
導通端子を他方および一方サブビット線から分離するた
めの分離素子と、接続指示信号に応答して第１および第
２のトランジスタ素子のそれぞれの一方導通端子をメイ
ンビット線対の一方および他方メインビット線へ接続す
る接続手段を含む。

【００３５】請求項３に係る半導体記憶装置は、それぞ
れの一方導通端子およびコントロールゲートが交差結合
されかつメインビット線対に接続された第２の導電型の
トランジスタ素子対をさらに含み、一方および他方のメ
インビット線の信号電位を差動的に増幅する。

【００３６】請求項４に係る半導体記憶装置は、請求項
２におけるドライブアンプ手段が、さらに、それぞれの
一方導通端子およびコントロールゲートが交差結合され
てかつサブビット線対に接続され、サブビット線対上の
信号電位差動的に増幅する１対の第２導電型の１対のト
ランジスタ素子を含む。

【００３７】請求項５に係る半導体記憶装置は、第２の
導電線上の信号電位に影響を及ぼすことなくこの第２の
導電線上の信号を増幅し、ゲート手段を介してデータ読
出線へ伝達する手段をさらに含む。

【００３８】請求項６に係る半導体記憶装置は、第２導
電線の電位を増幅するための高入力インピーダンスを有
するバッファアンプを含む。

【００３９】請求項７に係る半導体記憶装置は、請求項
１における半導体記憶装置において、第１の導電線が互
いに相補な論理の信号を伝達するための第１のサブビッ
ト線対と、互いに論理が相補な信号を伝達する第２のサ
ブビット線対を含み、これらの第１および第２のサブビ
ット線対はドライブアンプ手段に関して互いに反対方向
に延在するように配置される。

【００４０】請求項７に係る半導体記憶装置のドライブ
アンプ手段は、それぞれの一方導通端子とコントロール
ゲートが交差結合されかつ第１のサブビット線対に接続
され、第１のセンスドライブ信号に応答して第１のサブ
ビット線対上の信号電位を差動的に増幅する１対の第１
導電型のトランジスタ素子を含む第１のセンス手段と、
分離指示信号に応答して、第１のトランジスタ素子対の
それぞれのコントロールゲートと第１のサブビット線対
とを接続しつつそれぞれの一方導通端子と第１のサブビ
ット線対とを分離するための第１の分離手段と、それぞ
れの一方導通端子とコントロールゲートが交差結合され
かつ第２のサブビット線対に接続され、第２のセンスド
ライブ信号に応答して第２のサブビット線対上の信号電
位を相補的に増幅するための第２導電型の１対のトラン
ジスタ素子を含む第２のセンス手段と、分離指示信号に
応答して、これら第２のトランジスタ素子対のそれぞれ
のコントロールゲートと第２のサブビット線対とを接続
しつつ第２のトランジスタ素子対のそれぞれの一方導通
端子と第２のサブビット線対とを分離するための第２の
分離手段とを含む。これら第１および第２のトランジス
タ素子対のそれぞれの一方導通端子上の信号電位が接続
手段を介してメインビット線対へ伝達される。

【００４１】請求項８に係る半導体記憶装置は、請求項
１における半導体記憶装置において、第１の導電線がド
ライブアンプ手段に関して第１および第２の部分に分割
され、さらにブロック選択信号に応答して第１および第
２の部分の一方をドライブアンプ手段から切り離すため
の手段を含む。

【００４２】請求項９に係る半導体記憶装置は、請求項
１におけるドライブアンプ手段が、センスドライブ信号
に応答して第１の導電線上の信号電位を増幅するための
センス手段と、読出活性化信号に応答して活性化され、
第１の導電線上の信号に応答して第２の導電線を第１の
電源電位レベルへと駆動するための読出ゲート手段を含
む。

【００４３】請求項１０に係る半導体記憶装置は、請求
項１に係る半導体記憶装置において、第１の導電線が互
いに相補な論理の信号を伝達する１対のサブビット線を
含み、かつ第２の導電線が互いに相補な論理の信号を伝
達する１対のメインビット線を含み、かつさらにドライ
ブアンプ手段が、それぞれの一方導通端子およびコント
ロールゲートが交差結合されかつサブビット線対に接続
され、第１のセンスドライブ信号に応答してサブビット
線対上の信号電位を差動的に増幅するための第１の導電
型の１対の第１のトランジスタ素子と、それぞれの一方
導通端子およびコントロールゲートが交差結合されかつ
サブビット線対に接続されてサブビット線対上の信号電
位を第２のセンスドライブ信号に応答して差動的に増幅
するための１対の第２導電型の第２のトランジスタ素子
と、一方のサブビット線と一方のメインビット線の間お
よび他方のサブビット線と他方のメインビット線の間に
それぞれ設けられ、読出活性化信号に応答して対応のサ
ブビット線上の信号電位に応答して第１の電位を対応の
メインビット線上へ伝達するための１対の読出ゲートを
含む。

【００４４】請求項１１に係る半導体記憶装置は、請求
項９に係る半導体記憶装置において、読出活性化信号が
第１および第２のセンスドライブ信号の活性化時よりも
早く活性化される。

【００４５】請求項１２に係る半導体記憶装置は、請求
項１に係る半導体記憶装置がさらに、スタンバイ時に第
１の導電線を所定電位にプリチャージするための初期化
トランジスタを含み、この初期化トランジスタはメモリ
セルに含まれるトランジスタと同じ導電層で形成される
コントロールゲートを有しかつこのメモリセルのトラン
ジスタと同じサイズを有する。

【００４６】請求項１３に係る半導体記憶装置は、各々
が情報を記憶する複数のメモリセルと、これら複数のメ
モリセルが接続され、互いに相補な論理の信号を伝達す
る１対のサブビット線と、サブビット線対と平行に配設
され、互いに相補な論理の信号を伝達する１対のメイン
ビット線と、それぞれの一方導通端子およびコントロー
ルゲートが交差結合されかつサブビット線対に接続さ
れ、このサブビット線対上の信号電位を差動的に増幅す
るための１対の第１導電型の第１のトランジスタ素子
と、それぞれの一方導通端子とコントロールゲートが交
差結合されかつサブビット線対に接続され、このサブビ
ット線対上の信号電位を差動的に増幅する１対の第２導
電型のトランジスタ素子と、一方のサブビット線と一方
のメインビット線の間および他方のサブビット線と他方
のメインビット線の間に設けられ、読出活性化信号に応
答して活性化され、対応のサブビット線上の電位を対応
のメインビット線上へ伝達する１対の読出ゲート手段を
含む。

【００４７】請求項１４に係る半導体記憶装置は、各々
が情報を記憶する複数のメモリセルと、これら複数のメ
モリセルが接続され、互いに論理が相補な信号を伝達す
る１対のサブビット線を含む。この１対のサブビット線
が第１の部分と第２の部分とこれら第１および第２の部
分とを接続する１対の信号線を含む。サブビット線対は
第１のサブビット線と第２のサブビット線を含む。

【００４８】請求項１４に係る半導体記憶装置は、さら
に、その一方導通端子が信号線対の一方信号線に接続さ
れ、そのコントロールゲートが第１の部分の第２のサブ
ビット線に接続され、その他方導通端子が第１のセンス
ドライブ信号を受けるように接続される第１導電型の第
１のトランジスタ素子と、その一方導通端子が信号線対
の他方信号線に接続され、そのコントロールゲートが第
１の部分の第１のサブビット線に接続されかつその他方
導通端子が第１のセンスドライブ信号を受けるように接
続される第１導電型の第２のトランジスタ素子と、その
一方導通端子が一方信号線に接続され、そのコントロー
ルゲートが第２の部分の第２のサブビット線に接続さ
れ、かつその他方導通端子が第２のセンスドライブ信号
を受けるように接続される第２導電型の第３のトランジ
スタ素子と、その一方導通端子が他方信号線に接続さ
れ、そのコントロールゲートが第２の部分の第１のサブ
ビット線に接続され、その他方導通端子が第２のセンス
ドライブ信号を受けるように接続される第２導電型の第
４のトランジスタ素子と、分離指示信号に応答して、信
号線対と第１の部分の第１および第２のサブビット線と
を分離するための１対の第１の分離トランジスタと、分
離指示信号に応答して第２の部分の第１および第２のサ
ブビット線と信号線対とを分離するための１対の第２の
分離トランジスタと、この分離指示信号の活性化時に所
定期間信号線対とメインビット線対とを接続するための
１対の転送用トランジスタ素子を含む。

【００４９】請求項１５に係る半導体記憶装置は、互い
に論理が相補な信号を伝達する１対のビット線、前記サ
ブビット線対と交差するように配置される複数のワード
線、前記複数のワード線の各々と前記サブビット線対と
の交差部に対応して配置され、各々が情報を記憶するた
めのキャパシタと対応のワード線上の信号電位に応答し
て前記キャパシタを関連のサブビット線へ結合するため
のアクセストランジスタを有する複数のメモリセル、お
よび前記アクセストランジスタと同じレイアウトパター
ンを有し、初期化時前記サブビット線対を所定の電位レ
ベルへ設定するための初期化トランジスタとを備える。

【００５０】

【作用】請求項１の半導体記憶装置においては、ドライ
ブアンプ手段により第２の導電線の電位振幅が抑制され
るため、第２の導電線の充放電電流が低減されかつ第２
の導電線の電位確定タイミングが早くなり、高速でデー
タを読出すことができる。

【００５１】請求項２の半導体記憶装置においては、ド
ライブアンプ手段の構成要素である一方導通端子とコン
トロールゲートとが交差結合されたトランジスタ素子対
が、それぞれのコントロールゲートがサブビット線対と
接続されつつそれらの一方導通端子がサブビット線対と
分離トランジスタにより分離されるため、サブビット線
対にメモリセルデータが現われたときにメインビット線
対をこのメモリセルデータに従ってドライブすることが
でき、速いタイミングでメインビット線対をドライブす
ることができ、高速でデータを読出すことができる。

【００５２】請求項３の半導体記憶装置においては、増
幅手段が交差結合されたトランジスタ素子対で構成され
るため、一方の電位方向へのみ変化したメインビット線
対の電位を反対方向へもドライブすることができ、メモ
リセルがダイナミック型メモリセルの場合に確実にメモ
リセルデータのリストアを行なうことができる。

【００５３】請求項４の半導体記憶装置において、ドラ
イブアンプ手段が追加の増幅手段を有しており、この追
加の増幅手段によりサブビット線対の電位をメインビッ
ト線対の電位に影響を及ぼすことなく差動増幅すること
ができ、消費電流を低減しつつメモリセルデータのリス
トアを行なうことができる。

【００５４】請求項５の半導体記憶装置においては、増
幅手段が第２の導電線電位に影響を及ぼすことなくこの
第２の導電線電位を増幅しており、第２の導電線の充放
電を行なうことなくこの第２の導電線の電位が増幅され
ており、消費電流を低減することができるとともに、こ
の第２の導電線上の小振幅信号を増幅するため速いタイ
ミングでデータを読出すことができる。請求項６に係る
半導体記憶装置において、増幅手段が高入力インピーダ
ンスのバッファアンプで構成されるため、第２の導電線
上の小振幅信号をこの第２の導電線上の電位を変化させ
ることなく高速で増幅することができ、低消費電流およ
び高速データ読出が可能となる。

【００５５】請求項７の半導体記憶装置においては、第
１および第２の選択手段ならびに第１および第２の分離
手段によりサブビット線対の第１および第２の部分いず
れにおいてメモリセルが選択状態とされてもメインビッ
ト線対の電位振幅（電位変化量）を抑制しつつ高速でメ
インビット線対をメモリセルデータに従って駆動するこ
とができるとともに、メモリセルデータをメインビット
線電位を増幅することなくリストアすることができ、リ
ストア時の消費電流の低減を実現することができる。

【００５６】請求項８の半導体記憶装置においては、ブ
ロック選択ゲートにより一方の部分の第１の導電線のみ
がドライブアンプ手段に接続されるため、ドライブアン
プ手段はこの接続された一方の部分の第１の導電線のみ
の電位に従って動作すればよく、第１の導電線全体にメ
モリセルデータが伝達されてから動作する必要がなく、
速いタイミングでメインビット線を駆動することがで
き、高速でデータを読出すことが可能となる。また、第
１の導電線がサブビット線対を含むとき、メモリセルデ
ータのリストア時には一方のサブビット線対のみがこの
ドライブアンプ手段により駆動されるため、リストア時
におけるドライブアンプ手段の負荷容量が低減される。

【００５７】請求項９の半導体記憶装置においては、読
出ゲート手段は第１の導電線上の信号電位に従って第２
の導電線を第１の電源電位レベルへ駆動するため、第１
の導電線の電位がセンス手段により十分増幅される前に
第２の導電線電位を変化させることができ、高速でデー
タ読出を行なうことができる。

【００５８】請求項１０の半導体記憶装置においては、
交差結合された第１導電型の第１のトランジスタ素子対
および交差結合された第２導電型の第２のトランジスタ
素子対によりサブビット線対上の信号電位が差動増幅さ
れており、読出ゲートを確実にメモリセルデータに従っ
て動作させることができ、正確かつ高速でメインビット
線対の電位を変化させることができる。

【００５９】請求項１１の半導体記憶装置においては、
読出ゲート手段がセンス手段の活性化信号の活性化前に
活性化されるため、メモリセルデータがサブビット線対
に現われた時点でメインビット線対に電位変化を生じさ
せることができ、高速でデータを読出すことができる。

【００６０】請求項１２の半導体記憶装置において、初
期化トランジスタはメモリセルトランジスタと同一層で
形成されるコントロールゲート、およびメモリセルトラ
ンジスタと同一サイズを有しており、メモリセルトラン
ジスタと同一製造プロセスで作製することができるとと
もに、またメモリセルトランジスタと同じレイアウトパ
ターンを持って作製することによりメモリセルレイアウ
トパターンを繰返しして初期化トランジスタを形成する
ことができ、メモリセルアレイにおけるレイアウトパタ
ーンの周期性が保持され、アレイ面積を低減することが
できるとともに、メモリセルトランジスタのパターンの
安定性が保持され、メモリセルの記憶特性および装置の
信頼性が改善される。

【００６１】請求項１３の半導体記憶装置においては、
第１および第２の交差結合されたトランジスタ素子対に
よりサブビット線対の電位が差動増幅されており、読出
ゲート手段がこのサブビット線対の電位に従ってメイン
ビット線対を第１の電源電位レベルへと駆動しているた
め、高速でメインビット線対の電位を変化させることが
できるとともにこの読出ゲート手段の固有のインピーダ
ンスによりメインビット線対の電位振幅を効果的に抑制
することができる。

【００６２】請求項１４の半導体記憶装置においては、
第１および第２の分離トランジスタ対により、第１、第
２、第３および第４のトランジスタ素子の各一方導通端
子とサブビット線対を分離してサブビット線対の電位を
差動増幅してメインビット線対を所定期間ドライブして
いるため、サブビット線対にメモリセルデータが現われ
た時点でメインビット線対の電位変化を生じさせること
ができるとともにメインビット線対の電位振幅を効果的
に抑制することができ、低消費電流および高速データ読
出を実現することができる。

【００６３】請求項１５の半導体記憶装置において、初
期化トランジスタのメモリセルトランジスタと同じレイ
アウトパターンを有しており、メモリセルアレイ内のパ
ターンの周期性が保持され、効率的に初期化トランジス
タをメモリセルアレイ内に配置することができる。

【００６４】

【実施例】

［発明の基本的構成］図１はこの発明の半導体記憶装置
の要部の基本的構成を示す図である。図１においては、
データ読出に関連する部分の構成のみを示す。図１にお
いて、半導体記憶装置は、行および列のマトリックス状
に配列される複数のメモリセルＭＣを含む。図１におい
ては、２行２列に配列されたメモリセルＭＣを代表的に
示す。

【００６５】メモリセルＭＣの各列に対応して第１の導
電線１ａおよび１ｂが配設される。メモリセルＭＣの各
行に対応してワード線ＷＬ（ＷＬ０、ＷＬ１）が配設さ
れる。第１の導電線１ａおよび１ｂには、それぞれ１列
に配列されたメモリセルＭＣが接続されている。動作時
においては、１本のワード線ＷＬ（ＷＬ０またはＷＬ
１）が選択状態とされ、この選択されたワード線に接続
される１行のメモリセルＭＣのデータが対応の第１の導
電線１ａおよび１ｂ上に現われる。

【００６６】半導体記憶装置はさらに、第１の導電線１
ａおよび１ｂと平行に配置される第２の導電線３ａおよ
び３ｂを含む。第１の導電線１ａおよび第２の導電線３
ａは互いに異なる配線層で構成される。第１の導電線１
ａ、１ｂおよび第２の導電線３ａおよび３ｂを多層配線
構造とし、これらの第１および第２の導電線１ａ、１
ｂ、３ａおよび３ｂのピッチ条件を緩和する。

【００６７】第１の導電線１ａおよび１ｂそれぞれに対
して、対応の第１の導電線１ａおよび１ｂ上の信号電位
に従って第２の導電線３ａおよび３ｂをドライブするド
ライブアンプ２ａおよび２ｂが設けられる。ドライブア
ンプ２ａおよび２ｂは、それぞれ振幅制限機能を備えて
おり、対応の第２の導電線３ａおよび３ｂの電位振幅が
フルスイング（動作電源電位Ｖｃｃと接地電位レベルの
間で変化する）を抑制する機能を備える。

【００６８】第２の導電線３ａおよび３ｂそれぞれに対
して、対応の第２の導電線３ａおよび３ｂ上の信号電位
を増幅するアンプ４ａおよび４ｂが設けられる。アンプ
４ａおよび４ｂに対し、列選択信号ＹＳ０およびＹＳ１
に応答して導通し、アンプ４Ｓおよび４ｂの出力信号を
リードデータ線５へ伝達するＩＯゲートＩＧ０およびＩ
Ｇ１が設けられる。リードデータ線５により読出された
データは、プリアンプＰＡにより増幅されて出力回路Ｏ
Ｂへ与えられる。出力回路ＯＢは、プリアンプＰＡから
与えられた内部読出データをバッファ処理して外部読出
データＤｏｕｔを生成して出力する。次にこの図１に示
す構成の動作をその動作波形図である図２を参照して説
明する。

【００６９】図２においては、選択されたメモリセルＭ
Ｃが“Ｈ”のデータを記憶している場合のデータ読出動
作が一例として示される。また第１の導電線１（１ａ、
１ｂ）および第２の導電線３（３ａ、３ｂ）は、それぞ
れスタンバイ時には電源電位Ｖｃｃと接地電位ＧＮＤと
の間の中間電位ＶＢＬにプリチャージされており、また
リードデータ線５は、電源電位Ｖｃｃレベルにプリチャ
ージされている。

【００７０】まず、外部から与えられるアドレス信号
（図示せず）に従って１本のワード線ＷＬが選択状態と
され、この選択ワード線ＷＬの電位が“Ｈ”に立上が
る。この選択ワード線ＷＬに接続されるメモリセルＭＣ
のデータが対応の第１の導電線１上に現われ、第１の導
電線１の電位がそのプリチャージされた中間電位ＶＢＬ
からメモリセルＭＣの記憶するデータに従って変化す
る。図２においては、第１の導電線１は、選択されたメ
モリセルＭＣの記憶データに従って第１の導電線１の電
位が上昇する場合が示される。

【００７１】次いでドライブアンプ２（２ａ、２ｂ）が
活性化されて第１の導電線１上の信号電位に従って第２
の導電線３をドライブする。これにより第２の導電線３
の電位がそのプリチャージ状態の中間電位ＶＢＬから上
昇する。ドライブアンプ２は、振幅抑制機能を備えてお
り、第２の導電線３の電位振幅は小さい（電位変化量は
小さい）。次いでアンプ４（４ａ、４ｂ）が活性状態と
され、この第２の導電線３の上に現われた比較的小さな
電位変化を増幅する。このアンプ４により増幅された電
位はＩＯゲートＩＧ０およびＩＧ１の一方導通端子へ伝
達される。ドライブアンプ２は、第２の導電線３（３
ａ、３ｂ）のドライブと並行して第１の導電線１ａおよ
び１ｂ上の電位を増幅する。これにより第１の導電線１
の電位は電源電位Ｖｃｃレベルまで上昇する。ドライブ
アンプ２による第１の導電線１の増幅動作を行なうの
は、データ書込時においてもドライブアンプ２が駆動さ
れるが、このドライブアンプ２の動作シーケンスをデー
タ読出時およびデータ書込時で同じとするためである。
またメモリセルＭＣが後に説明するダイナミック型メモ
リセルのように読出したメモリセルデータをリストアす
る必要がある場合には、このドライブアンプ２による第
１の導電線１上の信号電位を増幅することにより、メモ
リセルデータのリストアが行なわれる。

【００７２】アンプ４による増幅動作が完了した後、列
選択信号ＹＳ（ＹＳ０またはＹＳ１）が“Ｈ”に立上が
り、ＩＯゲートＩＧ（ＩＧ０またはＩＧ１）が導通し、
アンプ４により増幅されたデータがリードデータ線５上
へ伝達される。リードデータ線５の電位が確定すると、
プリアンプＰＡおよび出力回路ＯＢにより、出力データ
Ｄｏｕｔが出力される。ここで、図２において、リード
データ線５の電位が、データ読出時に少し低下するよう
に示されているのは、導通状態とされたＩＯゲートのし
きい値電圧の損失による影響を受けているためである。

【００７３】上述のような構成とすることにより、第２
の導電線３の電位振幅は小さくされるため、この第２の
導電線３を動作電源電位Ｖｃｃまたは接地電位ＧＮＤへ
充電または放電する必要がなく、データ読出時における
消費電流を低減することができる。またドライブアンプ
２は、第１の導電線１上に選択されたメモリセルＭＣの
データが現われたときに、第２の導電線３を伝達された
メモリセルのデータに従って駆動しているため、速いタ
イミングで第２の導電線３を駆動することができる。ま
た、その第２の導電線３の電位振幅が小さいため、高速
で第２の導電線３の電位を確定状態とすることができ
る。したがってアンプ４を速いタイミングで活性化し、
列選択信号ＹＳを応じて速いタイミングで活性状態とす
ることができるため、データ読出を高速で行なうことが
できる。

【００７４】またドライブアンプ２と第２の導電線３の
間にブロック選択信号に応答して導通するブロック選択
ゲートを設ければ、メモリセルＭＣを複数のメモリセル
ブロックに分割することができ、大記憶容量の半導体記
憶装置の場合においても、第２の導電線には直接メモリ
セルが接続されないため、第２の導電線３の寄生容量を
小さくすることができ高速でデータを読出すことのでき
る大記憶容量の半導体記憶装置を実現することができ
る。次にこの発明の半導体記憶装置の具体的構成につい
て説明する。

【００７５】以下の説明においては、メモリセルＭＣが
１個のトランジスタと１個のキャパシタで構成されるダ
イナミック型半導体記憶装置（ダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ））が一例として示され
る。しかしながら、この半導体記憶装置としては、他の
種類の半導体記憶装置であってもよい。

【００７６】［第１の実施例］図３はこの発明の第１の
実施例である半導体記憶装置の要部の構成を示す図であ
る。図３においては、１列のメモリセルに関連する部分
の構成のみを示す。図３において、第１の導電線は、サ
ブビット線ＳＢＬａ、ＺＳＢＬａ、ＳＢＬｂ、およびＺ
ＳＢＬｂにより構成される。サブビット線ＳＢＬａおよ
びＺＳＢＬａは対をなして配設され、サブビット線ＳＢ
ＬｂおよびＺＳＢＬｂは対をなして配設される。サブビ
ット線ＳＢＬａおよびＺＳＢＬａとサブビット線ＳＢＬ
ｂおよびＺＳＢＬｂはドライブアンプ２に関して互いに
反対方向に延在するように配置される。ワード線ＷＬＡ
とサブビット線ＳＢＬｂの交差部に対応してメモリセル
ＭＣが配置され、ワード線ＷＬＢとサブビット線ＳＢＬ
ａの交差部に対応してメモリセルＭＣが配設される。メ
モリセルＭＣは、データを記憶するためのメモリキャパ
シタＭｂと、このメモリキャパシタＭｂを対応のワード
線ＷＬ（ＷＬＡまたはＷＬＢ）上の信号電位に応答して
対応のサブビット線ＳＢＬ（ＳＢＬａまたはＳＢＬｂ）
へ結合するアクセストランジスタＭａを備える。サブビ
ット線ＳＢＬａおよびＺＳＢＬａ上には互いに論理が相
補な信号が伝達される。同様に、サブビット線ＳＢＬｂ
およびＺＳＢＬｂ上には互いに論理が相補な信号が伝達
される。

【００７７】ドライブアンプ２は、その一方導通端子が
ノードＮａに接続され、そのコントロールゲートがサブ
ビット線ＺＳＢＬａに接続され、その他方導通端子がセ
ンスアンプ駆動信号線１５ａ上のセンス駆動信号を受け
るように接続されるｎチャネルＭＯＳ（絶縁ゲート型電
界効果）トランジスタ１０ａと、その一方導通端子がノ
ードＮｂに接続され、そのコントロールゲートがサブビ
ット線ＳＢＬａに接続され、その他方導通端子が信号線
１５ａ上のセンスドライブ信号を受けるように接続され
るｎチャネルＭＯＳトランジスタ１１ａと、分離指示信
号ＢＬＩに応答して、ノードＮａおよびＮｂをそれぞれ
サブビット線ＳＢＬａおよびＺＳＢＬａから分離するた
めの分離用トランジスタ１２ａおよび１３ａを含む。ト
ランジスタ１０ａおよび１１ａは、分離用トランジスタ
１２ａおよび１３ａの導通時には交差結合型フリップフ
ロップを構成する（信号線１５ａ上のセンスドライブ信
号が活性状態のとき）。

【００７８】ドライブアンプ２は、さらに、その一方導
通端子がノードＮａに接続され、そのコントロールゲー
トがサブビット線ＺＳＢＬｂに接続され、その他方導通
端子が信号線１５ｂ上のセンスドライブ信号を受けるよ
うに接続されるｎチャネルＭＯＳトランジスタ１０ｂ
と、その一方導通端子がノードＮｂに接続され、そのコ
ントロールゲートがサブビット線ＳＢＬｂに接続され、
その他方導通端子が信号線１５ｂに接続されるｎチャネ
ルＭＯＳトランジスタ１１ｂと、分離指示信号ＢＬＩに
応答してノードＮａおよびＮｂをそれぞれサブビット線
ＳＢＬｂおよびＺＳＢＬｂから分離するための分離用ト
ランジスタ１２ｂおよび１３ｂを含む。トランジスタ１
０ｂおよび１１ｂは、分離用トランジスタ１２ｂおよび
１３ｂの導通時には、交差結合型フリップフロップを構
成する（信号線１５ｂ上のセンスドライブ信号が活性状
態のとき）。サブビット線ＳＢＬａおよびサブビット線
ＳＢＬｂは、分離用トランジスタ１２ａおよび１２ｂが
導通時には１本のサブビット線ＳＢＬを構成する。同様
に、サブビット線ＺＳＢＬａおよびサブビット線ＺＳＢ
Ｌｂは、分離用トランジスタ１３ａおよび１３ｂの導通
時には１本のサブビット線ＺＳＢＬを構成する。

【００７９】ドライブアンプ２は、さらに、リード活性
化信号ＲＳに応答して導通し、ノードＮａおよびＮｂを
それぞれメインビット線ＭＢＬおよびＺＭＢＬに接続す
るリードゲートトランジスタ１４ａおよび１４ｂを含
む。このリードゲートトランジスタ１４ａおよび１４ｂ
を選択的に導通状態とすることにより、メインビット線
ＭＢＬおよびＺＭＢＬの電位振幅をフルスイングよりも
小さくすることができる。信号線１５ａおよび１５ｂに
は、それぞれセンス活性化信号ＳＬＡおよびＳＬＢに応
答して導通するセンス活性化トランジスタＮＱａおよび
ＮＱｂを介して接地電位レベルの信号が伝達される。

【００８０】アンプ４は、その一方導通端子がメインビ
ット線ＭＢＬに接続され、その他方導通端子が信号線１
６上のセンス駆動信号を受けるように接続されるｐチャ
ネルＭＯＳトランジスタＰＴ１と、その一方導通端子が
メインビット線ＺＭＢＬに接続され、そのコントロール
ゲートがメインビット線ＭＢＬに接続され、かつその他
方導通端子が信号線１６に接続されるｐチャネルＭＯＳ
トランジスタＰＴ２を含む。このアンプ４は、メインビ
ット線ＭＢＬおよびＺＭＢＬ上の信号線を差動的に増幅
する交差結合型センスアンプを構成する。メインビット
線ＭＢＬおよびＺＭＢＬはＩＯゲートＩＧａおよびＩＧ
ｂを介してリードデータ線５に接続される。信号線１６
上には、センス活性化信号ＳＰに応答して導通するｐチ
ャネルＭＯＳトランジスタ（センス活性化トランジス
タ）ＰＱを介して電源電位Ｖｃｃレベルの信号が伝達さ
れる。次に図３に示す構成の動作をその動作波形図であ
る図４を参照して説明する。

【００８１】図４においては、選択されたメモリセルが
“Ｈ”のデータを記憶している場合のデータ読出動作が
一例として示される。

【００８２】スタンバイ時においては、ロウアドレスス
トローブ信号／ＲＡＳ（図示せず）が非活性状態の
“Ｈ”にある。この状態においては、メインビット線Ｍ
ＢＬ、ＺＭＢＬ、サブビット線ＳＢＬ（ＳＢＬａ、ＳＢ
Ｌｂ）およびＺＳＢＬ（ＺＳＢＬａ、ＺＳＢＬｂ）は中
間電位ＶＢＬ（＝Ｖｃｃ／２）に図示しないプリチャー
ジ手段によりプリチャージされている。また分離指示信
号ＢＬＩも非活性状態の“Ｈ”にあり分離用トランジス
タ１２ａ、１３ａ、１２ｂおよび１３ｂは導通状態にあ
る。

【００８３】メモリサイクルが始まると、ロウアドレス
ストローブ信号／ＲＡＳが活性状態の“Ｌ”となり、応
じて分離指示信号ＢＬＩが活性状態の“Ｌ”となり、分
離用トランジスタ１２ａ、１３ａ、１２ｂおよび１３ｂ
がオフ状態となる。これにより、ノードＮＡは、サブビ
ット線ＳＢＬａおよびＳＢＬｂから分離され、ノードＮ
Ｂはサブビット線ＺＳＢＬａおよびＺＳＢＬｂから分離
される。

【００８４】このロウアドレスストローブ信号／ＲＡＳ
の立下がりに応答してそのときに与えられていたアドレ
ス信号（図示せず）が取込まれ、行選択動作が開始され
る。この行選択動作と並行してリード活性化信号ＲＳが
“Ｈ”に立上がり、ノードＮａおよびＮｂがそれぞれメ
インビット線ＭＢＬおよびＺＭＢＬに接続される。次い
でアドレス信号に従って対応のワード線ＷＬが選択さ
れ、その選択ワード線ＷＬ上の信号電位が“Ｈ”に立上
がる。選択ワード線ＷＬの電位の立上がりに応答して、
この選択ワード線に接続されるメモリセルのデータが対
応のサブビット線上に伝達され、サブビット線の電位が
プリチャージされた中間電位ＶＢＬから変化する。図４
では、選択されたメモリセルＭＣの記憶データが“Ｈ”
であり、サブビット線ＳＢＬの電位が上昇する場合が一
例として示される。他方のサブビット線ＺＳＢＬはプリ
チャージされた中間電位を維持する。

【００８５】次いでセンス活性化信号ＳＮ（ＳＮＡまた
はＳＮＢ）が“Ｈ”に立上がると、センスドライブ信号
が“Ｌ”となる。今上述のように、サブビット線ＳＢＬ
ａにメモリセルのデータが伝達されている場合、センス
活性化信号ＳＮＡが“Ｈ”に立上がる。これにより、ト
ランジスタ１０ａおよび１１ａの他方導通端子が接地電
位レベルとなる。サブビット線ＳＢＬａ上の電位はサブ
ビット線ＺＳＢＬａ上の電位よりも高い。したがってノ
ードＮｂの電位がトランジスタ１１ａを介して放電され
る。このとき、トランジスタ１０ａにはほとんど電流は
流れないため（トランジスタ１０ａおよび１１ａはソー
ス・カップルド・ロジックを構成している）、ノードＮ
ａの電位は少し低下するだけである。ノードＮａおよび
Ｎｂはそれぞれメインビット線ＭＢＬおよびＺＭＢＬに
リードゲートトランジスタ１４ａおよび１４ｂを介して
接続されている。したがって、メインビット線ＺＭＢＬ
の電位がプリチャージされた中間電位から低下する。メ
インビット線ＭＢＬの電位は少し低下するだけである。

【００８６】所定期間が経過するとリード活性化信号Ｒ
Ｓが非活性状態の“Ｌ”に立下がり、リードゲートトラ
ンジスタ１４ａおよび１４ｂがオフ状態となる。これに
よりメインビット線ＺＭＢＬの放電が終了し、その電位
レベルは中間電位ＶＢＬと接地電位レベルとの間に維持
される。メインビット線ＭＢＬはほぼ中間電位を維持し
ている。このようにリード活性化信号ＲＳを所定期間の
み駆動することにより、メインビット線ＭＢＬおよびＺ
ＭＢＬの電位振幅を小さくする。次いでセンス活性化信
号ＳＰが“Ｌ”に立下がり、アンプ４が活性化され、メ
インビット線ＭＢＬの電位を電源電位Ｖｃｃレベルにま
で上昇させる。このときメインビット線ＺＭＢＬはリー
ドゲートトランジスタ１４ｂにより放電された電位レベ
ルを保持している。

【００８７】一方、リードゲートトランジスタ１４ａお
よび１４ｂがオフ状態となると、分離指示信号ＢＬＩが
“Ｈ”となり、トランジスタ１２ａ、１３ａ、１２ｂお
よび１３ｂがオン状態となる。次いで非活性状態にあっ
た他方のセンス活性化信号ＳＮ（ＳＮＢ）が“Ｈ”に立
上がり、トランジスタ１０ｂおよび１１ｂが交差結合型
センスアンプとして動作する。これによりサブビット線
ＳＢＬａおよびＳＢＬｂおよびサブビット線ＺＳＢＬａ
およびＺＳＢＬｂがトランジスタ１０ａ、１１ａ、１０
ｂおよび１１ｂにより駆動され、低電位側のサブビット
線（上述の実施例においてはサブビット線ＺＳＢＬａお
よびＺＳＢＬｂ）の電位が接地電位レベルにまで放電さ
れる。他方のサブビット線ＳＢＬａおよびＳＢＬｂは、
メモリセルから読出されたデータに対応する電位レベル
に維持される。ただし、サブビット線ＳＢＬａとサブビ
ット線ＳＢＬｂが接続されるため、メモリセルデータが
伝達されたサブビット線ＳＢＬａの電位レベルは少し低
下する。

【００８８】アンプ４による増幅により、メインビット
線ＭＢＬおよびＺＭＢＬの電位差が十分に拡大される
と、列選択信号ＹＳが“Ｈ”に立上がり、ＩＯゲートＩ
ＧａおよびＩＧｂが導通状態となり、メインビット線Ｍ
ＢＬおよびＺＭＢＬがリードデータ線５に接続される。
これにより、リードデータ線５上の信号電位はメインビ
ット線ＭＢＬおよびＺＭＢＬ上の信号電位に応じて変化
し、次いでデータがプリアンプおよび出力回路を介して
読出される。

【００８９】次いで再びリード活性化信号ＲＳが“Ｈ”
に立上がり、メインビット線ＭＢＬおよびＺＭＢＬがノ
ードＮａおよびＮｂに接続される。これにより、低電位
のメインビット線ＺＭＢＬがトランジスタ１０ａ、１１
ａ、１０ｂおよび１１ｂにより構成されるセンスアンプ
により接地電位レベルにまで放電される。一方、高電位
側のサブビット線ＳＢＬａおよびＳＢＬｂは、アンプ４
により電源電位Ｖｃｃレベルにまで充電される。これに
より、選択されたメモリセルＭＣへのデータのリストア
動作が完了する。次いでメモリセルの１サイクルが完了
すると、ロウアドレスストローブ信号／ＲＡＳが“Ｈ”
に立上がり、ワード線ＷＬの電位が“Ｌ”に立下がる。
またセンス活性化信号ＳＮＡおよびＳＮＢがともに
“Ｌ”の非活性状態に立下がり、またリード活性化信号
ＲＳも“Ｌ”に立下がる。また同様に列選択信号ＹＳが
“Ｌ”に立下がり、センス活性化信号ＳＰが“Ｈ”に立
下がり、メインビット線ＭＢＬ、ＺＭＢＬおよびサブビ
ット線ＳＢＬおよびＺＳＢＬがそれぞれ図示しないプリ
チャージ手段により中間電位ＶＢＬにプリチャージされ
る。

【００９０】上述のように、サブビット線ＳＢＬおよび
ＺＳＢＬにメモリセルのデータが現われた時点でリード
ゲートトランジスタ１４ａおよび１４ｂを介してメイン
ビット線ＭＢＬおよびＺＭＢＬに電位変化を生じさせる
ことができ、アンプ４の活性化タイミングを速くするこ
とができ、高速でデータを読出すことができる。また、
このリード活性化信号ＲＳの“Ｈ”の期間を適当な時間
幅に設定することによりメインビット線ＭＢＬおよびＺ
ＭＢＬの電位差を小さくすることができ、データ読出時
におけるビット線の充放電電流を小さくすることがで
き、消費電流を低減することができる。またアンプ４が
活性化されても、メインビット線ＭＢＬおよびＺＭＢＬ
の電位振幅は電源電位Ｖｃｃと接地電位レベルの差より
も小さいため、このメインビット線ＭＢＬおよびＺＭＢ
Ｌの電位確定タイミングを速くすることができ、応じて
列選択信号ＹＳの活性化タイミングを速くすることがで
き、データ読出を速く行なうことができる。

【００９１】さらに、センス活性化信号ＳＮＡおよびＳ
ＮＢはワード線ＷＬの電位の立上がり直後に活性状態と
することができ、サブビット線上にメモリセルデータが
現われた時点でメインビット線ＭＢＬおよびＺＭＢＬの
電位を変化させることができるため、高速でデータの読
出を行なうことができる。

【００９２】なお、センス活性化信号ＳＮＡおよびＳＮ
Ｂのいずれを先に活性状態とするかは選択ワード線がい
ずれのサブビット線対（ＳＢＬａ、ＺＳＢＬａおよびＳ
ＢＬｂ、ＺＳＢＬｂ）と交差するかにより識別すること
ができ、これはたとえばロウアドレス信号の最上位ビッ
トにより決定することができる。

【００９３】またリード活性化信号ＲＳは、スタンバイ
時には“Ｈ”の状態に保持されていてもよい。メインビ
ット線ＭＢＬおよびＺＭＢＬとサブビット線ＳＢＬおよ
びＺＳＢＬを同一電位にプリチャージすることができ
る。

【００９４】また図４に示す動作波形図において、リー
ド活性化信号ＲＳが２回目に“Ｈ”に立上げられると
き、すなわちメモリセルデータのリストア動作を行なう
ときには、このリード活性化信号ＲＳの電位レベルは電
源電圧Ｖｃｃよりも高い電圧レベルにまで昇圧されても
よい（確実に電源電位Ｖｃｃレベルの信号をメモリセル
に再書込するためである）。また分離指示信号ＢＬＩが
このリストア期間中電源電圧Ｖｃｃよりも高い電圧レベ
ルに昇圧される構成が利用されてもよい。

【００９５】なお図４に示す構成において、増幅動作の
ためのトランジスタ１０ａ、１１ａ、１０ｂ、１１ｂお
よびＰＴ１、ＰＴ２はその導電性（ｎチャネルおよびｐ
チャネル）が反対の導電性を有するように構成されても
よい。

【００９６】以上のように、この第１の実施例に従え
ば、低消費電流で高速にデータを読出すことが可能とな
る。

【００９７】［変形例１］図５はこの発明の第１の実施
例である半導体記憶装置の要部の構成を示す図である。
図５において、ドライブアンプ２は、図３に示すドライ
ブアンプ２の構成と、ｎチャネルＭＯＳトランジスタ１
０ａおよび１１ａに代えて、ｐチャネルＭＯＳトランジ
スタ２０ａおよび２０ｂが用いられている点を除いて同
じ構成を備える。このｐチャネルＭＯＳトランジスタ２
０ａおよび２０ｂを駆動するために、センス活性化信号
ＳＰに応答して導通し、電源電位Ｖｃｃレベルの信号を
センスドライブ信号線１６上に伝達するｐチャネルＭＯ
ＳトランジスタＰＱが設けられる。ｐチャネルＭＯＳト
ランジスタ２０ａおよび２０ｂはこの信号線１６上の電
源電位Ｖｃｃレベルのセンスドライブ信号に応答してノ
ードＮａおよびＮｂの一方を電源電位レベルにまで充電
する。

【００９８】アンプ４は、図３に示すアンプ４と異な
り、その構成は後に詳細に説明するが、メインビット線
ＭＢＬおよびＺＭＢＬ上の信号電位を変化させずにこの
メインビット線ＭＢＬおよびＺＭＢＬ上の信号電位を増
幅してＩＯゲート側へ伝達する。次に図５に示す構成の
動作について、その動作波形図である図６を参照して説
明する。

【００９９】まず信号線１５および１６は図示しないプ
リチャージ手段により中間電位にプリチャージされてい
る。またメインビット線ＭＢＬ、ＺＭＢＬおよびサブビ
ット線ＳＢＬａ、ＺＳＢＬａ、ＳＢＬｂ、ＺＳＢＬｂは
中間電位Ｖｃｃ／２にプリチャージされている。また分
離指示信号ＢＬＩは“Ｈ”にあり、分離用トランジスタ
１２ａ、１３ａ、１２ｂおよび１３ｂはオン状態にあ
る。したがってノードＮａおよびＮｂも中間電位Ｖｃｃ
レベルにプリチャージされている。

【０１００】ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”に立下がるとメモリサイクルが開始され、プリチ
ャージ状態が終了する。このロウアドレスストローブ信
号／ＲＡＳの立下がりに応答して分離指示信号ＢＬＩが
“Ｌ”に立下がり、トランジスタ１２ａ、１３ａ、１２
ｂおよび１３ｂがオフ状態となる。

【０１０１】次いでワード線ＷＬの電位が“Ｈ”に立上
がり、この選択ワード線ＷＬに接続されるメモリセルの
データが対応のサブビット線上に伝達される。今、以下
の説明を簡単にするために、ワード線ＷＬＡが選択さ
れ、サブビット線ＳＢＬａにメモリセルデータが伝達さ
れた状態を考える。この状態においては、リード活性化
信号ＲＳはまだ“Ｌ”にあり、メインビット線ＭＢＬお
よびＺＭＢＬはプリチャージ電位（中間電位）を維持し
ており、またノードＮａおよびＮｂのプリチャージを維
持している。

【０１０２】次いでセンス活性化信号ＳＰおよびＳＮが
活性状態とされる。このとき、選択されたメモリセルデ
ータを検知するためのセンスドライブ信号が先に活性状
態とされる。したがって、今サブビット線ＳＢＬａにメ
モリセルデータが伝達されているため、センス活性化信
号ＳＰが先に“Ｌ”となり、センス活性化トランジスタ
ＰＱが導通し、信号線１６上の電位が電源電位Ｖｃｃレ
ベルに上昇する。これにより、トランジスタ２０ａおよ
び２０ｂは動作状態となる。サブビット線ＳＢＬａの電
位がサブビット線ＺＳＢＬａの電位よりも高い場合に
は、トランジスタ２０ａを介してノードＮａが充電され
る。このときトランジスタ２０ｂを介してはほとんど電
流は流れないため、ノードＮｂの電位はほとんど上昇し
ない。これによりノードＮａおよびＮｂの電位差が拡大
する。他方のセンスドライブ信号ＳＮは依然非活性状態
を維持する。信号線１５上の電位は中間電位であり、ま
たサブビット線ＳＢＬａおよびＺＳＢＬａの電位も中間
電位レベルであるため、トランジスタ１０ｂおよび１１
ｂを介しての放電は生じない。センスドライブ信号が活
性化されると、またリード活性化信号ＲＳが所定期間
“Ｈ”となり、リードゲートトランジスタ１４ａおよび
１４ｂが導通状態となる。これにより、メインビット線
ＭＢＬおよびＺＭＢＬの電位差が拡大する。図６におい
ては、選択されたメモリセルが“Ｈ”のデータを格納し
ている場合の動作波形を実線で示し、選択されたメモリ
セルの記憶データが“Ｌ”の場合の動作波形を破線で示
す。次いでアンプ４が活性化され、メインビット線ＭＢ
ＬおよびＺＭＢＬ上の信号電位差を増幅しＩＯゲートへ
伝達する。この後ＩＯゲートを介して選択されたメモリ
セルのデータがリードデータ線上へ伝達される。

【０１０３】リード活性化信号ＲＳは所定期間のみ活性
状態の“Ｈ”となっており、メインビット線ＭＢＬおよ
びＺＭＢＬの電位差は十分小さくすることができ、デー
タ読出時における消費電流を低減することができる（メ
インビット線の駆動期間は短いため）。

【０１０４】次いで、分離指示信号ＢＬＩが“Ｈ”とな
り、トランジスタ１２ａ、１３ａ、１２ｂおよび１３ｂ
がオン状態となる。これにより、ノードＮａおよびＮｂ
の電位が他方のサブビット線ＳＢＬａおよびＺＳＢＬａ
上に伝達される。このときまた合わせて他方のセンスド
ライブ信号ＳＮを活性状態とし“Ｈ”に立下げ、信号線
１５上の電位を接地電位レベルの“Ｌ”とする。これに
より、トランジスタ２０ａおよび２０ｂがクロスカップ
ル型センスアンプを構成し、ノードＮａおよびサブビッ
ト線ＳＢＬａおよびＳＢＬｂを電源電位レベルにまで駆
動する。またトランジスタ１０ｂおよび１１ｂがクロッ
クカップル型Ｎチャネルセンスアンプを構成し、ノード
Ｎｂ、サブビット線ＺＳＢＬａおよびＺＳＢＬｂを接地
電位レベルにまで放電する。これにより、選択メモリセ
ルへのデータのリストア動作が完了する。このとき分離
指示信号ＢＬＩはリストア動作時には電源電位Ｖｃｃレ
ベルよりも高い電圧レベルに昇圧され、確実に“Ｈ”の
データを書込むように構成されてもよい。

【０１０５】ビット線ＳＢＬｂ上にメモリセルデータが
伝達される場合には、先に信号線１５上のセンスドライ
ブ信号が活性状態の“Ｈ”となり、ノードＮａおよびノ
ードＮｂの一方が接地電位レベルへと放電される。この
場合においても、リード活性化信号ＲＳは所定期間のみ
“Ｈ”とされるため、メインビット線ＭＢＬおよびＺＭ
ＢＬの電位は中間電位とそれより低い電圧レベルにさ
れ、その電位振幅はフルスイングとならないため、消費
電力を低減することができる。この場合においてもアン
プ４がその電位差を増幅してＩＯゲート側へ伝達する。

【０１０６】上述のように、サブビット線に対しｐチャ
ネルＭＯＳトランジスタ対およびｎチャネルＭＯＳトラ
ンジスタ対を設けることにより、メインビット線ＭＢＬ
およびＺＭＢＬに設けられたアンプ４を用いてサブビッ
ト線を駆動する必要がなく、リストア時における消費電
流を低減することができる（メインビット線ＭＢＬおよ
びＺＭＢＬをフルスイングさせる必要がないためであ
る）。またトランジスタ２０ａ、２０ｂ、１０ｂおよび
１１ｂは、メインビット線ＭＢＬおよびＺＭＢＬの電位
差を単に拡大する能力が要求されるだけであり、また対
応のサブビット線ＳＢＬ（ＳＢＬａ、ＳＢＬｂおよびＺ
ＳＢＬａ、ＺＳＢＬｂ）を駆動することが要求されるだ
けであり、その電流駆動力は比較的小さくすることがで
き、ドライブアンプの占有面積を小さくすることができ
る。

【０１０７】なお、センス活性化信号において、遅れて
活性状態とされるセンスドライブ信号の活性状態への移
行タイミングは、分離指示信号ＢＬＩが非活性状態の
“Ｈ”となった後にするのが好ましい。たとえば、信号
線１５上のセンス活性化信号が遅れて活性状態とされる
場合、分離指示信号ＢＬＩが“Ｌ”のときにこのセンス
ドライブ信号ＳＮが活性状態とされた場合、ノードＮａ
の電位が高い場合には、このノードＮａの電位がトラン
ジスタ１０ｂを介して接地電位レベルへと放電され、ノ
ードＮａおよびノードＮｂの電位差が小さくなることが
考えられるからである（トランジスタ１０ｂおよび１１
ｂの電位は分離指示信号ＢＬＩが“Ｌ”のときには同じ
中間電位レベルにある）。

【０１０８】データ書込動作時においては、データ書込
指示信号に応答してリード活性化信号ＲＳを強制的に
“Ｈ”の活性状態に駆動して維持すればよい。

【０１０９】上述のように、分離指示信号ＢＬＩを活性
状態の“Ｌ”に維持してノードＮａおよびＮｂの電位差
を拡大してメインビット線ＭＢＬおよびＺＭＢＬを駆動
することにより、ノードＮａおよびＮｂに付随する寄生
容量を小さくすることができ、高速でノードＮａおよび
Ｎｂの電位差を拡大することができる。

【０１１０】［アンプの構成］図７は、図５に示すアン
プの具体的構成例を示す図である。図７において、アン
プ４は、メインビット線ＭＢＬおよびＺＭＢＬ上の信号
電位を増幅する読出アンプ４０と、読出アンプ４０によ
り増幅されたデータを読出イネーブル信号Ｒに応答して
ノードＮｃおよびＮｄへ伝達するデータ読出用トランジ
スタ４１ａおよび４１ｂと、データ書込時に、ＩＯゲー
トＩＧａおよびＩＧｂを介して伝達された書込データを
メインビット線ＭＢＬおよびＺＭＢＬへ伝達する書込用
トランジスタ４２ａおよび４２ｂを含む。書込用トラン
ジスタ４２ａおよび４２ｂは、書込指示信号Ｗに応答し
て導通する。

【０１１１】読出アンプ４０は、その一方導通端子がノ
ードＮｅに接続され、そのコントロールゲートがメイン
ビット線ＭＢＬに接続され、その他方導通端子がノード
Ｎｈに接続されるｎチャネルＭＯＳトランジスタ４５ａ
と、その一方導通端子がノードＮｇに接続され、その他
方導通端子がノードＮｅに接続され、そのコントロール
ゲートがノードＮｅに接続されるｐチャネルＭＯＳトラ
ンジスタ４４ａと、その一方導通端子がノードＮｆに接
続され、その他方導通端子がノードＮｈに接続され、そ
のコントロールゲートがメインビット線ＺＭＢＬに接続
されるｎチャネルＭＯＳトランジスタ４５ｂと、その一
方導通端子がノードＮｇに接続され、その他方導通端子
がノードＮｆに接続され、そのコントロールゲートがノ
ードＮｅに接続されるｐチャネルＭＯＳトランジスタ４
４ｂと、その一方導通端子がノードＮｅに接続され、そ
のコントロールゲートが読出アンプ活性化信号ＰＡＥを
受けるように接続され、その他方導通端子がノードＮｇ
に接続されるｐチャネルＭＯＳトランジスタ４３ａと、
その一方導通端子がノードＮｆに接続され、その他方導
通端子がノードＮｇに接続され、そのコントロールゲー
トが読出アンプ活性化信号ＰＡＥを受けるように接続さ
れるｐチャネルＭＯＳトランジスタ４３ｂと、ノードＮ
ｈを読出アンプ活性化信号ＰＡＥに応答して接地電位レ
ベルへ放電するｎチャネルＭＯＳトランジスタ４６を含
む。ノードＮｇへは電源電位Ｖｃｃと同じ電位レベルの
電圧が伝達される。

【０１１２】読出アンプ４０の出力ノードＮｅおよびＮ
ｆは、メインビット線ＭＢＬおよびＺＭＢＬには接続さ
れない（データ読出時には書込用トランジスタ４２ａお
よび４２ｂはオフ状態にある）。したがってこの読出ア
ンプ４０は、高入力インピーダンスを有し、メインビッ
ト線ＭＢＬおよびＺＭＢＬ上の信号電位に変化をもたら
すことなくこれらメインビット線ＭＢＬおよびＺＭＢＬ
上の信号電位を増幅してトランジスタ４１ａおよび４１
ｂを介してノードＮｃおよびＮｄ上へ伝達する。これに
よりメインビット線ＭＢＬおよびＺＭＢＬ上の信号電位
が微小であっても、消費電流を何ら増大させることなく
（メインビット線ＭＢＬおよびＺＭＢＬの電位をフルス
イングさせる必要がないため）、高速でメインビット線
ＭＢＬおよびＺＭＢＬ上の信号電位を増幅することがで
きる。

【０１１３】リードデータ線５は、互いに相補な信号を
伝達するリードデータバス線５ａおよび５ｂを含む。こ
れらのリードデータバス線５ａおよび５ｂはプリアンプ
ＰＡおよびライトドライバＷＤに接続される。プリアン
プＰＡがデータ読出時に活性化され、ライトドライバＷ
Ｄがデータ書込時に活性化される。次に動作について簡
単に説明する。

【０１１４】データ書込時においては、読出イネーブル
信号Ｒは“Ｌ”にあり、トランジスタ４１ａおよび４１
ｂはオフ状態にある。データ書込時においては、ライト
ドライバＷＤが所定のタイミングで内部書込データを生
成し、リードデータバス線５ａおよび５ｂの電位を内部
書込データに対応する電位レベルに変化させる。次いで
列選択信号ＹＳが“Ｈ”に立上がり、ＩＯゲートＩＧａ
およびＩＧｂがオン状態となり、メインビット線ＭＢＬ
およびＺＭＢＬ上の信号電位は内部書込データに対応し
た電位レベルに変化する（このとき既に、書込指示信号
Ｗによりトランジスタ４２ａおよび４２ｂはオン状態と
なっている）。ライトドライバＷＥの駆動力が十分大き
ければ、このメインビット線ＭＢＬおよびＺＭＢＬ上の
電位をほぼフルスイングさせることができるので、サブ
ビット線に設けられたセンスアンプ（ｐチャネルＭＯＳ
トランジスタおよびｎチャネルＭＯＳトランジスタ）が
増幅しラッチしている信号電位を内部書込データに従っ
て反転させることができる。データ読出時においては、
書込指示信号Ｗは非活性状態の“Ｌ”とされる。これに
よりトランジスタ４２ａおよび４２ｂはオフ状態を維持
する。スタンバイ時においては、読出アンプ活性化信号
ＰＡＥは“Ｌ”にあり、トランジスタ４６がオフ状態に
あり、一方トランジスタ４３ａおよび４３ｂはオン状態
にある。これによりノードＮｇ上のプリチャージ電位Ｖ
ｃｃがノードＮｅおよびＮｆに伝達され、ノードＮｅお
よびＮｆはプリチャージ電位Ｖｃｃの電位レベルを保持
している。

【０１１５】メインビット線ＭＢＬおよびＺＭＢＬ上に
信号電位差が生じると、読出アンプ活性化信号ＰＡＥが
所定のタイミングで“Ｈ”の活性状態とされる。これに
よりトランジスタ４６がオン状態となり、トランジスタ
４３ａおよび４３ｂがオフ状態となる。トランジスタ４
５ａおよび４５ｂの一方が、メインビット線ＭＢＬおよ
びＺＭＢＬ上の信号電位に応じて導通状態となる。今メ
インビット線ＭＢＬの電位がメインビット線ＺＭＢＬよ
りも高い場合には、ノードＮｅが接地電位レベルへ放電
される。ノードＮｅの電位レベルの低下に伴って、トラ
ンジスタ４４ｂがオン状態となり、ノードＮｆが電源電
位Ｖｃｃレベルにまで充電される。これにより、ノード
ＮｅおよびＮｆがそれぞれ接地電位レベル、および電源
電圧Ｖｃｃレベルにまで高速で駆動される。ノードＮｅ
およびＮｆ上の信号電位はノードＮｃおよびＮｄへトラ
ンジスタ４１ａおよび４１ｂを介して伝達される。次い
で列選択信号ＹＳが“Ｈ”に立上がり、ノードＮｃおよ
びＮｄ上の信号電位がリードデータバス線５ａおよび５
ｂ上に伝達され、プリアンプＰＡにより増幅されて読出
される。

【０１１６】リードアンプ４０は、単にノードＮｅ、Ｎ
ｆおよびＮｃならびにＮｂを駆動するだけである。した
がってリードアンプ４０の電流駆動力は比較的小さくて
すみ、その消費電流は十分小さくすることができ、低消
費電流でメインビット線ＭＢＬおよびＺＭＢＬ上の比較
的小さな信号電位差を高速で増幅してＩＯゲートの上へ
伝達することができる。

【０１１７】読出指示信号Ｒについては、メモリサイク
ル開始時には活性状態の“Ｈ”に設定され、データ書込
指示信号Ｗが発生されるときに非活性状態とされる構成
が利用されてもよい。これはリードアンプ活性化信号Ｐ
ＡＥについても同様である。

【０１１８】［アンプの代替例］図８は、図５に示すア
ンプの代替例の構成を示す図である。図８において、ア
ンプ４は、データ読出時にメインビット線ＭＢＬおよび
ＺＭＢＬ上の信号電位を増幅してノードＮｉおよびＮｊ
上に伝達する読出アンプ５０と、データ書込時に活性化
され、ノードＮｉおよびＮｊ上の信号電位を増幅してメ
インビット線ＭＢＬおよびＺＭＢＬ上に伝達する書込用
アンプ６０を含む。

【０１１９】読出用アンプ５０は、ノードＮｌおよびＮ
ｋの間に相補接続され、それぞれのゲートがメインビッ
ト線ＭＢＬに接続されるｐチャネルＭＯＳトランジスタ
５２ａおよびｎチャネルＭＯＳトランジスタ５１ａと、
ノードＮｌおよびＮｋの間に相補接続され、それぞれの
ゲートがメインビット線ＺＭＢＬに接続されるｐチャネ
ルＭＯＳトランジスタ５２ｂおよびｎチャネルＭＯＳト
ランジスタ５１ｂと、読出活性化信号Ｒに応答してノー
ドＮｋを接地電位レベルへ放電するｎチャネルＭＯＳト
ランジスタ５３と、読出活性化信号／Ｒに応答して導通
し、ノードＮｌを電源電位Ｖｃｃレベルに充電するｐチ
ャネルＭＯＳトランジスタ５４を含む。この読出用アン
プ５０は、読出活性化信号Ｒおよび／Ｒに応答して活性
化され、メインビット線ＭＢＬおよびＺＭＢＬ上の信号
電位を反転増幅してノードＮｉおよびＮｊ上に伝達する
クロックドインバータバッファアンプの構成を備える。

【０１２０】書込用アンプ６０は、ノードＮｍとノード
Ｎｎの間に相補接続され、それぞれのゲートがノードＮ
ｉに接続されるｐチャネルＭＯＳトランジスタ６２ａお
よびｎチャネルＭＯＳトランジスタ６１ａと、ノードＮ
ｍとノードＮｎの間に相補接続され、それぞれのゲート
がノードＮｊに接続されるｐチャネルＭＯＳトランジス
タ６２ｂおよびｎチャネルＭＯＳトランジスタ６１ｂ
と、書込活性化信号Ｗに応答して導通し、ノードＮｎを
接地電位レベルへ放電するｎチャネルＭＯＳトランジス
タ６３と、書込活性化信号／Ｗに応答して導通し、ノー
ドＮｎを電源電位Ｖｃｃレベルに充電するｎチャネルＭ
ＯＳトランジスタ６４を含む。

【０１２１】図８において、さらにメインビット線ＭＢ
ＬおよびＺＭＢＬをイコライズ信号ＥＱに応答して中間
電位ＶＢＬへプリチャージするためのプリチャージ回路
７０を合わせて示す。プリチャージ／イコライズ回路７
０は、イコライズ指示信号に応答してメインビット線Ｍ
ＢＬおよびＺＭＢＬを電気的に短絡するｎチャネルＭＯ
Ｓトランジスタ７１と、イコライズ信号ＥＱに応答して
導通し、メインビット線ＭＢＬへ中間電位ＶＢＬを伝達
するｎチャネルＭＯＳトランジスタ７２と、イコライズ
信号ＥＱに応答して導通し、中間電位ＶＢＬをメインビ
ット線ＺＭＢＬへ伝達するｎチャネルＭＯＳトランジス
タ７３を含む。これらのトランジスタ７１、７２および
７３は、半導体記憶装置のスタンバイ時にメインビット
線ＭＢＬおよびＺＭＢＬの所定のプリチャージ電位に初
期化する初期化トランジスタを構成する。メインビット
線ＭＢＬおよびＺＭＢＬは中間電位Ｖｃｃ／２にプリチ
ャージされてもよく、電源電位Ｖｃｃレベルにプリチャ
ージされてもよい。次にこの図８に示すアンプの動作に
ついて簡単に説明する。

【０１２２】データ読出時においては、読出用アンプ５
０が活性状態とされ、書込用アンプ６０は非活性状態と
される。メインビット線ＭＢＬおよびＺＭＢＬの電位差
が拡大されると、読出活性化信号Ｒおよび／Ｒが活性状
態とされ、トランジスタ５３および５４が導通状態とな
る。これによりトランジスタ５１ａおよび５２ａはイン
バータとして動作し、メインビット線ＭＢＬ上の信号電
位を反転増幅してノードＮｉ上に伝達する。一方トラン
ジスタ５１ｂおよび５２ｂがインバータとして動作し、
メインビット線ＺＭＢＬ上の信号電位を反転増幅してノ
ードＮｊ上に伝達する。この読出用アンプ５０の構成の
場合、クロックドインバータ回路が利用されているた
め、メインビット線ＭＢＬおよびＺＭＢＬは、基準電位
（中間電位レベルのプリチャージ電圧レベル）に関して
互いに反対方向にその電位が変化する必要がある。この
メインビット線ＭＢＬおよびＺＭＢＬの電位がともに同
一の論理レベルと判断される可能性が生じるためであ
る。メインビット線ＭＢＬおよびＺＭＢＬの電位を基準
電位を中心として互いに反対方向に変化させるための構
成については後に説明する。

【０１２３】データ書込時においては、書込用アンプ６
０が書込活性化信号Ｗおよび／Ｗに応答して活性化され
る。この場合にはＩＯゲートＩＧａおよびＩＧｂを介し
て与えられた内部書込データ（図７に示すライトドライ
バから与えられる）がノードＮｉおよびＮｊ上に伝達さ
れ、これらのノードＮｉおよびＮｊ上の信号電位が反転
増幅されてメインビット線ＭＢＬおよびＺＭＢＬ上に伝
達される。これによりメインビット線ＭＢＬおよびＺＭ
ＢＬ上の信号電位がフルスイングし（動作電源電位Ｖｃ
ｃレベルおよび接地電位レベル）、選択されたメモリセ
ルへデータを書込むことができる。

【０１２４】またさらに読出用アンプとしては、図７お
よび図８に示す構成に代えてさらに、カレントミラー型
の差動増幅器を利用することもできる。

【０１２５】［制御信号発生系］図９は、各種制御信号
を発生するための回路構成を示す図である。図９におい
て、制御信号発生系は、外部から与えられるロウアドレ
スストローブ信号／ＲＡＳを受け、内部ロウアドレスス
トローブ信号φＲＡＳを発生するＲＡＳバッファ８０
と、ＲＡＳバッファ８０からの内部ロウアドレスストロ
ーブ信号φＲＡＳに応答して外部から与えられるアドレ
ス信号ＡＤを取込んで内部行アドレス信号を発生するア
ドレスバッファ８２と、内部ロウアドレスストローブ信
号φＲＡＳに応答して活性化され、外部から与えられる
コラムアドレスストローブ信号／ＣＡＳに応答して内部
コラムアドレスストローブ信号φＣＡＳを発生するＣＡ
Ｓバッファ８４と、ＣＡＳバッファ８４からの内部コラ
ムアドレスストローブ信号φＣＡＳと外部からのライト
イネーブル信号／ＷＥを受けて内部書込制御信号Ｗを発
生する書込制御回路８６を含む。アドレスバッファ８２
は、内部コラムアドレスストローブ信号φＣＡＳに従っ
て外部から与えられるアドレス信号ＡＤを取込んで内部
列アドレス信号を発生する。書込制御回路８６は、内部
コラムアドレスストローブ信号φＣＡＳおよびライトイ
ネーブル信号／ＷＥの遅い方の活性化に従って内部書込
指示信号（書込活性化信号）Ｗを発生する。

【０１２６】制御信号発生系はさらに、内部ロウアドレ
スストローブ信号φＲＡＳに応答して活性化され、アド
レスバッファ８２からの内部行アドレス信号をデコード
してワード線を選択し、選択されたワード線上にワード
線駆動信号ＷＬを伝達する行選択回路９１と、内部ロウ
アドレスストローブ信号φＲＡＳに応答して所定期間活
性状態となる分離指示信号ＢＬＩを発生する分離制御回
路９２と、内部ロウアドレスストローブ信号φＲＡＳと
アドレスバッファ８２からの行アドレス信号のうちの所
定のアドレスビットを受けてセンス活性化信号ＳＰおよ
びＳＮを発生するセンスアンプ活性化回路９３を含む。
センスアンプ活性化回路９３は、アドレスバッファ８２
から与えられる所定のアドレス信号ビットに従って選択
されたワード線と交差するサブビット線対を識別し、そ
の識別結果に従ってセンス活性化信号ＳＰおよびＳＮの
一方を先に活性状態とする。センスアンプ活性化回路９
３のこのような構成としては、センス活性化信号を発生
する回路と、このセンス活性化信号を所定時間遅延させ
る遅延回路と、このセンス活性化信号と遅延回路の出力
の一方をアドレス信号ビットに従って選択するマルチプ
レクサを備える回路構成により実現することができる。

【０１２７】制御信号発生系はさらに、内部ロウアドレ
スストローブ信号φＲＡＳと書込制御回路８６からの書
込指示信号Ｗに応答して接続制御信号（リード活性化信
号ＲＳ）を発生する接続制御回路９４と、リード活性化
信号ＲＳに応答して読出アンプ活性化信号Ｒ（およびＰ
ＡＥ）を発生するリード活性化回路９５を含む。

【０１２８】接続制御回路９４は、内部ロウアドレスス
トローブ信号φＲＡＳが活性状態となると、所定のタイ
ミングで所定の時間幅を有するワンショットのパルス信
号をリード活性化信号ＲＳとして発生する。接続制御回
路９４は、また書込制御回路からの書込指示信号に応答
してこのリード活性化信号ＲＳを内部ロウアドレススト
ローブ信号φＲＡＳが活性状態の“Ｈ”とする。接続制
御回路９４は、この構成に代えて、内部ロウアドレスス
トローブ信号φＲＡＳが非活性状態の“Ｌ”のときに、
リード活性化信号ＲＳを“Ｈ”の活性状態とし、内部ロ
ウアドレスストローブ信号φＲＡＳが“Ｈ”となってか
ら所定時間経過後に“Ｌ”の非活性状態となる構成が利
用されてもよい。この構成の場合には、書込指示信号
（書込活性化信号）Ｗに応答してリード活性化信号ＲＳ
が再び“Ｈ”の活性状態とされる。

【０１２９】リードアンプ活性化回路９５は、書込指示
信号Ｗが発生されるとその読出アンプ活性化信号Ｒ（お
よびＰＡＥ）を非活性状態の“Ｌ”に設定する。

【０１３０】図９に示す構成の場合、データの書込およ
び読出にかかわらず、一旦活性状態とされる。メモリセ
ルデータのリストア動作のタイミングで内部書込データ
が選択されたメモリセルへ書込まれる。このような構成
に代えて、出力イネーブル信号／ＯＥが外部から与えら
れ、この出力イネーブル信号ＯＥに従ってリードアンプ
活性化回路９５が活性状態とされ、読出用アンプ活性化
信号Ｒ（およびＰＡＥ）が発生される構成が利用されて
もよい。

【０１３１】［変更例２］図１０は、この発明の第１の
実施例である半導体記憶装置の第２の変形例の要部の構
成を示す図である。この図１０に示す構成は、図５に示
す構成とは、分離用トランジスタ１２ａおよび１３ａへ
与えられる分離指示信号ＢＬＩＡが、分離用トランジス
タ１２ｂおよび１３ｂに与えられる分離指示信号ＢＬＩ
Ｂと互いに別々に駆動される点を除いて同じである。分
離指示信号ＢＬＩＡおよびＢＬＩＢは、選択サブビット
線対（選択されたメモリセルデータが伝達される）に対
して設けられた分離用トランジスタのみが一旦オフ状態
となるように発生される。たとえば、ワード線ＷＬＡが
選択された場合には、分離指示信号ＢＬＩＡが一旦活性
状態の“Ｌ”となる。他方の分離指示信号ＢＬＩＢは
“Ｈ”を維持する。次いで動作についてその動作波形図
である図１１を参照して説明する。

【０１３２】図１１においては、サブビット線ＳＢＬａ
に“Ｈ”のメモリセルのデータが読出される場合の動作
波形が一例として示される。ロウアドレスストローブ信
号／ＲＡＳが“Ｈ”のスタンバイ時においては、分離指
示信号ＢＬＩＡおよびＢＬＩＢはともに“Ｈ”にあり、
トランジスタ１２ａ、１３ａ、１２ｂおよび１３ｂはす
べてオン状態にある。サブビット線ＳＢＬ（ＳＢＬａ、
ＳＢＬｂ）およびＺＳＢＬ（ＺＳＢＬａ、ＺＳＢＬｂ）
は中間電位ＶＢＬにプリチャージされており、またノー
ドＮａおよびＮｂも応じて中間電位ＶＢＬにプリチャー
ジされている。さらにメインビット線ＭＢＬおよびＺＭ
ＢＬも中間電位ＶＢＬにプリチャージされている。

【０１３３】ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”に立下がると、メモリサイクルが始まり、図示し
ないプリチャージ／イコライズ手段が非活性状態とさ
れ、メインビット線ＭＢＬ、ＺＭＢＬおよびサブビット
線ＳＢＬおよびＺＳＢＬは中間電位のフローティング状
態とされる。外部からの行アドレス信号に従って行選択
動作が実行され、選択されたワード線ＷＬの電位が
“Ｈ”に立上がる。今、ワード線ＷＬＡが選択されてそ
の電位が“Ｈ”に立上がる。非選択ワード線ＷＬＢの電
位は“Ｌ”のままである。ワード線ＷＬＡの電位が立上
がると、メモリセルＭＣの記憶データがサブビット線Ｓ
ＢＬａに伝達され、サブビット線ＳＢＬａの電位が少し
上昇する。

【０１３４】このワード線ＷＬＡの電位の立上がりと同
時またはそれより前に、分離指示信号ＢＬＩＡが“Ｌ”
となり、分離トランジスタ１２ａおよび１３ａがオフ状
態となる。他方の分離指示信号ＢＬＩＢは“Ｈ”を維持
する。

【０１３５】次いでセンスアンプ活性化信号ＳＰおよび
ＳＮが発生される。このとき、まず選択メモリセルデー
タに応じてノードＮａおよびＮｂを駆動するために、セ
ンス活性化信号ＳＰが先に活性状態とされる。これによ
り、信号線１６上のセンスドライブ信号ＳＰＤが“Ｈ”
に立上がり、トランジスタ２０ａおよび２０ｂがセンス
動作を開始する。サブビット線ＳＢＬａの電位はサブビ
ット線ＺＳＢＬａの電位よりも高い（サブビット線ＺＳ
ＢＬａはプリチャージ電位を維持している）。したがっ
てノードＮａおよびサブビット線ＳＢＬｂがトランジス
タ２０ａを介して充電されてその電位が上昇する。ノー
ドＮｂおよびサブビット線ＺＳＢＬｂはプリチャージ電
位をほぼ維持している。このノードＮａおよびＮｂの電
位差（サブビット線ＳＢＬｂおよびＺＳＢＬｂの電位
差）が拡大すると、次いでセンス活性化信号ＳＮが活性
化され、信号線１５上のセンスドライブ信号ＳＮＤが
“Ｌ”に立下がる。これにより、ノードＮｂおよびサブ
ビット線ＺＳＢＬｂが放電され、その電位が低下する。

【０１３６】このセンス動作と並行してまたセンス開始
よりも先にリード活性化信号ＲＳが活性状態とされ、リ
ードゲートトランジスタ１４ａおよび１４ｂがオン状態
となっている。したがってメインビット線ＳＢＬおよび
ＺＳＢＬの電位はノードＮａおよびＮｂの電位変化に従
ってそれぞれ上昇および下降する。リード活性化信号Ｒ
Ｓが“Ｌ”となると、メインビット線ＭＢＬおよびＺＭ
ＢＬの電位変化が停止する。このときメインビット線Ｍ
ＢＬおよびＺＭＢＬの電位はプリチャージ電位の中間電
位ＶＢＬを中心として対称的に変化している。先の図８
に示すインバータバッファアンプを利用しても、このイ
ンバータバッファアンプの入力論理しきい値が中間電位
ＶＢＬに設定されていれば確実にメインビット線ＭＢＬ
およびＺＭＢＬの電位に従って増幅動作を行なってＩＯ
ゲートへメモリセルデータに対応する信号電位を伝達す
ることができる。このときメインビット線ＭＢＬおよび
ＺＭＢＬの電位振幅は動作電源電位Ｖｃｃと接地電位Ｇ
ＮＤの間の小さな振幅を有しているだけであり、メイン
ビット線ＭＢＬおよびＺＭＢＬの充放電電流は少なく
（リード活性化信号ＲＳが活性状態とされている期間の
み生じる）、低消費電流でメモリセルデータを読出すこ
とができる。

【０１３７】一方、サブビット線に関しては、センスド
ライブ信号ＳＰＤおよびＳＮＤはそれぞれ活性状態を維
持しており、サブビット線ＺＳＢＬｂの電位が接地電位
レベルにまで放電される。所定時間が経過すると、分離
指示信号ＢＬＩＡが“Ｈ”となり、トランジスタ１２ａ
および１３ａがオン状態となる。これにより、サブビッ
ト線ＳＢＬａおよびＺＳＢＬａがそれぞれハイレベルの
電源電位Ｖｃｃレベルおよび接地電位レベルに充放電さ
れ、選択されたメモリセルに対するリストア動作が実行
される。このリストア動作時において、分離指示信号Ｂ
ＬＩＡが電源電位Ｖｃｃよりも高い電位レベルにまで昇
圧される構成が利用されてもよい。

【０１３８】上述のように、一方の分離指示信号のみを
活性状態とすることにより、メインビット線ＭＢＬおよ
びＺＭＢＬ両者の電位が変化するものの、その電位振幅
は小さく、低消費電流でメモリセルデータをメインビッ
ト線ＭＢＬおよびＺＭＢＬ上に伝達することができる。
またメインビット線ＭＢＬおよびＺＭＢＬの電位振幅が
小さいため、アンプ４の活性化タイミングはたとえばリ
ード活性化信号ＲＳが非活性状態とされた直後のタイミ
ングと速くすることができ、高速でデータの読出を行な
うことができる（メインビット線ＭＢＬおよびＺＭＢＬ
の電位がフルスイングする場合には、電位確定までには
より時間が要する）。

【０１３９】［変更例３］図１２は、この発明の半導体
記憶装置の第１の実施例の第３の変更例の要部の構成を
示す図である。図１２に示す構成においては、メモリセ
ル（図示せず）が複数のブロックに分割され、各メモリ
セルブロックそれぞれに対して各列においてサブビット
線ＳＢＬおよびＺＳＢＬが配置される。図１２において
は、（ｎ＋１）個のブロックに分割された構成が一例と
して示される。また、図１２においては、図面の煩雑化
を避けるために、ワード線は示していない。メモリセル
およびワード線の配置は先に説明した実施例および変更
例の場合と同じである。サブビット線ＳＢＬ（ＳＢＬ０
０〜ＳＢＬ０ｎ、およびＳＢＬ１０〜ＳＢＬ１ｎを総称
的に示す）およびサブビット線ＺＳＢＬ（ＺＳＢＬ００
〜ＺＳＢＬ０ｎおよびＺＳＢＬ１０〜ＺＳＢＬ１ｎを総
称する）は、ブロック選択ゲートＢＧ（ＢＧ００〜ＢＧ
０ｎおよびＢＧ１０〜ＢＧ１ｎ）を介してドライブアン
プ２に接続される。選択されたメモリセルを含むブロッ
クのみがブロック選択信号ＢＳ（ＢＳ０〜ＢＳｎ）に従
ってドライブアンプ２とサブビット線ＳＢＬ、ＺＳＢＬ
が接続されてメモリセルデータのセンス動作が実行され
る。非選択ブロック（選択されたメモリセルを含むブロ
ック以外のメモリセルブロック）はプリチャージ状態を
維持し、ブロック選択信号ＢＳも非活性状態にある。

【０１４０】図１３は、図１２に示す配置における１対
のサブビット線に対して設けられたドライブアンプの構
成を示す図である。図１３において、ドライブアンプ２
は、その一方導通端子がノードＮａに接続され、そのコ
ントロールゲートがノードＮｙに接続され、その他方導
通端子がセンスドライブ信号ＳＮＤを受けるように接続
されるｎチャネルＭＯＳトランジスタ１０と、その導通
端子がノードＮｂに接続され、そのコントロールゲート
がノードＮｘに接続され、その導通端子がセンスドライ
ブ信号ＳＮＤを受けるように接続されるｎチャネルＭＯ
Ｓトランジスタ１１を含む。ノードＮｘおよびＮｙは、
ブロック選択ゲートＢＧａおよびＢＧｂを介してサブビ
ット線ＳＢＬおよびＺＳＢＬにそれぞれ接続される。ノ
ードＮａとノードＮｘの間には分離指示信号ＢＬＩに応
答して非導通となる分離用トランジスタ１２が設けら
れ、ノードＮｂとノードＮｙの間には分離指示信号ＢＬ
Ｉに応答して非導通状態となる分離用トランジスタ１３
が設けられる。トランジスタ１０、１１、１２および１
３の構成配置は、前述の実施例（または変更例）におけ
る構成と同じである。

【０１４１】ドライブアンプ２は、さらに、ノードＮａ
にその一方導通端子が接続され、そのコントロールゲー
トがノードＮｂに接続され、その他方導通端子がセンス
ドライブ信号ＳＰＤを受けるように接続されるｐチャネ
ルＭＯＳトランジスタ２２ａと、その一方導通端子がノ
ードＮｂに接続され、そのコントロールゲートがノード
Ｎａに接続され、その他方導通端子がセンスドライブ信
号ＳＰＤを受けるように接続されるｐチャネルＭＯＳト
ランジスタ２２ｂを含む。トランジスタ２２ａおよび２
２ｂは、交差結合型センスアンプ（リストア回路）を構
成する。ノードＮａおよびノードＮｂはそれぞれリード
ゲートトランジスタ１４ａおよび１４ｂを介してメイン
ビット線ＭＢＬおよびＺＭＢＬに接続される。センスア
ンプドライブ信号ＳＰＤおよびＳＮＤならびにリード活
性化信号ＲＳは選択メモリセルブロックに対してのみ活
性状態とされる。非選択メモリセルブロックに対しては
これらの信号ＳＰＤ、ＳＮＤ、およびＲＳは非活性状態
を維持する。ブロック選択信号ＢＳについても同様であ
る。次にこの図１２および図１３に示す構成の動作をそ
の動作波形図である図１４を参照して説明する。

【０１４２】図１４においては、選択されたメモリセル
が“Ｈ”のデータを格納しており、サブビット線ＳＢＬ
およびＺＳＢＬが中間電位ＶＢＬにプリチャージされて
おり、またメインビット線ＭＢＬおよびＺＭＢＬが電源
電圧Ｖｃｃレベル（より正確にはＶｃｃ−Ｖｔｈレベ
ル：Ｖｔｈはプリチャージトランジスタのしきい値電
圧）にプリチャージされている場合の動作波形が一例と
して示される。また、分離指示信号ＢＬＩおよびリード
活性化信号ＲＳはスタンバイ時においては“Ｌ”に維持
されており、ブロック選択ゲートＢＧａ、ＢＧｂはとも
にオフ状態にあり、また分離用トランジスタ１２および
１３もオフ状態にある。

【０１４３】選択ワード線ＷＬの電位が“Ｈ”に立上が
ると、この選択ワード線に接続されるメモリセルのデー
タが対応のサブビット線上に伝達される。以下の説明に
おいては、ワード線ＷＬ１が選択され、サブビット線Ｓ
ＢＬに“Ｈ”のデータが読出されるとする。このワード
線選択動作と同時またはそれより前にブロック選択信号
ＢＳが“Ｈ”に立上がり、ブロック選択ゲートＢＧａお
よびＢＧｂがオン状態となる。このブロック選択信号Ｂ
Ｓは電源電位Ｖｃｃレベルよりも高い電位レベルに昇圧
される。

【０１４４】ノードＮｘおよびＮｙに電位差が生じる
と、まずセンスドライブ信号ＳＮＤが“Ｌ”に立下げら
れる。ノードＮｘの電位がノードＮｙの電位よりも高い
ため、ノードＮｂがトランジスタ１１を介して放電さ
れ、その電位が低下する。ノードＮａおよびＮｂに電位
差が生じると、次いでセンスドライブ信号ＳＰＤが
“Ｈ”に立上げられ、トランジスタ２２ａおよび２ｂが
センス動作を開始する。ノードＮａの電位がノードＮｂ
の電位よりも高いため、ノードＮａの電位はトランジス
タ２２ａにより上昇する。

【０１４５】ノードＮａおよびＮｂの電位差がトランジ
スタ１０、１１、２２ａおよび２２ｂにより十分拡大さ
れると、リード活性化信号ＲＳが所定時間“Ｈ”に立上
がり、ノードＮａおよびＮｂがメインビット線ＭＢＬお
よびＺＭＢＬに接続される。メインビット線ＭＢＬの電
位が少し低下し、一方メインビット線ＺＭＢＬの電位が
トランジスタ１４ｂおよび１１を介して放電され、低下
する。メインビット線ＭＢＬおよびＺＭＢＬの電位差が
比較的大きな値となると、リード活性化信号ＲＳが
“Ｌ”となり、メインビット線ＭＢＬおよびＺＭＢＬの
電位差の変化が完了する。ここでこのメインビット線Ｍ
ＢＬおよびＺＭＢＬ接続時において、メインビット線Ｍ
ＢＬの電位が少し低下するのは、ノードＮａの電位が十
分に電源電位Ｖｃｃレベルにまで上昇していないためで
ある。

【０１４６】メインビット線ＭＢＬおよびＺＭＢＬの電
位差が比較的大きな値となると（フルスイングよりも十
分小さい）、アンプ４による増幅動作が行なわれ、デー
タの読出が行なわれる。このデータ読出が完了すると、
図示しないプリチャージ／イコライズ手段が活性化さ
れ、メインビット線ＭＢＬおよびＺＭＢＬの電位はプリ
チャージ電位レベルに復帰する。このときにリード活性
化信号ＲＳは既に非活性状態とされており、リードゲー
トトランジスタ１４ａおよび１４ｂはオフ状態にあり、
ノードＮａおよびＮｂはメインビット線ＭＢＬおよびＺ
ＭＢＬから切り離されている。

【０１４７】リード活性化信号ＲＳが“Ｌ”に低下する
と、次いで分離指示信号ＢＬＩが“Ｈ”に立上がり、ト
ランジスタ１２および１３がオン状態となる。このと
き、分離指示信号ＢＬＩは電源電位Ｖｃｃよりも高い電
位レベルまで昇圧される（確実に“Ｈ”のデータを選択
メモリセルＭＣへ再書込するためである）。分離指示信
号ＢＬＩの立上がりにより、ノードＮａがノードＮｘお
よびサブビット線ＳＢＬに接続され、またノードＮｂが
ノードＮｙおよびＺＳＢＬに接続される。これによりト
ランジスタ１０および１１が交差結合型センスアンプと
して動作し、ノードＮｂ、Ｎｙおよびサブビット線ＺＳ
ＢＬが接地電位レベルへ放電され、またノードＮａ、Ｎ
ｘおよびサブビット線ＳＢＬが電源電位Ｖｃｃレベルに
まで昇圧される。この再書込時においては、ワード線Ｗ
Ｌの電位も電源電位Ｖｃｃレベルよりも高い電位レベル
に昇圧されており、確実に“Ｈ”のデータが選択された
メモリセルＭＣへ書込まれ、メモリセルデータのリスト
アが完了する。なお図１４に示す動作波形においては、
選択ワード線ＷＬは最初から電源電位Ｖｃｃレベルより
も高い電位レベルにまで昇圧される場合が示されてい
る。ブロック選択信号ＢＳおよびワード線ＷＬはリスト
ア動作時のみ（分離指示信号ＢＬＩの非活性化時）電源
電位Ｖｃｃレベルにまで高い電位レベルに昇圧される構
成が利用されてもよい。リストア動作が完了すると、選
択ワード線ＷＬの電位が“Ｌ”に立下がり、それぞれの
信号が元の初期状態に復帰し、１つのメモリサイクルが
完了する。

【０１４８】次にデータ書込動作について説明する。デ
ータ書込動作においては、センスドライブ信号ＳＮＤお
よびＳＰＤが発生されるまでの動作はデータ読出時と同
じである。リード活性化信号ＲＳが“Ｈ”に立上がる前
にメインビット線ＭＢＬおよびＺＭＢＬの電位が書込デ
ータに応じた電位レベルに駆動される。データ書込時に
おいては、メインビット線ＭＢＬおよびＺＭＢＬの電位
振幅はフルスイングし、一方が電源電位Ｖｃｃレベル、
他方は接地電位レベルとなる。リード活性化信号ＲＳが
“Ｈ”に立上がると、このメインビット線ＭＢＬおよび
ＺＭＢＬ上に伝達された内部書込データがノードＮａお
よびＮｂに伝達される。今“Ｌ”のデータを書込むた
め、ノードＮａおよびＮｂの電位がメインビット線ＭＢ
ＬおよびＺＭＢＬから伝達されたデータに従って変化す
る。このノードＮａおよびＮｂの電位の変化時において
は、分離指示信号ＢＬＩは“Ｌ”にあり、トランジスタ
１２および１３はオフ状態にある。この内部書込データ
に従ってリード活性化信号ＲＳの活性化時間中に、ノー
ドＮａおよびＮｂの電位レベルは接地電位レベル、およ
び電源電位レベルに変化する。所定期間が経過すると、
リード活性化信号ＲＳが“Ｌ”となり、リードゲートト
ランジスタ１４ａおよび１４ｂがオフ状態となる。デー
タ書込が完了すると、メインビット線ＭＢＬおよびＺＭ
ＢＬは、図示しないプリチャージ／イコライズ手段によ
り、所定電位レベルにプリチャージされる。

【０１４９】一方、リード活性化信号ＲＳが“Ｌ”に立
下がると、分離指示信号ＢＬＩが電源電位Ｖｃｃレベル
よりも高い電位レベルにまで昇圧され、トランジスタ１
２および１３がオン状態となる。これにより、ノードＮ
ａおよびＮｂがノードＮｘおよびＮｙにそれぞれ接続さ
れる。ノードＮａおよびＮｂは既に内部書込データに従
ってその電位はフルスイングしており、ハイレベル側の
データはトランジスタ２２ａおよび２２ｂによりラッチ
されている。したがってノードＮａおよびＮｂとサブビ
ット線ＳＢＬおよびＺＳＢＬが接続されると、ノードＮ
ａおよびＮｂの電位が中間電位レベルに向かって少し変
化するものの、再度トランジスタ１０、１１、２２ａお
よび２２ｂのラッチ動作により、これらのサブビット線
ＳＢＬおよびＺＳＢＬの電位が内部書込データに応じた
電位レベルに変化し、選択されたメモリセルへのデータ
書込が行なわれる。データ書込が完了すると、ワード線
ＷＬの電位が“Ｌ”に立下がり、次いで各信号が初期状
態に復帰し、スタンバイ状態に移行する。

【０１５０】この第３の変更例においては、ブロック単
位でサブビット線を駆動することができ、消費電流を低
減することができる。データ読出時においてその電位が
フルスイングするのは選択メモリセルブロックにおける
サブビット線のみであり、データ読出時における消費電
流を低減することができる。さらに、常にセンスドライ
ブ信号ＳＮＤを先に発生させるため、センスドライブ信
号の発生回路の構成を簡略化することができる。

【０１５１】なお、図１３に示す構成において、トラン
ジスタ１０、１１、２２ａおよび２２ｂの導電型は逆と
してもよい。

【０１５２】［第４の変更例］図１５はこの発明の第１
の実施例の第４の変更例の構成を示す図である。図１５
に示す構成は、図１２に示す構成の変更を与える。図１
５においては、隣接する２つのサブビット線対ＳＢＬ
０、ＺＳＢＬ０とサブビット線ＳＢＬ１、ＺＳＢＬ１に
対して設けられるドライブアンプは、そのｐチャネルＭ
ＯＳトランジスタ部分を共有するとともに、リードゲー
トトランジスタを共有する。すなわち、図１５におい
て、交差結合されたｐチャネルＭＯＳトランジスタ２２
ａおよび２２ｂがサブビット線ＳＢＬ０およびＺＳＢＬ
０の選択時に用いられる。サブビット線ＳＢＬ０および
ＺＳＢＬ０の選択時には、トランジスタ１０ｂ、１１
ｂ、１２ｂおよび１３ｂが動作する（ブロック選択信号
ＢＳ０は“Ｈ”となる）。サブビット線ＳＢＬ１および
ＺＳＢＬ１が選択された場合には、トランジスタ１０
ａ、１１ａ、１２ａおよび１３ａが動作する。このとき
にもブロック選択信号ＢＳ１が“Ｈ”となる。図１５に
示す構成の動作は図１３に示すそれと同じである。選択
サブビット線に対するブロック選択信号ＢＳ、分離指示
信号ＢＬＩおよびセンスドライブ信号ＳＮが順次活性状
態とされる。センスドライブ信号ＳＰおよびリード活性
化信号ＲＳの発生タイミングは図１４に示す動作波形の
それと同じである。

【０１５３】この図１５に示す構成の場合、ドライブア
ンプに含まれるｐチャネルＭＯＳトランジスタが２つの
サブビット線対により共有されるため、ドライブアンプ
部分の占有面積を小さくすることができ、メモリセルア
レイ占有面積を小さくすることができる。

【０１５４】なお図１５に示す構成においても、センス
用のトランジスタの極性は反対とされてもよい。またメ
インビット線ＳＢＬおよびＺＳＢＬのプリチャージ電位
は中間電位および電源電位両レベルのいずれのレベルで
あってもよい。

【０１５５】［第５の変更例］図１６はこの発明の第１
の実施例である半導体記憶装置の第５の変更例の構成を
示す図である。図１６に示す構成は、ドライブアンプ２
が、サブビット線対ＳＢＬａ、ＺＳＢＬａとサブビット
線対ＳＢＬｂおよびＺＳＢＬｂにより共有される。サブ
ビット線ＳＢＬａおよびＺＳＢＬａとドライブアンプ２
の間にはブロック選択ゲートＢＧａａおよびＢＧａｂが
それぞれ設けられ、ドライブアンプ２とサブビット線Ｓ
ＢＬｂおよびＺＳＢＬｂとの間にはブロック選択ゲート
ＢＧｂａおよびＢＧｂｂが設けられる。他の構成は図１
０に示すドライブアンプの構成と同じである。しかしな
がらこの図１６に示す構成は、分離指示信号ＢＬＩＢお
よびＢＬＩＡの発生態様が少し異なる。

【０１５６】図１７は、図１６に示すドライブアンプの
動作を示す信号波形図である。図１７においては、サブ
ビット線ＳＢＬａ上に“Ｈ”のデータが読出された場合
のデータ読出時の動作波形が一例として示される。次に
図１６に示すドライブアンプ２の動作をその動作波形図
である図１７を参照して説明する。

【０１５７】スタンバイ時においては、ブロック選択信
号ＢＳＡおよびＢＳＢが“Ｌ”にあり、またリード活性
化信号ＲＳも“Ｌ”にある。また分離指示信号ＢＬＩＢ
およびＢＬＩＡもともに“Ｌ”にある。サブビット線Ｓ
ＢＬａ、ＺＳＢＬａ、ＳＢＬｂおよびＺＳＢＬｂは中間
電位ＶＢＬにプリチャージされており、メインビット線
ＭＢＬａおよびＭＳＢＬａも中間電位にプリチャージさ
れている。

【０１５８】ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”に立下がると、プリチャージ動作が完了し、メモ
リサイクルが始まる。

【０１５９】次いでワード線（図１６に示さず）が選択
され、選択されたワード線ＷＬの電位が上昇する。この
ワード線選択動作と並行してブロック選択信号ＢＳＡが
“Ｈ”に立上がる。これらのブロック選択信号ＢＳＡお
よびワード線ＷＬの電位の立上げは、内部行アドレス信
号ビットに基づいて行なわれる。選択されたワード線Ｗ
Ｌに接続されるメモリセルのデータがサブビット線ＳＢ
Ｌａ上に伝達され、サブビット線ＳＢＬａの電位が少し
上昇する。サブビット線ＺＳＢＬａ、ＳＢＬｂおよびＺ
ＳＢＬｂは、プリチャージされた中間電位ＶＢＬの電位
にある。サブビット線ＳＢＬａ上の電位が変化すると、
次いでまずセンスドライブ信号ＳＰＤが“Ｈ”に立上が
り、ノードＮａの電位がトランジスタ２０ａを介しての
充電により上昇する。ノードＮａおよびＮｂの電位が生
じると、次いでセンスドライブ信号ＳＮＤが“Ｌ”に立
下がり、ノードＮｂがトランジスタ１１を介して放電さ
れ、その電位が低下する。ここで、分離指示信号ＢＬＩ
Ｂが、ブロック選択信号ＢＳＡの立下がりとほぼ同時に
“Ｈ”に立上がっており、分離トランジスタ１２ｂおよ
び１３ｂはオン状態となっている。分離指示信号ＢＬＩ
Ａは“Ｌ”にある。ノードＮａおよびＮｂの電位差が十
分拡大すると、リード活性化信号ＲＳが所定期間“Ｈ”
に立上がり、メインビット線ＭＢＬａおよびＺＭＢＬａ
の電位はプリチャージされた中間電位から変化する。メ
インビット線ＭＢＬａおよびＺＭＢＬａの電位差が十分
拡大すると（フルスイングよりは十分小さい）、リード
活性化信号ＲＳが“Ｌ”に立下がる。この後、適当なタ
イミングでアンプ４を介してデータの読出が実行され
る。

【０１６０】一方、このデータ読出と並行して、分離指
示信号ＢＬＩＡが“Ｈ”に立上がり、ノードＮａおよび
Ｎｂがサブビット線ＳＢＬａおよびＺＳＢＬａに接続さ
れる。これによりトランジスタ２０ａおよび２０ｂがク
ロスカップル型センスアンプとして動作し、サブビット
線ＳＢＬａおよびＺＳＢＬａの電位がそれぞれ電源電位
Ｖｃｃレベルのハイレベル、接地電位レベルのローレベ
ルに変化する。ここで、分離指示信号ＢＬＩＡおよびブ
ロック選択信号ＢＳＡはリストア動作時には電源電位Ｖ
ｃｃよりも高い電圧レベルに昇圧されている。このリス
トア動作が完了すると、信号／ＲＡＳが“Ｌ”に立上が
り、ワード線ＷＬの電位が“Ｌ”に立下がる。次いで、
センスドライブ信号ＳＰＤおよびＳＮＤがそれぞれ中間
電位に復帰し、サブビット線ＳＢＬａ、ＺＳＢＬａ、Ｓ
ＢＬｂおよびＺＳＢＬｂのプリチャージ／イコライズが
実行される。プリチャージ／イコライズ完了後ブロック
選択信号ＢＳＡおよび分離指示信号ＢＬＩＡおよびＢＬ
ＩＢが“Ｌ”に立下がる。サブビット線ＳＢＬａ、ＺＳ
ＢＬａ、ＳＢＬｂおよびＺＳＢＬｂのプリチャージ／イ
コライズ動作を図示しないプリチャージ／イコライズ回
路により実行した後に分離指示信号ＢＬＩＡ、ＢＬＩＢ
を“Ｌ”とすることにより、サブビット線ＳＢＬａおよ
びＺＳＢＬａならびにノードＮａおよびＮｂの電位を確
実に中間電位にプリチャージ／イコライズすることがで
きる。

【０１６１】図１６に示す構成においては、２つのサブ
ビット線対により１つのドライブアンプが共有されてお
り、ドライブアンプの占有面積を大幅に低減することが
できる。また図１０に示す構成と異なり、選択されたメ
モリセルを含むメモリブロックに対してのみリストア動
作が実行されるため、リストア動作時の消費電流を大幅
に低減することができる。

【０１６２】なお図１６に示す構成において、トランジ
スタ２０ａ、２０ｂおよびトランジスタ１０および１１
は、それぞれその導電性が反対の導電性にされてもよ
い。なお、センスドライブ信号ＳＰＤおよびＳＮＤは選
択メモリセルに関連するドライブアンプに対してのみ発
生される。この構成は、たとえば図９に示す制御信号発
生系において、センスアンプ活性化回路９３の構成を利
用することができる。２つのメモリセルブロックを単位
としてブロックを識別してセンスアンプ活性化信号を発
生し、このセンスアンプ活性化信号の発生タイミングを
２つのメモリセルブロック内においていずれのブロック
においてメモリセルが読出されるかを識別することによ
り決定することができる。また単純に、ブロック選択信
号ＢＳＡおよびＢＳＢの論理和をとった信号と図９に示
すセンスアンプ活性化回路９３から出力されるセンス活
性化信号ＳＰおよびＳＮの論理積をとった信号を利用し
てもよい。

【０１６３】［第６の変更例］図１８は、この発明の第
１の実施例である半導体記憶装置のドライブアンプのさ
らに第６の変更例を示す図である。図１８に示すドライ
ブアンプ２では、トランジスタ１０および１１の接続ノ
ードＮｗと接地電位ノードとの間にセンス活性化のため
のｎチャネルＭＯＳトランジスタ２４が設けられる。ま
たトランジスタ２０ａおよび２０ｂの接続ノードＮｚと
電源電位Ｖｃｃ供給ノードとの間にセンス活性化用のｐ
チャネルＭＯＳトランジスタ２３が設けられる。トラン
ジスタ２４のゲートへはセンス活性化信号ＳＮが与えら
れ、トランジスタ２３のゲートへはセンス活性化信号Ｓ
Ｐが与えられる。ノードＮｗおよびＮｚの間には、イコ
ライズ信号ＥＱに応答して導通するｎチャネルＭＯＳト
ランジスタ２５が設けられる。

【０１６４】この構成の場合には、センスノードＮｗお
よびＮｚはトランジスタ２４および２３により確実に接
地電位レベルおよび電源電位レベルに放電および充電さ
れるため、高速でセンス動作を実行することができる。
センスドライブ信号線を介しての充放電が生じないため
である。またトランジスタ２５により、ノードＮｗおよ
びＮｚを確実に中間電位レベルにプリチャージ／イコラ
イズすることができる（ノードＮｗおよびＮｚはそれぞ
れ接地電位および電源電位レベルに放電および充電され
ているためである）。図１８に示す構成により、高速で
動作するドライブアンプを実現することができる。ま
た、センスドライブ信号ＳＰＤおよびＳＮＤをスタンバ
イ時に中間電位に保持するためには、たとえば図１０に
示す構成において、図１８に示すイコライズトランジス
タ２５と同様のトランジスタを用いて信号線１５および
１６をスタンバイ時に電気的に短絡することによりセン
スドライブ信号をスタンバイ時中間電位にイコライズ／
プリチャージすることができる。

【０１６５】［変更例７］図１９は、この発明の第１の
実施例の第７の変更例の構成を示す図である。図１９に
示す構成は、ビット線は、サブビット線およびメインビ
ット線という階層構造は備えていない。ビット線対ＢＬ
ａ、ＺＢＬａとビット線対ＢＬｂおよびＺＢＬｂの間に
ドライブアンプが設けられる。このドライブアンプの構
成は図１６に示すものと同じである。ただし、リードゲ
ートトランジスタ１５ａおよび１５ｂは、リード活性化
信号ではなく、列選択信号ＹＳをそのゲートに受け、選
択時にはノードＮａおよびＮｂをそれぞれ内部データバ
ス線５ａおよび５ｂに接続する。すなわち、リードゲー
トトランジスタ１５ａおよび１５ｂは、ＩＯゲートの機
能を備える。この図１９に示す構成の動作は図１７に示
す動作波形とほぼ同じである。単に図１７に示す動作波
形においてリード活性化信号ＲＳに代えて列選択信号Ｙ
Ｓが用いられるとともに、メインビット線ＭＢＬおよび
ＺＭＢＬに代えて内部リードデータバス線５ａおよび５
ｂが用いられるだけである。

【０１６６】図１９に示す構成においては、ワード線Ｗ
Ｌ（ＷＬＡまたはＷＬＢ）の電位が立上がって、メモリ
セルデータが対応のビット線上に伝達されたときにすぐ
にセンス動作を行なってデータ読出を行なうことができ
る。したがって列選択信号ＹＳを速いタイミングで立上
げることができ、高速でデータの読出を行なうことがで
きる。また内部データバス線５ａおよび５ｂはｐチャネ
ルＭＯＳトランジスタ２０ａ、２０ｂおよびｎチャネル
ＭＯＳトランジスタ１０および１１により駆動されるた
め、その内部リードデータバス線の電位差は高速で拡大
され、データを高速で読出すことができる。

【０１６７】なおリードデータバス線５ａおよび５ｂの
プリチャージ電位は中間電位ではなく、電源電位Ｖｃｃ
レベルであってもよい。このときまたリードデータバス
線５ａおよび５ｂに、振幅制限のためのトランジスタ素
子（たとえば電源電位Ｖｃｃまたは中間電位へプルアッ
プするためのトランジスタ素子）が設けられていてもよ
い。これは内部リードデータバス線５ａおよび５ｂをス
タンバイ時に所定電位にプリチャージするためのトラン
ジスタをデータ読出時に作動状態とすることにより実現
される。

【０１６８】なお図１９に示す構成において、センス動
作を行なうための回路部分としては、先に説明した第１
の実施例および第１ないし第６の変形例の構成を利用し
てもよい。

【０１６９】［第２の実施例］図２０は、この発明の第
２の実施例である半導体記憶装置の要部の構成を示す図
である。図２０においては、１対のメインビット線ＭＢ
ＬおよびＺＭＢＬにおいて２つのメモリセルグループに
関連する部分の構成を示す。図２０において、サブビッ
ト線ＳＢＬａおよびＺＳＢＬａとサブビット線ＳＢＬｂ
およびＺＳＢＬｂとの間にドライブアンプ２が配置され
る。メインビット線ＭＢＬおよびＺＭＢＬはこれらのサ
ブビット線ＳＢＬａ、ＺＳＢＬａ、ＳＢＬｂおよびＺＳ
ＢＬｂと並行に配設される。メインビット線ＭＢＬおよ
びＺＭＢＬはアンプ４に接続される。このアンプ４は、
データ出力用の読出用アンプおよびデータ書込用のライ
トドライバの構成を備える。アンプ４は、図７または図
８に示す構成を備える。

【０１７０】ドライブアンプ２０は、その一方導通端子
がノードＮａに接続され、そのコントロールゲートがノ
ードＮｂに接続され、その他方導通端子がセンスドライ
ブアンプＳＮＤを受けるように接続されるｎチャネルＭ
ＯＳトランジスタ１０２と、その一方導通端子がノード
Ｎｂに接続され、そのコントロールゲートがノードＮａ
に接続され、その他方導通端子がセンスドライブ信号Ｓ
ＮＤを受けるように接続されるｎチャネルＭＯＳトラン
ジスタ１０４と、その一方導通端子がノードＮａに接続
され、そのコントロールゲートがノードＮｂに接続さ
れ、その他方導通端子がセンスドライブ信号ＳＰＤを受
けるように接続されるｐチャネルＭＯＳトランジスタ１
０６と、その一方導通端子がノードＮｂに接続され、そ
のコントロールゲートがノードＮａに接続され、その他
方導通端子がセンスドライブ信号ＳＰＤを受けるように
接続されるｐチャネルＭＯＳトランジスタ１０８を含
む。トランジスタ１０２および１０４は、交差結合型セ
ンスアンプを構成し、またトランジスタ１０６および１
０８は、交差結合型センスアンプを構成する。

【０１７１】ドライブアンプ２は、さらに、リード活性
化信号ＲＧに応答して導通し、接地電位レベルの信号を
伝達するｎチャネルＭＯＳトランジスタで構成されるリ
ード活性化トランジスタ１１６ａおよび１１６ｂと、ノ
ードＮａ上の信号電位に応答して活性化トランジスタ１
１６ａから伝達された接地電位レベルの信号をメインビ
ット線ＭＢＬへ伝達するリードゲートトランジスタ１１
４ａと、ノードＮｂ上の信号電位に応答してトランジス
タ１１６ｂから伝達された接地電位レベルの信号をメイ
ンビット線ＺＭＢＬへ伝達するリードゲートトランジス
タ１１４ｂと、書込活性化信号ＷＧに応答して導通しメ
インビット線ＭＢＬとノードＮａを接続する書込ゲート
トランジスタ１１２ａと、書込活性化信号ＷＧに応答し
て導通し、ノードＮｂとメインビット線ＺＭＢＬを接続
する書込ゲートトランジスタ１１２ｂを含む。

【０１７２】ノードＮａとサブビット線ＳＢＬａの間に
は、ブロック選択信号ＢＳＡに応答して導通するブロッ
ク選択ゲートＢＧａａが設けられ、ノードＮｂとサブビ
ット線ＺＳＢＬａの間にはブロック選択信号ＢＳＡに応
答して導通するブロック選択ゲートＢＧａｂが設けられ
る。ノードＮａとサブビット線ＳＢＬｂの間には、ブロ
ック選択信号ＢＳＢに応答して導通するブロック選択ゲ
ートＢＧｂａが設けられ、ノードＮｂとサブビット線Ｚ
ＳＢＬｂの間には、ブロック選択信号ＢＳＢに応答して
導通するブロック選択ゲートＢＧｂｂが設けられる。次
にこの図２０に示すドライブアンプの動作をその動作波
形図である図２１および図２２を参照して説明する。

【０１７３】まず図２１を参照して、データ読出時の動
作について説明する。スタンバイ時においては、サブビ
ット線ＳＢＬａ、ＺＳＢＬａ、ＳＢＬｂおよびＺＳＢＬ
ｂは中間電位にプリチャージされており、またセンスド
ライブ信号ＳＮＤおよびＳＰＤは中間電位にプリチャー
ジされている。メインビット線ＭＢＬおよびＺＭＢＬも
所定の電位にプリチャージされている。メインビット線
ＭＢＬおよびＺＭＢＬのプリチャージ電位は電源電位Ｖ
ｃｃレベルおよび中間電位ＶＢＬのいずれであってもよ
い。ブロック選択信号ＢＳＡおよびＢＳＢはともに
“Ｈ”のレベルにある。

【０１７４】ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”に立下がると、１つのメモリサイクルが始まる。
この信号／ＲＡＳの立下がりに従って、外部からのアド
レス信号が取込まれ、内部行アドレスおよびブロックア
ドレス信号が発生される（ブロックアドレス信号は外部
行アドレス信号の所定数のビットで形成される）。この
ブロックアドレス信号に従って、非選択メモリセルブロ
ックに対するブロック選択信号が“Ｌ”となる。たとえ
ば選択ワード線がサブビット線ＳＢＬａおよびＺＳＢＬ
ａと交差する場合には、ブロック選択信号ＢＳＢが
“Ｌ”に立下がる。これにより、ノードＮａおよびＮｂ
は非選択メモリセルブロックのサブビット線（たとえば
ＳＢＬｂ、ＺＳＢＬｂ）から切り離される。次いで行ア
ドレス信号に従ってワード線が選択され、選択されたワ
ード線ＷＬの電位が立上がる。選択ワード線ＷＬの電位
の立上がりに従って、この選択ワード線に接続されるメ
モリセルのデータが対応のサブビット線（たとえばサブ
ビット線ＳＢＬａ）に伝達される。

【０１７５】図２１においては、サブビット線ＳＢＬａ
に“Ｈ”のデータが読出された場合の動作波形が示され
る。このサブビット線ＳＢＬａに読出された“Ｈ”のデ
ータはノードＮａに伝達される。非選択メモリセルブロ
ックにおけるサブビット線ＳＢＬｂおよびＺＳＢＬｂは
プリチャージされた中間電位ＶＢＬの電位レベルにあ
る。ノードＮａおよびＮｂの電位が大きくなると、セン
スドライブ信号ＳＮＤおよびＳＰＤが活性化され、ノー
ドＮａおよびＮｂの電位レベルがフルスイングする。す
なわち、図２１に示す例に従えば、ノードＮａの電位レ
ベルが電源電位Ｖｃｃレベルに上昇し、ノードＮｂの電
位レベルが接地電位レベルに低下する。

【０１７６】次いでリード活性化信号ＲＧが活性状態と
なり、トランジスタ１１６ａおよび１１６ｂがオン状態
となる。今、ノードＮａの電位レベルが“Ｈ”、ノード
Ｎｂの電位レベルが“Ｌ”でメインビット線ＭＢＬの電
位がトランジスタ１１４ａおよび１１６ａを介して放電
されて低下する。メインビット線ＺＭＢＬの電位はほと
んど低下しない。図２１においては、メインビット線Ｍ
ＢＬおよびＺＭＢＬ両者の電位が低下するように示して
いるが、これはノードＮａおよびＮｂの電位がフルスイ
ングする前にリード活性化信号ＲＧが活性化されている
状態を示しているためである。書込活性化信号ＷＧは
“Ｌ”にある。メインビット線ＭＢＬの電位低下量は、
トランジスタ１１４ａおよび１１６ａの抵抗値とメイン
ビット線ＭＢＬの有する抵抗の比により決定される。メ
インビット線ＭＢＬの最低到達電位は２・Ｖｔｈとな
る。Ｖｔｈはトランジスタ１１４ａおよび１１６ａのし
きい値電圧である。したがって、メインビット線ＭＢＬ
は接地電位レベルまで放電されることはなく、メインビ
ット線ＭＢＬおよびＺＭＢＬ間の電位差は小さくするこ
とができ、このメインビット線ＭＢＬおよびＺＭＢＬ
の、データ読出時における放電電流を小さくすることが
でき、低消費電流でデータを読出すことができる。また
メインビット線ＭＢＬおよびＺＭＢＬの電位差は小さい
ため、その電位レベルが高速で安定化し、高速でデータ
を読出すことができる。この後データ読出がアンプ４を
介してＩＯゲートを介して行なわれると、リード活性化
信号ＲＧが“Ｌ”に立下がり、トランジスタ１１６ａお
よび１１６ｂがオフ状態となる。またメインビット線Ｍ
ＢＬおよびＺＭＢＬはこのリード活性化信号ＲＧが非活
性状態とされると、図示しないプリチャージ／イコライ
ズ手段により所定電位レベルにプリチャージ／イコライ
ズされる。

【０１７７】一方このデータ読出時においては、サブビ
ット線ＳＢＬａおよびＺＳＢＬａに対しては、メモリセ
ルデータのリストア動作が実行される。このとき、ブロ
ック選択信号ＢＳＡが電源電位Ｖｃｃよりも高い電位レ
ベルに昇圧される構成が利用されてもよい。信号／ＲＡ
Ｓが“Ｌ”に立上がると、１つのメモリサイクルが完了
し、選択ワード線ＷＬの電位が“Ｌ”に立下がり、次い
でセンスドライブ信号ＳＰＤおよびＳＮＤが非活性状態
とされ、次いで図示しないプリチャージ／イコライズ回
路が動作し、サブビット線ＳＢＬａおよびＺＳＢＬａの
プリチャージ／イコライズ動作が実行される。また非選
択状態とされていたブロック選択信号（ＢＳＢ）が
“Ｈ”に立上がり、非選択メモリセルブロックに含まれ
るサブビット線ＳＢＬｂおよびＺＳＢＬｂがノードＮａ
およびＮｂに接続される。

【０１７８】また、図２１に示す動作波形図において、
リード活性化信号ＲＧは、破線で示すように、選択ワー
ド線ＷＬの電位が立上がる前に活性状態とされてもよ
い。この場合には、ノードＮａおよびＮｂの電位差が選
択ワード線ＷＬの電位の立上がりに従って生じたときか
らリードゲートトランジスタ１１４ａおよび１１４ｂが
メインビット線ＭＢＬおよびＺＭＢＬをドライブするた
め、メインビット線ＭＢＬおよびＺＭＢＬの電位確定タ
イミングを速くすることができ、より高速でデータの読
出を行なうことができる。

【０１７９】次に、図２２を参照して、データ書込時の
動作について説明する。データセンスドライブ信号ＳＰ
ＤおよびＳＮＤが発生されるまでの動作はデータ読出時
と同じである。リード活性化信号ＲＧが“Ｈ”に立上が
る。データ書込時においては、書込指示信号に従って、
このリード活性化信号ＲＧを強制的に“Ｌ”の非活性状
態とする。この後、図示しない書込回路（ライトドライ
ブ）から内部書込データがメインビット線ＭＢＬおよび
ＺＭＢＬへ伝達され、このメインビット線ＳＢＬおよび
ＺＳＢＬの電位が内部書込データに対応した電位レベル
となる。この後、書込活性化信号ＷＧが“Ｈ”となり、
選択されたメモリセルブロック内のサブビット線ＳＢＬ
およびＺＳＢＬの電位が内部書込データに対応した電位
レベルに変化する。このライト活性化信号ＷＧが“Ｈ”
となる期間は、データ読出時におけるメモリセルデータ
のリストア期間であればよい。なお図２２においては、
メインビット線ＭＢＬおよびＺＭＢＬが中間電位ＶＢＬ
にプリチャージされている場合のデータ書込動作が一例
として示されている。しかしながらこのメインビット線
ＭＢＬおよびＺＭＢＬは電源電位Ｖｃｃレベルにプリチ
ャージされる構成であってもよい。

【０１８０】［変更例１］図２３は、この第２の実施例
の半導体記憶装置の第１の変形例を示す図である。図２
３において、ドライブアンプ２は、データ読出手段とし
て、リード活性化信号／ＲＧに応答して導通して電源電
位Ｖｃｃレベルを伝達するｐチャネルＭＯＳトランジス
タ１２６ａおよび１２６ｂと、ノードＮａおよびＮｂ上
の信号電位に応答してトランジスタ１２６ａおよび１２
６ｂから与えられる電位信号をメインビット線ＭＢＬお
よびＺＭＢＬへそれぞれ伝達するｐチャネルＭＯＳトラ
ンジスタ１２４ａおよび１２４ｂを含む。他の構成は図
２０に示す構成と同じである。図２３に示す構成のデー
タ読出時の動作およびデータ書込時の動作の波形図を図
２４および図２５にそれぞれ示す。図２４および図２５
に示す動作波形図においては、メインビット線ＭＢＬお
よびＺＭＢＬは中間電位ＶＢＬにプリチャージされてい
る。またデータ読出時には“Ｈ”のデータが読出され、
また“Ｌ”のデータを書込む動作時の動作波形が示され
る。

【０１８１】この図２４および図２５に示す動作波形は
実質的に図２１および図２２に示す動作波形と同じであ
る。単にリード活性化信号／ＲＧの極性がリード活性化
信号ＲＧと異なっていることおよびメインビット線ＭＢ
ＬおよびＺＭＢＬの電位がデータ読出時にプリチャージ
電位ＶＢＬよりも上昇する点が異なっているだけであ
る。この図２３に示す構成であっても、同様にメインビ
ット線ＭＢＬおよびＺＭＢＬの電位振幅を小さくするこ
とができ、低消費電流で高速でデータの読出を行なうこ
とができる。

【０１８２】［変更例２］図２６は、第２の実施例に従
う半導体記憶装置の第２の変更例を示す図である。図２
６において、メインビット線ＭＢＬおよびＺＭＢＬに対
し、これらのメインビット線ＭＢＬおよびＺＭＢＬをス
タンバイ時に中間電位にプリチャージするためのプリチ
ャージ回路９が設けられる。プリチャージ回路９は、プ
リチャージ活性化信号φＲに応答して導通し、プリチャ
ージ電位ＶＰ（電源電位Ｖｃｃまたは中間電位ＶＢＬ）
をメインビット線ＭＢＬおよびＺＭＢＬへそれぞれ伝達
するｐチャネルＭＯＳトランジスタ１２９ａおよび１２
９ｂを含む。ドライブアンプ２は、図２０または図２３
に示す構成と同じ構成を備える。次に図２６に示す構成
の動作についてその動作波形図である図２７を参照して
説明する。

【０１８３】まず図２７（Ａ）を参照して、データ読出
時の動作について説明する。スタンバイ時においては、
プリチャージ活性化信号φＲは“Ｌ”にあり、トランジ
スタ１２９ａおよび１２９ｂはともにオン状態にあり、
メインビット線ＭＢＬおよびＺＭＢＬは所定のプリチャ
ージ電位ＶＰにプリチャージされている。信号／ＲＡＳ
が“Ｌ”に立下がると、リード活性化信号ＲＧが“Ｈ”
に立上がり、次いで選択ワード線ＷＬの電位が“Ｈ”に
立上がる。これにより、図２０に示すトランジスタ１１
４ａ、１１４ｂ、１１６ａおよび１１６ｂが動作し、メ
インビット線ＭＢＬおよびＺＭＢＬの電位が変化する。
このときプリチャージ活性化信号φＲは依然“Ｌ”の状
態にあり、メインビット線ＭＢＬおよびＺＭＢＬの電位
をプリチャージ電位ＶＰへプルアップする。したがって
リードゲートトランジスタ１１４ａおよび１１６ａ、１
１４ｂおよび１１６ｂの電流駆動力が比較的大きくても
確実にメインビット線ＭＢＬおよびＺＭＢＬの電位振幅
を小さくすることができ、高速でデータの読出を行なう
ことができる。この場合には、メインビット線ＭＢＬ
（またはＺＭＢＬ）の電位は、トランジスタ１２９ａ
（１２９ｂ）とドライブ用のトランジスタ１１４ａおよ
び１１６ａ（または１１４ｂおよび１１６ｂ）の抵抗の
比により決定される。

【０１８４】次に図２７（Ｂ）を参照して、データ読出
時の動作について説明する。データが書込まれるか否か
は、コラムアドレスストローブ信号／ＣＡＳとライトイ
ネーブル信号／ＷＥの状態により決定される。この場
合、コラムアドレスストローブ信号／ＣＡＳおよびライ
トイネーブル信号／ＷＥがともに“Ｌ”となると、ダイ
ナミック・ランダム・アクセス・メモリにおいて、書込
データのサンプリングが行なわれる。この信号／ＣＡＳ
および／ＷＥがともに“Ｌ”となったときにプリチャー
ジ活性化信号φＲを“Ｈ”とし、トランジスタ１２９ａ
および１２９ｂをともにオフ状態とする。この後、内部
書込指示信号ＷＧを所定期間“Ｈ”とする。これによ
り、メインビット線ＭＢＬおよびＺＭＢＬはその電位振
幅はフルスイングし、内部書込データに対応した電位レ
ベルとなる。書込活性化信号ＷＧが“Ｌ”となり、デー
タ書込が完了すると、プリチャージ活性化信号φＲが再
び“Ｌ”となり、メインビット線ＭＢＬおよびＺＭＢＬ
のプリチャージが実行される。

【０１８５】図２６に示すような構成を用いても、メイ
ンビット線ＭＢＬおよびＺＭＢＬの電位振幅をデータ読
出時には確実に小さくすることができ、メインビット線
ＺＭＢＬおよびＭＢＬの電位差が高速で確定するため、
データ読出を高速で行なうことができる。

【０１８６】図２８は、このプリチャージ活性化信号φ
Ｒを発生する回路構成を示す図である。図２８におい
て、プリチャージ活性化信号発生系は、コラムアドレス
ストローブ信号／ＣＡＳおよびライトイネーブル信号／
ＷＥを受けるライト検出回路１４２と、ライト検出回路
１４２からワンショットパルスの形態で発生されるライ
ト検出信号に応答して、所定時間経過後にライト活性化
信号ＷＧを発生するライトパルス発生回路１４４と、ラ
イト検出回路１４２からのライト検出信号に応答してセ
ットされ、プリチャージ活性化信号φＲを発生するフリ
ップフロップ（ＦＦ）１４６と、ライトパルス発生回路
１４４からのライト活性化信号ＷＧの不活性化に応答し
てリセットパルスを発生するリセットパルス発生回路１
４８を含む。リセットパルス発生回路１４８からのリセ
ットパルスはフリップフロップ１４６のリセット入力を
Ｒへ与えられる。図２８に示す構成を利用することによ
り、プリチャージ活性化信号φＲを発生することがで
き、メインビット線ＭＢＬおよびＺＭＢＬの電位振幅を
データ読出時に確実に小さくすることができる。

【０１８７】［全体の構成］図２９はこの発明の第２の
実施例である半導体記憶装置のデータ読出に関連する部
分の構成を概略的に示す図である。図２９においては、
２列に配列されたメモリセル（明確には示さず）に関連
する部分の構成を示す。メモリセル列は、複数のブロッ
クに分割される。メモリセル列ブロックそれぞれに対し
てサブビット線ＳＢＬおよびＺＳＢＬが配設される。同
一列において、隣接する２つのサブビット線対に対し１
つのドライブアンプ２が設けられる。図２９において
は、たとえば、サブビット線対ＳＢＬ００およびＺＳＢ
Ｌ００とサブビット線対ＳＢＬ０１およびＺＳＢＬ０１
の間にドライブアンプ２−００が配置される。同様にサ
ブビット線対ＳＢＬ０ｐおよびＺＳＢＬ０ｐとサブビッ
ト線対ＳＢＬ０ｑおよびＺＳＢＬ０ｑの間にドライブア
ンプ２−０ｍが配置される。

【０１８８】メモリセル列それぞれに対応してメインビ
ット線ＭＢＬ（ＭＢＬ０、ＭＢＬ１）およびＺＭＢＬ
（ＺＭＢＬ０、ＺＭＢＬ１）が配設される。サブビット
線ＳＢＬおよびＺＳＢＬ（図示のサブビット線を総称的
に示す）とドライブアンプ２（図２９に示すドライブア
ンプを総称的に示す）の間にブロック選択信号ＢＳ（ブ
ロック選択信号ＢＳ０〜ＢＳｒを総称的に示す）に応答
して導通するブロック選択ゲートが設けられる。メイン
ビット線ＭＢＬ０およびＺＭＢＬ０にはアンプ４−０が
設けられ、メインビット線ＭＢＬ１およびＺＭＢＬ１に
はアンプ４−１が設けられる。アンプ４−０および４−
１はそれぞれ列選択信号ＹＳ０およびＹＳ１に応答して
導通するＩＯゲートＩＧ０およびＩＧ１を介してリード
データバス５に接続される。リードデータバス５上に現
われた読出データはプリアンプＰＡおよび出力回路ＯＢ
を介して外部読出データＤｏｕｔとして出力される。

【０１８９】ブロック選択信号ＢＳおよびリード活性化
信号ＲＧおよびライト活性化信号ＷＧを発生するために
制御信号発生回路１５０が設けられる。制御信号発生回
路１５０は、外部からの信号／ＲＡＳ、／ＣＡＳおよび
／ＷＥを受けてアドレスバッファ１５２を活性化して内
部アドレス信号を生成する。制御信号発生回路１５０は
このアドレスバッファ１５２が生成した内部アドレス信
号のうちブロックを指定するアドレス信号を取込み、選
択ブロックに対してのみリード活性化信号ＲＧおよびラ
イト活性化信号ＷＧを発生するとともに、ブロック選択
信号ＢＳを発生する。

【０１９０】ブロック選択信号ＢＳの発生態様として
は、スタンバイ時にはブロック選択ゲートがすべて導通
状態とされ、動作時においてのみ選択ブロックと対をな
すメモリセル列ブロックのみがドライブアンプから切り
離される構成が利用されてもよい。またこれに代えて、
スタンバイ時には、ブロック選択ゲートがすべて非導通
状態にあり、動作時において選択メモリセル列ブロック
に関連する列選択信号ＢＳが活性状態となり、ドライブ
アンプと選択メモリセルブロックの接続が行なわれる構
成が利用されてもよい。これにより、選択メモリセル列
ブロックに対して設けられたドライブアンプのみが動作
し、残りのドライブアンプは動作しないため、動作時に
おける消費電流を低減する。このブロック選択信号ＢＳ
の発生態様は、ブロックアドレス信号のうち最下位ビッ
トにより対をなすメモリセル列ブロックの左右のメモリ
セルブロックのいずれを指定するかを識別するためのビ
ットとして用い、残りのブロックアドレス信号ビットを
これらの隣接する２つのメモリセルブロックが指定され
ているか否かを示すビットとして利用することにより容
易に実現することができる。

【０１９１】［イコライズ／プリチャージトランジス
タ］図３０は、プリチャージトランジスタの配置を示す
図である。サブビット線対ＳＢＬおよびＺＳＢＬは前述
のごとく、スタンバイ時には中間電位ＶＢＬにプリチャ
ージされる。サブビット線にはメモリセルが直接接続さ
れる。したがってサブビット線プリチャージ用のトラン
ジスタをメモリセルに含まれるトランジスタと（平面レ
イアウトおよび断面構造および製造プロセスが）同じト
ランジスタを用いて構成する。これにより効率的にプリ
チャージトランジスタを配置してメモリセルアレイ面積
を低減することが図れる。図３０に示すように、ドライ
ブアンプ２に近い部分においては、プリチャージトラン
ジスタＱａが設けられ、イコライズ信号ＥＱに応答して
導通し、サブビット線ＳＢＬを中間電位ＶＢＬにプリチ
ャージする。またサブビット線ＺＳＢＬに対しては、プ
リチャージトランジスタＱａが設けられた端部と反対側
の端部においてイコライズトランジスタＱｂが設けられ
る。このイコライズトランジスタＱｂは、イコライズ信
号ＥＱに応答して導通し、サブビット線ＺＳＢＬを所定
の中間電位ＶＢＬにプリチャージする。プリチャージ用
トランジスタＱａおよびＱｂとしてメモリセルＭＣに含
まれるアクセストランジスタＭａと同じトランジスタを
有する。同じトランジスタとは同じレイアウトパターン
を有し同一製造プロセスで作成されるトランジスタを示
す。この場合、列方向に沿ってメモリセルパターンが規
則的に配置される（図３０においては、２つのメモリセ
ルが交互にサブビット線ＳＢＬおよびＺＳＢＬに接続さ
れるように配置されている）。したがってこのパターン
を利用してプリチャージトランジスタＱａおよびＱｂを
生成すれば、効率的にプリチャージトランジスタを配置
することができる。この場合、イコライズ信号ＥＱを伝
達する信号線と隣接ワード線ＷＬ（ＷＬ０またはＷＬ
ｎ）のピッチは、ワード線ピッチ（隣接ワード線間のピ
ッチ）と同じであり、イコライズ信号ＥＱを伝達する信
号線もワード線ＷＬと同一製造工程で形成することがで
き、効率的に製造工程を増加させることなく低占有面積
でプリチャージトランジスタＱａおよびＱｂを配設する
ことができる。

【０１９２】またメモリセル列の外側にプリチャージト
ランジスタＱａおよびＱｂを設けることにより、ワード
線ＷＬ０およびＷＬｎに接続されるメモリセルＭＣは、
このメモリセルレイアウトパターン端部から離れて配置
されることになる。したがって、メモリセルレイアウト
パターン終端部におけるパターン切れ、パターン形状の
変化などが生じることがなく、すべてのメモリセルＭＣ
を同一のレイアウトパターンで形成することができ、メ
モリセルの形状を安定化させることができる。これによ
り、メモリセルのデータ保持特性などの諸特性をすべて
同一とすることができ、装置の信頼性が改善される。す
なわち、このプリチャージトランジスタＱａおよびＱｂ
を、メモリセルアレイ内のメモリセルトランジスタと同
一のレイアウトパターンで形成することにより、プリチ
ャージトランジスタＱａおよびＱｂは、メモリセルＭＣ
の形状安定化のためのダミーメモリセルトランジスタと
しての機能を備えつつプリチャージトランジスタとして
動作する。

【０１９３】図３１はプリチャージトランジスタおよび
メモリセルの概略断面構造を示す図である。図３１にお
いて、プリチャージトランジスタＱａは、半導体基板２
００上に形成される高濃度不純物領域２０１および２０
２と、半導体基板２００上に形成されるゲート絶縁膜
（明確には示さず）を介して形成される電極層２０３
と、ゲート電極層２０３と平行に配設されるたとえば低
抵抗金属層２０５を含む。高濃度不純物領域２０１に
は、プリチャージ電位ＶＢＬを伝達するための電極配線
層２０４が接続される。

【０１９４】メモリセルＭＣは、高濃度不純物領域２０
２および２１２と、ゲート絶縁膜を介して形成されるゲ
ート電極層２１３と、高濃度不純物領域２１２に形成さ
れる導電層２１４と、導電層２１４上に絶縁膜（明確に
は示さず）を介して形成されるセルプレート電極層２１
７を含む。ゲート電極層２１３はたとえばドープトポリ
シリコンで構成され、このゲート電極層２１３と平行に
形成される低抵抗金属配線層２１５と所定間隔で電気的
接続がとられる。高濃度不純物領域２０２にはサブビッ
ト線を形成する配線層２２０が接続され、このサブビッ
ト線２２０および低抵抗金属配線層２０５および２１５
上にメインビット線を構成するたとえばアルミニウムで
構成される配線層２２２が形成される。

【０１９５】メインビット線を形成する配線層２２２お
よびサブビット線を形成する配線層２２０は互いに平行
に配設される。電極層２０４はメモリセルキャパシタに
一定の電位を与えるセルプレートとして機能する電極層
２１７と同一の製造工程で形成される。プリチャージト
ランジスタＱａのゲート電極層２０３上に平行に配設さ
れた低抵抗金属配線層２０５は、ワード線と同様所定間
隔で電気的に接続される。これによりイコライズ信号Ｅ
Ｑを高速ですべてのプリチャージトランジスタＱａへ伝
達することができる。特にこのイコライズ信号ＥＱを伝
達する信号線とワード線ＷＬを同一の杭打ち構造（所定
間隔ごとに低抵抗金属配線層とポリシリコンゲート電極
層を接続する構造）とすることにより、ワード線駆動信
号とイコライズ信号の伝搬遅延時間を同じとすることが
でき、メモリセル開始直後高速で各サブビット線をフロ
ーティング状態として次いですぐにワード線を選択する
ことができ、またメモリサイクル完了時にはワード線電
位の低下後高速で各サブビット線対を所定電位にプリチ
ャージすることができ、安定かつ高速でサブビット線を
所定電位にプリチャージすることができる。

【０１９６】またメモリセルトランジスタのレイアウト
パターンを利用してプリチャージトランジスタを形成す
るため、プリチャージトランジスタ形成のための追加の
工程が何ら必要とされないため、製造工程を簡略化する
ことができる。

【０１９７】［変更例１］図３２はサブビット線を所定
電位にプリチャージするための配置の第１の変形例を示
す図である。図３２に示す構成においては、トランジス
タＱｃはサブビット線ＳＢＬおよびＺＳＢＬをイコライ
ズ信号ＥＱに応答して電気的に短絡するように設けられ
る。この場合には、サブビット線ＳＢＬおよびＺＳＢＬ
の電位が電源電位Ｖｃｃレベルおよび接地電位レベルの
フルスイングした後（センス動作およびリストア動作完
了後）に、イコライズ信号ＥＱが“Ｈ”となれば、この
電源電位Ｖｃｃと接地電位ＧＮＤの中間電位Ｖｃｃ／２
に確実にサブビット線ＳＢＬおよびＺＳＢＬをプリチャ
ージすることができる。トランジスタＱｃはサブビット
線対の両端に設けられてもよい。

【０１９８】［変更例２］図３３はこのイコライズ／プ
リチャージ用トランジスタの配置の第２の変更例を示す
図である。図３３においては、サブビット線ＳＢＬおよ
びＺＳＢＬの間にイコライズ信号ＥＱに応答して導通す
るイコライズトランジスタＱｃが設けられ、またサブビ
ット線ＳＢＬにイコライズ信号ＥＱの活性化時（“Ｈ”
のとき）に中間電位ＶＢＬを伝達するプリチャージトラ
ンジスタＱａが設けられ、またサブビット線ＺＳＢＬに
対してはイコライズ信号ＥＱに応答して導通して中間電
位ＶＢＬを伝達するプリチャージトランジスタＱｂが設
けられる。この図３３に示す構成においても、トランジ
スタＱｃ、ＱａおよびＱｂはメモリセルＭＣに含まれる
トランジスタと同じ規則性をもって配置されている（同
じレイアウトパターンが繰返される）。したがってこの
図３３に示す構成においても、プリチャージ／イコライ
ズ用トランジスタに対し余分の工程を追加することなく
メモリセル作製と同じ製造プロセスでプリチャージ／イ
コライズトランジスタを余分のマスクを用いることなく
生成することができる。またこの図３３に示す構成の場
合サブビット線ＳＢＬおよびＺＳＢＬは確実に中間電位
ＶＢＬにプリチャージされ、かつそのプリチャージ電位
でイコライズされて保持される。

【０１９９】［変更例３］図３４はプリチャージ／イコ
ライズトランジスタの第３の変更例の構成を示す図であ
る。図３４に示す構成においては、サブビット線ＳＢＬ
およびＺＳＢＬを定期的に短絡するためのイコライズト
ランジスタは設けられていない。この場合においても、
プリチャージトランジスタＱａおよびＱｂのレイアウト
パターンはメモリセルＭＣに含まれるメモリセルトラン
ジスタと同じレイアウトパターンを備え、またメモリセ
ルトランジスタと同一製造プロセスで作成される。した
がって効率的にプリチャージトランジスタを配置するこ
とができ、メモリセルアレイ占有面積を小さくすること
ができる。

【０２００】なお上述の説明においては、サブビット線
をプリチャージ電位ＶＢＬにプリチャージ／イコライズ
するための構成について説明してきた。しかしながらメ
インビット線のイコライズ／プリチャージ用のトランジ
スタとしても、メモリセル列最外部にメモリセルトラン
ジスタと同じレイアウトパターンを有するトランジスタ
を設けてメインビット線プリチャージ／イコライズ用ト
ランジスタとして利用してもよい。またプリチャージト
ランジスタが伝達するプリチャージ電位ＶＢＬは中間電
位でなく電源電位Ｖｃｃレベルであってもよい。

【０２０１】さらに本発明においては、行アドレス信号
と列アドレス信号が時分割多重化して与えられるアドレ
スマルチプレクス方式のダイナミック・ランダム・アク
セス・メモリ（ダイナミック型半導体記憶装置）が説明
されてきた。しかしながら、行アドレス信号と列アドレ
ス信号が同時に与えられるアドレスノンマルチプレクス
方式の半導体記憶装置であってもよい。アドレスノンマ
ルチプレクス方式の半導体記憶装置の場合、より高速で
データの読出を行なうことができる。またアドレス信号
が与えられた時点でデータ書込を行なうか読出を行なう
かが判別されるため、リードアンプ回路およびリードゲ
ートトランジスタをデータ書込時には確実にオフ状態と
することができ、データ書込時における消費電流を低減
することができる。

【０２０２】以上のように、この発明に従えば、低消費
電流で高速にデータを読出すことのできるとともにアレ
イ占有面積が小さくされた半導体記憶装置を実現するこ
とができる。

【０２０３】

【発明の効果】請求項１に係る発明に従えば、ドライブ
アンプ手段によりデータ読出時において第２の導電線の
電位振幅が抑制されるため、第２の導電線の充放電電流
が低減され、データ読出時における消費電流を低減する
ことができる。また第２の導電線の電位振幅が小さくさ
れるため、第２の導電線の電位確定タイミングが速くな
り、高速でデータを読出すことができる。

【０２０４】請求項２に係る発明においては、一方導通
端子とコントロールゲートとが交差結合されたトランジ
スタ素子対が一方導通端子と対応のサブビット線とが分
離トランジスタにより分離されてメインビット線対への
データ信号の伝達が行なわれるため、サブビット線対に
メモリセルデータが現われた時点でメインビット線電位
を変化させることができ、高速でデータを読出すことが
できる。

【０２０５】請求項３の発明に従えば、メインビット線
に設けられた増幅手段が交差結合されたトランジスタ素
子対で構成されるため、データ読出時においてメモリセ
ルデータのリストアを確実に行なうことができる。

【０２０６】請求項４の発明においては、ドライブアン
プ手段が追加の増幅手段を有しており、メインビット線
対の電位振幅を抑制しつつ高速でこの電位差を大きくす
ることができ、高速でデータの読出を行なうことができ
る。また、メインビット線対の電位に影響を及ぼすこと
なくサブビット線対の電位をフルスイングさせることが
でき、消費電流を低減しつつメモリセルデータのリスト
アを行なうことができる。

【０２０７】請求項５に係る発明においては、第２の導
電線が電位変化を受けないように増幅手段が増幅動作を
行なっているため、確実に第２の導電線電位振幅を抑制
することができ、消費電流を確実に抑制することができ
る。また第２の導電線上の小振幅信号を増幅して出力す
るため、速いタイミングでデータを読出すことができ
る。

【０２０８】請求項６に係る半導体記憶装置において
は、この第２の導電線に設けられた増幅手段が高入力イ
ンピーダンスを有するバッファアンプで構成されるた
め、第２の導電線上の小振幅信号をその電位に影響を及
ぼすことなく高速で増幅して読出すことができ、低消費
電流および高速データ読出が可能となる。

【０２０９】請求項７に係る発明においては、一方のサ
ブビット線対のメモリセルデータを初期読出するための
第１のセンス手段と他方のサブビット線対のメモリセル
のデータの初期読出時に動作する第２のセンス手段とを
設け、これら第１および第２のセンス手段に対しそれぞ
れ分離手段を設けてセンス動作時にサブビット線対と信
号読出ノードとを分離するように構成したため、一方お
よび他方（第１および第２の部分）のいずれの部分にお
いてメモリセルが選択状態とされても高速でメインビッ
ト線対を選択されたメモリセルのデータに従って駆動す
ることができる。またこの第１および第２のセンス手段
により、メインビット線の電位変化を伴うことなくサブ
ビット線対の電位をフルスイングさせることができ、確
実にメモリセルデータのリストアを行なうことができ
る。

【０２１０】請求項８に係る発明においては、ブロック
選択ゲートが第１の導電線の一方および他方の部分の間
に設けられているため、動作時にはドライブアンプ手段
はこの一方の第１の導電線のみを駆動する必要がなく、
ドライブアンプ動作時における消費電流を低減すること
ができる。また第１の導電線全体にメモリセルデータが
伝達されてからドライブアンプが動作する必要がなく、
ドライブアンプ動作タイミングを速くすることができ、
高速でデータ読出を行なうことができる。また第１の導
電線がサブビット線対の場合には、メモリセルデータの
リストア時には一方のサブビット線対のみをドライブア
ンプがドライブすればよいため、メモリセルデータのリ
ストア時のドライブアンプの負荷容量が低減され高速で
リストア動作を行なうことができるとともに、一方のサ
ブビット線対のみを駆動するだけでよいため、このリス
トア動作時における消費電流を低減することができる。

【０２１１】請求項９の発明に従えば、読出ゲート手段
が第１の導電線上の信号電位に従って第２の導電線を第
１の電位レベルへ駆動するように構成したため、第１の
導電線の電位がセンス手段により十分増幅される前にこ
の第２の導電線電位を変化させることができ、高速のデ
ータの読出を行なうことができる。

【０２１２】請求項１０に係る発明においては、交差結
合された第１導電型の第１のトランジスタ素子対と交差
結合された第２導電型の第２のトランジスタ素子対とを
用いてサブビット線対上の信号電位を差動増幅してこの
差動増幅された信号電位に従って読出ゲートを駆動して
いるため、読出ゲートを高速で駆動してメインビット線
対のデータを変化させることができ、高速でデータ読出
を行なうことができる。

【０２１３】請求項１１の発明においては、読出ゲート
手段をセンス手段が活性化される前に活性化しているた
め、ワード線選択後すぐにメインビット線対の電位をこ
のメモリセルデータに従って変化させることができ、デ
ータ読出タイミングを速くすることができる。

【０２１４】請求項１２に係る発明においては、初期化
トランジスタがメモリセルトランジスタと同一のレイア
ウトパターンを有するトランジスタを有しているため、
メモリセルアレイのレイアウトパターンを繰返して初期
化トランジスタを形成することができ、メモリセルアレ
イ内に効率的にプリチャージ／イコライズ用の初期化ト
ランジスタを配置することができ、メモリセルアレイ占
有面積を低減することができるとともに、初期化トラン
ジスタのための余分の製造工程を追加する必要がなく、
製造工程を簡略化することができる。

【０２１５】またメモリセルアレイ周辺にこの初期化ト
ランジスタを配置することにより、メモリセルのトラン
ジスタはそのパターン終端または始端部に配置されるこ
とがなくなり、この初期化トランジスタをメモリセル形
状安定化のためのダミートランジスタとしての機能をも
合わせて持たせることができ、メモリセルの形状の安定
化および特性の安定化を図ることができ、装置の信頼性
を改善することができる。請求項１３の発明に従えば、
第１および第２の交差結合されたトランジスタ素子対に
よりサブビット線対の電位を差動的に増幅し、このサブ
ビット線対の電位に従って読出ゲート手段を駆動してい
るため、高速でメインビット線対の電位を変化させるこ
とができる。

【０２１６】請求項１４の発明に従えば、第１、第２、
第３および第４のトランジスタ素子の一方導通端子とサ
ブビット線とを分離した状態でサブビット線対の電位を
メインビット線対をこの一方導通端子の電位に従って所
定期間駆動するように構成しているため、メインビット
線対の電位をワード線選択直後から変化させることがで
き、高速でデータ読出を行なうことができるとともに、
このメインビット線対の電位振幅を抑制することがで
き、消費電流を低減することができる。

【０２１７】請求項１５の発明においては、ビット線対
の電位を所定電位に設定するための初期化トランジスタ
がメモリセルトランジスタと同じレイアウトパターンを
もっており、メモリセルアレイ内のレイアウトパターン
を繰返してこれらの初期化トランジスタを配置させるこ
とができ、効率的にメモリセルアレイ内に初期化トラン
ジスタを配置することができ、アレイ占有面積を小さく
することができる。またこの初期化トランジスタをメモ
リセルアレイ周辺部に配置することにより、メモリセル
形状安定化のためのダミートランジスタで追加トランジ
スタを機能させることができ、メモリセルトランジスタ
の形状を安定させることができ、信頼性の高い半導体記
憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明に従う半導体記憶装置の原理的構成を
示す図である。

【図２】図１に示す半導体記憶装置の動作を示す信号波
形図である。

【図３】この発明に従う半導体記憶装置の第１の実施例
の要部の構成を示す図である。

【図４】図３に示す半導体記憶装置の動作を示す信号波
形図である。

【図５】第１の実施例の第１の変更例を示す図である。

【図６】図５に示す半導体記憶装置の動作を示す信号波
形図である。

【図７】図５に示すアンプの構成の一例を示す図であ
る。

【図８】図５に示すアンプの他の構成例を示す図であ
る。

【図９】第１の実施例である半導体記憶装置において用
いられる制御信号を発生するための回路構成を概略的に
示す図である。

【図１０】この発明の第１の実施例の第２の変更例を示
す図である。

【図１１】図１０に示す半導体記憶装置の動作を示す信
号波形図である。

【図１２】第１の実施例をブロック分割アレイに適用し
た際の構成を示す図である。

【図１３】図１２に示すドライブアンプの構成を示す図
である。

【図１４】図１３に示す装置の動作を示す信号波形図で
ある。

【図１５】第１の実施例の第４の変更例の構成を示す図
である。

【図１６】第１の実施例の第５の変更例の構成を示す図
である。

【図１７】図１６に示す装置の動作を示す信号波形図で
ある。

【図１８】第１の実施例の第６の変更例を示す図であ
る。

【図１９】第１の実施例の第７の変更例を示す図であ
る。

【図２０】この発明の第２の実施例である半導体記憶装
置の要部の構成を示す図である。

【図２１】図２０に示す装置のデータ読出時の動作を示
す信号波形図である。

【図２２】図２０に示す装置のデータ書込時の動作を示
す信号波形図である。

【図２３】第２の実施例の第１の変形例を示す図であ
る。

【図２４】図２３に示す装置のデータ読出時の動作を示
す信号波形図である。

【図２５】図２３に示す装置のデータ書込時の動作を示
す信号波形図である。

【図２６】第２の実施例の第２の変更例を示す図であ
る。

【図２７】（Ａ）は図２６に示す構成のデータ読出時の
動作を示す信号波形図であり、（Ｂ）は図２６に示す構
成のデータ書込時の動作を示す信号波形図である。

【図２８】図２６に示すプリチャージ回路駆動信号発生
系の構成の一例を示す図である。

【図２９】第２の実施例をブロック分割アレイに適用し
た際の半導体記憶装置の全体の構成を概略的に示す図で
ある。

【図３０】サブビット線プリチャージ／イコライズ用ト
ランジスタの配置を示す図である。

【図３１】図３０に示すプリチャージトランジスタおよ
びメモリセルトランジスタの断面構造を概略的に示す図
である。

【図３２】プリチャージ／イコライズトランジスタの第
１の変形例を示す図である。

【図３３】プリチャージ／イコライズトランジスタの第
２の変形例を示す図である。

【図３４】プリチャージ／イコライズトランジスタの第
３の変形例を示す図である。

【図３５】従来の階層データ線構造の半導体記憶装置の
全体の構成を概略的に示す図である。

【図３６】図３５に示す半導体記憶装置のデータ読出時
の動作を概略的に示す信号波形図である。

【符号の説明】

１ａ，１ｂ、第１の導電線２、２ａ，２ｂドライブアンプ３ａ，３ｂ第２の導電線４、４ａ，４ｂアンプ５内部リードデータ線５ａ，５ｂリードデータバス線ＩＧ０，ＩＧ１ＩＯゲートＷＬワード線ＭＣメモリセル１０ａ，１０ｂ，１０ｎチャネルＭＯＳトランジスタ１１、１１ａ，１１ｂｎチャネルＭＯＳトランジスタ１２ａ，１２ｂ分離トランジスタ１３ａ，１３ｂ分離トランジスタ１４ａ，１４ｂリードゲートトランジスタ１５ａ，１５ｂセンスドライブ伝達線１６センスドライブ信号伝達線２０ａ，２０ｂｐチャネルＭＯＳトランジスタ４０読出用アンプ６０書込用バッファアンプ７０プリチャージ／イコライズ回路ＳＢＬ，ＺＳＢＬサブビット線ＭＢＬ，ＺＭＢＬメインビット線１１２ａ，１１２ｂライトゲートトランジスタ１１４ａ，１１４ｂリードゲートトランジスタ１１６ａ，１１６ｂリード活性化トランジスタＢＧブロック選択ゲートＱａ，ＱｂプリチャージトランジスタＱｃイコライズトランジスタ

Claims

【特許請求の範囲】

【請求項１】各々が情報を記憶する複数のメモリセル
と、前記複数のメモリセルが接続され、前記複数のメモリセ
ルのうちの選択されたメモリセルとデータの授受を行な
うための第１の導電線と、前記第１の導電線と並列に設けられる第２の導電線と、前記第１の導電線上の信号電位に従って前記第２の導電
線を前記第１の導電線上の信号電位に対応する電位レベ
ルへと駆動するためのドライブアンプ手段を備え、前記
ドライブアンプ手段は前記第２の導電線上の信号の電位
振幅が第１の電源電位と前記第１の電源電位よりも低い
第２の電源電位の間の電位振幅よりも小さくなるように
前記第２の導電線上の振幅変化を抑制するための手段を
含み、前記第２の導電線上の信号電位に対応するデータ信号を
伝達するためのデータ読出線と、選択信号に応答して前記第２の導電線を前記データ読出
線へ接続するためのゲート手段とを備える、半導体記憶
装置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記第１の導電線は互いに相補な論理の信号を伝達
する１対のサブビット線を含みかつ前記第２の導電線は
互いに相補な論理の信号を伝達する１対のメインビット
線を含み、前記ドライブアンプ手段は、コントロールゲートが前記１対のサブビット線の一方の
サブビット線に接続されかつ一方導通端子が前記１対の
サブビット線の他方サブビット線に接続されかつ他方導
通端子がセンスドライブ信号を受けるように接続される
第１導電型の第１のトランジスタ素子と、その一方導通端子が前記一方のサブビット線に接続さ
れ、そのコントロールゲートが前記他方のサブビット線
に接続されかつその他方導通端子が前記センスドライブ
信号を受けるように接続される第１導電型の第２のトラ
ンジスタ素子と、分離指示信号に応答して、前記第１および第２のトラン
ジスタ素子のそれぞれのコントロールゲートを前記一方
および他方のサブビット線と接続しつつ前記第１および
第２のトランジスタ素子のそれぞれの一方導通端子を前
記他方および一方サブビット線から分離するための分離
素子手段と、第１および第２のトランジスタ素子のそれぞれ一方導通
端子を前記メインビット線対の一方および他方メインビ
ット線に接続する接続手段を備える。
【請求項３】請求項２記載の半導体記憶装置であっ
て、さらに、前記メインビット線対に対して設けられかつそれぞれの
一方導通端子およびコントロールゲートが交差結合され
た１対の第２導電型のトランジスタ素子を含み、アンプ
ドライブ信号に応答して前記メインビット線対上の信号
電位を差動的に増幅するための増幅手段をさらに備え
る。
【請求項４】請求項２記載の半導体記憶装置であっ
て、前記ドライブアンプ手段はさらに、それぞれの一方導通端子と他方導通端子が交差結合され
る１対の第２導電型のトランジスタ素子を含み、前記サ
ブビット線対上の信号電位を差動的に増幅するための増
幅手段を備える。
【請求項５】請求項１記載の半導体記憶装置であっ
て、さらに、前記第２の導電線に対して設けられ、前記第２の導電線
上の信号電位に変化を生じさせることなく前記第２の導
電線上の信号電位を増幅して前記ゲート手段を介して前
記読出データ線上へ伝達するアンプ手段をさらに備え
る。
【請求項６】請求項１記載の半導体記憶装置であっ
て、さらに、高入力インピーダンスを有し、前記第２の
導電線上の信号電位を増幅して前記ゲート手段を介して
前記読出データ線上へ伝達するためのバッファアンプ手
段をさらに備える。
【請求項７】請求項１記載の半導体記憶装置であっ
て、前記第１の導電線は互いに相補な論理の信号を伝達
するための第１のサブビット線対と、前記ドライブアン
プ手段に関して前記第１のサブビット線対と反対方向に
延びるように設けられ、互いに相補な論理の信号を伝達
するための第２のサブビット線対を含み、前記ドライブアンプ手段は、それぞれの一方導通端子およびコントロールゲートが交
差結合されかつ前記第１のサブビット線対に接続され、
第１のセンスドライブ信号に応答して前記第１のサブビ
ット線対の信号電位を差動的に増幅して該差動増幅され
た信号に対応する信号を各一方導通端子に生じさせるた
めの第１導電型の１対の第１のトランジスタ素子と、分離指示信号に応答して前記第１のトランジスタ素子対
の各コントロールゲートと前記第１のサブビット線対と
を接続しつつ第１のトランジスタ素子対の各一方導通端
子と前記第１のサブビット線対とを分離するための第１
の分離手段と、それぞれの一方導通端子とコントロールゲートが交差結
合されかつ前記第２のサブビット線対に接続され、第２
のセンスドライブ信号に応答して前記第２のサブビット
線対の信号電位を差動的に増幅するための第２導電型の
第２のトランジスタ素子対と、前記分離指示信号に応答して、前記第２のトランジスタ
素子対の各コントロールゲートと前記第２のサブビット
線対とを接続しつつ前記第２のトランジスタ素子対の各
一方導通端子を前記第２のサブビット線対から分離する
ための第２分離手段を備え、前記第１のトランジスタ素子対のそれぞれの一方導通端
子は前記第２のトランジスタ素子対のそれぞれの一方導
通端子と相互接続され、かつ接続手段を介して前記メイ
ンビット線対に接続される。
【請求項８】請求項１記載の半導体記憶装置であっ
て、前記第１の導電線は前記ドライブアンプ手段に関し
て互いに反対側に配置される第１および第２の部分を有
し、第１のブロック選択信号に応答して、前記第１の部分の
第１の導電線と前記ドライブアンプ手段とを分離するた
めの第１の分離手段と、第２のブロック選択信号に応答して、前記第２の部分の
第１の導電線と前記ドライブアンプ手段とを分離するた
めの第２の分離手段をさらに備える。
【請求項９】請求項１記載の半導体記憶装置であっ
て、前記ドライブアンプ手段は、前記センスドライブ信号に応答して前記第１の導電線上
の信号を増幅するためのセンス手段と、読出活性化信号に応答して活性化され、活性化時に前記
センス手段の出力に応答して前記第２の導電線を前記第
１の電源電位レベルへと駆動するための読出ゲート手段
を含む。
【請求項１０】請求項１記載の半導体記憶装置であっ
て、前記第１の導電線は１対のサブビット線を含み、か
つ前記第２の導電線は１対のメインビット線を含み、前記ドライブアンプ手段は、それぞれの一方導通端子とそれぞれのコントロールゲー
トが交差結合されかつ前記１対のサブビット線に接続さ
れ、第１のセンスドライブ信号に応答して前記１対のサ
ブビット線の信号電位を差動的に増幅するための第１導
電型の第１のトランジスタ素子対と、それぞれの一方導通端子とそれぞれのコントロールゲー
トが交差結合されかつ前記サブビット線対に接続されて
第２のセンスドライブ信号に応答して前記１対のサブビ
ット線の信号電位を差動的に増幅するための第２導電型
の第２のトランジスタ素子対と、前記メインビット線対の一方のメインビット線と前記サ
ブビット線対の一方のサブビット線との間に設けられ、
前記一方のサブビット線上の信号電位に応答して前記第
１の電源電位を前記一方のメインビット線へ伝達するた
めの第１のゲートと、前記メインビット線対の他方のメインビット線と前記サ
ブビット線対の他方のサブビット線との間に設けられ、
前記他方のサブビット線上の信号電位に応答して前記第
１の電源電位を前記他方のメインビット線上へ伝達する
ための第２のゲートを含む。
【請求項１１】請求項９記載の半導体記憶装置であっ
て、前記読出活性化信号は前記第１および第２のセンス
ドライブ信号の活性化よりも早く活性化される。
【請求項１２】請求項１記載の半導体記憶装置であっ
て、前記メモリセルは、セル選択信号を受けるコントロ
ールゲートを有し、選択時に記憶した情報を前記第１の
導電線上へ伝達するためのトランジスタ素子を含み、さらに前記メモリセルのトランジスタ素子のコントロー
ルゲートと同一配線層で形成されるコントロールゲート
および前記メモリセルトランジスタ素子と同一サイズを
有し、スタンバイ時前記第１の導電線を所定の電位レベ
ルへ維持するための初期化トランジスタを備える。
【請求項１３】各々が情報を記憶する複数のメモリセ
ルと、前記複数のメモリセルが接続され、互いに相補な論理の
信号を伝達するサブビット線対と、前記サブビット線対と平行に配設され、かつ互いに相補
な論理の信号を伝達するメインビット線対と、それぞれの一方導通端子とそれぞれのコントロールゲー
トが交差結合されかつ前記サブビット線対に接続され、
前記サブビット線対上の信号電位を差動的に増幅するた
めの第１導電型の第１のトランジスタ素子対と、それぞれの一方導通端子とそれぞれのコントロールゲー
トが交差結合されかつ前記サブビット線対に接続され、
前記サブビット線対上の信号電位を差動的に増幅するた
めの第２導電型の第２のトランジスタ素子対と、前記メインビット線対と前記サブビット線対との間にそ
れぞれ設けられ、読出活性化信号に応答して活性化さ
れ、活性化時対応のサブビット線上の信号電位に応答し
て対応のメインビット線を所定の電位レベルへ駆動する
ための１対の読出ゲートを備える、半導体記憶装置。
【請求項１４】各々が情報を記憶する複数のメモリセ
ルと、前記複数のメモリセルが接続され、選択されたメモリセ
ルとデータを授受するためのサブビット線対とを含み、
前記サブビット線対は、互いに論理が相補な信号を伝達
するための各々第１および第２の部分に分割される第１
および第２のビット線と、前記第１および第２の部分の
第１および第２のサブビット線を接続するための１対の
信号線とを含み、その一方導通端子が前記信号線対の一方の信号線に接続
され、そのコントロールゲートが前記第１の部分の第２
のサブビット線に接続されかつその他方導通端子が第１
のセンスドライブ信号を受けるように接続される第１導
電型の第１のトランジスタ素子と、その一方導通端子が前記信号線対の他方信号線に接続さ
れ、そのコントロールゲートが前記第１の部分の第１の
サブビット線に接続され、その他方導通端子が前記第１
のセンスドライブ信号を受けるように接続される第１導
電型の第２のトランジスタ素子と、その一方導通端子が前記一方の信号線に接続され、その
コントロールゲートが前記第２の部分の第２のサブビッ
ト線に接続され、その他方導通端子が第２のセンスドラ
イブ信号を受けるように接続される第２導電型の第３の
トランジスタ素子と、その一方導通端子が前記他方信号線に接続され、そのコ
ントロールゲートが前記第２の部分の第１のサブビット
線に接続され、その他方導通端子が前記第２のセンスド
ライブ信号を受けるように接続される第２導電型の第４
のトランジスタ素子と、分離指示信号に応答して、前記信号線対と前記第１の部
分の前記第１および第２のサブビット線とを分離するた
めの１対の第１の分離トランジスタと、前記分離指示信号に応答して、前記信号線対と前記第２
の部分のサブビット線対とを分離するための第２の分離
トランジスタ素子対と、前記分離指示信号の活性化時の所定期間の間前記信号線
対と前記メインビット線対とを接続するための１対の転
送トランジスタ素子を備える、半導体記憶装置。
【請求項１５】互いに論理が相補な信号を伝達する１
対のビット線、前記サブビット線対と交差するように配置される複数の
ワード線、前記複数のワード線の各々と前記サブビット線対との交
差部に対応して配置され、各々が情報を記憶するための
キャパシタと対応のワード線上の信号電位に応答して前
記キャパシタを関連のサブビット線へ結合するためのア
クセストランジスタを有する複数のメモリセル、および
前記アクセストランジスタと同じレイアウトパターンを
有し、初期化時前記サブビット線対を所定の電位レベル
へ設定するための初期化トランジスタとを備える、半導
体記憶装置。