JPH07230690A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07230690A JPH07230690A JP6020336A JP2033694A JPH07230690A JP H07230690 A JPH07230690 A JP H07230690A JP 6020336 A JP6020336 A JP 6020336A JP 2033694 A JP2033694 A JP 2033694A JP H07230690 A JPH07230690 A JP H07230690A
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Abstract
(57)【要約】
【目的】 データ読出時における消費電流を低減すると
ともに高速でデータの読出を行なうことのできる半導体
記憶装置を実現する。 【構成】 ドライブアンプ2a,2bが、動作時には第
1の導電線1a,1b上に伝達された選択メモリセルデ
ータに従って第2の導電線3aおよび3bを駆動する。
このドライブアンプ2aおよび2bは振幅制限機能を備
えており、第2の導電線3aおよび3bの電位がフルス
イングするのを防止する。第2の導電線3aおよび3b
の電位振幅が抑制されるため、充放電電流が低減される
とともに高速で信号電位が確定し、データを高速で読出
すことができる。
ともに高速でデータの読出を行なうことのできる半導体
記憶装置を実現する。 【構成】 ドライブアンプ2a,2bが、動作時には第
1の導電線1a,1b上に伝達された選択メモリセルデ
ータに従って第2の導電線3aおよび3bを駆動する。
このドライブアンプ2aおよび2bは振幅制限機能を備
えており、第2の導電線3aおよび3bの電位がフルス
イングするのを防止する。第2の導電線3aおよび3b
の電位振幅が抑制されるため、充放電電流が低減される
とともに高速で信号電位が確定し、データを高速で読出
すことができる。
Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に階層ビット線構造を有する半導体記憶装置に関
する。より特定的には、データ読出の高速化および/ま
たはデータ読出時の消費電流を低減するための構成に関
する。
し、特に階層ビット線構造を有する半導体記憶装置に関
する。より特定的には、データ読出の高速化および/ま
たはデータ読出時の消費電流を低減するための構成に関
する。
【0002】
【従来の技術】図35は、たとえば特公平3−2199
6号公報に示される従来の半導体記憶装置の要部の構成
を示す図である。図35においては、2列に配置された
メモリセルに関連するとともにデータ読出に関連する部
分の構成を概略的に示す。
6号公報に示される従来の半導体記憶装置の要部の構成
を示す図である。図35においては、2列に配置された
メモリセルに関連するとともにデータ読出に関連する部
分の構成を概略的に示す。
【0003】図35において、メモリセルMCの各列に
対応してメインビット線対MBL0、ZMBL0および
MBL1、ZMBL1が配置される。メモリセルMCは
列方向(メインビット線の延在方向)に沿って4つのグ
ループMG0、MG1、MG2、およびMG3に分割さ
れる。メモリセルの各列においては各メモリセルグルー
プに対応してサブビット線対が配置される。メインビッ
ト線対MBL0およびZMBL0に対しては、サブビッ
ト線対SBL00、ZSBL00、SBL01、ZSB
L01、SBL02、ZSBL02、およびSBL0
3、ZSBL03が配置される。
対応してメインビット線対MBL0、ZMBL0および
MBL1、ZMBL1が配置される。メモリセルMCは
列方向(メインビット線の延在方向)に沿って4つのグ
ループMG0、MG1、MG2、およびMG3に分割さ
れる。メモリセルの各列においては各メモリセルグルー
プに対応してサブビット線対が配置される。メインビッ
ト線対MBL0およびZMBL0に対しては、サブビッ
ト線対SBL00、ZSBL00、SBL01、ZSB
L01、SBL02、ZSBL02、およびSBL0
3、ZSBL03が配置される。
【0004】メインビット線対MBL1およびZMBL
1に対しても同様にサブビット線対SBL10、ZSB
L10、SBL11、ZSBL11、SBL12、ZS
BL12、およびSBL13、ZSBL13が配置され
る。
1に対しても同様にサブビット線対SBL10、ZSB
L10、SBL11、ZSBL11、SBL12、ZS
BL12、およびSBL13、ZSBL13が配置され
る。
【0005】サブビット線対SBLおよびZSBL(サ
ブビット線を総称的に示す)と交差する方向にワード線
WLが配置される。メモリセルグループMG0、MG
1、MG2、およびMG3それぞれにおいては複数のワ
ード線WLが配置されるが、図35においては、メモリ
セルグループMG0〜MG3それぞれにおいて一方のワ
ード線WLのみを代表的に示す。サブビット線SBLお
よびZSBLとワード線WLの交差部に対応してメモリ
セルMCが配置される。図35においては、サブビット
線SBLとワード線WLの交差部に対応してメモリセル
MCが配置される構成が一例として示される。ワード線
WLとサブビット線ZSBLとの交差部にはメモリセル
MCは配置されない。このサブビット線SBLおよびZ
SBLはいわゆる「折返しビット線」を構成し、サブビ
ット線SBLおよびZSBL上には互いに論理が相補な
信号が伝達される。
ブビット線を総称的に示す)と交差する方向にワード線
WLが配置される。メモリセルグループMG0、MG
1、MG2、およびMG3それぞれにおいては複数のワ
ード線WLが配置されるが、図35においては、メモリ
セルグループMG0〜MG3それぞれにおいて一方のワ
ード線WLのみを代表的に示す。サブビット線SBLお
よびZSBLとワード線WLの交差部に対応してメモリ
セルMCが配置される。図35においては、サブビット
線SBLとワード線WLの交差部に対応してメモリセル
MCが配置される構成が一例として示される。ワード線
WLとサブビット線ZSBLとの交差部にはメモリセル
MCは配置されない。このサブビット線SBLおよびZ
SBLはいわゆる「折返しビット線」を構成し、サブビ
ット線SBLおよびZSBL上には互いに論理が相補な
信号が伝達される。
【0006】サブビット線SBLおよびZSBLに対し
て、このサブビット線対SBLおよびZSBL上の信号
電位を差動的に増幅するセンスアンプSAが設けられ
る。ここでセンスアンプSAはサブビット線対それぞれ
に対して設けられたセンスアンプSA00〜SA03お
よびSA10〜SA13を総称的に示す。
て、このサブビット線対SBLおよびZSBL上の信号
電位を差動的に増幅するセンスアンプSAが設けられ
る。ここでセンスアンプSAはサブビット線対それぞれ
に対して設けられたセンスアンプSA00〜SA03お
よびSA10〜SA13を総称的に示す。
【0007】メインビット線MBL(メインビット線M
BL0およびMBL1を総称的に示す)とメインビット
線ZMBL(ZMBL0およびZMBL1を総称的に示
す)との間には、ブロック選択信号BS(ブロック選択
信号BS0〜BS3を総称的に示す)に応答して導通
し、対応のサブビット線SBLおよびZSBLをメイン
ビット線MBLおよびZMBLへ接続するブロック選択
ゲートBGが設けられる。ブロック選択ゲートBGはサ
ブビット線対SBL00、ZSBL00〜SBL03、
ZSBL03およびSBL10、ZSBL10〜SBL
13、ZSBL13にそれぞれ対応して設けられたブロ
ック選択ゲートBG00〜BG03およびBG10〜B
G13を総称的に示す。
BL0およびMBL1を総称的に示す)とメインビット
線ZMBL(ZMBL0およびZMBL1を総称的に示
す)との間には、ブロック選択信号BS(ブロック選択
信号BS0〜BS3を総称的に示す)に応答して導通
し、対応のサブビット線SBLおよびZSBLをメイン
ビット線MBLおよびZMBLへ接続するブロック選択
ゲートBGが設けられる。ブロック選択ゲートBGはサ
ブビット線対SBL00、ZSBL00〜SBL03、
ZSBL03およびSBL10、ZSBL10〜SBL
13、ZSBL13にそれぞれ対応して設けられたブロ
ック選択ゲートBG00〜BG03およびBG10〜B
G13を総称的に示す。
【0008】メインビット線MBLおよびZMBLに対
してはブロック選択ゲートBGを介してセンスアンプS
Aにより差動的に増幅された信号が伝達される。したが
ってメインビット線MBLおよびZMBLは互いに論理
が相補な信号を伝達する。
してはブロック選択ゲートBGを介してセンスアンプS
Aにより差動的に増幅された信号が伝達される。したが
ってメインビット線MBLおよびZMBLは互いに論理
が相補な信号を伝達する。
【0009】メインビット線MBL0、ZMBL0およ
びMBL1、ZMBL1それぞれに対してさらにセンス
アンプSA♯0、およびSA♯1が設けられる。センス
アンプSA♯0およびSA♯1は対応のメインビット線
MBL0、ZMBL0およびMBL1、ZMBL1上の
信号電位を差動的に増幅する。
びMBL1、ZMBL1それぞれに対してさらにセンス
アンプSA♯0、およびSA♯1が設けられる。センス
アンプSA♯0およびSA♯1は対応のメインビット線
MBL0、ZMBL0およびMBL1、ZMBL1上の
信号電位を差動的に増幅する。
【0010】メインビット線MBL0、ZMBL0およ
びMBL1、ZMBL1それぞれに対してさらに、列選
択信号YS0およびYS1に応答して導通し、対応のメ
インビット線MBL0、ZMBL0およびMBL1およ
びZMBL1を選択的に内部データ伝達バスIOへ接続
するためのIOゲートIG0およびIG1が設けられ
る。列選択信号YS0およびYS1は、図示しないコラ
ムデコーダにより発生される。
びMBL1、ZMBL1それぞれに対してさらに、列選
択信号YS0およびYS1に応答して導通し、対応のメ
インビット線MBL0、ZMBL0およびMBL1およ
びZMBL1を選択的に内部データ伝達バスIOへ接続
するためのIOゲートIG0およびIG1が設けられ
る。列選択信号YS0およびYS1は、図示しないコラ
ムデコーダにより発生される。
【0011】内部データ伝達バスIOはプリアンプPA
に接続される。プリアンプPAは、動作時にはこの内部
データ伝達バスIO上の信号を増幅し、内部読出データ
を生成して出力回路OBへ与える。出力回路OBは、動
作時にこのプリアンプPAから与えられた内部読出デー
タをバッファ処理して外部へ読出データDoutを出力
する。
に接続される。プリアンプPAは、動作時にはこの内部
データ伝達バスIO上の信号を増幅し、内部読出データ
を生成して出力回路OBへ与える。出力回路OBは、動
作時にこのプリアンプPAから与えられた内部読出デー
タをバッファ処理して外部へ読出データDoutを出力
する。
【0012】メモリセルMCは、情報を記憶するための
メモリセルキャパシタMCbと、選択時にこのメモリセ
ルキャパシタMCbに記憶された情報を対応のサブビッ
ト線SBL(またはZSBL)へ伝達するためのメモリ
セルトランジスタMCaを含む。次に動作について簡単
に説明する。
メモリセルキャパシタMCbと、選択時にこのメモリセ
ルキャパシタMCbに記憶された情報を対応のサブビッ
ト線SBL(またはZSBL)へ伝達するためのメモリ
セルトランジスタMCaを含む。次に動作について簡単
に説明する。
【0013】動作時においては、1本のワード線WLが
選択状態とされる。選択されたワード線を含むメモリセ
ルグループのみが活性状態とされ、残りのメモリセルグ
ループはプリチャージ状態(スタンバイ状態)を維持す
る。今、メモリセルグループMG0に属するワード線W
Lが選択されたと仮定する。メモリセルグループMG0
において、ワード線WLの電位が“H”に立上がると、
メモリセルMCの記憶する情報がサブビット線SBLへ
伝達される。他方サブビット線ZSBL00およびZS
BL10にはメモリセルMCの記憶情報が伝達されず、
プリチャージ状態を維持している。
選択状態とされる。選択されたワード線を含むメモリセ
ルグループのみが活性状態とされ、残りのメモリセルグ
ループはプリチャージ状態(スタンバイ状態)を維持す
る。今、メモリセルグループMG0に属するワード線W
Lが選択されたと仮定する。メモリセルグループMG0
において、ワード線WLの電位が“H”に立上がると、
メモリセルMCの記憶する情報がサブビット線SBLへ
伝達される。他方サブビット線ZSBL00およびZS
BL10にはメモリセルMCの記憶情報が伝達されず、
プリチャージ状態を維持している。
【0014】サブビット線SBL00、ZSBL00お
よびSBL10、ZSBL10それぞれにおいて十分な
信号電位差が生じると、メモリセルグループMG0に含
まれるセンスアンプSA00およびSA10が活性化さ
れ、対応のサブビット線対SBL00、ZSBL00お
よびSBL10、ZSBL10上の信号電位を差動的に
増幅する。メモリセルグループMG1〜MG3において
は、センスアンプは活性化されない。センスアンプSA
00およびSA10の動作により、サブビット線対SB
L00、ZSBL00およびSBL10、ZSBL10
上の信号電位が増幅された後、ブロック選択信号BS0
が活性状態とされ、ブロック選択ゲートBG00および
BG10が導通状態となり、サブビット線対SBL0
0、ZSBL00およびSBL10、ZSBL10をメ
インビット線対MBL0、ZMBL0およびMBL1、
ZMBL1へ接続する。これにより、メインビット線M
BL0、ZMBL0およびMBL1、ZMBL1上の信
号電位がセンスアンプSA00およびSA10により差
動増幅された信号電位に対応する電位レベルへと変化す
る。メインビット線MBLおよびZMBLの長さはサブ
ビット線SBLおよびZSBLの長さよりも長く、この
メインビット線MBLおよびZMBL間の信号電位差は
サブビット線SBL00、ZSBL00およびSBL1
0、ZSBL10の信号電位差よりも小さい。
よびSBL10、ZSBL10それぞれにおいて十分な
信号電位差が生じると、メモリセルグループMG0に含
まれるセンスアンプSA00およびSA10が活性化さ
れ、対応のサブビット線対SBL00、ZSBL00お
よびSBL10、ZSBL10上の信号電位を差動的に
増幅する。メモリセルグループMG1〜MG3において
は、センスアンプは活性化されない。センスアンプSA
00およびSA10の動作により、サブビット線対SB
L00、ZSBL00およびSBL10、ZSBL10
上の信号電位が増幅された後、ブロック選択信号BS0
が活性状態とされ、ブロック選択ゲートBG00および
BG10が導通状態となり、サブビット線対SBL0
0、ZSBL00およびSBL10、ZSBL10をメ
インビット線対MBL0、ZMBL0およびMBL1、
ZMBL1へ接続する。これにより、メインビット線M
BL0、ZMBL0およびMBL1、ZMBL1上の信
号電位がセンスアンプSA00およびSA10により差
動増幅された信号電位に対応する電位レベルへと変化す
る。メインビット線MBLおよびZMBLの長さはサブ
ビット線SBLおよびZSBLの長さよりも長く、この
メインビット線MBLおよびZMBL間の信号電位差は
サブビット線SBL00、ZSBL00およびSBL1
0、ZSBL10の信号電位差よりも小さい。
【0015】次いでセンスアンプSA♯0およびSA♯
1が活性化され、このメインビット線MBL0、ZMB
L0およびMBL1、ZMBL1上の信号電位が増幅さ
れ、それぞれ選択されたメモリセルMCの記憶情報に従
ってハイレベルまたはローレベルに駆動される。この
後、列選択信号YS0またはYS1が活性状態とされ、
センスアンプSA♯0またはSA♯1により増幅された
データが内部読出データバスIO上に伝達される。次い
でプリアンプPAが活性化され、この内部読出データバ
スIO上の信号電位を増幅し、内部読出データを伝達
し、出力回路OBがこの内部読出データから読出データ
Doutを生成して出力する。
1が活性化され、このメインビット線MBL0、ZMB
L0およびMBL1、ZMBL1上の信号電位が増幅さ
れ、それぞれ選択されたメモリセルMCの記憶情報に従
ってハイレベルまたはローレベルに駆動される。この
後、列選択信号YS0またはYS1が活性状態とされ、
センスアンプSA♯0またはSA♯1により増幅された
データが内部読出データバスIO上に伝達される。次い
でプリアンプPAが活性化され、この内部読出データバ
スIO上の信号電位を増幅し、内部読出データを伝達
し、出力回路OBがこの内部読出データから読出データ
Doutを生成して出力する。
【0016】
【発明が解決しようとする課題】図36に、図35に示
す半導体記憶装置の概略動作波形を示す。図36におい
ては、サブビット線SBL、ZSBLおよびメインビッ
ト線MBL、ZMBLがVcc/2(Vccは動作電源
電位)の中間電位にプリチャージされている場合のデー
タ読出動作時の信号波形が一例として示される。
す半導体記憶装置の概略動作波形を示す。図36におい
ては、サブビット線SBL、ZSBLおよびメインビッ
ト線MBL、ZMBLがVcc/2(Vccは動作電源
電位)の中間電位にプリチャージされている場合のデー
タ読出動作時の信号波形が一例として示される。
【0017】図36に示すように、時刻t1において選
択されたワード線WLの電位が“H”に立上がり、サブ
ビット線SBL、ZSBLのプリチャージ電位が選択ワ
ード線WLに接続されるメモリセルの記憶情報に従って
変化する(図36においては、選択メモリセルの記憶情
報が“H”の場合が示される)。サブビット線SBLお
よびZSBLの電位差が十分に拡大されると、サブビッ
ト線SBL、ZSBLに設けられたセンスアンプSAが
活性化され、サブビット線SBL、ZSBLの電位差が
拡大され、一方のサブビット線(SBL)の電位が電源
電位Vccレベルに上昇し、他方のサブビット線(ZS
BL)が接地電位レベルに低下する。
択されたワード線WLの電位が“H”に立上がり、サブ
ビット線SBL、ZSBLのプリチャージ電位が選択ワ
ード線WLに接続されるメモリセルの記憶情報に従って
変化する(図36においては、選択メモリセルの記憶情
報が“H”の場合が示される)。サブビット線SBLお
よびZSBLの電位差が十分に拡大されると、サブビッ
ト線SBL、ZSBLに設けられたセンスアンプSAが
活性化され、サブビット線SBL、ZSBLの電位差が
拡大され、一方のサブビット線(SBL)の電位が電源
電位Vccレベルに上昇し、他方のサブビット線(ZS
BL)が接地電位レベルに低下する。
【0018】時刻t1において、ブロック選択信号BS
が活性状態となり(“H”に立上がり)、サブビット線
SBLおよびZSBLがメインビット線MBLおよびZ
MBLに接続される。これにより、メインビット線MB
LおよびZMBLの電位がプリチャージ電位から変化
し、次いでセンスアンプSA♯が活性化され、このメイ
ンビット線MBLおよびZMBLの電位が増幅され、一
方のメインビット線の電位が電源電位Vccレベル、他
方のメインビット線が接地電位レベルへ放電される。
が活性状態となり(“H”に立上がり)、サブビット線
SBLおよびZSBLがメインビット線MBLおよびZ
MBLに接続される。これにより、メインビット線MB
LおよびZMBLの電位がプリチャージ電位から変化
し、次いでセンスアンプSA♯が活性化され、このメイ
ンビット線MBLおよびZMBLの電位が増幅され、一
方のメインビット線の電位が電源電位Vccレベル、他
方のメインビット線が接地電位レベルへ放電される。
【0019】メインビット線MBL、ZMBLの電位が
増幅された後、列選択信号YSが活性化され(“H”に
立上がり)、メインビット線MBLおよびZMBLは内
部読出データバスIOに接続される。この後、図35に
示すプリアンプPAおよび出力回路OBを介して出力デ
ータDoutが時刻t3において出力される。
増幅された後、列選択信号YSが活性化され(“H”に
立上がり)、メインビット線MBLおよびZMBLは内
部読出データバスIOに接続される。この後、図35に
示すプリアンプPAおよび出力回路OBを介して出力デ
ータDoutが時刻t3において出力される。
【0020】上述のように、ワード線WLの電位が
“H”に立上がる時刻t0から列選択信号YSが活性化
される時刻t2の間に、サブビット線SBL、ZSBL
に設けられたセンスアンプSAおよびメインビット線M
BL、ZMBLに設けられたセンスアンプSA♯を活性
化する必要がある。ブロック選択信号BSを活性化する
時刻t1はワード線WLの電位が立上がる時刻t0と同
じとすることができる。しかしながら、この場合、サブ
ビット線SBL、ZSBLに設けられたセンスアンプS
Aによりサブビット線SBLおよびZSBLならびにメ
インビット線MBLおよびZMBL両者を駆動する必要
があり、サブビット線SBL、ZSBLに設けられたセ
ンスアンプSAの駆動力を比較的大きくする必要があ
り、占有面積が大きくなる。
“H”に立上がる時刻t0から列選択信号YSが活性化
される時刻t2の間に、サブビット線SBL、ZSBL
に設けられたセンスアンプSAおよびメインビット線M
BL、ZMBLに設けられたセンスアンプSA♯を活性
化する必要がある。ブロック選択信号BSを活性化する
時刻t1はワード線WLの電位が立上がる時刻t0と同
じとすることができる。しかしながら、この場合、サブ
ビット線SBL、ZSBLに設けられたセンスアンプS
Aによりサブビット線SBLおよびZSBLならびにメ
インビット線MBLおよびZMBL両者を駆動する必要
があり、サブビット線SBL、ZSBLに設けられたセ
ンスアンプSAの駆動力を比較的大きくする必要があ
り、占有面積が大きくなる。
【0021】サブビット線SBL、ZSBLに設けられ
たセンスアンプSAとメインビット線MBL、ZMBL
に設けられたセンスアンプSA♯を同時に活性化する可
能性も考えられるが、その場合センスアンプSAおよび
SA♯の動作特性の相違や駆動力の相違などにより、た
とえば、センスアンプSAがサブビット線SBLおよび
メインビット線MBLを“H”レベルへ充電し、一方セ
ンスアンプSA♯がサブビット線SBLおよびメインビ
ット線MBLを“L”レベルへ放電するというように、
センスアンプSAおよびSA♯が互いに反対方向に増幅
動作を行なう場合が生じ、正確なデータ読出を行なうこ
とができなくなるという問題が生じる。したがって、サ
ブビット線SBLおよびZSBLに設けられたセンスア
ンプSAによりサブビット線SBL、ZSBLの電位差
を増幅し、メインビット線MBL、ZMBLの電位差が
十分大きな値となった後にセンスアンプSA♯を活性化
する必要があり、このためワード線WLの電位が“H”
に立上がってからメインビット線MBLおよびZMBL
の電位が十分に増幅されるまでに長い時間を要し、高速
でデータを読出すことができなくなるという問題が生じ
る。
たセンスアンプSAとメインビット線MBL、ZMBL
に設けられたセンスアンプSA♯を同時に活性化する可
能性も考えられるが、その場合センスアンプSAおよび
SA♯の動作特性の相違や駆動力の相違などにより、た
とえば、センスアンプSAがサブビット線SBLおよび
メインビット線MBLを“H”レベルへ充電し、一方セ
ンスアンプSA♯がサブビット線SBLおよびメインビ
ット線MBLを“L”レベルへ放電するというように、
センスアンプSAおよびSA♯が互いに反対方向に増幅
動作を行なう場合が生じ、正確なデータ読出を行なうこ
とができなくなるという問題が生じる。したがって、サ
ブビット線SBLおよびZSBLに設けられたセンスア
ンプSAによりサブビット線SBL、ZSBLの電位差
を増幅し、メインビット線MBL、ZMBLの電位差が
十分大きな値となった後にセンスアンプSA♯を活性化
する必要があり、このためワード線WLの電位が“H”
に立上がってからメインビット線MBLおよびZMBL
の電位が十分に増幅されるまでに長い時間を要し、高速
でデータを読出すことができなくなるという問題が生じ
る。
【0022】さらに、メインビット線MBLおよびZM
BLはセンスアンプSA♯により電源電位Vccレベル
および接地電位レベルへ駆動されており、このためメイ
ンビット線MBLおよびZMBLの充放電に伴う消費電
流が大きくなり、センス動作時における消費電流を低減
することができないという問題が生じる。
BLはセンスアンプSA♯により電源電位Vccレベル
および接地電位レベルへ駆動されており、このためメイ
ンビット線MBLおよびZMBLの充放電に伴う消費電
流が大きくなり、センス動作時における消費電流を低減
することができないという問題が生じる。
【0023】さらに、メインビット線MBLおよびZM
BLの電位が電源電位Vccレベルおよび接地電位レベ
ルに確定した後に列選択信号YSを活性化して(“H”
に立上げて)いるため、センスアンプSA♯活性化後、
メインビット線MBLおよびZMBLの電位が安定状態
となるまで列選択信号YSを活性化することができず、
列選択信号YSが活性化される時刻t2のタイミングを
早くすることができず、データ読出時のアクセス時間が
長くなるという問題が生じる。
BLの電位が電源電位Vccレベルおよび接地電位レベ
ルに確定した後に列選択信号YSを活性化して(“H”
に立上げて)いるため、センスアンプSA♯活性化後、
メインビット線MBLおよびZMBLの電位が安定状態
となるまで列選択信号YSを活性化することができず、
列選択信号YSが活性化される時刻t2のタイミングを
早くすることができず、データ読出時のアクセス時間が
長くなるという問題が生じる。
【0024】また、上述のようなサブビット線およびメ
インビット線を有する階層ビット線の構成の場合、サブ
ビット線およびメインビット線をスタンバイ時に所定電
位(中間電位Vcc/2または電源電位Vccレベル)
にプリチャージするためのトランジスタ素子が必要とさ
れる。この場合、できるだけメモリセルアレイの占有面
積を増加させることなくプリチャージ/イコライズ用の
トランジスタ素子をメモリセルアレイ内に配置するのが
好ましい。しかしながら、上述の先行技術文献において
は、このようなプリチャージ/イコライズ用のトランジ
スタ素子をどのように配置するかについては何ら開示さ
れていない。
インビット線を有する階層ビット線の構成の場合、サブ
ビット線およびメインビット線をスタンバイ時に所定電
位(中間電位Vcc/2または電源電位Vccレベル)
にプリチャージするためのトランジスタ素子が必要とさ
れる。この場合、できるだけメモリセルアレイの占有面
積を増加させることなくプリチャージ/イコライズ用の
トランジスタ素子をメモリセルアレイ内に配置するのが
好ましい。しかしながら、上述の先行技術文献において
は、このようなプリチャージ/イコライズ用のトランジ
スタ素子をどのように配置するかについては何ら開示さ
れていない。
【0025】それゆえ、この発明の目的は、センス動作
時の消費電流を低減することのできる半導体記憶装置を
提供することである。
時の消費電流を低減することのできる半導体記憶装置を
提供することである。
【0026】この発明の他の目的は、高速でデータを読
出すことのできる半導体記憶装置を提供することであ
る。
出すことのできる半導体記憶装置を提供することであ
る。
【0027】この発明のさらに他の目的は、センス動作
時の消費電流を低減することができるとともに高速でデ
ータを読出すことのできる半導体記憶装置を提供するこ
とである。
時の消費電流を低減することができるとともに高速でデ
ータを読出すことのできる半導体記憶装置を提供するこ
とである。
【0028】この発明のさらに他の目的は、効率的に配
置されたサブビット線プリチャージ/イコライズ用トラ
ンジスタを備える半導体記憶装置を提供することであ
る。
置されたサブビット線プリチャージ/イコライズ用トラ
ンジスタを備える半導体記憶装置を提供することであ
る。
【0029】この発明のさらに他の目的は、メモリセル
アレイ占有面積、消費電流およびデータ読出時のアクセ
ス時間が低減された半導体記憶装置を提供することであ
る。
アレイ占有面積、消費電流およびデータ読出時のアクセ
ス時間が低減された半導体記憶装置を提供することであ
る。
【0030】この発明のさらに他の目的は、上記各目的
を達成することのできるダイナミック型半導体記憶装置
を提供することである。
を達成することのできるダイナミック型半導体記憶装置
を提供することである。
【0031】
【課題を解決するための手段】請求項1に係る半導体記
憶装置は、各々が情報を記憶する複数のメモリセルと、
これら複数のメモリセルが接続され、複数のメモリセル
のうちの選択されたメモリセルのデータを伝達するため
の第1の導電線と、この第1の導電線と並列に設けられ
る第2の導電線と、第1の導電線上の信号電位に従って
第2の導電線をこの第1の導電線上の信号電位に対応す
る電位レベルへと駆動するドライブアンプ手段を含む。
このドライブアンプ手段は、第2の導電線上の信号電位
振幅を抑制するための手段を含む。
憶装置は、各々が情報を記憶する複数のメモリセルと、
これら複数のメモリセルが接続され、複数のメモリセル
のうちの選択されたメモリセルのデータを伝達するため
の第1の導電線と、この第1の導電線と並列に設けられ
る第2の導電線と、第1の導電線上の信号電位に従って
第2の導電線をこの第1の導電線上の信号電位に対応す
る電位レベルへと駆動するドライブアンプ手段を含む。
このドライブアンプ手段は、第2の導電線上の信号電位
振幅を抑制するための手段を含む。
【0032】請求項1に係る半導体記憶装置はさらに、
第2の導電線上の信号電位に対応するデータ信号を伝達
するためのデータ読出線と、選択信号に応答して第2の
導電線とデータ読出線とを接続するためのゲート手段と
を備える。
第2の導電線上の信号電位に対応するデータ信号を伝達
するためのデータ読出線と、選択信号に応答して第2の
導電線とデータ読出線とを接続するためのゲート手段と
を備える。
【0033】請求項2に係る半導体記憶装置は、第1の
導電線が互いに相補な論理の信号を伝達する1対のサブ
ビット線を含みかつ第2の導電線が互いに相補な論理の
信号を伝達する1対のメインビット線とを含む。
導電線が互いに相補な論理の信号を伝達する1対のサブ
ビット線を含みかつ第2の導電線が互いに相補な論理の
信号を伝達する1対のメインビット線とを含む。
【0034】この請求項2の半導体記憶装置におけるド
ライブアンプ手段は、そのコントロールゲートがサブビ
ット線対の一方のサブビット線に接続され、その一方導
通端子がサブビット線対の他方サブビット線に接続さ
れ、かつその他方導通端子がセンスドライブ信号を受け
るように接続される第1導電型の第1のトランジスタ素
子と、その一方導通端子が上記一方サブビット線に接続
され、そのコントロールゲートが上記他方サブビット線
に接続され、かつその他方導通端子が上記センスドライ
ブ信号を受けるように接続される第1導電型の第2のト
ランジスタ素子と、分離指示信号に応答して、第1およ
び第2のトランジスタ素子のそれぞれのコントロールゲ
ートを上記一方および他方サブビット線と接続しつつ上
記第1および第2のトランジスタ素子のそれぞれの一方
導通端子を他方および一方サブビット線から分離するた
めの分離素子と、接続指示信号に応答して第1および第
2のトランジスタ素子のそれぞれの一方導通端子をメイ
ンビット線対の一方および他方メインビット線へ接続す
る接続手段を含む。
ライブアンプ手段は、そのコントロールゲートがサブビ
ット線対の一方のサブビット線に接続され、その一方導
通端子がサブビット線対の他方サブビット線に接続さ
れ、かつその他方導通端子がセンスドライブ信号を受け
るように接続される第1導電型の第1のトランジスタ素
子と、その一方導通端子が上記一方サブビット線に接続
され、そのコントロールゲートが上記他方サブビット線
に接続され、かつその他方導通端子が上記センスドライ
ブ信号を受けるように接続される第1導電型の第2のト
ランジスタ素子と、分離指示信号に応答して、第1およ
び第2のトランジスタ素子のそれぞれのコントロールゲ
ートを上記一方および他方サブビット線と接続しつつ上
記第1および第2のトランジスタ素子のそれぞれの一方
導通端子を他方および一方サブビット線から分離するた
めの分離素子と、接続指示信号に応答して第1および第
2のトランジスタ素子のそれぞれの一方導通端子をメイ
ンビット線対の一方および他方メインビット線へ接続す
る接続手段を含む。
【0035】請求項3に係る半導体記憶装置は、それぞ
れの一方導通端子およびコントロールゲートが交差結合
されかつメインビット線対に接続された第2の導電型の
トランジスタ素子対をさらに含み、一方および他方のメ
インビット線の信号電位を差動的に増幅する。
れの一方導通端子およびコントロールゲートが交差結合
されかつメインビット線対に接続された第2の導電型の
トランジスタ素子対をさらに含み、一方および他方のメ
インビット線の信号電位を差動的に増幅する。
【0036】請求項4に係る半導体記憶装置は、請求項
2におけるドライブアンプ手段が、さらに、それぞれの
一方導通端子およびコントロールゲートが交差結合され
てかつサブビット線対に接続され、サブビット線対上の
信号電位差動的に増幅する1対の第2導電型の1対のト
ランジスタ素子を含む。
2におけるドライブアンプ手段が、さらに、それぞれの
一方導通端子およびコントロールゲートが交差結合され
てかつサブビット線対に接続され、サブビット線対上の
信号電位差動的に増幅する1対の第2導電型の1対のト
ランジスタ素子を含む。
【0037】請求項5に係る半導体記憶装置は、第2の
導電線上の信号電位に影響を及ぼすことなくこの第2の
導電線上の信号を増幅し、ゲート手段を介してデータ読
出線へ伝達する手段をさらに含む。
導電線上の信号電位に影響を及ぼすことなくこの第2の
導電線上の信号を増幅し、ゲート手段を介してデータ読
出線へ伝達する手段をさらに含む。
【0038】請求項6に係る半導体記憶装置は、第2導
電線の電位を増幅するための高入力インピーダンスを有
するバッファアンプを含む。
電線の電位を増幅するための高入力インピーダンスを有
するバッファアンプを含む。
【0039】請求項7に係る半導体記憶装置は、請求項
1における半導体記憶装置において、第1の導電線が互
いに相補な論理の信号を伝達するための第1のサブビッ
ト線対と、互いに論理が相補な信号を伝達する第2のサ
ブビット線対を含み、これらの第1および第2のサブビ
ット線対はドライブアンプ手段に関して互いに反対方向
に延在するように配置される。
1における半導体記憶装置において、第1の導電線が互
いに相補な論理の信号を伝達するための第1のサブビッ
ト線対と、互いに論理が相補な信号を伝達する第2のサ
ブビット線対を含み、これらの第1および第2のサブビ
ット線対はドライブアンプ手段に関して互いに反対方向
に延在するように配置される。
【0040】請求項7に係る半導体記憶装置のドライブ
アンプ手段は、それぞれの一方導通端子とコントロール
ゲートが交差結合されかつ第1のサブビット線対に接続
され、第1のセンスドライブ信号に応答して第1のサブ
ビット線対上の信号電位を差動的に増幅する1対の第1
導電型のトランジスタ素子を含む第1のセンス手段と、
分離指示信号に応答して、第1のトランジスタ素子対の
それぞれのコントロールゲートと第1のサブビット線対
とを接続しつつそれぞれの一方導通端子と第1のサブビ
ット線対とを分離するための第1の分離手段と、それぞ
れの一方導通端子とコントロールゲートが交差結合され
かつ第2のサブビット線対に接続され、第2のセンスド
ライブ信号に応答して第2のサブビット線対上の信号電
位を相補的に増幅するための第2導電型の1対のトラン
ジスタ素子を含む第2のセンス手段と、分離指示信号に
応答して、これら第2のトランジスタ素子対のそれぞれ
のコントロールゲートと第2のサブビット線対とを接続
しつつ第2のトランジスタ素子対のそれぞれの一方導通
端子と第2のサブビット線対とを分離するための第2の
分離手段とを含む。これら第1および第2のトランジス
タ素子対のそれぞれの一方導通端子上の信号電位が接続
手段を介してメインビット線対へ伝達される。
アンプ手段は、それぞれの一方導通端子とコントロール
ゲートが交差結合されかつ第1のサブビット線対に接続
され、第1のセンスドライブ信号に応答して第1のサブ
ビット線対上の信号電位を差動的に増幅する1対の第1
導電型のトランジスタ素子を含む第1のセンス手段と、
分離指示信号に応答して、第1のトランジスタ素子対の
それぞれのコントロールゲートと第1のサブビット線対
とを接続しつつそれぞれの一方導通端子と第1のサブビ
ット線対とを分離するための第1の分離手段と、それぞ
れの一方導通端子とコントロールゲートが交差結合され
かつ第2のサブビット線対に接続され、第2のセンスド
ライブ信号に応答して第2のサブビット線対上の信号電
位を相補的に増幅するための第2導電型の1対のトラン
ジスタ素子を含む第2のセンス手段と、分離指示信号に
応答して、これら第2のトランジスタ素子対のそれぞれ
のコントロールゲートと第2のサブビット線対とを接続
しつつ第2のトランジスタ素子対のそれぞれの一方導通
端子と第2のサブビット線対とを分離するための第2の
分離手段とを含む。これら第1および第2のトランジス
タ素子対のそれぞれの一方導通端子上の信号電位が接続
手段を介してメインビット線対へ伝達される。
【0041】請求項8に係る半導体記憶装置は、請求項
1における半導体記憶装置において、第1の導電線がド
ライブアンプ手段に関して第1および第2の部分に分割
され、さらにブロック選択信号に応答して第1および第
2の部分の一方をドライブアンプ手段から切り離すため
の手段を含む。
1における半導体記憶装置において、第1の導電線がド
ライブアンプ手段に関して第1および第2の部分に分割
され、さらにブロック選択信号に応答して第1および第
2の部分の一方をドライブアンプ手段から切り離すため
の手段を含む。
【0042】請求項9に係る半導体記憶装置は、請求項
1におけるドライブアンプ手段が、センスドライブ信号
に応答して第1の導電線上の信号電位を増幅するための
センス手段と、読出活性化信号に応答して活性化され、
第1の導電線上の信号に応答して第2の導電線を第1の
電源電位レベルへと駆動するための読出ゲート手段を含
む。
1におけるドライブアンプ手段が、センスドライブ信号
に応答して第1の導電線上の信号電位を増幅するための
センス手段と、読出活性化信号に応答して活性化され、
第1の導電線上の信号に応答して第2の導電線を第1の
電源電位レベルへと駆動するための読出ゲート手段を含
む。
【0043】請求項10に係る半導体記憶装置は、請求
項1に係る半導体記憶装置において、第1の導電線が互
いに相補な論理の信号を伝達する1対のサブビット線を
含み、かつ第2の導電線が互いに相補な論理の信号を伝
達する1対のメインビット線を含み、かつさらにドライ
ブアンプ手段が、それぞれの一方導通端子およびコント
ロールゲートが交差結合されかつサブビット線対に接続
され、第1のセンスドライブ信号に応答してサブビット
線対上の信号電位を差動的に増幅するための第1の導電
型の1対の第1のトランジスタ素子と、それぞれの一方
導通端子およびコントロールゲートが交差結合されかつ
サブビット線対に接続されてサブビット線対上の信号電
位を第2のセンスドライブ信号に応答して差動的に増幅
するための1対の第2導電型の第2のトランジスタ素子
と、一方のサブビット線と一方のメインビット線の間お
よび他方のサブビット線と他方のメインビット線の間に
それぞれ設けられ、読出活性化信号に応答して対応のサ
ブビット線上の信号電位に応答して第1の電位を対応の
メインビット線上へ伝達するための1対の読出ゲートを
含む。
項1に係る半導体記憶装置において、第1の導電線が互
いに相補な論理の信号を伝達する1対のサブビット線を
含み、かつ第2の導電線が互いに相補な論理の信号を伝
達する1対のメインビット線を含み、かつさらにドライ
ブアンプ手段が、それぞれの一方導通端子およびコント
ロールゲートが交差結合されかつサブビット線対に接続
され、第1のセンスドライブ信号に応答してサブビット
線対上の信号電位を差動的に増幅するための第1の導電
型の1対の第1のトランジスタ素子と、それぞれの一方
導通端子およびコントロールゲートが交差結合されかつ
サブビット線対に接続されてサブビット線対上の信号電
位を第2のセンスドライブ信号に応答して差動的に増幅
するための1対の第2導電型の第2のトランジスタ素子
と、一方のサブビット線と一方のメインビット線の間お
よび他方のサブビット線と他方のメインビット線の間に
それぞれ設けられ、読出活性化信号に応答して対応のサ
ブビット線上の信号電位に応答して第1の電位を対応の
メインビット線上へ伝達するための1対の読出ゲートを
含む。
【0044】請求項11に係る半導体記憶装置は、請求
項9に係る半導体記憶装置において、読出活性化信号が
第1および第2のセンスドライブ信号の活性化時よりも
早く活性化される。
項9に係る半導体記憶装置において、読出活性化信号が
第1および第2のセンスドライブ信号の活性化時よりも
早く活性化される。
【0045】請求項12に係る半導体記憶装置は、請求
項1に係る半導体記憶装置がさらに、スタンバイ時に第
1の導電線を所定電位にプリチャージするための初期化
トランジスタを含み、この初期化トランジスタはメモリ
セルに含まれるトランジスタと同じ導電層で形成される
コントロールゲートを有しかつこのメモリセルのトラン
ジスタと同じサイズを有する。
項1に係る半導体記憶装置がさらに、スタンバイ時に第
1の導電線を所定電位にプリチャージするための初期化
トランジスタを含み、この初期化トランジスタはメモリ
セルに含まれるトランジスタと同じ導電層で形成される
コントロールゲートを有しかつこのメモリセルのトラン
ジスタと同じサイズを有する。
【0046】請求項13に係る半導体記憶装置は、各々
が情報を記憶する複数のメモリセルと、これら複数のメ
モリセルが接続され、互いに相補な論理の信号を伝達す
る1対のサブビット線と、サブビット線対と平行に配設
され、互いに相補な論理の信号を伝達する1対のメイン
ビット線と、それぞれの一方導通端子およびコントロー
ルゲートが交差結合されかつサブビット線対に接続さ
れ、このサブビット線対上の信号電位を差動的に増幅す
るための1対の第1導電型の第1のトランジスタ素子
と、それぞれの一方導通端子とコントロールゲートが交
差結合されかつサブビット線対に接続され、このサブビ
ット線対上の信号電位を差動的に増幅する1対の第2導
電型のトランジスタ素子と、一方のサブビット線と一方
のメインビット線の間および他方のサブビット線と他方
のメインビット線の間に設けられ、読出活性化信号に応
答して活性化され、対応のサブビット線上の電位を対応
のメインビット線上へ伝達する1対の読出ゲート手段を
含む。
が情報を記憶する複数のメモリセルと、これら複数のメ
モリセルが接続され、互いに相補な論理の信号を伝達す
る1対のサブビット線と、サブビット線対と平行に配設
され、互いに相補な論理の信号を伝達する1対のメイン
ビット線と、それぞれの一方導通端子およびコントロー
ルゲートが交差結合されかつサブビット線対に接続さ
れ、このサブビット線対上の信号電位を差動的に増幅す
るための1対の第1導電型の第1のトランジスタ素子
と、それぞれの一方導通端子とコントロールゲートが交
差結合されかつサブビット線対に接続され、このサブビ
ット線対上の信号電位を差動的に増幅する1対の第2導
電型のトランジスタ素子と、一方のサブビット線と一方
のメインビット線の間および他方のサブビット線と他方
のメインビット線の間に設けられ、読出活性化信号に応
答して活性化され、対応のサブビット線上の電位を対応
のメインビット線上へ伝達する1対の読出ゲート手段を
含む。
【0047】請求項14に係る半導体記憶装置は、各々
が情報を記憶する複数のメモリセルと、これら複数のメ
モリセルが接続され、互いに論理が相補な信号を伝達す
る1対のサブビット線を含む。この1対のサブビット線
が第1の部分と第2の部分とこれら第1および第2の部
分とを接続する1対の信号線を含む。サブビット線対は
第1のサブビット線と第2のサブビット線を含む。
が情報を記憶する複数のメモリセルと、これら複数のメ
モリセルが接続され、互いに論理が相補な信号を伝達す
る1対のサブビット線を含む。この1対のサブビット線
が第1の部分と第2の部分とこれら第1および第2の部
分とを接続する1対の信号線を含む。サブビット線対は
第1のサブビット線と第2のサブビット線を含む。
【0048】請求項14に係る半導体記憶装置は、さら
に、その一方導通端子が信号線対の一方信号線に接続さ
れ、そのコントロールゲートが第1の部分の第2のサブ
ビット線に接続され、その他方導通端子が第1のセンス
ドライブ信号を受けるように接続される第1導電型の第
1のトランジスタ素子と、その一方導通端子が信号線対
の他方信号線に接続され、そのコントロールゲートが第
1の部分の第1のサブビット線に接続されかつその他方
導通端子が第1のセンスドライブ信号を受けるように接
続される第1導電型の第2のトランジスタ素子と、その
一方導通端子が一方信号線に接続され、そのコントロー
ルゲートが第2の部分の第2のサブビット線に接続さ
れ、かつその他方導通端子が第2のセンスドライブ信号
を受けるように接続される第2導電型の第3のトランジ
スタ素子と、その一方導通端子が他方信号線に接続さ
れ、そのコントロールゲートが第2の部分の第1のサブ
ビット線に接続され、その他方導通端子が第2のセンス
ドライブ信号を受けるように接続される第2導電型の第
4のトランジスタ素子と、分離指示信号に応答して、信
号線対と第1の部分の第1および第2のサブビット線と
を分離するための1対の第1の分離トランジスタと、分
離指示信号に応答して第2の部分の第1および第2のサ
ブビット線と信号線対とを分離するための1対の第2の
分離トランジスタと、この分離指示信号の活性化時に所
定期間信号線対とメインビット線対とを接続するための
1対の転送用トランジスタ素子を含む。
に、その一方導通端子が信号線対の一方信号線に接続さ
れ、そのコントロールゲートが第1の部分の第2のサブ
ビット線に接続され、その他方導通端子が第1のセンス
ドライブ信号を受けるように接続される第1導電型の第
1のトランジスタ素子と、その一方導通端子が信号線対
の他方信号線に接続され、そのコントロールゲートが第
1の部分の第1のサブビット線に接続されかつその他方
導通端子が第1のセンスドライブ信号を受けるように接
続される第1導電型の第2のトランジスタ素子と、その
一方導通端子が一方信号線に接続され、そのコントロー
ルゲートが第2の部分の第2のサブビット線に接続さ
れ、かつその他方導通端子が第2のセンスドライブ信号
を受けるように接続される第2導電型の第3のトランジ
スタ素子と、その一方導通端子が他方信号線に接続さ
れ、そのコントロールゲートが第2の部分の第1のサブ
ビット線に接続され、その他方導通端子が第2のセンス
ドライブ信号を受けるように接続される第2導電型の第
4のトランジスタ素子と、分離指示信号に応答して、信
号線対と第1の部分の第1および第2のサブビット線と
を分離するための1対の第1の分離トランジスタと、分
離指示信号に応答して第2の部分の第1および第2のサ
ブビット線と信号線対とを分離するための1対の第2の
分離トランジスタと、この分離指示信号の活性化時に所
定期間信号線対とメインビット線対とを接続するための
1対の転送用トランジスタ素子を含む。
【0049】請求項15に係る半導体記憶装置は、互い
に論理が相補な信号を伝達する1対のビット線、前記サ
ブビット線対と交差するように配置される複数のワード
線、前記複数のワード線の各々と前記サブビット線対と
の交差部に対応して配置され、各々が情報を記憶するた
めのキャパシタと対応のワード線上の信号電位に応答し
て前記キャパシタを関連のサブビット線へ結合するため
のアクセストランジスタを有する複数のメモリセル、お
よび前記アクセストランジスタと同じレイアウトパター
ンを有し、初期化時前記サブビット線対を所定の電位レ
ベルへ設定するための初期化トランジスタとを備える。
に論理が相補な信号を伝達する1対のビット線、前記サ
ブビット線対と交差するように配置される複数のワード
線、前記複数のワード線の各々と前記サブビット線対と
の交差部に対応して配置され、各々が情報を記憶するた
めのキャパシタと対応のワード線上の信号電位に応答し
て前記キャパシタを関連のサブビット線へ結合するため
のアクセストランジスタを有する複数のメモリセル、お
よび前記アクセストランジスタと同じレイアウトパター
ンを有し、初期化時前記サブビット線対を所定の電位レ
ベルへ設定するための初期化トランジスタとを備える。
【0050】
【作用】請求項1の半導体記憶装置においては、ドライ
ブアンプ手段により第2の導電線の電位振幅が抑制され
るため、第2の導電線の充放電電流が低減されかつ第2
の導電線の電位確定タイミングが早くなり、高速でデー
タを読出すことができる。
ブアンプ手段により第2の導電線の電位振幅が抑制され
るため、第2の導電線の充放電電流が低減されかつ第2
の導電線の電位確定タイミングが早くなり、高速でデー
タを読出すことができる。
【0051】請求項2の半導体記憶装置においては、ド
ライブアンプ手段の構成要素である一方導通端子とコン
トロールゲートとが交差結合されたトランジスタ素子対
が、それぞれのコントロールゲートがサブビット線対と
接続されつつそれらの一方導通端子がサブビット線対と
分離トランジスタにより分離されるため、サブビット線
対にメモリセルデータが現われたときにメインビット線
対をこのメモリセルデータに従ってドライブすることが
でき、速いタイミングでメインビット線対をドライブす
ることができ、高速でデータを読出すことができる。
ライブアンプ手段の構成要素である一方導通端子とコン
トロールゲートとが交差結合されたトランジスタ素子対
が、それぞれのコントロールゲートがサブビット線対と
接続されつつそれらの一方導通端子がサブビット線対と
分離トランジスタにより分離されるため、サブビット線
対にメモリセルデータが現われたときにメインビット線
対をこのメモリセルデータに従ってドライブすることが
でき、速いタイミングでメインビット線対をドライブす
ることができ、高速でデータを読出すことができる。
【0052】請求項3の半導体記憶装置においては、増
幅手段が交差結合されたトランジスタ素子対で構成され
るため、一方の電位方向へのみ変化したメインビット線
対の電位を反対方向へもドライブすることができ、メモ
リセルがダイナミック型メモリセルの場合に確実にメモ
リセルデータのリストアを行なうことができる。
幅手段が交差結合されたトランジスタ素子対で構成され
るため、一方の電位方向へのみ変化したメインビット線
対の電位を反対方向へもドライブすることができ、メモ
リセルがダイナミック型メモリセルの場合に確実にメモ
リセルデータのリストアを行なうことができる。
【0053】請求項4の半導体記憶装置において、ドラ
イブアンプ手段が追加の増幅手段を有しており、この追
加の増幅手段によりサブビット線対の電位をメインビッ
ト線対の電位に影響を及ぼすことなく差動増幅すること
ができ、消費電流を低減しつつメモリセルデータのリス
トアを行なうことができる。
イブアンプ手段が追加の増幅手段を有しており、この追
加の増幅手段によりサブビット線対の電位をメインビッ
ト線対の電位に影響を及ぼすことなく差動増幅すること
ができ、消費電流を低減しつつメモリセルデータのリス
トアを行なうことができる。
【0054】請求項5の半導体記憶装置においては、増
幅手段が第2の導電線電位に影響を及ぼすことなくこの
第2の導電線電位を増幅しており、第2の導電線の充放
電を行なうことなくこの第2の導電線の電位が増幅され
ており、消費電流を低減することができるとともに、こ
の第2の導電線上の小振幅信号を増幅するため速いタイ
ミングでデータを読出すことができる。請求項6に係る
半導体記憶装置において、増幅手段が高入力インピーダ
ンスのバッファアンプで構成されるため、第2の導電線
上の小振幅信号をこの第2の導電線上の電位を変化させ
ることなく高速で増幅することができ、低消費電流およ
び高速データ読出が可能となる。
幅手段が第2の導電線電位に影響を及ぼすことなくこの
第2の導電線電位を増幅しており、第2の導電線の充放
電を行なうことなくこの第2の導電線の電位が増幅され
ており、消費電流を低減することができるとともに、こ
の第2の導電線上の小振幅信号を増幅するため速いタイ
ミングでデータを読出すことができる。請求項6に係る
半導体記憶装置において、増幅手段が高入力インピーダ
ンスのバッファアンプで構成されるため、第2の導電線
上の小振幅信号をこの第2の導電線上の電位を変化させ
ることなく高速で増幅することができ、低消費電流およ
び高速データ読出が可能となる。
【0055】請求項7の半導体記憶装置においては、第
1および第2の選択手段ならびに第1および第2の分離
手段によりサブビット線対の第1および第2の部分いず
れにおいてメモリセルが選択状態とされてもメインビッ
ト線対の電位振幅(電位変化量)を抑制しつつ高速でメ
インビット線対をメモリセルデータに従って駆動するこ
とができるとともに、メモリセルデータをメインビット
線電位を増幅することなくリストアすることができ、リ
ストア時の消費電流の低減を実現することができる。
1および第2の選択手段ならびに第1および第2の分離
手段によりサブビット線対の第1および第2の部分いず
れにおいてメモリセルが選択状態とされてもメインビッ
ト線対の電位振幅(電位変化量)を抑制しつつ高速でメ
インビット線対をメモリセルデータに従って駆動するこ
とができるとともに、メモリセルデータをメインビット
線電位を増幅することなくリストアすることができ、リ
ストア時の消費電流の低減を実現することができる。
【0056】請求項8の半導体記憶装置においては、ブ
ロック選択ゲートにより一方の部分の第1の導電線のみ
がドライブアンプ手段に接続されるため、ドライブアン
プ手段はこの接続された一方の部分の第1の導電線のみ
の電位に従って動作すればよく、第1の導電線全体にメ
モリセルデータが伝達されてから動作する必要がなく、
速いタイミングでメインビット線を駆動することがで
き、高速でデータを読出すことが可能となる。また、第
1の導電線がサブビット線対を含むとき、メモリセルデ
ータのリストア時には一方のサブビット線対のみがこの
ドライブアンプ手段により駆動されるため、リストア時
におけるドライブアンプ手段の負荷容量が低減される。
ロック選択ゲートにより一方の部分の第1の導電線のみ
がドライブアンプ手段に接続されるため、ドライブアン
プ手段はこの接続された一方の部分の第1の導電線のみ
の電位に従って動作すればよく、第1の導電線全体にメ
モリセルデータが伝達されてから動作する必要がなく、
速いタイミングでメインビット線を駆動することがで
き、高速でデータを読出すことが可能となる。また、第
1の導電線がサブビット線対を含むとき、メモリセルデ
ータのリストア時には一方のサブビット線対のみがこの
ドライブアンプ手段により駆動されるため、リストア時
におけるドライブアンプ手段の負荷容量が低減される。
【0057】請求項9の半導体記憶装置においては、読
出ゲート手段は第1の導電線上の信号電位に従って第2
の導電線を第1の電源電位レベルへ駆動するため、第1
の導電線の電位がセンス手段により十分増幅される前に
第2の導電線電位を変化させることができ、高速でデー
タ読出を行なうことができる。
出ゲート手段は第1の導電線上の信号電位に従って第2
の導電線を第1の電源電位レベルへ駆動するため、第1
の導電線の電位がセンス手段により十分増幅される前に
第2の導電線電位を変化させることができ、高速でデー
タ読出を行なうことができる。
【0058】請求項10の半導体記憶装置においては、
交差結合された第1導電型の第1のトランジスタ素子対
および交差結合された第2導電型の第2のトランジスタ
素子対によりサブビット線対上の信号電位が差動増幅さ
れており、読出ゲートを確実にメモリセルデータに従っ
て動作させることができ、正確かつ高速でメインビット
線対の電位を変化させることができる。
交差結合された第1導電型の第1のトランジスタ素子対
および交差結合された第2導電型の第2のトランジスタ
素子対によりサブビット線対上の信号電位が差動増幅さ
れており、読出ゲートを確実にメモリセルデータに従っ
て動作させることができ、正確かつ高速でメインビット
線対の電位を変化させることができる。
【0059】請求項11の半導体記憶装置においては、
読出ゲート手段がセンス手段の活性化信号の活性化前に
活性化されるため、メモリセルデータがサブビット線対
に現われた時点でメインビット線対に電位変化を生じさ
せることができ、高速でデータを読出すことができる。
読出ゲート手段がセンス手段の活性化信号の活性化前に
活性化されるため、メモリセルデータがサブビット線対
に現われた時点でメインビット線対に電位変化を生じさ
せることができ、高速でデータを読出すことができる。
【0060】請求項12の半導体記憶装置において、初
期化トランジスタはメモリセルトランジスタと同一層で
形成されるコントロールゲート、およびメモリセルトラ
ンジスタと同一サイズを有しており、メモリセルトラン
ジスタと同一製造プロセスで作製することができるとと
もに、またメモリセルトランジスタと同じレイアウトパ
ターンを持って作製することによりメモリセルレイアウ
トパターンを繰返しして初期化トランジスタを形成する
ことができ、メモリセルアレイにおけるレイアウトパタ
ーンの周期性が保持され、アレイ面積を低減することが
できるとともに、メモリセルトランジスタのパターンの
安定性が保持され、メモリセルの記憶特性および装置の
信頼性が改善される。
期化トランジスタはメモリセルトランジスタと同一層で
形成されるコントロールゲート、およびメモリセルトラ
ンジスタと同一サイズを有しており、メモリセルトラン
ジスタと同一製造プロセスで作製することができるとと
もに、またメモリセルトランジスタと同じレイアウトパ
ターンを持って作製することによりメモリセルレイアウ
トパターンを繰返しして初期化トランジスタを形成する
ことができ、メモリセルアレイにおけるレイアウトパタ
ーンの周期性が保持され、アレイ面積を低減することが
できるとともに、メモリセルトランジスタのパターンの
安定性が保持され、メモリセルの記憶特性および装置の
信頼性が改善される。
【0061】請求項13の半導体記憶装置においては、
第1および第2の交差結合されたトランジスタ素子対に
よりサブビット線対の電位が差動増幅されており、読出
ゲート手段がこのサブビット線対の電位に従ってメイン
ビット線対を第1の電源電位レベルへと駆動しているた
め、高速でメインビット線対の電位を変化させることが
できるとともにこの読出ゲート手段の固有のインピーダ
ンスによりメインビット線対の電位振幅を効果的に抑制
することができる。
第1および第2の交差結合されたトランジスタ素子対に
よりサブビット線対の電位が差動増幅されており、読出
ゲート手段がこのサブビット線対の電位に従ってメイン
ビット線対を第1の電源電位レベルへと駆動しているた
め、高速でメインビット線対の電位を変化させることが
できるとともにこの読出ゲート手段の固有のインピーダ
ンスによりメインビット線対の電位振幅を効果的に抑制
することができる。
【0062】請求項14の半導体記憶装置においては、
第1および第2の分離トランジスタ対により、第1、第
2、第3および第4のトランジスタ素子の各一方導通端
子とサブビット線対を分離してサブビット線対の電位を
差動増幅してメインビット線対を所定期間ドライブして
いるため、サブビット線対にメモリセルデータが現われ
た時点でメインビット線対の電位変化を生じさせること
ができるとともにメインビット線対の電位振幅を効果的
に抑制することができ、低消費電流および高速データ読
出を実現することができる。
第1および第2の分離トランジスタ対により、第1、第
2、第3および第4のトランジスタ素子の各一方導通端
子とサブビット線対を分離してサブビット線対の電位を
差動増幅してメインビット線対を所定期間ドライブして
いるため、サブビット線対にメモリセルデータが現われ
た時点でメインビット線対の電位変化を生じさせること
ができるとともにメインビット線対の電位振幅を効果的
に抑制することができ、低消費電流および高速データ読
出を実現することができる。
【0063】請求項15の半導体記憶装置において、初
期化トランジスタのメモリセルトランジスタと同じレイ
アウトパターンを有しており、メモリセルアレイ内のパ
ターンの周期性が保持され、効率的に初期化トランジス
タをメモリセルアレイ内に配置することができる。
期化トランジスタのメモリセルトランジスタと同じレイ
アウトパターンを有しており、メモリセルアレイ内のパ
ターンの周期性が保持され、効率的に初期化トランジス
タをメモリセルアレイ内に配置することができる。
【0064】
[発明の基本的構成]図1はこの発明の半導体記憶装置
の要部の基本的構成を示す図である。図1においては、
データ読出に関連する部分の構成のみを示す。図1にお
いて、半導体記憶装置は、行および列のマトリックス状
に配列される複数のメモリセルMCを含む。図1におい
ては、2行2列に配列されたメモリセルMCを代表的に
示す。
の要部の基本的構成を示す図である。図1においては、
データ読出に関連する部分の構成のみを示す。図1にお
いて、半導体記憶装置は、行および列のマトリックス状
に配列される複数のメモリセルMCを含む。図1におい
ては、2行2列に配列されたメモリセルMCを代表的に
示す。
【0065】メモリセルMCの各列に対応して第1の導
電線1aおよび1bが配設される。メモリセルMCの各
行に対応してワード線WL(WL0、WL1)が配設さ
れる。第1の導電線1aおよび1bには、それぞれ1列
に配列されたメモリセルMCが接続されている。動作時
においては、1本のワード線WL(WL0またはWL
1)が選択状態とされ、この選択されたワード線に接続
される1行のメモリセルMCのデータが対応の第1の導
電線1aおよび1b上に現われる。
電線1aおよび1bが配設される。メモリセルMCの各
行に対応してワード線WL(WL0、WL1)が配設さ
れる。第1の導電線1aおよび1bには、それぞれ1列
に配列されたメモリセルMCが接続されている。動作時
においては、1本のワード線WL(WL0またはWL
1)が選択状態とされ、この選択されたワード線に接続
される1行のメモリセルMCのデータが対応の第1の導
電線1aおよび1b上に現われる。
【0066】半導体記憶装置はさらに、第1の導電線1
aおよび1bと平行に配置される第2の導電線3aおよ
び3bを含む。第1の導電線1aおよび第2の導電線3
aは互いに異なる配線層で構成される。第1の導電線1
a、1bおよび第2の導電線3aおよび3bを多層配線
構造とし、これらの第1および第2の導電線1a、1
b、3aおよび3bのピッチ条件を緩和する。
aおよび1bと平行に配置される第2の導電線3aおよ
び3bを含む。第1の導電線1aおよび第2の導電線3
aは互いに異なる配線層で構成される。第1の導電線1
a、1bおよび第2の導電線3aおよび3bを多層配線
構造とし、これらの第1および第2の導電線1a、1
b、3aおよび3bのピッチ条件を緩和する。
【0067】第1の導電線1aおよび1bそれぞれに対
して、対応の第1の導電線1aおよび1b上の信号電位
に従って第2の導電線3aおよび3bをドライブするド
ライブアンプ2aおよび2bが設けられる。ドライブア
ンプ2aおよび2bは、それぞれ振幅制限機能を備えて
おり、対応の第2の導電線3aおよび3bの電位振幅が
フルスイング(動作電源電位Vccと接地電位レベルの
間で変化する)を抑制する機能を備える。
して、対応の第1の導電線1aおよび1b上の信号電位
に従って第2の導電線3aおよび3bをドライブするド
ライブアンプ2aおよび2bが設けられる。ドライブア
ンプ2aおよび2bは、それぞれ振幅制限機能を備えて
おり、対応の第2の導電線3aおよび3bの電位振幅が
フルスイング(動作電源電位Vccと接地電位レベルの
間で変化する)を抑制する機能を備える。
【0068】第2の導電線3aおよび3bそれぞれに対
して、対応の第2の導電線3aおよび3b上の信号電位
を増幅するアンプ4aおよび4bが設けられる。アンプ
4aおよび4bに対し、列選択信号YS0およびYS1
に応答して導通し、アンプ4Sおよび4bの出力信号を
リードデータ線5へ伝達するIOゲートIG0およびI
G1が設けられる。リードデータ線5により読出された
データは、プリアンプPAにより増幅されて出力回路O
Bへ与えられる。出力回路OBは、プリアンプPAから
与えられた内部読出データをバッファ処理して外部読出
データDoutを生成して出力する。次にこの図1に示
す構成の動作をその動作波形図である図2を参照して説
明する。
して、対応の第2の導電線3aおよび3b上の信号電位
を増幅するアンプ4aおよび4bが設けられる。アンプ
4aおよび4bに対し、列選択信号YS0およびYS1
に応答して導通し、アンプ4Sおよび4bの出力信号を
リードデータ線5へ伝達するIOゲートIG0およびI
G1が設けられる。リードデータ線5により読出された
データは、プリアンプPAにより増幅されて出力回路O
Bへ与えられる。出力回路OBは、プリアンプPAから
与えられた内部読出データをバッファ処理して外部読出
データDoutを生成して出力する。次にこの図1に示
す構成の動作をその動作波形図である図2を参照して説
明する。
【0069】図2においては、選択されたメモリセルM
Cが“H”のデータを記憶している場合のデータ読出動
作が一例として示される。また第1の導電線1(1a、
1b)および第2の導電線3(3a、3b)は、それぞ
れスタンバイ時には電源電位Vccと接地電位GNDと
の間の中間電位VBLにプリチャージされており、また
リードデータ線5は、電源電位Vccレベルにプリチャ
ージされている。
Cが“H”のデータを記憶している場合のデータ読出動
作が一例として示される。また第1の導電線1(1a、
1b)および第2の導電線3(3a、3b)は、それぞ
れスタンバイ時には電源電位Vccと接地電位GNDと
の間の中間電位VBLにプリチャージされており、また
リードデータ線5は、電源電位Vccレベルにプリチャ
ージされている。
【0070】まず、外部から与えられるアドレス信号
(図示せず)に従って1本のワード線WLが選択状態と
され、この選択ワード線WLの電位が“H”に立上が
る。この選択ワード線WLに接続されるメモリセルMC
のデータが対応の第1の導電線1上に現われ、第1の導
電線1の電位がそのプリチャージされた中間電位VBL
からメモリセルMCの記憶するデータに従って変化す
る。図2においては、第1の導電線1は、選択されたメ
モリセルMCの記憶データに従って第1の導電線1の電
位が上昇する場合が示される。
(図示せず)に従って1本のワード線WLが選択状態と
され、この選択ワード線WLの電位が“H”に立上が
る。この選択ワード線WLに接続されるメモリセルMC
のデータが対応の第1の導電線1上に現われ、第1の導
電線1の電位がそのプリチャージされた中間電位VBL
からメモリセルMCの記憶するデータに従って変化す
る。図2においては、第1の導電線1は、選択されたメ
モリセルMCの記憶データに従って第1の導電線1の電
位が上昇する場合が示される。
【0071】次いでドライブアンプ2(2a、2b)が
活性化されて第1の導電線1上の信号電位に従って第2
の導電線3をドライブする。これにより第2の導電線3
の電位がそのプリチャージ状態の中間電位VBLから上
昇する。ドライブアンプ2は、振幅抑制機能を備えてお
り、第2の導電線3の電位振幅は小さい(電位変化量は
小さい)。次いでアンプ4(4a、4b)が活性状態と
され、この第2の導電線3の上に現われた比較的小さな
電位変化を増幅する。このアンプ4により増幅された電
位はIOゲートIG0およびIG1の一方導通端子へ伝
達される。ドライブアンプ2は、第2の導電線3(3
a、3b)のドライブと並行して第1の導電線1aおよ
び1b上の電位を増幅する。これにより第1の導電線1
の電位は電源電位Vccレベルまで上昇する。ドライブ
アンプ2による第1の導電線1の増幅動作を行なうの
は、データ書込時においてもドライブアンプ2が駆動さ
れるが、このドライブアンプ2の動作シーケンスをデー
タ読出時およびデータ書込時で同じとするためである。
またメモリセルMCが後に説明するダイナミック型メモ
リセルのように読出したメモリセルデータをリストアす
る必要がある場合には、このドライブアンプ2による第
1の導電線1上の信号電位を増幅することにより、メモ
リセルデータのリストアが行なわれる。
活性化されて第1の導電線1上の信号電位に従って第2
の導電線3をドライブする。これにより第2の導電線3
の電位がそのプリチャージ状態の中間電位VBLから上
昇する。ドライブアンプ2は、振幅抑制機能を備えてお
り、第2の導電線3の電位振幅は小さい(電位変化量は
小さい)。次いでアンプ4(4a、4b)が活性状態と
され、この第2の導電線3の上に現われた比較的小さな
電位変化を増幅する。このアンプ4により増幅された電
位はIOゲートIG0およびIG1の一方導通端子へ伝
達される。ドライブアンプ2は、第2の導電線3(3
a、3b)のドライブと並行して第1の導電線1aおよ
び1b上の電位を増幅する。これにより第1の導電線1
の電位は電源電位Vccレベルまで上昇する。ドライブ
アンプ2による第1の導電線1の増幅動作を行なうの
は、データ書込時においてもドライブアンプ2が駆動さ
れるが、このドライブアンプ2の動作シーケンスをデー
タ読出時およびデータ書込時で同じとするためである。
またメモリセルMCが後に説明するダイナミック型メモ
リセルのように読出したメモリセルデータをリストアす
る必要がある場合には、このドライブアンプ2による第
1の導電線1上の信号電位を増幅することにより、メモ
リセルデータのリストアが行なわれる。
【0072】アンプ4による増幅動作が完了した後、列
選択信号YS(YS0またはYS1)が“H”に立上が
り、IOゲートIG(IG0またはIG1)が導通し、
アンプ4により増幅されたデータがリードデータ線5上
へ伝達される。リードデータ線5の電位が確定すると、
プリアンプPAおよび出力回路OBにより、出力データ
Doutが出力される。ここで、図2において、リード
データ線5の電位が、データ読出時に少し低下するよう
に示されているのは、導通状態とされたIOゲートのし
きい値電圧の損失による影響を受けているためである。
選択信号YS(YS0またはYS1)が“H”に立上が
り、IOゲートIG(IG0またはIG1)が導通し、
アンプ4により増幅されたデータがリードデータ線5上
へ伝達される。リードデータ線5の電位が確定すると、
プリアンプPAおよび出力回路OBにより、出力データ
Doutが出力される。ここで、図2において、リード
データ線5の電位が、データ読出時に少し低下するよう
に示されているのは、導通状態とされたIOゲートのし
きい値電圧の損失による影響を受けているためである。
【0073】上述のような構成とすることにより、第2
の導電線3の電位振幅は小さくされるため、この第2の
導電線3を動作電源電位Vccまたは接地電位GNDへ
充電または放電する必要がなく、データ読出時における
消費電流を低減することができる。またドライブアンプ
2は、第1の導電線1上に選択されたメモリセルMCの
データが現われたときに、第2の導電線3を伝達された
メモリセルのデータに従って駆動しているため、速いタ
イミングで第2の導電線3を駆動することができる。ま
た、その第2の導電線3の電位振幅が小さいため、高速
で第2の導電線3の電位を確定状態とすることができ
る。したがってアンプ4を速いタイミングで活性化し、
列選択信号YSを応じて速いタイミングで活性状態とす
ることができるため、データ読出を高速で行なうことが
できる。
の導電線3の電位振幅は小さくされるため、この第2の
導電線3を動作電源電位Vccまたは接地電位GNDへ
充電または放電する必要がなく、データ読出時における
消費電流を低減することができる。またドライブアンプ
2は、第1の導電線1上に選択されたメモリセルMCの
データが現われたときに、第2の導電線3を伝達された
メモリセルのデータに従って駆動しているため、速いタ
イミングで第2の導電線3を駆動することができる。ま
た、その第2の導電線3の電位振幅が小さいため、高速
で第2の導電線3の電位を確定状態とすることができ
る。したがってアンプ4を速いタイミングで活性化し、
列選択信号YSを応じて速いタイミングで活性状態とす
ることができるため、データ読出を高速で行なうことが
できる。
【0074】またドライブアンプ2と第2の導電線3の
間にブロック選択信号に応答して導通するブロック選択
ゲートを設ければ、メモリセルMCを複数のメモリセル
ブロックに分割することができ、大記憶容量の半導体記
憶装置の場合においても、第2の導電線には直接メモリ
セルが接続されないため、第2の導電線3の寄生容量を
小さくすることができ高速でデータを読出すことのでき
る大記憶容量の半導体記憶装置を実現することができ
る。次にこの発明の半導体記憶装置の具体的構成につい
て説明する。
間にブロック選択信号に応答して導通するブロック選択
ゲートを設ければ、メモリセルMCを複数のメモリセル
ブロックに分割することができ、大記憶容量の半導体記
憶装置の場合においても、第2の導電線には直接メモリ
セルが接続されないため、第2の導電線3の寄生容量を
小さくすることができ高速でデータを読出すことのでき
る大記憶容量の半導体記憶装置を実現することができ
る。次にこの発明の半導体記憶装置の具体的構成につい
て説明する。
【0075】以下の説明においては、メモリセルMCが
1個のトランジスタと1個のキャパシタで構成されるダ
イナミック型半導体記憶装置(ダイナミック・ランダム
・アクセス・メモリ(DRAM))が一例として示され
る。しかしながら、この半導体記憶装置としては、他の
種類の半導体記憶装置であってもよい。
1個のトランジスタと1個のキャパシタで構成されるダ
イナミック型半導体記憶装置(ダイナミック・ランダム
・アクセス・メモリ(DRAM))が一例として示され
る。しかしながら、この半導体記憶装置としては、他の
種類の半導体記憶装置であってもよい。
【0076】[第1の実施例]図3はこの発明の第1の
実施例である半導体記憶装置の要部の構成を示す図であ
る。図3においては、1列のメモリセルに関連する部分
の構成のみを示す。図3において、第1の導電線は、サ
ブビット線SBLa、ZSBLa、SBLb、およびZ
SBLbにより構成される。サブビット線SBLaおよ
びZSBLaは対をなして配設され、サブビット線SB
LbおよびZSBLbは対をなして配設される。サブビ
ット線SBLaおよびZSBLaとサブビット線SBL
bおよびZSBLbはドライブアンプ2に関して互いに
反対方向に延在するように配置される。ワード線WLA
とサブビット線SBLbの交差部に対応してメモリセル
MCが配置され、ワード線WLBとサブビット線SBL
aの交差部に対応してメモリセルMCが配設される。メ
モリセルMCは、データを記憶するためのメモリキャパ
シタMbと、このメモリキャパシタMbを対応のワード
線WL(WLAまたはWLB)上の信号電位に応答して
対応のサブビット線SBL(SBLaまたはSBLb)
へ結合するアクセストランジスタMaを備える。サブビ
ット線SBLaおよびZSBLa上には互いに論理が相
補な信号が伝達される。同様に、サブビット線SBLb
およびZSBLb上には互いに論理が相補な信号が伝達
される。
実施例である半導体記憶装置の要部の構成を示す図であ
る。図3においては、1列のメモリセルに関連する部分
の構成のみを示す。図3において、第1の導電線は、サ
ブビット線SBLa、ZSBLa、SBLb、およびZ
SBLbにより構成される。サブビット線SBLaおよ
びZSBLaは対をなして配設され、サブビット線SB
LbおよびZSBLbは対をなして配設される。サブビ
ット線SBLaおよびZSBLaとサブビット線SBL
bおよびZSBLbはドライブアンプ2に関して互いに
反対方向に延在するように配置される。ワード線WLA
とサブビット線SBLbの交差部に対応してメモリセル
MCが配置され、ワード線WLBとサブビット線SBL
aの交差部に対応してメモリセルMCが配設される。メ
モリセルMCは、データを記憶するためのメモリキャパ
シタMbと、このメモリキャパシタMbを対応のワード
線WL(WLAまたはWLB)上の信号電位に応答して
対応のサブビット線SBL(SBLaまたはSBLb)
へ結合するアクセストランジスタMaを備える。サブビ
ット線SBLaおよびZSBLa上には互いに論理が相
補な信号が伝達される。同様に、サブビット線SBLb
およびZSBLb上には互いに論理が相補な信号が伝達
される。
【0077】ドライブアンプ2は、その一方導通端子が
ノードNaに接続され、そのコントロールゲートがサブ
ビット線ZSBLaに接続され、その他方導通端子がセ
ンスアンプ駆動信号線15a上のセンス駆動信号を受け
るように接続されるnチャネルMOS(絶縁ゲート型電
界効果)トランジスタ10aと、その一方導通端子がノ
ードNbに接続され、そのコントロールゲートがサブビ
ット線SBLaに接続され、その他方導通端子が信号線
15a上のセンスドライブ信号を受けるように接続され
るnチャネルMOSトランジスタ11aと、分離指示信
号BLIに応答して、ノードNaおよびNbをそれぞれ
サブビット線SBLaおよびZSBLaから分離するた
めの分離用トランジスタ12aおよび13aを含む。ト
ランジスタ10aおよび11aは、分離用トランジスタ
12aおよび13aの導通時には交差結合型フリップフ
ロップを構成する(信号線15a上のセンスドライブ信
号が活性状態のとき)。
ノードNaに接続され、そのコントロールゲートがサブ
ビット線ZSBLaに接続され、その他方導通端子がセ
ンスアンプ駆動信号線15a上のセンス駆動信号を受け
るように接続されるnチャネルMOS(絶縁ゲート型電
界効果)トランジスタ10aと、その一方導通端子がノ
ードNbに接続され、そのコントロールゲートがサブビ
ット線SBLaに接続され、その他方導通端子が信号線
15a上のセンスドライブ信号を受けるように接続され
るnチャネルMOSトランジスタ11aと、分離指示信
号BLIに応答して、ノードNaおよびNbをそれぞれ
サブビット線SBLaおよびZSBLaから分離するた
めの分離用トランジスタ12aおよび13aを含む。ト
ランジスタ10aおよび11aは、分離用トランジスタ
12aおよび13aの導通時には交差結合型フリップフ
ロップを構成する(信号線15a上のセンスドライブ信
号が活性状態のとき)。
【0078】ドライブアンプ2は、さらに、その一方導
通端子がノードNaに接続され、そのコントロールゲー
トがサブビット線ZSBLbに接続され、その他方導通
端子が信号線15b上のセンスドライブ信号を受けるよ
うに接続されるnチャネルMOSトランジスタ10b
と、その一方導通端子がノードNbに接続され、そのコ
ントロールゲートがサブビット線SBLbに接続され、
その他方導通端子が信号線15bに接続されるnチャネ
ルMOSトランジスタ11bと、分離指示信号BLIに
応答してノードNaおよびNbをそれぞれサブビット線
SBLbおよびZSBLbから分離するための分離用ト
ランジスタ12bおよび13bを含む。トランジスタ1
0bおよび11bは、分離用トランジスタ12bおよび
13bの導通時には、交差結合型フリップフロップを構
成する(信号線15b上のセンスドライブ信号が活性状
態のとき)。サブビット線SBLaおよびサブビット線
SBLbは、分離用トランジスタ12aおよび12bが
導通時には1本のサブビット線SBLを構成する。同様
に、サブビット線ZSBLaおよびサブビット線ZSB
Lbは、分離用トランジスタ13aおよび13bの導通
時には1本のサブビット線ZSBLを構成する。
通端子がノードNaに接続され、そのコントロールゲー
トがサブビット線ZSBLbに接続され、その他方導通
端子が信号線15b上のセンスドライブ信号を受けるよ
うに接続されるnチャネルMOSトランジスタ10b
と、その一方導通端子がノードNbに接続され、そのコ
ントロールゲートがサブビット線SBLbに接続され、
その他方導通端子が信号線15bに接続されるnチャネ
ルMOSトランジスタ11bと、分離指示信号BLIに
応答してノードNaおよびNbをそれぞれサブビット線
SBLbおよびZSBLbから分離するための分離用ト
ランジスタ12bおよび13bを含む。トランジスタ1
0bおよび11bは、分離用トランジスタ12bおよび
13bの導通時には、交差結合型フリップフロップを構
成する(信号線15b上のセンスドライブ信号が活性状
態のとき)。サブビット線SBLaおよびサブビット線
SBLbは、分離用トランジスタ12aおよび12bが
導通時には1本のサブビット線SBLを構成する。同様
に、サブビット線ZSBLaおよびサブビット線ZSB
Lbは、分離用トランジスタ13aおよび13bの導通
時には1本のサブビット線ZSBLを構成する。
【0079】ドライブアンプ2は、さらに、リード活性
化信号RSに応答して導通し、ノードNaおよびNbを
それぞれメインビット線MBLおよびZMBLに接続す
るリードゲートトランジスタ14aおよび14bを含
む。このリードゲートトランジスタ14aおよび14b
を選択的に導通状態とすることにより、メインビット線
MBLおよびZMBLの電位振幅をフルスイングよりも
小さくすることができる。信号線15aおよび15bに
は、それぞれセンス活性化信号SLAおよびSLBに応
答して導通するセンス活性化トランジスタNQaおよび
NQbを介して接地電位レベルの信号が伝達される。
化信号RSに応答して導通し、ノードNaおよびNbを
それぞれメインビット線MBLおよびZMBLに接続す
るリードゲートトランジスタ14aおよび14bを含
む。このリードゲートトランジスタ14aおよび14b
を選択的に導通状態とすることにより、メインビット線
MBLおよびZMBLの電位振幅をフルスイングよりも
小さくすることができる。信号線15aおよび15bに
は、それぞれセンス活性化信号SLAおよびSLBに応
答して導通するセンス活性化トランジスタNQaおよび
NQbを介して接地電位レベルの信号が伝達される。
【0080】アンプ4は、その一方導通端子がメインビ
ット線MBLに接続され、その他方導通端子が信号線1
6上のセンス駆動信号を受けるように接続されるpチャ
ネルMOSトランジスタPT1と、その一方導通端子が
メインビット線ZMBLに接続され、そのコントロール
ゲートがメインビット線MBLに接続され、かつその他
方導通端子が信号線16に接続されるpチャネルMOS
トランジスタPT2を含む。このアンプ4は、メインビ
ット線MBLおよびZMBL上の信号線を差動的に増幅
する交差結合型センスアンプを構成する。メインビット
線MBLおよびZMBLはIOゲートIGaおよびIG
bを介してリードデータ線5に接続される。信号線16
上には、センス活性化信号SPに応答して導通するpチ
ャネルMOSトランジスタ(センス活性化トランジス
タ)PQを介して電源電位Vccレベルの信号が伝達さ
れる。次に図3に示す構成の動作をその動作波形図であ
る図4を参照して説明する。
ット線MBLに接続され、その他方導通端子が信号線1
6上のセンス駆動信号を受けるように接続されるpチャ
ネルMOSトランジスタPT1と、その一方導通端子が
メインビット線ZMBLに接続され、そのコントロール
ゲートがメインビット線MBLに接続され、かつその他
方導通端子が信号線16に接続されるpチャネルMOS
トランジスタPT2を含む。このアンプ4は、メインビ
ット線MBLおよびZMBL上の信号線を差動的に増幅
する交差結合型センスアンプを構成する。メインビット
線MBLおよびZMBLはIOゲートIGaおよびIG
bを介してリードデータ線5に接続される。信号線16
上には、センス活性化信号SPに応答して導通するpチ
ャネルMOSトランジスタ(センス活性化トランジス
タ)PQを介して電源電位Vccレベルの信号が伝達さ
れる。次に図3に示す構成の動作をその動作波形図であ
る図4を参照して説明する。
【0081】図4においては、選択されたメモリセルが
“H”のデータを記憶している場合のデータ読出動作が
一例として示される。
“H”のデータを記憶している場合のデータ読出動作が
一例として示される。
【0082】スタンバイ時においては、ロウアドレスス
トローブ信号/RAS(図示せず)が非活性状態の
“H”にある。この状態においては、メインビット線M
BL、ZMBL、サブビット線SBL(SBLa、SB
Lb)およびZSBL(ZSBLa、ZSBLb)は中
間電位VBL(=Vcc/2)に図示しないプリチャー
ジ手段によりプリチャージされている。また分離指示信
号BLIも非活性状態の“H”にあり分離用トランジス
タ12a、13a、12bおよび13bは導通状態にあ
る。
トローブ信号/RAS(図示せず)が非活性状態の
“H”にある。この状態においては、メインビット線M
BL、ZMBL、サブビット線SBL(SBLa、SB
Lb)およびZSBL(ZSBLa、ZSBLb)は中
間電位VBL(=Vcc/2)に図示しないプリチャー
ジ手段によりプリチャージされている。また分離指示信
号BLIも非活性状態の“H”にあり分離用トランジス
タ12a、13a、12bおよび13bは導通状態にあ
る。
【0083】メモリサイクルが始まると、ロウアドレス
ストローブ信号/RASが活性状態の“L”となり、応
じて分離指示信号BLIが活性状態の“L”となり、分
離用トランジスタ12a、13a、12bおよび13b
がオフ状態となる。これにより、ノードNAは、サブビ
ット線SBLaおよびSBLbから分離され、ノードN
Bはサブビット線ZSBLaおよびZSBLbから分離
される。
ストローブ信号/RASが活性状態の“L”となり、応
じて分離指示信号BLIが活性状態の“L”となり、分
離用トランジスタ12a、13a、12bおよび13b
がオフ状態となる。これにより、ノードNAは、サブビ
ット線SBLaおよびSBLbから分離され、ノードN
Bはサブビット線ZSBLaおよびZSBLbから分離
される。
【0084】このロウアドレスストローブ信号/RAS
の立下がりに応答してそのときに与えられていたアドレ
ス信号(図示せず)が取込まれ、行選択動作が開始され
る。この行選択動作と並行してリード活性化信号RSが
“H”に立上がり、ノードNaおよびNbがそれぞれメ
インビット線MBLおよびZMBLに接続される。次い
でアドレス信号に従って対応のワード線WLが選択さ
れ、その選択ワード線WL上の信号電位が“H”に立上
がる。選択ワード線WLの電位の立上がりに応答して、
この選択ワード線に接続されるメモリセルのデータが対
応のサブビット線上に伝達され、サブビット線の電位が
プリチャージされた中間電位VBLから変化する。図4
では、選択されたメモリセルMCの記憶データが“H”
であり、サブビット線SBLの電位が上昇する場合が一
例として示される。他方のサブビット線ZSBLはプリ
チャージされた中間電位を維持する。
の立下がりに応答してそのときに与えられていたアドレ
ス信号(図示せず)が取込まれ、行選択動作が開始され
る。この行選択動作と並行してリード活性化信号RSが
“H”に立上がり、ノードNaおよびNbがそれぞれメ
インビット線MBLおよびZMBLに接続される。次い
でアドレス信号に従って対応のワード線WLが選択さ
れ、その選択ワード線WL上の信号電位が“H”に立上
がる。選択ワード線WLの電位の立上がりに応答して、
この選択ワード線に接続されるメモリセルのデータが対
応のサブビット線上に伝達され、サブビット線の電位が
プリチャージされた中間電位VBLから変化する。図4
では、選択されたメモリセルMCの記憶データが“H”
であり、サブビット線SBLの電位が上昇する場合が一
例として示される。他方のサブビット線ZSBLはプリ
チャージされた中間電位を維持する。
【0085】次いでセンス活性化信号SN(SNAまた
はSNB)が“H”に立上がると、センスドライブ信号
が“L”となる。今上述のように、サブビット線SBL
aにメモリセルのデータが伝達されている場合、センス
活性化信号SNAが“H”に立上がる。これにより、ト
ランジスタ10aおよび11aの他方導通端子が接地電
位レベルとなる。サブビット線SBLa上の電位はサブ
ビット線ZSBLa上の電位よりも高い。したがってノ
ードNbの電位がトランジスタ11aを介して放電され
る。このとき、トランジスタ10aにはほとんど電流は
流れないため(トランジスタ10aおよび11aはソー
ス・カップルド・ロジックを構成している)、ノードN
aの電位は少し低下するだけである。ノードNaおよび
Nbはそれぞれメインビット線MBLおよびZMBLに
リードゲートトランジスタ14aおよび14bを介して
接続されている。したがって、メインビット線ZMBL
の電位がプリチャージされた中間電位から低下する。メ
インビット線MBLの電位は少し低下するだけである。
はSNB)が“H”に立上がると、センスドライブ信号
が“L”となる。今上述のように、サブビット線SBL
aにメモリセルのデータが伝達されている場合、センス
活性化信号SNAが“H”に立上がる。これにより、ト
ランジスタ10aおよび11aの他方導通端子が接地電
位レベルとなる。サブビット線SBLa上の電位はサブ
ビット線ZSBLa上の電位よりも高い。したがってノ
ードNbの電位がトランジスタ11aを介して放電され
る。このとき、トランジスタ10aにはほとんど電流は
流れないため(トランジスタ10aおよび11aはソー
ス・カップルド・ロジックを構成している)、ノードN
aの電位は少し低下するだけである。ノードNaおよび
Nbはそれぞれメインビット線MBLおよびZMBLに
リードゲートトランジスタ14aおよび14bを介して
接続されている。したがって、メインビット線ZMBL
の電位がプリチャージされた中間電位から低下する。メ
インビット線MBLの電位は少し低下するだけである。
【0086】所定期間が経過するとリード活性化信号R
Sが非活性状態の“L”に立下がり、リードゲートトラ
ンジスタ14aおよび14bがオフ状態となる。これに
よりメインビット線ZMBLの放電が終了し、その電位
レベルは中間電位VBLと接地電位レベルとの間に維持
される。メインビット線MBLはほぼ中間電位を維持し
ている。このようにリード活性化信号RSを所定期間の
み駆動することにより、メインビット線MBLおよびZ
MBLの電位振幅を小さくする。次いでセンス活性化信
号SPが“L”に立下がり、アンプ4が活性化され、メ
インビット線MBLの電位を電源電位Vccレベルにま
で上昇させる。このときメインビット線ZMBLはリー
ドゲートトランジスタ14bにより放電された電位レベ
ルを保持している。
Sが非活性状態の“L”に立下がり、リードゲートトラ
ンジスタ14aおよび14bがオフ状態となる。これに
よりメインビット線ZMBLの放電が終了し、その電位
レベルは中間電位VBLと接地電位レベルとの間に維持
される。メインビット線MBLはほぼ中間電位を維持し
ている。このようにリード活性化信号RSを所定期間の
み駆動することにより、メインビット線MBLおよびZ
MBLの電位振幅を小さくする。次いでセンス活性化信
号SPが“L”に立下がり、アンプ4が活性化され、メ
インビット線MBLの電位を電源電位Vccレベルにま
で上昇させる。このときメインビット線ZMBLはリー
ドゲートトランジスタ14bにより放電された電位レベ
ルを保持している。
【0087】一方、リードゲートトランジスタ14aお
よび14bがオフ状態となると、分離指示信号BLIが
“H”となり、トランジスタ12a、13a、12bお
よび13bがオン状態となる。次いで非活性状態にあっ
た他方のセンス活性化信号SN(SNB)が“H”に立
上がり、トランジスタ10bおよび11bが交差結合型
センスアンプとして動作する。これによりサブビット線
SBLaおよびSBLbおよびサブビット線ZSBLa
およびZSBLbがトランジスタ10a、11a、10
bおよび11bにより駆動され、低電位側のサブビット
線(上述の実施例においてはサブビット線ZSBLaお
よびZSBLb)の電位が接地電位レベルにまで放電さ
れる。他方のサブビット線SBLaおよびSBLbは、
メモリセルから読出されたデータに対応する電位レベル
に維持される。ただし、サブビット線SBLaとサブビ
ット線SBLbが接続されるため、メモリセルデータが
伝達されたサブビット線SBLaの電位レベルは少し低
下する。
よび14bがオフ状態となると、分離指示信号BLIが
“H”となり、トランジスタ12a、13a、12bお
よび13bがオン状態となる。次いで非活性状態にあっ
た他方のセンス活性化信号SN(SNB)が“H”に立
上がり、トランジスタ10bおよび11bが交差結合型
センスアンプとして動作する。これによりサブビット線
SBLaおよびSBLbおよびサブビット線ZSBLa
およびZSBLbがトランジスタ10a、11a、10
bおよび11bにより駆動され、低電位側のサブビット
線(上述の実施例においてはサブビット線ZSBLaお
よびZSBLb)の電位が接地電位レベルにまで放電さ
れる。他方のサブビット線SBLaおよびSBLbは、
メモリセルから読出されたデータに対応する電位レベル
に維持される。ただし、サブビット線SBLaとサブビ
ット線SBLbが接続されるため、メモリセルデータが
伝達されたサブビット線SBLaの電位レベルは少し低
下する。
【0088】アンプ4による増幅により、メインビット
線MBLおよびZMBLの電位差が十分に拡大される
と、列選択信号YSが“H”に立上がり、IOゲートI
GaおよびIGbが導通状態となり、メインビット線M
BLおよびZMBLがリードデータ線5に接続される。
これにより、リードデータ線5上の信号電位はメインビ
ット線MBLおよびZMBL上の信号電位に応じて変化
し、次いでデータがプリアンプおよび出力回路を介して
読出される。
線MBLおよびZMBLの電位差が十分に拡大される
と、列選択信号YSが“H”に立上がり、IOゲートI
GaおよびIGbが導通状態となり、メインビット線M
BLおよびZMBLがリードデータ線5に接続される。
これにより、リードデータ線5上の信号電位はメインビ
ット線MBLおよびZMBL上の信号電位に応じて変化
し、次いでデータがプリアンプおよび出力回路を介して
読出される。
【0089】次いで再びリード活性化信号RSが“H”
に立上がり、メインビット線MBLおよびZMBLがノ
ードNaおよびNbに接続される。これにより、低電位
のメインビット線ZMBLがトランジスタ10a、11
a、10bおよび11bにより構成されるセンスアンプ
により接地電位レベルにまで放電される。一方、高電位
側のサブビット線SBLaおよびSBLbは、アンプ4
により電源電位Vccレベルにまで充電される。これに
より、選択されたメモリセルMCへのデータのリストア
動作が完了する。次いでメモリセルの1サイクルが完了
すると、ロウアドレスストローブ信号/RASが“H”
に立上がり、ワード線WLの電位が“L”に立下がる。
またセンス活性化信号SNAおよびSNBがともに
“L”の非活性状態に立下がり、またリード活性化信号
RSも“L”に立下がる。また同様に列選択信号YSが
“L”に立下がり、センス活性化信号SPが“H”に立
下がり、メインビット線MBL、ZMBLおよびサブビ
ット線SBLおよびZSBLがそれぞれ図示しないプリ
チャージ手段により中間電位VBLにプリチャージされ
る。
に立上がり、メインビット線MBLおよびZMBLがノ
ードNaおよびNbに接続される。これにより、低電位
のメインビット線ZMBLがトランジスタ10a、11
a、10bおよび11bにより構成されるセンスアンプ
により接地電位レベルにまで放電される。一方、高電位
側のサブビット線SBLaおよびSBLbは、アンプ4
により電源電位Vccレベルにまで充電される。これに
より、選択されたメモリセルMCへのデータのリストア
動作が完了する。次いでメモリセルの1サイクルが完了
すると、ロウアドレスストローブ信号/RASが“H”
に立上がり、ワード線WLの電位が“L”に立下がる。
またセンス活性化信号SNAおよびSNBがともに
“L”の非活性状態に立下がり、またリード活性化信号
RSも“L”に立下がる。また同様に列選択信号YSが
“L”に立下がり、センス活性化信号SPが“H”に立
下がり、メインビット線MBL、ZMBLおよびサブビ
ット線SBLおよびZSBLがそれぞれ図示しないプリ
チャージ手段により中間電位VBLにプリチャージされ
る。
【0090】上述のように、サブビット線SBLおよび
ZSBLにメモリセルのデータが現われた時点でリード
ゲートトランジスタ14aおよび14bを介してメイン
ビット線MBLおよびZMBLに電位変化を生じさせる
ことができ、アンプ4の活性化タイミングを速くするこ
とができ、高速でデータを読出すことができる。また、
このリード活性化信号RSの“H”の期間を適当な時間
幅に設定することによりメインビット線MBLおよびZ
MBLの電位差を小さくすることができ、データ読出時
におけるビット線の充放電電流を小さくすることがで
き、消費電流を低減することができる。またアンプ4が
活性化されても、メインビット線MBLおよびZMBL
の電位振幅は電源電位Vccと接地電位レベルの差より
も小さいため、このメインビット線MBLおよびZMB
Lの電位確定タイミングを速くすることができ、応じて
列選択信号YSの活性化タイミングを速くすることがで
き、データ読出を速く行なうことができる。
ZSBLにメモリセルのデータが現われた時点でリード
ゲートトランジスタ14aおよび14bを介してメイン
ビット線MBLおよびZMBLに電位変化を生じさせる
ことができ、アンプ4の活性化タイミングを速くするこ
とができ、高速でデータを読出すことができる。また、
このリード活性化信号RSの“H”の期間を適当な時間
幅に設定することによりメインビット線MBLおよびZ
MBLの電位差を小さくすることができ、データ読出時
におけるビット線の充放電電流を小さくすることがで
き、消費電流を低減することができる。またアンプ4が
活性化されても、メインビット線MBLおよびZMBL
の電位振幅は電源電位Vccと接地電位レベルの差より
も小さいため、このメインビット線MBLおよびZMB
Lの電位確定タイミングを速くすることができ、応じて
列選択信号YSの活性化タイミングを速くすることがで
き、データ読出を速く行なうことができる。
【0091】さらに、センス活性化信号SNAおよびS
NBはワード線WLの電位の立上がり直後に活性状態と
することができ、サブビット線上にメモリセルデータが
現われた時点でメインビット線MBLおよびZMBLの
電位を変化させることができるため、高速でデータの読
出を行なうことができる。
NBはワード線WLの電位の立上がり直後に活性状態と
することができ、サブビット線上にメモリセルデータが
現われた時点でメインビット線MBLおよびZMBLの
電位を変化させることができるため、高速でデータの読
出を行なうことができる。
【0092】なお、センス活性化信号SNAおよびSN
Bのいずれを先に活性状態とするかは選択ワード線がい
ずれのサブビット線対(SBLa、ZSBLaおよびS
BLb、ZSBLb)と交差するかにより識別すること
ができ、これはたとえばロウアドレス信号の最上位ビッ
トにより決定することができる。
Bのいずれを先に活性状態とするかは選択ワード線がい
ずれのサブビット線対(SBLa、ZSBLaおよびS
BLb、ZSBLb)と交差するかにより識別すること
ができ、これはたとえばロウアドレス信号の最上位ビッ
トにより決定することができる。
【0093】またリード活性化信号RSは、スタンバイ
時には“H”の状態に保持されていてもよい。メインビ
ット線MBLおよびZMBLとサブビット線SBLおよ
びZSBLを同一電位にプリチャージすることができ
る。
時には“H”の状態に保持されていてもよい。メインビ
ット線MBLおよびZMBLとサブビット線SBLおよ
びZSBLを同一電位にプリチャージすることができ
る。
【0094】また図4に示す動作波形図において、リー
ド活性化信号RSが2回目に“H”に立上げられると
き、すなわちメモリセルデータのリストア動作を行なう
ときには、このリード活性化信号RSの電位レベルは電
源電圧Vccよりも高い電圧レベルにまで昇圧されても
よい(確実に電源電位Vccレベルの信号をメモリセル
に再書込するためである)。また分離指示信号BLIが
このリストア期間中電源電圧Vccよりも高い電圧レベ
ルに昇圧される構成が利用されてもよい。
ド活性化信号RSが2回目に“H”に立上げられると
き、すなわちメモリセルデータのリストア動作を行なう
ときには、このリード活性化信号RSの電位レベルは電
源電圧Vccよりも高い電圧レベルにまで昇圧されても
よい(確実に電源電位Vccレベルの信号をメモリセル
に再書込するためである)。また分離指示信号BLIが
このリストア期間中電源電圧Vccよりも高い電圧レベ
ルに昇圧される構成が利用されてもよい。
【0095】なお図4に示す構成において、増幅動作の
ためのトランジスタ10a、11a、10b、11bお
よびPT1、PT2はその導電性(nチャネルおよびp
チャネル)が反対の導電性を有するように構成されても
よい。
ためのトランジスタ10a、11a、10b、11bお
よびPT1、PT2はその導電性(nチャネルおよびp
チャネル)が反対の導電性を有するように構成されても
よい。
【0096】以上のように、この第1の実施例に従え
ば、低消費電流で高速にデータを読出すことが可能とな
る。
ば、低消費電流で高速にデータを読出すことが可能とな
る。
【0097】[変形例1]図5はこの発明の第1の実施
例である半導体記憶装置の要部の構成を示す図である。
図5において、ドライブアンプ2は、図3に示すドライ
ブアンプ2の構成と、nチャネルMOSトランジスタ1
0aおよび11aに代えて、pチャネルMOSトランジ
スタ20aおよび20bが用いられている点を除いて同
じ構成を備える。このpチャネルMOSトランジスタ2
0aおよび20bを駆動するために、センス活性化信号
SPに応答して導通し、電源電位Vccレベルの信号を
センスドライブ信号線16上に伝達するpチャネルMO
SトランジスタPQが設けられる。pチャネルMOSト
ランジスタ20aおよび20bはこの信号線16上の電
源電位Vccレベルのセンスドライブ信号に応答してノ
ードNaおよびNbの一方を電源電位レベルにまで充電
する。
例である半導体記憶装置の要部の構成を示す図である。
図5において、ドライブアンプ2は、図3に示すドライ
ブアンプ2の構成と、nチャネルMOSトランジスタ1
0aおよび11aに代えて、pチャネルMOSトランジ
スタ20aおよび20bが用いられている点を除いて同
じ構成を備える。このpチャネルMOSトランジスタ2
0aおよび20bを駆動するために、センス活性化信号
SPに応答して導通し、電源電位Vccレベルの信号を
センスドライブ信号線16上に伝達するpチャネルMO
SトランジスタPQが設けられる。pチャネルMOSト
ランジスタ20aおよび20bはこの信号線16上の電
源電位Vccレベルのセンスドライブ信号に応答してノ
ードNaおよびNbの一方を電源電位レベルにまで充電
する。
【0098】アンプ4は、図3に示すアンプ4と異な
り、その構成は後に詳細に説明するが、メインビット線
MBLおよびZMBL上の信号電位を変化させずにこの
メインビット線MBLおよびZMBL上の信号電位を増
幅してIOゲート側へ伝達する。次に図5に示す構成の
動作について、その動作波形図である図6を参照して説
明する。
り、その構成は後に詳細に説明するが、メインビット線
MBLおよびZMBL上の信号電位を変化させずにこの
メインビット線MBLおよびZMBL上の信号電位を増
幅してIOゲート側へ伝達する。次に図5に示す構成の
動作について、その動作波形図である図6を参照して説
明する。
【0099】まず信号線15および16は図示しないプ
リチャージ手段により中間電位にプリチャージされてい
る。またメインビット線MBL、ZMBLおよびサブビ
ット線SBLa、ZSBLa、SBLb、ZSBLbは
中間電位Vcc/2にプリチャージされている。また分
離指示信号BLIは“H”にあり、分離用トランジスタ
12a、13a、12bおよび13bはオン状態にあ
る。したがってノードNaおよびNbも中間電位Vcc
レベルにプリチャージされている。
リチャージ手段により中間電位にプリチャージされてい
る。またメインビット線MBL、ZMBLおよびサブビ
ット線SBLa、ZSBLa、SBLb、ZSBLbは
中間電位Vcc/2にプリチャージされている。また分
離指示信号BLIは“H”にあり、分離用トランジスタ
12a、13a、12bおよび13bはオン状態にあ
る。したがってノードNaおよびNbも中間電位Vcc
レベルにプリチャージされている。
【0100】ロウアドレスストローブ信号/RASが
“L”に立下がるとメモリサイクルが開始され、プリチ
ャージ状態が終了する。このロウアドレスストローブ信
号/RASの立下がりに応答して分離指示信号BLIが
“L”に立下がり、トランジスタ12a、13a、12
bおよび13bがオフ状態となる。
“L”に立下がるとメモリサイクルが開始され、プリチ
ャージ状態が終了する。このロウアドレスストローブ信
号/RASの立下がりに応答して分離指示信号BLIが
“L”に立下がり、トランジスタ12a、13a、12
bおよび13bがオフ状態となる。
【0101】次いでワード線WLの電位が“H”に立上
がり、この選択ワード線WLに接続されるメモリセルの
データが対応のサブビット線上に伝達される。今、以下
の説明を簡単にするために、ワード線WLAが選択さ
れ、サブビット線SBLaにメモリセルデータが伝達さ
れた状態を考える。この状態においては、リード活性化
信号RSはまだ“L”にあり、メインビット線MBLお
よびZMBLはプリチャージ電位(中間電位)を維持し
ており、またノードNaおよびNbのプリチャージを維
持している。
がり、この選択ワード線WLに接続されるメモリセルの
データが対応のサブビット線上に伝達される。今、以下
の説明を簡単にするために、ワード線WLAが選択さ
れ、サブビット線SBLaにメモリセルデータが伝達さ
れた状態を考える。この状態においては、リード活性化
信号RSはまだ“L”にあり、メインビット線MBLお
よびZMBLはプリチャージ電位(中間電位)を維持し
ており、またノードNaおよびNbのプリチャージを維
持している。
【0102】次いでセンス活性化信号SPおよびSNが
活性状態とされる。このとき、選択されたメモリセルデ
ータを検知するためのセンスドライブ信号が先に活性状
態とされる。したがって、今サブビット線SBLaにメ
モリセルデータが伝達されているため、センス活性化信
号SPが先に“L”となり、センス活性化トランジスタ
PQが導通し、信号線16上の電位が電源電位Vccレ
ベルに上昇する。これにより、トランジスタ20aおよ
び20bは動作状態となる。サブビット線SBLaの電
位がサブビット線ZSBLaの電位よりも高い場合に
は、トランジスタ20aを介してノードNaが充電され
る。このときトランジスタ20bを介してはほとんど電
流は流れないため、ノードNbの電位はほとんど上昇し
ない。これによりノードNaおよびNbの電位差が拡大
する。他方のセンスドライブ信号SNは依然非活性状態
を維持する。信号線15上の電位は中間電位であり、ま
たサブビット線SBLaおよびZSBLaの電位も中間
電位レベルであるため、トランジスタ10bおよび11
bを介しての放電は生じない。センスドライブ信号が活
性化されると、またリード活性化信号RSが所定期間
“H”となり、リードゲートトランジスタ14aおよび
14bが導通状態となる。これにより、メインビット線
MBLおよびZMBLの電位差が拡大する。図6におい
ては、選択されたメモリセルが“H”のデータを格納し
ている場合の動作波形を実線で示し、選択されたメモリ
セルの記憶データが“L”の場合の動作波形を破線で示
す。次いでアンプ4が活性化され、メインビット線MB
LおよびZMBL上の信号電位差を増幅しIOゲートへ
伝達する。この後IOゲートを介して選択されたメモリ
セルのデータがリードデータ線上へ伝達される。
活性状態とされる。このとき、選択されたメモリセルデ
ータを検知するためのセンスドライブ信号が先に活性状
態とされる。したがって、今サブビット線SBLaにメ
モリセルデータが伝達されているため、センス活性化信
号SPが先に“L”となり、センス活性化トランジスタ
PQが導通し、信号線16上の電位が電源電位Vccレ
ベルに上昇する。これにより、トランジスタ20aおよ
び20bは動作状態となる。サブビット線SBLaの電
位がサブビット線ZSBLaの電位よりも高い場合に
は、トランジスタ20aを介してノードNaが充電され
る。このときトランジスタ20bを介してはほとんど電
流は流れないため、ノードNbの電位はほとんど上昇し
ない。これによりノードNaおよびNbの電位差が拡大
する。他方のセンスドライブ信号SNは依然非活性状態
を維持する。信号線15上の電位は中間電位であり、ま
たサブビット線SBLaおよびZSBLaの電位も中間
電位レベルであるため、トランジスタ10bおよび11
bを介しての放電は生じない。センスドライブ信号が活
性化されると、またリード活性化信号RSが所定期間
“H”となり、リードゲートトランジスタ14aおよび
14bが導通状態となる。これにより、メインビット線
MBLおよびZMBLの電位差が拡大する。図6におい
ては、選択されたメモリセルが“H”のデータを格納し
ている場合の動作波形を実線で示し、選択されたメモリ
セルの記憶データが“L”の場合の動作波形を破線で示
す。次いでアンプ4が活性化され、メインビット線MB
LおよびZMBL上の信号電位差を増幅しIOゲートへ
伝達する。この後IOゲートを介して選択されたメモリ
セルのデータがリードデータ線上へ伝達される。
【0103】リード活性化信号RSは所定期間のみ活性
状態の“H”となっており、メインビット線MBLおよ
びZMBLの電位差は十分小さくすることができ、デー
タ読出時における消費電流を低減することができる(メ
インビット線の駆動期間は短いため)。
状態の“H”となっており、メインビット線MBLおよ
びZMBLの電位差は十分小さくすることができ、デー
タ読出時における消費電流を低減することができる(メ
インビット線の駆動期間は短いため)。
【0104】次いで、分離指示信号BLIが“H”とな
り、トランジスタ12a、13a、12bおよび13b
がオン状態となる。これにより、ノードNaおよびNb
の電位が他方のサブビット線SBLaおよびZSBLa
上に伝達される。このときまた合わせて他方のセンスド
ライブ信号SNを活性状態とし“H”に立下げ、信号線
15上の電位を接地電位レベルの“L”とする。これに
より、トランジスタ20aおよび20bがクロスカップ
ル型センスアンプを構成し、ノードNaおよびサブビッ
ト線SBLaおよびSBLbを電源電位レベルにまで駆
動する。またトランジスタ10bおよび11bがクロッ
クカップル型Nチャネルセンスアンプを構成し、ノード
Nb、サブビット線ZSBLaおよびZSBLbを接地
電位レベルにまで放電する。これにより、選択メモリセ
ルへのデータのリストア動作が完了する。このとき分離
指示信号BLIはリストア動作時には電源電位Vccレ
ベルよりも高い電圧レベルに昇圧され、確実に“H”の
データを書込むように構成されてもよい。
り、トランジスタ12a、13a、12bおよび13b
がオン状態となる。これにより、ノードNaおよびNb
の電位が他方のサブビット線SBLaおよびZSBLa
上に伝達される。このときまた合わせて他方のセンスド
ライブ信号SNを活性状態とし“H”に立下げ、信号線
15上の電位を接地電位レベルの“L”とする。これに
より、トランジスタ20aおよび20bがクロスカップ
ル型センスアンプを構成し、ノードNaおよびサブビッ
ト線SBLaおよびSBLbを電源電位レベルにまで駆
動する。またトランジスタ10bおよび11bがクロッ
クカップル型Nチャネルセンスアンプを構成し、ノード
Nb、サブビット線ZSBLaおよびZSBLbを接地
電位レベルにまで放電する。これにより、選択メモリセ
ルへのデータのリストア動作が完了する。このとき分離
指示信号BLIはリストア動作時には電源電位Vccレ
ベルよりも高い電圧レベルに昇圧され、確実に“H”の
データを書込むように構成されてもよい。
【0105】ビット線SBLb上にメモリセルデータが
伝達される場合には、先に信号線15上のセンスドライ
ブ信号が活性状態の“H”となり、ノードNaおよびノ
ードNbの一方が接地電位レベルへと放電される。この
場合においても、リード活性化信号RSは所定期間のみ
“H”とされるため、メインビット線MBLおよびZM
BLの電位は中間電位とそれより低い電圧レベルにさ
れ、その電位振幅はフルスイングとならないため、消費
電力を低減することができる。この場合においてもアン
プ4がその電位差を増幅してIOゲート側へ伝達する。
伝達される場合には、先に信号線15上のセンスドライ
ブ信号が活性状態の“H”となり、ノードNaおよびノ
ードNbの一方が接地電位レベルへと放電される。この
場合においても、リード活性化信号RSは所定期間のみ
“H”とされるため、メインビット線MBLおよびZM
BLの電位は中間電位とそれより低い電圧レベルにさ
れ、その電位振幅はフルスイングとならないため、消費
電力を低減することができる。この場合においてもアン
プ4がその電位差を増幅してIOゲート側へ伝達する。
【0106】上述のように、サブビット線に対しpチャ
ネルMOSトランジスタ対およびnチャネルMOSトラ
ンジスタ対を設けることにより、メインビット線MBL
およびZMBLに設けられたアンプ4を用いてサブビッ
ト線を駆動する必要がなく、リストア時における消費電
流を低減することができる(メインビット線MBLおよ
びZMBLをフルスイングさせる必要がないためであ
る)。またトランジスタ20a、20b、10bおよび
11bは、メインビット線MBLおよびZMBLの電位
差を単に拡大する能力が要求されるだけであり、また対
応のサブビット線SBL(SBLa、SBLbおよびZ
SBLa、ZSBLb)を駆動することが要求されるだ
けであり、その電流駆動力は比較的小さくすることがで
き、ドライブアンプの占有面積を小さくすることができ
る。
ネルMOSトランジスタ対およびnチャネルMOSトラ
ンジスタ対を設けることにより、メインビット線MBL
およびZMBLに設けられたアンプ4を用いてサブビッ
ト線を駆動する必要がなく、リストア時における消費電
流を低減することができる(メインビット線MBLおよ
びZMBLをフルスイングさせる必要がないためであ
る)。またトランジスタ20a、20b、10bおよび
11bは、メインビット線MBLおよびZMBLの電位
差を単に拡大する能力が要求されるだけであり、また対
応のサブビット線SBL(SBLa、SBLbおよびZ
SBLa、ZSBLb)を駆動することが要求されるだ
けであり、その電流駆動力は比較的小さくすることがで
き、ドライブアンプの占有面積を小さくすることができ
る。
【0107】なお、センス活性化信号において、遅れて
活性状態とされるセンスドライブ信号の活性状態への移
行タイミングは、分離指示信号BLIが非活性状態の
“H”となった後にするのが好ましい。たとえば、信号
線15上のセンス活性化信号が遅れて活性状態とされる
場合、分離指示信号BLIが“L”のときにこのセンス
ドライブ信号SNが活性状態とされた場合、ノードNa
の電位が高い場合には、このノードNaの電位がトラン
ジスタ10bを介して接地電位レベルへと放電され、ノ
ードNaおよびノードNbの電位差が小さくなることが
考えられるからである(トランジスタ10bおよび11
bの電位は分離指示信号BLIが“L”のときには同じ
中間電位レベルにある)。
活性状態とされるセンスドライブ信号の活性状態への移
行タイミングは、分離指示信号BLIが非活性状態の
“H”となった後にするのが好ましい。たとえば、信号
線15上のセンス活性化信号が遅れて活性状態とされる
場合、分離指示信号BLIが“L”のときにこのセンス
ドライブ信号SNが活性状態とされた場合、ノードNa
の電位が高い場合には、このノードNaの電位がトラン
ジスタ10bを介して接地電位レベルへと放電され、ノ
ードNaおよびノードNbの電位差が小さくなることが
考えられるからである(トランジスタ10bおよび11
bの電位は分離指示信号BLIが“L”のときには同じ
中間電位レベルにある)。
【0108】データ書込動作時においては、データ書込
指示信号に応答してリード活性化信号RSを強制的に
“H”の活性状態に駆動して維持すればよい。
指示信号に応答してリード活性化信号RSを強制的に
“H”の活性状態に駆動して維持すればよい。
【0109】上述のように、分離指示信号BLIを活性
状態の“L”に維持してノードNaおよびNbの電位差
を拡大してメインビット線MBLおよびZMBLを駆動
することにより、ノードNaおよびNbに付随する寄生
容量を小さくすることができ、高速でノードNaおよび
Nbの電位差を拡大することができる。
状態の“L”に維持してノードNaおよびNbの電位差
を拡大してメインビット線MBLおよびZMBLを駆動
することにより、ノードNaおよびNbに付随する寄生
容量を小さくすることができ、高速でノードNaおよび
Nbの電位差を拡大することができる。
【0110】[アンプの構成]図7は、図5に示すアン
プの具体的構成例を示す図である。図7において、アン
プ4は、メインビット線MBLおよびZMBL上の信号
電位を増幅する読出アンプ40と、読出アンプ40によ
り増幅されたデータを読出イネーブル信号Rに応答して
ノードNcおよびNdへ伝達するデータ読出用トランジ
スタ41aおよび41bと、データ書込時に、IOゲー
トIGaおよびIGbを介して伝達された書込データを
メインビット線MBLおよびZMBLへ伝達する書込用
トランジスタ42aおよび42bを含む。書込用トラン
ジスタ42aおよび42bは、書込指示信号Wに応答し
て導通する。
プの具体的構成例を示す図である。図7において、アン
プ4は、メインビット線MBLおよびZMBL上の信号
電位を増幅する読出アンプ40と、読出アンプ40によ
り増幅されたデータを読出イネーブル信号Rに応答して
ノードNcおよびNdへ伝達するデータ読出用トランジ
スタ41aおよび41bと、データ書込時に、IOゲー
トIGaおよびIGbを介して伝達された書込データを
メインビット線MBLおよびZMBLへ伝達する書込用
トランジスタ42aおよび42bを含む。書込用トラン
ジスタ42aおよび42bは、書込指示信号Wに応答し
て導通する。
【0111】読出アンプ40は、その一方導通端子がノ
ードNeに接続され、そのコントロールゲートがメイン
ビット線MBLに接続され、その他方導通端子がノード
Nhに接続されるnチャネルMOSトランジスタ45a
と、その一方導通端子がノードNgに接続され、その他
方導通端子がノードNeに接続され、そのコントロール
ゲートがノードNeに接続されるpチャネルMOSトラ
ンジスタ44aと、その一方導通端子がノードNfに接
続され、その他方導通端子がノードNhに接続され、そ
のコントロールゲートがメインビット線ZMBLに接続
されるnチャネルMOSトランジスタ45bと、その一
方導通端子がノードNgに接続され、その他方導通端子
がノードNfに接続され、そのコントロールゲートがノ
ードNeに接続されるpチャネルMOSトランジスタ4
4bと、その一方導通端子がノードNeに接続され、そ
のコントロールゲートが読出アンプ活性化信号PAEを
受けるように接続され、その他方導通端子がノードNg
に接続されるpチャネルMOSトランジスタ43aと、
その一方導通端子がノードNfに接続され、その他方導
通端子がノードNgに接続され、そのコントロールゲー
トが読出アンプ活性化信号PAEを受けるように接続さ
れるpチャネルMOSトランジスタ43bと、ノードN
hを読出アンプ活性化信号PAEに応答して接地電位レ
ベルへ放電するnチャネルMOSトランジスタ46を含
む。ノードNgへは電源電位Vccと同じ電位レベルの
電圧が伝達される。
ードNeに接続され、そのコントロールゲートがメイン
ビット線MBLに接続され、その他方導通端子がノード
Nhに接続されるnチャネルMOSトランジスタ45a
と、その一方導通端子がノードNgに接続され、その他
方導通端子がノードNeに接続され、そのコントロール
ゲートがノードNeに接続されるpチャネルMOSトラ
ンジスタ44aと、その一方導通端子がノードNfに接
続され、その他方導通端子がノードNhに接続され、そ
のコントロールゲートがメインビット線ZMBLに接続
されるnチャネルMOSトランジスタ45bと、その一
方導通端子がノードNgに接続され、その他方導通端子
がノードNfに接続され、そのコントロールゲートがノ
ードNeに接続されるpチャネルMOSトランジスタ4
4bと、その一方導通端子がノードNeに接続され、そ
のコントロールゲートが読出アンプ活性化信号PAEを
受けるように接続され、その他方導通端子がノードNg
に接続されるpチャネルMOSトランジスタ43aと、
その一方導通端子がノードNfに接続され、その他方導
通端子がノードNgに接続され、そのコントロールゲー
トが読出アンプ活性化信号PAEを受けるように接続さ
れるpチャネルMOSトランジスタ43bと、ノードN
hを読出アンプ活性化信号PAEに応答して接地電位レ
ベルへ放電するnチャネルMOSトランジスタ46を含
む。ノードNgへは電源電位Vccと同じ電位レベルの
電圧が伝達される。
【0112】読出アンプ40の出力ノードNeおよびN
fは、メインビット線MBLおよびZMBLには接続さ
れない(データ読出時には書込用トランジスタ42aお
よび42bはオフ状態にある)。したがってこの読出ア
ンプ40は、高入力インピーダンスを有し、メインビッ
ト線MBLおよびZMBL上の信号電位に変化をもたら
すことなくこれらメインビット線MBLおよびZMBL
上の信号電位を増幅してトランジスタ41aおよび41
bを介してノードNcおよびNd上へ伝達する。これに
よりメインビット線MBLおよびZMBL上の信号電位
が微小であっても、消費電流を何ら増大させることなく
(メインビット線MBLおよびZMBLの電位をフルス
イングさせる必要がないため)、高速でメインビット線
MBLおよびZMBL上の信号電位を増幅することがで
きる。
fは、メインビット線MBLおよびZMBLには接続さ
れない(データ読出時には書込用トランジスタ42aお
よび42bはオフ状態にある)。したがってこの読出ア
ンプ40は、高入力インピーダンスを有し、メインビッ
ト線MBLおよびZMBL上の信号電位に変化をもたら
すことなくこれらメインビット線MBLおよびZMBL
上の信号電位を増幅してトランジスタ41aおよび41
bを介してノードNcおよびNd上へ伝達する。これに
よりメインビット線MBLおよびZMBL上の信号電位
が微小であっても、消費電流を何ら増大させることなく
(メインビット線MBLおよびZMBLの電位をフルス
イングさせる必要がないため)、高速でメインビット線
MBLおよびZMBL上の信号電位を増幅することがで
きる。
【0113】リードデータ線5は、互いに相補な信号を
伝達するリードデータバス線5aおよび5bを含む。こ
れらのリードデータバス線5aおよび5bはプリアンプ
PAおよびライトドライバWDに接続される。プリアン
プPAがデータ読出時に活性化され、ライトドライバW
Dがデータ書込時に活性化される。次に動作について簡
単に説明する。
伝達するリードデータバス線5aおよび5bを含む。こ
れらのリードデータバス線5aおよび5bはプリアンプ
PAおよびライトドライバWDに接続される。プリアン
プPAがデータ読出時に活性化され、ライトドライバW
Dがデータ書込時に活性化される。次に動作について簡
単に説明する。
【0114】データ書込時においては、読出イネーブル
信号Rは“L”にあり、トランジスタ41aおよび41
bはオフ状態にある。データ書込時においては、ライト
ドライバWDが所定のタイミングで内部書込データを生
成し、リードデータバス線5aおよび5bの電位を内部
書込データに対応する電位レベルに変化させる。次いで
列選択信号YSが“H”に立上がり、IOゲートIGa
およびIGbがオン状態となり、メインビット線MBL
およびZMBL上の信号電位は内部書込データに対応し
た電位レベルに変化する(このとき既に、書込指示信号
Wによりトランジスタ42aおよび42bはオン状態と
なっている)。ライトドライバWEの駆動力が十分大き
ければ、このメインビット線MBLおよびZMBL上の
電位をほぼフルスイングさせることができるので、サブ
ビット線に設けられたセンスアンプ(pチャネルMOS
トランジスタおよびnチャネルMOSトランジスタ)が
増幅しラッチしている信号電位を内部書込データに従っ
て反転させることができる。データ読出時においては、
書込指示信号Wは非活性状態の“L”とされる。これに
よりトランジスタ42aおよび42bはオフ状態を維持
する。スタンバイ時においては、読出アンプ活性化信号
PAEは“L”にあり、トランジスタ46がオフ状態に
あり、一方トランジスタ43aおよび43bはオン状態
にある。これによりノードNg上のプリチャージ電位V
ccがノードNeおよびNfに伝達され、ノードNeお
よびNfはプリチャージ電位Vccの電位レベルを保持
している。
信号Rは“L”にあり、トランジスタ41aおよび41
bはオフ状態にある。データ書込時においては、ライト
ドライバWDが所定のタイミングで内部書込データを生
成し、リードデータバス線5aおよび5bの電位を内部
書込データに対応する電位レベルに変化させる。次いで
列選択信号YSが“H”に立上がり、IOゲートIGa
およびIGbがオン状態となり、メインビット線MBL
およびZMBL上の信号電位は内部書込データに対応し
た電位レベルに変化する(このとき既に、書込指示信号
Wによりトランジスタ42aおよび42bはオン状態と
なっている)。ライトドライバWEの駆動力が十分大き
ければ、このメインビット線MBLおよびZMBL上の
電位をほぼフルスイングさせることができるので、サブ
ビット線に設けられたセンスアンプ(pチャネルMOS
トランジスタおよびnチャネルMOSトランジスタ)が
増幅しラッチしている信号電位を内部書込データに従っ
て反転させることができる。データ読出時においては、
書込指示信号Wは非活性状態の“L”とされる。これに
よりトランジスタ42aおよび42bはオフ状態を維持
する。スタンバイ時においては、読出アンプ活性化信号
PAEは“L”にあり、トランジスタ46がオフ状態に
あり、一方トランジスタ43aおよび43bはオン状態
にある。これによりノードNg上のプリチャージ電位V
ccがノードNeおよびNfに伝達され、ノードNeお
よびNfはプリチャージ電位Vccの電位レベルを保持
している。
【0115】メインビット線MBLおよびZMBL上に
信号電位差が生じると、読出アンプ活性化信号PAEが
所定のタイミングで“H”の活性状態とされる。これに
よりトランジスタ46がオン状態となり、トランジスタ
43aおよび43bがオフ状態となる。トランジスタ4
5aおよび45bの一方が、メインビット線MBLおよ
びZMBL上の信号電位に応じて導通状態となる。今メ
インビット線MBLの電位がメインビット線ZMBLよ
りも高い場合には、ノードNeが接地電位レベルへ放電
される。ノードNeの電位レベルの低下に伴って、トラ
ンジスタ44bがオン状態となり、ノードNfが電源電
位Vccレベルにまで充電される。これにより、ノード
NeおよびNfがそれぞれ接地電位レベル、および電源
電圧Vccレベルにまで高速で駆動される。ノードNe
およびNf上の信号電位はノードNcおよびNdへトラ
ンジスタ41aおよび41bを介して伝達される。次い
で列選択信号YSが“H”に立上がり、ノードNcおよ
びNd上の信号電位がリードデータバス線5aおよび5
b上に伝達され、プリアンプPAにより増幅されて読出
される。
信号電位差が生じると、読出アンプ活性化信号PAEが
所定のタイミングで“H”の活性状態とされる。これに
よりトランジスタ46がオン状態となり、トランジスタ
43aおよび43bがオフ状態となる。トランジスタ4
5aおよび45bの一方が、メインビット線MBLおよ
びZMBL上の信号電位に応じて導通状態となる。今メ
インビット線MBLの電位がメインビット線ZMBLよ
りも高い場合には、ノードNeが接地電位レベルへ放電
される。ノードNeの電位レベルの低下に伴って、トラ
ンジスタ44bがオン状態となり、ノードNfが電源電
位Vccレベルにまで充電される。これにより、ノード
NeおよびNfがそれぞれ接地電位レベル、および電源
電圧Vccレベルにまで高速で駆動される。ノードNe
およびNf上の信号電位はノードNcおよびNdへトラ
ンジスタ41aおよび41bを介して伝達される。次い
で列選択信号YSが“H”に立上がり、ノードNcおよ
びNd上の信号電位がリードデータバス線5aおよび5
b上に伝達され、プリアンプPAにより増幅されて読出
される。
【0116】リードアンプ40は、単にノードNe、N
fおよびNcならびにNbを駆動するだけである。した
がってリードアンプ40の電流駆動力は比較的小さくて
すみ、その消費電流は十分小さくすることができ、低消
費電流でメインビット線MBLおよびZMBL上の比較
的小さな信号電位差を高速で増幅してIOゲートの上へ
伝達することができる。
fおよびNcならびにNbを駆動するだけである。した
がってリードアンプ40の電流駆動力は比較的小さくて
すみ、その消費電流は十分小さくすることができ、低消
費電流でメインビット線MBLおよびZMBL上の比較
的小さな信号電位差を高速で増幅してIOゲートの上へ
伝達することができる。
【0117】読出指示信号Rについては、メモリサイク
ル開始時には活性状態の“H”に設定され、データ書込
指示信号Wが発生されるときに非活性状態とされる構成
が利用されてもよい。これはリードアンプ活性化信号P
AEについても同様である。
ル開始時には活性状態の“H”に設定され、データ書込
指示信号Wが発生されるときに非活性状態とされる構成
が利用されてもよい。これはリードアンプ活性化信号P
AEについても同様である。
【0118】[アンプの代替例]図8は、図5に示すア
ンプの代替例の構成を示す図である。図8において、ア
ンプ4は、データ読出時にメインビット線MBLおよび
ZMBL上の信号電位を増幅してノードNiおよびNj
上に伝達する読出アンプ50と、データ書込時に活性化
され、ノードNiおよびNj上の信号電位を増幅してメ
インビット線MBLおよびZMBL上に伝達する書込用
アンプ60を含む。
ンプの代替例の構成を示す図である。図8において、ア
ンプ4は、データ読出時にメインビット線MBLおよび
ZMBL上の信号電位を増幅してノードNiおよびNj
上に伝達する読出アンプ50と、データ書込時に活性化
され、ノードNiおよびNj上の信号電位を増幅してメ
インビット線MBLおよびZMBL上に伝達する書込用
アンプ60を含む。
【0119】読出用アンプ50は、ノードNlおよびN
kの間に相補接続され、それぞれのゲートがメインビッ
ト線MBLに接続されるpチャネルMOSトランジスタ
52aおよびnチャネルMOSトランジスタ51aと、
ノードNlおよびNkの間に相補接続され、それぞれの
ゲートがメインビット線ZMBLに接続されるpチャネ
ルMOSトランジスタ52bおよびnチャネルMOSト
ランジスタ51bと、読出活性化信号Rに応答してノー
ドNkを接地電位レベルへ放電するnチャネルMOSト
ランジスタ53と、読出活性化信号/Rに応答して導通
し、ノードNlを電源電位Vccレベルに充電するpチ
ャネルMOSトランジスタ54を含む。この読出用アン
プ50は、読出活性化信号Rおよび/Rに応答して活性
化され、メインビット線MBLおよびZMBL上の信号
電位を反転増幅してノードNiおよびNj上に伝達する
クロックドインバータバッファアンプの構成を備える。
kの間に相補接続され、それぞれのゲートがメインビッ
ト線MBLに接続されるpチャネルMOSトランジスタ
52aおよびnチャネルMOSトランジスタ51aと、
ノードNlおよびNkの間に相補接続され、それぞれの
ゲートがメインビット線ZMBLに接続されるpチャネ
ルMOSトランジスタ52bおよびnチャネルMOSト
ランジスタ51bと、読出活性化信号Rに応答してノー
ドNkを接地電位レベルへ放電するnチャネルMOSト
ランジスタ53と、読出活性化信号/Rに応答して導通
し、ノードNlを電源電位Vccレベルに充電するpチ
ャネルMOSトランジスタ54を含む。この読出用アン
プ50は、読出活性化信号Rおよび/Rに応答して活性
化され、メインビット線MBLおよびZMBL上の信号
電位を反転増幅してノードNiおよびNj上に伝達する
クロックドインバータバッファアンプの構成を備える。
【0120】書込用アンプ60は、ノードNmとノード
Nnの間に相補接続され、それぞれのゲートがノードN
iに接続されるpチャネルMOSトランジスタ62aお
よびnチャネルMOSトランジスタ61aと、ノードN
mとノードNnの間に相補接続され、それぞれのゲート
がノードNjに接続されるpチャネルMOSトランジス
タ62bおよびnチャネルMOSトランジスタ61b
と、書込活性化信号Wに応答して導通し、ノードNnを
接地電位レベルへ放電するnチャネルMOSトランジス
タ63と、書込活性化信号/Wに応答して導通し、ノー
ドNnを電源電位Vccレベルに充電するnチャネルM
OSトランジスタ64を含む。
Nnの間に相補接続され、それぞれのゲートがノードN
iに接続されるpチャネルMOSトランジスタ62aお
よびnチャネルMOSトランジスタ61aと、ノードN
mとノードNnの間に相補接続され、それぞれのゲート
がノードNjに接続されるpチャネルMOSトランジス
タ62bおよびnチャネルMOSトランジスタ61b
と、書込活性化信号Wに応答して導通し、ノードNnを
接地電位レベルへ放電するnチャネルMOSトランジス
タ63と、書込活性化信号/Wに応答して導通し、ノー
ドNnを電源電位Vccレベルに充電するnチャネルM
OSトランジスタ64を含む。
【0121】図8において、さらにメインビット線MB
LおよびZMBLをイコライズ信号EQに応答して中間
電位VBLへプリチャージするためのプリチャージ回路
70を合わせて示す。プリチャージ/イコライズ回路7
0は、イコライズ指示信号に応答してメインビット線M
BLおよびZMBLを電気的に短絡するnチャネルMO
Sトランジスタ71と、イコライズ信号EQに応答して
導通し、メインビット線MBLへ中間電位VBLを伝達
するnチャネルMOSトランジスタ72と、イコライズ
信号EQに応答して導通し、中間電位VBLをメインビ
ット線ZMBLへ伝達するnチャネルMOSトランジス
タ73を含む。これらのトランジスタ71、72および
73は、半導体記憶装置のスタンバイ時にメインビット
線MBLおよびZMBLの所定のプリチャージ電位に初
期化する初期化トランジスタを構成する。メインビット
線MBLおよびZMBLは中間電位Vcc/2にプリチ
ャージされてもよく、電源電位Vccレベルにプリチャ
ージされてもよい。次にこの図8に示すアンプの動作に
ついて簡単に説明する。
LおよびZMBLをイコライズ信号EQに応答して中間
電位VBLへプリチャージするためのプリチャージ回路
70を合わせて示す。プリチャージ/イコライズ回路7
0は、イコライズ指示信号に応答してメインビット線M
BLおよびZMBLを電気的に短絡するnチャネルMO
Sトランジスタ71と、イコライズ信号EQに応答して
導通し、メインビット線MBLへ中間電位VBLを伝達
するnチャネルMOSトランジスタ72と、イコライズ
信号EQに応答して導通し、中間電位VBLをメインビ
ット線ZMBLへ伝達するnチャネルMOSトランジス
タ73を含む。これらのトランジスタ71、72および
73は、半導体記憶装置のスタンバイ時にメインビット
線MBLおよびZMBLの所定のプリチャージ電位に初
期化する初期化トランジスタを構成する。メインビット
線MBLおよびZMBLは中間電位Vcc/2にプリチ
ャージされてもよく、電源電位Vccレベルにプリチャ
ージされてもよい。次にこの図8に示すアンプの動作に
ついて簡単に説明する。
【0122】データ読出時においては、読出用アンプ5
0が活性状態とされ、書込用アンプ60は非活性状態と
される。メインビット線MBLおよびZMBLの電位差
が拡大されると、読出活性化信号Rおよび/Rが活性状
態とされ、トランジスタ53および54が導通状態とな
る。これによりトランジスタ51aおよび52aはイン
バータとして動作し、メインビット線MBL上の信号電
位を反転増幅してノードNi上に伝達する。一方トラン
ジスタ51bおよび52bがインバータとして動作し、
メインビット線ZMBL上の信号電位を反転増幅してノ
ードNj上に伝達する。この読出用アンプ50の構成の
場合、クロックドインバータ回路が利用されているた
め、メインビット線MBLおよびZMBLは、基準電位
(中間電位レベルのプリチャージ電圧レベル)に関して
互いに反対方向にその電位が変化する必要がある。この
メインビット線MBLおよびZMBLの電位がともに同
一の論理レベルと判断される可能性が生じるためであ
る。メインビット線MBLおよびZMBLの電位を基準
電位を中心として互いに反対方向に変化させるための構
成については後に説明する。
0が活性状態とされ、書込用アンプ60は非活性状態と
される。メインビット線MBLおよびZMBLの電位差
が拡大されると、読出活性化信号Rおよび/Rが活性状
態とされ、トランジスタ53および54が導通状態とな
る。これによりトランジスタ51aおよび52aはイン
バータとして動作し、メインビット線MBL上の信号電
位を反転増幅してノードNi上に伝達する。一方トラン
ジスタ51bおよび52bがインバータとして動作し、
メインビット線ZMBL上の信号電位を反転増幅してノ
ードNj上に伝達する。この読出用アンプ50の構成の
場合、クロックドインバータ回路が利用されているた
め、メインビット線MBLおよびZMBLは、基準電位
(中間電位レベルのプリチャージ電圧レベル)に関して
互いに反対方向にその電位が変化する必要がある。この
メインビット線MBLおよびZMBLの電位がともに同
一の論理レベルと判断される可能性が生じるためであ
る。メインビット線MBLおよびZMBLの電位を基準
電位を中心として互いに反対方向に変化させるための構
成については後に説明する。
【0123】データ書込時においては、書込用アンプ6
0が書込活性化信号Wおよび/Wに応答して活性化され
る。この場合にはIOゲートIGaおよびIGbを介し
て与えられた内部書込データ(図7に示すライトドライ
バから与えられる)がノードNiおよびNj上に伝達さ
れ、これらのノードNiおよびNj上の信号電位が反転
増幅されてメインビット線MBLおよびZMBL上に伝
達される。これによりメインビット線MBLおよびZM
BL上の信号電位がフルスイングし(動作電源電位Vc
cレベルおよび接地電位レベル)、選択されたメモリセ
ルへデータを書込むことができる。
0が書込活性化信号Wおよび/Wに応答して活性化され
る。この場合にはIOゲートIGaおよびIGbを介し
て与えられた内部書込データ(図7に示すライトドライ
バから与えられる)がノードNiおよびNj上に伝達さ
れ、これらのノードNiおよびNj上の信号電位が反転
増幅されてメインビット線MBLおよびZMBL上に伝
達される。これによりメインビット線MBLおよびZM
BL上の信号電位がフルスイングし(動作電源電位Vc
cレベルおよび接地電位レベル)、選択されたメモリセ
ルへデータを書込むことができる。
【0124】またさらに読出用アンプとしては、図7お
よび図8に示す構成に代えてさらに、カレントミラー型
の差動増幅器を利用することもできる。
よび図8に示す構成に代えてさらに、カレントミラー型
の差動増幅器を利用することもできる。
【0125】[制御信号発生系]図9は、各種制御信号
を発生するための回路構成を示す図である。図9におい
て、制御信号発生系は、外部から与えられるロウアドレ
スストローブ信号/RASを受け、内部ロウアドレスス
トローブ信号φRASを発生するRASバッファ80
と、RASバッファ80からの内部ロウアドレスストロ
ーブ信号φRASに応答して外部から与えられるアドレ
ス信号ADを取込んで内部行アドレス信号を発生するア
ドレスバッファ82と、内部ロウアドレスストローブ信
号φRASに応答して活性化され、外部から与えられる
コラムアドレスストローブ信号/CASに応答して内部
コラムアドレスストローブ信号φCASを発生するCA
Sバッファ84と、CASバッファ84からの内部コラ
ムアドレスストローブ信号φCASと外部からのライト
イネーブル信号/WEを受けて内部書込制御信号Wを発
生する書込制御回路86を含む。アドレスバッファ82
は、内部コラムアドレスストローブ信号φCASに従っ
て外部から与えられるアドレス信号ADを取込んで内部
列アドレス信号を発生する。書込制御回路86は、内部
コラムアドレスストローブ信号φCASおよびライトイ
ネーブル信号/WEの遅い方の活性化に従って内部書込
指示信号(書込活性化信号)Wを発生する。
を発生するための回路構成を示す図である。図9におい
て、制御信号発生系は、外部から与えられるロウアドレ
スストローブ信号/RASを受け、内部ロウアドレスス
トローブ信号φRASを発生するRASバッファ80
と、RASバッファ80からの内部ロウアドレスストロ
ーブ信号φRASに応答して外部から与えられるアドレ
ス信号ADを取込んで内部行アドレス信号を発生するア
ドレスバッファ82と、内部ロウアドレスストローブ信
号φRASに応答して活性化され、外部から与えられる
コラムアドレスストローブ信号/CASに応答して内部
コラムアドレスストローブ信号φCASを発生するCA
Sバッファ84と、CASバッファ84からの内部コラ
ムアドレスストローブ信号φCASと外部からのライト
イネーブル信号/WEを受けて内部書込制御信号Wを発
生する書込制御回路86を含む。アドレスバッファ82
は、内部コラムアドレスストローブ信号φCASに従っ
て外部から与えられるアドレス信号ADを取込んで内部
列アドレス信号を発生する。書込制御回路86は、内部
コラムアドレスストローブ信号φCASおよびライトイ
ネーブル信号/WEの遅い方の活性化に従って内部書込
指示信号(書込活性化信号)Wを発生する。
【0126】制御信号発生系はさらに、内部ロウアドレ
スストローブ信号φRASに応答して活性化され、アド
レスバッファ82からの内部行アドレス信号をデコード
してワード線を選択し、選択されたワード線上にワード
線駆動信号WLを伝達する行選択回路91と、内部ロウ
アドレスストローブ信号φRASに応答して所定期間活
性状態となる分離指示信号BLIを発生する分離制御回
路92と、内部ロウアドレスストローブ信号φRASと
アドレスバッファ82からの行アドレス信号のうちの所
定のアドレスビットを受けてセンス活性化信号SPおよ
びSNを発生するセンスアンプ活性化回路93を含む。
センスアンプ活性化回路93は、アドレスバッファ82
から与えられる所定のアドレス信号ビットに従って選択
されたワード線と交差するサブビット線対を識別し、そ
の識別結果に従ってセンス活性化信号SPおよびSNの
一方を先に活性状態とする。センスアンプ活性化回路9
3のこのような構成としては、センス活性化信号を発生
する回路と、このセンス活性化信号を所定時間遅延させ
る遅延回路と、このセンス活性化信号と遅延回路の出力
の一方をアドレス信号ビットに従って選択するマルチプ
レクサを備える回路構成により実現することができる。
スストローブ信号φRASに応答して活性化され、アド
レスバッファ82からの内部行アドレス信号をデコード
してワード線を選択し、選択されたワード線上にワード
線駆動信号WLを伝達する行選択回路91と、内部ロウ
アドレスストローブ信号φRASに応答して所定期間活
性状態となる分離指示信号BLIを発生する分離制御回
路92と、内部ロウアドレスストローブ信号φRASと
アドレスバッファ82からの行アドレス信号のうちの所
定のアドレスビットを受けてセンス活性化信号SPおよ
びSNを発生するセンスアンプ活性化回路93を含む。
センスアンプ活性化回路93は、アドレスバッファ82
から与えられる所定のアドレス信号ビットに従って選択
されたワード線と交差するサブビット線対を識別し、そ
の識別結果に従ってセンス活性化信号SPおよびSNの
一方を先に活性状態とする。センスアンプ活性化回路9
3のこのような構成としては、センス活性化信号を発生
する回路と、このセンス活性化信号を所定時間遅延させ
る遅延回路と、このセンス活性化信号と遅延回路の出力
の一方をアドレス信号ビットに従って選択するマルチプ
レクサを備える回路構成により実現することができる。
【0127】制御信号発生系はさらに、内部ロウアドレ
スストローブ信号φRASと書込制御回路86からの書
込指示信号Wに応答して接続制御信号(リード活性化信
号RS)を発生する接続制御回路94と、リード活性化
信号RSに応答して読出アンプ活性化信号R(およびP
AE)を発生するリード活性化回路95を含む。
スストローブ信号φRASと書込制御回路86からの書
込指示信号Wに応答して接続制御信号(リード活性化信
号RS)を発生する接続制御回路94と、リード活性化
信号RSに応答して読出アンプ活性化信号R(およびP
AE)を発生するリード活性化回路95を含む。
【0128】接続制御回路94は、内部ロウアドレスス
トローブ信号φRASが活性状態となると、所定のタイ
ミングで所定の時間幅を有するワンショットのパルス信
号をリード活性化信号RSとして発生する。接続制御回
路94は、また書込制御回路からの書込指示信号に応答
してこのリード活性化信号RSを内部ロウアドレススト
ローブ信号φRASが活性状態の“H”とする。接続制
御回路94は、この構成に代えて、内部ロウアドレスス
トローブ信号φRASが非活性状態の“L”のときに、
リード活性化信号RSを“H”の活性状態とし、内部ロ
ウアドレスストローブ信号φRASが“H”となってか
ら所定時間経過後に“L”の非活性状態となる構成が利
用されてもよい。この構成の場合には、書込指示信号
(書込活性化信号)Wに応答してリード活性化信号RS
が再び“H”の活性状態とされる。
トローブ信号φRASが活性状態となると、所定のタイ
ミングで所定の時間幅を有するワンショットのパルス信
号をリード活性化信号RSとして発生する。接続制御回
路94は、また書込制御回路からの書込指示信号に応答
してこのリード活性化信号RSを内部ロウアドレススト
ローブ信号φRASが活性状態の“H”とする。接続制
御回路94は、この構成に代えて、内部ロウアドレスス
トローブ信号φRASが非活性状態の“L”のときに、
リード活性化信号RSを“H”の活性状態とし、内部ロ
ウアドレスストローブ信号φRASが“H”となってか
ら所定時間経過後に“L”の非活性状態となる構成が利
用されてもよい。この構成の場合には、書込指示信号
(書込活性化信号)Wに応答してリード活性化信号RS
が再び“H”の活性状態とされる。
【0129】リードアンプ活性化回路95は、書込指示
信号Wが発生されるとその読出アンプ活性化信号R(お
よびPAE)を非活性状態の“L”に設定する。
信号Wが発生されるとその読出アンプ活性化信号R(お
よびPAE)を非活性状態の“L”に設定する。
【0130】図9に示す構成の場合、データの書込およ
び読出にかかわらず、一旦活性状態とされる。メモリセ
ルデータのリストア動作のタイミングで内部書込データ
が選択されたメモリセルへ書込まれる。このような構成
に代えて、出力イネーブル信号/OEが外部から与えら
れ、この出力イネーブル信号OEに従ってリードアンプ
活性化回路95が活性状態とされ、読出用アンプ活性化
信号R(およびPAE)が発生される構成が利用されて
もよい。
び読出にかかわらず、一旦活性状態とされる。メモリセ
ルデータのリストア動作のタイミングで内部書込データ
が選択されたメモリセルへ書込まれる。このような構成
に代えて、出力イネーブル信号/OEが外部から与えら
れ、この出力イネーブル信号OEに従ってリードアンプ
活性化回路95が活性状態とされ、読出用アンプ活性化
信号R(およびPAE)が発生される構成が利用されて
もよい。
【0131】[変更例2]図10は、この発明の第1の
実施例である半導体記憶装置の第2の変形例の要部の構
成を示す図である。この図10に示す構成は、図5に示
す構成とは、分離用トランジスタ12aおよび13aへ
与えられる分離指示信号BLIAが、分離用トランジス
タ12bおよび13bに与えられる分離指示信号BLI
Bと互いに別々に駆動される点を除いて同じである。分
離指示信号BLIAおよびBLIBは、選択サブビット
線対(選択されたメモリセルデータが伝達される)に対
して設けられた分離用トランジスタのみが一旦オフ状態
となるように発生される。たとえば、ワード線WLAが
選択された場合には、分離指示信号BLIAが一旦活性
状態の“L”となる。他方の分離指示信号BLIBは
“H”を維持する。次いで動作についてその動作波形図
である図11を参照して説明する。
実施例である半導体記憶装置の第2の変形例の要部の構
成を示す図である。この図10に示す構成は、図5に示
す構成とは、分離用トランジスタ12aおよび13aへ
与えられる分離指示信号BLIAが、分離用トランジス
タ12bおよび13bに与えられる分離指示信号BLI
Bと互いに別々に駆動される点を除いて同じである。分
離指示信号BLIAおよびBLIBは、選択サブビット
線対(選択されたメモリセルデータが伝達される)に対
して設けられた分離用トランジスタのみが一旦オフ状態
となるように発生される。たとえば、ワード線WLAが
選択された場合には、分離指示信号BLIAが一旦活性
状態の“L”となる。他方の分離指示信号BLIBは
“H”を維持する。次いで動作についてその動作波形図
である図11を参照して説明する。
【0132】図11においては、サブビット線SBLa
に“H”のメモリセルのデータが読出される場合の動作
波形が一例として示される。ロウアドレスストローブ信
号/RASが“H”のスタンバイ時においては、分離指
示信号BLIAおよびBLIBはともに“H”にあり、
トランジスタ12a、13a、12bおよび13bはす
べてオン状態にある。サブビット線SBL(SBLa、
SBLb)およびZSBL(ZSBLa、ZSBLb)
は中間電位VBLにプリチャージされており、またノー
ドNaおよびNbも応じて中間電位VBLにプリチャー
ジされている。さらにメインビット線MBLおよびZM
BLも中間電位VBLにプリチャージされている。
に“H”のメモリセルのデータが読出される場合の動作
波形が一例として示される。ロウアドレスストローブ信
号/RASが“H”のスタンバイ時においては、分離指
示信号BLIAおよびBLIBはともに“H”にあり、
トランジスタ12a、13a、12bおよび13bはす
べてオン状態にある。サブビット線SBL(SBLa、
SBLb)およびZSBL(ZSBLa、ZSBLb)
は中間電位VBLにプリチャージされており、またノー
ドNaおよびNbも応じて中間電位VBLにプリチャー
ジされている。さらにメインビット線MBLおよびZM
BLも中間電位VBLにプリチャージされている。
【0133】ロウアドレスストローブ信号/RASが
“L”に立下がると、メモリサイクルが始まり、図示し
ないプリチャージ/イコライズ手段が非活性状態とさ
れ、メインビット線MBL、ZMBLおよびサブビット
線SBLおよびZSBLは中間電位のフローティング状
態とされる。外部からの行アドレス信号に従って行選択
動作が実行され、選択されたワード線WLの電位が
“H”に立上がる。今、ワード線WLAが選択されてそ
の電位が“H”に立上がる。非選択ワード線WLBの電
位は“L”のままである。ワード線WLAの電位が立上
がると、メモリセルMCの記憶データがサブビット線S
BLaに伝達され、サブビット線SBLaの電位が少し
上昇する。
“L”に立下がると、メモリサイクルが始まり、図示し
ないプリチャージ/イコライズ手段が非活性状態とさ
れ、メインビット線MBL、ZMBLおよびサブビット
線SBLおよびZSBLは中間電位のフローティング状
態とされる。外部からの行アドレス信号に従って行選択
動作が実行され、選択されたワード線WLの電位が
“H”に立上がる。今、ワード線WLAが選択されてそ
の電位が“H”に立上がる。非選択ワード線WLBの電
位は“L”のままである。ワード線WLAの電位が立上
がると、メモリセルMCの記憶データがサブビット線S
BLaに伝達され、サブビット線SBLaの電位が少し
上昇する。
【0134】このワード線WLAの電位の立上がりと同
時またはそれより前に、分離指示信号BLIAが“L”
となり、分離トランジスタ12aおよび13aがオフ状
態となる。他方の分離指示信号BLIBは“H”を維持
する。
時またはそれより前に、分離指示信号BLIAが“L”
となり、分離トランジスタ12aおよび13aがオフ状
態となる。他方の分離指示信号BLIBは“H”を維持
する。
【0135】次いでセンスアンプ活性化信号SPおよび
SNが発生される。このとき、まず選択メモリセルデー
タに応じてノードNaおよびNbを駆動するために、セ
ンス活性化信号SPが先に活性状態とされる。これによ
り、信号線16上のセンスドライブ信号SPDが“H”
に立上がり、トランジスタ20aおよび20bがセンス
動作を開始する。サブビット線SBLaの電位はサブビ
ット線ZSBLaの電位よりも高い(サブビット線ZS
BLaはプリチャージ電位を維持している)。したがっ
てノードNaおよびサブビット線SBLbがトランジス
タ20aを介して充電されてその電位が上昇する。ノー
ドNbおよびサブビット線ZSBLbはプリチャージ電
位をほぼ維持している。このノードNaおよびNbの電
位差(サブビット線SBLbおよびZSBLbの電位
差)が拡大すると、次いでセンス活性化信号SNが活性
化され、信号線15上のセンスドライブ信号SNDが
“L”に立下がる。これにより、ノードNbおよびサブ
ビット線ZSBLbが放電され、その電位が低下する。
SNが発生される。このとき、まず選択メモリセルデー
タに応じてノードNaおよびNbを駆動するために、セ
ンス活性化信号SPが先に活性状態とされる。これによ
り、信号線16上のセンスドライブ信号SPDが“H”
に立上がり、トランジスタ20aおよび20bがセンス
動作を開始する。サブビット線SBLaの電位はサブビ
ット線ZSBLaの電位よりも高い(サブビット線ZS
BLaはプリチャージ電位を維持している)。したがっ
てノードNaおよびサブビット線SBLbがトランジス
タ20aを介して充電されてその電位が上昇する。ノー
ドNbおよびサブビット線ZSBLbはプリチャージ電
位をほぼ維持している。このノードNaおよびNbの電
位差(サブビット線SBLbおよびZSBLbの電位
差)が拡大すると、次いでセンス活性化信号SNが活性
化され、信号線15上のセンスドライブ信号SNDが
“L”に立下がる。これにより、ノードNbおよびサブ
ビット線ZSBLbが放電され、その電位が低下する。
【0136】このセンス動作と並行してまたセンス開始
よりも先にリード活性化信号RSが活性状態とされ、リ
ードゲートトランジスタ14aおよび14bがオン状態
となっている。したがってメインビット線SBLおよび
ZSBLの電位はノードNaおよびNbの電位変化に従
ってそれぞれ上昇および下降する。リード活性化信号R
Sが“L”となると、メインビット線MBLおよびZM
BLの電位変化が停止する。このときメインビット線M
BLおよびZMBLの電位はプリチャージ電位の中間電
位VBLを中心として対称的に変化している。先の図8
に示すインバータバッファアンプを利用しても、このイ
ンバータバッファアンプの入力論理しきい値が中間電位
VBLに設定されていれば確実にメインビット線MBL
およびZMBLの電位に従って増幅動作を行なってIO
ゲートへメモリセルデータに対応する信号電位を伝達す
ることができる。このときメインビット線MBLおよび
ZMBLの電位振幅は動作電源電位Vccと接地電位G
NDの間の小さな振幅を有しているだけであり、メイン
ビット線MBLおよびZMBLの充放電電流は少なく
(リード活性化信号RSが活性状態とされている期間の
み生じる)、低消費電流でメモリセルデータを読出すこ
とができる。
よりも先にリード活性化信号RSが活性状態とされ、リ
ードゲートトランジスタ14aおよび14bがオン状態
となっている。したがってメインビット線SBLおよび
ZSBLの電位はノードNaおよびNbの電位変化に従
ってそれぞれ上昇および下降する。リード活性化信号R
Sが“L”となると、メインビット線MBLおよびZM
BLの電位変化が停止する。このときメインビット線M
BLおよびZMBLの電位はプリチャージ電位の中間電
位VBLを中心として対称的に変化している。先の図8
に示すインバータバッファアンプを利用しても、このイ
ンバータバッファアンプの入力論理しきい値が中間電位
VBLに設定されていれば確実にメインビット線MBL
およびZMBLの電位に従って増幅動作を行なってIO
ゲートへメモリセルデータに対応する信号電位を伝達す
ることができる。このときメインビット線MBLおよび
ZMBLの電位振幅は動作電源電位Vccと接地電位G
NDの間の小さな振幅を有しているだけであり、メイン
ビット線MBLおよびZMBLの充放電電流は少なく
(リード活性化信号RSが活性状態とされている期間の
み生じる)、低消費電流でメモリセルデータを読出すこ
とができる。
【0137】一方、サブビット線に関しては、センスド
ライブ信号SPDおよびSNDはそれぞれ活性状態を維
持しており、サブビット線ZSBLbの電位が接地電位
レベルにまで放電される。所定時間が経過すると、分離
指示信号BLIAが“H”となり、トランジスタ12a
および13aがオン状態となる。これにより、サブビッ
ト線SBLaおよびZSBLaがそれぞれハイレベルの
電源電位Vccレベルおよび接地電位レベルに充放電さ
れ、選択されたメモリセルに対するリストア動作が実行
される。このリストア動作時において、分離指示信号B
LIAが電源電位Vccよりも高い電位レベルにまで昇
圧される構成が利用されてもよい。
ライブ信号SPDおよびSNDはそれぞれ活性状態を維
持しており、サブビット線ZSBLbの電位が接地電位
レベルにまで放電される。所定時間が経過すると、分離
指示信号BLIAが“H”となり、トランジスタ12a
および13aがオン状態となる。これにより、サブビッ
ト線SBLaおよびZSBLaがそれぞれハイレベルの
電源電位Vccレベルおよび接地電位レベルに充放電さ
れ、選択されたメモリセルに対するリストア動作が実行
される。このリストア動作時において、分離指示信号B
LIAが電源電位Vccよりも高い電位レベルにまで昇
圧される構成が利用されてもよい。
【0138】上述のように、一方の分離指示信号のみを
活性状態とすることにより、メインビット線MBLおよ
びZMBL両者の電位が変化するものの、その電位振幅
は小さく、低消費電流でメモリセルデータをメインビッ
ト線MBLおよびZMBL上に伝達することができる。
またメインビット線MBLおよびZMBLの電位振幅が
小さいため、アンプ4の活性化タイミングはたとえばリ
ード活性化信号RSが非活性状態とされた直後のタイミ
ングと速くすることができ、高速でデータの読出を行な
うことができる(メインビット線MBLおよびZMBL
の電位がフルスイングする場合には、電位確定までには
より時間が要する)。
活性状態とすることにより、メインビット線MBLおよ
びZMBL両者の電位が変化するものの、その電位振幅
は小さく、低消費電流でメモリセルデータをメインビッ
ト線MBLおよびZMBL上に伝達することができる。
またメインビット線MBLおよびZMBLの電位振幅が
小さいため、アンプ4の活性化タイミングはたとえばリ
ード活性化信号RSが非活性状態とされた直後のタイミ
ングと速くすることができ、高速でデータの読出を行な
うことができる(メインビット線MBLおよびZMBL
の電位がフルスイングする場合には、電位確定までには
より時間が要する)。
【0139】[変更例3]図12は、この発明の半導体
記憶装置の第1の実施例の第3の変更例の要部の構成を
示す図である。図12に示す構成においては、メモリセ
ル(図示せず)が複数のブロックに分割され、各メモリ
セルブロックそれぞれに対して各列においてサブビット
線SBLおよびZSBLが配置される。図12において
は、(n+1)個のブロックに分割された構成が一例と
して示される。また、図12においては、図面の煩雑化
を避けるために、ワード線は示していない。メモリセル
およびワード線の配置は先に説明した実施例および変更
例の場合と同じである。サブビット線SBL(SBL0
0〜SBL0n、およびSBL10〜SBL1nを総称
的に示す)およびサブビット線ZSBL(ZSBL00
〜ZSBL0nおよびZSBL10〜ZSBL1nを総
称する)は、ブロック選択ゲートBG(BG00〜BG
0nおよびBG10〜BG1n)を介してドライブアン
プ2に接続される。選択されたメモリセルを含むブロッ
クのみがブロック選択信号BS(BS0〜BSn)に従
ってドライブアンプ2とサブビット線SBL、ZSBL
が接続されてメモリセルデータのセンス動作が実行され
る。非選択ブロック(選択されたメモリセルを含むブロ
ック以外のメモリセルブロック)はプリチャージ状態を
維持し、ブロック選択信号BSも非活性状態にある。
記憶装置の第1の実施例の第3の変更例の要部の構成を
示す図である。図12に示す構成においては、メモリセ
ル(図示せず)が複数のブロックに分割され、各メモリ
セルブロックそれぞれに対して各列においてサブビット
線SBLおよびZSBLが配置される。図12において
は、(n+1)個のブロックに分割された構成が一例と
して示される。また、図12においては、図面の煩雑化
を避けるために、ワード線は示していない。メモリセル
およびワード線の配置は先に説明した実施例および変更
例の場合と同じである。サブビット線SBL(SBL0
0〜SBL0n、およびSBL10〜SBL1nを総称
的に示す)およびサブビット線ZSBL(ZSBL00
〜ZSBL0nおよびZSBL10〜ZSBL1nを総
称する)は、ブロック選択ゲートBG(BG00〜BG
0nおよびBG10〜BG1n)を介してドライブアン
プ2に接続される。選択されたメモリセルを含むブロッ
クのみがブロック選択信号BS(BS0〜BSn)に従
ってドライブアンプ2とサブビット線SBL、ZSBL
が接続されてメモリセルデータのセンス動作が実行され
る。非選択ブロック(選択されたメモリセルを含むブロ
ック以外のメモリセルブロック)はプリチャージ状態を
維持し、ブロック選択信号BSも非活性状態にある。
【0140】図13は、図12に示す配置における1対
のサブビット線に対して設けられたドライブアンプの構
成を示す図である。図13において、ドライブアンプ2
は、その一方導通端子がノードNaに接続され、そのコ
ントロールゲートがノードNyに接続され、その他方導
通端子がセンスドライブ信号SNDを受けるように接続
されるnチャネルMOSトランジスタ10と、その導通
端子がノードNbに接続され、そのコントロールゲート
がノードNxに接続され、その導通端子がセンスドライ
ブ信号SNDを受けるように接続されるnチャネルMO
Sトランジスタ11を含む。ノードNxおよびNyは、
ブロック選択ゲートBGaおよびBGbを介してサブビ
ット線SBLおよびZSBLにそれぞれ接続される。ノ
ードNaとノードNxの間には分離指示信号BLIに応
答して非導通となる分離用トランジスタ12が設けら
れ、ノードNbとノードNyの間には分離指示信号BL
Iに応答して非導通状態となる分離用トランジスタ13
が設けられる。トランジスタ10、11、12および1
3の構成配置は、前述の実施例(または変更例)におけ
る構成と同じである。
のサブビット線に対して設けられたドライブアンプの構
成を示す図である。図13において、ドライブアンプ2
は、その一方導通端子がノードNaに接続され、そのコ
ントロールゲートがノードNyに接続され、その他方導
通端子がセンスドライブ信号SNDを受けるように接続
されるnチャネルMOSトランジスタ10と、その導通
端子がノードNbに接続され、そのコントロールゲート
がノードNxに接続され、その導通端子がセンスドライ
ブ信号SNDを受けるように接続されるnチャネルMO
Sトランジスタ11を含む。ノードNxおよびNyは、
ブロック選択ゲートBGaおよびBGbを介してサブビ
ット線SBLおよびZSBLにそれぞれ接続される。ノ
ードNaとノードNxの間には分離指示信号BLIに応
答して非導通となる分離用トランジスタ12が設けら
れ、ノードNbとノードNyの間には分離指示信号BL
Iに応答して非導通状態となる分離用トランジスタ13
が設けられる。トランジスタ10、11、12および1
3の構成配置は、前述の実施例(または変更例)におけ
る構成と同じである。
【0141】ドライブアンプ2は、さらに、ノードNa
にその一方導通端子が接続され、そのコントロールゲー
トがノードNbに接続され、その他方導通端子がセンス
ドライブ信号SPDを受けるように接続されるpチャネ
ルMOSトランジスタ22aと、その一方導通端子がノ
ードNbに接続され、そのコントロールゲートがノード
Naに接続され、その他方導通端子がセンスドライブ信
号SPDを受けるように接続されるpチャネルMOSト
ランジスタ22bを含む。トランジスタ22aおよび2
2bは、交差結合型センスアンプ(リストア回路)を構
成する。ノードNaおよびノードNbはそれぞれリード
ゲートトランジスタ14aおよび14bを介してメイン
ビット線MBLおよびZMBLに接続される。センスア
ンプドライブ信号SPDおよびSNDならびにリード活
性化信号RSは選択メモリセルブロックに対してのみ活
性状態とされる。非選択メモリセルブロックに対しては
これらの信号SPD、SND、およびRSは非活性状態
を維持する。ブロック選択信号BSについても同様であ
る。次にこの図12および図13に示す構成の動作をそ
の動作波形図である図14を参照して説明する。
にその一方導通端子が接続され、そのコントロールゲー
トがノードNbに接続され、その他方導通端子がセンス
ドライブ信号SPDを受けるように接続されるpチャネ
ルMOSトランジスタ22aと、その一方導通端子がノ
ードNbに接続され、そのコントロールゲートがノード
Naに接続され、その他方導通端子がセンスドライブ信
号SPDを受けるように接続されるpチャネルMOSト
ランジスタ22bを含む。トランジスタ22aおよび2
2bは、交差結合型センスアンプ(リストア回路)を構
成する。ノードNaおよびノードNbはそれぞれリード
ゲートトランジスタ14aおよび14bを介してメイン
ビット線MBLおよびZMBLに接続される。センスア
ンプドライブ信号SPDおよびSNDならびにリード活
性化信号RSは選択メモリセルブロックに対してのみ活
性状態とされる。非選択メモリセルブロックに対しては
これらの信号SPD、SND、およびRSは非活性状態
を維持する。ブロック選択信号BSについても同様であ
る。次にこの図12および図13に示す構成の動作をそ
の動作波形図である図14を参照して説明する。
【0142】図14においては、選択されたメモリセル
が“H”のデータを格納しており、サブビット線SBL
およびZSBLが中間電位VBLにプリチャージされて
おり、またメインビット線MBLおよびZMBLが電源
電圧Vccレベル(より正確にはVcc−Vthレベ
ル:Vthはプリチャージトランジスタのしきい値電
圧)にプリチャージされている場合の動作波形が一例と
して示される。また、分離指示信号BLIおよびリード
活性化信号RSはスタンバイ時においては“L”に維持
されており、ブロック選択ゲートBGa、BGbはとも
にオフ状態にあり、また分離用トランジスタ12および
13もオフ状態にある。
が“H”のデータを格納しており、サブビット線SBL
およびZSBLが中間電位VBLにプリチャージされて
おり、またメインビット線MBLおよびZMBLが電源
電圧Vccレベル(より正確にはVcc−Vthレベ
ル:Vthはプリチャージトランジスタのしきい値電
圧)にプリチャージされている場合の動作波形が一例と
して示される。また、分離指示信号BLIおよびリード
活性化信号RSはスタンバイ時においては“L”に維持
されており、ブロック選択ゲートBGa、BGbはとも
にオフ状態にあり、また分離用トランジスタ12および
13もオフ状態にある。
【0143】選択ワード線WLの電位が“H”に立上が
ると、この選択ワード線に接続されるメモリセルのデー
タが対応のサブビット線上に伝達される。以下の説明に
おいては、ワード線WL1が選択され、サブビット線S
BLに“H”のデータが読出されるとする。このワード
線選択動作と同時またはそれより前にブロック選択信号
BSが“H”に立上がり、ブロック選択ゲートBGaお
よびBGbがオン状態となる。このブロック選択信号B
Sは電源電位Vccレベルよりも高い電位レベルに昇圧
される。
ると、この選択ワード線に接続されるメモリセルのデー
タが対応のサブビット線上に伝達される。以下の説明に
おいては、ワード線WL1が選択され、サブビット線S
BLに“H”のデータが読出されるとする。このワード
線選択動作と同時またはそれより前にブロック選択信号
BSが“H”に立上がり、ブロック選択ゲートBGaお
よびBGbがオン状態となる。このブロック選択信号B
Sは電源電位Vccレベルよりも高い電位レベルに昇圧
される。
【0144】ノードNxおよびNyに電位差が生じる
と、まずセンスドライブ信号SNDが“L”に立下げら
れる。ノードNxの電位がノードNyの電位よりも高い
ため、ノードNbがトランジスタ11を介して放電さ
れ、その電位が低下する。ノードNaおよびNbに電位
差が生じると、次いでセンスドライブ信号SPDが
“H”に立上げられ、トランジスタ22aおよび2bが
センス動作を開始する。ノードNaの電位がノードNb
の電位よりも高いため、ノードNaの電位はトランジス
タ22aにより上昇する。
と、まずセンスドライブ信号SNDが“L”に立下げら
れる。ノードNxの電位がノードNyの電位よりも高い
ため、ノードNbがトランジスタ11を介して放電さ
れ、その電位が低下する。ノードNaおよびNbに電位
差が生じると、次いでセンスドライブ信号SPDが
“H”に立上げられ、トランジスタ22aおよび2bが
センス動作を開始する。ノードNaの電位がノードNb
の電位よりも高いため、ノードNaの電位はトランジス
タ22aにより上昇する。
【0145】ノードNaおよびNbの電位差がトランジ
スタ10、11、22aおよび22bにより十分拡大さ
れると、リード活性化信号RSが所定時間“H”に立上
がり、ノードNaおよびNbがメインビット線MBLお
よびZMBLに接続される。メインビット線MBLの電
位が少し低下し、一方メインビット線ZMBLの電位が
トランジスタ14bおよび11を介して放電され、低下
する。メインビット線MBLおよびZMBLの電位差が
比較的大きな値となると、リード活性化信号RSが
“L”となり、メインビット線MBLおよびZMBLの
電位差の変化が完了する。ここでこのメインビット線M
BLおよびZMBL接続時において、メインビット線M
BLの電位が少し低下するのは、ノードNaの電位が十
分に電源電位Vccレベルにまで上昇していないためで
ある。
スタ10、11、22aおよび22bにより十分拡大さ
れると、リード活性化信号RSが所定時間“H”に立上
がり、ノードNaおよびNbがメインビット線MBLお
よびZMBLに接続される。メインビット線MBLの電
位が少し低下し、一方メインビット線ZMBLの電位が
トランジスタ14bおよび11を介して放電され、低下
する。メインビット線MBLおよびZMBLの電位差が
比較的大きな値となると、リード活性化信号RSが
“L”となり、メインビット線MBLおよびZMBLの
電位差の変化が完了する。ここでこのメインビット線M
BLおよびZMBL接続時において、メインビット線M
BLの電位が少し低下するのは、ノードNaの電位が十
分に電源電位Vccレベルにまで上昇していないためで
ある。
【0146】メインビット線MBLおよびZMBLの電
位差が比較的大きな値となると(フルスイングよりも十
分小さい)、アンプ4による増幅動作が行なわれ、デー
タの読出が行なわれる。このデータ読出が完了すると、
図示しないプリチャージ/イコライズ手段が活性化さ
れ、メインビット線MBLおよびZMBLの電位はプリ
チャージ電位レベルに復帰する。このときにリード活性
化信号RSは既に非活性状態とされており、リードゲー
トトランジスタ14aおよび14bはオフ状態にあり、
ノードNaおよびNbはメインビット線MBLおよびZ
MBLから切り離されている。
位差が比較的大きな値となると(フルスイングよりも十
分小さい)、アンプ4による増幅動作が行なわれ、デー
タの読出が行なわれる。このデータ読出が完了すると、
図示しないプリチャージ/イコライズ手段が活性化さ
れ、メインビット線MBLおよびZMBLの電位はプリ
チャージ電位レベルに復帰する。このときにリード活性
化信号RSは既に非活性状態とされており、リードゲー
トトランジスタ14aおよび14bはオフ状態にあり、
ノードNaおよびNbはメインビット線MBLおよびZ
MBLから切り離されている。
【0147】リード活性化信号RSが“L”に低下する
と、次いで分離指示信号BLIが“H”に立上がり、ト
ランジスタ12および13がオン状態となる。このと
き、分離指示信号BLIは電源電位Vccよりも高い電
位レベルまで昇圧される(確実に“H”のデータを選択
メモリセルMCへ再書込するためである)。分離指示信
号BLIの立上がりにより、ノードNaがノードNxお
よびサブビット線SBLに接続され、またノードNbが
ノードNyおよびZSBLに接続される。これによりト
ランジスタ10および11が交差結合型センスアンプと
して動作し、ノードNb、Nyおよびサブビット線ZS
BLが接地電位レベルへ放電され、またノードNa、N
xおよびサブビット線SBLが電源電位Vccレベルに
まで昇圧される。この再書込時においては、ワード線W
Lの電位も電源電位Vccレベルよりも高い電位レベル
に昇圧されており、確実に“H”のデータが選択された
メモリセルMCへ書込まれ、メモリセルデータのリスト
アが完了する。なお図14に示す動作波形においては、
選択ワード線WLは最初から電源電位Vccレベルより
も高い電位レベルにまで昇圧される場合が示されてい
る。ブロック選択信号BSおよびワード線WLはリスト
ア動作時のみ(分離指示信号BLIの非活性化時)電源
電位Vccレベルにまで高い電位レベルに昇圧される構
成が利用されてもよい。リストア動作が完了すると、選
択ワード線WLの電位が“L”に立下がり、それぞれの
信号が元の初期状態に復帰し、1つのメモリサイクルが
完了する。
と、次いで分離指示信号BLIが“H”に立上がり、ト
ランジスタ12および13がオン状態となる。このと
き、分離指示信号BLIは電源電位Vccよりも高い電
位レベルまで昇圧される(確実に“H”のデータを選択
メモリセルMCへ再書込するためである)。分離指示信
号BLIの立上がりにより、ノードNaがノードNxお
よびサブビット線SBLに接続され、またノードNbが
ノードNyおよびZSBLに接続される。これによりト
ランジスタ10および11が交差結合型センスアンプと
して動作し、ノードNb、Nyおよびサブビット線ZS
BLが接地電位レベルへ放電され、またノードNa、N
xおよびサブビット線SBLが電源電位Vccレベルに
まで昇圧される。この再書込時においては、ワード線W
Lの電位も電源電位Vccレベルよりも高い電位レベル
に昇圧されており、確実に“H”のデータが選択された
メモリセルMCへ書込まれ、メモリセルデータのリスト
アが完了する。なお図14に示す動作波形においては、
選択ワード線WLは最初から電源電位Vccレベルより
も高い電位レベルにまで昇圧される場合が示されてい
る。ブロック選択信号BSおよびワード線WLはリスト
ア動作時のみ(分離指示信号BLIの非活性化時)電源
電位Vccレベルにまで高い電位レベルに昇圧される構
成が利用されてもよい。リストア動作が完了すると、選
択ワード線WLの電位が“L”に立下がり、それぞれの
信号が元の初期状態に復帰し、1つのメモリサイクルが
完了する。
【0148】次にデータ書込動作について説明する。デ
ータ書込動作においては、センスドライブ信号SNDお
よびSPDが発生されるまでの動作はデータ読出時と同
じである。リード活性化信号RSが“H”に立上がる前
にメインビット線MBLおよびZMBLの電位が書込デ
ータに応じた電位レベルに駆動される。データ書込時に
おいては、メインビット線MBLおよびZMBLの電位
振幅はフルスイングし、一方が電源電位Vccレベル、
他方は接地電位レベルとなる。リード活性化信号RSが
“H”に立上がると、このメインビット線MBLおよび
ZMBL上に伝達された内部書込データがノードNaお
よびNbに伝達される。今“L”のデータを書込むた
め、ノードNaおよびNbの電位がメインビット線MB
LおよびZMBLから伝達されたデータに従って変化す
る。このノードNaおよびNbの電位の変化時において
は、分離指示信号BLIは“L”にあり、トランジスタ
12および13はオフ状態にある。この内部書込データ
に従ってリード活性化信号RSの活性化時間中に、ノー
ドNaおよびNbの電位レベルは接地電位レベル、およ
び電源電位レベルに変化する。所定期間が経過すると、
リード活性化信号RSが“L”となり、リードゲートト
ランジスタ14aおよび14bがオフ状態となる。デー
タ書込が完了すると、メインビット線MBLおよびZM
BLは、図示しないプリチャージ/イコライズ手段によ
り、所定電位レベルにプリチャージされる。
ータ書込動作においては、センスドライブ信号SNDお
よびSPDが発生されるまでの動作はデータ読出時と同
じである。リード活性化信号RSが“H”に立上がる前
にメインビット線MBLおよびZMBLの電位が書込デ
ータに応じた電位レベルに駆動される。データ書込時に
おいては、メインビット線MBLおよびZMBLの電位
振幅はフルスイングし、一方が電源電位Vccレベル、
他方は接地電位レベルとなる。リード活性化信号RSが
“H”に立上がると、このメインビット線MBLおよび
ZMBL上に伝達された内部書込データがノードNaお
よびNbに伝達される。今“L”のデータを書込むた
め、ノードNaおよびNbの電位がメインビット線MB
LおよびZMBLから伝達されたデータに従って変化す
る。このノードNaおよびNbの電位の変化時において
は、分離指示信号BLIは“L”にあり、トランジスタ
12および13はオフ状態にある。この内部書込データ
に従ってリード活性化信号RSの活性化時間中に、ノー
ドNaおよびNbの電位レベルは接地電位レベル、およ
び電源電位レベルに変化する。所定期間が経過すると、
リード活性化信号RSが“L”となり、リードゲートト
ランジスタ14aおよび14bがオフ状態となる。デー
タ書込が完了すると、メインビット線MBLおよびZM
BLは、図示しないプリチャージ/イコライズ手段によ
り、所定電位レベルにプリチャージされる。
【0149】一方、リード活性化信号RSが“L”に立
下がると、分離指示信号BLIが電源電位Vccレベル
よりも高い電位レベルにまで昇圧され、トランジスタ1
2および13がオン状態となる。これにより、ノードN
aおよびNbがノードNxおよびNyにそれぞれ接続さ
れる。ノードNaおよびNbは既に内部書込データに従
ってその電位はフルスイングしており、ハイレベル側の
データはトランジスタ22aおよび22bによりラッチ
されている。したがってノードNaおよびNbとサブビ
ット線SBLおよびZSBLが接続されると、ノードN
aおよびNbの電位が中間電位レベルに向かって少し変
化するものの、再度トランジスタ10、11、22aお
よび22bのラッチ動作により、これらのサブビット線
SBLおよびZSBLの電位が内部書込データに応じた
電位レベルに変化し、選択されたメモリセルへのデータ
書込が行なわれる。データ書込が完了すると、ワード線
WLの電位が“L”に立下がり、次いで各信号が初期状
態に復帰し、スタンバイ状態に移行する。
下がると、分離指示信号BLIが電源電位Vccレベル
よりも高い電位レベルにまで昇圧され、トランジスタ1
2および13がオン状態となる。これにより、ノードN
aおよびNbがノードNxおよびNyにそれぞれ接続さ
れる。ノードNaおよびNbは既に内部書込データに従
ってその電位はフルスイングしており、ハイレベル側の
データはトランジスタ22aおよび22bによりラッチ
されている。したがってノードNaおよびNbとサブビ
ット線SBLおよびZSBLが接続されると、ノードN
aおよびNbの電位が中間電位レベルに向かって少し変
化するものの、再度トランジスタ10、11、22aお
よび22bのラッチ動作により、これらのサブビット線
SBLおよびZSBLの電位が内部書込データに応じた
電位レベルに変化し、選択されたメモリセルへのデータ
書込が行なわれる。データ書込が完了すると、ワード線
WLの電位が“L”に立下がり、次いで各信号が初期状
態に復帰し、スタンバイ状態に移行する。
【0150】この第3の変更例においては、ブロック単
位でサブビット線を駆動することができ、消費電流を低
減することができる。データ読出時においてその電位が
フルスイングするのは選択メモリセルブロックにおける
サブビット線のみであり、データ読出時における消費電
流を低減することができる。さらに、常にセンスドライ
ブ信号SNDを先に発生させるため、センスドライブ信
号の発生回路の構成を簡略化することができる。
位でサブビット線を駆動することができ、消費電流を低
減することができる。データ読出時においてその電位が
フルスイングするのは選択メモリセルブロックにおける
サブビット線のみであり、データ読出時における消費電
流を低減することができる。さらに、常にセンスドライ
ブ信号SNDを先に発生させるため、センスドライブ信
号の発生回路の構成を簡略化することができる。
【0151】なお、図13に示す構成において、トラン
ジスタ10、11、22aおよび22bの導電型は逆と
してもよい。
ジスタ10、11、22aおよび22bの導電型は逆と
してもよい。
【0152】[第4の変更例]図15はこの発明の第1
の実施例の第4の変更例の構成を示す図である。図15
に示す構成は、図12に示す構成の変更を与える。図1
5においては、隣接する2つのサブビット線対SBL
0、ZSBL0とサブビット線SBL1、ZSBL1に
対して設けられるドライブアンプは、そのpチャネルM
OSトランジスタ部分を共有するとともに、リードゲー
トトランジスタを共有する。すなわち、図15におい
て、交差結合されたpチャネルMOSトランジスタ22
aおよび22bがサブビット線SBL0およびZSBL
0の選択時に用いられる。サブビット線SBL0および
ZSBL0の選択時には、トランジスタ10b、11
b、12bおよび13bが動作する(ブロック選択信号
BS0は“H”となる)。サブビット線SBL1および
ZSBL1が選択された場合には、トランジスタ10
a、11a、12aおよび13aが動作する。このとき
にもブロック選択信号BS1が“H”となる。図15に
示す構成の動作は図13に示すそれと同じである。選択
サブビット線に対するブロック選択信号BS、分離指示
信号BLIおよびセンスドライブ信号SNが順次活性状
態とされる。センスドライブ信号SPおよびリード活性
化信号RSの発生タイミングは図14に示す動作波形の
それと同じである。
の実施例の第4の変更例の構成を示す図である。図15
に示す構成は、図12に示す構成の変更を与える。図1
5においては、隣接する2つのサブビット線対SBL
0、ZSBL0とサブビット線SBL1、ZSBL1に
対して設けられるドライブアンプは、そのpチャネルM
OSトランジスタ部分を共有するとともに、リードゲー
トトランジスタを共有する。すなわち、図15におい
て、交差結合されたpチャネルMOSトランジスタ22
aおよび22bがサブビット線SBL0およびZSBL
0の選択時に用いられる。サブビット線SBL0および
ZSBL0の選択時には、トランジスタ10b、11
b、12bおよび13bが動作する(ブロック選択信号
BS0は“H”となる)。サブビット線SBL1および
ZSBL1が選択された場合には、トランジスタ10
a、11a、12aおよび13aが動作する。このとき
にもブロック選択信号BS1が“H”となる。図15に
示す構成の動作は図13に示すそれと同じである。選択
サブビット線に対するブロック選択信号BS、分離指示
信号BLIおよびセンスドライブ信号SNが順次活性状
態とされる。センスドライブ信号SPおよびリード活性
化信号RSの発生タイミングは図14に示す動作波形の
それと同じである。
【0153】この図15に示す構成の場合、ドライブア
ンプに含まれるpチャネルMOSトランジスタが2つの
サブビット線対により共有されるため、ドライブアンプ
部分の占有面積を小さくすることができ、メモリセルア
レイ占有面積を小さくすることができる。
ンプに含まれるpチャネルMOSトランジスタが2つの
サブビット線対により共有されるため、ドライブアンプ
部分の占有面積を小さくすることができ、メモリセルア
レイ占有面積を小さくすることができる。
【0154】なお図15に示す構成においても、センス
用のトランジスタの極性は反対とされてもよい。またメ
インビット線SBLおよびZSBLのプリチャージ電位
は中間電位および電源電位両レベルのいずれのレベルで
あってもよい。
用のトランジスタの極性は反対とされてもよい。またメ
インビット線SBLおよびZSBLのプリチャージ電位
は中間電位および電源電位両レベルのいずれのレベルで
あってもよい。
【0155】[第5の変更例]図16はこの発明の第1
の実施例である半導体記憶装置の第5の変更例の構成を
示す図である。図16に示す構成は、ドライブアンプ2
が、サブビット線対SBLa、ZSBLaとサブビット
線対SBLbおよびZSBLbにより共有される。サブ
ビット線SBLaおよびZSBLaとドライブアンプ2
の間にはブロック選択ゲートBGaaおよびBGabが
それぞれ設けられ、ドライブアンプ2とサブビット線S
BLbおよびZSBLbとの間にはブロック選択ゲート
BGbaおよびBGbbが設けられる。他の構成は図1
0に示すドライブアンプの構成と同じである。しかしな
がらこの図16に示す構成は、分離指示信号BLIBお
よびBLIAの発生態様が少し異なる。
の実施例である半導体記憶装置の第5の変更例の構成を
示す図である。図16に示す構成は、ドライブアンプ2
が、サブビット線対SBLa、ZSBLaとサブビット
線対SBLbおよびZSBLbにより共有される。サブ
ビット線SBLaおよびZSBLaとドライブアンプ2
の間にはブロック選択ゲートBGaaおよびBGabが
それぞれ設けられ、ドライブアンプ2とサブビット線S
BLbおよびZSBLbとの間にはブロック選択ゲート
BGbaおよびBGbbが設けられる。他の構成は図1
0に示すドライブアンプの構成と同じである。しかしな
がらこの図16に示す構成は、分離指示信号BLIBお
よびBLIAの発生態様が少し異なる。
【0156】図17は、図16に示すドライブアンプの
動作を示す信号波形図である。図17においては、サブ
ビット線SBLa上に“H”のデータが読出された場合
のデータ読出時の動作波形が一例として示される。次に
図16に示すドライブアンプ2の動作をその動作波形図
である図17を参照して説明する。
動作を示す信号波形図である。図17においては、サブ
ビット線SBLa上に“H”のデータが読出された場合
のデータ読出時の動作波形が一例として示される。次に
図16に示すドライブアンプ2の動作をその動作波形図
である図17を参照して説明する。
【0157】スタンバイ時においては、ブロック選択信
号BSAおよびBSBが“L”にあり、またリード活性
化信号RSも“L”にある。また分離指示信号BLIB
およびBLIAもともに“L”にある。サブビット線S
BLa、ZSBLa、SBLbおよびZSBLbは中間
電位VBLにプリチャージされており、メインビット線
MBLaおよびMSBLaも中間電位にプリチャージさ
れている。
号BSAおよびBSBが“L”にあり、またリード活性
化信号RSも“L”にある。また分離指示信号BLIB
およびBLIAもともに“L”にある。サブビット線S
BLa、ZSBLa、SBLbおよびZSBLbは中間
電位VBLにプリチャージされており、メインビット線
MBLaおよびMSBLaも中間電位にプリチャージさ
れている。
【0158】ロウアドレスストローブ信号/RASが
“L”に立下がると、プリチャージ動作が完了し、メモ
リサイクルが始まる。
“L”に立下がると、プリチャージ動作が完了し、メモ
リサイクルが始まる。
【0159】次いでワード線(図16に示さず)が選択
され、選択されたワード線WLの電位が上昇する。この
ワード線選択動作と並行してブロック選択信号BSAが
“H”に立上がる。これらのブロック選択信号BSAお
よびワード線WLの電位の立上げは、内部行アドレス信
号ビットに基づいて行なわれる。選択されたワード線W
Lに接続されるメモリセルのデータがサブビット線SB
La上に伝達され、サブビット線SBLaの電位が少し
上昇する。サブビット線ZSBLa、SBLbおよびZ
SBLbは、プリチャージされた中間電位VBLの電位
にある。サブビット線SBLa上の電位が変化すると、
次いでまずセンスドライブ信号SPDが“H”に立上が
り、ノードNaの電位がトランジスタ20aを介しての
充電により上昇する。ノードNaおよびNbの電位が生
じると、次いでセンスドライブ信号SNDが“L”に立
下がり、ノードNbがトランジスタ11を介して放電さ
れ、その電位が低下する。ここで、分離指示信号BLI
Bが、ブロック選択信号BSAの立下がりとほぼ同時に
“H”に立上がっており、分離トランジスタ12bおよ
び13bはオン状態となっている。分離指示信号BLI
Aは“L”にある。ノードNaおよびNbの電位差が十
分拡大すると、リード活性化信号RSが所定期間“H”
に立上がり、メインビット線MBLaおよびZMBLa
の電位はプリチャージされた中間電位から変化する。メ
インビット線MBLaおよびZMBLaの電位差が十分
拡大すると(フルスイングよりは十分小さい)、リード
活性化信号RSが“L”に立下がる。この後、適当なタ
イミングでアンプ4を介してデータの読出が実行され
る。
され、選択されたワード線WLの電位が上昇する。この
ワード線選択動作と並行してブロック選択信号BSAが
“H”に立上がる。これらのブロック選択信号BSAお
よびワード線WLの電位の立上げは、内部行アドレス信
号ビットに基づいて行なわれる。選択されたワード線W
Lに接続されるメモリセルのデータがサブビット線SB
La上に伝達され、サブビット線SBLaの電位が少し
上昇する。サブビット線ZSBLa、SBLbおよびZ
SBLbは、プリチャージされた中間電位VBLの電位
にある。サブビット線SBLa上の電位が変化すると、
次いでまずセンスドライブ信号SPDが“H”に立上が
り、ノードNaの電位がトランジスタ20aを介しての
充電により上昇する。ノードNaおよびNbの電位が生
じると、次いでセンスドライブ信号SNDが“L”に立
下がり、ノードNbがトランジスタ11を介して放電さ
れ、その電位が低下する。ここで、分離指示信号BLI
Bが、ブロック選択信号BSAの立下がりとほぼ同時に
“H”に立上がっており、分離トランジスタ12bおよ
び13bはオン状態となっている。分離指示信号BLI
Aは“L”にある。ノードNaおよびNbの電位差が十
分拡大すると、リード活性化信号RSが所定期間“H”
に立上がり、メインビット線MBLaおよびZMBLa
の電位はプリチャージされた中間電位から変化する。メ
インビット線MBLaおよびZMBLaの電位差が十分
拡大すると(フルスイングよりは十分小さい)、リード
活性化信号RSが“L”に立下がる。この後、適当なタ
イミングでアンプ4を介してデータの読出が実行され
る。
【0160】一方、このデータ読出と並行して、分離指
示信号BLIAが“H”に立上がり、ノードNaおよび
Nbがサブビット線SBLaおよびZSBLaに接続さ
れる。これによりトランジスタ20aおよび20bがク
ロスカップル型センスアンプとして動作し、サブビット
線SBLaおよびZSBLaの電位がそれぞれ電源電位
Vccレベルのハイレベル、接地電位レベルのローレベ
ルに変化する。ここで、分離指示信号BLIAおよびブ
ロック選択信号BSAはリストア動作時には電源電位V
ccよりも高い電圧レベルに昇圧されている。このリス
トア動作が完了すると、信号/RASが“L”に立上が
り、ワード線WLの電位が“L”に立下がる。次いで、
センスドライブ信号SPDおよびSNDがそれぞれ中間
電位に復帰し、サブビット線SBLa、ZSBLa、S
BLbおよびZSBLbのプリチャージ/イコライズが
実行される。プリチャージ/イコライズ完了後ブロック
選択信号BSAおよび分離指示信号BLIAおよびBL
IBが“L”に立下がる。サブビット線SBLa、ZS
BLa、SBLbおよびZSBLbのプリチャージ/イ
コライズ動作を図示しないプリチャージ/イコライズ回
路により実行した後に分離指示信号BLIA、BLIB
を“L”とすることにより、サブビット線SBLaおよ
びZSBLaならびにノードNaおよびNbの電位を確
実に中間電位にプリチャージ/イコライズすることがで
きる。
示信号BLIAが“H”に立上がり、ノードNaおよび
Nbがサブビット線SBLaおよびZSBLaに接続さ
れる。これによりトランジスタ20aおよび20bがク
ロスカップル型センスアンプとして動作し、サブビット
線SBLaおよびZSBLaの電位がそれぞれ電源電位
Vccレベルのハイレベル、接地電位レベルのローレベ
ルに変化する。ここで、分離指示信号BLIAおよびブ
ロック選択信号BSAはリストア動作時には電源電位V
ccよりも高い電圧レベルに昇圧されている。このリス
トア動作が完了すると、信号/RASが“L”に立上が
り、ワード線WLの電位が“L”に立下がる。次いで、
センスドライブ信号SPDおよびSNDがそれぞれ中間
電位に復帰し、サブビット線SBLa、ZSBLa、S
BLbおよびZSBLbのプリチャージ/イコライズが
実行される。プリチャージ/イコライズ完了後ブロック
選択信号BSAおよび分離指示信号BLIAおよびBL
IBが“L”に立下がる。サブビット線SBLa、ZS
BLa、SBLbおよびZSBLbのプリチャージ/イ
コライズ動作を図示しないプリチャージ/イコライズ回
路により実行した後に分離指示信号BLIA、BLIB
を“L”とすることにより、サブビット線SBLaおよ
びZSBLaならびにノードNaおよびNbの電位を確
実に中間電位にプリチャージ/イコライズすることがで
きる。
【0161】図16に示す構成においては、2つのサブ
ビット線対により1つのドライブアンプが共有されてお
り、ドライブアンプの占有面積を大幅に低減することが
できる。また図10に示す構成と異なり、選択されたメ
モリセルを含むメモリブロックに対してのみリストア動
作が実行されるため、リストア動作時の消費電流を大幅
に低減することができる。
ビット線対により1つのドライブアンプが共有されてお
り、ドライブアンプの占有面積を大幅に低減することが
できる。また図10に示す構成と異なり、選択されたメ
モリセルを含むメモリブロックに対してのみリストア動
作が実行されるため、リストア動作時の消費電流を大幅
に低減することができる。
【0162】なお図16に示す構成において、トランジ
スタ20a、20bおよびトランジスタ10および11
は、それぞれその導電性が反対の導電性にされてもよ
い。なお、センスドライブ信号SPDおよびSNDは選
択メモリセルに関連するドライブアンプに対してのみ発
生される。この構成は、たとえば図9に示す制御信号発
生系において、センスアンプ活性化回路93の構成を利
用することができる。2つのメモリセルブロックを単位
としてブロックを識別してセンスアンプ活性化信号を発
生し、このセンスアンプ活性化信号の発生タイミングを
2つのメモリセルブロック内においていずれのブロック
においてメモリセルが読出されるかを識別することによ
り決定することができる。また単純に、ブロック選択信
号BSAおよびBSBの論理和をとった信号と図9に示
すセンスアンプ活性化回路93から出力されるセンス活
性化信号SPおよびSNの論理積をとった信号を利用し
てもよい。
スタ20a、20bおよびトランジスタ10および11
は、それぞれその導電性が反対の導電性にされてもよ
い。なお、センスドライブ信号SPDおよびSNDは選
択メモリセルに関連するドライブアンプに対してのみ発
生される。この構成は、たとえば図9に示す制御信号発
生系において、センスアンプ活性化回路93の構成を利
用することができる。2つのメモリセルブロックを単位
としてブロックを識別してセンスアンプ活性化信号を発
生し、このセンスアンプ活性化信号の発生タイミングを
2つのメモリセルブロック内においていずれのブロック
においてメモリセルが読出されるかを識別することによ
り決定することができる。また単純に、ブロック選択信
号BSAおよびBSBの論理和をとった信号と図9に示
すセンスアンプ活性化回路93から出力されるセンス活
性化信号SPおよびSNの論理積をとった信号を利用し
てもよい。
【0163】[第6の変更例]図18は、この発明の第
1の実施例である半導体記憶装置のドライブアンプのさ
らに第6の変更例を示す図である。図18に示すドライ
ブアンプ2では、トランジスタ10および11の接続ノ
ードNwと接地電位ノードとの間にセンス活性化のため
のnチャネルMOSトランジスタ24が設けられる。ま
たトランジスタ20aおよび20bの接続ノードNzと
電源電位Vcc供給ノードとの間にセンス活性化用のp
チャネルMOSトランジスタ23が設けられる。トラン
ジスタ24のゲートへはセンス活性化信号SNが与えら
れ、トランジスタ23のゲートへはセンス活性化信号S
Pが与えられる。ノードNwおよびNzの間には、イコ
ライズ信号EQに応答して導通するnチャネルMOSト
ランジスタ25が設けられる。
1の実施例である半導体記憶装置のドライブアンプのさ
らに第6の変更例を示す図である。図18に示すドライ
ブアンプ2では、トランジスタ10および11の接続ノ
ードNwと接地電位ノードとの間にセンス活性化のため
のnチャネルMOSトランジスタ24が設けられる。ま
たトランジスタ20aおよび20bの接続ノードNzと
電源電位Vcc供給ノードとの間にセンス活性化用のp
チャネルMOSトランジスタ23が設けられる。トラン
ジスタ24のゲートへはセンス活性化信号SNが与えら
れ、トランジスタ23のゲートへはセンス活性化信号S
Pが与えられる。ノードNwおよびNzの間には、イコ
ライズ信号EQに応答して導通するnチャネルMOSト
ランジスタ25が設けられる。
【0164】この構成の場合には、センスノードNwお
よびNzはトランジスタ24および23により確実に接
地電位レベルおよび電源電位レベルに放電および充電さ
れるため、高速でセンス動作を実行することができる。
センスドライブ信号線を介しての充放電が生じないため
である。またトランジスタ25により、ノードNwおよ
びNzを確実に中間電位レベルにプリチャージ/イコラ
イズすることができる(ノードNwおよびNzはそれぞ
れ接地電位および電源電位レベルに放電および充電され
ているためである)。図18に示す構成により、高速で
動作するドライブアンプを実現することができる。ま
た、センスドライブ信号SPDおよびSNDをスタンバ
イ時に中間電位に保持するためには、たとえば図10に
示す構成において、図18に示すイコライズトランジス
タ25と同様のトランジスタを用いて信号線15および
16をスタンバイ時に電気的に短絡することによりセン
スドライブ信号をスタンバイ時中間電位にイコライズ/
プリチャージすることができる。
よびNzはトランジスタ24および23により確実に接
地電位レベルおよび電源電位レベルに放電および充電さ
れるため、高速でセンス動作を実行することができる。
センスドライブ信号線を介しての充放電が生じないため
である。またトランジスタ25により、ノードNwおよ
びNzを確実に中間電位レベルにプリチャージ/イコラ
イズすることができる(ノードNwおよびNzはそれぞ
れ接地電位および電源電位レベルに放電および充電され
ているためである)。図18に示す構成により、高速で
動作するドライブアンプを実現することができる。ま
た、センスドライブ信号SPDおよびSNDをスタンバ
イ時に中間電位に保持するためには、たとえば図10に
示す構成において、図18に示すイコライズトランジス
タ25と同様のトランジスタを用いて信号線15および
16をスタンバイ時に電気的に短絡することによりセン
スドライブ信号をスタンバイ時中間電位にイコライズ/
プリチャージすることができる。
【0165】[変更例7]図19は、この発明の第1の
実施例の第7の変更例の構成を示す図である。図19に
示す構成は、ビット線は、サブビット線およびメインビ
ット線という階層構造は備えていない。ビット線対BL
a、ZBLaとビット線対BLbおよびZBLbの間に
ドライブアンプが設けられる。このドライブアンプの構
成は図16に示すものと同じである。ただし、リードゲ
ートトランジスタ15aおよび15bは、リード活性化
信号ではなく、列選択信号YSをそのゲートに受け、選
択時にはノードNaおよびNbをそれぞれ内部データバ
ス線5aおよび5bに接続する。すなわち、リードゲー
トトランジスタ15aおよび15bは、IOゲートの機
能を備える。この図19に示す構成の動作は図17に示
す動作波形とほぼ同じである。単に図17に示す動作波
形においてリード活性化信号RSに代えて列選択信号Y
Sが用いられるとともに、メインビット線MBLおよび
ZMBLに代えて内部リードデータバス線5aおよび5
bが用いられるだけである。
実施例の第7の変更例の構成を示す図である。図19に
示す構成は、ビット線は、サブビット線およびメインビ
ット線という階層構造は備えていない。ビット線対BL
a、ZBLaとビット線対BLbおよびZBLbの間に
ドライブアンプが設けられる。このドライブアンプの構
成は図16に示すものと同じである。ただし、リードゲ
ートトランジスタ15aおよび15bは、リード活性化
信号ではなく、列選択信号YSをそのゲートに受け、選
択時にはノードNaおよびNbをそれぞれ内部データバ
ス線5aおよび5bに接続する。すなわち、リードゲー
トトランジスタ15aおよび15bは、IOゲートの機
能を備える。この図19に示す構成の動作は図17に示
す動作波形とほぼ同じである。単に図17に示す動作波
形においてリード活性化信号RSに代えて列選択信号Y
Sが用いられるとともに、メインビット線MBLおよび
ZMBLに代えて内部リードデータバス線5aおよび5
bが用いられるだけである。
【0166】図19に示す構成においては、ワード線W
L(WLAまたはWLB)の電位が立上がって、メモリ
セルデータが対応のビット線上に伝達されたときにすぐ
にセンス動作を行なってデータ読出を行なうことができ
る。したがって列選択信号YSを速いタイミングで立上
げることができ、高速でデータの読出を行なうことがで
きる。また内部データバス線5aおよび5bはpチャネ
ルMOSトランジスタ20a、20bおよびnチャネル
MOSトランジスタ10および11により駆動されるた
め、その内部リードデータバス線の電位差は高速で拡大
され、データを高速で読出すことができる。
L(WLAまたはWLB)の電位が立上がって、メモリ
セルデータが対応のビット線上に伝達されたときにすぐ
にセンス動作を行なってデータ読出を行なうことができ
る。したがって列選択信号YSを速いタイミングで立上
げることができ、高速でデータの読出を行なうことがで
きる。また内部データバス線5aおよび5bはpチャネ
ルMOSトランジスタ20a、20bおよびnチャネル
MOSトランジスタ10および11により駆動されるた
め、その内部リードデータバス線の電位差は高速で拡大
され、データを高速で読出すことができる。
【0167】なおリードデータバス線5aおよび5bの
プリチャージ電位は中間電位ではなく、電源電位Vcc
レベルであってもよい。このときまたリードデータバス
線5aおよび5bに、振幅制限のためのトランジスタ素
子(たとえば電源電位Vccまたは中間電位へプルアッ
プするためのトランジスタ素子)が設けられていてもよ
い。これは内部リードデータバス線5aおよび5bをス
タンバイ時に所定電位にプリチャージするためのトラン
ジスタをデータ読出時に作動状態とすることにより実現
される。
プリチャージ電位は中間電位ではなく、電源電位Vcc
レベルであってもよい。このときまたリードデータバス
線5aおよび5bに、振幅制限のためのトランジスタ素
子(たとえば電源電位Vccまたは中間電位へプルアッ
プするためのトランジスタ素子)が設けられていてもよ
い。これは内部リードデータバス線5aおよび5bをス
タンバイ時に所定電位にプリチャージするためのトラン
ジスタをデータ読出時に作動状態とすることにより実現
される。
【0168】なお図19に示す構成において、センス動
作を行なうための回路部分としては、先に説明した第1
の実施例および第1ないし第6の変形例の構成を利用し
てもよい。
作を行なうための回路部分としては、先に説明した第1
の実施例および第1ないし第6の変形例の構成を利用し
てもよい。
【0169】[第2の実施例]図20は、この発明の第
2の実施例である半導体記憶装置の要部の構成を示す図
である。図20においては、1対のメインビット線MB
LおよびZMBLにおいて2つのメモリセルグループに
関連する部分の構成を示す。図20において、サブビッ
ト線SBLaおよびZSBLaとサブビット線SBLb
およびZSBLbとの間にドライブアンプ2が配置され
る。メインビット線MBLおよびZMBLはこれらのサ
ブビット線SBLa、ZSBLa、SBLbおよびZS
BLbと並行に配設される。メインビット線MBLおよ
びZMBLはアンプ4に接続される。このアンプ4は、
データ出力用の読出用アンプおよびデータ書込用のライ
トドライバの構成を備える。アンプ4は、図7または図
8に示す構成を備える。
2の実施例である半導体記憶装置の要部の構成を示す図
である。図20においては、1対のメインビット線MB
LおよびZMBLにおいて2つのメモリセルグループに
関連する部分の構成を示す。図20において、サブビッ
ト線SBLaおよびZSBLaとサブビット線SBLb
およびZSBLbとの間にドライブアンプ2が配置され
る。メインビット線MBLおよびZMBLはこれらのサ
ブビット線SBLa、ZSBLa、SBLbおよびZS
BLbと並行に配設される。メインビット線MBLおよ
びZMBLはアンプ4に接続される。このアンプ4は、
データ出力用の読出用アンプおよびデータ書込用のライ
トドライバの構成を備える。アンプ4は、図7または図
8に示す構成を備える。
【0170】ドライブアンプ20は、その一方導通端子
がノードNaに接続され、そのコントロールゲートがノ
ードNbに接続され、その他方導通端子がセンスドライ
ブアンプSNDを受けるように接続されるnチャネルM
OSトランジスタ102と、その一方導通端子がノード
Nbに接続され、そのコントロールゲートがノードNa
に接続され、その他方導通端子がセンスドライブ信号S
NDを受けるように接続されるnチャネルMOSトラン
ジスタ104と、その一方導通端子がノードNaに接続
され、そのコントロールゲートがノードNbに接続さ
れ、その他方導通端子がセンスドライブ信号SPDを受
けるように接続されるpチャネルMOSトランジスタ1
06と、その一方導通端子がノードNbに接続され、そ
のコントロールゲートがノードNaに接続され、その他
方導通端子がセンスドライブ信号SPDを受けるように
接続されるpチャネルMOSトランジスタ108を含
む。トランジスタ102および104は、交差結合型セ
ンスアンプを構成し、またトランジスタ106および1
08は、交差結合型センスアンプを構成する。
がノードNaに接続され、そのコントロールゲートがノ
ードNbに接続され、その他方導通端子がセンスドライ
ブアンプSNDを受けるように接続されるnチャネルM
OSトランジスタ102と、その一方導通端子がノード
Nbに接続され、そのコントロールゲートがノードNa
に接続され、その他方導通端子がセンスドライブ信号S
NDを受けるように接続されるnチャネルMOSトラン
ジスタ104と、その一方導通端子がノードNaに接続
され、そのコントロールゲートがノードNbに接続さ
れ、その他方導通端子がセンスドライブ信号SPDを受
けるように接続されるpチャネルMOSトランジスタ1
06と、その一方導通端子がノードNbに接続され、そ
のコントロールゲートがノードNaに接続され、その他
方導通端子がセンスドライブ信号SPDを受けるように
接続されるpチャネルMOSトランジスタ108を含
む。トランジスタ102および104は、交差結合型セ
ンスアンプを構成し、またトランジスタ106および1
08は、交差結合型センスアンプを構成する。
【0171】ドライブアンプ2は、さらに、リード活性
化信号RGに応答して導通し、接地電位レベルの信号を
伝達するnチャネルMOSトランジスタで構成されるリ
ード活性化トランジスタ116aおよび116bと、ノ
ードNa上の信号電位に応答して活性化トランジスタ1
16aから伝達された接地電位レベルの信号をメインビ
ット線MBLへ伝達するリードゲートトランジスタ11
4aと、ノードNb上の信号電位に応答してトランジス
タ116bから伝達された接地電位レベルの信号をメイ
ンビット線ZMBLへ伝達するリードゲートトランジス
タ114bと、書込活性化信号WGに応答して導通しメ
インビット線MBLとノードNaを接続する書込ゲート
トランジスタ112aと、書込活性化信号WGに応答し
て導通し、ノードNbとメインビット線ZMBLを接続
する書込ゲートトランジスタ112bを含む。
化信号RGに応答して導通し、接地電位レベルの信号を
伝達するnチャネルMOSトランジスタで構成されるリ
ード活性化トランジスタ116aおよび116bと、ノ
ードNa上の信号電位に応答して活性化トランジスタ1
16aから伝達された接地電位レベルの信号をメインビ
ット線MBLへ伝達するリードゲートトランジスタ11
4aと、ノードNb上の信号電位に応答してトランジス
タ116bから伝達された接地電位レベルの信号をメイ
ンビット線ZMBLへ伝達するリードゲートトランジス
タ114bと、書込活性化信号WGに応答して導通しメ
インビット線MBLとノードNaを接続する書込ゲート
トランジスタ112aと、書込活性化信号WGに応答し
て導通し、ノードNbとメインビット線ZMBLを接続
する書込ゲートトランジスタ112bを含む。
【0172】ノードNaとサブビット線SBLaの間に
は、ブロック選択信号BSAに応答して導通するブロッ
ク選択ゲートBGaaが設けられ、ノードNbとサブビ
ット線ZSBLaの間にはブロック選択信号BSAに応
答して導通するブロック選択ゲートBGabが設けられ
る。ノードNaとサブビット線SBLbの間には、ブロ
ック選択信号BSBに応答して導通するブロック選択ゲ
ートBGbaが設けられ、ノードNbとサブビット線Z
SBLbの間には、ブロック選択信号BSBに応答して
導通するブロック選択ゲートBGbbが設けられる。次
にこの図20に示すドライブアンプの動作をその動作波
形図である図21および図22を参照して説明する。
は、ブロック選択信号BSAに応答して導通するブロッ
ク選択ゲートBGaaが設けられ、ノードNbとサブビ
ット線ZSBLaの間にはブロック選択信号BSAに応
答して導通するブロック選択ゲートBGabが設けられ
る。ノードNaとサブビット線SBLbの間には、ブロ
ック選択信号BSBに応答して導通するブロック選択ゲ
ートBGbaが設けられ、ノードNbとサブビット線Z
SBLbの間には、ブロック選択信号BSBに応答して
導通するブロック選択ゲートBGbbが設けられる。次
にこの図20に示すドライブアンプの動作をその動作波
形図である図21および図22を参照して説明する。
【0173】まず図21を参照して、データ読出時の動
作について説明する。スタンバイ時においては、サブビ
ット線SBLa、ZSBLa、SBLbおよびZSBL
bは中間電位にプリチャージされており、またセンスド
ライブ信号SNDおよびSPDは中間電位にプリチャー
ジされている。メインビット線MBLおよびZMBLも
所定の電位にプリチャージされている。メインビット線
MBLおよびZMBLのプリチャージ電位は電源電位V
ccレベルおよび中間電位VBLのいずれであってもよ
い。ブロック選択信号BSAおよびBSBはともに
“H”のレベルにある。
作について説明する。スタンバイ時においては、サブビ
ット線SBLa、ZSBLa、SBLbおよびZSBL
bは中間電位にプリチャージされており、またセンスド
ライブ信号SNDおよびSPDは中間電位にプリチャー
ジされている。メインビット線MBLおよびZMBLも
所定の電位にプリチャージされている。メインビット線
MBLおよびZMBLのプリチャージ電位は電源電位V
ccレベルおよび中間電位VBLのいずれであってもよ
い。ブロック選択信号BSAおよびBSBはともに
“H”のレベルにある。
【0174】ロウアドレスストローブ信号/RASが
“L”に立下がると、1つのメモリサイクルが始まる。
この信号/RASの立下がりに従って、外部からのアド
レス信号が取込まれ、内部行アドレスおよびブロックア
ドレス信号が発生される(ブロックアドレス信号は外部
行アドレス信号の所定数のビットで形成される)。この
ブロックアドレス信号に従って、非選択メモリセルブロ
ックに対するブロック選択信号が“L”となる。たとえ
ば選択ワード線がサブビット線SBLaおよびZSBL
aと交差する場合には、ブロック選択信号BSBが
“L”に立下がる。これにより、ノードNaおよびNb
は非選択メモリセルブロックのサブビット線(たとえば
SBLb、ZSBLb)から切り離される。次いで行ア
ドレス信号に従ってワード線が選択され、選択されたワ
ード線WLの電位が立上がる。選択ワード線WLの電位
の立上がりに従って、この選択ワード線に接続されるメ
モリセルのデータが対応のサブビット線(たとえばサブ
ビット線SBLa)に伝達される。
“L”に立下がると、1つのメモリサイクルが始まる。
この信号/RASの立下がりに従って、外部からのアド
レス信号が取込まれ、内部行アドレスおよびブロックア
ドレス信号が発生される(ブロックアドレス信号は外部
行アドレス信号の所定数のビットで形成される)。この
ブロックアドレス信号に従って、非選択メモリセルブロ
ックに対するブロック選択信号が“L”となる。たとえ
ば選択ワード線がサブビット線SBLaおよびZSBL
aと交差する場合には、ブロック選択信号BSBが
“L”に立下がる。これにより、ノードNaおよびNb
は非選択メモリセルブロックのサブビット線(たとえば
SBLb、ZSBLb)から切り離される。次いで行ア
ドレス信号に従ってワード線が選択され、選択されたワ
ード線WLの電位が立上がる。選択ワード線WLの電位
の立上がりに従って、この選択ワード線に接続されるメ
モリセルのデータが対応のサブビット線(たとえばサブ
ビット線SBLa)に伝達される。
【0175】図21においては、サブビット線SBLa
に“H”のデータが読出された場合の動作波形が示され
る。このサブビット線SBLaに読出された“H”のデ
ータはノードNaに伝達される。非選択メモリセルブロ
ックにおけるサブビット線SBLbおよびZSBLbは
プリチャージされた中間電位VBLの電位レベルにあ
る。ノードNaおよびNbの電位が大きくなると、セン
スドライブ信号SNDおよびSPDが活性化され、ノー
ドNaおよびNbの電位レベルがフルスイングする。す
なわち、図21に示す例に従えば、ノードNaの電位レ
ベルが電源電位Vccレベルに上昇し、ノードNbの電
位レベルが接地電位レベルに低下する。
に“H”のデータが読出された場合の動作波形が示され
る。このサブビット線SBLaに読出された“H”のデ
ータはノードNaに伝達される。非選択メモリセルブロ
ックにおけるサブビット線SBLbおよびZSBLbは
プリチャージされた中間電位VBLの電位レベルにあ
る。ノードNaおよびNbの電位が大きくなると、セン
スドライブ信号SNDおよびSPDが活性化され、ノー
ドNaおよびNbの電位レベルがフルスイングする。す
なわち、図21に示す例に従えば、ノードNaの電位レ
ベルが電源電位Vccレベルに上昇し、ノードNbの電
位レベルが接地電位レベルに低下する。
【0176】次いでリード活性化信号RGが活性状態と
なり、トランジスタ116aおよび116bがオン状態
となる。今、ノードNaの電位レベルが“H”、ノード
Nbの電位レベルが“L”でメインビット線MBLの電
位がトランジスタ114aおよび116aを介して放電
されて低下する。メインビット線ZMBLの電位はほと
んど低下しない。図21においては、メインビット線M
BLおよびZMBL両者の電位が低下するように示して
いるが、これはノードNaおよびNbの電位がフルスイ
ングする前にリード活性化信号RGが活性化されている
状態を示しているためである。書込活性化信号WGは
“L”にある。メインビット線MBLの電位低下量は、
トランジスタ114aおよび116aの抵抗値とメイン
ビット線MBLの有する抵抗の比により決定される。メ
インビット線MBLの最低到達電位は2・Vthとな
る。Vthはトランジスタ114aおよび116aのし
きい値電圧である。したがって、メインビット線MBL
は接地電位レベルまで放電されることはなく、メインビ
ット線MBLおよびZMBL間の電位差は小さくするこ
とができ、このメインビット線MBLおよびZMBL
の、データ読出時における放電電流を小さくすることが
でき、低消費電流でデータを読出すことができる。また
メインビット線MBLおよびZMBLの電位差は小さい
ため、その電位レベルが高速で安定化し、高速でデータ
を読出すことができる。この後データ読出がアンプ4を
介してIOゲートを介して行なわれると、リード活性化
信号RGが“L”に立下がり、トランジスタ116aお
よび116bがオフ状態となる。またメインビット線M
BLおよびZMBLはこのリード活性化信号RGが非活
性状態とされると、図示しないプリチャージ/イコライ
ズ手段により所定電位レベルにプリチャージ/イコライ
ズされる。
なり、トランジスタ116aおよび116bがオン状態
となる。今、ノードNaの電位レベルが“H”、ノード
Nbの電位レベルが“L”でメインビット線MBLの電
位がトランジスタ114aおよび116aを介して放電
されて低下する。メインビット線ZMBLの電位はほと
んど低下しない。図21においては、メインビット線M
BLおよびZMBL両者の電位が低下するように示して
いるが、これはノードNaおよびNbの電位がフルスイ
ングする前にリード活性化信号RGが活性化されている
状態を示しているためである。書込活性化信号WGは
“L”にある。メインビット線MBLの電位低下量は、
トランジスタ114aおよび116aの抵抗値とメイン
ビット線MBLの有する抵抗の比により決定される。メ
インビット線MBLの最低到達電位は2・Vthとな
る。Vthはトランジスタ114aおよび116aのし
きい値電圧である。したがって、メインビット線MBL
は接地電位レベルまで放電されることはなく、メインビ
ット線MBLおよびZMBL間の電位差は小さくするこ
とができ、このメインビット線MBLおよびZMBL
の、データ読出時における放電電流を小さくすることが
でき、低消費電流でデータを読出すことができる。また
メインビット線MBLおよびZMBLの電位差は小さい
ため、その電位レベルが高速で安定化し、高速でデータ
を読出すことができる。この後データ読出がアンプ4を
介してIOゲートを介して行なわれると、リード活性化
信号RGが“L”に立下がり、トランジスタ116aお
よび116bがオフ状態となる。またメインビット線M
BLおよびZMBLはこのリード活性化信号RGが非活
性状態とされると、図示しないプリチャージ/イコライ
ズ手段により所定電位レベルにプリチャージ/イコライ
ズされる。
【0177】一方このデータ読出時においては、サブビ
ット線SBLaおよびZSBLaに対しては、メモリセ
ルデータのリストア動作が実行される。このとき、ブロ
ック選択信号BSAが電源電位Vccよりも高い電位レ
ベルに昇圧される構成が利用されてもよい。信号/RA
Sが“L”に立上がると、1つのメモリサイクルが完了
し、選択ワード線WLの電位が“L”に立下がり、次い
でセンスドライブ信号SPDおよびSNDが非活性状態
とされ、次いで図示しないプリチャージ/イコライズ回
路が動作し、サブビット線SBLaおよびZSBLaの
プリチャージ/イコライズ動作が実行される。また非選
択状態とされていたブロック選択信号(BSB)が
“H”に立上がり、非選択メモリセルブロックに含まれ
るサブビット線SBLbおよびZSBLbがノードNa
およびNbに接続される。
ット線SBLaおよびZSBLaに対しては、メモリセ
ルデータのリストア動作が実行される。このとき、ブロ
ック選択信号BSAが電源電位Vccよりも高い電位レ
ベルに昇圧される構成が利用されてもよい。信号/RA
Sが“L”に立上がると、1つのメモリサイクルが完了
し、選択ワード線WLの電位が“L”に立下がり、次い
でセンスドライブ信号SPDおよびSNDが非活性状態
とされ、次いで図示しないプリチャージ/イコライズ回
路が動作し、サブビット線SBLaおよびZSBLaの
プリチャージ/イコライズ動作が実行される。また非選
択状態とされていたブロック選択信号(BSB)が
“H”に立上がり、非選択メモリセルブロックに含まれ
るサブビット線SBLbおよびZSBLbがノードNa
およびNbに接続される。
【0178】また、図21に示す動作波形図において、
リード活性化信号RGは、破線で示すように、選択ワー
ド線WLの電位が立上がる前に活性状態とされてもよ
い。この場合には、ノードNaおよびNbの電位差が選
択ワード線WLの電位の立上がりに従って生じたときか
らリードゲートトランジスタ114aおよび114bが
メインビット線MBLおよびZMBLをドライブするた
め、メインビット線MBLおよびZMBLの電位確定タ
イミングを速くすることができ、より高速でデータの読
出を行なうことができる。
リード活性化信号RGは、破線で示すように、選択ワー
ド線WLの電位が立上がる前に活性状態とされてもよ
い。この場合には、ノードNaおよびNbの電位差が選
択ワード線WLの電位の立上がりに従って生じたときか
らリードゲートトランジスタ114aおよび114bが
メインビット線MBLおよびZMBLをドライブするた
め、メインビット線MBLおよびZMBLの電位確定タ
イミングを速くすることができ、より高速でデータの読
出を行なうことができる。
【0179】次に、図22を参照して、データ書込時の
動作について説明する。データセンスドライブ信号SP
DおよびSNDが発生されるまでの動作はデータ読出時
と同じである。リード活性化信号RGが“H”に立上が
る。データ書込時においては、書込指示信号に従って、
このリード活性化信号RGを強制的に“L”の非活性状
態とする。この後、図示しない書込回路(ライトドライ
ブ)から内部書込データがメインビット線MBLおよび
ZMBLへ伝達され、このメインビット線SBLおよび
ZSBLの電位が内部書込データに対応した電位レベル
となる。この後、書込活性化信号WGが“H”となり、
選択されたメモリセルブロック内のサブビット線SBL
およびZSBLの電位が内部書込データに対応した電位
レベルに変化する。このライト活性化信号WGが“H”
となる期間は、データ読出時におけるメモリセルデータ
のリストア期間であればよい。なお図22においては、
メインビット線MBLおよびZMBLが中間電位VBL
にプリチャージされている場合のデータ書込動作が一例
として示されている。しかしながらこのメインビット線
MBLおよびZMBLは電源電位Vccレベルにプリチ
ャージされる構成であってもよい。
動作について説明する。データセンスドライブ信号SP
DおよびSNDが発生されるまでの動作はデータ読出時
と同じである。リード活性化信号RGが“H”に立上が
る。データ書込時においては、書込指示信号に従って、
このリード活性化信号RGを強制的に“L”の非活性状
態とする。この後、図示しない書込回路(ライトドライ
ブ)から内部書込データがメインビット線MBLおよび
ZMBLへ伝達され、このメインビット線SBLおよび
ZSBLの電位が内部書込データに対応した電位レベル
となる。この後、書込活性化信号WGが“H”となり、
選択されたメモリセルブロック内のサブビット線SBL
およびZSBLの電位が内部書込データに対応した電位
レベルに変化する。このライト活性化信号WGが“H”
となる期間は、データ読出時におけるメモリセルデータ
のリストア期間であればよい。なお図22においては、
メインビット線MBLおよびZMBLが中間電位VBL
にプリチャージされている場合のデータ書込動作が一例
として示されている。しかしながらこのメインビット線
MBLおよびZMBLは電源電位Vccレベルにプリチ
ャージされる構成であってもよい。
【0180】[変更例1]図23は、この第2の実施例
の半導体記憶装置の第1の変形例を示す図である。図2
3において、ドライブアンプ2は、データ読出手段とし
て、リード活性化信号/RGに応答して導通して電源電
位Vccレベルを伝達するpチャネルMOSトランジス
タ126aおよび126bと、ノードNaおよびNb上
の信号電位に応答してトランジスタ126aおよび12
6bから与えられる電位信号をメインビット線MBLお
よびZMBLへそれぞれ伝達するpチャネルMOSトラ
ンジスタ124aおよび124bを含む。他の構成は図
20に示す構成と同じである。図23に示す構成のデー
タ読出時の動作およびデータ書込時の動作の波形図を図
24および図25にそれぞれ示す。図24および図25
に示す動作波形図においては、メインビット線MBLお
よびZMBLは中間電位VBLにプリチャージされてい
る。またデータ読出時には“H”のデータが読出され、
また“L”のデータを書込む動作時の動作波形が示され
る。
の半導体記憶装置の第1の変形例を示す図である。図2
3において、ドライブアンプ2は、データ読出手段とし
て、リード活性化信号/RGに応答して導通して電源電
位Vccレベルを伝達するpチャネルMOSトランジス
タ126aおよび126bと、ノードNaおよびNb上
の信号電位に応答してトランジスタ126aおよび12
6bから与えられる電位信号をメインビット線MBLお
よびZMBLへそれぞれ伝達するpチャネルMOSトラ
ンジスタ124aおよび124bを含む。他の構成は図
20に示す構成と同じである。図23に示す構成のデー
タ読出時の動作およびデータ書込時の動作の波形図を図
24および図25にそれぞれ示す。図24および図25
に示す動作波形図においては、メインビット線MBLお
よびZMBLは中間電位VBLにプリチャージされてい
る。またデータ読出時には“H”のデータが読出され、
また“L”のデータを書込む動作時の動作波形が示され
る。
【0181】この図24および図25に示す動作波形は
実質的に図21および図22に示す動作波形と同じであ
る。単にリード活性化信号/RGの極性がリード活性化
信号RGと異なっていることおよびメインビット線MB
LおよびZMBLの電位がデータ読出時にプリチャージ
電位VBLよりも上昇する点が異なっているだけであ
る。この図23に示す構成であっても、同様にメインビ
ット線MBLおよびZMBLの電位振幅を小さくするこ
とができ、低消費電流で高速でデータの読出を行なうこ
とができる。
実質的に図21および図22に示す動作波形と同じであ
る。単にリード活性化信号/RGの極性がリード活性化
信号RGと異なっていることおよびメインビット線MB
LおよびZMBLの電位がデータ読出時にプリチャージ
電位VBLよりも上昇する点が異なっているだけであ
る。この図23に示す構成であっても、同様にメインビ
ット線MBLおよびZMBLの電位振幅を小さくするこ
とができ、低消費電流で高速でデータの読出を行なうこ
とができる。
【0182】[変更例2]図26は、第2の実施例に従
う半導体記憶装置の第2の変更例を示す図である。図2
6において、メインビット線MBLおよびZMBLに対
し、これらのメインビット線MBLおよびZMBLをス
タンバイ時に中間電位にプリチャージするためのプリチ
ャージ回路9が設けられる。プリチャージ回路9は、プ
リチャージ活性化信号φRに応答して導通し、プリチャ
ージ電位VP(電源電位Vccまたは中間電位VBL)
をメインビット線MBLおよびZMBLへそれぞれ伝達
するpチャネルMOSトランジスタ129aおよび12
9bを含む。ドライブアンプ2は、図20または図23
に示す構成と同じ構成を備える。次に図26に示す構成
の動作についてその動作波形図である図27を参照して
説明する。
う半導体記憶装置の第2の変更例を示す図である。図2
6において、メインビット線MBLおよびZMBLに対
し、これらのメインビット線MBLおよびZMBLをス
タンバイ時に中間電位にプリチャージするためのプリチ
ャージ回路9が設けられる。プリチャージ回路9は、プ
リチャージ活性化信号φRに応答して導通し、プリチャ
ージ電位VP(電源電位Vccまたは中間電位VBL)
をメインビット線MBLおよびZMBLへそれぞれ伝達
するpチャネルMOSトランジスタ129aおよび12
9bを含む。ドライブアンプ2は、図20または図23
に示す構成と同じ構成を備える。次に図26に示す構成
の動作についてその動作波形図である図27を参照して
説明する。
【0183】まず図27(A)を参照して、データ読出
時の動作について説明する。スタンバイ時においては、
プリチャージ活性化信号φRは“L”にあり、トランジ
スタ129aおよび129bはともにオン状態にあり、
メインビット線MBLおよびZMBLは所定のプリチャ
ージ電位VPにプリチャージされている。信号/RAS
が“L”に立下がると、リード活性化信号RGが“H”
に立上がり、次いで選択ワード線WLの電位が“H”に
立上がる。これにより、図20に示すトランジスタ11
4a、114b、116aおよび116bが動作し、メ
インビット線MBLおよびZMBLの電位が変化する。
このときプリチャージ活性化信号φRは依然“L”の状
態にあり、メインビット線MBLおよびZMBLの電位
をプリチャージ電位VPへプルアップする。したがって
リードゲートトランジスタ114aおよび116a、1
14bおよび116bの電流駆動力が比較的大きくても
確実にメインビット線MBLおよびZMBLの電位振幅
を小さくすることができ、高速でデータの読出を行なう
ことができる。この場合には、メインビット線MBL
(またはZMBL)の電位は、トランジスタ129a
(129b)とドライブ用のトランジスタ114aおよ
び116a(または114bおよび116b)の抵抗の
比により決定される。
時の動作について説明する。スタンバイ時においては、
プリチャージ活性化信号φRは“L”にあり、トランジ
スタ129aおよび129bはともにオン状態にあり、
メインビット線MBLおよびZMBLは所定のプリチャ
ージ電位VPにプリチャージされている。信号/RAS
が“L”に立下がると、リード活性化信号RGが“H”
に立上がり、次いで選択ワード線WLの電位が“H”に
立上がる。これにより、図20に示すトランジスタ11
4a、114b、116aおよび116bが動作し、メ
インビット線MBLおよびZMBLの電位が変化する。
このときプリチャージ活性化信号φRは依然“L”の状
態にあり、メインビット線MBLおよびZMBLの電位
をプリチャージ電位VPへプルアップする。したがって
リードゲートトランジスタ114aおよび116a、1
14bおよび116bの電流駆動力が比較的大きくても
確実にメインビット線MBLおよびZMBLの電位振幅
を小さくすることができ、高速でデータの読出を行なう
ことができる。この場合には、メインビット線MBL
(またはZMBL)の電位は、トランジスタ129a
(129b)とドライブ用のトランジスタ114aおよ
び116a(または114bおよび116b)の抵抗の
比により決定される。
【0184】次に図27(B)を参照して、データ読出
時の動作について説明する。データが書込まれるか否か
は、コラムアドレスストローブ信号/CASとライトイ
ネーブル信号/WEの状態により決定される。この場
合、コラムアドレスストローブ信号/CASおよびライ
トイネーブル信号/WEがともに“L”となると、ダイ
ナミック・ランダム・アクセス・メモリにおいて、書込
データのサンプリングが行なわれる。この信号/CAS
および/WEがともに“L”となったときにプリチャー
ジ活性化信号φRを“H”とし、トランジスタ129a
および129bをともにオフ状態とする。この後、内部
書込指示信号WGを所定期間“H”とする。これによ
り、メインビット線MBLおよびZMBLはその電位振
幅はフルスイングし、内部書込データに対応した電位レ
ベルとなる。書込活性化信号WGが“L”となり、デー
タ書込が完了すると、プリチャージ活性化信号φRが再
び“L”となり、メインビット線MBLおよびZMBL
のプリチャージが実行される。
時の動作について説明する。データが書込まれるか否か
は、コラムアドレスストローブ信号/CASとライトイ
ネーブル信号/WEの状態により決定される。この場
合、コラムアドレスストローブ信号/CASおよびライ
トイネーブル信号/WEがともに“L”となると、ダイ
ナミック・ランダム・アクセス・メモリにおいて、書込
データのサンプリングが行なわれる。この信号/CAS
および/WEがともに“L”となったときにプリチャー
ジ活性化信号φRを“H”とし、トランジスタ129a
および129bをともにオフ状態とする。この後、内部
書込指示信号WGを所定期間“H”とする。これによ
り、メインビット線MBLおよびZMBLはその電位振
幅はフルスイングし、内部書込データに対応した電位レ
ベルとなる。書込活性化信号WGが“L”となり、デー
タ書込が完了すると、プリチャージ活性化信号φRが再
び“L”となり、メインビット線MBLおよびZMBL
のプリチャージが実行される。
【0185】図26に示すような構成を用いても、メイ
ンビット線MBLおよびZMBLの電位振幅をデータ読
出時には確実に小さくすることができ、メインビット線
ZMBLおよびMBLの電位差が高速で確定するため、
データ読出を高速で行なうことができる。
ンビット線MBLおよびZMBLの電位振幅をデータ読
出時には確実に小さくすることができ、メインビット線
ZMBLおよびMBLの電位差が高速で確定するため、
データ読出を高速で行なうことができる。
【0186】図28は、このプリチャージ活性化信号φ
Rを発生する回路構成を示す図である。図28におい
て、プリチャージ活性化信号発生系は、コラムアドレス
ストローブ信号/CASおよびライトイネーブル信号/
WEを受けるライト検出回路142と、ライト検出回路
142からワンショットパルスの形態で発生されるライ
ト検出信号に応答して、所定時間経過後にライト活性化
信号WGを発生するライトパルス発生回路144と、ラ
イト検出回路142からのライト検出信号に応答してセ
ットされ、プリチャージ活性化信号φRを発生するフリ
ップフロップ(FF)146と、ライトパルス発生回路
144からのライト活性化信号WGの不活性化に応答し
てリセットパルスを発生するリセットパルス発生回路1
48を含む。リセットパルス発生回路148からのリセ
ットパルスはフリップフロップ146のリセット入力を
Rへ与えられる。図28に示す構成を利用することによ
り、プリチャージ活性化信号φRを発生することがで
き、メインビット線MBLおよびZMBLの電位振幅を
データ読出時に確実に小さくすることができる。
Rを発生する回路構成を示す図である。図28におい
て、プリチャージ活性化信号発生系は、コラムアドレス
ストローブ信号/CASおよびライトイネーブル信号/
WEを受けるライト検出回路142と、ライト検出回路
142からワンショットパルスの形態で発生されるライ
ト検出信号に応答して、所定時間経過後にライト活性化
信号WGを発生するライトパルス発生回路144と、ラ
イト検出回路142からのライト検出信号に応答してセ
ットされ、プリチャージ活性化信号φRを発生するフリ
ップフロップ(FF)146と、ライトパルス発生回路
144からのライト活性化信号WGの不活性化に応答し
てリセットパルスを発生するリセットパルス発生回路1
48を含む。リセットパルス発生回路148からのリセ
ットパルスはフリップフロップ146のリセット入力を
Rへ与えられる。図28に示す構成を利用することによ
り、プリチャージ活性化信号φRを発生することがで
き、メインビット線MBLおよびZMBLの電位振幅を
データ読出時に確実に小さくすることができる。
【0187】[全体の構成]図29はこの発明の第2の
実施例である半導体記憶装置のデータ読出に関連する部
分の構成を概略的に示す図である。図29においては、
2列に配列されたメモリセル(明確には示さず)に関連
する部分の構成を示す。メモリセル列は、複数のブロッ
クに分割される。メモリセル列ブロックそれぞれに対し
てサブビット線SBLおよびZSBLが配設される。同
一列において、隣接する2つのサブビット線対に対し1
つのドライブアンプ2が設けられる。図29において
は、たとえば、サブビット線対SBL00およびZSB
L00とサブビット線対SBL01およびZSBL01
の間にドライブアンプ2−00が配置される。同様にサ
ブビット線対SBL0pおよびZSBL0pとサブビッ
ト線対SBL0qおよびZSBL0qの間にドライブア
ンプ2−0mが配置される。
実施例である半導体記憶装置のデータ読出に関連する部
分の構成を概略的に示す図である。図29においては、
2列に配列されたメモリセル(明確には示さず)に関連
する部分の構成を示す。メモリセル列は、複数のブロッ
クに分割される。メモリセル列ブロックそれぞれに対し
てサブビット線SBLおよびZSBLが配設される。同
一列において、隣接する2つのサブビット線対に対し1
つのドライブアンプ2が設けられる。図29において
は、たとえば、サブビット線対SBL00およびZSB
L00とサブビット線対SBL01およびZSBL01
の間にドライブアンプ2−00が配置される。同様にサ
ブビット線対SBL0pおよびZSBL0pとサブビッ
ト線対SBL0qおよびZSBL0qの間にドライブア
ンプ2−0mが配置される。
【0188】メモリセル列それぞれに対応してメインビ
ット線MBL(MBL0、MBL1)およびZMBL
(ZMBL0、ZMBL1)が配設される。サブビット
線SBLおよびZSBL(図示のサブビット線を総称的
に示す)とドライブアンプ2(図29に示すドライブア
ンプを総称的に示す)の間にブロック選択信号BS(ブ
ロック選択信号BS0〜BSrを総称的に示す)に応答
して導通するブロック選択ゲートが設けられる。メイン
ビット線MBL0およびZMBL0にはアンプ4−0が
設けられ、メインビット線MBL1およびZMBL1に
はアンプ4−1が設けられる。アンプ4−0および4−
1はそれぞれ列選択信号YS0およびYS1に応答して
導通するIOゲートIG0およびIG1を介してリード
データバス5に接続される。リードデータバス5上に現
われた読出データはプリアンプPAおよび出力回路OB
を介して外部読出データDoutとして出力される。
ット線MBL(MBL0、MBL1)およびZMBL
(ZMBL0、ZMBL1)が配設される。サブビット
線SBLおよびZSBL(図示のサブビット線を総称的
に示す)とドライブアンプ2(図29に示すドライブア
ンプを総称的に示す)の間にブロック選択信号BS(ブ
ロック選択信号BS0〜BSrを総称的に示す)に応答
して導通するブロック選択ゲートが設けられる。メイン
ビット線MBL0およびZMBL0にはアンプ4−0が
設けられ、メインビット線MBL1およびZMBL1に
はアンプ4−1が設けられる。アンプ4−0および4−
1はそれぞれ列選択信号YS0およびYS1に応答して
導通するIOゲートIG0およびIG1を介してリード
データバス5に接続される。リードデータバス5上に現
われた読出データはプリアンプPAおよび出力回路OB
を介して外部読出データDoutとして出力される。
【0189】ブロック選択信号BSおよびリード活性化
信号RGおよびライト活性化信号WGを発生するために
制御信号発生回路150が設けられる。制御信号発生回
路150は、外部からの信号/RAS、/CASおよび
/WEを受けてアドレスバッファ152を活性化して内
部アドレス信号を生成する。制御信号発生回路150は
このアドレスバッファ152が生成した内部アドレス信
号のうちブロックを指定するアドレス信号を取込み、選
択ブロックに対してのみリード活性化信号RGおよびラ
イト活性化信号WGを発生するとともに、ブロック選択
信号BSを発生する。
信号RGおよびライト活性化信号WGを発生するために
制御信号発生回路150が設けられる。制御信号発生回
路150は、外部からの信号/RAS、/CASおよび
/WEを受けてアドレスバッファ152を活性化して内
部アドレス信号を生成する。制御信号発生回路150は
このアドレスバッファ152が生成した内部アドレス信
号のうちブロックを指定するアドレス信号を取込み、選
択ブロックに対してのみリード活性化信号RGおよびラ
イト活性化信号WGを発生するとともに、ブロック選択
信号BSを発生する。
【0190】ブロック選択信号BSの発生態様として
は、スタンバイ時にはブロック選択ゲートがすべて導通
状態とされ、動作時においてのみ選択ブロックと対をな
すメモリセル列ブロックのみがドライブアンプから切り
離される構成が利用されてもよい。またこれに代えて、
スタンバイ時には、ブロック選択ゲートがすべて非導通
状態にあり、動作時において選択メモリセル列ブロック
に関連する列選択信号BSが活性状態となり、ドライブ
アンプと選択メモリセルブロックの接続が行なわれる構
成が利用されてもよい。これにより、選択メモリセル列
ブロックに対して設けられたドライブアンプのみが動作
し、残りのドライブアンプは動作しないため、動作時に
おける消費電流を低減する。このブロック選択信号BS
の発生態様は、ブロックアドレス信号のうち最下位ビッ
トにより対をなすメモリセル列ブロックの左右のメモリ
セルブロックのいずれを指定するかを識別するためのビ
ットとして用い、残りのブロックアドレス信号ビットを
これらの隣接する2つのメモリセルブロックが指定され
ているか否かを示すビットとして利用することにより容
易に実現することができる。
は、スタンバイ時にはブロック選択ゲートがすべて導通
状態とされ、動作時においてのみ選択ブロックと対をな
すメモリセル列ブロックのみがドライブアンプから切り
離される構成が利用されてもよい。またこれに代えて、
スタンバイ時には、ブロック選択ゲートがすべて非導通
状態にあり、動作時において選択メモリセル列ブロック
に関連する列選択信号BSが活性状態となり、ドライブ
アンプと選択メモリセルブロックの接続が行なわれる構
成が利用されてもよい。これにより、選択メモリセル列
ブロックに対して設けられたドライブアンプのみが動作
し、残りのドライブアンプは動作しないため、動作時に
おける消費電流を低減する。このブロック選択信号BS
の発生態様は、ブロックアドレス信号のうち最下位ビッ
トにより対をなすメモリセル列ブロックの左右のメモリ
セルブロックのいずれを指定するかを識別するためのビ
ットとして用い、残りのブロックアドレス信号ビットを
これらの隣接する2つのメモリセルブロックが指定され
ているか否かを示すビットとして利用することにより容
易に実現することができる。
【0191】[イコライズ/プリチャージトランジス
タ]図30は、プリチャージトランジスタの配置を示す
図である。サブビット線対SBLおよびZSBLは前述
のごとく、スタンバイ時には中間電位VBLにプリチャ
ージされる。サブビット線にはメモリセルが直接接続さ
れる。したがってサブビット線プリチャージ用のトラン
ジスタをメモリセルに含まれるトランジスタと(平面レ
イアウトおよび断面構造および製造プロセスが)同じト
ランジスタを用いて構成する。これにより効率的にプリ
チャージトランジスタを配置してメモリセルアレイ面積
を低減することが図れる。図30に示すように、ドライ
ブアンプ2に近い部分においては、プリチャージトラン
ジスタQaが設けられ、イコライズ信号EQに応答して
導通し、サブビット線SBLを中間電位VBLにプリチ
ャージする。またサブビット線ZSBLに対しては、プ
リチャージトランジスタQaが設けられた端部と反対側
の端部においてイコライズトランジスタQbが設けられ
る。このイコライズトランジスタQbは、イコライズ信
号EQに応答して導通し、サブビット線ZSBLを所定
の中間電位VBLにプリチャージする。プリチャージ用
トランジスタQaおよびQbとしてメモリセルMCに含
まれるアクセストランジスタMaと同じトランジスタを
有する。同じトランジスタとは同じレイアウトパターン
を有し同一製造プロセスで作成されるトランジスタを示
す。この場合、列方向に沿ってメモリセルパターンが規
則的に配置される(図30においては、2つのメモリセ
ルが交互にサブビット線SBLおよびZSBLに接続さ
れるように配置されている)。したがってこのパターン
を利用してプリチャージトランジスタQaおよびQbを
生成すれば、効率的にプリチャージトランジスタを配置
することができる。この場合、イコライズ信号EQを伝
達する信号線と隣接ワード線WL(WL0またはWL
n)のピッチは、ワード線ピッチ(隣接ワード線間のピ
ッチ)と同じであり、イコライズ信号EQを伝達する信
号線もワード線WLと同一製造工程で形成することがで
き、効率的に製造工程を増加させることなく低占有面積
でプリチャージトランジスタQaおよびQbを配設する
ことができる。
タ]図30は、プリチャージトランジスタの配置を示す
図である。サブビット線対SBLおよびZSBLは前述
のごとく、スタンバイ時には中間電位VBLにプリチャ
ージされる。サブビット線にはメモリセルが直接接続さ
れる。したがってサブビット線プリチャージ用のトラン
ジスタをメモリセルに含まれるトランジスタと(平面レ
イアウトおよび断面構造および製造プロセスが)同じト
ランジスタを用いて構成する。これにより効率的にプリ
チャージトランジスタを配置してメモリセルアレイ面積
を低減することが図れる。図30に示すように、ドライ
ブアンプ2に近い部分においては、プリチャージトラン
ジスタQaが設けられ、イコライズ信号EQに応答して
導通し、サブビット線SBLを中間電位VBLにプリチ
ャージする。またサブビット線ZSBLに対しては、プ
リチャージトランジスタQaが設けられた端部と反対側
の端部においてイコライズトランジスタQbが設けられ
る。このイコライズトランジスタQbは、イコライズ信
号EQに応答して導通し、サブビット線ZSBLを所定
の中間電位VBLにプリチャージする。プリチャージ用
トランジスタQaおよびQbとしてメモリセルMCに含
まれるアクセストランジスタMaと同じトランジスタを
有する。同じトランジスタとは同じレイアウトパターン
を有し同一製造プロセスで作成されるトランジスタを示
す。この場合、列方向に沿ってメモリセルパターンが規
則的に配置される(図30においては、2つのメモリセ
ルが交互にサブビット線SBLおよびZSBLに接続さ
れるように配置されている)。したがってこのパターン
を利用してプリチャージトランジスタQaおよびQbを
生成すれば、効率的にプリチャージトランジスタを配置
することができる。この場合、イコライズ信号EQを伝
達する信号線と隣接ワード線WL(WL0またはWL
n)のピッチは、ワード線ピッチ(隣接ワード線間のピ
ッチ)と同じであり、イコライズ信号EQを伝達する信
号線もワード線WLと同一製造工程で形成することがで
き、効率的に製造工程を増加させることなく低占有面積
でプリチャージトランジスタQaおよびQbを配設する
ことができる。
【0192】またメモリセル列の外側にプリチャージト
ランジスタQaおよびQbを設けることにより、ワード
線WL0およびWLnに接続されるメモリセルMCは、
このメモリセルレイアウトパターン端部から離れて配置
されることになる。したがって、メモリセルレイアウト
パターン終端部におけるパターン切れ、パターン形状の
変化などが生じることがなく、すべてのメモリセルMC
を同一のレイアウトパターンで形成することができ、メ
モリセルの形状を安定化させることができる。これによ
り、メモリセルのデータ保持特性などの諸特性をすべて
同一とすることができ、装置の信頼性が改善される。す
なわち、このプリチャージトランジスタQaおよびQb
を、メモリセルアレイ内のメモリセルトランジスタと同
一のレイアウトパターンで形成することにより、プリチ
ャージトランジスタQaおよびQbは、メモリセルMC
の形状安定化のためのダミーメモリセルトランジスタと
しての機能を備えつつプリチャージトランジスタとして
動作する。
ランジスタQaおよびQbを設けることにより、ワード
線WL0およびWLnに接続されるメモリセルMCは、
このメモリセルレイアウトパターン端部から離れて配置
されることになる。したがって、メモリセルレイアウト
パターン終端部におけるパターン切れ、パターン形状の
変化などが生じることがなく、すべてのメモリセルMC
を同一のレイアウトパターンで形成することができ、メ
モリセルの形状を安定化させることができる。これによ
り、メモリセルのデータ保持特性などの諸特性をすべて
同一とすることができ、装置の信頼性が改善される。す
なわち、このプリチャージトランジスタQaおよびQb
を、メモリセルアレイ内のメモリセルトランジスタと同
一のレイアウトパターンで形成することにより、プリチ
ャージトランジスタQaおよびQbは、メモリセルMC
の形状安定化のためのダミーメモリセルトランジスタと
しての機能を備えつつプリチャージトランジスタとして
動作する。
【0193】図31はプリチャージトランジスタおよび
メモリセルの概略断面構造を示す図である。図31にお
いて、プリチャージトランジスタQaは、半導体基板2
00上に形成される高濃度不純物領域201および20
2と、半導体基板200上に形成されるゲート絶縁膜
(明確には示さず)を介して形成される電極層203
と、ゲート電極層203と平行に配設されるたとえば低
抵抗金属層205を含む。高濃度不純物領域201に
は、プリチャージ電位VBLを伝達するための電極配線
層204が接続される。
メモリセルの概略断面構造を示す図である。図31にお
いて、プリチャージトランジスタQaは、半導体基板2
00上に形成される高濃度不純物領域201および20
2と、半導体基板200上に形成されるゲート絶縁膜
(明確には示さず)を介して形成される電極層203
と、ゲート電極層203と平行に配設されるたとえば低
抵抗金属層205を含む。高濃度不純物領域201に
は、プリチャージ電位VBLを伝達するための電極配線
層204が接続される。
【0194】メモリセルMCは、高濃度不純物領域20
2および212と、ゲート絶縁膜を介して形成されるゲ
ート電極層213と、高濃度不純物領域212に形成さ
れる導電層214と、導電層214上に絶縁膜(明確に
は示さず)を介して形成されるセルプレート電極層21
7を含む。ゲート電極層213はたとえばドープトポリ
シリコンで構成され、このゲート電極層213と平行に
形成される低抵抗金属配線層215と所定間隔で電気的
接続がとられる。高濃度不純物領域202にはサブビッ
ト線を形成する配線層220が接続され、このサブビッ
ト線220および低抵抗金属配線層205および215
上にメインビット線を構成するたとえばアルミニウムで
構成される配線層222が形成される。
2および212と、ゲート絶縁膜を介して形成されるゲ
ート電極層213と、高濃度不純物領域212に形成さ
れる導電層214と、導電層214上に絶縁膜(明確に
は示さず)を介して形成されるセルプレート電極層21
7を含む。ゲート電極層213はたとえばドープトポリ
シリコンで構成され、このゲート電極層213と平行に
形成される低抵抗金属配線層215と所定間隔で電気的
接続がとられる。高濃度不純物領域202にはサブビッ
ト線を形成する配線層220が接続され、このサブビッ
ト線220および低抵抗金属配線層205および215
上にメインビット線を構成するたとえばアルミニウムで
構成される配線層222が形成される。
【0195】メインビット線を形成する配線層222お
よびサブビット線を形成する配線層220は互いに平行
に配設される。電極層204はメモリセルキャパシタに
一定の電位を与えるセルプレートとして機能する電極層
217と同一の製造工程で形成される。プリチャージト
ランジスタQaのゲート電極層203上に平行に配設さ
れた低抵抗金属配線層205は、ワード線と同様所定間
隔で電気的に接続される。これによりイコライズ信号E
Qを高速ですべてのプリチャージトランジスタQaへ伝
達することができる。特にこのイコライズ信号EQを伝
達する信号線とワード線WLを同一の杭打ち構造(所定
間隔ごとに低抵抗金属配線層とポリシリコンゲート電極
層を接続する構造)とすることにより、ワード線駆動信
号とイコライズ信号の伝搬遅延時間を同じとすることが
でき、メモリセル開始直後高速で各サブビット線をフロ
ーティング状態として次いですぐにワード線を選択する
ことができ、またメモリサイクル完了時にはワード線電
位の低下後高速で各サブビット線対を所定電位にプリチ
ャージすることができ、安定かつ高速でサブビット線を
所定電位にプリチャージすることができる。
よびサブビット線を形成する配線層220は互いに平行
に配設される。電極層204はメモリセルキャパシタに
一定の電位を与えるセルプレートとして機能する電極層
217と同一の製造工程で形成される。プリチャージト
ランジスタQaのゲート電極層203上に平行に配設さ
れた低抵抗金属配線層205は、ワード線と同様所定間
隔で電気的に接続される。これによりイコライズ信号E
Qを高速ですべてのプリチャージトランジスタQaへ伝
達することができる。特にこのイコライズ信号EQを伝
達する信号線とワード線WLを同一の杭打ち構造(所定
間隔ごとに低抵抗金属配線層とポリシリコンゲート電極
層を接続する構造)とすることにより、ワード線駆動信
号とイコライズ信号の伝搬遅延時間を同じとすることが
でき、メモリセル開始直後高速で各サブビット線をフロ
ーティング状態として次いですぐにワード線を選択する
ことができ、またメモリサイクル完了時にはワード線電
位の低下後高速で各サブビット線対を所定電位にプリチ
ャージすることができ、安定かつ高速でサブビット線を
所定電位にプリチャージすることができる。
【0196】またメモリセルトランジスタのレイアウト
パターンを利用してプリチャージトランジスタを形成す
るため、プリチャージトランジスタ形成のための追加の
工程が何ら必要とされないため、製造工程を簡略化する
ことができる。
パターンを利用してプリチャージトランジスタを形成す
るため、プリチャージトランジスタ形成のための追加の
工程が何ら必要とされないため、製造工程を簡略化する
ことができる。
【0197】[変更例1]図32はサブビット線を所定
電位にプリチャージするための配置の第1の変形例を示
す図である。図32に示す構成においては、トランジス
タQcはサブビット線SBLおよびZSBLをイコライ
ズ信号EQに応答して電気的に短絡するように設けられ
る。この場合には、サブビット線SBLおよびZSBL
の電位が電源電位Vccレベルおよび接地電位レベルの
フルスイングした後(センス動作およびリストア動作完
了後)に、イコライズ信号EQが“H”となれば、この
電源電位Vccと接地電位GNDの中間電位Vcc/2
に確実にサブビット線SBLおよびZSBLをプリチャ
ージすることができる。トランジスタQcはサブビット
線対の両端に設けられてもよい。
電位にプリチャージするための配置の第1の変形例を示
す図である。図32に示す構成においては、トランジス
タQcはサブビット線SBLおよびZSBLをイコライ
ズ信号EQに応答して電気的に短絡するように設けられ
る。この場合には、サブビット線SBLおよびZSBL
の電位が電源電位Vccレベルおよび接地電位レベルの
フルスイングした後(センス動作およびリストア動作完
了後)に、イコライズ信号EQが“H”となれば、この
電源電位Vccと接地電位GNDの中間電位Vcc/2
に確実にサブビット線SBLおよびZSBLをプリチャ
ージすることができる。トランジスタQcはサブビット
線対の両端に設けられてもよい。
【0198】[変更例2]図33はこのイコライズ/プ
リチャージ用トランジスタの配置の第2の変更例を示す
図である。図33においては、サブビット線SBLおよ
びZSBLの間にイコライズ信号EQに応答して導通す
るイコライズトランジスタQcが設けられ、またサブビ
ット線SBLにイコライズ信号EQの活性化時(“H”
のとき)に中間電位VBLを伝達するプリチャージトラ
ンジスタQaが設けられ、またサブビット線ZSBLに
対してはイコライズ信号EQに応答して導通して中間電
位VBLを伝達するプリチャージトランジスタQbが設
けられる。この図33に示す構成においても、トランジ
スタQc、QaおよびQbはメモリセルMCに含まれる
トランジスタと同じ規則性をもって配置されている(同
じレイアウトパターンが繰返される)。したがってこの
図33に示す構成においても、プリチャージ/イコライ
ズ用トランジスタに対し余分の工程を追加することなく
メモリセル作製と同じ製造プロセスでプリチャージ/イ
コライズトランジスタを余分のマスクを用いることなく
生成することができる。またこの図33に示す構成の場
合サブビット線SBLおよびZSBLは確実に中間電位
VBLにプリチャージされ、かつそのプリチャージ電位
でイコライズされて保持される。
リチャージ用トランジスタの配置の第2の変更例を示す
図である。図33においては、サブビット線SBLおよ
びZSBLの間にイコライズ信号EQに応答して導通す
るイコライズトランジスタQcが設けられ、またサブビ
ット線SBLにイコライズ信号EQの活性化時(“H”
のとき)に中間電位VBLを伝達するプリチャージトラ
ンジスタQaが設けられ、またサブビット線ZSBLに
対してはイコライズ信号EQに応答して導通して中間電
位VBLを伝達するプリチャージトランジスタQbが設
けられる。この図33に示す構成においても、トランジ
スタQc、QaおよびQbはメモリセルMCに含まれる
トランジスタと同じ規則性をもって配置されている(同
じレイアウトパターンが繰返される)。したがってこの
図33に示す構成においても、プリチャージ/イコライ
ズ用トランジスタに対し余分の工程を追加することなく
メモリセル作製と同じ製造プロセスでプリチャージ/イ
コライズトランジスタを余分のマスクを用いることなく
生成することができる。またこの図33に示す構成の場
合サブビット線SBLおよびZSBLは確実に中間電位
VBLにプリチャージされ、かつそのプリチャージ電位
でイコライズされて保持される。
【0199】[変更例3]図34はプリチャージ/イコ
ライズトランジスタの第3の変更例の構成を示す図であ
る。図34に示す構成においては、サブビット線SBL
およびZSBLを定期的に短絡するためのイコライズト
ランジスタは設けられていない。この場合においても、
プリチャージトランジスタQaおよびQbのレイアウト
パターンはメモリセルMCに含まれるメモリセルトラン
ジスタと同じレイアウトパターンを備え、またメモリセ
ルトランジスタと同一製造プロセスで作成される。した
がって効率的にプリチャージトランジスタを配置するこ
とができ、メモリセルアレイ占有面積を小さくすること
ができる。
ライズトランジスタの第3の変更例の構成を示す図であ
る。図34に示す構成においては、サブビット線SBL
およびZSBLを定期的に短絡するためのイコライズト
ランジスタは設けられていない。この場合においても、
プリチャージトランジスタQaおよびQbのレイアウト
パターンはメモリセルMCに含まれるメモリセルトラン
ジスタと同じレイアウトパターンを備え、またメモリセ
ルトランジスタと同一製造プロセスで作成される。した
がって効率的にプリチャージトランジスタを配置するこ
とができ、メモリセルアレイ占有面積を小さくすること
ができる。
【0200】なお上述の説明においては、サブビット線
をプリチャージ電位VBLにプリチャージ/イコライズ
するための構成について説明してきた。しかしながらメ
インビット線のイコライズ/プリチャージ用のトランジ
スタとしても、メモリセル列最外部にメモリセルトラン
ジスタと同じレイアウトパターンを有するトランジスタ
を設けてメインビット線プリチャージ/イコライズ用ト
ランジスタとして利用してもよい。またプリチャージト
ランジスタが伝達するプリチャージ電位VBLは中間電
位でなく電源電位Vccレベルであってもよい。
をプリチャージ電位VBLにプリチャージ/イコライズ
するための構成について説明してきた。しかしながらメ
インビット線のイコライズ/プリチャージ用のトランジ
スタとしても、メモリセル列最外部にメモリセルトラン
ジスタと同じレイアウトパターンを有するトランジスタ
を設けてメインビット線プリチャージ/イコライズ用ト
ランジスタとして利用してもよい。またプリチャージト
ランジスタが伝達するプリチャージ電位VBLは中間電
位でなく電源電位Vccレベルであってもよい。
【0201】さらに本発明においては、行アドレス信号
と列アドレス信号が時分割多重化して与えられるアドレ
スマルチプレクス方式のダイナミック・ランダム・アク
セス・メモリ(ダイナミック型半導体記憶装置)が説明
されてきた。しかしながら、行アドレス信号と列アドレ
ス信号が同時に与えられるアドレスノンマルチプレクス
方式の半導体記憶装置であってもよい。アドレスノンマ
ルチプレクス方式の半導体記憶装置の場合、より高速で
データの読出を行なうことができる。またアドレス信号
が与えられた時点でデータ書込を行なうか読出を行なう
かが判別されるため、リードアンプ回路およびリードゲ
ートトランジスタをデータ書込時には確実にオフ状態と
することができ、データ書込時における消費電流を低減
することができる。
と列アドレス信号が時分割多重化して与えられるアドレ
スマルチプレクス方式のダイナミック・ランダム・アク
セス・メモリ(ダイナミック型半導体記憶装置)が説明
されてきた。しかしながら、行アドレス信号と列アドレ
ス信号が同時に与えられるアドレスノンマルチプレクス
方式の半導体記憶装置であってもよい。アドレスノンマ
ルチプレクス方式の半導体記憶装置の場合、より高速で
データの読出を行なうことができる。またアドレス信号
が与えられた時点でデータ書込を行なうか読出を行なう
かが判別されるため、リードアンプ回路およびリードゲ
ートトランジスタをデータ書込時には確実にオフ状態と
することができ、データ書込時における消費電流を低減
することができる。
【0202】以上のように、この発明に従えば、低消費
電流で高速にデータを読出すことのできるとともにアレ
イ占有面積が小さくされた半導体記憶装置を実現するこ
とができる。
電流で高速にデータを読出すことのできるとともにアレ
イ占有面積が小さくされた半導体記憶装置を実現するこ
とができる。
【0203】
【発明の効果】請求項1に係る発明に従えば、ドライブ
アンプ手段によりデータ読出時において第2の導電線の
電位振幅が抑制されるため、第2の導電線の充放電電流
が低減され、データ読出時における消費電流を低減する
ことができる。また第2の導電線の電位振幅が小さくさ
れるため、第2の導電線の電位確定タイミングが速くな
り、高速でデータを読出すことができる。
アンプ手段によりデータ読出時において第2の導電線の
電位振幅が抑制されるため、第2の導電線の充放電電流
が低減され、データ読出時における消費電流を低減する
ことができる。また第2の導電線の電位振幅が小さくさ
れるため、第2の導電線の電位確定タイミングが速くな
り、高速でデータを読出すことができる。
【0204】請求項2に係る発明においては、一方導通
端子とコントロールゲートとが交差結合されたトランジ
スタ素子対が一方導通端子と対応のサブビット線とが分
離トランジスタにより分離されてメインビット線対への
データ信号の伝達が行なわれるため、サブビット線対に
メモリセルデータが現われた時点でメインビット線電位
を変化させることができ、高速でデータを読出すことが
できる。
端子とコントロールゲートとが交差結合されたトランジ
スタ素子対が一方導通端子と対応のサブビット線とが分
離トランジスタにより分離されてメインビット線対への
データ信号の伝達が行なわれるため、サブビット線対に
メモリセルデータが現われた時点でメインビット線電位
を変化させることができ、高速でデータを読出すことが
できる。
【0205】請求項3の発明に従えば、メインビット線
に設けられた増幅手段が交差結合されたトランジスタ素
子対で構成されるため、データ読出時においてメモリセ
ルデータのリストアを確実に行なうことができる。
に設けられた増幅手段が交差結合されたトランジスタ素
子対で構成されるため、データ読出時においてメモリセ
ルデータのリストアを確実に行なうことができる。
【0206】請求項4の発明においては、ドライブアン
プ手段が追加の増幅手段を有しており、メインビット線
対の電位振幅を抑制しつつ高速でこの電位差を大きくす
ることができ、高速でデータの読出を行なうことができ
る。また、メインビット線対の電位に影響を及ぼすこと
なくサブビット線対の電位をフルスイングさせることが
でき、消費電流を低減しつつメモリセルデータのリスト
アを行なうことができる。
プ手段が追加の増幅手段を有しており、メインビット線
対の電位振幅を抑制しつつ高速でこの電位差を大きくす
ることができ、高速でデータの読出を行なうことができ
る。また、メインビット線対の電位に影響を及ぼすこと
なくサブビット線対の電位をフルスイングさせることが
でき、消費電流を低減しつつメモリセルデータのリスト
アを行なうことができる。
【0207】請求項5に係る発明においては、第2の導
電線が電位変化を受けないように増幅手段が増幅動作を
行なっているため、確実に第2の導電線電位振幅を抑制
することができ、消費電流を確実に抑制することができ
る。また第2の導電線上の小振幅信号を増幅して出力す
るため、速いタイミングでデータを読出すことができ
る。
電線が電位変化を受けないように増幅手段が増幅動作を
行なっているため、確実に第2の導電線電位振幅を抑制
することができ、消費電流を確実に抑制することができ
る。また第2の導電線上の小振幅信号を増幅して出力す
るため、速いタイミングでデータを読出すことができ
る。
【0208】請求項6に係る半導体記憶装置において
は、この第2の導電線に設けられた増幅手段が高入力イ
ンピーダンスを有するバッファアンプで構成されるた
め、第2の導電線上の小振幅信号をその電位に影響を及
ぼすことなく高速で増幅して読出すことができ、低消費
電流および高速データ読出が可能となる。
は、この第2の導電線に設けられた増幅手段が高入力イ
ンピーダンスを有するバッファアンプで構成されるた
め、第2の導電線上の小振幅信号をその電位に影響を及
ぼすことなく高速で増幅して読出すことができ、低消費
電流および高速データ読出が可能となる。
【0209】請求項7に係る発明においては、一方のサ
ブビット線対のメモリセルデータを初期読出するための
第1のセンス手段と他方のサブビット線対のメモリセル
のデータの初期読出時に動作する第2のセンス手段とを
設け、これら第1および第2のセンス手段に対しそれぞ
れ分離手段を設けてセンス動作時にサブビット線対と信
号読出ノードとを分離するように構成したため、一方お
よび他方(第1および第2の部分)のいずれの部分にお
いてメモリセルが選択状態とされても高速でメインビッ
ト線対を選択されたメモリセルのデータに従って駆動す
ることができる。またこの第1および第2のセンス手段
により、メインビット線の電位変化を伴うことなくサブ
ビット線対の電位をフルスイングさせることができ、確
実にメモリセルデータのリストアを行なうことができ
る。
ブビット線対のメモリセルデータを初期読出するための
第1のセンス手段と他方のサブビット線対のメモリセル
のデータの初期読出時に動作する第2のセンス手段とを
設け、これら第1および第2のセンス手段に対しそれぞ
れ分離手段を設けてセンス動作時にサブビット線対と信
号読出ノードとを分離するように構成したため、一方お
よび他方(第1および第2の部分)のいずれの部分にお
いてメモリセルが選択状態とされても高速でメインビッ
ト線対を選択されたメモリセルのデータに従って駆動す
ることができる。またこの第1および第2のセンス手段
により、メインビット線の電位変化を伴うことなくサブ
ビット線対の電位をフルスイングさせることができ、確
実にメモリセルデータのリストアを行なうことができ
る。
【0210】請求項8に係る発明においては、ブロック
選択ゲートが第1の導電線の一方および他方の部分の間
に設けられているため、動作時にはドライブアンプ手段
はこの一方の第1の導電線のみを駆動する必要がなく、
ドライブアンプ動作時における消費電流を低減すること
ができる。また第1の導電線全体にメモリセルデータが
伝達されてからドライブアンプが動作する必要がなく、
ドライブアンプ動作タイミングを速くすることができ、
高速でデータ読出を行なうことができる。また第1の導
電線がサブビット線対の場合には、メモリセルデータの
リストア時には一方のサブビット線対のみをドライブア
ンプがドライブすればよいため、メモリセルデータのリ
ストア時のドライブアンプの負荷容量が低減され高速で
リストア動作を行なうことができるとともに、一方のサ
ブビット線対のみを駆動するだけでよいため、このリス
トア動作時における消費電流を低減することができる。
選択ゲートが第1の導電線の一方および他方の部分の間
に設けられているため、動作時にはドライブアンプ手段
はこの一方の第1の導電線のみを駆動する必要がなく、
ドライブアンプ動作時における消費電流を低減すること
ができる。また第1の導電線全体にメモリセルデータが
伝達されてからドライブアンプが動作する必要がなく、
ドライブアンプ動作タイミングを速くすることができ、
高速でデータ読出を行なうことができる。また第1の導
電線がサブビット線対の場合には、メモリセルデータの
リストア時には一方のサブビット線対のみをドライブア
ンプがドライブすればよいため、メモリセルデータのリ
ストア時のドライブアンプの負荷容量が低減され高速で
リストア動作を行なうことができるとともに、一方のサ
ブビット線対のみを駆動するだけでよいため、このリス
トア動作時における消費電流を低減することができる。
【0211】請求項9の発明に従えば、読出ゲート手段
が第1の導電線上の信号電位に従って第2の導電線を第
1の電位レベルへ駆動するように構成したため、第1の
導電線の電位がセンス手段により十分増幅される前にこ
の第2の導電線電位を変化させることができ、高速のデ
ータの読出を行なうことができる。
が第1の導電線上の信号電位に従って第2の導電線を第
1の電位レベルへ駆動するように構成したため、第1の
導電線の電位がセンス手段により十分増幅される前にこ
の第2の導電線電位を変化させることができ、高速のデ
ータの読出を行なうことができる。
【0212】請求項10に係る発明においては、交差結
合された第1導電型の第1のトランジスタ素子対と交差
結合された第2導電型の第2のトランジスタ素子対とを
用いてサブビット線対上の信号電位を差動増幅してこの
差動増幅された信号電位に従って読出ゲートを駆動して
いるため、読出ゲートを高速で駆動してメインビット線
対のデータを変化させることができ、高速でデータ読出
を行なうことができる。
合された第1導電型の第1のトランジスタ素子対と交差
結合された第2導電型の第2のトランジスタ素子対とを
用いてサブビット線対上の信号電位を差動増幅してこの
差動増幅された信号電位に従って読出ゲートを駆動して
いるため、読出ゲートを高速で駆動してメインビット線
対のデータを変化させることができ、高速でデータ読出
を行なうことができる。
【0213】請求項11の発明においては、読出ゲート
手段をセンス手段が活性化される前に活性化しているた
め、ワード線選択後すぐにメインビット線対の電位をこ
のメモリセルデータに従って変化させることができ、デ
ータ読出タイミングを速くすることができる。
手段をセンス手段が活性化される前に活性化しているた
め、ワード線選択後すぐにメインビット線対の電位をこ
のメモリセルデータに従って変化させることができ、デ
ータ読出タイミングを速くすることができる。
【0214】請求項12に係る発明においては、初期化
トランジスタがメモリセルトランジスタと同一のレイア
ウトパターンを有するトランジスタを有しているため、
メモリセルアレイのレイアウトパターンを繰返して初期
化トランジスタを形成することができ、メモリセルアレ
イ内に効率的にプリチャージ/イコライズ用の初期化ト
ランジスタを配置することができ、メモリセルアレイ占
有面積を低減することができるとともに、初期化トラン
ジスタのための余分の製造工程を追加する必要がなく、
製造工程を簡略化することができる。
トランジスタがメモリセルトランジスタと同一のレイア
ウトパターンを有するトランジスタを有しているため、
メモリセルアレイのレイアウトパターンを繰返して初期
化トランジスタを形成することができ、メモリセルアレ
イ内に効率的にプリチャージ/イコライズ用の初期化ト
ランジスタを配置することができ、メモリセルアレイ占
有面積を低減することができるとともに、初期化トラン
ジスタのための余分の製造工程を追加する必要がなく、
製造工程を簡略化することができる。
【0215】またメモリセルアレイ周辺にこの初期化ト
ランジスタを配置することにより、メモリセルのトラン
ジスタはそのパターン終端または始端部に配置されるこ
とがなくなり、この初期化トランジスタをメモリセル形
状安定化のためのダミートランジスタとしての機能をも
合わせて持たせることができ、メモリセルの形状の安定
化および特性の安定化を図ることができ、装置の信頼性
を改善することができる。請求項13の発明に従えば、
第1および第2の交差結合されたトランジスタ素子対に
よりサブビット線対の電位を差動的に増幅し、このサブ
ビット線対の電位に従って読出ゲート手段を駆動してい
るため、高速でメインビット線対の電位を変化させるこ
とができる。
ランジスタを配置することにより、メモリセルのトラン
ジスタはそのパターン終端または始端部に配置されるこ
とがなくなり、この初期化トランジスタをメモリセル形
状安定化のためのダミートランジスタとしての機能をも
合わせて持たせることができ、メモリセルの形状の安定
化および特性の安定化を図ることができ、装置の信頼性
を改善することができる。請求項13の発明に従えば、
第1および第2の交差結合されたトランジスタ素子対に
よりサブビット線対の電位を差動的に増幅し、このサブ
ビット線対の電位に従って読出ゲート手段を駆動してい
るため、高速でメインビット線対の電位を変化させるこ
とができる。
【0216】請求項14の発明に従えば、第1、第2、
第3および第4のトランジスタ素子の一方導通端子とサ
ブビット線とを分離した状態でサブビット線対の電位を
メインビット線対をこの一方導通端子の電位に従って所
定期間駆動するように構成しているため、メインビット
線対の電位をワード線選択直後から変化させることがで
き、高速でデータ読出を行なうことができるとともに、
このメインビット線対の電位振幅を抑制することがで
き、消費電流を低減することができる。
第3および第4のトランジスタ素子の一方導通端子とサ
ブビット線とを分離した状態でサブビット線対の電位を
メインビット線対をこの一方導通端子の電位に従って所
定期間駆動するように構成しているため、メインビット
線対の電位をワード線選択直後から変化させることがで
き、高速でデータ読出を行なうことができるとともに、
このメインビット線対の電位振幅を抑制することがで
き、消費電流を低減することができる。
【0217】請求項15の発明においては、ビット線対
の電位を所定電位に設定するための初期化トランジスタ
がメモリセルトランジスタと同じレイアウトパターンを
もっており、メモリセルアレイ内のレイアウトパターン
を繰返してこれらの初期化トランジスタを配置させるこ
とができ、効率的にメモリセルアレイ内に初期化トラン
ジスタを配置することができ、アレイ占有面積を小さく
することができる。またこの初期化トランジスタをメモ
リセルアレイ周辺部に配置することにより、メモリセル
形状安定化のためのダミートランジスタで追加トランジ
スタを機能させることができ、メモリセルトランジスタ
の形状を安定させることができ、信頼性の高い半導体記
憶装置を得ることができる。
の電位を所定電位に設定するための初期化トランジスタ
がメモリセルトランジスタと同じレイアウトパターンを
もっており、メモリセルアレイ内のレイアウトパターン
を繰返してこれらの初期化トランジスタを配置させるこ
とができ、効率的にメモリセルアレイ内に初期化トラン
ジスタを配置することができ、アレイ占有面積を小さく
することができる。またこの初期化トランジスタをメモ
リセルアレイ周辺部に配置することにより、メモリセル
形状安定化のためのダミートランジスタで追加トランジ
スタを機能させることができ、メモリセルトランジスタ
の形状を安定させることができ、信頼性の高い半導体記
憶装置を得ることができる。
【図1】この発明に従う半導体記憶装置の原理的構成を
示す図である。
示す図である。
【図2】図1に示す半導体記憶装置の動作を示す信号波
形図である。
形図である。
【図3】この発明に従う半導体記憶装置の第1の実施例
の要部の構成を示す図である。
の要部の構成を示す図である。
【図4】図3に示す半導体記憶装置の動作を示す信号波
形図である。
形図である。
【図5】第1の実施例の第1の変更例を示す図である。
【図6】図5に示す半導体記憶装置の動作を示す信号波
形図である。
形図である。
【図7】図5に示すアンプの構成の一例を示す図であ
る。
る。
【図8】図5に示すアンプの他の構成例を示す図であ
る。
る。
【図9】第1の実施例である半導体記憶装置において用
いられる制御信号を発生するための回路構成を概略的に
示す図である。
いられる制御信号を発生するための回路構成を概略的に
示す図である。
【図10】この発明の第1の実施例の第2の変更例を示
す図である。
す図である。
【図11】図10に示す半導体記憶装置の動作を示す信
号波形図である。
号波形図である。
【図12】第1の実施例をブロック分割アレイに適用し
た際の構成を示す図である。
た際の構成を示す図である。
【図13】図12に示すドライブアンプの構成を示す図
である。
である。
【図14】図13に示す装置の動作を示す信号波形図で
ある。
ある。
【図15】第1の実施例の第4の変更例の構成を示す図
である。
である。
【図16】第1の実施例の第5の変更例の構成を示す図
である。
である。
【図17】図16に示す装置の動作を示す信号波形図で
ある。
ある。
【図18】第1の実施例の第6の変更例を示す図であ
る。
る。
【図19】第1の実施例の第7の変更例を示す図であ
る。
る。
【図20】この発明の第2の実施例である半導体記憶装
置の要部の構成を示す図である。
置の要部の構成を示す図である。
【図21】図20に示す装置のデータ読出時の動作を示
す信号波形図である。
す信号波形図である。
【図22】図20に示す装置のデータ書込時の動作を示
す信号波形図である。
す信号波形図である。
【図23】第2の実施例の第1の変形例を示す図であ
る。
る。
【図24】図23に示す装置のデータ読出時の動作を示
す信号波形図である。
す信号波形図である。
【図25】図23に示す装置のデータ書込時の動作を示
す信号波形図である。
す信号波形図である。
【図26】第2の実施例の第2の変更例を示す図であ
る。
る。
【図27】(A)は図26に示す構成のデータ読出時の
動作を示す信号波形図であり、(B)は図26に示す構
成のデータ書込時の動作を示す信号波形図である。
動作を示す信号波形図であり、(B)は図26に示す構
成のデータ書込時の動作を示す信号波形図である。
【図28】図26に示すプリチャージ回路駆動信号発生
系の構成の一例を示す図である。
系の構成の一例を示す図である。
【図29】第2の実施例をブロック分割アレイに適用し
た際の半導体記憶装置の全体の構成を概略的に示す図で
ある。
た際の半導体記憶装置の全体の構成を概略的に示す図で
ある。
【図30】サブビット線プリチャージ/イコライズ用ト
ランジスタの配置を示す図である。
ランジスタの配置を示す図である。
【図31】図30に示すプリチャージトランジスタおよ
びメモリセルトランジスタの断面構造を概略的に示す図
である。
びメモリセルトランジスタの断面構造を概略的に示す図
である。
【図32】プリチャージ/イコライズトランジスタの第
1の変形例を示す図である。
1の変形例を示す図である。
【図33】プリチャージ/イコライズトランジスタの第
2の変形例を示す図である。
2の変形例を示す図である。
【図34】プリチャージ/イコライズトランジスタの第
3の変形例を示す図である。
3の変形例を示す図である。
【図35】従来の階層データ線構造の半導体記憶装置の
全体の構成を概略的に示す図である。
全体の構成を概略的に示す図である。
【図36】図35に示す半導体記憶装置のデータ読出時
の動作を概略的に示す信号波形図である。
の動作を概略的に示す信号波形図である。
1a,1b、第1の導電線 2、2a,2b ドライブアンプ 3a,3b 第2の導電線 4、4a,4b アンプ 5 内部リードデータ線 5a,5b リードデータバス線 IG0,IG1 IOゲート WL ワード線 MC メモリセル 10a,10b,10 nチャネルMOSトランジスタ 11、11a,11b nチャネルMOSトランジスタ 12a,12b 分離トランジスタ 13a,13b 分離トランジスタ 14a,14b リードゲートトランジスタ 15a,15b センスドライブ伝達線 16 センスドライブ信号伝達線 20a,20b pチャネルMOSトランジスタ 40 読出用アンプ 60 書込用バッファアンプ 70 プリチャージ/イコライズ回路 SBL,ZSBL サブビット線 MBL,ZMBL メインビット線 112a,112b ライトゲートトランジスタ 114a,114b リードゲートトランジスタ 116a,116b リード活性化トランジスタ BG ブロック選択ゲート Qa,Qb プリチャージトランジスタ Qc イコライズトランジスタ
Claims (15)
- 【請求項1】 各々が情報を記憶する複数のメモリセル
と、 前記複数のメモリセルが接続され、前記複数のメモリセ
ルのうちの選択されたメモリセルとデータの授受を行な
うための第1の導電線と、 前記第1の導電線と並列に設けられる第2の導電線と、 前記第1の導電線上の信号電位に従って前記第2の導電
線を前記第1の導電線上の信号電位に対応する電位レベ
ルへと駆動するためのドライブアンプ手段を備え、前記
ドライブアンプ手段は前記第2の導電線上の信号の電位
振幅が第1の電源電位と前記第1の電源電位よりも低い
第2の電源電位の間の電位振幅よりも小さくなるように
前記第2の導電線上の振幅変化を抑制するための手段を
含み、 前記第2の導電線上の信号電位に対応するデータ信号を
伝達するためのデータ読出線と、 選択信号に応答して前記第2の導電線を前記データ読出
線へ接続するためのゲート手段とを備える、半導体記憶
装置。 - 【請求項2】 請求項1記載の半導体記憶装置であっ
て、前記第1の導電線は互いに相補な論理の信号を伝達
する1対のサブビット線を含みかつ前記第2の導電線は
互いに相補な論理の信号を伝達する1対のメインビット
線を含み、 前記ドライブアンプ手段は、 コントロールゲートが前記1対のサブビット線の一方の
サブビット線に接続されかつ一方導通端子が前記1対の
サブビット線の他方サブビット線に接続されかつ他方導
通端子がセンスドライブ信号を受けるように接続される
第1導電型の第1のトランジスタ素子と、 その一方導通端子が前記一方のサブビット線に接続さ
れ、そのコントロールゲートが前記他方のサブビット線
に接続されかつその他方導通端子が前記センスドライブ
信号を受けるように接続される第1導電型の第2のトラ
ンジスタ素子と、 分離指示信号に応答して、前記第1および第2のトラン
ジスタ素子のそれぞれのコントロールゲートを前記一方
および他方のサブビット線と接続しつつ前記第1および
第2のトランジスタ素子のそれぞれの一方導通端子を前
記他方および一方サブビット線から分離するための分離
素子手段と、 第1および第2のトランジスタ素子のそれぞれ一方導通
端子を前記メインビット線対の一方および他方メインビ
ット線に接続する接続手段を備える。 - 【請求項3】 請求項2記載の半導体記憶装置であっ
て、さらに、 前記メインビット線対に対して設けられかつそれぞれの
一方導通端子およびコントロールゲートが交差結合され
た1対の第2導電型のトランジスタ素子を含み、アンプ
ドライブ信号に応答して前記メインビット線対上の信号
電位を差動的に増幅するための増幅手段をさらに備え
る。 - 【請求項4】 請求項2記載の半導体記憶装置であっ
て、前記ドライブアンプ手段はさらに、 それぞれの一方導通端子と他方導通端子が交差結合され
る1対の第2導電型のトランジスタ素子を含み、前記サ
ブビット線対上の信号電位を差動的に増幅するための増
幅手段を備える。 - 【請求項5】 請求項1記載の半導体記憶装置であっ
て、さらに、 前記第2の導電線に対して設けられ、前記第2の導電線
上の信号電位に変化を生じさせることなく前記第2の導
電線上の信号電位を増幅して前記ゲート手段を介して前
記読出データ線上へ伝達するアンプ手段をさらに備え
る。 - 【請求項6】 請求項1記載の半導体記憶装置であっ
て、さらに、高入力インピーダンスを有し、前記第2の
導電線上の信号電位を増幅して前記ゲート手段を介して
前記読出データ線上へ伝達するためのバッファアンプ手
段をさらに備える。 - 【請求項7】 請求項1記載の半導体記憶装置であっ
て、前記第1の導電線は互いに相補な論理の信号を伝達
するための第1のサブビット線対と、前記ドライブアン
プ手段に関して前記第1のサブビット線対と反対方向に
延びるように設けられ、互いに相補な論理の信号を伝達
するための第2のサブビット線対を含み、 前記ドライブアンプ手段は、 それぞれの一方導通端子およびコントロールゲートが交
差結合されかつ前記第1のサブビット線対に接続され、
第1のセンスドライブ信号に応答して前記第1のサブビ
ット線対の信号電位を差動的に増幅して該差動増幅され
た信号に対応する信号を各一方導通端子に生じさせるた
めの第1導電型の1対の第1のトランジスタ素子と、 分離指示信号に応答して前記第1のトランジスタ素子対
の各コントロールゲートと前記第1のサブビット線対と
を接続しつつ第1のトランジスタ素子対の各一方導通端
子と前記第1のサブビット線対とを分離するための第1
の分離手段と、 それぞれの一方導通端子とコントロールゲートが交差結
合されかつ前記第2のサブビット線対に接続され、第2
のセンスドライブ信号に応答して前記第2のサブビット
線対の信号電位を差動的に増幅するための第2導電型の
第2のトランジスタ素子対と、 前記分離指示信号に応答して、前記第2のトランジスタ
素子対の各コントロールゲートと前記第2のサブビット
線対とを接続しつつ前記第2のトランジスタ素子対の各
一方導通端子を前記第2のサブビット線対から分離する
ための第2分離手段を備え、 前記第1のトランジスタ素子対のそれぞれの一方導通端
子は前記第2のトランジスタ素子対のそれぞれの一方導
通端子と相互接続され、かつ接続手段を介して前記メイ
ンビット線対に接続される。 - 【請求項8】 請求項1記載の半導体記憶装置であっ
て、前記第1の導電線は前記ドライブアンプ手段に関し
て互いに反対側に配置される第1および第2の部分を有
し、 第1のブロック選択信号に応答して、前記第1の部分の
第1の導電線と前記ドライブアンプ手段とを分離するた
めの第1の分離手段と、 第2のブロック選択信号に応答して、前記第2の部分の
第1の導電線と前記ドライブアンプ手段とを分離するた
めの第2の分離手段をさらに備える。 - 【請求項9】 請求項1記載の半導体記憶装置であっ
て、前記ドライブアンプ手段は、 前記センスドライブ信号に応答して前記第1の導電線上
の信号を増幅するためのセンス手段と、 読出活性化信号に応答して活性化され、活性化時に前記
センス手段の出力に応答して前記第2の導電線を前記第
1の電源電位レベルへと駆動するための読出ゲート手段
を含む。 - 【請求項10】 請求項1記載の半導体記憶装置であっ
て、前記第1の導電線は1対のサブビット線を含み、か
つ前記第2の導電線は1対のメインビット線を含み、 前記ドライブアンプ手段は、 それぞれの一方導通端子とそれぞれのコントロールゲー
トが交差結合されかつ前記1対のサブビット線に接続さ
れ、第1のセンスドライブ信号に応答して前記1対のサ
ブビット線の信号電位を差動的に増幅するための第1導
電型の第1のトランジスタ素子対と、 それぞれの一方導通端子とそれぞれのコントロールゲー
トが交差結合されかつ前記サブビット線対に接続されて
第2のセンスドライブ信号に応答して前記1対のサブビ
ット線の信号電位を差動的に増幅するための第2導電型
の第2のトランジスタ素子対と、 前記メインビット線対の一方のメインビット線と前記サ
ブビット線対の一方のサブビット線との間に設けられ、
前記一方のサブビット線上の信号電位に応答して前記第
1の電源電位を前記一方のメインビット線へ伝達するた
めの第1のゲートと、 前記メインビット線対の他方のメインビット線と前記サ
ブビット線対の他方のサブビット線との間に設けられ、
前記他方のサブビット線上の信号電位に応答して前記第
1の電源電位を前記他方のメインビット線上へ伝達する
ための第2のゲートを含む。 - 【請求項11】 請求項9記載の半導体記憶装置であっ
て、前記読出活性化信号は前記第1および第2のセンス
ドライブ信号の活性化よりも早く活性化される。 - 【請求項12】 請求項1記載の半導体記憶装置であっ
て、前記メモリセルは、セル選択信号を受けるコントロ
ールゲートを有し、選択時に記憶した情報を前記第1の
導電線上へ伝達するためのトランジスタ素子を含み、 さらに前記メモリセルのトランジスタ素子のコントロー
ルゲートと同一配線層で形成されるコントロールゲート
および前記メモリセルトランジスタ素子と同一サイズを
有し、スタンバイ時前記第1の導電線を所定の電位レベ
ルへ維持するための初期化トランジスタを備える。 - 【請求項13】 各々が情報を記憶する複数のメモリセ
ルと、 前記複数のメモリセルが接続され、互いに相補な論理の
信号を伝達するサブビット線対と、 前記サブビット線対と平行に配設され、かつ互いに相補
な論理の信号を伝達するメインビット線対と、 それぞれの一方導通端子とそれぞれのコントロールゲー
トが交差結合されかつ前記サブビット線対に接続され、
前記サブビット線対上の信号電位を差動的に増幅するた
めの第1導電型の第1のトランジスタ素子対と、 それぞれの一方導通端子とそれぞれのコントロールゲー
トが交差結合されかつ前記サブビット線対に接続され、
前記サブビット線対上の信号電位を差動的に増幅するた
めの第2導電型の第2のトランジスタ素子対と、 前記メインビット線対と前記サブビット線対との間にそ
れぞれ設けられ、読出活性化信号に応答して活性化さ
れ、活性化時対応のサブビット線上の信号電位に応答し
て対応のメインビット線を所定の電位レベルへ駆動する
ための1対の読出ゲートを備える、半導体記憶装置。 - 【請求項14】 各々が情報を記憶する複数のメモリセ
ルと、 前記複数のメモリセルが接続され、選択されたメモリセ
ルとデータを授受するためのサブビット線対とを含み、
前記サブビット線対は、互いに論理が相補な信号を伝達
するための各々第1および第2の部分に分割される第1
および第2のビット線と、前記第1および第2の部分の
第1および第2のサブビット線を接続するための1対の
信号線とを含み、 その一方導通端子が前記信号線対の一方の信号線に接続
され、そのコントロールゲートが前記第1の部分の第2
のサブビット線に接続されかつその他方導通端子が第1
のセンスドライブ信号を受けるように接続される第1導
電型の第1のトランジスタ素子と、 その一方導通端子が前記信号線対の他方信号線に接続さ
れ、そのコントロールゲートが前記第1の部分の第1の
サブビット線に接続され、その他方導通端子が前記第1
のセンスドライブ信号を受けるように接続される第1導
電型の第2のトランジスタ素子と、 その一方導通端子が前記一方の信号線に接続され、その
コントロールゲートが前記第2の部分の第2のサブビッ
ト線に接続され、その他方導通端子が第2のセンスドラ
イブ信号を受けるように接続される第2導電型の第3の
トランジスタ素子と、 その一方導通端子が前記他方信号線に接続され、そのコ
ントロールゲートが前記第2の部分の第1のサブビット
線に接続され、その他方導通端子が前記第2のセンスド
ライブ信号を受けるように接続される第2導電型の第4
のトランジスタ素子と、 分離指示信号に応答して、前記信号線対と前記第1の部
分の前記第1および第2のサブビット線とを分離するた
めの1対の第1の分離トランジスタと、 前記分離指示信号に応答して、前記信号線対と前記第2
の部分のサブビット線対とを分離するための第2の分離
トランジスタ素子対と、 前記分離指示信号の活性化時の所定期間の間前記信号線
対と前記メインビット線対とを接続するための1対の転
送トランジスタ素子を備える、半導体記憶装置。 - 【請求項15】 互いに論理が相補な信号を伝達する1
対のビット線、 前記サブビット線対と交差するように配置される複数の
ワード線、 前記複数のワード線の各々と前記サブビット線対との交
差部に対応して配置され、各々が情報を記憶するための
キャパシタと対応のワード線上の信号電位に応答して前
記キャパシタを関連のサブビット線へ結合するためのア
クセストランジスタを有する複数のメモリセル、および
前記アクセストランジスタと同じレイアウトパターンを
有し、初期化時前記サブビット線対を所定の電位レベル
へ設定するための初期化トランジスタとを備える、半導
体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6020336A JPH07230690A (ja) | 1994-02-17 | 1994-02-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6020336A JPH07230690A (ja) | 1994-02-17 | 1994-02-17 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07230690A true JPH07230690A (ja) | 1995-08-29 |
Family
ID=12024303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6020336A Withdrawn JPH07230690A (ja) | 1994-02-17 | 1994-02-17 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07230690A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008293605A (ja) * | 2007-05-25 | 2008-12-04 | Elpida Memory Inc | 半導体記憶装置 |
JP2010055696A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 半導体記憶装置 |
JP2010061734A (ja) * | 2008-09-03 | 2010-03-18 | Toshiba Corp | 半導体記憶装置 |
JP2011065690A (ja) * | 2009-09-15 | 2011-03-31 | Elpida Memory Inc | 半導体装置及び半導体装置を含む情報処理システム |
US8971140B2 (en) | 2009-09-15 | 2015-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and data processing system comprising semiconductor device |
-
1994
- 1994-02-17 JP JP6020336A patent/JPH07230690A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008293605A (ja) * | 2007-05-25 | 2008-12-04 | Elpida Memory Inc | 半導体記憶装置 |
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JP2010061734A (ja) * | 2008-09-03 | 2010-03-18 | Toshiba Corp | 半導体記憶装置 |
JP2011065690A (ja) * | 2009-09-15 | 2011-03-31 | Elpida Memory Inc | 半導体装置及び半導体装置を含む情報処理システム |
US8971140B2 (en) | 2009-09-15 | 2015-03-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and data processing system comprising semiconductor device |
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Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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