JP2012104165A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明の半導体装置は、電流値変化型メモリセルMCと、ビット線BLと、トランジスタQ1〜Q4からなるセンスアンプSAを備えている。電荷転送ゲートであるトランジスタQ1は転送制御電圧である電位V1に応じてビット線BLとセンスノードNSとの間の接続を制御し、トランジスタQ2はセンスノードNSの信号を増幅する。トランジスタQ3は電位V2をセンスノードに供給し、トランジスタQ4は電位V3をビット線に供給し、ともにプリチャージ制御信号PCに応じて制御される。電位V2を電位V3より高く設定し、電位V1からトランジスタQ1の閾値電圧Vt1を引いた所定電位が電位V3より低く、かつ低電位より高くなるように設定することで、読み出し動作の動作マージンが向上する。
【選択図】図1
Description
第1実施形態は、ビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して本発明を適用したものである。図3は、第1実施形態の半導体装置の全体構成を示すブロック図である。図3に示す半導体装置は、複数のワード線WLと複数のビット線BLの各交点に配置された多数の電流値変化型メモリセルMCを含むメモリセルアレイ10と、このメモリセルアレイ10に付随するロウ系回路11及びカラム系回路12とを備えている。ロウ系回路11には、複数のワード線WLに対応して設けられる多数の回路群が含まれ、カラム系回路12には、図1のセンスアンプSAなど、複数のビット線BLに対応して設けられる多数の回路群が含まれる。なお、上述したように、メモリセルアレイ10には階層化ビット線構成が採用されるので、下位階層の上記ビット線BLと上位階層のグローバルビット線GBLとに階層化されるが、詳細については後述する。
第2実施形態は、第1実施形態と同様、ビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して本発明を適用したものであるが、第1実施形態とはセンスアンプSAの電位制御が変更されている。なお、第1実施形態の半導体装置の全体構成(図3)については、第2実施形態においても同様であるので説明を省略する。図9は、第2実施形態の半導体装置のうち、センスアンプSA及びメモリセルMCを含む範囲の構成例を示す図である。図9の半導体装置において、第1実施形態の図4と異なる点は、トランジスタQ1のゲート端子に、電位V1に代えて転送制御電圧CTが印加されていることである。この転送制御電圧CTは、後述するように、電位制御回路18aによって電位V1とグランド電位のいずれかに制御される。それ以外の構成については、図4と同様であるため、その説明を省略する。
第3実施形態は、第1実施形態と同様、ビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して本発明を適用したものであるが、第1実施形態とは一部の構成が変更されている。なお、第1実施形態の半導体装置の全体構成(図3)については、第3実施形態においても同様であるので説明を省略する。図11は、第3実施形態の半導体装置のうち、センスアンプSA及びメモリセルMCを含む範囲の構成例を示す図である。図11の半導体装置において、第1実施形態の図4と異なる点は、センスアンプSAにNMOS型のトランジスタQ7を追加した点と、グローバルビット線センス回路20をグローバルビット線センス・書き込み回路21で置き換えた点である。
次に、半導体装置を含む情報処理システムに対して本発明を適用する場合を説明する。図12は、上記各実施形態において開示された構成を備える半導体装置100と、この半導体装置100の動作を制御するコントローラ200とを含む情報処理システムの構成例を示している。
半導体装置と、
前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラと、
を含んで構成される情報処理システムであって、
前記半導体装置は、
電流値の大小に応じて情報を記憶するメモリセルと、
前記メモリセルに接続され、前記メモリセルの情報を伝送するビット線と、
ゲート端子に転送制御電圧が印加され、一方のソース・ドレイン端子が前記ビット線に接続され、他方のソース・ドレイン端子がセンスノードに接続される第1のトランジスタと、
ゲート端子が前記センスノードに接続され、ドレイン端子が出力ノードに接続され、ソース端子がグランド電位に接続され、前記ビット線から前記第1のトランジスタを介して前記センスノードに伝送される信号を増幅する第2のトランジスタと、
プリチャージ制御信号に応じて、第2の電位を前記センスノードに供給するセンスノード電位供給回路と、
前記プリチャージ制御信号に応じて、第3の電位を前記ビット線に供給するビット線電位供給回路と、
少なくとも、第1の電位、前記第2の電位、前記第3の電位のそれぞれの電圧値を制御する電位制御回路と、
を備え、
前記電位制御回路は、
前記転送制御電圧を、少なくとも前記第1の電位に制御し、
前記第2の電位が前記第3の電位よりも絶対値が高くなるように制御し、
前記第1の電位から前記第1のトランジスタの閾値電圧を引いた所定電位が、前記第3の電位よりも絶対値が低く、かつ前記グランド電位よりも絶対値が高くなるように制御する、
ことを特徴とする情報処理システム。
前記メモリセルは、電界効果トランジスタ型の選択トランジスタと抵抗素子とからなり、前記抵抗素子の抵抗値に依存する前記電流値の大小に応じて前記情報を記憶する、ことを特徴とする付記1に記載の情報処理システム。
前記メモリセルは、フローティングボディ構造を有するゲーテッドサイリスタからなり、前記ゲーテッドサイリスタのフローティングボディに蓄積された電荷の量により閾値が変化し、当該閾値に変化に依存する前記電流値の大小に応じて前記情報を記憶する、ことを特徴とする付記1に記載の情報処理システム。
前記メモリセルは、フローティングボディ構造を有する電界効果トランジスタからなり、前記電界効果トランジスタのフローティングボディに蓄積された電荷の量により閾値が変化し、当該閾値に変化に依存する前記電流値の大小に応じて前記情報を記憶する、ことを特徴とする付記1に記載の情報処理システム。
前記メモリセルは、ゲート酸化膜中に電荷蓄積領域を有する電界効果トランジスタからなり、前記電界効果トランジスタの前記電荷蓄積領域に蓄積された電荷の量により閾値が変化し、当該閾値に変化に依存する前記電流値の大小に応じて前記情報を記憶する、ことを特徴とする付記1に記載の情報処理システム。
前記メモリセルは、ゲート酸化膜が強誘電体膜からなる電界効果トランジスタからなり、前記電界効果トランジスタの前記強誘電体膜の分極の方向により閾値が変化し、当該閾値に変化に依存する前記電流値の大小に応じて前記情報を記憶する、ことを特徴とする付記1に記載の情報処理システム。
11…ロウ系回路
12…カラム系回路
13…ロウアドレスバッファ
14…カラムアドレスバッファ
15…入出力制御回路
16…データバッファ
17…コマンドデコーダ
18…制御回路
18a…電位制御回路
19…モードレジスタ
20…グローバルビット線センス回路
21…グローバルビット線センス・書き込み回路
30…V1発生回路
31…定電流源
32、33…オペアンプ
BL…ビット線
GBL…グローバルビット線
MC…メモリセル
NS…センスノード
NO…出力ノード
Q1、Q2、Q3、Q4、Q5、Q6、Q7…トランジスタ
SA…センスアンプ
WL…ワード線
Claims (21)
- 電流値の大小に応じて情報を記憶するメモリセルと、
前記メモリセルに電気的に接続し、前記メモリセルの情報を伝送するビット線と、
ゲート端子に転送制御電圧である少なくとも第1の電位を有する第1の信号線に接続し、一方のソース・ドレイン端子が前記ビット線に接続し、他方のソース・ドレイン端子がセンスノードに接続する第1のトランジスタと、
ゲート端子が前記センスノードに接続し、ドレイン端子が出力ノードに接続し、ソース端子が低電位を有する信号線に接続し、前記ビット線から前記第1のトランジスタを介して前記センスノードに伝送される信号を増幅する第2のトランジスタと、
プリチャージ制御信号に応じて、第2の電位を前記センスノードに供給するセンスノード電位供給回路と、
前記プリチャージ制御信号に応じて、第3の電位を前記ビット線に供給するビット線電位供給回路と、
少なくとも、前記第1乃至第3の電位を、それぞれ制御する電位制御回路と、
を備え、
前記電位制御回路は、
前記第1の電位を、前記第2と第3の電位の間に制御し、
前記第2の電位が前記第3の電位よりも絶対値が高くなるように制御し、
前記第1の電位から前記第1のトランジスタの閾値電圧を引いた所定電位が、前記第3の電位よりも絶対値が低く、かつ前記低電位よりも絶対値が高くなるように制御し、
前記ビット線は、前記メモリセルが有する少なくとも第1の前記情報及び第2の前記情報に応じて、ともに前記第3の電位から前記低電位の方向に遷移する、
ことを特徴とする半導体装置。 - 前記所定電位は、前記第1のトランジスタの閾値電圧のばらつきに対応する電位分布を有し、前記電位分布の範囲内の上限値が前記第3の電位よりも絶対値で低く、前記電位分布の範囲内の下限値が前記低電位よりも絶対値で高い、ことを特徴とする請求項1に記載の半導体装置。
- 前記電位制御回路は、前記上限値が前記第3の電位よりも絶対値で低く、前記下限値が前記低電位よりも絶対値で高くなるように、少なくとも前記第1の電位及び前記第3の電位のいずれか一方を制御する、ことを特徴とする請求項2に記載の半導体装置。
- 更に、前記第1の信号線と、前記メモリセルを前記ビット線に電気的に接続するワード線と、を制御する制御回路を備え、
前記制御回路は、少なくとも前記ワード線の活性時に、前記転送制御電圧として前記第1の電位を前記第1のトランジスタに供給するように前記第1の信号線の論理を制御する、ことを特徴とする請求項1に記載の半導体装置。 - 前記制御回路は、少なくとも、前記ワード線の活性から、前記メモリセルの情報に対応して前記センスノードが前記第2の電位から第4の電位に下がるまでの期間、前記第1の電位を前記第1のトランジスタに供給する、ことを特徴とする請求項4に記載の半導体装置。
- 前記制御回路は、更に、前記第2のトランジスタの活性を制御するトランジスタを制御し、
前記制御回路は、前記第4の電位に到達した後の前記第2のトランジスタがセンシングする時、前記第1のトランジスタを電気的に非導通とするように、前記第1の信号線の論理を制御することにより前記第1の信号線を前記第1の電位から低電位に遷移させる、ことを特徴とする請求項5に記載の半導体装置。 - 前記センスノード電位供給回路は、ゲート端子に前記プリチャージ制御信号が印加され、ソース端子が前記センスノードに接続し、ドレイン端子が前記第2の電位に接続する第3のトランジスタであり、
前記ビット線電位供給回路は、ゲート端子に前記プリチャージ制御信号が印加され、ソース端子が前記ビット線に接続し、ドレイン端子が前記第3の電位に接続する第4のトランジスタである、
ことを特徴とする請求項1に記載の半導体装置。 - 前記ビット線の上位階層に対応するグローバルビット線と、
ゲート端子に印加される読み出し制御信号に応じて、前記出力ノードと前記グローバルビット線との間の電気的な接続を制御する第5のトランジスタと、
を更に備える、ことを特徴とする請求項1に記載の半導体装置。 - 前記グローバルビット線に接続し、前記グローバルビット線の信号をセンシングするグローバルセンスアンプを更に備える、ことを特徴とする請求項8に記載の半導体装置。
- ゲート端子に前記プリチャージ制御信号が印加され、ソース端子が前記グローバルビット線に接続し、ドレイン端子が第4の電位に接続する第6のトランジスタを更に備える、ことを特徴とする請求項9に記載の半導体装置。
- ゲート端子に印加される書き込み制御信号に応じて、前記ビット線と前記グローバルビット線との間の電気的接続を制御する第7のトランジスタと、
前記グローバルビット線に接続し、前記グローバルビット線から前記第7のトランジスタ及び前記ビット線を経由して前記メモリセルに情報を書き込む書き込み回路と、
を更に備える、ことを特徴とする請求項10に記載の半導体装置。 - 前記第1乃至第7のトランジスタの各々は、N型の電界効果トランジスタである、ことを特徴とする請求項11に記載の半導体装置。
- 前記電位制御回路は、前記第1のトランジスタの閾値電圧の変動及び温度依存性をモニタし、前記閾値電圧のプロセス変動及び温度依存性が補償された前記第1の電位を発生する第1の電位発生回路を含む、ことを特徴とする請求項1に記載の半導体装置。
- 電流値の大小に応じて情報を記憶するメモリセルと、
前記メモリセルに電気的に接続し、前記メモリセルの情報を伝送するビット線と、
ゲート端子に第1の電位が印加され、一方のソース・ドレイン端子が前記ビット線に接続し、他方のソース・ドレイン端子がセンスノードに接続する第1のトランジスタと、
ゲート端子が前記センスノードに接続し、ドレイン端子が出力ノードに接続し、ソース端子が低電位に接続し、前記ビット線から前記第1のトランジスタを介して前記センスノードに伝送される信号を増幅する第2のトランジスタと、
プリチャージ制御信号に応じて、第2の電位を前記センスノードに供給するセンスノード電位供給回路と、
前記プリチャージ制御信号に応じて、第3の電位を前記ビット線に供給するビット線電位供給回路と、
少なくとも、前記第1乃至第3の電位をそれぞれ制御する電位制御回路と、
を備え、
前記電位制御回路は、
前記第1の電位を、前記第2と第3の電位の間に制御し、
前記第2の電位が前記第3の電位よりも絶対値が高くなるように制御し、
前記第1の電位から前記第1のトランジスタの閾値電圧を引いた所定電位が、前記第3の電位よりも絶対値が低く、かつ前記低電位よりも絶対値が高くなるように制御する、
ことを特徴とする半導体装置。 - 前記所定電位は、前記第1のトランジスタの閾値電圧のばらつきに対応する電位分布を有し、前記電位分布の範囲内の上限値が前記第3の電位よりも絶対値で低く、前記電位分布の範囲内の下限値が前記低電位よりも絶対値で高い、ことを特徴とする請求項14に記載の半導体装置。
- 前記電位制御回路は、前記上限値が前記第3の電位よりも絶対値で低く、前記下限値が前記低電位よりも絶対値で高くなるように、少なくとも前記第1の電位及び前記第3の電位のいずれか一方を制御する、ことを特徴とする請求項15に記載の半導体装置。
- 前記センスノード電位供給回路は、ゲート端子に前記プリチャージ制御信号が印加され、ソース端子が前記センスノードに接続し、ドレイン端子が前記第2の電位に接続する第3のトランジスタであり、
前記ビット線電位供給回路は、ゲート端子に前記プリチャージ制御信号が印加され、ソース端子が前記ビット線に接続し、ドレイン端子が前記第3の電位に接続される第4のトランジスタである、
ことを特徴とする請求項14に記載の半導体装置。 - 前記ビット線の上位階層に対応するグローバルビット線と、
ゲート端子に印加される読み出し制御信号に応じて、前記出力ノードと前記グローバルビット線との間の電気的な接続を制御する第5のトランジスタと、
前記グローバルビット線に接続し、前記グローバルビット線の信号をセンシングするグローバルセンスアンプと、
を更に備える、ことを特徴とする請求項14に記載の半導体装置。 - ゲート端子に前記プリチャージ制御信号が印加され、ソース端子が前記グローバルビット線に接続し、ドレイン端子が第4の電位に接続する第6のトランジスタを更に備える、ことを特徴とする請求項18に記載の半導体装置。
- ゲート端子に印加される書き込み制御信号に応じて、前記ビット線と前記グローバルビット線との間の電気的接続を制御する第7のトランジスタと、
前記グローバルビット線に接続し、前記グローバルビット線から前記第7のトランジスタ及び前記ビット線を経由して前記メモリセルに情報を書き込む書き込み回路と、
を更に備える、ことを特徴とする請求項19に記載の半導体装置。 - 前記電位制御回路は、前記第1のトランジスタの閾値電圧の変動及び温度依存性をモニタし、前記閾値電圧のプロセス変動及び温度依存性が補償された前記第1の電位を発生する第1の電位発生回路を含む、ことを特徴とする請求項14に記載の半導体装置。
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