JP2008065971A - 半導体メモリおよびメモリシステム - Google Patents
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Abstract
【解決手段】 各メモリブロックは、複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とを有する。プリチャージスイッチは、ビット線をプリチャージ線に接続する。スイッチ制御回路は、プリチャージスイッチの動作を制御するとともに、メモリセルのアクセス動作が実行されないスタンバイ期間に、接続スイッチをオフする遮断機能を設定する。スタンバイ期間に、ビット線とプリチャージスイッチの接続、およびビット線とセンスアンプの接続が遮断されるため、ワード線とビット線のショート不良が存在する場合に、ワード線からプリチャージ電圧線等にリーク電流が流れることを防止できる。
【選択図】 図1
Description
(付記1)
複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とをそれぞれ有する一対のメモリブロックと、
前記ビット線をプリチャージ線に接続するためのプリチャージスイッチと、
前記メモリブロックに共有されるセンスアンプと、
前記センスアンプを前記メモリブロックのビット線にそれぞれ接続する接続スイッチと、
前記プリチャージスイッチの動作を制御するとともに、前記メモリセルのアクセス動作が実行されない期間に、前記接続スイッチをオフする遮断機能を設定するスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
(付記2)
付記1記載の半導体メモリにおいて、
前記スイッチ制御回路は、
前記遮断機能を設定中、前記プリチャージスイッチをオフし、
前記遮断機能を解除するアクセス動作中に、アクセスされるメモリブロックに対応する接続スイッチをオンし、
アクセス動作が開始されるときに、アクセスされるメモリブロックに対応するプリチャージスイッチを一時的にオンすることを特徴とする半導体メモリ。
(付記3)
付記2記載の半導体メモリにおいて、
前記スイッチ制御回路は、アクセス動作が完了するときに、アクセスされたメモリブロックに対応するプリチャージスイッチを一時的にオンすることを特徴とする半導体メモリ。
(付記4)
付記1記載の半導体メモリにおいて、
前記ワード線と前記ビット線間のリーク不良を有する不良メモリブロックの情報を記憶するリーク記憶部を備え、
前記遮断機能は、リーク記憶部に保持されている情報に基づいて、前記不良メモリブロックに対応する接続スイッチに対して設定され、リーク不良がない良メモリブロックに対応する接続スイッチに対して解除されることを特徴とする半導体メモリ。
(付記5)
付記4記載の半導体メモリにおいて、
外部アクセス要求および内部アクセス要求を受け付け可能な外部スタンバイ期間と、外部アクセス要求の受け付けを禁止し、内部アクセス要求のみを受け付け可能な内部スタンバイ期間とを備え、
前記遮断機能は、前記内部スタンバイ期間においてアクセス動作が実行されない期間に設定され、前記外部スタンバイ期間に解除されることを特徴とする半導体メモリ。
(付記6)
付記1記載の半導体メモリにおいて、
外部アクセス要求および内部アクセス要求を受け付け可能な外部スタンバイ期間と、外部アクセス要求の受け付けを禁止し、内部アクセス要求のみを受け付け可能な内部スタンバイ期間とを備え、
前記遮断機能は、前記内部スタンバイ期間においてアクセス動作が実行されない期間に設定され、前記外部スタンバイ期間に解除されることを特徴とする半導体メモリ。
(付記7)
付記6記載の半導体メモリにおいて、
前記遮断機能は、前記外部スタンバイ期間から前記内部スタンバイ期間に切り替わった後、前記内部アクセス要求が少なくとも1回生成された後に設定されることを特徴とする半導体メモリ。
(付記8)
付記7記載の半導体メモリにおいて、
前記遮断機能が設定されるまでの前記内部アクセス要求の回数を設定する設定回路を備えていることを特徴とする半導体メモリ。
(付記9)
付記6記載の半導体メモリにおいて、
前記遮断機能は、
前記外部スタンバイ期間から前記内部スタンバイ期間に切り替わった後、前記内部アクセス要求に応答する最初のアクセス動作が実行された後に設定され、
前記内部スタンバイ期間から前記外部スタンバイ期間に切り替わった後、最初の外部または内部アクセス要求に応答して解除されることを特徴とする半導体メモリ。
(付記10)
付記1記載の半導体メモリにおいて、
外部アクセス要求および内部アクセス要求を受け付け可能な外部スタンバイ期間と、外部アクセス要求の受け付けを禁止し、内部アクセス要求のみを受け付け可能な内部スタンバイ期間とを備え、
前記遮断機能は、前記内部スタンバイ期間中に、前記内部アクセス要求に応答してアクセス動作を実行するメモリブロックにおいて、前記内部アクセス要求に応答して解除され、次の内部アクセス要求に応答して設定されることを特徴とする半導体メモリ。
(付記11)
付記1記載の半導体メモリにおいて、
負電圧を生成する負電圧生成回路を備え、
前記接続スイッチは、nMOSトランジスタで構成され、
前記スイッチ制御回路は、前記接続スイッチをオフするときに、前記nMOSトランジスタのゲートに前記負電圧生成回路により生成された負電圧を供給することを特徴とする半導体メモリ。
(付記12)
付記1記載の半導体メモリにおいて、
前記リーク記憶部は、
前記不良メモリブロックの位置を記憶するヒューズ回路と、
仮の不良メモリブロックの位置を書き換え可能に記憶するレジスタ回路とを備え、
前記レジスタ回路の記憶値を、不良メモリブロックの情報として、前記ヒューズ回路の記憶値より優先して出力することを特徴とする半導体メモリ。
(付記13)
付記1記載の半導体メモリにおいて、
タイミング信号を周期的に生成する信号生成回路を備え、
前記スイッチ制御回路は、前記遮断機能を設定中、前記プリチャージスイッチを前記タイミング信号に同期してオンすることを特徴とする半導体メモリ。
(付記14)
付記13記載の半導体メモリにおいて、
外部アクセス要求の受け付けを許可する外部動作モードと、前記外部アクセス要求の受け付けを禁止する内部動作モードとを備え、
前記信号生成回路は、前記タイミング信号を前記内部動作モード中のみ生成することを特徴とする半導体メモリ。
(付記15)
付記14記載の半導体メモリにおいて、
前記内部動作モードは、
周期的に生成される内部アクセス要求に応答して前記メモリセルをリフレッシュするセルフリフレッシュモードと、
前記外部アクセス要求を受ける入力回路を非活性化するパワーダウンモードとを含むことを特徴とする半導体メモリ。
(付記16)
付記15記載の半導体メモリにおいて、
前記セルフリフレッシュモード中に前記タイミング信号に応答して、前記内部アクセス要求を生成するとともに前記プリチャージスイッチをオンするためのプリチャージ要求を生成し、前記パワーダウンモード中に前記タイミング信号に応答して、前記プリチャージ要求を生成するとともに前記内部アクセス要求の生成を禁止する要求制御回路を備えていることを特徴とする半導体メモリ。
(付記17)
付記16記載の半導体メモリにおいて、
前記要求制御回路は、前記パワーダウンモードからイクジットされた後、前記内部アクセス要求の生成を所定時間禁止するマスク回路を備えていることを特徴とする半導体メモリ。
(付記18)
付記16記載の半導体メモリにおいて、
リフレッシュするメモリセルを示すリフレッシュアドレス信号を生成するリフレッシュアドレスカウンタと、
リフレッシュ選択信号の活性化中に前記リフレッシュアドレス信号を選択し、前記リフレッシュ選択信号の非活性化中に外部アドレス信号を選択し、選択したアドレス信号を前記メモリブロックに出力するアドレス選択回路とを備え、
前記要求制御回路は、
前記タイミング信号を順次に遅延するために縦続接続された第1および第2遅延回路を備え、前記リフレッシュ選択信号を前記タイミング信号に応答して生成し、前記プリチャージ要求を前記第1遅延回路の出力信号に応答して生成し、前記内部アクセス要求を前記第2遅延回路の出力信号に応答して生成することを特徴とする半導体メモリ。
(付記19)
付記13記載の半導体メモリにおいて、
前記ワード線と前記ビット線間のリーク不良を有する不良メモリブロックの情報を記憶するリーク記憶部を備え、
前記遮断機能は、リーク記憶部に保持されている情報に基づいて、前記不良メモリブロックに対応する接続スイッチに対して設定され、リーク不良がない良メモリブロックに対応する接続スイッチに対して解除され、
前記スイッチ制御回路は、前記不良メモリブロックでは、前記プリチャージスイッチをアクセス動作時の一部の期間を除いてオフし、前記良メモリブロックでは、前記プリチャージスイッチをアクセス動作時を除いてオンし続けることを特徴とする半導体メモリ。
(付記20)
付記13記載の半導体メモリにおいて、
内部状態がプログラム可能なプログラム回路を備え、
前記プリチャージスイッチを前記タイミング信号に同期してオンする機能は、前記プログラム回路がプログラムされているときに停止することを特徴とする半導体メモリ。
(付記21)
付記13記載の半導体メモリにおいて、
外部データに応じて設定されるレジスタ回路を備え、
前記プリチャージスイッチを前記タイミング信号に同期してオンする機能は、前記レジスタ回路が所定値に設定されているときに停止することを特徴とする半導体メモリ。
(付記22)
付記1記載の半導体メモリにおいて、
前記センスアンプのデータ入出力ノードをプリチャージ線に接続するために前記接続スイッチの間に配置された補助プリチャージスイッチを備え、
前記スイッチ制御回路は、前記遮断機能の設定中に、前記補助プリチャージスイッチをオンすることを特徴とする半導体メモリ。
(付記23)
付記1記載の半導体メモリにおいて、
前記アクセス動作は、半導体メモリの外部から供給される外部アクセス要求に応答する外部アクセス動作と、半導体メモリの内部で発生する内部アクセス要求に応答する内部アクセス動作とを含むことを特徴とする半導体メモリ。
(付記24)
付記1記載の半導体メモリにおいて、
前記プリチャージスイッチと前記プリチャージ線との間に、電流を抑制する電流抑制素子を備えていることを特徴とする半導体メモリ。
(付記25)
付記1記載の半導体メモリにおいて、
スタンバイ電流を測定するためのテスト要求に応答して、全ての前記メモリブロックの接続スイッチをオンし、この後、前記メモリブロック毎に接続スイッチをオフするために、前記スイッチ制御回路の動作を制御するテスト回路を備えていることを特徴とする半導体メモリ。
(付記26)
付記1記載の半導体メモリにおいて、
スタンバイ電流を測定するためのテスト要求に応答して、全ての前記メモリブロックの接続スイッチをオフし、この後、前記メモリブロック毎に接続スイッチをオンするために、前記スイッチ制御回路の動作を制御するテスト回路を備えていることを特徴とする半導体メモリ。
(付記27)
付記1記載の半導体メモリにおいて、
前記プリチャージスイッチの動作タイミングおよびワード線の活性化タイミングを制御する動作制御回路と、
アクセス要求に応答して前記プリチャージスイッチがオフされてから前記ワード線を活性化するまでの時間を、通常動作モード中よりテストモード中に長く設定するために、前記動作制御回路の動作を制御するテスト回路とを備えていることを特徴とする半導体メモリ。
(付記28)
付記27記載の半導体メモリにおいて、
前記テスト回路は、テスト要求に応答して、前記各メモリブロックの動作テストを実行するために前記動作制御回路の動作を制御し、テスト結果を半導体メモリの外部に出力することを特徴とする半導体メモリ。
(付記29)
付記1記載の半導体メモリにおいて、
前記プリチャージスイッチの動作タイミングおよびワード線の活性化タイミングを制御する動作制御回路と、
アクセス要求に応答して前記プリチャージスイッチがオフされてから前記ワード線および前記センスアンプを順次に活性化し、前記ワード線を活性化してから前記センスアンプを活性化するまでの時間を、通常動作モード中よりテストモード中に長く設定するために、前記動作制御回路の動作を制御するテスト回路とを備えていることを特徴とする半導体メモリ。
(付記30)
付記29記載の半導体メモリにおいて、
前記テスト回路は、テスト要求に応答して、前記各メモリブロックの動作テストを実行するために前記動作制御回路の動作を制御し、テスト結果を半導体メモリの外部に出力することを特徴とする半導体メモリ。
(付記31)
複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とを有するメモリブロックと、
前記ビット線をプリチャージ線に接続するためのプリチャージスイッチと、
前記メモリブロックに共有されるセンスアンプと、
発振信号を周期的に出力するタイマと、
アクセス動作の開始と前記発振信号とに応答して、前記プリチャージスイッチを一時的にオンするスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
(付記32)
付記31記載の半導体メモリにおいて、
外部アクセス要求の受け付けを許可する外部動作モードと、前記外部アクセス要求の受け付けを禁止する内部動作モードとを備え、
前記内部動作モードは、
周期的に生成される内部アクセス要求に応答して前記メモリセルをリフレッシュするセルフリフレッシュモードと、
前記外部アクセス要求を受ける入力回路を非活性化するパワーダウンモードとを含み、
前記タイマは、前記セルフリフレッシュモード中および前記パワーダウンモード中に動作することを特徴とする半導体メモリ。
(付記33)
半導体メモリと、前記半導体メモリのアクセスを制御するアクセス制御部を有するコントローラとを備えたメモリシステムであって、
前記半導体メモリは、
複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とをそれぞれ有する一対のメモリブロックと、
前記ビット線をプリチャージ線に接続するためのプリチャージスイッチと、
前記メモリブロックに共有されるセンスアンプと、
前記センスアンプを前記メモリブロックのビット線にそれぞれ接続する接続スイッチと、
前記ワード線および前記ビット線間のリーク不良を有する不良メモリブロックの情報を記憶するリーク記憶部と、
前記プリチャージスイッチの動作を制御するとともに、前記メモリセルのアクセス動作が実行されない期間に、少なくとも前記不良メモリブロックに対応する接続スイッチをオフする遮断機能を設定するスイッチ制御回路とを備えていることを特徴とするメモリシステム。
(付記34)
付記33記載のメモリシステムにおいて、
前記半導体メモリは、
前記プリチャージスイッチの動作タイミングおよびワード線の活性化タイミングを制御する動作制御回路と、
アクセス要求に応答して前記プリチャージスイッチがオフされてから前記ワード線を活性化するまでの時間を、通常動作モード中よりテストモード中に長く設定するために、前記動作制御回路の動作を制御し、テスト要求に応答して、前記各メモリブロックの動作テストを実行し、テスト結果を半導体メモリの外部に出力するテスト回路とを備え、
前記コントローラの前記アクセス制御部は、前記アクセス要求および前記テスト要求を出力し、前記テスト結果を受けることを特徴とするメモリシステム。
(付記35)
付記33記載のメモリシステムにおいて、
前記半導体メモリは、
前記プリチャージスイッチの動作タイミングおよびワード線の活性化タイミングを制御する動作制御回路と、
アクセス要求に応答して前記プリチャージスイッチがオフされてから前記ワード線および前記センスアンプを順次に活性化し、前記ワード線を活性化してから前記センスアンプを活性化するまでの時間を、通常動作モード中よりテストモード中に長く設定するために、前記動作制御回路の動作を制御し、テスト要求に応答して、通常動作モードからテストモードに移行されたときに動作し、前記各メモリブロックの動作テストを実行し、テスト結果を半導体メモリの外部に出力するテスト回路とを備え、
前記コントローラの前記アクセス制御部は、前記アクセス要求および前記テスト要求を出力し、前記テスト結果を受けることを特徴とするメモリシステム。
Claims (20)
- 複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とをそれぞれ有する一対のメモリブロックと、
前記ビット線をプリチャージ線に接続するためのプリチャージスイッチと、
前記メモリブロックに共有されるセンスアンプと、
前記センスアンプを前記メモリブロックのビット線にそれぞれ接続する接続スイッチと、
前記プリチャージスイッチの動作を制御するとともに、前記メモリセルのアクセス動作が実行されない期間に、前記接続スイッチをオフする遮断機能を設定するスイッチ制御回路とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記スイッチ制御回路は、
前記遮断機能を設定中、前記プリチャージスイッチをオフし、
前記遮断機能を解除するアクセス動作中に、アクセスされるメモリブロックに対応する接続スイッチをオンし、
アクセス動作が開始されるときに、アクセスされるメモリブロックに対応するプリチャージスイッチを一時的にオンすることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記ワード線と前記ビット線間のリーク不良を有する不良メモリブロックの情報を記憶するリーク記憶部を備え、
前記遮断機能は、リーク記憶部に保持されている情報に基づいて、前記不良メモリブロックに対応する接続スイッチに対して設定され、リーク不良がない良メモリブロックに対応する接続スイッチに対して解除されることを特徴とする半導体メモリ。 - 請求項3記載の半導体メモリにおいて、
外部アクセス要求および内部アクセス要求を受け付け可能な外部スタンバイ期間と、外部アクセス要求の受け付けを禁止し、内部アクセス要求のみを受け付け可能な内部スタンバイ期間とを備え、
前記遮断機能は、前記内部スタンバイ期間においてアクセス動作が実行されない期間に設定され、前記外部スタンバイ期間に解除されることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
外部アクセス要求および内部アクセス要求を受け付け可能な外部スタンバイ期間と、外部アクセス要求の受け付けを禁止し、内部アクセス要求のみを受け付け可能な内部スタンバイ期間とを備え、
前記遮断機能は、前記内部スタンバイ期間においてアクセス動作が実行されない期間に設定され、前記外部スタンバイ期間に解除されることを特徴とする半導体メモリ。 - 請求項5記載の半導体メモリにおいて、
前記遮断機能は、前記外部スタンバイ期間から前記内部スタンバイ期間に切り替わった後、前記内部アクセス要求が少なくとも1回生成された後に設定されることを特徴とする半導体メモリ。 - 請求項5記載の半導体メモリにおいて、
前記遮断機能は、
前記外部スタンバイ期間から前記内部スタンバイ期間に切り替わった後、前記内部アクセス要求に応答する最初のアクセス動作が実行された後に設定され、
前記内部スタンバイ期間から前記外部スタンバイ期間に切り替わった後、最初の外部または内部アクセス要求に応答して解除されることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
外部アクセス要求および内部アクセス要求を受け付け可能な外部スタンバイ期間と、外部アクセス要求の受け付けを禁止し、内部アクセス要求のみを受け付け可能な内部スタンバイ期間とを備え、
前記遮断機能は、前記内部スタンバイ期間中に、前記内部アクセス要求に応答してアクセス動作を実行するメモリブロックにおいて、前記内部アクセス要求に応答して解除され、次の内部アクセス要求に応答して設定されることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
負電圧を生成する負電圧生成回路を備え、
前記接続スイッチは、nMOSトランジスタで構成され、
前記スイッチ制御回路は、前記接続スイッチをオフするときに、前記nMOSトランジスタのゲートに前記負電圧生成回路により生成された負電圧を供給することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記リーク記憶部は、
前記不良メモリブロックの位置を記憶するヒューズ回路と、
仮の不良メモリブロックの位置を書き換え可能に記憶するレジスタ回路とを備え、
前記レジスタ回路の記憶値を、不良メモリブロックの情報として、前記ヒューズ回路の記憶値より優先して出力することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
タイミング信号を周期的に生成する信号生成回路を備え、
前記スイッチ制御回路は、前記遮断機能を設定中、前記プリチャージスイッチを前記タイミング信号に同期してオンすることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記センスアンプのデータ入出力ノードをプリチャージ線に接続するために前記接続スイッチの間に配置された補助プリチャージスイッチを備え、
前記スイッチ制御回路は、前記遮断機能の設定中に、前記補助プリチャージスイッチをオンすることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
スタンバイ電流を測定するためのテスト要求に応答して、全ての前記メモリブロックの接続スイッチをオンし、この後、前記メモリブロック毎に接続スイッチをオフするために、前記スイッチ制御回路の動作を制御するテスト回路を備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
スタンバイ電流を測定するためのテスト要求に応答して、全ての前記メモリブロックの接続スイッチをオフし、この後、前記メモリブロック毎に接続スイッチをオンするために、前記スイッチ制御回路の動作を制御するテスト回路を備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記プリチャージスイッチの動作タイミングおよびワード線の活性化タイミングを制御する動作制御回路と、
アクセス要求に応答して前記プリチャージスイッチがオフされてから前記ワード線を活性化するまでの時間を、通常動作モード中よりテストモード中に長く設定するために、前記動作制御回路の動作を制御するテスト回路とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記プリチャージスイッチの動作タイミングおよびワード線の活性化タイミングを制御する動作制御回路と、
アクセス要求に応答して前記プリチャージスイッチがオフされてから前記ワード線および前記センスアンプを順次に活性化し、前記ワード線を活性化してから前記センスアンプを活性化するまでの時間を、通常動作モード中よりテストモード中に長く設定するために、前記動作制御回路の動作を制御するテスト回路とを備えていることを特徴とする半導体メモリ。 - 複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とを有するメモリブロックと、
前記ビット線をプリチャージ線に接続するためのプリチャージスイッチと、
前記メモリブロックに共有されるセンスアンプと、
発振信号を周期的に出力するタイマと、
アクセス動作の開始と前記発振信号とに応答して、前記プリチャージスイッチを一時的にオンするスイッチ制御回路とを備えていることを特徴とする半導体メモリ。 - 半導体メモリと、前記半導体メモリのアクセスを制御するアクセス制御部を有するコントローラとを備えたメモリシステムであって、
前記半導体メモリは、
複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とをそれぞれ有する一対のメモリブロックと、
前記ビット線をプリチャージ線に接続するためのプリチャージスイッチと、
前記メモリブロックに共有されるセンスアンプと、
前記センスアンプを前記メモリブロックのビット線にそれぞれ接続する接続スイッチと、
前記ワード線および前記ビット線間のリーク不良を有する不良メモリブロックの情報を記憶するリーク記憶部と、
前記プリチャージスイッチの動作を制御するとともに、前記メモリセルのアクセス動作が実行されない期間に、少なくとも前記不良メモリブロックに対応する接続スイッチをオフする遮断機能を設定するスイッチ制御回路とを備えていることを特徴とするメモリシステム。 - 請求項18記載のメモリシステムにおいて、
前記半導体メモリは、
前記プリチャージスイッチの動作タイミングおよびワード線の活性化タイミングを制御する動作制御回路と、
アクセス要求に応答して前記プリチャージスイッチがオフされてから前記ワード線を活性化するまでの時間を、通常動作モード中よりテストモード中に長く設定するために、前記動作制御回路の動作を制御し、テスト要求に応答して、前記各メモリブロックの動作テストを実行し、テスト結果を半導体メモリの外部に出力するテスト回路とを備え、
前記コントローラの前記アクセス制御部は、前記アクセス要求および前記テスト要求を出力し、前記テスト結果を受けることを特徴とするメモリシステム。 - 請求項18記載のメモリシステムにおいて、
前記半導体メモリは、
前記プリチャージスイッチの動作タイミングおよびワード線の活性化タイミングを制御する動作制御回路と、
アクセス要求に応答して前記プリチャージスイッチがオフされてから前記ワード線および前記センスアンプを順次に活性化し、前記ワード線を活性化してから前記センスアンプを活性化するまでの時間を、通常動作モード中よりテストモード中に長く設定するために、前記動作制御回路の動作を制御し、テスト要求に応答して、通常動作モードからテストモードに移行されたときに動作し、前記各メモリブロックの動作テストを実行し、テスト結果を半導体メモリの外部に出力するテスト回路とを備え、
前記コントローラの前記アクセス制御部は、前記アクセス要求および前記テスト要求を出力し、前記テスト結果を受けることを特徴とするメモリシステム。
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US11/878,354 US7660184B2 (en) | 2006-08-10 | 2007-07-24 | Semiconductor memory for disconnecting a bit line from a sense amplifier in a standby period and memory system including the semiconductor memory |
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US12/641,469 US8174917B2 (en) | 2006-08-10 | 2009-12-18 | Semiconductor memory for disconnecting a bit line from sense amplifier in a standby period and memory system including the semiconductor memory |
US13/443,644 US8630138B2 (en) | 2006-08-10 | 2012-04-10 | Memory system including semicondutor memory for decoupling bad memory block from sense amplifier in standby period |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008059653A (ja) * | 2006-08-30 | 2008-03-13 | Fujitsu Ltd | 半導体メモリおよびシステム |
JP2011065688A (ja) * | 2009-09-15 | 2011-03-31 | Elpida Memory Inc | 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4015934B2 (ja) * | 2002-04-18 | 2007-11-28 | 株式会社東芝 | 動画像符号化方法及び装置 |
JP4129381B2 (ja) | 2002-09-25 | 2008-08-06 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
US7599242B2 (en) * | 2005-09-28 | 2009-10-06 | Hynix Semiconductor Inc. | Test circuit for multi-port memory device |
US7746701B2 (en) * | 2008-01-10 | 2010-06-29 | Micron Technology, Inc. | Semiconductor memory device having bit line pre-charge unit separated from data register |
US7813209B2 (en) * | 2008-10-01 | 2010-10-12 | Nanya Technology Corp. | Method for reducing power consumption in a volatile memory and related device |
CN101751985B (zh) * | 2008-12-17 | 2012-10-03 | 华邦电子股份有限公司 | 存储器装置的更新方法 |
KR101607489B1 (ko) * | 2009-01-19 | 2016-03-30 | 삼성전자주식회사 | 리프레쉬 제어회로, 이를 포함하는 반도체 메모리 장치 및 메모리 시스템 |
JP5319387B2 (ja) * | 2009-05-13 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | 半導体チップの救済設計方法 |
JP4908560B2 (ja) * | 2009-08-31 | 2012-04-04 | 株式会社東芝 | 強誘電体メモリ及びメモリシステム |
US8238183B2 (en) | 2009-09-15 | 2012-08-07 | Elpida Memory, Inc. | Semiconductor device and data processing system comprising semiconductor device |
JP5603043B2 (ja) * | 2009-09-15 | 2014-10-08 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及び半導体装置を含む情報処理システム |
CN102376348B (zh) * | 2010-08-20 | 2013-11-27 | 中国科学院微电子研究所 | 一种低功耗的动态随机存储器 |
US9490031B2 (en) | 2014-02-26 | 2016-11-08 | Freescale Semiconductor, Inc. | High-speed address fault detection using split address ROM |
US9263152B1 (en) * | 2014-07-23 | 2016-02-16 | Freescale Semiconductor, Inc. | Address fault detection circuit |
JP2017157258A (ja) * | 2016-03-01 | 2017-09-07 | 力晶科技股▲ふん▼有限公司 | セルフリフレッシュ制御装置及び揮発性半導体記憶装置 |
US9892778B1 (en) * | 2016-12-15 | 2018-02-13 | SK Hynix Inc. | Memory device, memory system including the same, operation method of the memory system |
WO2019003045A1 (ja) * | 2017-06-27 | 2019-01-03 | 株式会社半導体エネルギー研究所 | 記憶装置 |
US10332582B2 (en) | 2017-08-02 | 2019-06-25 | Qualcomm Incorporated | Partial refresh technique to save memory refresh power |
JP7258764B2 (ja) | 2017-10-13 | 2023-04-17 | 株式会社半導体エネルギー研究所 | 記憶装置 |
CN109979502B (zh) * | 2017-12-27 | 2021-03-16 | 华邦电子股份有限公司 | 动态随机存取存储器 |
US10566036B2 (en) * | 2018-06-15 | 2020-02-18 | Micron Technology, Inc. | Apparatuses and method for reducing sense amplifier leakage current during active power-down |
US10593392B1 (en) * | 2018-12-19 | 2020-03-17 | Micron Technology, Inc. | Apparatuses and methods for multi-bank refresh timing |
US11074960B2 (en) * | 2019-06-17 | 2021-07-27 | Micron Technology, Inc. | Interrupt-driven content protection of a memory device |
CN112542185B (zh) * | 2019-09-20 | 2024-05-14 | 长鑫存储技术有限公司 | 灵敏放大器及其控制方法、存储器读写电路以及存储器 |
US11264115B2 (en) * | 2020-06-26 | 2022-03-01 | Advanced Micro Devices, Inc. | Integrated circuit memory with built-in self-test (BIST) |
US11501815B2 (en) | 2021-02-09 | 2022-11-15 | Micron Technology, Inc. | Sensing scheme for a memory with shared sense components |
TWI751093B (zh) * | 2021-07-30 | 2021-12-21 | 十銓科技股份有限公司 | 記憶體分級方法 |
CN114512162A (zh) * | 2022-01-27 | 2022-05-17 | 东芯半导体股份有限公司 | 一种预充电方法及使用该方法的存储器装置 |
US20230352073A1 (en) * | 2022-04-29 | 2023-11-02 | Micron Technology, Inc. | Apparatuses, systems, and methods for configurable memory |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0668673A (ja) * | 1992-08-24 | 1994-03-11 | Mitsubishi Denki Eng Kk | 半導体記憶装置 |
JPH08180699A (ja) * | 1994-12-28 | 1996-07-12 | Mitsubishi Electric Corp | 半導体記憶装置およびその動作方法 |
JPH11328966A (ja) * | 1998-05-21 | 1999-11-30 | Hitachi Ltd | 半導体記憶装置及びデータ処理装置 |
JP2002015598A (ja) * | 2000-06-29 | 2002-01-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2004234729A (ja) * | 2003-01-29 | 2004-08-19 | Renesas Technology Corp | 半導体記憶装置 |
JP2006228261A (ja) * | 2005-02-15 | 2006-08-31 | Micron Technology Inc | デジット線絶縁ゲートの負電圧駆動 |
JP2008146727A (ja) * | 2006-12-07 | 2008-06-26 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2854305B2 (ja) * | 1988-10-07 | 1999-02-03 | 株式会社日立製作所 | 半導体記憶装置と半導体記憶装置の動作方法 |
JPH0447588A (ja) | 1990-06-15 | 1992-02-17 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
JPH0652681A (ja) | 1992-07-29 | 1994-02-25 | Nec Kyushu Ltd | 半導体集積装置 |
US5499211A (en) | 1995-03-13 | 1996-03-12 | International Business Machines Corporation | Bit-line precharge current limiter for CMOS dynamic memories |
JPH0969300A (ja) * | 1995-06-23 | 1997-03-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2931776B2 (ja) | 1995-08-21 | 1999-08-09 | 三菱電機株式会社 | 半導体集積回路 |
JP3505373B2 (ja) | 1997-11-14 | 2004-03-08 | 株式会社東芝 | 半導体記憶装置 |
JP3863313B2 (ja) * | 1999-03-19 | 2006-12-27 | 富士通株式会社 | 半導体記憶装置 |
JP2002184181A (ja) * | 2000-03-24 | 2002-06-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP4707244B2 (ja) * | 2000-03-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置および半導体装置 |
JP3874234B2 (ja) * | 2000-04-06 | 2007-01-31 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP2002373489A (ja) * | 2001-06-15 | 2002-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2003196982A (ja) * | 2001-12-27 | 2003-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100517549B1 (ko) * | 2002-09-18 | 2005-09-28 | 삼성전자주식회사 | 차아지 재사용 방법을 이용하는 비트라인 이퀄라이징 전압발생부를 갖는 메모리 장치 |
US7141185B2 (en) * | 2003-01-29 | 2006-11-28 | Parelec, Inc. | High conductivity inks with low minimum curing temperatures |
JP2005243158A (ja) | 2004-02-27 | 2005-09-08 | Elpida Memory Inc | ダイナミック型半導体記憶装置 |
KR100573826B1 (ko) * | 2005-03-24 | 2006-04-26 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 센스 앰프 구동 회로 및 구동 방법 |
JP2007012141A (ja) * | 2005-06-29 | 2007-01-18 | Fujitsu Ltd | 半導体記憶装置 |
-
2007
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2009
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2012
- 2012-04-10 US US13/443,644 patent/US8630138B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0668673A (ja) * | 1992-08-24 | 1994-03-11 | Mitsubishi Denki Eng Kk | 半導体記憶装置 |
JPH08180699A (ja) * | 1994-12-28 | 1996-07-12 | Mitsubishi Electric Corp | 半導体記憶装置およびその動作方法 |
JPH11328966A (ja) * | 1998-05-21 | 1999-11-30 | Hitachi Ltd | 半導体記憶装置及びデータ処理装置 |
JP2002015598A (ja) * | 2000-06-29 | 2002-01-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2004234729A (ja) * | 2003-01-29 | 2004-08-19 | Renesas Technology Corp | 半導体記憶装置 |
JP2006228261A (ja) * | 2005-02-15 | 2006-08-31 | Micron Technology Inc | デジット線絶縁ゲートの負電圧駆動 |
JP2008146727A (ja) * | 2006-12-07 | 2008-06-26 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008059653A (ja) * | 2006-08-30 | 2008-03-13 | Fujitsu Ltd | 半導体メモリおよびシステム |
JP2011065688A (ja) * | 2009-09-15 | 2011-03-31 | Elpida Memory Inc | 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム |
Also Published As
Publication number | Publication date |
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US7660184B2 (en) | 2010-02-09 |
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