JP5518409B2 - 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム - Google Patents
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Description
「メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、
ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第1のMOSトランジスタと、
ゲートが前記センスノードに接続され、前記ビット線から前記第1のMOSトランジスタを介して伝送される信号を増幅する第2のMOSトランジスタと、
を備え、前記メモリセルの読み出し動作に先立って前記所定電位が前記ビット線に供給されるとともに、当該所定電位は、前記メモリセルの読み出し電圧の範囲内において電荷転送モードと電荷分配モードとが切り換わる変化点の近傍で、前記メモリセルのハイ情報とロー情報をそれぞれ読み出した際に前記センスノードにおける所要の電圧差を確保可能な値に設定されることを特徴とするセンスアンプ回路。」
に対して本発明の技術思想を適用することができる。
「単一のデータ信号をゲートに入力し、増幅動作を行うシングルエンド型のセンスアンプと、
前記センスアンプを制御する制御回路を備え、
前記センスアンプは、少なくともメモリセルからビット線に出力される信号を増幅する前記シングルエンド型のセンスアンプである第1の電界効果トランジスタと、該第1の電界効果トランジスタの出力をグローバルビット線に接続する第2の電界効果トランジスタと、グローバルビット線電圧判定回路とを含み、
前記制御回路は、前記第1の電界効果トランジスタのレプリカと前記グローバルビット線電圧判定回路のレプリカとを含む遅延回路の出力信号により、少なくとも前記第2の電界効果トランジスタの導通状態から非導通状態へ遷移するタイミングあるいは前記グローバルビット線電圧判定回路を含むグローバルセンスアンプの読み出しタイミングを制御する、ことを特徴とするセンスアンプの半導体装置。」
に対して本発明の技術思想を適用することができる。
「メモリセルと、
前記メモリセルに接続されたローカルビット線と、
前記ローカルビット線に第1入出力端子が接続されて電界効果トランジスタを含むロー
カルセンスアンプであって、前記メモリセルへデータを書き込み、前記メモリセルのデー
タを増幅するローカルセンスアンプと、
前記ローカルセンスアンプの第2入出力端子が接続されるグローバルビット線と、
前記グローバルビット線に接続されるグローバルセンスアンプであって、第2入出力端子を介して前記メモリセルへデータを書きこみ、前記メモリセルのデータを増幅するグローバルセンスアンプと、
前記電界効果トランジスタの閾値電圧及び当該閾値電圧の温度依存性変動をモニタする閾値モニタ回路と、
前記閾値電圧のモニタ結果に基づき、前記メモリセルへの書込電圧を生成する生成回路と、を備え、
前記グローバルセンスアンプは、前記メモリセルの書込データに基づき書込電圧を前記メモリセルに印加し、前記ローカルセンスアンプの出力電圧に基づき前記メモリセルに読出電圧を印加するようにした半導体記憶装置。」
に対して本発明の技術思想を適用することができる。
「データを増幅すべくデータ信号の信号線がゲートに接続され、ドレインが出力線に接続されたセンシングトランジスタと、前記信号線に接続され、前記信号線に前記データ信号が伝達される前に、前記信号線を所定の電位へ制御する制御トランジスタと、で構成されたセンスアンプと、
前記制御トランジスタ又は前記センシングトランジスタのソースに接続される内部電源回路と、
前記内部電源回路の出力電圧を制御して前記センシングトランジスタの温度依存性を補償する温度補償回路と、を備えたことを特徴とする半導体装置。」
に対して本発明の技術思想を適用することができる。
「メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、
ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第1のMOSトランジスタと、
ゲートが前記センスノードに接続され、前記ビット線から前記第1のMOSトランジスタを介して伝送される信号を増幅する第2のMOSトランジスタと、
第1の制御信号に応じて、前記ビット線を第1の電位に設定する第1の電位設定回路と、
第2の制御信号に応じて、前記センスノードを第2の電位に設定する第2の電位設定回路と、
を備え、前記ビット線を前記第1の電位に設定し、かつ前記センスノードを前記第2の電位に設定した後、前記第1のMOSトランジスタを介して前記ビット線を電荷分配モードで駆動して前記センスノードの信号電圧を前記第2のMOSトランジスタにより増幅することを特徴とするセンスアンプ回路。」
に対して本発明の技術思想を適用することができる。
また、センスアンプ13に含まれるトランジスタQ33、Q34、Q35、Q36は、センスアンプ入出力ラッチ13aを構成する。なお、センスアンプ13の動作電圧は電源電圧VDDである。
11…書き込み回路
12…電荷転送制御回路
13…センスアンプ
13a…センスアンプ入出力ラッチ
20…P型シリコン基板
21、22…n型不純物層
23…素子分離絶縁膜
24…ゲート誘電体膜
25…ゲート電極
26…蓄積電極
27…プレート電極
28…キャパシタ誘電体膜
100…半導体装置
101…モリセルアレイ
102…バックエンド・インターフェース
103…フロントエンド・インターフェース
200…コントローラ
201…コマンド発行回路
202…データ処理回路
WL…ワード線
BL…ビット線
Q0…選択トランジスタ
Cs…キャパシタ
Q10〜Q12、Q20〜Q22、Q30〜Q36…トランジスタ
Ns…センスノード
/DL…入出力ノード
SN…情報蓄積ノード
PC、/PC…プリチャージ制御信号
WE…制御信号
RE…センス期間制御信号
/SE…電位設定信号
VDD…電源電圧
VSS…グランド電位
VARY…書き込み電圧
VBB…基板電圧
VPLT…セルプレート電位
VTG…転送制御電圧
Vr…参照電圧
Claims (20)
- 情報を記憶するメモリセルと、
前記メモリセルに接続されるビット線と、
第1の電圧と当該第1の電圧より高い第2の電圧との間の電圧により動作し、前記メモリセルの情報に応じて前記ビット線に読み出される信号電圧をトランジスタのゲートに接続されるセンスノードに入力し、そのセンスノードの電圧を増幅するセンスアンプと、
ゲートに印加される転送制御電圧に応じて前記ビット線と前記センスノードとの間の電気的な接続を制御する転送トランジスタを含む転送制御回路と、
前記第1の電圧と前記メモリセルの高電位の情報に対応する第3の電圧との間に基づいて、前記ビット線を介して前記メモリセルへの情報の書き込みを行う書き込み回路と、
を備え、
前記第3の電圧は、前記第2の電圧より低くかつ前記転送制御電圧よりも高く設定され、
前記センスノードは、前記メモリセルの情報が前記ビット線に接続される前である読み出し動作の初期時に、前記転送制御電圧よりも高い電圧に設定されることを特徴とする半導体装置。 - 前記読み出し動作の初期時に設定したビット線の参照電圧は、前記転送制御電圧よりも前記転送トランジスタの閾値電圧だけ低い電位である、ことを特徴とする請求項1に記載の半導体装置。
- 前記メモリセルは、
蓄積電荷に応じて情報を保持するキャパシタと、
前記キャパシタの一方の電極と前記ビット線との間に接続され、ゲートがワード線に接続される選択トランジスタと、
を含むことを特徴とする請求項2に記載の半導体装置。 - 前記選択トランジスタが形成されるシリコン基板又はウェルと、前記キャパシタの一方の電極に接続される前記選択トランジスタのドレインとの間にPN接合部が形成され、前記キャパシタの一方の電極に前記書き込み回路によって前記第3の電圧が印加される、ことを特徴とする請求項3に記載の半導体装置。
- 前記キャパシタの他方の電極には、前記第3の電圧の半分の電圧値に設定されたプレート電圧が印加される、ことを特徴とする請求項4に記載の半導体装置。
- 前記センスアンプは、シングルエンド型のセンスアンプであって、
前記センスアンプが接続される入出力ノードと前記第1の電圧が与えられる第1の電源線との間には、ゲートが前記センスノードに接続される第1のトランジスタと、
ゲートがセンス期間制御信号に接続される第2のトランジスタが、直列に接続される、
ことを特徴とする請求項1に記載の半導体装置。 - 前記入出力ノードは前記書き込み回路の入力側に接続され、前記センスアンプにより増幅された信号電圧が前記入出力ノードを介して前記書き込み回路に伝送され、前記書き込み回路が前記メモリセルに対して前記第3の電圧によって前記メモリセルの情報の再書き込みを行う、ことを特徴とする請求項6に記載の半導体装置。
- 前記センスアンプは、前記入出力ノードの信号電圧をラッチするセンスアンプ入出力ラッチを含む、ことを特徴とする請求項7に記載の半導体装置。
- 前記センスノードは、前記読み出し動作の初期時に、前記第2の電圧より高い電圧に設定される、ことを特徴とする請求項1に記載の半導体装置。
- 蓄積電荷に応じて情報を保持するキャパシタを含むメモリセルと、
前記メモリセルに接続されるビット線と、
前記メモリセルが前記ビット線に接続される前に前記ビット線に設定した参照電圧と、前記メモリセルを前記ビット線に接続したときの前記参照電圧から遷移した前記ビット線の電位との関係に基づき、前記ビット線とセンスノードとの電気的な接続を制御する電荷転送制御回路と、
前記センスノードがトランジスタのゲートに接続され、前記センスノードの信号電圧を増幅するシングルエンド型のセンスアンプと、
前記メモリセルのハイ情報に対応する書き込み電圧に基づいて、前記ビット線を介して前記メモリセルへ情報の書き込みを行う書き込み回路と、
を備え、
前記書き込み電圧は、前記センスアンプの動作電圧より低く設定され、
前記電荷転送制御回路は、前記センスノードの電位を前記センスアンプの動作電圧に設定した状態で、前記参照電圧から遷移したビット線の電位が前記参照電圧より高い場合は前記ビット線と前記センスノードの電気的な接続を切り離し、前記ビット線の電位が前記参照電圧より低い場合は前記ビット線と前記センスノードを電気的に接続するように制御する、ことを特徴とする半導体記憶装置。 - 前記参照電圧は、前記書き込み電圧より低く、かつ前記メモリセルのロー情報に対応する電位より高く設定されている、ことを特徴とする請求項10に記載の半導体記憶装置。
- 前記電荷転送制御回路は、ゲートに印加される転送制御電圧に応じて前記ビット線と前記センスノードとの間の電気的な接続を制御する転送トランジスタを含む、ことを特徴とする請求項10に記載の半導体記憶装置。
- 前記書き込み電圧は、前記転送制御電圧よりも高い、ことを特徴とする請求項12に記載の半導体記憶装置。
- 前記参照電圧は、前記転送制御電圧より、前記転送トランジスタの閾値電圧だけ低い電圧に設定される、ことを特徴とする請求項12または請求項13に記載の半導体記憶装置。
- 前記メモリセルは、前記キャパシタに加えて、前記キャパシタの一方の電極と前記ビット線との間に接続され、ゲートがワード線に接続される選択トランジスタを含む、ことを特徴とする請求項10に記載の半導体記憶装置。
- 前記選択トランジスタが形成されるシリコン基板又はウェルと、前記キャパシタの一方の電極に接続される前記選択トランジスタのドレインとの間にPN接合部が形成され、前記キャパシタの一方の電極に前記書き込み回路によって前記書き込み電圧が印加される、ことを特徴とする請求項15に記載の半導体記憶装置。
- 前記キャパシタの他方の電極には、前記書き込み電圧の半分の電圧値に設定されたプレート電圧が印加される、ことを特徴とする請求項16に記載の半導体記憶装置。
- 半導体装置と、
前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラと、
を備え、
前記半導体装置は、
情報を記憶するメモリセルと、
前記メモリセルに接続されるビット線と、
第1の電圧と当該第1の電圧より高い第2の電圧との間の電圧により動作し、前記メモリセルの情報に応じて前記ビット線に読み出される信号電圧をトランジスタのゲートに接続されるセンスノードに入力し、そのセンスノードの電圧を増幅するセンスアンプと、
ゲートに印加される転送制御電圧に応じて前記ビット線と前記センスノードとの間の電気的な接続を制御する転送トランジスタを含む転送制御回路と、
前記第1の電圧と前記メモリセルの高電位の情報に対応する第3の電圧との間に基づいて、前記ビット線を介して前記メモリセルへの情報の書き込みを行う書き込み回路と、
前記バスを介して通信を行うインターフェース部と、
を備え、
前記第3の電圧は、前記第2の電圧より低くかつ前記転送制御電圧よりも高く設定され、
前記センスノードは、前記メモリセルの情報が前記ビット線に接続される前である読み出し動作の初期時に、前記転送制御電圧よりも高い電圧に設定されることを特徴とする情報処理システム。 - 前記読み出し動作の初期時に設定したビット線の参照電圧は、前記転送制御電圧よりも前記転送トランジスタの閾値電圧だけ低い電位である、ことを特徴とする請求項18に記載の情報処理システム。
- 前記コントローラは、
バスを経由して前記半導体装置に対してコマンドを送出するコマンド発行回路と、
バスを経由して前記半導体装置との間でデータを送受信し、制御に必要な処理を実行するデータ処理回路と、
を含むことを特徴とする請求項18または請求項19に記載の情報処理システム。
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