JP2006338793A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 回路規模を増大させることなく、高速かつ正確に読み出し動作を行うことができる半導体記憶装置を実現する。
【解決手段】 センスアンプは、ビット線対BLL,bBLLとセンスノード対SA,bSAを導通するか遮断するかを切り替えるトランジスタQ1,Q2と、ビット線対BLR,bBLRとセンスノードSA,bSAとの導通/遮断を切り替えるトランジスタQ3,Q4と、初期センス回路21と、初期センス後にラッチ動作を行うラッチ回路22を構成するトランジスタQ5〜Q8と、リフレッシュ制御のためのデータの書き戻しを制御するトランスファゲートTG1〜TG4と、スタンバイ時にセンスノード対SA,bSAを短絡するトランジスタQ11とを有する。センスノードSA側の回路構成とセンスノードbSA側の回路構成が対称的であるため、どの論理のデータを読み出す場合でも、正しくセンス動作を行うことができる。
【選択図】 図1
【解決手段】 センスアンプは、ビット線対BLL,bBLLとセンスノード対SA,bSAを導通するか遮断するかを切り替えるトランジスタQ1,Q2と、ビット線対BLR,bBLRとセンスノードSA,bSAとの導通/遮断を切り替えるトランジスタQ3,Q4と、初期センス回路21と、初期センス後にラッチ動作を行うラッチ回路22を構成するトランジスタQ5〜Q8と、リフレッシュ制御のためのデータの書き戻しを制御するトランスファゲートTG1〜TG4と、スタンバイ時にセンスノード対SA,bSAを短絡するトランジスタQ11とを有する。センスノードSA側の回路構成とセンスノードbSA側の回路構成が対称的であるため、どの論理のデータを読み出す場合でも、正しくセンス動作を行うことができる。
【選択図】 図1
Description
本発明は、メモリセルから読み出したデータをセンスアンプでセンスして出力する半導体記憶装置に関する。
SOI(Silicon On Insulator)基板上に形成されたトランジスタのフローティングボディに電荷を蓄積するFBC(Floating Body Cell)と呼ばれるメモリセルが知られている。FBCでは、"1"を書き込む際には、SOIトランジスタを5極管動作させて、インパクトイオン化により発生したホールをフローティングボディに蓄積する。また、"0"を書き込む際には、フローティングゲートに蓄積されたホールをボディ−ドレイン間のPNダイオードをフォワードバイアスにして放電する。結果として、"0"が書き込まれたときはフローティングボディの電位が低くなるため、SOIトランジスタのしきい値電圧は高くなる。
読み出し時にビット線の電位を高くしすぎると、同トランジスタが5極管動作を行うことになり、"0"を保持しているセルのデータを破壊する可能性がある。したがって、読み出し動作を行うセンスアンプは、ビット線電圧をある一定の低電圧に維持した状態で、ワード線をある一定の電位に設定して、"0"セルと"1"セルの電流差を検出する。
FBCでは、SOIトランジスタのフローティングボディに蓄えられたホールの多少で、"1"と"0"を区別しているが、フローティングボディは、SOIトランジスタのPN接合部を介して外部と接続されるため、PN接合部の逆方向リーク電流やGIDL電流でセル外部からホールが流れ込み、"0"データが"1"データに化けることがある。
また、ワード線の上げ下げのサイクル1回ごとにフローティングボディ中のホールが数個ずつ失われるチャージポンピング現象によりホールが減少し、"1"データが"0"データに化けることもある。
したがって、FBCでは、セルに記憶していたデータが化けないうちにセルデータを読み出して再度セルに書き戻す、いわゆるリフレッシュ動作が必要であり、このリフレッシュ動作はセンスアンプが行う。
FBCからのデータを読み出す場合、FBCから読み出したわずかな電位差を正しくセンスする必要がある。ところが、従来のセンスアンプの回路構成では、高速動作を行う際に、"1"を"0"としてセンスしたり、その逆に"0"を"1"としてセンスするおそれがあった(非特許文献1参照)。
T. Ohsawa et al., "An 18.5ns 128Mb SOI DRAM with a Floating Body Cell", ISSCC Dig. Tech. Papers, pp.458-459, Feb., 2005
T. Ohsawa et al., "An 18.5ns 128Mb SOI DRAM with a Floating Body Cell", ISSCC Dig. Tech. Papers, pp.458-459, Feb., 2005
本発明は、回路規模を増大させることなく、高速かつ正確に読み出し動作を行うことができる半導体記憶装置を提供することにある。
本発明の一態様によれば、第1および第2ビット線に対応して設けられる第1および第2のセンスノードと、前記第1および第2のセンスノードに接続され、読み出すべきメモリセルから読み出したデータをセンスするセンスアンプと、を備え、前記センスアンプは、センス動作開始後の第1の期間内に、前記第1および第2のセンスノード間の電位差を増大させる初期センス回路と、前記第1の期間後の第2の期間内に、前記第1および第2のセンスノード間の電位差を増大し保持するラッチ回路と、を有し、前記初期センス回路は、ゲート同士が接続され、前記第1および第2のセンスノードに互いに比例した電流を流すカレントミラー接続された第1導電型の第1および第2のトランジスタと、ゲート同士が接続され、前記第1および第2のセンスノードに互いに比例した電流を流すカレントミラー接続された第1導電型の第3および第4のトランジスタと、ゲート同士が接続され、前記第1乃至第4のトランジスタの動作を制御するカレントミラー接続された第1導電型の第5および第6のトランジスタと、を有し、前記ラッチ回路は、前記第1および第2のセンスノード間に縦続接続され、一方のゲートは前記第2のセンスノードに接続され、他方のゲートは前記第1のセンスノードに接続される第1導電型の第7および第8のトランジスタと、前記第1および第2のセンスノード間に縦続接続され、一方のゲートは前記第2のセンスノードに接続され、他方のゲートは前記第1のセンスノードに接続される第2導電型の第9および第10のトランジスタと、を備えることを特徴とする半導体記憶装置が提供される。
また、本発明の一態様によれば、第1および第2ビット線に対応して設けられる第1および第2のセンスノードと、前記第1および第2のセンスノードに接続され、読み出すべきメモリセルから読み出したデータをセンスするセンスアンプと、を備え、前記センスアンプは、センス動作開始後の第1の期間内に、前記第1および第2のセンスノード間の電位差を増大させる初期センス回路と、前記第1の期間後の第2の期間内に、前記第1および第2のセンスノード間の電位差をラッチするラッチ回路と、を有し、前記初期センス回路は、前記第1および第2のセンスノード間に縦続接続され、一方のゲートは前記第2のセンスノードに接続され、他方のゲートは前記第1のセンスノードに接続される第1導電型の第1および第2のトランジスタと、前記第1および第2のセンスノード間に縦続接続され、一方のゲートは前記第2のセンスノードに接続され、他方のゲートは前記第1のセンスノードに接続される第2導電型の第3および第4のトランジスタと、を有し、前記ラッチ回路は、前記第1および第2のセンスノード間に縦続接続され、一方のゲートは前記第2のセンスノードに接続され、他方のゲートは前記第1のセンスノードに接続される第2導電型の第5および第6のトランジスタを有し、前記第1および第2のトランジスタは、前記初期センス回路および前記ラッチ回路で共用されることを特徴とする半導体記憶装置が提供される。
本発明によれば、回路規模を増大させることなく、高速かつ正確に読み出し動作を行うことができる半導体記憶装置を実現できる。
以下、図面を参照しながら、本発明の一実施形態を説明する。
(第1の実施形態)
図1は本発明の第1の実施形態による半導体記憶装置内のセンスアンプの回路図、図2は第1の実施形態による半導体記憶装置の概略構成を示すブロック図である。図1の半導体記憶装置は、FBCをメモリセルとして用いたものである。
図1は本発明の第1の実施形態による半導体記憶装置内のセンスアンプの回路図、図2は第1の実施形態による半導体記憶装置の概略構成を示すブロック図である。図1の半導体記憶装置は、FBCをメモリセルとして用いたものである。
まず、図2を用いて本実施形態による半導体記憶装置の概略構成を説明する。図2の半導体記憶装置は、複数のFBCからなるメモリセルアレイ1と、メモリセルアレイ1に接続される複数のセンスアンプからなるセンスアンプ群2と、外部からのアドレス信号をバッファリングするアドレスバッファ3と、アドレスバッファ3を通過したロウアドレスをラッチするロウアドレスラッチ4と、アドレスバッファ3を通過したカラムアドレスをラッチするカラムアドレスラッチ5と、ロウアドレスラッチ4のラッチ信号に基づいてワード線電位を設定するロウデコーダ6と、カラムアドレスラッチ5のラッチ信号に基づいてカラム選択線の電位を設定するカラムデコーダ7と、各種制御信号を生成するチップ制御回路8と、内部電位生成回路9と、センスアンプコントロール回路10と、センスアンプでセンスしたデータを出力するDQバッファ11とを備えている。
図1は、図2のセンスアンプ群2に含まれる一つのセンスアンプの回路構成を示している。図1のセンスアンプは、2つのメモリセルA,Bで1ビットを構成する2セル/ビット方式に対応したものである。仮に、AにFBCセルのしきい値電圧が下がる方のデータを書き込み、BにFBCセルのしきい値電圧が上がる方のデータを書き込んだ状態を“1”と定義した場合、AにFBCセルのしきい値電圧が上がる方のデータを書き込み、BにFBCセルのしきい値電圧が下がる方のデータを書き込んだ状態を“0”と定義する。この2セル/ビット方式は、1セル/ビット方式に比較すると、当然のことながら単位面積あたりの記憶容量という点では落ちるものの、実効的な読み出し信号量は、1セル/ビット方式に対して倍になるので、高速読み出しを要求されるハイエンド製品に有効な方式である。
図1のセンスアンプに入力される電源電圧VBLHは、"1"を書き込むときのビット線電位を指し、セルトランジスタのソース電位を0Vとした場合、通常は1.5V程度である。電源電圧VBLLは、"0"を書き込む時点でのビット線電位であり、-1.5V程度を想定している。
図1のセンスアンプの左側にはビット線対BLL,bBLLが配置され、右側にはビット線対BLR,bBLRが配置されている。ビット線対BLL,bBLLは図2の左側のメモリセルアレイ1に接続され、ビット線対BLR,bBLRは図2の右側のメモリセルアレイ1に接続される。センスアンプは、ワード線の論理により、左右いずれか一つのビット線対のデータをセンスする。
図1のセンスアンプは、センスノード対SA,bSAと、ビット線対BLL,bBLLとセンスノード対SA,bSAを導通するか遮断するかを切り替えるトランジスタQ1,Q2と、ビット線対BLR,bBLRとセンスノードSA,bSAを導通するか、遮断するかを切り替えるトランジスタQ3,Q4と、初期センス回路21と、初期センス後にラッチ動作を行うラッチ回路22を構成するトランジスタQ5,Q6,Q7,Q8と、カラム選択信号CSLの論理によりデータの出力制御を行うトランジスタQ9,Q10と、リフレッシュ制御のためのデータの書き戻しを制御するトランスファゲートTG1,TG2,TG3,TG4と、スタンバイ時にセンスノード対SA,bSAを短絡するトランジスタQ11とを有する。
初期センス回路21は、ゲート同士が接続されカレントミラー回路を構成するPMOSトランジスタQ12,Q13と、ゲート同士が接続されカレントミラー回路を構成するPMOSトランジスタQ14,Q15と、互いにゲート同士が接続されカレントミラー回路を構成するPMOSトランジスタQ16,Q17とを有する。PMOSトランジスタQ12のソースは基準電圧VBLHに設定され、PMOSトランジスタQ12のドレインはPMOSトランジスタQ14,Q16のドレインに接続され、PMOSトランジスタQ14,Q16のソースはセンスノードSAに接続されている。PMOSトランジスタQ13のソースは基準電圧VBLHに設定され、PMOSトランジスタQ13のドレインはPMOSトランジスタQ15,Q17のソースに接続され、PMOSトランジスタQ15,Q17のドレインはセンスノードbSAに接続されている。
ラッチ回路22内のPMOSトランジスタQ5,Q6はセンスノードSA,bSA間に縦続接続され、PMOSトランジスタQ5のゲートはセンスノードbSAに接続され、PMOSトランジスタQ6のゲートはセンスノードSAに接続されている。PMOSトランジスタQ5,Q6の接続ノードには信号SAPが供給される。
ラッチ回路22内のNMOSトランジスタQ7,Q8はセンスノードSA,bSA間に縦続接続され、NMOSトランジスタQ7のゲートはセンスノードbSAに接続され、NMOSトランジスタQ8のゲートはセンスノードSAに接続されている。NMOSトランジスタQ7,Q8の接続ノードには信号bLOADONが供給される。信号SAPが"1"で、信号bSANが"0"のときに、ラッチ回路22はラッチ動作を行う。
トランスファゲートTG1は、信号FBL,bFBLの論理により、センスノードSAとビット線bBLLとを接続するか遮断するかを切り替える。トランスファゲートTG2は、信号FBL,bFBLの論理により、センスノードbSAとビット線BLLとを接続するか遮断するかを切り替える。トランスファゲートTG3は、信号FBR,bFBRの論理により、センスノードSAとビット線bBLRとを接続するか遮断するかを切り替える。トランスファゲートTG4は、信号FBR,bFBRの論理により、センスノードbSAとビット線BLRとを接続するか遮断するかを切り替える。
トランジスタQ11は、信号SHORTの論理により、センスノードSA,bSA間を接続するか遮断するかを切り替える。
図3は図2のセンスアンプの動作タイミング図である。以下、図3を参照して図2のセンスアンプの動作を説明する。ビット線BLLから"1"を読み出し、ビット線bBLLから"0"を読み出すものとする。
時刻t1〜t2の間は初期センス期間である。この期間は、トランジスタQ1,Q2がオンし、ビット線対BLL,bBLLとセンスノード対SA,bSAとが同電位になる。また、信号bLOADONが"0"であるため、PMOSトランジスタQ12,Q13がオンし、初期センス回路21が動作を開始する。ビット線BLL側に"1"セルが接続されているため、ビット線BLLの電位はビット線bBLLよりも高くなろうとする。このため、初期センス回路21内のトランジスタQ14〜Q17により、センスノード対SA,bSAに互いに比例する電流が流れ、センスノード対SA,bSAの電位差が徐々に大きくなる。
時刻t2になると、PMOSトランジスタQ12,Q13はオフし、トランジスタQ14〜Q17はセンスノード対SA,bSAに電流を流さなくなる。このとき、信号SAPが"1"で、信号bSANが"0"になり、PMOSトランジスタQ5〜Q8からなるラッチ回路22は時刻t2の時点でのセンスノードSA,bSAの電位差に基づいてラッチ動作を開始する。
その後、時刻t3になると、信号FBL,bFBLの論理が反転し、ラッチ回路22でラッチしたデータがビット線対BLL,bBLLにリストアされる。
本実施形態は、メモリセルとしてFBCを用いている。FBCのようにSOI基板上に形成されたセル(以下、SOIセル)の電気特性上最もばらつきが生じやすい要因は、SOIトランジスタの閾値である。そこで、本発明者は、図1のセンスアンプの動作シミュレーションを行い、モンテカルロ解析を行った。このシミュレーションで特性をばらつかせたFBCおよびセンスアンプ回路を構成するトランジスタの閾値の標準偏差や平均値は、実測値とほぼ一致するようにしている、シミュレーションの信頼性は高いものと思料される。また、このシミュレーションでは、図1のセンスアンプ内のカレントミラー回路の対称性のばらつきも考慮に入れており、実測値に基づいた分布でばらつきを持たせている。
図4は図1のセンスノードSA,bSAの電圧変化を示す図であり、シミュレーション結果を示している。横軸は時間、縦軸はセンスノードSA,bSAの電圧である。横軸の時間は、ワード線が立ち上がる時刻を0ns、ラッチ動作が始まる信号bLOADONを"1"にする時刻を1nsとしている。
図1のセンスアンプは、センスノードSA側とセンスノードbSA側の回路構成が対称的であり、センスノードSA側の電圧のばらつき幅と、センスノードbSA側の電圧のばらつき幅は同じである。図4の波形aは、センスノードSA側で"0"を読み出してセンスノードbSA側で"1"を読み出す場合のセンスノードSAの波形、またはセンスノードSA側で"1"を読み出してセンスノードbSA側で"0"を読み出す場合のセンスノードbSAの波形を示している。波形bは、センスノードSA側で"0"を読み出してセンスノードbSA側で"1"を読み出す場合のセンスノードbSAの波形、またはセンスノードbSA側で"1"を読み出してセンスノードSA側で"0"を読み出す場合のセンスノードSAの波形を示している。
図1のセンスアンプは、図4の波形a,bの電位差をセンスすることになるため、"1"と"0"のどちらを読み出す場合も同程度の電位差をセンスすることにより、読み出しデータの論理によらず安定なセンス動作を行うことができる。
一方、図5はセンスノードSA側の回路構成とセンスノードbSA側の回路構成が非対称なセンスアンプの一例を示す回路図である。図5のセンスアンプは、初期センス回路の回路構成が図1と異なっている。図5の初期センス回路21aは、カレントミラー回路を構成するPMOSトランジスタQ18,Q19と、これらトランジスタQ18,Q19の動作を制御するPMOSトランジスタQ12,Q13とを有する。PMOSトランジスタQ18,Q19のゲートはセンスノードbSAに接続されており、PMOSトランジスタQ18のドレインはPMOSトランジスタQ12のドレインに、PMOSトランジスタQ19のドレインはPMOSトランジスタQ13のドレインにそれぞれ接続されている。PMOSトランジスタQ12,Q13のゲートには信号bLOADONが供給される。
図5のセンスアンプは、PMOSトランジスタQ18,Q19と対称的に、センスノードSA側に接続されたカレントミラー回路が存在しないため、初期センス期間内にセンスノードSA,bSA間の電位差が増大しにくく、場合によっては、"0"と"1"を誤ってセンスするおそれがある。
図6は図5のセンスノードSA,bSAの電圧変化を示す図であり、シミュレーション結果を示している。図6の波形cは、センスノードSA側で"0"を読み出す場合のセンスノードSAの波形を示している。波形dは、センスノードbSA側で"0"を読み出す場合のセンスノードbSAの波形を示している。波形eは、センスノードbSA側で"1"を読み出す場合のセンスノードbSAの波形を示している。波形fは、センスノードSA側で"1"を読み出す場合のセンスノードSAの波形を示している。
センスアンプは、センスノードSA,bSA間の電位差をセンスするため、図6の波形cと波形eとの間の電圧、あるいは波形dと波形fとの間の電圧を検出することになる。図6を見ればわかるように、図5のセンスアンプでは、センスノードbSA側の電圧の振れ方がセンスノードSA側よりも小さく、安定したセンス動作を行うことはできない。
図7は前述のモンテカルロ解析を試行回数1000回で行った場合の図1のセンスアンプのセンスマージン分布を示す図である。図8および図9も同じくモンテカルロ解析を試行回数1000回で行った場合の図5のセンスアンプのセンスマージン分布を示す図である。図8はセンスノードSAで"0"を読み出し、センスノードbSAで"1"を読み出す場合のセンスマージン分布、図9はセンスノードbSAで"1"を読み出し、センスノードSAで"0"を読み出す場合のセンスマージン分布を示す図である。
図7〜図9の横軸はセンスノードSA,bSA間の電位差、縦軸は分布数であり、図中のLSLはラッチ動作を行う基準の電位差である。図7を見ればわかるように、図1のセンスアンプの場合、LSLよりも右側に分布しており、誤ったデータをラッチするおそれはない。これに対して、図5のセンスアンプの場合、図8を見ればわかるように、全体の30%程度は、LSLよりも左側に分布しており、誤ったデータをラッチするおそれがある。
このように、図1のセンスアンプの場合、センスノードSA側の回路構成とセンスノードbSA側の回路構成が対称的であるため、センスノードSAの電位変化とセンスノードbSAの電位変化の傾向が一致し、どの論理のデータを読み出す場合でも、正しくセンス動作を行うことができる。
(第2の実施形態)
図1のセンスアンプの場合、図5のセンスアンプよりも回路構成が複雑であり、回路の素子数と実装面積も増大してしまう。そこで、以下に説明する第2の実施形態は、第1の実施形態の初期センス時の諸性能を維持しつつ回路構成を簡略化し回路の素子数と実装面積の削減を狙ったものである。
図1のセンスアンプの場合、図5のセンスアンプよりも回路構成が複雑であり、回路の素子数と実装面積も増大してしまう。そこで、以下に説明する第2の実施形態は、第1の実施形態の初期センス時の諸性能を維持しつつ回路構成を簡略化し回路の素子数と実装面積の削減を狙ったものである。
図10は本発明の第2の実施形態による半導体記憶装置内のセンスアンプの回路図である。図10では、図1と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図10のセンスアンプは、図1のセンスアンプ内のラッチ回路22を構成するトランジスタQ5〜Q8の一部のトランジスタQ5,Q6を、初期センス回路21用のトランジスタとしても使用する。初期センス回路21は、センスノードSA,bSA間に縦続接続されるPMOSトランジスタQ5,Q6と、同じくセンスノードSA,bSA間に縦続接続されるPMOSトランジスタQ21,Q22とを有する。PMOSトランジスタQ5,Q6の接続ノードには信号SAPが供給される。PMOSトランジスタQ21,Q22の接続ノードには信号LOADONが供給される。PMOSトランジスタQ5とPMOSトランジスタQ22はゲート同士が互いに接続され、カレントミラー回路を構成している。PMOSトランジスタQ21のゲートとソースは短絡されている。PMOSトランジスタQ6とPMOSトランジスタQ21はゲート同士が互いに接続され、カレントミラー回路を構成している。PMOSトランジスタQ22のゲートとソースは短絡されている。
初期センス回路21内のPMOSトランジスタQ5,Q6は、トランジスタの静特性を決定づけるチャネル長Lが互いに等しく、かつチャネル幅Wが互いに等しいことが要求される。同様に、PMOSトランジスタQ21,Q22も、チャネル長Lが互いに等しく、かつチャネル幅Wが互いに等しいことが要求される。
PMOSトランジスタQ5,Q22はカレントミラー回路を構成し、かつPMOSトランジスタQ6,Q21もカレントミラー回路を構成するため、PMOSトランジスタQ5,Q6のチャネル長L1に対するチャネル幅W1の比率W1/L1をP1とし、PMOSトランジスタQ21,Q22の比率W2/L2をP2としたときに、PMOSトランジスタQ5を流れる電流Id_AとPMOSトランジスタQ22を流れる電流Id_Dとの比Id_A/Id_Dは、PMOSトランジスタQ5,Q6が5極管領域で動作している限りは、Id_A/Id_D=P1/P2の関係が成り立つ。
図11は図10のセンスアンプの動作タイミング図である。図11は、ビット線BLLから"1"のデータを読み出し、ビット線bBLLから"0"のデータを読み出す例を示す。以下、図11を参照して図10のセンスアンプの動作を説明する。
時刻t1でワード線が立ち上がると、特定のセルデータがビット線BLL,bBLLに供給される。このとき、信号VφTLは"1"であるため、トランジスタQ1,Q2がオンして、センスノードSA,bSAはビット線BLL,bBLLと同電位になる。
時刻t1〜t2の間は、信号LOADONが"1"で、信号SAPが"1"であるため、初期センス回路21内のPMOSトランジスタQ5,Q6,Q21,Q22はセンスノードSA,bSAに比例した電流を流す。これにより、時刻t1以降、徐々にセンスノードSA,bSA間の電位差が増大する。
時刻t2になると、信号LOADONは"0"になり、PMOSトランジスタQ21,Q22はオフする。このとき、信号bSANも"0"になるため、NMOSトランジスタQ7,Q8はPMOSトランジスタQ5,Q6とともにクロスカップル型のラッチ回路22として動作し、初期センス期間内に徐々に増大されたセンスノードSA,bSA間の電位差をさらに増大させる。
時刻t2〜t3の間の信号SAPの電圧がVBLH、信号bSANの電圧がVBLLであれば、"0"セルと接続されている側のセンスノード(例えばSA)がVBLHに近づき、"1"セルと接続されている側のセンスノード(例えばbSA)がVBLLに近づく。
時刻t3になると、ラッチ動作期間が終了し、リストア期間が始まる。この期間内は、信号FBLを"1"、信号bFBLを"0"にする(仮に、ビット線対BLL,bBLLに接続されたセルを読み出すと仮定する)。これにより、トランスファゲートTG1,TG2がオンし、センスアンプでラッチしたデータがSOIセルにリストアされる。
図10のPMOSトランジスタQ5,Q6は、初期センス期間中のロードの役割とリストア期間中の書き込み用ビット線駆動の役割の両方で使用されるが、PMOSトランジスタQ5,Q6のチャネル長Lに対するチャネル幅Wの比率W/Lは、"1"書き時のビット線電位を十分に高電位に維持し、高速に"1"を書き込むという観点からすると、なるべく大きい方が望ましい。
一方、初期センス期間中のロードの役割という点では、PMOSトランジスタQ5,Q6のW/L比はあまり大きくできず、セルトランジスタの読み出し時の電流値と同程度の電流が流れる程度のW/L比であることが望ましい。
詳細なシミュレーション結果によると、初期センス時に誤センスを起こさないようにセンスノードSA,bSAの電位差を大きくするには、PMOSトランジスタQ5,Q6のW/L比=P1、PMOSトランジスタQ21,Q22のW/L比=P2とすると、メモリセル用のトランジスタが読み出し時に流す電流と比較して、PMOSトランジスタQ5,Q21に流れる電流がそれほど大きくならない程度の範囲で、P1>P2であることが望ましい。
図12は初期センス回路21の動作性能を示す図である。図12の横軸はカレントミラー比(トランジスタQ21,Q22のチャネル幅WとトランジスタQ5,Q6のチャネル幅Wとの比率)であり、縦軸は信号LOADONの立ち上がり時刻からセンスノードSA,bSA間の電位差がラッチ可能な値(0.045V)になるまでの時間である。図12の曲線AはトランジスタQ21,Q22のチャネル長Lとチャネル幅Wを固定にした場合の特性曲線、曲線BはトランジスタQ5,Q6のチャネル長Lとチャネル幅Wを固定にした場合の特性曲線を示している。
図12は、初期センス回路21内の各トランジスタにて想定される素子ばらつきがワーストケースになるような条件で回路シミュレーションを行って算出したものである。
図12の曲線A,Bを見ればわかるように、トランジスタQ5,Q6をトランジスタQ21,Q22よりも若干大きめにした方が初期センス期間が短くなる傾向にある。
このシミュレーション結果は、第1の実施形態のトランジスタQ14〜q17においても同様に成立するものである。
このように、上述したP1>P2を満たすようなトランジスタQ5,Q6,Q21,Q22のW/Lが存在すれば、すなわち初期センス期間が短くてリストア時にも容易に"1"を書くことが可能なW/Lが存在すればベストであるが、そのようなW/Lが存在しない場合には後述する第3の実施形態が考えられる。
このように、第2の実施形態では、初期センス回路21内の一部のトランジスタQ5,Q6をラッチ回路22用のトランジスタとしても用いるため、第1の実施形態よりも大幅に回路構成を簡略化でき、回路規模の縮小と消費電力の削減が図れる。
また、初期センス回路21内のトランジスタQ5,Q6,Q21,Q22のチャネル長Lに対するチャネル幅Wの比率W/Lを最適化するため、初期センス期間の短縮化が図れる。
(第3の実施形態)
第3の実施形態は、第2の実施形態の変形例であり、リストア時に"1"を書き戻す場合のセンスアンプの駆動能力増強を図ったものである。
第3の実施形態は、第2の実施形態の変形例であり、リストア時に"1"を書き戻す場合のセンスアンプの駆動能力増強を図ったものである。
図13は本発明の第3の実施形態による半導体記憶装置内のセンスアンプの回路図である。図13のセンスアンプは、図10のセンスアンプの構成に加えて、センスノードSA,bSA間に縦続接続されたPMOSトランジスタQ23,Q24を備えている。PMOSトランジスタQ23のゲートはPMOSトランジスタQ5のゲートに接続され、PMOSトランジスタQ24のゲートはPMOSトランジスタQ6のゲートに接続されている。PMOSトランジスタQ23,Q24の接続ノードには信号SAP2が供給される。この信号SAP2が"1"になると、PMOSトランジスタQ23,Q24はトランジスタQ5〜Q8とともにセンスノードSA,bSA間の電位差を増大させるように作用する。このように、PMOSトランジスタQ23,Q24は、ラッチ回路22の一部として用いられる。
図14は図13のセンスアンプの動作タイミング図である。図14は、図11に信号SAP2の波形を加えたものである。信号SAP2は、初期センス期間が終わってラッチ期間が始まる時刻t2に"1"になる。ラッチ期間(時刻t2〜t3)内は、PMOSトランジスタQ5〜Q8,Q23,Q24でクロスカップル型ラッチ回路22を構成する。PMOSトランジスタQ23,Q24を新たに設けることで、ラッチ動作と、その後のリストア時の"1"書き時のセンスアンプの駆動能力を増強することができる。
このように、第3の実施形態は、第2の実施形態よりも、トランジスタ2個分だけ回路面積が増大するが、センスノードSA,bSAのラッチ動作を行うラッチ回路22にPMOSトランジスタQ23,Q24を新たに加えることで、初期センスを高速化するPMOSトランジスタQ5,Q6,Q21,Q22のW/.L比を維持しつつ、十分高速にリストア動作をすることが可能になる。
(第4の実施形態)
上述した第1〜第3の実施形態では、2つのメモリセルで1ビットを構成する2セル/ビットに対応したセンスアンプについて説明したが、本発明は、1つのメモリセルで1ビットを構成する1セル/ビットに対応したセンスアンプにも適用可能である。
上述した第1〜第3の実施形態では、2つのメモリセルで1ビットを構成する2セル/ビットに対応したセンスアンプについて説明したが、本発明は、1つのメモリセルで1ビットを構成する1セル/ビットに対応したセンスアンプにも適用可能である。
図15は本発明の第4の実施形態による半導体記憶装置内のセンスアンプ周辺の概略構成を示すブロック図、図16はセンスアンプの内部構成を示す回路図である。図15の半導体記憶装置は、ビット線対のそれぞれに対応するセンスアンプ20a,20bを備えている。各センスアンプの両側にはビット線対が配置されている。センスアンプ20a,20bの信号LOADON端子には、PMOSトランジスタQ31が接続され、このPMOSトランジスタQ31のゲートには信号bLOADONが供給される。このPMOSトランジスタQ31を設けて信号bLOADONを反転することで、インバータを設けて信号bLOADONを反転するよりも、回路面積を削減できる。
センスアンプ20a,20bは、図16に示すように、上述した図1、図10または図13の点線部で示すセンスコア部を有する。例えば、図1と同じ構成のセンスコア部を用いた場合の回路構成は図17のようになる。
図16には2ビット分の2つのセンスコア部25,26が図示されている。センスコア部25のセンスノードSA,bSAとビット線対BLL0,BLR0の間にはNMOSトランジスタQ32,Q33が接続され、センスコア部26のセンスノードSA,bSAとビット線対BLL1,BLR1の間にはNMOSトランジスタQ34,Q35が接続されている。各ビット線はダミービット線になることもできるため、各ビット線にはダミーセルトランジスタQ36〜Q39が接続されている。この他、図16のセンスアンプは、ビット線BLL0,BLL1を短絡するNMOSトランジスタQ40と、ビット線BLR0,BLR1を短絡するNMOSトランジスタQ41と、リストア制御用のトランジスタQ41〜Q44およびトランスファゲートTG5〜TG8とを有する。
図16のセンスアンプの動作タイミングは図11と基本的に同一である。そこで、以下では、図11を参照して図16のセンスアンプの動作を説明する。
まず、ビット線BLR0には"1"を書き込んだダミーセルトランジスタQ38が接続され、ビット線BLR1には"0"を書き込んだダミーセルトランジスタQ39が接続されているとする。時刻t1〜t2は初期センス期間である。この期間内は、ビット線BLL0,BLL1に接続された読み出し対象セルが接続された特定のワード線と、それに対応するダミーワード線とを活性化し、信号AVERを"1"にする。これにより、"1"ダミーセルが接続されたビット線BLR0と"0"ダミーセルが接続されたビット線BLR1が短絡され、"1"セルと"0"セルの中間電流であるリフレッシュ電流が生成される。これ以外の初期センス期間からラッチ動作期間(時刻t1〜t3)にかけての動作は、第1の実施形態と同様である。
リストア時には、"1"ダミーセルには常に"1"を書き込み、"0"ダミーセルには常に"0"を書き込むように、トランジスタQ38,Q39を活性化する。読み出し対象セルには、ラッチしたデータをリストアすべく、信号VφTL="0"、信号VφTR="0"、信号FBR="1"、信号bFBR="0"として、トランスファゲートTG6,TG8をオンしてリストアを行う。
このように、1セル/ビット方式のセンスアンプであっても、上述した第1〜第3の実施形態のセンスアンプと基本的に同一構成を取ることができ、安定なラッチ動作が可能となるとともに、迅速なリストア処理も行うことができる。
(その他の実施形態)
上述した第2の実施形態のように、初期センス回路21内のトランジスタQ5,Q6,Q21,Q22のチャネル長Lに対するチャネル幅Wの比率W/Lを最適化する構造では、リストア時の"1"書きが不十分である場合があるという問題点に対する一つの対策として第3の実施形態を説明した。第3の実施形態以外の対策として、第2の実施形態の回路構成を基本的に変更せずに、図18の動作タイミング図に示すように、リストア期間(時刻t3以降)には一時的に信号SAPの電位をラッチ期間中の電位VBLHよりも高い電圧にしてもよい。
上述した第2の実施形態のように、初期センス回路21内のトランジスタQ5,Q6,Q21,Q22のチャネル長Lに対するチャネル幅Wの比率W/Lを最適化する構造では、リストア時の"1"書きが不十分である場合があるという問題点に対する一つの対策として第3の実施形態を説明した。第3の実施形態以外の対策として、第2の実施形態の回路構成を基本的に変更せずに、図18の動作タイミング図に示すように、リストア期間(時刻t3以降)には一時的に信号SAPの電位をラッチ期間中の電位VBLHよりも高い電圧にしてもよい。
また、第1〜第3の実施形態では、フォールデッド(Folded)型のセンスアンプの回路構成を示したが、本発明はオープン型のセンスアンプにも適用可能であり、図1、図10および図13をオープン型にしてもよい。例えば、図1のセンスアンプをオープン型にすると図19のような回路で表される。図19に示すオープン型のセンスアンプにも適用可能であることから、さまざまなアレイ構成のアプリケーションに適用可能といえる。
1 メモリセルアレイ
2 センスアンプ群
21 初期センス回路
22 ラッチ回路
2 センスアンプ群
21 初期センス回路
22 ラッチ回路
Claims (6)
- 第1および第2ビット線に対応して設けられる第1および第2のセンスノードと、
前記第1および第2のセンスノードに接続され、読み出すべきメモリセルから読み出したデータをセンスするセンスアンプと、を備え、
前記センスアンプは、
センス動作開始後の第1の期間内に、前記第1および第2のセンスノード間の電位差を増大させる初期センス回路と、
前記第1の期間後の第2の期間内に、前記第1および第2のセンスノード間の電位差を増大し保持するラッチ回路と、を有し、
前記初期センス回路は、
ゲート同士が接続され、前記第1および第2のセンスノードに互いに比例した電流を流すカレントミラー接続された第1導電型の第1および第2のトランジスタと、
ゲート同士が接続され、前記第1および第2のセンスノードに互いに比例した電流を流すカレントミラー接続された第1導電型の第3および第4のトランジスタと、
ゲート同士が接続され、前記第1乃至第4のトランジスタの動作を制御するカレントミラー接続された第1導電型の第5および第6のトランジスタと、を有し、
前記ラッチ回路は、
前記第1および第2のセンスノード間に縦続接続され、一方のゲートは前記第2のセンスノードに接続され、他方のゲートは前記第1のセンスノードに接続される第1導電型の第7および第8のトランジスタと、
前記第1および第2のセンスノード間に縦続接続され、一方のゲートは前記第2のセンスノードに接続され、他方のゲートは前記第1のセンスノードに接続される第2導電型の第9および第10のトランジスタと、を備えることを特徴とする半導体記憶装置。 - 第1および第2ビット線に対応して設けられる第1および第2のセンスノードと、
前記第1および第2のセンスノードに接続され、読み出すべきメモリセルから読み出したデータをセンスするセンスアンプと、を備え、
前記センスアンプは、
センス動作開始後の第1の期間内に、前記第1および第2のセンスノード間の電位差を増大させる初期センス回路と、
前記第1の期間後の第2の期間内に、前記第1および第2のセンスノード間の電位差をラッチするラッチ回路と、を有し、
前記初期センス回路は、
前記第1および第2のセンスノード間に縦続接続され、一方のゲートは前記第2のセンスノードに接続され、他方のゲートは前記第1のセンスノードに接続される第1導電型の第1および第2のトランジスタと、
前記第1および第2のセンスノード間に縦続接続され、一方のゲートは前記第2のセンスノードに接続され、他方のゲートは前記第1のセンスノードに接続される第2導電型の第3および第4のトランジスタと、を有し、
前記ラッチ回路は、前記第1および第2のセンスノード間に縦続接続され、一方のゲートは前記第2のセンスノードに接続され、他方のゲートは前記第1のセンスノードに接続される第2導電型の第5および第6のトランジスタを有し、
前記第1および第2のトランジスタは、前記初期センス回路および前記ラッチ回路で共用されることを特徴とする半導体記憶装置。 - 前記第1のトランジスタのチャネル長およびチャネル幅は、前記第2のトランジスタのチャネル長およびチャネル幅と同一であり、かつ前記第3のトランジスタのチャネル長およびチャネル幅は、前記第4のトランジスタのチャネル長およびチャネル幅と同一であることを特徴とする請求項2に記載の半導体記憶装置。
- 前記第1および第2のトランジスタのチャネル長をL1かつチャネル幅をW1とし、前記第3および第4のトランジスタのチャネル長をL2かつチャネル幅をW2としたとき、W1/L1>W2/L2であることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記第1および第2のセンスノードの間に縦続接続され、一方のゲートは前記第1のトランジスタのゲートに接続され、他方のゲートは前記第2のトランジスタのゲートに接続され、前記ラッチ回路の一部を構成する第2導電型の第7および第8のトランジスタを備えることを特徴とする請求項2乃至4のいずれかに記載の半導体記憶装置。
- 対になる第1および第2ビット線にそれぞれ接続される複数のメモリセルからなるセルアレイと、
前記第1のビット線と前記第1のセンスノードとの接続または遮断を切替制御する第1のビット線切替回路と、
前記第2のビット線と前記第2のセンスノードとの接続または遮断を切替制御する第2のビット線切替回路と、を備え、
前記メモリセルは、フローティングボディに蓄積されたキャリアの量の大小により"1"と"0"を記憶する第2導電型のトランジスタであることを特徴とする請求項1乃至5のいずれかに記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005162828A JP2006338793A (ja) | 2005-06-02 | 2005-06-02 | 半導体記憶装置 |
US11/444,487 US7277341B2 (en) | 2005-06-02 | 2006-06-01 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005162828A JP2006338793A (ja) | 2005-06-02 | 2005-06-02 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006338793A true JP2006338793A (ja) | 2006-12-14 |
Family
ID=37493945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005162828A Pending JP2006338793A (ja) | 2005-06-02 | 2005-06-02 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7277341B2 (ja) |
JP (1) | JP2006338793A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US9595315B2 (en) | 2014-09-17 | 2017-03-14 | Samsung Electronics Co., Ltd. | Semiconductor memory device compensating difference of bitline interconnection resistance |
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---|---|---|---|---|
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JP2006338793A (ja) | 2005-06-02 | 2006-12-14 | Toshiba Corp | 半導体記憶装置 |
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JP4965883B2 (ja) * | 2006-04-07 | 2012-07-04 | 株式会社東芝 | 半導体集積回路装置および半導体集積回路装置のトリミング方法 |
JP2007323700A (ja) | 2006-05-30 | 2007-12-13 | Toshiba Corp | 半導体記憶装置 |
JP5032148B2 (ja) | 2007-02-20 | 2012-09-26 | 株式会社東芝 | 半導体記憶装置 |
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CN114121058B (zh) | 2020-08-27 | 2023-08-29 | 长鑫存储技术有限公司 | 存储器的调节方法、调节***以及半导体器件 |
CN114121073B (zh) * | 2020-08-27 | 2023-09-12 | 长鑫存储技术有限公司 | 存储器的调节方法、调节***以及半导体器件 |
CN114121096B (zh) | 2020-08-27 | 2024-03-26 | 长鑫存储技术有限公司 | 存储器的调节方法、调节***以及半导体器件 |
CN114121072B (zh) | 2020-08-27 | 2023-12-12 | 长鑫存储技术有限公司 | 存储器的调节方法、调节***以及半导体器件 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6567330B2 (en) * | 2001-08-17 | 2003-05-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP2004152363A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
JP4110115B2 (ja) * | 2004-04-15 | 2008-07-02 | 株式会社東芝 | 半導体記憶装置 |
JP4008907B2 (ja) * | 2004-08-24 | 2007-11-14 | 株式会社東芝 | 半導体記憶装置 |
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JP2006338793A (ja) | 2005-06-02 | 2006-12-14 | Toshiba Corp | 半導体記憶装置 |
-
2005
- 2005-06-02 JP JP2005162828A patent/JP2006338793A/ja active Pending
-
2006
- 2006-06-01 US US11/444,487 patent/US7277341B2/en not_active Expired - Fee Related
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US9595315B2 (en) | 2014-09-17 | 2017-03-14 | Samsung Electronics Co., Ltd. | Semiconductor memory device compensating difference of bitline interconnection resistance |
Also Published As
Publication number | Publication date |
---|---|
US7277341B2 (en) | 2007-10-02 |
US20060274590A1 (en) | 2006-12-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080423 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101122 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101126 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110329 |