JP2006338793A - 半導体記憶装置 - Google Patents

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田 勝 之 藤
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Abstract

【課題】 回路規模を増大させることなく、高速かつ正確に読み出し動作を行うことができる半導体記憶装置を実現する。
【解決手段】 センスアンプは、ビット線対BLL,bBLLとセンスノード対SA,bSAを導通するか遮断するかを切り替えるトランジスタＱ１，Ｑ２と、ビット線対BLR,bBLRとセンスノードSA,bSAとの導通／遮断を切り替えるトランジスタＱ３，Ｑ４と、初期センス回路２１と、初期センス後にラッチ動作を行うラッチ回路２２を構成するトランジスタＱ５〜Ｑ８と、リフレッシュ制御のためのデータの書き戻しを制御するトランスファゲートＴＧ１〜ＴＧ４と、スタンバイ時にセンスノード対SA,bSAを短絡するトランジスタＱ１１とを有する。センスノードSA側の回路構成とセンスノードbSA側の回路構成が対称的であるため、どの論理のデータを読み出す場合でも、正しくセンス動作を行うことができる。
【選択図】 図１

Description

本発明は、メモリセルから読み出したデータをセンスアンプでセンスして出力する半導体記憶装置に関する。
SOI（Silicon On Insulator）基板上に形成されたトランジスタのフローティングボディに電荷を蓄積するFBC（Floating Body Cell）と呼ばれるメモリセルが知られている。FBCでは、"1"を書き込む際には、SOIトランジスタを５極管動作させて、インパクトイオン化により発生したホールをフローティングボディに蓄積する。また、"0"を書き込む際には、フローティングゲートに蓄積されたホールをボディ−ドレイン間のPNダイオードをフォワードバイアスにして放電する。結果として、"0"が書き込まれたときはフローティングボディの電位が低くなるため、SOIトランジスタのしきい値電圧は高くなる。
読み出し時にビット線の電位を高くしすぎると、同トランジスタが５極管動作を行うことになり、"0"を保持しているセルのデータを破壊する可能性がある。したがって、読み出し動作を行うセンスアンプは、ビット線電圧をある一定の低電圧に維持した状態で、ワード線をある一定の電位に設定して、"0"セルと"1"セルの電流差を検出する。
FBCでは、SOIトランジスタのフローティングボディに蓄えられたホールの多少で、"1"と"0"を区別しているが、フローティングボディは、SOIトランジスタのPN接合部を介して外部と接続されるため、PN接合部の逆方向リーク電流やGIDL電流でセル外部からホールが流れ込み、"0"データが"1"データに化けることがある。
また、ワード線の上げ下げのサイクル１回ごとにフローティングボディ中のホールが数個ずつ失われるチャージポンピング現象によりホールが減少し、"1"データが"0"データに化けることもある。
したがって、FBCでは、セルに記憶していたデータが化けないうちにセルデータを読み出して再度セルに書き戻す、いわゆるリフレッシュ動作が必要であり、このリフレッシュ動作はセンスアンプが行う。
FBCからのデータを読み出す場合、FBCから読み出したわずかな電位差を正しくセンスする必要がある。ところが、従来のセンスアンプの回路構成では、高速動作を行う際に、"1"を"0"としてセンスしたり、その逆に"0"を"1"としてセンスするおそれがあった（非特許文献１参照）。
T. Ohsawa et al., "An 18.5ns 128Mb SOI DRAM with a Floating Body Cell", ISSCC Dig. Tech. Papers, pp.458-459, Feb., 2005
本発明は、回路規模を増大させることなく、高速かつ正確に読み出し動作を行うことができる半導体記憶装置を提供することにある。
本発明の一態様によれば、第１および第２ビット線に対応して設けられる第１および第２のセンスノードと、前記第１および第２のセンスノードに接続され、読み出すべきメモリセルから読み出したデータをセンスするセンスアンプと、を備え、前記センスアンプは、センス動作開始後の第１の期間内に、前記第１および第２のセンスノード間の電位差を増大させる初期センス回路と、前記第１の期間後の第２の期間内に、前記第１および第２のセンスノード間の電位差を増大し保持するラッチ回路と、を有し、前記初期センス回路は、ゲート同士が接続され、前記第１および第２のセンスノードに互いに比例した電流を流すカレントミラー接続された第１導電型の第１および第２のトランジスタと、ゲート同士が接続され、前記第１および第２のセンスノードに互いに比例した電流を流すカレントミラー接続された第１導電型の第３および第４のトランジスタと、ゲート同士が接続され、前記第１乃至第４のトランジスタの動作を制御するカレントミラー接続された第１導電型の第５および第６のトランジスタと、を有し、前記ラッチ回路は、前記第１および第２のセンスノード間に縦続接続され、一方のゲートは前記第２のセンスノードに接続され、他方のゲートは前記第１のセンスノードに接続される第１導電型の第７および第８のトランジスタと、前記第１および第２のセンスノード間に縦続接続され、一方のゲートは前記第２のセンスノードに接続され、他方のゲートは前記第１のセンスノードに接続される第２導電型の第９および第１０のトランジスタと、を備えることを特徴とする半導体記憶装置が提供される。
また、本発明の一態様によれば、第１および第２ビット線に対応して設けられる第１および第２のセンスノードと、前記第１および第２のセンスノードに接続され、読み出すべきメモリセルから読み出したデータをセンスするセンスアンプと、を備え、前記センスアンプは、センス動作開始後の第１の期間内に、前記第１および第２のセンスノード間の電位差を増大させる初期センス回路と、前記第１の期間後の第２の期間内に、前記第１および第２のセンスノード間の電位差をラッチするラッチ回路と、を有し、前記初期センス回路は、前記第１および第２のセンスノード間に縦続接続され、一方のゲートは前記第２のセンスノードに接続され、他方のゲートは前記第１のセンスノードに接続される第１導電型の第１および第２のトランジスタと、前記第１および第２のセンスノード間に縦続接続され、一方のゲートは前記第２のセンスノードに接続され、他方のゲートは前記第１のセンスノードに接続される第２導電型の第３および第４のトランジスタと、を有し、前記ラッチ回路は、前記第１および第２のセンスノード間に縦続接続され、一方のゲートは前記第２のセンスノードに接続され、他方のゲートは前記第１のセンスノードに接続される第２導電型の第５および第６のトランジスタを有し、前記第１および第２のトランジスタは、前記初期センス回路および前記ラッチ回路で共用されることを特徴とする半導体記憶装置が提供される。
本発明によれば、回路規模を増大させることなく、高速かつ正確に読み出し動作を行うことができる半導体記憶装置を実現できる。
以下、図面を参照しながら、本発明の一実施形態を説明する。
（第１の実施形態）
図１は本発明の第１の実施形態による半導体記憶装置内のセンスアンプの回路図、図２は第１の実施形態による半導体記憶装置の概略構成を示すブロック図である。図１の半導体記憶装置は、FBCをメモリセルとして用いたものである。
まず、図２を用いて本実施形態による半導体記憶装置の概略構成を説明する。図２の半導体記憶装置は、複数のFBCからなるメモリセルアレイ１と、メモリセルアレイ１に接続される複数のセンスアンプからなるセンスアンプ群２と、外部からのアドレス信号をバッファリングするアドレスバッファ３と、アドレスバッファ３を通過したロウアドレスをラッチするロウアドレスラッチ４と、アドレスバッファ３を通過したカラムアドレスをラッチするカラムアドレスラッチ５と、ロウアドレスラッチ４のラッチ信号に基づいてワード線電位を設定するロウデコーダ６と、カラムアドレスラッチ５のラッチ信号に基づいてカラム選択線の電位を設定するカラムデコーダ７と、各種制御信号を生成するチップ制御回路８と、内部電位生成回路９と、センスアンプコントロール回路１０と、センスアンプでセンスしたデータを出力するDQバッファ１１とを備えている。
図１は、図２のセンスアンプ群２に含まれる一つのセンスアンプの回路構成を示している。図１のセンスアンプは、２つのメモリセルA,Bで１ビットを構成する２セル／ビット方式に対応したものである。仮に、AにFBCセルのしきい値電圧が下がる方のデータを書き込み、BにFBCセルのしきい値電圧が上がる方のデータを書き込んだ状態を“1”と定義した場合、AにFBCセルのしきい値電圧が上がる方のデータを書き込み、BにFBCセルのしきい値電圧が下がる方のデータを書き込んだ状態を“0”と定義する。この2セル/ビット方式は、1セル/ビット方式に比較すると、当然のことながら単位面積あたりの記憶容量という点では落ちるものの、実効的な読み出し信号量は、1セル/ビット方式に対して倍になるので、高速読み出しを要求されるハイエンド製品に有効な方式である。
図１のセンスアンプに入力される電源電圧ＶBLHは、"1"を書き込むときのビット線電位を指し、セルトランジスタのソース電位を０Ｖとした場合、通常は1.5Ｖ程度である。電源電圧ＶBLLは、"0"を書き込む時点でのビット線電位であり、-1.5Ｖ程度を想定している。
図１のセンスアンプの左側にはビット線対BLL,bBLLが配置され、右側にはビット線対BLR,bBLRが配置されている。ビット線対BLL,bBLLは図２の左側のメモリセルアレイ１に接続され、ビット線対BLR,bBLRは図２の右側のメモリセルアレイ１に接続される。センスアンプは、ワード線の論理により、左右いずれか一つのビット線対のデータをセンスする。
図１のセンスアンプは、センスノード対SA,bSAと、ビット線対BLL,bBLLとセンスノード対SA,bSAを導通するか遮断するかを切り替えるトランジスタＱ１，Ｑ２と、ビット線対BLR,bBLRとセンスノードSA,bSAを導通するか、遮断するかを切り替えるトランジスタＱ３，Ｑ４と、初期センス回路２１と、初期センス後にラッチ動作を行うラッチ回路２２を構成するトランジスタＱ５，Ｑ６，Ｑ７，Ｑ８と、カラム選択信号CSLの論理によりデータの出力制御を行うトランジスタＱ９，Ｑ１０と、リフレッシュ制御のためのデータの書き戻しを制御するトランスファゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４と、スタンバイ時にセンスノード対SA,bSAを短絡するトランジスタＱ１１とを有する。
初期センス回路２１は、ゲート同士が接続されカレントミラー回路を構成するPMOSトランジスタＱ１２，Ｑ１３と、ゲート同士が接続されカレントミラー回路を構成するPMOSトランジスタＱ１４，Ｑ１５と、互いにゲート同士が接続されカレントミラー回路を構成するPMOSトランジスタＱ１６，Ｑ１７とを有する。PMOSトランジスタＱ１２のソースは基準電圧ＶBLHに設定され、PMOSトランジスタＱ１２のドレインはPMOSトランジスタＱ１４，Ｑ１６のドレインに接続され、PMOSトランジスタＱ１４，Ｑ１６のソースはセンスノードSAに接続されている。PMOSトランジスタＱ１３のソースは基準電圧ＶBLHに設定され、PMOSトランジスタＱ１３のドレインはPMOSトランジスタＱ１５，Ｑ１７のソースに接続され、PMOSトランジスタＱ１５，Ｑ１７のドレインはセンスノードbSAに接続されている。
ラッチ回路２２内のPMOSトランジスタＱ５，Ｑ６はセンスノードSA,bSA間に縦続接続され、PMOSトランジスタＱ５のゲートはセンスノードbSAに接続され、PMOSトランジスタＱ６のゲートはセンスノードSAに接続されている。PMOSトランジスタＱ５，Ｑ６の接続ノードには信号SAPが供給される。
ラッチ回路２２内のNMOSトランジスタＱ７，Ｑ８はセンスノードSA,bSA間に縦続接続され、NMOSトランジスタＱ７のゲートはセンスノードbSAに接続され、NMOSトランジスタＱ８のゲートはセンスノードSAに接続されている。NMOSトランジスタＱ７，Ｑ８の接続ノードには信号bLOADONが供給される。信号SAPが"1"で、信号bSANが"0"のときに、ラッチ回路２２はラッチ動作を行う。
トランスファゲートＴＧ１は、信号FBL,bFBLの論理により、センスノードSAとビット線bBLLとを接続するか遮断するかを切り替える。トランスファゲートＴＧ２は、信号FBL,bFBLの論理により、センスノードbSAとビット線BLLとを接続するか遮断するかを切り替える。トランスファゲートＴＧ３は、信号FBR,bFBRの論理により、センスノードSAとビット線bBLRとを接続するか遮断するかを切り替える。トランスファゲートＴＧ４は、信号FBR,bFBRの論理により、センスノードbSAとビット線BLRとを接続するか遮断するかを切り替える。
トランジスタＱ１１は、信号SHORTの論理により、センスノードSA,bSA間を接続するか遮断するかを切り替える。
図３は図２のセンスアンプの動作タイミング図である。以下、図３を参照して図２のセンスアンプの動作を説明する。ビット線BLLから"1"を読み出し、ビット線bBLLから"0"を読み出すものとする。
時刻ｔ１〜ｔ２の間は初期センス期間である。この期間は、トランジスタＱ１，Ｑ２がオンし、ビット線対BLL,bBLLとセンスノード対SA,bSAとが同電位になる。また、信号bLOADONが"0"であるため、PMOSトランジスタＱ１２，Ｑ１３がオンし、初期センス回路２１が動作を開始する。ビット線BLL側に"1"セルが接続されているため、ビット線BLLの電位はビット線bBLLよりも高くなろうとする。このため、初期センス回路２１内のトランジスタＱ１４〜Ｑ１７により、センスノード対SA,bSAに互いに比例する電流が流れ、センスノード対SA,bSAの電位差が徐々に大きくなる。
時刻ｔ２になると、PMOSトランジスタＱ１２，Ｑ１３はオフし、トランジスタＱ１４〜Ｑ１７はセンスノード対SA,bSAに電流を流さなくなる。このとき、信号SAPが"1"で、信号bSANが"0"になり、PMOSトランジスタＱ５〜Ｑ８からなるラッチ回路２２は時刻ｔ２の時点でのセンスノードSA,bSAの電位差に基づいてラッチ動作を開始する。
その後、時刻ｔ３になると、信号FBL,bFBLの論理が反転し、ラッチ回路２２でラッチしたデータがビット線対BLL,bBLLにリストアされる。
本実施形態は、メモリセルとしてFBCを用いている。FBCのようにSOI基板上に形成されたセル（以下、SOIセル）の電気特性上最もばらつきが生じやすい要因は、SOIトランジスタの閾値である。そこで、本発明者は、図１のセンスアンプの動作シミュレーションを行い、モンテカルロ解析を行った。このシミュレーションで特性をばらつかせたFBCおよびセンスアンプ回路を構成するトランジスタの閾値の標準偏差や平均値は、実測値とほぼ一致するようにしている、シミュレーションの信頼性は高いものと思料される。また、このシミュレーションでは、図１のセンスアンプ内のカレントミラー回路の対称性のばらつきも考慮に入れており、実測値に基づいた分布でばらつきを持たせている。
図４は図１のセンスノードSA,bSAの電圧変化を示す図であり、シミュレーション結果を示している。横軸は時間、縦軸はセンスノードSA,bSAの電圧である。横軸の時間は、ワード線が立ち上がる時刻を０ns、ラッチ動作が始まる信号bLOADONを"1"にする時刻を１nsとしている。
図１のセンスアンプは、センスノードSA側とセンスノードbSA側の回路構成が対称的であり、センスノードSA側の電圧のばらつき幅と、センスノードbSA側の電圧のばらつき幅は同じである。図４の波形ａは、センスノードSA側で"0"を読み出してセンスノードbSA側で"1"を読み出す場合のセンスノードSAの波形、またはセンスノードSA側で"1"を読み出してセンスノードbSA側で"0"を読み出す場合のセンスノードbSAの波形を示している。波形ｂは、センスノードSA側で"0"を読み出してセンスノードbSA側で"1"を読み出す場合のセンスノードbSAの波形、またはセンスノードbSA側で"1"を読み出してセンスノードSA側で"0"を読み出す場合のセンスノードSAの波形を示している。
図１のセンスアンプは、図４の波形ａ，ｂの電位差をセンスすることになるため、"1"と"0"のどちらを読み出す場合も同程度の電位差をセンスすることにより、読み出しデータの論理によらず安定なセンス動作を行うことができる。
一方、図５はセンスノードSA側の回路構成とセンスノードbSA側の回路構成が非対称なセンスアンプの一例を示す回路図である。図５のセンスアンプは、初期センス回路の回路構成が図１と異なっている。図５の初期センス回路２１ａは、カレントミラー回路を構成するPMOSトランジスタＱ１８，Ｑ１９と、これらトランジスタＱ１８，Ｑ１９の動作を制御するPMOSトランジスタＱ１２，Ｑ１３とを有する。PMOSトランジスタＱ１８，Ｑ１９のゲートはセンスノードbSAに接続されており、PMOSトランジスタＱ１８のドレインはPMOSトランジスタＱ１２のドレインに、PMOSトランジスタＱ１９のドレインはPMOSトランジスタＱ１３のドレインにそれぞれ接続されている。PMOSトランジスタＱ１２，Ｑ１３のゲートには信号bLOADONが供給される。
図５のセンスアンプは、PMOSトランジスタＱ１８，Ｑ１９と対称的に、センスノードSA側に接続されたカレントミラー回路が存在しないため、初期センス期間内にセンスノードSA,bSA間の電位差が増大しにくく、場合によっては、"0"と"1"を誤ってセンスするおそれがある。
図６は図５のセンスノードSA,bSAの電圧変化を示す図であり、シミュレーション結果を示している。図６の波形ｃは、センスノードSA側で"0"を読み出す場合のセンスノードSAの波形を示している。波形ｄは、センスノードbSA側で"0"を読み出す場合のセンスノードbSAの波形を示している。波形ｅは、センスノードbSA側で"1"を読み出す場合のセンスノードbSAの波形を示している。波形ｆは、センスノードSA側で"1"を読み出す場合のセンスノードSAの波形を示している。
センスアンプは、センスノードSA,bSA間の電位差をセンスするため、図６の波形ｃと波形ｅとの間の電圧、あるいは波形ｄと波形ｆとの間の電圧を検出することになる。図６を見ればわかるように、図５のセンスアンプでは、センスノードbSA側の電圧の振れ方がセンスノードSA側よりも小さく、安定したセンス動作を行うことはできない。
図７は前述のモンテカルロ解析を試行回数1000回で行った場合の図１のセンスアンプのセンスマージン分布を示す図である。図８および図９も同じくモンテカルロ解析を試行回数1000回で行った場合の図５のセンスアンプのセンスマージン分布を示す図である。図８はセンスノードSAで"0"を読み出し、センスノードbSAで"1"を読み出す場合のセンスマージン分布、図９はセンスノードbSAで"1"を読み出し、センスノードSAで"0"を読み出す場合のセンスマージン分布を示す図である。
図７〜図９の横軸はセンスノードSA,bSA間の電位差、縦軸は分布数であり、図中のLSLはラッチ動作を行う基準の電位差である。図７を見ればわかるように、図１のセンスアンプの場合、LSLよりも右側に分布しており、誤ったデータをラッチするおそれはない。これに対して、図５のセンスアンプの場合、図８を見ればわかるように、全体の30％程度は、LSLよりも左側に分布しており、誤ったデータをラッチするおそれがある。
このように、図１のセンスアンプの場合、センスノードSA側の回路構成とセンスノードbSA側の回路構成が対称的であるため、センスノードSAの電位変化とセンスノードbSAの電位変化の傾向が一致し、どの論理のデータを読み出す場合でも、正しくセンス動作を行うことができる。
（第２の実施形態）
図１のセンスアンプの場合、図５のセンスアンプよりも回路構成が複雑であり、回路の素子数と実装面積も増大してしまう。そこで、以下に説明する第２の実施形態は、第１の実施形態の初期センス時の諸性能を維持しつつ回路構成を簡略化し回路の素子数と実装面積の削減を狙ったものである。
図１０は本発明の第２の実施形態による半導体記憶装置内のセンスアンプの回路図である。図１０では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図１０のセンスアンプは、図１のセンスアンプ内のラッチ回路２２を構成するトランジスタＱ５〜Ｑ８の一部のトランジスタＱ５，Ｑ６を、初期センス回路２１用のトランジスタとしても使用する。初期センス回路２１は、センスノードSA,bSA間に縦続接続されるPMOSトランジスタＱ５，Ｑ６と、同じくセンスノードSA,bSA間に縦続接続されるPMOSトランジスタＱ２１，Ｑ２２とを有する。PMOSトランジスタＱ５，Ｑ６の接続ノードには信号SAPが供給される。PMOSトランジスタＱ２１，Ｑ２２の接続ノードには信号LOADONが供給される。PMOSトランジスタＱ５とPMOSトランジスタＱ２２はゲート同士が互いに接続され、カレントミラー回路を構成している。PMOSトランジスタＱ２１のゲートとソースは短絡されている。PMOSトランジスタＱ６とPMOSトランジスタＱ２１はゲート同士が互いに接続され、カレントミラー回路を構成している。PMOSトランジスタＱ２２のゲートとソースは短絡されている。
初期センス回路２１内のPMOSトランジスタＱ５，Ｑ６は、トランジスタの静特性を決定づけるチャネル長Ｌが互いに等しく、かつチャネル幅Ｗが互いに等しいことが要求される。同様に、PMOSトランジスタＱ２１，Ｑ２２も、チャネル長Ｌが互いに等しく、かつチャネル幅Ｗが互いに等しいことが要求される。
PMOSトランジスタＱ５，Ｑ２２はカレントミラー回路を構成し、かつPMOSトランジスタＱ６，Ｑ２１もカレントミラー回路を構成するため、PMOSトランジスタＱ５，Ｑ６のチャネル長Ｌ１に対するチャネル幅Ｗ１の比率Ｗ１／Ｌ１をＰ１とし、PMOSトランジスタＱ２１，Ｑ２２の比率Ｗ２／Ｌ２をＰ２としたときに、PMOSトランジスタＱ５を流れる電流Ｉd_AとPMOSトランジスタＱ２２を流れる電流Ｉd_Dとの比Ｉd_A／Ｉd_Dは、PMOSトランジスタＱ５，Ｑ６が５極管領域で動作している限りは、Ｉd_A／Ｉd_D＝Ｐ１／Ｐ２の関係が成り立つ。
図１１は図１０のセンスアンプの動作タイミング図である。図１１は、ビット線BLLから"1"のデータを読み出し、ビット線bBLLから"0"のデータを読み出す例を示す。以下、図１１を参照して図１０のセンスアンプの動作を説明する。
時刻ｔ１でワード線が立ち上がると、特定のセルデータがビット線BLL,bBLLに供給される。このとき、信号ＶφTLは"1"であるため、トランジスタＱ１，Ｑ２がオンして、センスノードSA,bSAはビット線BLL,bBLLと同電位になる。
時刻ｔ１〜ｔ２の間は、信号LOADONが"1"で、信号SAPが"1"であるため、初期センス回路２１内のPMOSトランジスタＱ５，Ｑ６，Ｑ２１，Ｑ２２はセンスノードSA,bSAに比例した電流を流す。これにより、時刻ｔ１以降、徐々にセンスノードSA,bSA間の電位差が増大する。
時刻ｔ２になると、信号LOADONは"0"になり、PMOSトランジスタＱ２１，Ｑ２２はオフする。このとき、信号bSANも"0"になるため、NMOSトランジスタＱ７，Ｑ８はPMOSトランジスタＱ５，Ｑ６とともにクロスカップル型のラッチ回路２２として動作し、初期センス期間内に徐々に増大されたセンスノードSA,bSA間の電位差をさらに増大させる。
時刻ｔ２〜ｔ３の間の信号SAPの電圧がＶBLH、信号bSANの電圧がＶBLLであれば、"0"セルと接続されている側のセンスノード（例えばSA）がＶBLHに近づき、"1"セルと接続されている側のセンスノード（例えばbSA）がＶBLLに近づく。
時刻ｔ３になると、ラッチ動作期間が終了し、リストア期間が始まる。この期間内は、信号FBLを"1"、信号bFBLを"0"にする（仮に、ビット線対BLL,bBLLに接続されたセルを読み出すと仮定する）。これにより、トランスファゲートＴＧ１，ＴＧ２がオンし、センスアンプでラッチしたデータがSOIセルにリストアされる。
図１０のPMOSトランジスタＱ５，Ｑ６は、初期センス期間中のロードの役割とリストア期間中の書き込み用ビット線駆動の役割の両方で使用されるが、PMOSトランジスタＱ５，Ｑ６のチャネル長Ｌに対するチャネル幅Ｗの比率Ｗ／Ｌは、"1"書き時のビット線電位を十分に高電位に維持し、高速に"1"を書き込むという観点からすると、なるべく大きい方が望ましい。
一方、初期センス期間中のロードの役割という点では、PMOSトランジスタＱ５，Ｑ６のＷ／Ｌ比はあまり大きくできず、セルトランジスタの読み出し時の電流値と同程度の電流が流れる程度のＷ／Ｌ比であることが望ましい。
詳細なシミュレーション結果によると、初期センス時に誤センスを起こさないようにセンスノードSA,bSAの電位差を大きくするには、PMOSトランジスタＱ５，Ｑ６のＷ／Ｌ比＝Ｐ１、PMOSトランジスタＱ２１，Ｑ２２のＷ／Ｌ比＝Ｐ２とすると、メモリセル用のトランジスタが読み出し時に流す電流と比較して、PMOSトランジスタＱ５，Ｑ２１に流れる電流がそれほど大きくならない程度の範囲で、Ｐ１＞Ｐ２であることが望ましい。
図１２は初期センス回路２１の動作性能を示す図である。図１２の横軸はカレントミラー比（トランジスタＱ２１，Ｑ２２のチャネル幅ＷとトランジスタＱ５，Ｑ６のチャネル幅Ｗとの比率）であり、縦軸は信号LOADONの立ち上がり時刻からセンスノードSA,bSA間の電位差がラッチ可能な値（0.045Ｖ）になるまでの時間である。図１２の曲線ＡはトランジスタＱ２１，Ｑ２２のチャネル長Ｌとチャネル幅Ｗを固定にした場合の特性曲線、曲線ＢはトランジスタＱ５，Ｑ６のチャネル長Ｌとチャネル幅Ｗを固定にした場合の特性曲線を示している。
図１２は、初期センス回路２１内の各トランジスタにて想定される素子ばらつきがワーストケースになるような条件で回路シミュレーションを行って算出したものである。
図１２の曲線Ａ，Ｂを見ればわかるように、トランジスタＱ５，Ｑ６をトランジスタＱ２１，Ｑ２２よりも若干大きめにした方が初期センス期間が短くなる傾向にある。
このシミュレーション結果は、第1の実施形態のトランジスタＱ１４〜ｑ１７においても同様に成立するものである。
このように、上述したＰ１＞Ｐ２を満たすようなトランジスタＱ５，Ｑ６，Ｑ２１，Ｑ２２のＷ／Ｌが存在すれば、すなわち初期センス期間が短くてリストア時にも容易に"1"を書くことが可能なＷ／Ｌが存在すればベストであるが、そのようなＷ／Ｌが存在しない場合には後述する第３の実施形態が考えられる。
このように、第２の実施形態では、初期センス回路２１内の一部のトランジスタＱ５，Ｑ６をラッチ回路２２用のトランジスタとしても用いるため、第１の実施形態よりも大幅に回路構成を簡略化でき、回路規模の縮小と消費電力の削減が図れる。
また、初期センス回路２１内のトランジスタＱ５，Ｑ６，Ｑ２１，Ｑ２２のチャネル長Ｌに対するチャネル幅Ｗの比率Ｗ／Ｌを最適化するため、初期センス期間の短縮化が図れる。
（第３の実施形態）
第３の実施形態は、第２の実施形態の変形例であり、リストア時に"1"を書き戻す場合のセンスアンプの駆動能力増強を図ったものである。
図１３は本発明の第３の実施形態による半導体記憶装置内のセンスアンプの回路図である。図１３のセンスアンプは、図１０のセンスアンプの構成に加えて、センスノードSA,bSA間に縦続接続されたPMOSトランジスタＱ２３，Ｑ２４を備えている。PMOSトランジスタＱ２３のゲートはPMOSトランジスタＱ５のゲートに接続され、PMOSトランジスタＱ２４のゲートはPMOSトランジスタＱ６のゲートに接続されている。PMOSトランジスタＱ２３，Ｑ２４の接続ノードには信号SAP2が供給される。この信号SAP2が"1"になると、PMOSトランジスタＱ２３，Ｑ２４はトランジスタＱ５〜Ｑ８とともにセンスノードSA,bSA間の電位差を増大させるように作用する。このように、PMOSトランジスタＱ２３，Ｑ２４は、ラッチ回路２２の一部として用いられる。
図１４は図１３のセンスアンプの動作タイミング図である。図１４は、図１１に信号SAP2の波形を加えたものである。信号SAP2は、初期センス期間が終わってラッチ期間が始まる時刻ｔ２に"1"になる。ラッチ期間（時刻ｔ２〜ｔ３）内は、PMOSトランジスタＱ５〜Ｑ８，Ｑ２３，Ｑ２４でクロスカップル型ラッチ回路２２を構成する。PMOSトランジスタＱ２３，Ｑ２４を新たに設けることで、ラッチ動作と、その後のリストア時の"1"書き時のセンスアンプの駆動能力を増強することができる。
このように、第３の実施形態は、第２の実施形態よりも、トランジスタ２個分だけ回路面積が増大するが、センスノードSA,bSAのラッチ動作を行うラッチ回路２２にPMOSトランジスタＱ２３，Ｑ２４を新たに加えることで、初期センスを高速化するPMOSトランジスタＱ５，Ｑ６，Ｑ２１，Ｑ２２のW/.L比を維持しつつ、十分高速にリストア動作をすることが可能になる。
（第４の実施形態）
上述した第１〜第３の実施形態では、２つのメモリセルで１ビットを構成する２セル／ビットに対応したセンスアンプについて説明したが、本発明は、１つのメモリセルで１ビットを構成する１セル／ビットに対応したセンスアンプにも適用可能である。
図１５は本発明の第４の実施形態による半導体記憶装置内のセンスアンプ周辺の概略構成を示すブロック図、図１６はセンスアンプの内部構成を示す回路図である。図１５の半導体記憶装置は、ビット線対のそれぞれに対応するセンスアンプ２０ａ，２０ｂを備えている。各センスアンプの両側にはビット線対が配置されている。センスアンプ２０ａ，２０ｂの信号LOADON端子には、PMOSトランジスタＱ３１が接続され、このPMOSトランジスタＱ３１のゲートには信号bLOADONが供給される。このPMOSトランジスタＱ３１を設けて信号bLOADONを反転することで、インバータを設けて信号bLOADONを反転するよりも、回路面積を削減できる。
センスアンプ２０ａ，２０ｂは、図１６に示すように、上述した図１、図１０または図１３の点線部で示すセンスコア部を有する。例えば、図１と同じ構成のセンスコア部を用いた場合の回路構成は図１７のようになる。
図１６には２ビット分の２つのセンスコア部２５，２６が図示されている。センスコア部２５のセンスノードSA,bSAとビット線対BLL0,BLR0の間にはNMOSトランジスタＱ３２，Ｑ３３が接続され、センスコア部２６のセンスノードSA,bSAとビット線対BLL1,BLR1の間にはNMOSトランジスタＱ３４，Ｑ３５が接続されている。各ビット線はダミービット線になることもできるため、各ビット線にはダミーセルトランジスタＱ３６〜Ｑ３９が接続されている。この他、図１６のセンスアンプは、ビット線BLL0,BLL1を短絡するNMOSトランジスタＱ４０と、ビット線BLR0,BLR1を短絡するNMOSトランジスタＱ４１と、リストア制御用のトランジスタＱ４１〜Ｑ４４およびトランスファゲートＴＧ５〜ＴＧ８とを有する。
図１６のセンスアンプの動作タイミングは図１１と基本的に同一である。そこで、以下では、図１１を参照して図１６のセンスアンプの動作を説明する。
まず、ビット線BLR0には"1"を書き込んだダミーセルトランジスタＱ３８が接続され、ビット線BLR1には"0"を書き込んだダミーセルトランジスタＱ３９が接続されているとする。時刻ｔ１〜ｔ２は初期センス期間である。この期間内は、ビット線BLL0,BLL1に接続された読み出し対象セルが接続された特定のワード線と、それに対応するダミーワード線とを活性化し、信号AVERを"1"にする。これにより、"1"ダミーセルが接続されたビット線BLR0と"0"ダミーセルが接続されたビット線BLR1が短絡され、"1"セルと"0"セルの中間電流であるリフレッシュ電流が生成される。これ以外の初期センス期間からラッチ動作期間（時刻ｔ１〜ｔ３）にかけての動作は、第１の実施形態と同様である。
リストア時には、"1"ダミーセルには常に"1"を書き込み、"0"ダミーセルには常に"0"を書き込むように、トランジスタＱ３８，Ｑ３９を活性化する。読み出し対象セルには、ラッチしたデータをリストアすべく、信号ＶφTL＝"0"、信号ＶφTR＝"0"、信号FBR＝"1"、信号bFBR＝"0"として、トランスファゲートＴＧ６，ＴＧ８をオンしてリストアを行う。
このように、１セル／ビット方式のセンスアンプであっても、上述した第１〜第３の実施形態のセンスアンプと基本的に同一構成を取ることができ、安定なラッチ動作が可能となるとともに、迅速なリストア処理も行うことができる。
（その他の実施形態）
上述した第２の実施形態のように、初期センス回路２１内のトランジスタＱ５，Ｑ６，Ｑ２１，Ｑ２２のチャネル長Ｌに対するチャネル幅Ｗの比率Ｗ／Ｌを最適化する構造では、リストア時の"1"書きが不十分である場合があるという問題点に対する一つの対策として第３の実施形態を説明した。第３の実施形態以外の対策として、第２の実施形態の回路構成を基本的に変更せずに、図１８の動作タイミング図に示すように、リストア期間（時刻ｔ３以降）には一時的に信号SAPの電位をラッチ期間中の電位ＶBLHよりも高い電圧にしてもよい。
また、第１〜第３の実施形態では、フォールデッド（Folded）型のセンスアンプの回路構成を示したが、本発明はオープン型のセンスアンプにも適用可能であり、図１、図１０および図１３をオープン型にしてもよい。例えば、図１のセンスアンプをオープン型にすると図１９のような回路で表される。図１９に示すオープン型のセンスアンプにも適用可能であることから、さまざまなアレイ構成のアプリケーションに適用可能といえる。
本発明の第１の実施形態による半導体記憶装置内のセンスアンプの回路図。 第１の実施形態による半導体記憶装置の概略構成を示すブロック図。 図２のセンスアンプの動作タイミング図。 図１のセンスノードSA,bSAの電圧変化を示す図。 センスノードSA側の回路構成とセンスノードbSA側の回路構成が非対称なセンスアンプの一例を示す回路図。 図５のセンスノードSA,bSAの電圧変化を示す図。 1000回の読み出しを繰り返し行った場合の図１のセンスアンプのセンスマージン分布を示す図。 センスノードSAで"0"を読み出し、センスノードbSAで"1"を読み出す場合のセンスマージン分布を示す図。 センスノードbSAで"1"を読み出し、センスノードSAで"0"を読み出す場合のセンスマージン分布を示す図。 本発明の第２の実施形態による半導体記憶装置内のセンスアンプの回路図。 図１０のセンスアンプの動作タイミング図。 初期センス回路２１内の各トランジスタにて想定される素子ばらつきがワーストケースになるような条件で回路シミュレーションを行って算出した結果を示す図。 本発明の第３の実施形態による半導体記憶装置内のセンスアンプの回路図。 図１３のセンスアンプの動作タイミング図。 本発明の第４の実施形態による半導体記憶装置内のセンスアンプ周辺の概略構成を示すブロック図。 センスアンプの内部構成を示す回路図。 図１６のセンスアンプ内のセンスユニットの回路図。 第２の実施形態の変形例を示すタイミング図。 オープン型のセンスアンプの一例を示す回路図。
符号の説明
１ メモリセルアレイ
２ センスアンプ群
２１ 初期センス回路
２２ ラッチ回路

Claims (6)

  1. 第１および第２ビット線に対応して設けられる第１および第２のセンスノードと、
    前記第１および第２のセンスノードに接続され、読み出すべきメモリセルから読み出したデータをセンスするセンスアンプと、を備え、
    前記センスアンプは、
    センス動作開始後の第１の期間内に、前記第１および第２のセンスノード間の電位差を増大させる初期センス回路と、
    前記第１の期間後の第２の期間内に、前記第１および第２のセンスノード間の電位差を増大し保持するラッチ回路と、を有し、
    前記初期センス回路は、
    ゲート同士が接続され、前記第１および第２のセンスノードに互いに比例した電流を流すカレントミラー接続された第１導電型の第１および第２のトランジスタと、
    ゲート同士が接続され、前記第１および第２のセンスノードに互いに比例した電流を流すカレントミラー接続された第１導電型の第３および第４のトランジスタと、
    ゲート同士が接続され、前記第１乃至第４のトランジスタの動作を制御するカレントミラー接続された第１導電型の第５および第６のトランジスタと、を有し、
    前記ラッチ回路は、
    前記第１および第２のセンスノード間に縦続接続され、一方のゲートは前記第２のセンスノードに接続され、他方のゲートは前記第１のセンスノードに接続される第１導電型の第７および第８のトランジスタと、
    前記第１および第２のセンスノード間に縦続接続され、一方のゲートは前記第２のセンスノードに接続され、他方のゲートは前記第１のセンスノードに接続される第２導電型の第９および第１０のトランジスタと、を備えることを特徴とする半導体記憶装置。
  2. 第１および第２ビット線に対応して設けられる第１および第２のセンスノードと、
    前記第１および第２のセンスノードに接続され、読み出すべきメモリセルから読み出したデータをセンスするセンスアンプと、を備え、
    前記センスアンプは、
    センス動作開始後の第１の期間内に、前記第１および第２のセンスノード間の電位差を増大させる初期センス回路と、
    前記第１の期間後の第２の期間内に、前記第１および第２のセンスノード間の電位差をラッチするラッチ回路と、を有し、
    前記初期センス回路は、
    前記第１および第２のセンスノード間に縦続接続され、一方のゲートは前記第２のセンスノードに接続され、他方のゲートは前記第１のセンスノードに接続される第１導電型の第１および第２のトランジスタと、
    前記第１および第２のセンスノード間に縦続接続され、一方のゲートは前記第２のセンスノードに接続され、他方のゲートは前記第１のセンスノードに接続される第２導電型の第３および第４のトランジスタと、を有し、
    前記ラッチ回路は、前記第１および第２のセンスノード間に縦続接続され、一方のゲートは前記第２のセンスノードに接続され、他方のゲートは前記第１のセンスノードに接続される第２導電型の第５および第６のトランジスタを有し、
    前記第１および第２のトランジスタは、前記初期センス回路および前記ラッチ回路で共用されることを特徴とする半導体記憶装置。
  3. 前記第１のトランジスタのチャネル長およびチャネル幅は、前記第２のトランジスタのチャネル長およびチャネル幅と同一であり、かつ前記第３のトランジスタのチャネル長およびチャネル幅は、前記第４のトランジスタのチャネル長およびチャネル幅と同一であることを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記第１および第２のトランジスタのチャネル長をＬ１かつチャネル幅をＷ１とし、前記第３および第４のトランジスタのチャネル長をＬ２かつチャネル幅をＷ２としたとき、Ｗ１／Ｌ１＞Ｗ２／Ｌ２であることを特徴とする請求項１または２に記載の半導体記憶装置。
  5. 前記第１および第２のセンスノードの間に縦続接続され、一方のゲートは前記第１のトランジスタのゲートに接続され、他方のゲートは前記第２のトランジスタのゲートに接続され、前記ラッチ回路の一部を構成する第２導電型の第７および第８のトランジスタを備えることを特徴とする請求項２乃至４のいずれかに記載の半導体記憶装置。
  6. 対になる第１および第２ビット線にそれぞれ接続される複数のメモリセルからなるセルアレイと、
    前記第１のビット線と前記第１のセンスノードとの接続または遮断を切替制御する第１のビット線切替回路と、
    前記第２のビット線と前記第２のセンスノードとの接続または遮断を切替制御する第２のビット線切替回路と、を備え、
    前記メモリセルは、フローティングボディに蓄積されたキャリアの量の大小により"1"と"0"を記憶する第２導電型のトランジスタであることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007257786A (ja) * 2006-03-24 2007-10-04 Toshiba Corp 半導体記憶装置
JP2010514079A (ja) * 2006-12-15 2010-04-30 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド フローティングボディセルメモリ用検出装置及びその検出方法
US9595315B2 (en) 2014-09-17 2017-03-14 Samsung Electronics Co., Ltd. Semiconductor memory device compensating difference of bitline interconnection resistance

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7251159B2 (en) * 2004-01-09 2007-07-31 Broadcom Corporation Data encoding approach for implementing robust non-volatile memories
JP2006338793A (ja) 2005-06-02 2006-12-14 Toshiba Corp 半導体記憶装置
JP2007133987A (ja) * 2005-11-11 2007-05-31 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法
KR100675299B1 (ko) * 2006-02-15 2007-01-29 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
JP5134208B2 (ja) * 2006-03-20 2013-01-30 株式会社東芝 半導体記憶装置
JP4965883B2 (ja) * 2006-04-07 2012-07-04 株式会社東芝 半導体集積回路装置および半導体集積回路装置のトリミング方法
JP2007323700A (ja) 2006-05-30 2007-12-13 Toshiba Corp 半導体記憶装置
JP5032148B2 (ja) 2007-02-20 2012-09-26 株式会社東芝 半導体記憶装置
JP5032149B2 (ja) * 2007-02-22 2012-09-26 株式会社東芝 半導体記憶装置
JP4498374B2 (ja) * 2007-03-22 2010-07-07 株式会社東芝 半導体記憶装置
CN114121058B (zh) 2020-08-27 2023-08-29 长鑫存储技术有限公司 存储器的调节方法、调节***以及半导体器件
CN114121073B (zh) * 2020-08-27 2023-09-12 长鑫存储技术有限公司 存储器的调节方法、调节***以及半导体器件
CN114121096B (zh) 2020-08-27 2024-03-26 长鑫存储技术有限公司 存储器的调节方法、调节***以及半导体器件
CN114121072B (zh) 2020-08-27 2023-12-12 长鑫存储技术有限公司 存储器的调节方法、调节***以及半导体器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6567330B2 (en) * 2001-08-17 2003-05-20 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2004152363A (ja) * 2002-10-29 2004-05-27 Renesas Technology Corp 半導体記憶装置
JP4110115B2 (ja) * 2004-04-15 2008-07-02 株式会社東芝 半導体記憶装置
JP4008907B2 (ja) * 2004-08-24 2007-11-14 株式会社東芝 半導体記憶装置
JP4195427B2 (ja) * 2004-08-31 2008-12-10 株式会社東芝 半導体記憶装置
JP2006338793A (ja) 2005-06-02 2006-12-14 Toshiba Corp 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007257786A (ja) * 2006-03-24 2007-10-04 Toshiba Corp 半導体記憶装置
JP2010514079A (ja) * 2006-12-15 2010-04-30 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド フローティングボディセルメモリ用検出装置及びその検出方法
US9595315B2 (en) 2014-09-17 2017-03-14 Samsung Electronics Co., Ltd. Semiconductor memory device compensating difference of bitline interconnection resistance

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