JP5116588B2 - ダイナミック型半導体記憶装置 - Google Patents
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Description
図3から図5を参照して、本発明によるダイレクト参照書き込み方式を利用したDRAMの第1の実施の形態を説明する。
図3は、本発明によるDRAMの第1の実施の形態における構成の一部を示す回路図である。図3を参照して、本発明によるDRAMは、それぞれがビット線BT、BCに接続されるラッチ型差動センスアンプ回路101、プリチャージ回路102、参照電位供給回路103、メモリセルアレイ104、プレート電圧供給回路107を具備する。以下、ビット線BT、BCを総称する場合、ビット線対BT、BCと称す。
図4及び図5を参照して、本発明によるDRAMの第1の実施の形態における書き込み及び読み出し動作の詳細を説明する。
図6を参照して、本発明によるダイレクト参照書き込み方式を利用したDRAMの第2の実施の形態を説明する。
図6は、本発明によるDRAMの第2の実施の形態における構成の一部を示す回路図である。第1の実施の形態におけるDRAMは、参照メモリセルの対向電極接点33が、低電圧電源(GND電圧)に接続された参照電位供給回路103を備えているが、第2の実施の形態におけるDRAMは、これに替えて、参照メモリセルの対向電極接点34が、高電圧電源(VDD電圧)に接続された参照電位供給回路203を備えている。その他の構成は、第1の実施の形態と同様である。
以下では、第1の実施の形態と異なる動作について説明する。
3、4、5、6、7、10、11、12、14、18、19:Nチャンネル型トランジスタ
8、15:参照セル容量
9、13:参照セル接点
16、21:メモリセル容量
17、20:メモリセル接点
24、25、26、27:GND端子
28、29、30、31、32、34:対向電極接点
101:ラッチ型差動センスアンプ回路
102:プリチャージ回路
103、303、403:参照電位供給回路
104、304、404:メモリセルアレイ
107、307:プレート電位供給回路
Claims (7)
- ビット線対に接続され、前記ビット線対の電圧差を増幅するセンスアンプと、
第1制御信号に応じて前記ビット線対を低圧側の電源電圧に固定するプリチャージ回路と、
ワード線から供給される信号に応じて制御される第1スイッチ回路を介して、前記ビット線対に一端が接続されるメモリセル容量と、
参照ワード線から供給される信号に応じて制御される第2スイッチ回路を介して、前記ビット線対に一端が接続される参照セル容量と、
を具備し、
前記メモリセル容量の他端と前記参照セル容量の他端は、電気的に分離されている
ダイナミック型半導体記憶装置。 - 請求項1に記載のダイナミック型半導体記憶装置において、
前記メモリセル容量の他端は第1電圧に固定され、
前記参照セル容量の他端は第2電圧に固定される
ダイナミック型半導体記憶装置。 - 請求項2に記載のダイナミック型半導体記憶装置において、
前記第2電圧は、前記低圧側の電源電圧である
ダイナミック型半導体記憶装置。 - 請求項2に記載のダイナミック型半導体記憶装置において、
前記第2電圧は、高圧側の電源電圧である
ダイナミック型半導体記憶装置。 - 請求項1から4のいずれか1項に記載のダイナミック型半導体記憶装置において、
前記参照セル容量の一端は、第3スイッチ回路を介して参照電圧が供給される端子に接続され、
前記第3スイッチ回路は、第2制御信号に応じて、前記参照セル容量の一端と前記端子との電気的接続を制御する
ダイナミック型半導体記憶装置。 - 請求項5に記載のダイナミック型半導体記憶装置において、
前記参照電圧は、高圧側の電源電圧と低圧側の電源電圧の中間電圧である
ダイナミック型半導体記憶装置。 - 請求項2から6のいずれか1項に記載のダイナミック型半導体記憶装置において、
前記第1電圧は、高圧側の電源電圧と低圧側の電源電圧の中間電圧である
ダイナミック型半導体記憶装置。
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