JP2011003921A - 逆自己整合方式を利用したツインono形態のsonosメモリ素子製造方法 - Google Patents
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Abstract
【解決手段】スペーサを使用した自己整合方式でゲート下部のONO誘電層を、中間部分が分離され、分離された両側が対称的なツインONO誘電層構造に形成する。ONO誘電層が分離された中間部分には、ONO誘電層と独立してゲート誘電層を形成する。
【選択図】 図5(E)
Description
今まで開発及び量産化された代表的なフラッシュ半導体メモリの構造は、電荷を蓄積するフローティングゲートとこれを制御するコントロールゲートとが積層された形態よりなるスタックゲート形態が一般的である。
図1を参照すれば、SONOS(または、MONOS)セルは半導体基板10、例えば、p−Si基板にソース及びドレインジャンクション15を形成し、半導体基板10上にONO(Oxide−Nitride−Oxide)誘電層20を形成した後でその上にゲート30を形成して構成される。このようなSONOSセルはトランジスタのゲート酸化膜の代りにONO誘電層20を使用する構造を有する。同時に、SONOSセルは電荷を蓄積するフローティングゲートの代りにONO誘電層20を使用することによって、ONO誘電層20の薄いシリコン酸化物層21、25間のシリコン窒化物層23に電子を注入したり、またはホールを注入させる。
図2を参照すれば、2ビットメモリ技術はスタックゲート形態のフラッシュ素子に対比して同一面積当り2倍の集積度を具現する長所がある。このような2ビットメモリ動作はトランジスタのコントロールゲート(図1の30)と両側のソース及びドレインジャンクション15のうち片方のジャンクションに高い電圧を印加して(すなわち、チャンネルホット電子注入(CHEI:Channel Hot Electron Injection)方式で)電子をゲート30の一方の縁の下端のシリコン窒化物層23に注入し(順方向に注入)、以後、反対側ソース及びドレインジャンクション15とゲート30に電圧を印加して逆方向に読み出す方式を採択している。
このような電荷分布図については非特許文献1、2で報告されている。
<単一ゲート構造のツインSONOS>
図5(A)ないし図5(K)は、本発明の第1実施形態によるツインONO形態のSONOSメモリ素子製造方法を説明するために概略的に示す断面図である。
図5(A)を参照すれば、SONOSメモリ素子を製造する出発物質としてp型基板を用意する。例えば、図5(A)に提示されたようにSOI(Silicon120−On−Insulator 110)基板を用意する。この時、SOI基板のシリコン層120はp導電型を有して実質的にp型基板として作用する。勿論、このようなSOI基板の他に一般的なシリコン基板も利用できる。まず、このようなシリコン層120に活性領域を設定するフィールド領域を素子分離工程を通じて形成する。このような素子分離工程は素子分離のための色々な方法、例えば、浅いトレンチ素子分離、自己整合による浅いトレンチ素子分離、LOCOSなどを遂行できる。
バッファ層600はSONOS素子のONO誘電層の中間部分が物理的に断絶されて分離される工程などで利用されて、後で必要に応じて除去される犠牲層である。したがって、バッファ層600はこのような犠牲層として効果的に作用させるために少なくともONO誘電層500に対して十分なエッチング選択比を有して選択的に除去できる絶縁物質よりなることが望ましい。
以後の一連の工程は、一般的な半導体素子製造工程に従う。
<三重ゲート構造のツインSONOS>
第2実施形態では、第1実施形態とは異なり、三重ゲート構造が形成される。第2実施形態で第1実施形態と同じ符号が付される部材は実質的に同じ部材と解釈できる。
図6(A)を参照すれば、SONOSメモリ素子を製造する出発物質として図5(A)を参照して説明したようにSOI基板を用意する。その後、図5(B)を参照して説明したように、シリコン層120のSiチャンネル領域上に素子のメモリとして使われるONO誘電層500を形成する。
以後の一連の工程は一般的な半導体素子製造工程に従う。
<第1変形された単一ゲート構造のツインSONOS>
第3実施形態では第1実施形態とは異なり、変形された単一ゲート構造が形成される。第3実施形態で第1実施形態と同じ符号が付される部材は実質的に同じ部材と解釈できる。
図7(A)を参照すれば、SONOSメモリ素子を製造する出発物質として図5(A)を参照して説明したようにSOI基板を用意する。その後、第1バッファ層630及び第2バッファ層600を形成する。第2バッファ層600は図5(B)を参照して説明したように後続するONO誘電層500をパターニングする目的で犠牲層として形成される。第1バッファ層630は第2バッファ層600のパターニングまたは除去時に下部のシリコン層120に侵害が生じることを防止する役割をするように形成される。このような第1バッファ層630はパッド層またはエッチング終了層の役割を果たせる。したがって、第1バッファ層630は第2バッファ層600とエッチング選択比を有するように第2バッファ層600と異なる絶縁物質で形成される。
続いて、第2バッファ層600を異方性エッチングでパターニングして図5(B)を参照して説明したようにトレンチ601を形成する。
図7(D)を参照すれば、第1導電性スペーサ700をエッチングマスクとして使用して下部のONO誘電層500の第1導電性スペーサ700によって画定された露出部分を選択的にエッチングして除去する。このようなエッチング工程は図5(D)を参照して説明したように異方性エッチングで遂行されることが望ましい。このようなエッチング工程によってSOI基板のシリコン層120が露出される。
図7(F)を参照すれば、ゲート誘電層800上に凹部801、すなわち、第1導電性スペーサ700間のギャップを埋め込む第2導電性層900を図5(F)を参照して説明したように形成する。
以後の一連の工程は一般的な半導体素子製造工程に従う。
<第2変形された単一ゲート構造のツインSONOS>
第4実施形態では第1及び第3実施形態とは異なり、変形された単一ゲート構造が形成される。第4実施形態で第1実施形態と同じ符号が付される部材は実質的に同じ部材と解釈できる。
図8(A)を参照すれば、SONOSメモリ素子を製造する出発物質として図5(A)を参照して説明したようにSOI基板を用意する。その後、図5(B)を参照して説明したようにONO誘電層500を形成し、その上にトレンチ601を有するバッファ層600を形成する。続いて、トレンチ601の内側壁に第1絶縁スペーサ770を形成する。この時、第1絶縁スペーサ770は図5(C)の第1導電性スペーサ700とは異なり、絶縁物質またはフォトレジスト物質で形成できる。このような第1絶縁スペーサ770は第2実施形態の第1絶縁スペーサ710とは異なり、犠牲層として形成される。
図8(D)を参照すれば、バッファ層600をエッチングマスクとして、第1絶縁スペーサ770の除去によって露出された上層のシリコン酸化物層500c部分を選択的に除去して中間層のシリコン窒化物層500bの一部を露出させる。
図8(E)を参照すれば、露出されたシリコン層120を覆い包むゲート誘電層800を図5(E)を参照して説明したことと類似して形成する。例えば、このようなゲート誘電層800は熱酸化方式によるシリコン酸化物で形成できる。
これによって、導電性層930でゲートが構成され、中間部位が分離されたツインONO誘電層500’を含むSONOSセルが形成される。以後の一連の工程は一般的な半導体素子製造工程に従う。
図9(A)及び図9(B)は何れも0.12μmゲート長構造でそれぞれゲートに5V、ドレインに3Vを印加した後(残りの電圧条件はいずれも接地条件である)、1μsストレスを印加した後、すなわち、プログラムを遂行した後、捕獲された電荷の分布をシミュレーションを通じて測定した結果を示したものである。
121、125 第1、第2拡散層
500 ONO誘電層
500a、500c シリコン酸化物層
500b シリコン窒化物層
600 バッファ層
601 トレンチ
700 第1導電性スペーサ
800 ゲート誘電層
801 凹部
900 第2導電性層
910、920 第1、第2シリサイド層
Claims (7)
- 基板上にシリコン酸化物層−シリコン窒化物層−シリコン酸化物層(ONO)の誘電層を形成する段階と、
前記誘電層上に前記誘電層の表面一部を露出させるトレンチを有するバッファ層を形成する段階と、
前記トレンチの内側壁に第1導電性スペーサを形成する段階と、
前記第1導電性スペーサをエッチングマスクとして前記誘電層の露出された部分を選択的に除去して前記誘電層を2つの部分に分離する段階と、
前記誘電層の分離によって露出された前記基板、前記ONO側面、及び前記第1導電性スペーサ上にゲート誘電層を形成する段階と、
前記ゲート誘電層上に前記トレンチの両側壁間のギャップを埋め込む第2導電性層を形成する段階と、
前記第1導電性スペーサをエッチングマスクとして前記バッファ層を除去する段階と、
前記誘電層の前記バッファ層の除去によって露出された部分を前記第1導電性スペーサをエッチングマスクとして選択的に除去して2つの部分に分離された前記誘電層を最終パターンとする段階と、を含み、
前記第1導電性スペーサは前記ゲート誘電層によって前記第2導電性層から分離されることを特徴とするシリコン−酸化物−窒化物−酸化物−シリコン(SONOS)メモリ素子製造方法。 - 前記ゲート誘電層は熱酸化または化学気相蒸着によって形成されることを特徴とする請求項1に記載のSONOSメモリ素子製造方法。
- 前記第2導電性層を形成する段階は、
前記第2導電性層を前記ゲート誘電層上に前記トレンチの両側壁間のギャップを埋め込むように蒸着する段階と、
前記第2導電性層をエッチバッグまたは化学機械的に研磨して前記バッファ層上に延びた前記ゲート誘電層部分を露出させる段階と、を含むことを特徴とする請求項1に記載のSONOSメモリ素子製造方法。 - 前記最終パターンとされた誘電層外側の露出した前記基板に第1拡散層をイオン注入で形成する段階と、
前記最終パターンとされた誘電層及び前記第1導電性スペーサの側壁に第2絶縁スペーサを形成する段階と、
前記第2絶縁スペーサをマスクとして前記基板に第2拡散層をイオン注入で形成する段階と、をさらに含むことを特徴とする請求項1に記載のSONOSメモリ素子製造方法。 - 前記第2絶縁スペーサは、
化学気相蒸着または熱酸化によって形成されるシリコン酸化物層またはシリコン窒化物層よりなることを特徴とする請求項4に記載のSONOSメモリ素子製造方法。 - シリサイド化工程で、前記第1導電性スペーサ及び前記第2導電性層上に第1シリサイド層を選択的に形成し、かつ前記第2拡散層上に選択的に第2シリサイド層を形成する段階をさらに含むことを特徴とする請求項4に記載のSONOSメモリ素子製造方法。
- 前記第1導電性スペーサ及び前記第2導電性層は導電性シリコン層を含んで形成されることを特徴とする請求項6に記載のSONOSメモリ素子製造方法。
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