JP2009212399A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 125
- 238000003860 storage Methods 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 73
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 54
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 125000006850 spacer group Chemical group 0.000 claims description 75
- 238000009792 diffusion process Methods 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 191
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 33
- 229920005591 polysilicon Polymers 0.000 description 33
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 8
- 102100022406 60S ribosomal protein L10a Human genes 0.000 description 7
- 101000755323 Homo sapiens 60S ribosomal protein L10a Proteins 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910017052 cobalt Inorganic materials 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical group [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Abstract
【課題】コントロールゲート電極を低抵抗化し、高速動作が可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０のチャネル領域上に形成された電荷蓄積層１１と、電荷蓄積層１１上に形成されたコントロールゲート電極３０と、コントロールゲート電極３０上に形成されたシリサイド層６３と、コントロールゲート電極３０の側方に絶縁層１５を介して形成されたワードゲート電極２０とを具備する。シリサイド層６３の上面は平坦である。
【選択図】図１０
【解決手段】不揮発性半導体記憶装置は、半導体基板１０のチャネル領域上に形成された電荷蓄積層１１と、電荷蓄積層１１上に形成されたコントロールゲート電極３０と、コントロールゲート電極３０上に形成されたシリサイド層６３と、コントロールゲート電極３０の側方に絶縁層１５を介して形成されたワードゲート電極２０とを具備する。シリサイド層６３の上面は平坦である。
【選択図】図１０
Description
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特にチャージトラップ型の不揮発性半導体記憶装置及びその製造方法に関する。
不揮発性半導体記憶装置として、チャージトラップ型の不揮発性半導体記憶装置が知られている。例えば、特開２００４−３１２００９号公報（対応米国特許：ＵＳ７，００５，３４９Ｂ２）には、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）メモリ素子製造方法が開示されている。
図１〜図９は、特開２００４−３１２００９号公報のＳＯＮＯＳメモリ素子製造方法を示す断面図である。まず、図１に示すように、半導体基板１１０上にＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）の誘電層１１１を形成する。次に、誘電層１１１上に第１導電性層１３０ａを形成する。その後、第１導電性層１３０ａ上にバッファ層１８０を形成する。次に、図２に示すように、バッファ層１８０に、第１導電性層の１３０ａ表面一部を露出させるトレンチ１８１を形成する。続いて、図３に示すように、トレンチ１８１を覆うように第１絶縁膜１１７ａを形成する。
そして、図４に示すように、第１絶縁膜１１７ａをエッチバックしてトレンチ１８１の内側壁に第１絶縁スペーサ１１７を形成する。その後、図５に示すように、第１絶縁スペーサ１１７をエッチングマスクとして第１導電性層１３０ａの露出された部分及び下部の誘電層１１１部分を選択的に順次に除去して第１導電性層１３０ａ及び誘電層１１１を２つの部分に分離する。次に、図６に示すように、誘電層１１１の分離によって露出された半導体基板１１０上にゲート誘電層１１５を形成する。このゲート誘電層１１５は、第１絶縁スペーサ１１７下部の分離された２つの第１導電性層１３０ａがそれぞれ独立的なゲート（コントロールゲート１３０）として作用することを許容するように、２つの第１導電性層１３０ａ間を絶縁させるように第１絶縁スペーサ１１７上に延びている。続いて、ゲート誘電層１１５上にトレンチの両側壁間のギャップを埋め込む第２導電性層１２０（ワードゲート１２０）を形成する。そして、第２導電性層１２０上を覆い包むキャッピング絶縁層１１８を形成する。
次に、図７に示すように、第１絶縁スペーサ１１７をエッチングマスクとしバッファ層１８０を除去する。続いて、図８に示すように、第１導電性層１３０ａのバッファ層１８０の除去によって露出された部分及び下部の誘電層１１１部分を、第１絶縁スペーサ１１７をエッチングマスクとして選択的に順次に除去して、２つの部分に分離された誘電層１１１及び第１導電性層１３０（コントロールゲート１３０）を最終パターンとする。続いて、図９に示されるように、最終パターン（の誘電層１１１）の外側の露出した半導体基板１１０に第１拡散層１５１ａをイオン注入で形成する。次に、最終パターンとされた誘電層１１１及び第１導電性層１３０の側壁に第２絶縁スペーサ１１６を形成する。そして、第２絶縁スペーサ１１６をマスクとして半導体基板１１０に第２拡散層１５１ｂをイオン注入で形成する。その後、図示されないが、シリサイド化工程で、第２拡散層１５１ｂ上に選択的に第２シリサイド層を形成し、かつ第２導電性層１２０上に第３シリサイド層を形成する。第１導電性層及び第２導電性層は導電性シリコン層を含んで形成される。
また、Ｔ．Ｓａｉｔｏ ｅｔ ａｌ．“Ｈｏｔ Ｈｏｌｅ Ｅｒａｓｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ａｎｄ Ｒｅｌｉａｂｉｌｉｔｙ ｉｎ Ｔｗｉｎ ＭＯＮＯＳ Ｄｅｖｉｃｅ”，ＩＥＥＥ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ，ｐ．５０−５２，２００３には、スプリットゲート型の不揮発性半導体記憶装置としてＴｗｉｎ−ＭＯＮＯＳ構造の素子が開示されている。
メモリの微細化が進むにつれて、動作速度の高速化が求められている。しかし、上記特開２００４−３１２００９号公報の技術（図１〜図９）では、第１導電性層１３０（コントロールゲート１３０）上に第１絶縁スペーサ１１７が存在するため、第１導電性層１３０としてのポリシリコンをシリサイド化することが出来ない。そのため、コントロールゲート電極が高抵抗となり高速動作の障害となる。コントロールゲート電極を低抵抗化し、高速動作が可能な技術が望まれる。
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の不揮発性半導体記憶装置は、半導体基板（１０）のチャネル領域上に形成された電荷蓄積層（１１）と、電荷蓄積層（１１）上に形成されたコントロールゲート電極（３０）と、コントロールゲート電極（３０）上に形成されたシリサイド層（６３）と、コントロールゲート電極（３０）の側方に絶縁層（１５）を介して形成されたワードゲート電極（２０）とを具備する。シリサイド層（６３）の上面は平坦である。
本発明の不揮発性半導体記憶装置では、コントロールゲート電極（３０）上に、上面が平坦なシリサイド層（６３）が形成されている。このシリサイド層（６３）により、コントロールゲート電極（３０）を低抵抗化することができる。それにより、本不揮発性半導体記憶装置での高速動作が可能となる。
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板（１０）上に電荷蓄積膜（１１）と導電膜（３０ａ）とマスク膜（８０）とを順次形成する工程と、所定の部分においてマスク膜（８０）と導電膜（３０ａ）と電荷蓄積膜（１１）とを順次除去して溝（８１）を形成する工程と、内側を絶縁膜（１５）で覆われた溝（８１）を埋めるようにワードゲート電極（２０）を形成する工程と、マスク膜（８０）を除去する工程と、導電膜（３０ａ）及びワードゲート電極（２０）を覆うようにスペーサ膜（１７ａ）を形成する工程と、スペーサ膜（１７ａ）をエッチバックしてワードゲート電極（２０）の両側に絶縁膜（１５）を介してスペーサ層（１７）を形成する工程と、スペーサ層（１７）をマスクとして導電膜（３０ａ）と電荷蓄積膜（１１）とを除去してコントロールゲート電極（３０）を形成する工程とソース・ドレイン拡散層（５１）を形成する工程と、スペーサ層（１７）を選択的に除去する工程と、ワードゲート電極（２０）、コントロールゲート電極（３０）、ソース・ドレイン拡散層（５１）の上部をシリサイド化する工程とを具備する。
本発明の不揮発性半導体記憶装置の製造方法により製造された不揮発性半導体記憶装置では、上述のようにコントロールゲート電極（３０）上にシリサイド層（６３）が形成されている。このシリサイド層（６３）により、コントロールゲート電極（３０）を低抵抗化することができ、本不揮発性半導体記憶装置での高速動作が可能となる。
本発明により、コントロールゲート電極を低抵抗化し、高速動作が可能な不揮発性半導体記憶装置を提供できる。
以下、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。
図１０は、本発明の第１の実施の形態の不揮発性半導体記憶装置の構成を示す断面図である。本図では、本実施の形態に係る不揮発性半導体記憶装置のメモリセル２としてＴＷＩＮ−ＭＯＮＯＳ構造のフラッシュメモリセルを例示している。
まず、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。
図１０は、本発明の第１の実施の形態の不揮発性半導体記憶装置の構成を示す断面図である。本図では、本実施の形態に係る不揮発性半導体記憶装置のメモリセル２としてＴＷＩＮ−ＭＯＮＯＳ構造のフラッシュメモリセルを例示している。
メモリセル２は、ワードゲート電極２０と、ワードゲート絶縁膜１５と、コントロールゲート電極３０と、ＯＮＯ膜（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ ｆｉｌｍ：酸化物−窒化物−酸化物膜）１１と、サイドウォール絶縁膜１６と、ソース／ドレイン拡散層５１と、シリサイド層６１、６２、６３とを具備する。
ワードゲート電極２０は、チャネル領域（半導体基板１０の表面領域）上にワードゲート絶縁膜１５を介して形成されている。ワードゲート電極２０は、不純物をドープしたポリシリコンに例示される。ワードゲート電極２０の半導体基板１０表面からの高さは、コントロールゲート電極３０の半導体基板１０表面からの高さよりも高い。これにより、ワードゲート電極２０及びコントロールゲート電極３０上にシリサイド層６２、６３（後述）を形成するとき、ワードゲート電極２０（シリサイド層６２）とコントロールゲート電極３０（シリサイド層６３）とを短絡させる層を形成するおそれが無くなる。ワードゲート電極２０は、後述されるように上面側の幅が底面側の幅よりも大きくても良い。その場合、シリサイド層６２の面積を広く取れるので、シリサイド層６２の低抵抗化に寄与できる。シリサイド層６２は、ワードゲート電極２０の上部に形成されている。コバルトシリサイドに例示される。
ワードゲート絶縁膜１５は、ソース／ドレイン拡散層５１に挟まれたチャネル領域上に、ワードゲート電極２０の底面及び両側面を覆うように形成されている。ワードゲート絶縁膜１５は、酸化シリコンに例示される。ワードゲート絶縁膜１５は、電荷を蓄積する機能を有していない。すなわち、ワードゲート電極２０の底面及び側面に電荷が蓄積されることは無い。ＯＮＯ膜１１（電荷蓄積層：後述）がワードゲート電極２０の側面には無く、代わりにワードゲート絶縁膜１５がワードゲート電極２０の側面を覆うことにより、電荷蓄積領域をコントロールゲート電極３０下部のＯＮＯ膜１１のみにすることが出来る。それにより、電荷をチャネル領域に対向したＯＮＯ膜１１のみに局在させることが出来、動作の信頼性を高めることが出来る。
コントロールゲート電極３０は、ワードゲート電極２０の両側面にワードゲート絶縁膜１５を介し、チャネル領域上にＯＮＯ膜１１を介して形成されている。コントロールゲート電極３０は、不純物をドープしたポリシリコンに例示される。その上面は、半導体基板１０の表面と略平行であり、平坦である。本図に示されるＴＷＩＮ−ＭＯＮＯＳ構造では、一つのメモリセル２あたり、一つのワードゲート電極２０の両側に二つのコントロールゲート電極３０を有している。シリサイド層６３は、コントロールゲート電極３０上に形成されている。シリサイド層６３はコバルトシリサイドに例示される。その上面は、半導体基板１０の表面及びコントロールゲート電極３０の上面と略平行であり、平坦である。
ＯＮＯ膜１１は、電荷蓄積層であり、コントロールゲート電極３０とチャネル領域との間に形成されている。ＯＮＯ膜１１は、酸化膜１２／窒化膜１３／酸化膜１４の３層構造であり、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜に例示される。既述のように、ＯＮＯ膜１１は、チャネル領域に対向する領域のみに形成されているので、蓄積した電荷が他の領域に逃げることは無くなる。その結果、コントロールゲート電極３０及びワードゲート電極２０によりその電荷の出し入れを適切に行うことが可能となる。
サイドウォール絶縁膜１６は、コントロールゲート電極３０、ＯＮＯ膜１１及びシリサイド層６３におけるワードゲート電極２０側と反対の側の側面を覆うように形成されている。サイドウォール絶縁膜１６は、単層の酸化シリコン膜や、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層構造に例示される。隣り合うメモリセル２のコントロールゲート電極３０同士は、それぞれサイドウォール絶縁膜１６や層間絶縁層１９で囲まれ互いに絶縁されている。
ソース／ドレイン拡散層５１は、半導体基板１０の表面のチャネル領域の両側に形成されている。ソース／ドレイン拡散層５１は、低濃度拡散層（ＬＤＤ拡散層）５１ａと高濃度拡散層５１ｂを備えている。低濃度拡散層５１ａは、ソース／ドレイン拡散層５１からチャネル領域へ張り出すように、概ねサイドウォール絶縁膜１６直下の位置に形成されている。その不純物は、Ｎ型の場合には砒素（Ａｓ）又はリン（Ｐ）に例示され、Ｐ型の場合にはボロン（Ｂ）に例示される。シリサイド層６１は、ソース／ドレイン拡散層５１の上部に形成されている。コバルトシリサイドに例示される。シリサイド層６１上部には、コンタクト７１が接続され、更に上層の配線７２（例示：ビット線）に接続されている。
本発明では、コントロールゲート電極３０上にシリサイド層６３を有している。このシリサイド層６３により、コントロールゲート電極３０を低抵抗化することができる。それにより、本不揮発性半導体記憶装置での高速動作が可能となる。また、シリサイド層６３の上面が半導体基板１０平面に対して略平行で平坦であり、ワードゲート電極２０の高さがコントロールゲート電極３０の高さよりも高い。したがって、シリサイド層６２とシリサイド層６３を形成するとき、ワードゲート電極２０の上部とコントロールゲート電極３０の上部との間に十分に距離を取ることができる。それにより、シリサイド層６２とシリサイド層６３とが短絡することを防止することが可能となる。
図１１は、本実施の形態に係る不揮発性半導体記憶装置の構成を示す平面図である。図中、シリサイド層６１、６２、６３、層間絶縁層１９、配線７２は省略している。
不揮発性半導体記憶装置では、メモリセル２（破線で囲んだ領域）が行列状に複数個配置されている。ワードゲート電極２０は、Ｘ方向へ延伸し、Ｘ方向に並ぶ複数のメモリセル２の間で共用されている。コントロールゲート電極３０は、ワードゲート絶縁膜１５を介してワードゲート電極２０の両側に沿ってＸ方向へ延伸し、Ｘ方向に並ぶ複数のメモリセル２の間で共用されている。ワードゲート電極２０とコントロールゲート電極３０とは、配線としての機能も有している。
また、半導体基板１０の表面には、その表面領域を電気的に分離するＹ方向へ伸びる複数の素子分離領域８が形成されている。メモリセル２は、素子分離領域８で挟まれ、一つのワードゲート電極２０とその両側のコントロールゲート電極３０とその近傍の領域（ソース／ドレイン拡散層５１）とを含んだ領域である。例えば、図中の四角の枠（破線）で囲んだ領域である。図１３に示されるメモリセル２は、図１４におけるＡＡ’断面に相当する。コンタクト７１は、メモリセル２のソース／ドレイン拡散層５１を上層に配置された配線（図示されず、例示：ビット線）に接続している。
次に、図１０を参照して、本実施の形態に係る不揮発性半導体記憶装置の動作について説明する。まず、メモリセル２への情報の書き込み動作について説明する。ワードゲート電極２０に約１Ｖの正電位を印加し、書き込みを行う側（以下「選択側」という）のコントロールゲート電極３０に約６Ｖの正電位を印加し、このコントロールゲート電極３０と対をなす書き込みを行わない側（以下「非選択側」という）のコントロールゲート電極３０に約３Ｖの正電位を印加し、選択側のソース／ドレイン拡散層５１に約５Ｖの正電位を印加し、非選択側のソース／ドレイン拡散層５１に約０Ｖを印加する。する。これにより、チャネル領域において発生したホットエレクトロンが、選択側のＯＮＯ膜１１の室化膜１３中に注入される。これをＣＨＥ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ：チャネル熱電子）注入という。これにより、データが書き込まれる。
次に、メモリセル２に書き込んだ情報の消去動作について説明する。ワードゲート電極２０に約０Ｖを印加し、選択側のコントロールゲート電極３０に約−３Ｖの負電位を印加し、非選択側のコントロールゲート電極３０に約２Ｖの正電位を印加し、選択側のソース／ドレイン拡散層５１に約５Ｖの正電位を印加する。これにより、バンド間トンネルによりホール・エレクトロンペアが発生し、このホール又はこのホールに衝突されて発生したホールが加速されてホットホールとなり、選択側のＯＮＯ膜１１の窒化膜１４中に注入される。これにより、ＯＮＯ膜１１の窒化膜中に蓄積されていた負電荷が打ち消され、データが消去される。
次に、メモリセル２に書き込んだ情報の読み出し動作について説明する。ワードゲート電極２０に約２Ｖの正電位を印加し、選択側のコントロールゲート電極３０に約２Ｖの正電位を印加し、非選択側のコントロールゲート電極３０に約３Ｖの正電位を印加し、選択側のソース／ドレイン拡散層５１に約０Ｖを印加し、非選択側のソース／ドレイン拡散層５１に約１．５Ｖを印加する。この状態で、メモリセル２の閾値を検出する。選択側のＯＮＯ膜１１に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりも閾値が増加するため、閾値を検出することにより、選択側のＯＮＯ膜１１に書き込まれた情報を読み出すことができる。図１３に示すメモリセル２においては、ワードゲート電極２０の両側に１ビットずつの２ビットの情報を記録することができる。
次に、本実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１２〜図２８は、本実施の形態に係る不揮発性半導体記憶装置の製造方法における各工程を示す断面図である。図１２〜図２８は、図１１におけるＡＡ’断面に対応している。なお、以下では、ワードゲート電極２０及びコントロールゲート電極３０がポリシリコン膜で形成される例を用いて説明する。
図１２に示されるように、ｐ型シリコンの半導体基板１０の表面に、酸化膜１２として酸化シリコン膜、窒化膜１３として窒化シリコン膜、及び酸化膜１４として酸化シリコン膜をこの順に積層する。最初の酸化シリコン膜は、ウェット酸化法又はラジカル酸化法を用いて、例えば３ｎｍ〜５ｎｍ形成する。窒化シリコン膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて例えば６ｎｍ〜１０ｎｍ形成する。最後の酸化シリコン膜は、ラジカル酸化、ウェット酸化又はＣＶＤ法により例えば３ｎｍ〜１０ｎｍ形成する。これにより、電荷蓄積層となるＯＮＯ膜１１が形成される。その後、ＯＮＯ膜１１を覆うようにポリシリコン膜３０ａをＣＶＤ法により形成する。ポリシリコン膜３０ａは、例えば５０ｎｍ〜２００ｎｍ形成し、成膜中のＩｎ−Ｓｉｔｕドープもしくは成膜後のイオン注入により不純物をドープする。ポリシリコン膜３０ａは、後工程でコントロールゲート電極３０となる。続いて、ポリシリコン膜３０ａを覆うように、マスク膜８０として窒化シリコン膜をＣＶＤ法で形成する。マスク膜８０は、例えば５０ｎｍ〜２００ｎｍ形成する。
次に、図１３に示されるように、フォトリソグラフィ技術によりワードゲート電極２０のパターンを有するフォトレジスト（図示されず）を形成する。そして、そのフォトレジストをマスクとして、マスク膜８０、ポリシリコン膜３０ａ及びＯＮＯ膜１１を順次ドライエッチングしてトレンチ８１を形成する。このトレンチ８１内には、後工程でワードゲート電極２０が形成される。その後、フォトレジストを除去する。
続いて、図１４に示されるように、マスク膜８０及びトレンチ８１の内側を覆うように、ワードゲート絶縁膜１５（酸化シリコン）をＣＶＤ法により形成する。ワードゲート絶縁膜１５は、例えば１０ｎｍ〜３０ｎｍ形成する。ワードゲート絶縁膜１５形成後のトレンチ８１の幅は、ワードゲート電極２０のゲート長に対応する。例えば、６０ｎｍ〜２００ｎｍである。続いて、ワードゲート絶縁膜１５を覆い、トレンチ８１を埋めるようにポリシリコン膜２０ａをＣＶＤ法により形成する。ポリシリコン膜２０ａは、例えば６０ｎｍ〜２００ｎｍ形成し、成膜中のＩｎ−Ｓｉｔｕドープもしくは成膜後のイオン注入により不純物をドープする。ポリシリコン膜２０ａは、後工程で、ワードゲート電極２０となる。
次に、図１５に示されるように、ポリシリコン膜２０ａ及びワードゲート絶縁膜１５を、マスク膜８０の高さに合わせる（トレンチ８１内にのみ残す）ように、エッチバック又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により除去し、平坦化する。これにより、ポリシリコン膜２０ａはワードゲート電極２０となる。続いて、図１６に示されるように、ワードゲート電極２０の上部を熱酸化して、酸化膜８２を例えば１０ｎｍ〜５０ｎｍ形成する。その後、図１７に示されるように、エッチングにより、マスク膜８０を除去する。それにより、ワードゲート絶縁膜１５で側面を、酸化膜８２で上面を覆われたワードゲート電極２０の上部が、ポリシリコン膜３０ａ表面から突き出た状態になる。
次に、図１８に示すように、ワードゲート絶縁膜１５及び酸化膜８２で覆われたワードゲート電極２０とポリシリコン膜３０ａとを覆うように、スペーサ膜１７ａとして窒化シリコン膜をＣＶＤ法で、例えば３０ｎｍ〜１００ｎｍ形成する。その後、図１９に示すように、スペーサ膜１７ａをエッチバックする。それにより、ワードゲート電極２０の側面にワードゲート絶縁膜１５を介して、及び、ポリシリコン膜３０ａ表面に、スペーサ層１７が形成される。続いて、図２０に示すように、スペーサ層１７をマスクとして、ポリシリコン膜３０ａ及びＯＮＯ膜１１を順次エッチングする。これにより、コントロールゲート電極３０が形成される。コントロールゲート電極３０の外側には、半導体基板１０の表面が露出する。このとき、スペーサ層１７の幅がコントロールゲート電極３０のゲート長となる。
次に、図２１に示すように、スペーサ層１７、ワードゲート電極２０及びワードゲート絶縁膜１５をマスクとして、半導体基板１０の表面領域に不純物を注入して、低濃度拡散層５１ａを形成する。続いて、図２２に示すように、全面に酸化シリコン膜をＣＶＤ法で１０ｎｍ〜２０ｎｍ成膜し、エッチバックして、スペーサ層１７、コントロールゲート電極３０及びＯＮＯ膜１１の側面にサイドウォール絶縁膜１６を形成する。その後、図２３に示すように、サイドウォール絶縁膜１６、スペーサ層１７、ワードゲート電極２０及びワードゲート絶縁膜１５をマスクとして、半導体基板１０の表面領域に不純物を注入して、高濃度拡散層５１ｂを形成する。低濃度拡散層５１ａ及び高濃度拡散層５１ｂは、ソース／ドレイン拡散層５１を構成する。
続いて、図２４に示すように、ワードゲート電極２０上、及びソース／ドレイン拡散層５１上に熱酸化により酸化膜８３（酸化シリコン膜）を３ｎｍ〜１０ｎｍ形成する。そして、図２５に示すように、エッチングによりスペーサ層１７を選択的に除去する。その後、図２６に示すように、ワードゲート電極２０上、及びソース／ドレイン拡散層５１上の酸化膜８３をエッチングにより除去する。
次に、図２７に示すように、全面にコバルトに例示される金属膜をスパッタ法により５〜２０ｎｍ成膜し、所定の熱処理により、コントロールゲート電極３０、ワードゲート電極２０、及びソース／ドレイン拡散層５１上に、それぞれシリサイド層６３、６２、６１を形成する。そして、図２８に示すように、全面に層間絶縁層１９を形成後、ソース／ドレイン拡散層上に層間絶縁層１９を貫通するコンタクト７１を形成し、コンタクト７１上に配線７２を形成する。
以上により、本実施の形態に係る不揮発性半導体記憶装置（図１０）が製造される。
以上により、本実施の形態に係る不揮発性半導体記憶装置（図１０）が製造される。
本発明では、コントロールゲート電極３０上にシリサイド層６３を有している。このシリサイド層６３により、コントロールゲート電極３０を低抵抗化することができる。それにより、本不揮発性半導体記憶装置での高速動作が可能となる。また、シリサイド層６３の上面が半導体基板１０の表面（及びコントロールゲート電極３０の表面）に対して略平行で平坦であり、ワードゲート電極２０の上面と段差を有して隔たっている。したがって、シリサイド層６２とシリサイド層６３を形成するとき、ワードゲート電極２０の上部とコントロールゲート電極３０の上部との間に、シリサイド層６２とシリサイド層６３とが短絡するような連続的な導電性を有する層が形成されることを防止することが可能となる。更に、ワードゲート電極２０の高さがコントロールゲート電極３０の高さよりも高い。したがって、シリサイド層６２とシリサイド層６３を形成するとき、ワードゲート電極２０の上部とコントロールゲート電極３０の上部との間に十分に距離を取ることができる。その結果、シリサイド層６２とシリサイド層６３とが短絡することをより効果的に防止することが可能となる。
また、上記特開２００４−３１２００９号公報の技術（図１〜図９）では、コントロールゲートのゲート長の制御性が悪くなり得るという問題が発明者の研究で明らかとなった。図２９は、特開２００４−３１２００９号公報の技術の問題点を説明する断面図である。バッファ層１８０は、図２でのトレンチ１８１を形成するエッチングにおいて、その側面がテーパーになり易い。すなわち、側面の半導体基板１１０側の部分が、上面側の部分よりもΔだけトレンチ１８１側へ迫り出した形状となる。その結果、第１絶縁スペーサ１１７は、図４の第１絶縁スペーサ１１７形成プロセスにおいて、その側面１１７ｈが逆テーパーになる。すなわち、側面１１７ｈの半導体基板１１０側の部分が、上面側の部分よりもΔだけワードゲート電極２０側へ引っ込んだ形状となる。
このような状況では、図８において第１導電性層１３０ａ（及び誘電層１１１）を、第１絶縁スペーサ１１７をエッチングマスクとして選択的に順次除去するとき、以下の点が問題となる。図２９に示すように、第１絶縁スペーサ１１７の側面１１７ｈは逆テーパーになり、第１絶縁スペーサ１１７の底面１１７ｂ側の幅Ｌ２が、上面１１７ｔ側の幅Ｌ１よりもΔだけ短くなる。すなわち、上面１１７ｔが底面１１７ｂよりもΔ分だけ迫り出した形状となる。このような第１絶縁スペーサ１１７をマスクとして第１導電性層１３０ａをエッチングすると、第１導電性層１３０ａの上面１３０ｔ側の幅Ｌ４は、第１絶縁スペーサ１１７の上面１１７ｔ側の幅Ｌ１から底面１１７ｂ側の幅Ｌ２までの範囲でばらつくことが考えられる。すなわち、コントロールゲート１３０のゲート長にばらつきが出る。このばらつきは、第１絶縁スペーサ１１７の厚みＬ３が厚いほど大きくなる。これは、第１絶縁スペーサ１１７の上面１１７ｔから底面１１７ｂまでのエッチングイオンの行程が長い（厚みＬ３が厚い）ほど、エッチングイオンが逆テーパーの内側へ回りこみ易くなり、その回り込みの起こり易さがばらつくからである。
更に、バッファ層１８０の側面のテーパーでのΔの大きさは制御困難でばらつきがある。すなわち、Δの大きさにばらつきが出る場合や、ばらつき自体が無い場合も起こり得る。それに対応して、図２９の段階で、逆テーパーでのΔの大きさにばらつきが出る場合や、ばらつき自体が無い場合も起こり得る。そのため、この場合にも、上記の場合に加えて、更に、第１導電性層１３０の幅Ｌ４、すなわち、コントロールゲート１３０のゲート長にばらつきが出る。これらばらつきの発生の結果、メモリセルにばらつきが出て、書き込み、消去、ディスターブ等に関して要求される諸特性を満足できず、製造歩留まりにも悪影響を与える。しかし、本実施の形態に係る不揮発性半導体記憶装置及びその製造方法では、そのような問題を解決することが出来る。以下にその理由を示す。
図３０は、本実施の形態に係る不揮発性半導体記憶装置及びその製造方法のテーパーを抑制する効果を説明する断面図である。これは、図１９から図２０に至る工程のポリシリコン膜を示している。
スペーサ層１７は、図１９の工程においてエッチバックで形成されている。したがって、スペーサ層１７における上面１７ｔの底面１７ｂ（ポリシリコン膜３０ａの表面３０ｔ）からの高さは、ワードゲート電極２０側の側面１７ｋでの高さＬ１４よりも、反対側の側面１７ｈでの高さＬ１３が低くなっている。すなわち、ワードゲート電極２０から遠ざかるにつれて低くなっている。このとき、半導体基板１０（及びポリシリコン膜３０ａ）の表面に略垂直な平面Ｐを、底面１７ｂと側面１７ｈとの交線を含むように立てると、側面１７ｈは、その略垂直な平面Ｐに含まれるか、ワードゲート電極２０側に傾くかの状態となる。したがって、側面１７ｈは、その略垂直な平面Ｐに対して、ワードゲート電極２０から離れる側に傾いていない。すなわち、図２９に示されるような逆テーパーを有していない。
スペーサ層１７は、図１９の工程においてエッチバックで形成されている。したがって、スペーサ層１７における上面１７ｔの底面１７ｂ（ポリシリコン膜３０ａの表面３０ｔ）からの高さは、ワードゲート電極２０側の側面１７ｋでの高さＬ１４よりも、反対側の側面１７ｈでの高さＬ１３が低くなっている。すなわち、ワードゲート電極２０から遠ざかるにつれて低くなっている。このとき、半導体基板１０（及びポリシリコン膜３０ａ）の表面に略垂直な平面Ｐを、底面１７ｂと側面１７ｈとの交線を含むように立てると、側面１７ｈは、その略垂直な平面Ｐに含まれるか、ワードゲート電極２０側に傾くかの状態となる。したがって、側面１７ｈは、その略垂直な平面Ｐに対して、ワードゲート電極２０から離れる側に傾いていない。すなわち、図２９に示されるような逆テーパーを有していない。
このようなスペーサ層１７をマスクとしてポリシリコン膜３０ａをエッチングすると、逆テーパーが存在しないので、スペーサ層１７の底面１７ｂの幅でポリシリコン膜３０ａがエッチングされる。その結果、スペーサ層１７の底面１７ｂの幅Ｌ１２とコントロールゲート電極３０の上面３０ｔの幅Ｌ１５とを一致させることが出来る。すなわち、スペーサ層１７の底面１７ｂの幅Ｌ１２をコントロールゲート電極３０のゲート長に直接的に対応させることが出来る。このときスペーサ層１７の底面１７ｂの幅Ｌ１２のばらつきの程度は低く抑えることが可能であることから、コントロールゲート電極３０のゲート長のばらつきも低く抑えることが出来る。すなわち、製造歩留まりを向上させることが可能となる。
ここで、本実施の形態に係る不揮発性半導体記憶装置の製造方法は、図１２〜図２８に示すように特開２００４−３１２００９号公報の製造方法とは明らかに異なる。そのため、本実施の形態におけるスペーサ層１７に図２９に示すような逆テーパーが発生することは無く、上記効果を得ることが出来る。ただし、本実施の形態に係る不揮発性半導体記憶装置の製造方法では、図３０に示すようにワードゲート電極２０及びゲート絶縁膜１５の上部形状が外側へ広がる可能性がある。しかし、その広がりに対して、スペーサ層１７の上面１７ｔや側面１７ｈへの影響は極めて小さく上記効果に関して問題は無い。以下にその理由を説明する。
図３１〜図３５は、本実施の形態に係る不揮発性半導体記憶装置の製造方法におけるワードゲート電極２０の上部形状が広がる場合の製造過程を示す断面図である。ただし、図３１〜図３５は、それぞれ図１３、図１７、図１８、図１８〜図１９の途中、図１９に対応する。
図３１に示すように、マスク膜８０は、図１３でのトレンチ８１を形成するエッチングにおいて、その側面８０ｈがテーパーになり易い。すなわち、側面８０ｈの上面側の部分が、半導体基板１０側の部分よりもΔ１１だけマスク膜８０側へ引っ込んだ形状となる。その場合、図３２に示すように、ワードゲート電極２０及びワードゲート絶縁膜１５は、図１７の段階において、その上部形状が外側へ広がる形状になる。その結果、ワードゲート絶縁膜１５の上部側壁１５ｈが逆テーパーになる。すなわち、側壁１５ｈの半導体基板１０側の部分が、上面側の部分よりもΔ１２（概ねΔ１１に等しい）だけワードゲート電極２０側へ引っ込んだ形状となる。このとき、側壁１５ｈの逆テーパーとなっている部分の高さをＬ１０とする。
この状態において、図１８の工程でワードゲート電極２０やポリシリコン膜３０ａを覆うように、スペーサ膜１７ａを形成すると、図３３に示すようにスペーサ膜１７ａは、ワードゲート電極２０及びワードゲート絶縁膜１５の形状に沿うように、その上部形状が外側へ広がることになる。その結果、スペーサ膜１７ａの上部側壁１７ａｈが逆テーパーになる。すなわち、側壁１７ａｈの半導体基板１０側の部分が、上面側の部分よりもΔ１３だけワードゲート電極２０側へ引っ込んだ形状となる。ただし、その逆テーパー部分である凹部９０は、ワードゲート絶縁膜１５の上部側壁１５ｈの形状をそのままトレースした形状ではなく、少しなまった形状となり、Ｌ１０よりもスペーサ層１７ａの膜厚分小さくなる。すなわち、側壁１７ａｈの逆テーパーとなっている部分の高さをＬ１０ＡとすればＬ１０Ａ＜Ｌ１０となると共に、Δ１３＜Δ１２となる。このように、外表面の形状が自由となるスペーサ膜１７ａを成膜することで、逆テーパーの影響を抑制することが出来る。
更に、この状態において、図１８の工程でスペーサ膜１７ａをエッチバックすると、図３４に示すようにスペーサ膜１７ａは、半導体基板１０の表面に略垂直に入射するエッチングイオンによりエッチングされる。そのとき、スペーサ膜１７ａは、その略垂直な方向へ、半導体基板１０の全面で概ね同じ膜厚でエッチングされて行く。その結果、逆テーパー部分は、その突出した部分がなまるようにエッチングされて行く。図３４に示すように、当初は破線のような形状を有していたスペーサ膜１７ａは、略垂直方向へ全面で概ね同じ膜厚だけエッチングされて、実線で示すような形状となって行く。このとき、逆テーパーの凹部９０Ａは凹部９０よりも小さく減少し、その逆テーパー部分の高さＬ１０Ｂも高さＬ１０Ａよりも小さくなって行く。そして、エッチバック当初の逆テーパー部分の高さＬ１０Ａが、スペーサ膜１７ａのエッチバック量よりも小さい場合、最終的に図３５に示すように、側壁１７ｈでの逆テーパーの部分を消滅させることができる。仮に、エッチバック当初の逆テーパー部分の高さＬ１０Ａが、スペーサ膜１７ａのエッチバック量よりも大きい場合でも、凹部９０Ａの大きさを更に小さく減少することができ、かつ、逆テーパーの部分の高さをＬ１０Ａよりも更に小さくすることが出来る。それにより、逆テーパーの影響を著しく抑制することが出来る。
このように、逆テーパーの部分は、最終的に消滅するか著しく小さくなるので、目的とするスペーサ層１７に対して概ね無視することが可能である。したがって、スペーサ層１７をポリシリコン膜３０ａのエッチング用マスクとして用いても、ワードゲート電極２０の逆テーパーの影響をほとんど受けないと考えることが出来る。すなわち、ポリシリコン膜３０ａをエッチングするとき、そのエッチングイオンは、スペーサ層１７の上面１７ｔ及び側壁１７ｈにより進路を制限されてポリシリコン膜３０ａに達する。このとき、逆テーパーの部分がほとんど無いため、その部分へエッチングイオンが回り込むことはほとんどない。したがって、上面１７ｔ及び側壁１７ｈで既定される幅でポリシリコン膜３０ａをエッチングすることが出来る。従って、上面１７ｔ及び側壁１７ｈで既定される幅でコントロールゲート電極３０を形成することができる。
また、逆テーパーの部分が残り、その部分へエッチングイオンが回り込んでエッチングされたとしても、その幅が極めて小さいため影響が極めて小さく、上面１７ｔ及び側壁１７ｈで既定される幅とほとんど変わらない幅で、コントロールゲート電極３０を形成することができる。更に、エッチングイオンがその、逆テーパーの部分へ回り込まなかったり、回り込んだりすることでコントロールゲート電極３０の幅にばらつきがでるおそれがある。しかし、上記のように、逆テーパーの部分の高さがＬ１０Ａよりも（Ｌ１０よりも）更に小さいため、エッチングイオンの回り込みの有無や程度に関わらず、上面１７ｔ及び側壁１７ｈで既定される幅とほとんど変わらない幅で、コントロールゲート電極３０を形成することができる。したがって、コントロールゲート電極３０の幅にばらつきは問題となることは無い。
以上のように、本発明では、特開２００４−３１２００９号公報の場合と比較して、より確実に逆テーパーの部分の高さを低くすることが出来る。更に、スペーサ層１７ａの膜厚、マスク膜８０の高さ（＝Ｌ１０）及びエッチバック量を適切に設定することにより、最終的に逆テーパー部分の発生を排除することも出来る。
また、特開２００４−３１２００９号公報の技術では、コントロールゲート電極１３０を形成するためには、図６から図７の工程において、バッファ層１８０、第１絶縁スペーサ１１７、ゲート誘電層１１５として、エッチング選択比が取れる少なくとも３種類の絶縁膜を用い、選択的にエッチングする必要がある。しかし、そのような絶縁膜を通常のシリコンプロセスで選択するのは困難である。しかし、本実施の形態では、コントロールゲート電極３０を形成するためには、例えば、図１９から図２０の工程において、ワードゲート電極２０上の酸化膜８２及びワードゲート絶縁膜１５（酸化シリコン）及びスペーサ層１７（窒化シリコン）という、エッチング選択比が取れる２種類の絶縁膜を用い、選択的にエッチングすることができる。すなわち、本実施の形態は、通常のシリコンプロセスで容易に実現可能である。
（第２の実施の形態）
まず、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。
図３６は、本発明の第２の実施の形態の不揮発性半導体記憶装置の構成を示す断面図である。本図では、本実施の形態に係る不揮発性半導体記憶装置のメモリセル２ａとしてＭＯＮＯＳ構造のフラッシュメモリセルを例示している。
まず、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。
図３６は、本発明の第２の実施の形態の不揮発性半導体記憶装置の構成を示す断面図である。本図では、本実施の形態に係る不揮発性半導体記憶装置のメモリセル２ａとしてＭＯＮＯＳ構造のフラッシュメモリセルを例示している。
メモリセル２ａは、コントロールゲート電極３０がワードゲート電極２０の片側にのみ設けられている点で、第１の実施の形態と異なる。その他の構成（図１１を含む）及び動作は、第１の実施の形態と同様であるのでその説明を省略する。
次に、本実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図３７〜図４７は、本実施の形態に係る不揮発性半導体記憶装置の製造方法における各工程を示す断面図である。図３７〜図４７は、図１１におけるＡＡ’断面に対応している。なお、以下では、ワードゲート電極２０及びコントロールゲート電極３０がポリシリコン膜で形成される例を用いて説明する。
本実施の形態に係る不揮発性半導体記憶装置の製造方法の初期の工程は、第１の実施の形態の図１２〜図１９の工程と同様であるのでその説明を省略する。これらの工程の結果、図３７のような状態になる（図１９と同様）。
次に、図３８に示すように、フォトリソグラフィ技術によりワードゲート電極２０の片側のみを覆うフォトレジスト８８を形成する。そして、そのフォトレジスト８８をマスクとして、ワードゲート電極２０の片側のスペーサ層１７を除去する。その後、フォトレジスト８８を除去する。
続いて、図３９に示すように、スペーサ層１７をマスクとして、ポリシリコン膜３０ａ及びＯＮＯ膜１１を順次エッチングする。これにより、ワードゲート電極２０の片側にコントロールゲート電極３０が形成される。コントロールゲート電極３０の外側及びワードゲート電極２０の片側には、半導体基板１０の表面が露出する。このとき、スペーサ層１７の幅がコントロールゲート電極３０のゲート長となる。
次に、図４０に示すように、スペーサ層１７、ワードゲート電極２０及びワードゲート絶縁膜１５をマスクとして、半導体基板１０の表面領域に不純物を注入して、低濃度拡散層５１ａを形成する。続いて、図４１に示すように、全面に酸化シリコン膜をＣＶＤ法で成膜しエッチバックして、スペーサ層１７、コントロールゲート電極３０及びＯＮＯ膜１１の側面、及びワードゲート絶縁膜１５の側面にサイドウォール絶縁膜１６を形成する。その後、図４２に示すように、サイドウォール絶縁膜１６、スペーサ層１７、ワードゲート電極２０及びワードゲート絶縁膜１５をマスクとして、半導体基板１０の表面領域に不純物を注入して、高濃度拡散層５１ｂを形成する。低濃度拡散層５１ａ及び高濃度拡散層５１ｂは、ソース／ドレイン拡散層５１を構成する。
続いて、図４３に示すように、ワードゲート電極２０上、及びソース／ドレイン拡散層５１上に熱酸化により酸化膜８４（酸化シリコン膜）を３ｎｍ〜１０ｎｍ形成する。そして、図４４に示すように、エッチングによりスペーサ層１７を選択的に除去する。その後、図４５に示すように、ワードゲート電極２０上、及びソース／ドレイン拡散層５１上の酸化膜８４をエッチングにより除去する。
続いて、図４６に示すように、全面にコバルトに例示される金属膜を成膜し、所定の熱処理により、コントロールゲート電極３０、ワードゲート電極２０及びソース／ドレイン拡散層５１上に、それぞれシリサイド層６３、６２、６１を形成する。そして、図４７に示すように、全面に層間絶縁層１９を形成後、ソース／ドレイン拡散層５１上に層間絶縁層１９を貫通するコンタクト７１を形成し、コンタクト７１上に配線７２を形成する。
以上により、本実施の形態に係る不揮発性半導体記憶装置（図３６）が製造される。
以上により、本実施の形態に係る不揮発性半導体記憶装置（図３６）が製造される。
本実施の形態においても、第１の実施の形態と同様の効果を得ることが出来る。更に、本実施の形態では、コントロールゲート電極３０がワードゲート電極２０の片側にのみ設けられた、高速動作に適した１ｂｉｔ／１ｃｅｌｌ方式の構成を採用しているので、高速動作及びセルサイズの微細化が可能となる。
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
２、２ａ メモリセル
８ 素子分離領域
１１ ＯＮＯ膜
１２ 酸化膜
１３ 窒化膜
１４ 酸化膜
１５ ワードゲート絶縁膜
１６ サイドウォール絶縁膜
１７ スペーサ層
１７ａ スペーサ膜
１７ｔ 上面
１７ｈ 側面
１７ｂ 底面
２０ ワードゲート電極
２０ａ ポリシリコン膜
３０ コントロールゲート電極
３０ａ ポリシリコン膜
３０ｔ 上面
３１ コントロールゲート層
３１ａ ポリシリコン膜
３２ シリサイド層
３２ａ コバルトシリサイド膜
５１ ソース／ドレイン拡散層
５１ａ 低濃度拡散層（ＬＤＤ拡散層）
５１ｂ 高濃度拡散層
６１ シリサイド層
６２ シリサイド層
７１ コンタクト
７２ 配線
８０ マスク膜
８１ トレンチ
８２ 酸化膜
８８ フォトレジスト
９０ 凹部
１１０ 半導体基板
１１１ 誘電層
１１５ ゲート誘電層
１１６ 第２絶縁スペーサ
１１７ 第１絶縁スペーサ
１１７ａ 第１絶縁膜
１１７ｔ 上面
１１７ｈ 側面
１１７ｂ 底面
１１８ キャッピング絶縁層
１２０ 第２導電性層（ワードゲート）
１３０、１３０ａ 第１導電性層（コントロールゲート）
１３０ｔ 上面
１５０ 拡散層
１５１ａ 第１拡散層
１５１ｂ 第２拡散層
１８０ バッファ層
１８１ トレンチ
１８０ｈ 側面
８ 素子分離領域
１１ ＯＮＯ膜
１２ 酸化膜
１３ 窒化膜
１４ 酸化膜
１５ ワードゲート絶縁膜
１６ サイドウォール絶縁膜
１７ スペーサ層
１７ａ スペーサ膜
１７ｔ 上面
１７ｈ 側面
１７ｂ 底面
２０ ワードゲート電極
２０ａ ポリシリコン膜
３０ コントロールゲート電極
３０ａ ポリシリコン膜
３０ｔ 上面
３１ コントロールゲート層
３１ａ ポリシリコン膜
３２ シリサイド層
３２ａ コバルトシリサイド膜
５１ ソース／ドレイン拡散層
５１ａ 低濃度拡散層（ＬＤＤ拡散層）
５１ｂ 高濃度拡散層
６１ シリサイド層
６２ シリサイド層
７１ コンタクト
７２ 配線
８０ マスク膜
８１ トレンチ
８２ 酸化膜
８８ フォトレジスト
９０ 凹部
１１０ 半導体基板
１１１ 誘電層
１１５ ゲート誘電層
１１６ 第２絶縁スペーサ
１１７ 第１絶縁スペーサ
１１７ａ 第１絶縁膜
１１７ｔ 上面
１１７ｈ 側面
１１７ｂ 底面
１１８ キャッピング絶縁層
１２０ 第２導電性層（ワードゲート）
１３０、１３０ａ 第１導電性層（コントロールゲート）
１３０ｔ 上面
１５０ 拡散層
１５１ａ 第１拡散層
１５１ｂ 第２拡散層
１８０ バッファ層
１８１ トレンチ
１８０ｈ 側面
Claims (8)
- 半導体基板のチャネル領域上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたコントロールゲート電極と、
前記コントロールゲート電極上に形成されたシリサイド層と、
前記コントロールゲート電極の側方に絶縁層を介して形成されたワードゲート電極と、
を具備し、
前記シリサイド層の上面は、平坦である
不揮発性半導体記憶装置。 - 請求項１に記載の不揮発性半導体記憶装置において、
前記ワードゲート電極上に他のシリサイド層を更に具備する
不揮発性半導体記憶装置。 - 請求項２に記載の不揮発性半導体記憶装置において、
前記ワードゲート電極の高さは、前記コントロールゲート電極の高さよりも高い
不揮発性半導体記憶装置。 - 請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置において、
前記電荷蓄積層は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜を含む
不揮発性半導体記憶装置。 - 請求項１乃至４のいずれか一項に記載の不揮発性半導体記憶装置において、
前記電荷蓄積層、前記コントロールゲート電極、及び前記シリサイド層は、前記ワードゲート電極の両側に設けられている
不揮発性半導体記憶装置。 - 半導体基板上に電荷蓄積膜と導電膜とマスク膜とを順次形成する工程と、
所定の部分において前記マスク膜と前記導電膜と前記電荷蓄積膜とを順次除去して溝を形成する工程と、
内側を絶縁膜で覆われた前記溝を埋めるようにワードゲート電極を形成する工程と、
前記マスク膜を除去する工程と、
前記導電膜及び前記ワードゲート電極を覆うようにスペーサ膜を形成する工程と、
前記スペーサ膜をエッチバックして前記ワードゲート電極の両側に前記絶縁膜を介してスペーサ層を形成する工程と、
前記スペーサ層をマスクとして前記導電膜と前記電荷蓄積膜とを除去してコントロールゲート電極を形成する工程と、
ソース・ドレイン拡散層を形成する工程と、
前記スペーサ層を選択的に除去する工程と、
前記ワードゲート電極、前記コントロールゲート電極、前記ソース・ドレイン拡散層の上部をシリサイド化する工程と
を具備する
不揮発性半導体記憶装置の製造方法。 - 請求項６に記載の不揮発性半導体記憶装置の製造方法において、
前記電荷蓄積層は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜を含む
不揮発性半導体記憶装置の製造方法。 - 請求項６又は７に記載の不揮発性半導体記憶装置の製造方法において、
前記コントロールゲート電極を形成する工程の前に、前記ワードゲート電極の両側の前記スペーサ層のうちの一方を除去する工程を更に具備する
不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008055598A JP2009212399A (ja) | 2008-03-05 | 2008-03-05 | 不揮発性半導体記憶装置及びその製造方法 |
| US12/379,508 US7999306B2 (en) | 2008-03-05 | 2009-02-24 | Nonvolatile semiconductor storage device with charge storage layer and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008055598A JP2009212399A (ja) | 2008-03-05 | 2008-03-05 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009212399A true JP2009212399A (ja) | 2009-09-17 |
Family
ID=41052703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008055598A Pending JP2009212399A (ja) | 2008-03-05 | 2008-03-05 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7999306B2 (ja) |
| JP (1) | JP2009212399A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979906B1 (ko) * | 2008-10-09 | 2010-09-06 | 서울대학교산학협력단 | 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조방법 |
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| US8999828B2 (en) * | 2011-08-03 | 2015-04-07 | Globalfoundries Singapore Pte. Ltd. | Method and device for a split-gate flash memory with an extended word gate below a channel region |
| US9368644B2 (en) * | 2013-12-20 | 2016-06-14 | Cypress Semiconductor Corporation | Gate formation memory by planarization |
| CN104332400B (zh) * | 2014-10-30 | 2017-08-08 | 上海华虹宏力半导体制造有限公司 | 一种金属硅化物绝缘层的形成方法 |
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| JP2010517270A (ja) * | 2007-01-23 | 2010-05-20 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリデバイスを作製する方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480645B1 (ko) | 2003-04-01 | 2005-03-31 | 삼성전자주식회사 | 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법 |
| JP5376122B2 (ja) * | 2006-11-14 | 2013-12-25 | 日本電気株式会社 | 半導体装置 |
-
2008
- 2008-03-05 JP JP2008055598A patent/JP2009212399A/ja active Pending
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2009
- 2009-02-24 US US12/379,508 patent/US7999306B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| US20090224305A1 (en) | 2009-09-10 |
| US7999306B2 (en) | 2011-08-16 |
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