DE10153384B4

DE10153384B4 - Halbleiterspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung

Info

Publication number: DE10153384B4
Application number: DE10153384A
Authority: DE
Inventors: Thomas Dr.-Ing. Mikolajick
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2001-10-30
Filing date: 2001-10-30
Publication date: 2007-08-02
Anticipated expiration: 2021-10-31
Also published as: US20030080372A1; US7273786B2; DE10153384A1; US20050141271A1

Abstract

Halbleiterspeicherzelle zur nicht-flüchtigen Informationsspeicherung:
– mit einer Speichergateanordnung (F), welche zur Informationsspeicherung ausgebildet ist, und welche eine Mehrzahl von Speichergatebereichen (F1, F2) aufweist,
– mit einer Source/Drainanordnung (S), welche zum Zugriff auf die Speichergateanordnung (F) ausgebildet ist, und
– mit einer Steuergateanordnung (G), welche zur Steuerung des Zugriffs auf die Speichergateanordnung (F) ausgebildet ist,
– wobei jeder der Speichergatebereiche (F1, F2) zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet ist und
– wobei dadurch in der Speicherzelle (10) eine entsprechende Mehrzahl Informationseinheiten und insbesondere binäre Bits (b1, b2) unabhängig voneinander speicherbar sind,
dadurch gekennzeichnet,
– dass die Speichergatebereiche (F1, F2) als Austauschelemente für zumindest einen Teil des ursprünglichen Gates (U) eines herkömmlichen MOSFET (M) ausgebildet sind und
– dass der Bereich zwischen den Speichergatebereichen (F1, F2) mit einem zusätzlichen Isolator bis maximal auf das Niveau der Speichergates derart gefüllt ist,
– dass im...

Description

Die Erfindung betrifft eine Halbleiterspeicherzelle gemäß dem Oberbegriff des Patentanspruchs 1, eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Patentanspruchs 19 sowie ein Verfahren zum Herstellen einer Halbleiterspeicherzelle gemäß dem Oberbegriff des Patentanspruchs 21.

Bei der Weiterentwicklung von Halbleiterspeichereinrichtungen auf der Grundlage nicht-flüchtiger Speichermechanismen wurden auch die Prinzipien der sogenannten nicht-flüchtigen Floatinggatespeicherzelle und der Chargetrappingzelle entwickelt. Derartige Halbleiterspeicherzellen zur nicht-flüchtigen Informationsspeicherung weisen eine Speichergateanordnung, eine Source/Drainanordnung sowie eine Steuergateanordnung auf. Die Speichergateanordnung dient der eigentlichen Informationsspeicherung, während die Source/Drainanordnung zum Zugriff auf die Speichergateanordnung und somit zum Zugriff auf die jeweilige Information ausgebildet ist. Die Steuergateanordnung ist zur Steuerung dieses Zugriffs auf die Speichergateanordnung bzw. auf die Information ausgebildet.

Nachteilig bei bekannten Halbleiterspeichereinrichtungen, in diesen enthaltener Speicherzellen sowie entsprechender Herstellungsverfahren von Halbleiterspeichereinrichtungen oder Speicherzellen ist, dass bei diesen das grundlegende Konzept in struktureller und fertigungstechnischer Hinsicht auf dem Vorsehen einer einzigen binären Informationseinheit in jeweils einer einzelnen Speicherzelle beruht. Jede. Speicherzelle und somit jeder Speicherort werden somit nur einfach mit Information belegt und entsprechend ausgebildet.

Aus der US 5,999,453 A ist eine Speicherzelle zur nicht-flüchtigen Informationsspeicherung bekannt. Diese besteht dort aus einer Speichergateanordnung mit zwei Speichergates. Ferner ist eine Source/Drainanordnung vorgesehen mit einem ersten Source/Drainbereich und einem zweiten Source/Drainbereich. Die Steuergateanordnung der Speicherzelle besteht aus einem Gate. Durch das Zusammenwirken der beiden Source/Drainbereiche mit der Steuergateanordnung ist in den zwei Speichergates eine Mehrzahl von zwei Bits unabhängig voneinander speicherbar.

Auch die US 6,011,725 A offenbart eine Speicherzelle zur nicht-flüchtigen Informationsspeicherung. Eine Speicherzelle hat eine Speichergateanordnung in Form einer Schicht, eine Source/Drainanordnung sowie eine entsprechende Steuergateanordnung in Form eines einzelnen Gates. Zwei Speichergatebereiche der Speichergateanordnung werden. durch entsprechende Überlappbereiche der Source/Drainanordnung mit einem der Speichergatebereiche definiert.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeicherzelle, ein Verfahren zu deren Herstellung sowie eine Halbleiterspeichereinrichtung anzugeben, durch welche auf besonders einfache Art und Weise eine besonders hohe Informationsdichte erzielbar und auf besonders zuverlässige Art und Weise modifizierbar und abrufbar ist.

Die Aufgabe wird bei einer gattungsgemäßen Halbleiterspeicherzelle erfindungsgemäß mit den kennzeichnenden Merkmalen des Patentanspruchs 1 gelöst. Ferner wird die Aufgabe bei einer gattungsgemäßen Halbleiterspeichereinrichtung mit den kennzeichnenden Merkmalen des Patentanspruchs 19 gelöst. Darüber hinaus findet sich eine weitere. Lösung der Aufgabe bei einem gattungsgemäßen Herstellungsverfahren für eine Halbleiter-speicherzelle durch die kennzeichnenden Merkmale des Pa tentanspruchs 21. Vorteilhafte Weiterbildungen der erfindungsgemäßen Halbleiterspeicherzelle, der erfindungsgemäßen Halbleiterspeichereinrichtung und des erfindungsgemäßen Herstellungsverfahrens sind Gegenstand der jeweiligen abhängigen Unteransprüche.

Die erfindungsgemäße Halbleiterspeicherzelle zur nicht-flüchtigen Informationsspeicherung ist dadurch gekennzeichnet, dass die Speichergatebereiche als Austauschelemente für zumindest einen Teil des ursprünglichen Gates eines herkömmlichen MOSFET ausgebildet sind, und dass der Bereich zwischen den Speichergatebereichen mit einem zusätzlichen Isolator bis maximal auf das Niveau der Speichergates derart gefüllt ist, dass im Zwischenbereich eine Isolatordicke ausgebildet ist, die größer ist als die Dicke des ursprünglichen Gate- oder Tunneloxids.

Im Folgenden werden die Begriffe Speichergate und Speichergatebereich synonym verwendet.

Zunächst wird also das Ein-Bit-Konzept verlassen, und somit wird die Halbleiterspeicherzelle zur Speicherung einer Mehrzahl von Informationseinheiten, insbesondere von binären Bits oder dergleichen ausgebildet. Dies wird dadurch realisiert, dass die Speichergateanordnung mit einer Mehrzahl von Speichergates ausgebildet ist. Dabei ist es vorgesehen, dass jedes der Speichergates unabhängig von den anderen Speichergates zur separaten und unabhängigen Informationsspeicherung ausgebildet ist. Somit kann zum Beispiel in jedem der Speichergates jeweils ein Bit gemäß einem aufgeprägten Ladungs- oder Potenzialzustand eingeschrieben und abgerufen werden.

Jedes Speichergate ist zur Aufnahme von mehr als zwei Ladungs- und/oder Potenzialzuständen ausgebildet, so dass die Informationsdichte pro Halbleiterspeicherzelle weiter gestei gert ist, indem z.B. jedes Speichergate zur Speicherung von mehr als einem Bit ausgebildet ist.

Besonders vorteilhaft ist es, wenn die Speichergatebereiche paarweise voneinander räumlich getrennt und/oder voneinander elektrisch isoliert ausgebildet sind. Dann nämlich können an räumlich voneinander getrennten Orten voneinander isoliert unterschiedliche Informationsinhalte in unabhängiger Art und Weise besonders einfach ausgelesen, eingeschrieben oder sonst wie beeinflusst werden.

Besonders einfach gestaltet sich die Struktur der erfindungsgemäßen Halbleitergatespeicherzelle, wenn gemäß einer besonders bevorzugten Ausführungsform die Steuergateanordnung ein gemeinsames Steuergate aufweist und durch dieses eine gemeinsame Steuergate der Zugriff auf die Speichergates und den darin enthaltenen Informationszustand gemeinsam steuerbar ist. Durch die zunächst organisatorische Zusammenfassung auf ein gemeinsames Steuergate ergibt sich eine besonders einfache Steuerung des Zugriffs auf die im Speichergate zu speichernde Information. Die zunächst organisatorische und ablauftechnische Zuordnung der Speichergates auf ein gemeinsames Steuergate wird vorteilhafterweise sich auch in einer baulichen oder räumlichen Zuordnung, insbesondere in einer besonderen räumlichen Nachbarschaft der zugeordneten Speichergates zum Steuergate repräsentieren.

Eine weitere Vereinfachung der erfindungsgemäßen Halbleiterspeicherzelle ergibt sich, wenn die Source/Drainanordnung eine Mehrzahl Source/Draingebieten aufweist, die Anzahl der Source/Draingebiete der Source/Drainanordnung mit der Anzahl der Speichergates oder Speichergatebereiche der Speichergateanordnung übereinstimmt, und je einem Speichergate oder je einem Speichergatebereich genau je ein Source/Draingebiet derart zugeordnet ist, dass auf alle Speichergates oder Spei chergatebereiche unabhängig voneinander zugegriffen werden kann.

Im Hinblick auf eine besonders einfache Herstellungsprozedur und auch im Hinblick auf eine entsprechende Funktionszuverlässigkeit ist es vorgesehen, dass die Speichergates bezüglich ihrer geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet sind.

Zur Zuverlässigkeit der erfindungsgemäßen Halbleiterspeicherzelle ist es andererseits vorgesehen, dass die Speichergates voneinander sowie vom Steuergate und den Source/Draingebieten im Wesentlichen elektrisch isoliert angeordnet und ausgebildet sind.

Gemäß einer anderen Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle ist es vorgesehen, dass die Speichergatebereiche als Floatinggatebereiche oder als Floatinggates ausgebildet sind, so dass die Halbleiterspeicherzelle als Floatinggatespeicherzelle fungiert.

Dabei ist es dann vorgesehen, dass die Speichergatebereiche als Floatinggates im Wesentlichen kapazitiv gekoppelt in der Speicherzelle ausgebildet und angeordnet sind.

Ferner ist vorgesehen, dass die Speichergatebereiche als Floatinggates aus einem Polysiliziummaterial, Polyzid, Metall und/oder dergleichen ausgebildet sind.

Bei einer anderen Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle ist es vorgesehen, dass die Speichergatebereiche als Chargetrappingbereiche, -schicht, Chargetrappinggatebereiche oder Chargetrappinggates ausgebildet sind, so dass die erfindungsgemäße Halbleiterspeicherzelle als Chargetrappingspeicherzelle fungiert.

Dabei ist es dann vorgesehen, dass die Chargetrappinggates aus einem Material bestehen oder ein solches Material aufweisen, in welchem Chargetrappingzustände ausbildbar sind, insbesondere aus einem Isolator, welcher eine ausreichende Anzahl von Störstellen besitzt oder ausbilden kann, die ihrerseits mit Elektronen und/oder Löchern oder dergleichen besetzbar sind.

Des Weiteren ist es vorgesehen, dass die Chargetrappinggates aus Siliziumnitrid, ZrO₂, Al₂O₃, Ta₂O₅, HfO₂ und/oder dergleichen bestehen oder ein solches Material aufweisen. Dabei kann zusätzlich eine Isolationsschicht zum Steuergate, zum Source/Drain- und/oder zum Kanalbereich hin vorgesehen sein, bei der Verwendung von Nitrid z.B. in Form einer ONO-, NO-Struktur.

Bei einer anderen Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle ist es vorgesehen, dass durch jeden Speichergatebereich oder durch jedes Speichergate eine Mehrzahl, insbesondere zwei, Ladungs- und/oder Potenzialzustände angenommen werden können, welche mit den Speichergatebereichen oder Speichergates zugeordneten Informationszuständen korrespondieren.

Weiter wird bevorzugt, dass das Steuergate von den Speichergates und den Source/Draingebieten im Wesentlichen elektrisch isoliert angeordnet und ausgebildet ist.

Gemäß einer anderen Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle ist es vorgesehen, dass das Steuergate aus einem Polysiliziummaterial, Polyzid, Metall und/oder dergleichen besteht.

Zur Realisierung der Zuordnung zwischen den Speichergates und zum gemeinsamen Steuergate ist es gemäß einer bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle vorgesehen, dass die Speichergates und das Steuergate jeweils in direkter räumlicher Nachbarschaft zueinander ausgebildet sind und dass insbesondere dabei jeweils Zwischenisolationsbereiche vorgesehen sind, insbesondere jeweils ein Zwischendielektrikum zwischen den Speichergates und dem Steuergate.

Das Zwischendielektrikum wird ggf. auch als Interpolydielektrikum bezeichnet und kann z.B. eine NO- oder ONO-Struktur sein, d.h. eine Struktur mit einer Anordnung aus Nitrid/Oxid bzw. Oxid/Nitrid/Oxid. Aber auch reines Siliziumdioxid ist möglich.

Es wird ferner bevorzugt, dass jedes Speichergate in direkter räumlicher Nachbarschaft zu einem jeweils zugeordneten Source/Draingebiet ausgebildet und angeordnet ist. Dadurch wird insbesondere ein räumlicher oder flächenartiger Überlapp zwischen den Speichergates und den Source/Draingebieten ausgebildet.

Gemäß einer anderen Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle ist es vorgesehen, dass zwischen dem jeweiligen Speichergate und den Source/Draingebieten ein Isolationsbereich vorgesehen ist, insbesondere in Form eines Siliziumdioxidmaterials.

Bei der erfindungsgemäßen Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen zur nicht-flüchtigen Informationsspeicherung ist es vorgesehen, dass die Speicherzellen als erfindungsgemäße Halbleiterspeicherzellen ausgebildet sind.

Bei einer besonders bevorzugten Ausführungsform ist es vorgesehen, dass benachbarte Speicherzellen zumindest einen Teil der Steuergates als gemeinsame Steuergates verwenden.

Nachfolgend wird das erfindungsgemäße Verfahren zur Herstellung einer Halbleiterspeicherzelle zur nicht-flüchtigen Informationsspeicherung dargestellt. Dabei wird von einem gattungsgemäßen Verfahren zur Herstellung ausgegangen. Bei diesem gattungsgemäßen Verfahren werden eine Speichergateanordnung, eine Source/Drainanordnung sowie eine Steuergateanordnung vorgesehen. Die Speichergateanordnung wird zur eigentlichen Informationsspeicherung ausgebildet. Die Source/Drainanordnung wird zum Zugreifen auf die Speichergateanordnung ausgebildet. Die Steuergateanordnung wird zur Steuerung des Zugriffs auf die Speichergateanordnung bzw. auf die dort enthaltene Information ausgebildet.

Das erfindungsgemäße Verfahren zum Herstellen einer Halbleiterspeicherzelle ist dadurch gekennzeichnet, dass die Speichergatebereiche als Austauschelemente mit zumindest einem Teil des ursprünglichen Gates eines herkömmlichen MOSFET (M) ausgebildet werden.

Die Speichergatebereiche oder Speichergates werden vorzugsweise paarweise voneinander räumlich getrennt und/oder voneinander elektrisch isoliert ausgebildet.

Bei einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass die Steuergateanordnung mit einem gemeinsamen Steuergate vorgesehen wird und dass durch das gemeinsame Steuergate der Zugriff auf die Speichergates gemeinsam steuerbar ausgebildet wird.

Andererseits ist es vorgesehen, dass die Source/Drainanordnung mit einer Anzahl von Source/Draingebieten ausgebildet wird, dass die Anzahl der ausgebildeten Source/Draingebiete der Mehrzahl vorgesehener Speichergatebereiche entspricht und dass je einem Speichergatebereich genau jeweils ein Source/Draingebiet zugeordnet wird, so dass dadurch über die Mehrzahl der Source/Draingebiete auf alle Speichergates oder Speichergatebereiche unabhängig voneinander zugegriffen werden kann.

Bei einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass jeweils die Speichergates im Hinblick auf ihre geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet werden.

Bei einer anderen Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass die Speichergatebereiche als Floatinggatebereiche oder als Floatinggates ausgebildet werden, so dass die erfindungsgemäße Halbleiterspeichereinrichtung als Floatinggatespeicherzelle fungiert.

Ferner ist es dabei vorgesehen, dass die Speichergatebereiche als Floatinggates im Wesentlichen kapazitiv gekoppelt in der erfindungsgemäßen Halbleiterspeicherzelle ausgebildet angeordnet werden.

Ferner ist es dabei von Vorteil, wenn die Speichergatebereiche als Floatinggates aus einem Polysiliziummaterial, Polyzid, Metall und/oder dergleichen ausgebildet werden.

Andererseits kann es gemäß einer anderen Ausführungsform des erfindungsgemäßen Verfahrens vorgesehen sein, dass die Speichergatebereiche als Chargetrappinggatebereiche oder als Chargetrappinggates ausgebildet werden, so dass die erfindungsgemäße Halbleiterspeicherzelle als Chargetrappingspeicherzelle fungiert.

Dabei ist es dann von Vorteil, wenn die Chargetrappinggates aus einem Material bestehen oder ein solches aufweisen, in welchem Chargetrappingzustände ausbildbar sind, insbesondere aus einem Isolator, welcher eine ausreichende Anzahl von Störstellen besitzt oder ausbilden kann, die mit Elektronen und/oder Löchern besetzbar sind.

Dabei ist es ferner von Vorteil, dass die Chargetrappinggates mit Siliziumnitrid, z.B. mit einer ONO-, NO-Struktur, aus ZrO₂, Al₂O₃, Ta₂O₅, HfO₂ und/oder dergleichen ausgebildet werden.

Bei einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass die Speichergatebereiche oder Speichergates so ausgebildet werden, dass durch jeden der Speichergatebereiche eine Mehrzahl, insbesondere zwei Ladungs- und/oder Potenzialzustände, angenommen werden kann, welche mit den Speichergatebereichen zugeordneten Informationszuständen korrespondieren.

Weiterhin bevorzugt wird, dass die Speichergates und/oder das Steuergate voneinander, vom Steuergate bzw. von den Speichergates und von den Source/Draingebieten im Wesentlichen elektrisch isoliert angeordnet und ausgebildet werden.

Das Steuergate wird bevorzugterweise aus einem Polysiliziummaterial, Polyzid, Metall und/oder dergleichen ausgebildet. Vorteilhaft ist, das Steuergate jeweils niederohmig auszubilden. Die Speichergates können dagegen auch hochohmig sein.

Zur Realisierung der Zuordnung zwischen den jeweiligen Floatinggates und dem Steuergate ist es vorgesehen, dass die Speichergates und das Steuergate in direkter räumlicher Nachbarschaft zueinander ausgebildet werden und dass dabei insbe sondere jeweils ein Zwischenisolationsbereich vorgesehen wird, insbesondere ein Zwischendielektrikum.

In bevorzugter Weise wird jedes Speichergate in direkter räumlicher Nachbarschaft zum ersten Source/Draingebiet ausgebildet oder angeordnet. Dadurch wird insbesondere ein räumlicher oder flächenartiger oder flächiger Überlapp zwischen den Speichergates und den Source/Draingebieten ausgebildet. In bevorzugter Weise wird weiterhin zwischen den jeweiligen Speichergates und dem jeweiligen Source/Draingebiet ein Isolationsbereich ausgebildet, insbesondere in Form eines Siliziumdioxidmaterials.

Die bisherigen kennzeichnenden Merkmale des erfindungsgemäßen Herstellungsverfahrens repräsentieren zum Teil die strukturellen Merkmale der erfindungsgemäß auszubildenden Halbleiterspeicherzelle. Darüber hinaus sind aber verschiedene Ausgestaltungsformen beim Herstellen denkbar.

Bei einer weiteren Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass zunächst ein herkömmlicher MOSFET ausgebildet wird, insbesondere in selbstjustierender oder selbstjustierter Polysiliziumgatetechnik. Dabei wird dann nachfolgend das ursprüngliche Gate des herkömmlichen MOSFET entfernt, wobei eine Ausnehmung in einem das ursprüngliche Gate einbettenden Isolationsbereich geschaffen wird. Dann wird nachfolgend in der Ausnehmung die Speichergateanordnung mit der Mehrzahl von Speichergatebereichen oder Speichergates ausgebildet, isoliert eingebettet und mit einer vorzusehenden Steuergateanordnung versehen.

Bei einer weiteren Ausführungsform des Verfahrens ist es vorgesehen, dass dazu zunächst das ursprüngliche Gate des herkömmlichen MOSFET in einen Isolationsbereich, vorzugsweise aus SiO₂, eingebettet wird, wobei sich ein Planarisierungs schritt mit Stopp auf dem Niveau des Oberflächenbereichs des ursprünglichen Gates des herkömmlichen MOSFET anschließt.

Zur konkreteren Durchführung des Verfahrens ist vorgesehen, dass das ursprüngliche Gate des herkömmlichen MOSFET entfernt wird, und zwar vorzugsweise durch ein maskiertes Rückätzen. Dabei wird insbesondere eine Ausnehmung im Isolationsbereich ausgebildet, vorzugsweise in einem Bereich oberhalb und zwischen den Source/Draingebieten des ursprünglichen MOSFET.

Dann wird optional eine Spacerschicht konform derart abgeschieden, dass die Ausnehmung ausgefüllt wird, wobei Siliziumnitrid, eine NO-Struktur und/oder dergleichen verwendet wird.

Bei einer weiter bevorzugten Ausführungsform des Herstellungsverfahrens ist es vorgesehen, dass mindestens eine Materialschicht für die Speichergates oder Speichergatebereiche der Speichergateanordnung konform derart abgeschieden wird, dass die Ausnehmung ausgekleidet wird, insbesondere in Randbereichen davon.

Ferner ist es von Vorteil, dass für auszubildende Floatinggates ein elektrisch leitfähiges Material für die Materialschicht der Speichergates oder Speichergatebereiche verwendet wird. Andererseits wird in vorteilhafter Weise für auszubildende Chargetrappinggates oder Chargetrappinggatebereiche ein elektrisch isolierendes Material für die Materialschicht der Speichergates oder Speichergatebereiche verwendet, und zwar ein Material, welches insbesondere eine hohe Dichte an sogenannten Traps aufweist oder derartige Traps ausbilden kann.

Bei einer weiteren Ausführungsform des erfindungsgmäßen Herstellungsverfahrens ist es vorgesehen, dass zur Ausbildung der Speichergatas der Materialbereich für die Speichergates durch anisotropes Rückätzen strukturiert wird und dass dabei insbesondere die Speichergates als räumlich getrennte Teile des Materialbereichs für die Speichergates im Randbereich der Ausnehmung verbleiben.

Bei Verwendung eines elektrisch leitfähigen Floatinggates ist eine maskierte Ätzung zur Trennung der zunächst zusammenhängenden Floatinggatebereiche vorgesehen.

Ferner ist es von Vorteil, dass dann, insbesondere konform mindestens eine Isolationsschicht abgeschieden wird, durch welche die Speichergatebereiche oder Speichergates eingebettet werden.

Nachfolgend wird dann in vorteilhafter Weise eine Materialschicht für die Steuergateanordnung abgeschieden und strukturiert, wobei insbesondere die Ausnehmung im Isolationsbereich gefüllt wird.

Die vorangehend beschriebenen und weitere Aspekte der vorliegenden Erfindung werden auch anhand der nachstehenden Bemerkungen erläutert:
In Flash- oder EEPROM-Speicherzellen können üblicherweise mehrere Bits pro Zelle dadurch gespeichert werden, dass verschiedene Ladungszustände gespeichert werden. Neuere Entwicklungen nutzen auch Zellen, bei denen je ein Bit an räumlich getrennten Orten gespeichert wird. Es wird hier eine Methode zur Herstellung einer EEPROM oder Flash-Zelle, bei der zwei Bits an räumlich voneinander getrennten Orten gespeichert werden, vorgestellt.

Die Speicherung von zwei Bits in einer Flash-Zelle wird bisher entweder durch die Verwendung einer durchgängigen Si₃N₄-Schicht (NROM-Konzept) oder durch die Speicherung mehrerer Ladungszustände in einer Zelle realisiert. Bei Floatinggatezellen wird in der Produktion bisher ausschließlich die Speicherung von mehreren Ladungszuständen in einem Floatinggate zur Speicherung mehrerer Bits in einer Zelle verwendet. Es ist auch bekannt, eine Floatinggatespeicherzelle zur Speicherung von zwei Bits an unterschiedlichen Stellen der Speicherzelle auszubilden.

Durch die Herstellung von Spacern können zwei Bits an verschiedenen Stellen einer Floatinggate- oder Chargetrappingspeicherzelle ausgebildet werden. Im Gegensatz zu den bekannten Zellen, bei denen entweder die Ladungsspeicherung in einer durchgängigen Schicht durch lokalisiertes Einbringen von Ladungsträgern in Trapps oder in Floatinggate-Spacerbereichen, die neben dem Controlgate liegen, erfolgt, wird hier vorgeschlagen, Spacer unterhalb des Steuergates (Controlgate) anzubringen. Dies wird erreicht, indem nach Herstellung eines konventionellen n-Kanal-MOS-Transistors das Polysiliziumgate entfernt und anschließend die Floatinggate- oder Chargetrapping-Spacer hergestellt und nach dem Aufbringen eines Isolationsdielektrikums das Controlgate aufgebracht wird.

Vorteile liegen auf Seiten der Realisierung mit Floatinggate in der besseren Kopplung des Steuergates an die Floatinggatebereiche im Vergleich zu bekannten Verfahren.

Auf Seiten der Chargetrappingsausführung liegt der Vorteil in der Strukturierung der Chargetrappingschicht. Eine Programmierung von Bereichen weit weg von den zu programmierenden Stellen ist somit nicht möglich, was eine verbesserte Zykelfestigkeit erwarten lässt.

Eine erfinderische Idee liegt darin, dass zunächst ein konventioneller n-Kanal-Transistor (gegebenenfalls mit zusätzli chen Implantationsschritten) hergestellt und anschließend das Gate entfernt wird. Dadurch ist es möglich, im Bereich des Transistors die aktiven Speicherbereiche strukturiert herzustellen.

Die erfindungsgemäße Halbleiterspeicherzelle wird auch Replacementgate-Speicherzelle oder Austauschgate-Speicher-zelle genannt. Diese Zelle besteht aus einem Source- und einem Draingebiet, zwei Speicherbereichen sowie einem Controlgate. Diese Speicherzelle eignet sich zum Einbau in ein Virtual-Ground-NOR-Array, die Zelle kann aber – mit leichter Modifikation – in jeder NOR-artigen Arrayarchitektur eingesetzt werden.

2-Bit Replacementgate-Speicherzelle-Architekturen:

Im Prinzip lässt sich die Speicherzelle in alle bekannten NOR-artigen Architekturen integrieren. Bevorzugt kommt die Virtual-Ground-NOR-Architektur (wie bei NROM) in Frage, da diese besonders platzsparend ist. Bei dieser werden die Diffusionsbahnen als Bitleitungen verwendet. Diese können gegebenenfalls durch Metallleiterbahnen in einer oberen Ebene kurzgeschlossen werden, um den Widerstand zu verringern. Dabei müssen Kontakte nur bei jeder n-ten Zelle (n > = 1) vorhanden sein. Alternativ ist auch eine NOR-Architektur mit Metallbitleitungen möglich, jedoch muss dann für jede Bitleitung eine Sourceleitung zur Verfügung stehen, um die 2-Bit Fähigkeit der Zelle zu nutzen.

In jedem der beiden Speicherschichtbereiche kann Ladung gespeichert werden. Das Einbringen der Ladung kann entweder durch

• Injektion von heißen Elektronen (bevorzugte Methode wie bei NROM) oder durch
• Tunneln vom jeweils angrenzenden Drain- oder Sourcegebiet in die Speicherschicht

erfolgen. Die letztgenannte Methode kann jedoch nicht in Verbindung mit einer Virtual-Ground-Architektur (bevorzugte Ausführung) realisiert werden, da dann jeweils zwei Bits parallel programmiert würden.

Das Entfernen der Ladung aus der Speicherschicht kann entweder durch

• Injektion von heißen Löchern (bevorzugte Methode wie bei NROM) oder durch
• Tunneln zum Kanalgebiet

erfolgen.

Beim Lesen bildet das Ende der Speicherzelle, das ausgelesen werden soll, die Source, da die Einsatzspannung der Zelle bei ausreichend hoher Drainspannung sehr viel stärker auf eine Ladung in der Nähe der Source reagiert.

Herstellung einer 2-Bit Replacementgate-Speicherzelle:

Folgende Abfolgen sind denkbar:

• Herstellung eines herkömmlichen NMOS-Transistors in selbstjustierender poly-Gatetechnik (Stand der Technik); Source- und Drainimplantationen sowie die Wannendotierung wurden gegebenenfalls durch zusätzlich Implantationsmasken an die Erfordernisse angepasst.
• Anschließend wird ein Isolationsoxid abgeschieden.
• Planarisierung des Isolationsoxides mit Stopp auf dem Polysiliziumgate.
• Maskiertes Rückätzen des Polysiliziums; bei den CMOS-Transistoren in der Peripherie bleibt das Polysilizium stehen. Optional kann auch das Gateoxid geätzt und anschließend ein neues Tunneloxid aufgewachsen werden.
• Optional kann zunächst noch ein Spacer aus Siliziumnitrid bzw. einer Nitrid/Oxid-Doppelschicht eingebracht werden (Herstellung analog zu den nächsten beiden Schritten, der später zur Herstellung von selbstjustierten Kontakten verwendet werden kann). Gegebenenfalls wird dadurch eine Anpassung der Dotierung durch zusätzliche Temperung nötig.
• Abscheidung der Speicherschicht. Hier sind zwei Ausführungsformen denkbar: 1. Abscheidung einer leitfähigen Schicht. In der bevorzugten Ausführungsform dieser Variante der Erfindung wird Poylsilizium verwendet oder 2. Abscheidung einer isolierenden Schicht mit einer hohen Dichte an Traps. In der bevorzugten Ausführungsform dieser Variante wird Siliziumnitrid verwendet.
• Anisotropes Rückätzen und maskiertes isotropes Ätzen der Speicherschicht. Das masskierte Ätzen dient zur Trennung der Speicherbereiche verschiedener Zellen, zum Entfernen des Speichermaterials von den Transistoren in der Peripherie und bei Floatinggates zum Trennen der beiden Speichergates einer Zelle.
• Abscheidung eines dünnen Isolationsoxides. Es kann sich hierbei auch um eine Mehrfachschicht aus mehreren Dielektrika (bevorzugt ONO), die auch aus einer Kombination aus Abscheidung und thermischer Oxidation hergestellt werden können, handeln. Bei der Variante der Erfindung mit Polysilizium-Speicherschicht wird ONO, bei der Variante mit Siliciumnitrid-Speicherschicht wird Siliziumdioxid bevorzugt eingesetzt.
• Maskierte Entfernung des Isolationsdielektrikums in der Peripherie (nicht gezeichnet)
• Abscheidung der Gateschicht (Polysilizium, Polyzid, Metall oder einer Schichtfolge aus Poylsilizium und Silicid oder Metall) • In der Peripherie kann diese Schicht oder Schichtfolge zusammen mit dem anfangs vorhandenen Polysilicium als Gateelektrode verwendet werden. Alternativ kann auch die Schicht in der Peripherie wieder entfernt werden.

• Strukturierung des Polysiliziums

In der bevorzugten Ausführungsform (Virtual-Ground-Architektur) wird das Polysilizium in Bahnen, die parallel zur Zeichenebene verlaufen, strukturiert. In anderen Architekturen ist auch eine Strukturierung in Bahnen senkrecht zur Zeichenebene möglich. Dies kann besonders vorteilhaft durch CMP-Polieren des Gatematerials mit Stopp auf dem Isolationsoxid erfolgen (gezeichneter Fall). Im letztgenannten Fall kann der optionale Nitridspacer zwischen Schritt 3 und 4 die Herstellung selbstjustierter Kontakte ermöglichen. Die letztgenannte Variante CMP-Planarisierung eignet sich insbesondere auch zur Integration einer Metallcontrolgateelektrode.

Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
1–8 zeigen schematische geschnittene Seitenansichten von Zwischenzuständen, welche bei einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens erreicht werden.
Bei den nachfolgend beschriebenen Figuren bezeichnen gleiche Bezugszeichen immer gleiche Elemente, ohne dass eine Detailbeschreibung bei jedem Auftreten erfolgt.
1 zeigt in schematischer und geschnittener Seitenansicht den Ausgangspunkt einer Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer erfindungsgemäßen Halbleiterspeicherzelle. Dieser Ausgangspunkt besteht in der im Wesentlichen standardmäßigen Herstellung eines MOSFET in einem Halbleitersubstrat 20 oder dergleichen. Ausgebildet werden in diesem Halbleitersubstrat 20 und insbesondere in dessen Oberflächenbereich 20a erste und zweite Source/Draingebiete SD1 und SD2. Zwischen den Source/Draingebieten SD1 und SD2 ist ein Zwischenbereich 22 im Halbleitersubstrat vorgesehen, welcher als Kanalgebiet K fungiert. Auf dem Oberflächenbereich 22a des Halbleitersubstrats 20 ist ein sogenanntes Gateoxid GOX ausgebildet, welches den freien Oberflächenbereich 20a des Halbleitersubstrats 20 sowie die dort eingebetteten und mit der Oberfläche 22a abschließenden Source/Drainbereiche SD1 und SD2 direkt berührend abschließt. Auf der vom Zwischenbereiche 22 oder Kanalgebiet K abgewandten Seite des Gateoxids GOX ist das sogenannte Gate oder ursprüngliche Gate U des ursprünglichen MOSFET M ausgebildet, welches seinerseits in eine Isolationsschicht oder in einen Isolationsbereich I eingebettet ist. Dieser Ausgangszustand ist in 1 dargestellt.
Im Übergang zu dem in 2 ebenfalls in seitlicher Querschnittsansicht gezeigten Zwischenzustand wird dann die das ursprüngliche Gate U einbettende Isolationsschicht I auf das Niveau des Oberflächenbereichs Ua des ursprünglichen Gates U planarisiert, so dass die Isolationsschicht oder das Isolationsoxid I bündig mit dem Niveau des Oberflächenbereichs Ua des ursprünglichen Polysiliziumgates U abschließt.
Im Übergang zu dem in 3 gezeigten Zwischenzustand wird dann das Polysiliziumgate selektiv entfernt, so dass eine Ausnehmung A im Isolationsbereich I ausgebildet wird, welche Seitenwandbereiche oder Randbereiche Ab sowie einen Bodenbereich Aa aufweist.
Im Übergang zu dem in 4 gezeigten Zwischenzustand wird eine Materialschicht 100 für die auszubildenden Speichergatebereiche F1 und F2 der Speichergateanordnung F in konformer Art und Weise derart abgeschieden, dass zumindest die Wandbereiche oder Randbereiche Ab der Ausnehmung A im Isolationsbereich I bedeckt sind. Dabei werden für die Ausbildung von Floatinggates leitfähige Materialien, insbesondere Polysilizium, Polyzid, Metall oder dergleichen verwendet. Bei der Ausbildung sogenannter Chargetrappinggatebereiche wird dagegen im Wesentlichen ein elektrisch isolierendes Material verwendet, welches eine hohe Dichte an Störstellen besitzt oder derartige Störstellen ausbilden kann, welche dann durch Elektronen bzw. durch Löcher oder dergleichen besetzt werden. Hierbei wird Siliziumnitrid oder dergleichen bevorzugt.
Im Übergang zu dem in 5 gezeigten Zwischenzustand der Ausführungform des erfindungsgemäßen Verfahrens wird dann das im Wesentlichen zusammenhängende Gebiet des Materialbereichs 100 für die Speichergatebereiche F1 und F2 anisotrop rückgeätzt, um in voneinander räumlich getrennter und voneinander im Wesentlichen elektrisch isolierter Form separate Speichergatebereiche F1 und F2, welche als Ensemble die Speichergateanordnung F der erfindungsgemäßen Halbleiterspeicherzelle 10 bilden, auszubilden. Wie aus 5 deutlich hervorgeht, sind die ausgebildeten Speichergatebereiche F1 und F2 durch einen Zwischenbereich räumlich voneinander getrennt und befinden sich im Übergang jeweils zwischen den Randbereichen Ab und dem Bodenbereich Aa der Ausnehmung A, welche vormals durch das ursprüngliche Gate U des herkömmlichen MOSFET M eingenommen wurde.
Bei Verwendung von Floatinggates muss zusätzlich eine maskierte Ätzung durchgeführt werden, um die Floatinggatebereiche in den Ebenen parallel zur Zeichenebene zu trennen.
Bei Chargetrappingschichten kann diese Ätzung entfallen.
Nun kann optional (nicht dargestellt) ein Isolationsbereich, vorzugsweise aus Siliziumdioxid, im Bereich zwischen den Speicherbereichen entweder durch thermische Oxidation oder durch Abscheidung und nachfolgendes Rückätzen auf das Niveau der Speicherbereiche abgeschieden werden. Dieser Isolationsbereich dient dazu, einen Ladungsaustausch zwischen Kanal und Steuergate bei Fowler-Nordheim-Programmierung zu unterbinden.
Nachfolgend wird dann, wie das in 6 dargestellt ist, eine Materialschicht 110 für einen weiteren Isolationsbereich ausgebildet. Dieser Isolationsbereich 110 dient zur elektrischen Isolation der Speichergatebereiche F1 und F2 voneinander und zur elektrischen Isolation der Speichergatebereiche F1 und F2 gegenüber dem später auszubildenden Steuergate G. Aus 6 geht auch hervor, dass nach Ausbildung der Speichergatebereiche F1 und F2 und nach im Wesentlichen konformer Abscheidung des weiteren Isolationsbereichs 110 ein Teil der Ausnehmung A des ursprünglichen Isolationsbereichs I immer noch frei bleibt.
Im Übergang zu dem in 7 gezeigten Zwischenzustand wird dann diese verbleibende Ausnehmung A im Isolationsbereich I mit einer Materialschicht 120 für das auszubildende Steuergate G gefüllt und dann im Übergang zu dem in 8 gezeigten Zwischenzustand strukturiert, indem die Materialschicht 120 für das Steuergate G mit Stopp auf dem Oberflächenniveau 110a des weiteren Isolationsbereichs 110 abgetragen wird. Alternativ ist auch ein Rückätzen oder ein maskiertes Ätzen denkbar, bei dem im selben Schritt die verbleibenden Steuergatebereiche mit Verdrahtung ausgebildet werden. 8 zeigt auch, dass die Ausnehmung A für das ursprüngliche Gate U des herkömmlichen MOSFET M nunmehr gefüllt ist von den Speichergatebereichen F1 und F2, einem entsprechenden Isolationsbereich 110 und dem Steuergate G. Somit ist das ursprüngliche Gate U durch eine räumlich getrennte Mehrzahl von Speichergatebereichen F1 und F2 und dem Steuergate G ersetzt, ein Umstand, der im Hinblick auf die erfindungsgemäße Speicherzelle 10 auch zu dem Begriff Replacementgate-Speicherzelle oder Austauschgate-Speicherzelle führt.

10: Halbleiterspeicherzelle
20: Halbleitersubstrat, Halbleiterbereich
20a: Oberflächenbereich
22: Zwischenbereich
100: Materialschicht für Speichergatebereich
110: Materialschicht für Isolationsbereich
120: Materialschicht für Steuergate
A: Ausnehmung
Aa: Bodenbereich
Ab: Randbereich/Wandbereich
F: Speichergateanordnung
F1, F2: Speichergatebereich, Speichergate
G: Steuergateanordnung, Steuergate
GOX: Isolationsbereich, Gateoxid
I: Isolationsbereich
Ia: Oberflächenbereich
K: Kanalbereich, Kanalgebiet
M: herkömmlicher MOSFET
S: Source/Drainanordnung
SD1, SD2: Source/Draingebiet

Claims

Halbleiterspeicherzelle zur nicht-flüchtigen Informationsspeicherung: – mit einer Speichergateanordnung (F), welche zur Informationsspeicherung ausgebildet ist, und welche eine Mehrzahl von Speichergatebereichen (F1, F2) aufweist, – mit einer Source/Drainanordnung (S), welche zum Zugriff auf die Speichergateanordnung (F) ausgebildet ist, und – mit einer Steuergateanordnung (G), welche zur Steuerung des Zugriffs auf die Speichergateanordnung (F) ausgebildet ist, – wobei jeder der Speichergatebereiche (F1, F2) zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet ist und – wobei dadurch in der Speicherzelle (10) eine entsprechende Mehrzahl Informationseinheiten und insbesondere binäre Bits (b1, b2) unabhängig voneinander speicherbar sind, dadurch gekennzeichnet, – dass die Speichergatebereiche (F1, F2) als Austauschelemente für zumindest einen Teil des ursprünglichen Gates (U) eines herkömmlichen MOSFET (M) ausgebildet sind und – dass der Bereich zwischen den Speichergatebereichen (F1, F2) mit einem zusätzlichen Isolator bis maximal auf das Niveau der Speichergates derart gefüllt ist, – dass im Zwischenbereich eine Isolatordicke ausgebildet ist, die größer ist als die Dicke des ursprünglichen Gate- oder Tunneloxids.
Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) paarweise voneinander räumlich getrennt und/oder von einander elektrisch isoliert ausgebildet sind.
Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, – dass die Steuergateanordnung (G) ein gemeinsames Steuergate (G) aufweist und – dass durch das eine gemeinsame Steuergate (G) der Zugriff auf die Speichergatebereiche (F1, F2) gemeinsam steuerbar ist.
Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, – dass die Source/Drainanordnung (S) eine Mehrzahl Source/Draingebiete (SD1, SD2) aufweist, – dass die Anzahl der Source/Draingebiete (SD1, SD2) der Anzahl der Speichergatebereiche (F1, F2) entspricht und – dass je ein Source/Draingebiet (SD1, SD2) je einem Speichergatebereich (F1, F2) derart zugeordnet ist, dass über die Steuergateanordnung (G) und das jeweils zugeordnete Source/Draingebiet (SD1, SD2) jeweils auf den zugeordneten Speichergatebereich (F1, F2) zugreifbar ist.
Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) im Hinblick auf ihre geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet sind.
Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) voneinander, vom Steuergate (G) und von den Source/Draingebieten (SD1, SD2) im Wesentlichen elektrisch isoliert angeordnet und ausgebildet sind.
Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) als Floatinggatebereiche oder Floatinggates ausgebildet sind, so dass die Halbleiterspeicherzelle (10) als Floatinggatespeicherzelle fungiert.
Halbleiterspeicherzelle nach Anspruch 7, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) als Floatinggates im Wesentlichen kapazitiv gekoppelt in der Speicherzelle (10) ausgebildet und angeordnet sind.
Halbleiterspeicherzelle nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) als Floatinggates aus einem Polysiliziummaterial, Polyzid, Metall und/oder dergleichen ausgebildet sind.
Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) als Chargetrappinggatebereiche oder Chargetrappinggates ausgebildet sind, so dass die Halbleiterspeicherzelle (10) als Chargetrappingspeicherzelle fungiert.
Halbleiterspeicherzelle nach Anspruch 10, dadurch gekennzeichnet, dass die Chargetrappinggates aus einem Material bestehen oder ein solches aufweisen, in welchem Chargetrappingzustände ausbildbar sind, insbesondere aus einem Isolator, welcher eine ausreichende Anzahl von Störstellen besitzt oder ausbilden kann, die mit Elektronen und/oder mit Löchern besetzbar sind.
Halbleiterspeicherzelle nach einem der Ansprüche 10 oder 11, dadurch gekennzeichnet, dass die Chargetrappinggates aus Siliziumnitrid, insbesondere mit einer ONO-, NO-Struktur, aus ZrO₂, Al₂O₃, Ta₂O₅, HfO₂ und/oder dergleichen bestehen oder ein solches Material aufweisen, wobei insbesondere gegenüber dem Steuergate (G) und/oder den Source/Drain/Kanalbereichen (SD1, SD2, K) ein Isolationsbereich vorgesehen ist, insbesondere aus Siliziumdioxid.
Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass durch jeden Speichergatebereich (F1, F2) eine Mehrzahl, insbesondere zwei, Ladungs- und/oder Potenzialzustände angenommen werden können, welche mit den Speichergatebereichen (F1, F2) zugeordneten Informationszuständen korrespondieren.
Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Steuergate (G) von den Speichergatebereichen (F1, F2) und von den Source/Draingebieten (SD1, SD2) im Wesentlichen elektrisch isoliert angeordnet und ausgebildet ist.
Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Steuergate (G) aus einem Polysiliziummaterial, Polyzid, Metall und/oder dergleichen besteht.
Halbleiterspeicherzelle nach einem der Ansprüche 2 bis 15, dadurch gekennzeichnet, – dass die Speichergatebereiche (F1, F2) und das Steuergate (G) in direkter räumlicher Nachbarschaft zueinander vorgesehen sind und – dass dabei insbesondere jeweils ein Zwischenisolationsbereich (110) vorgesehen ist, insbesondere ein Zwischendielektrikum (110).
Halbleiterpeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, – dass jeder Speichergatebereich (F1, F2) in direkter räumlicher Nachbarschaft zum jeweils zugeordneten Source/Draingebiet (SD1, SD2) ausgebildet und angeordnet ist, – dass dadurch insbesondere ein räumlicher und/oder flächenartiger Überlapp zwischen den Speichergatebereichen (F1, F2), und dem jeweils zugeordneten Source/Draingebiet (SD1, SD2) ausgebildet ist und/oder – dass dabei insbesondere zwischen dem jeweiligen Speichergatebereich (F1, F2) und dem jeweils zugeordneten Source/Draingebiet (SD1, SD2) ein Isolationsbereich (GOX) vorgesehen ist, insbesondere in Form eines Siliziumdioxidmaterials.
Halbleiterpeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) als Spacerelemente in einer Ausnehmung (A) eines Isolationsbereichs (I) eingebettet ausgebildet sind.
Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen zur nicht-flüchtigen Informationsspeicherung, dadurch gekennzeichnet, dass die Speicherzellen als Halbleiterspeicherzellen (10) nach einem der Ansprüche 1 bis 19 ausgebildet sind.
Halbleiterspeichereinrichtung nach Anspruch 19, dadurch gekennzeichnet, dass bei benachbarten Speicherzellen (1C) zumindest ein Teil. der Steuergates (G) als gemeinsame Steuergates (G) ausgebildet sind.
Verfahren zum Herstellen einer Halbleiterspeicherzelle zur nicht-flüchtigen Informationsspeicherung: – bei welchem eine Speichergateanordnung (F) vorgesehen wird, welche zur Informationsspeicherung und mit einer Mehrzahl Speichergatebereichen (F1, F2) ausgebildet wird, – bei welchem eine Source/Drainanordnung (S) vorgesehen wird, welche zum Zugriff auf die Speichergateanordnung (F) ausgebildet wird, und – bei welchem eine Steuergateanordnung (G) vorgesehen wird, welche zur Steuerung des Zugriffs auf die Speichergateanordnung (F) ausgebildet wird, – wobei jeder der Speichergatebereiche (F1, F2) zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet wird und – wobei dadurch in der Speicherzelle (10) eine entsprechende Mehrzahl Informationseinheiten und insbesondere binärer Bits (b1, b2) unabhängig voneinander speicherbar wird, dadurch gekennzeichnet, – dass die Speichergatebereiche (F1, F2) als Austauschelemente mit zumindest einem Teil des ursprünglichen Gates (U) eines herkömmlichen MOSFET (M) ausgebildet werden.
Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) paarweise räumlich getrennt und/oder voneinander elektrisch isoliert ausgebildet werden.
Verfahren nach einem der Ansprüche 21 oder 22 dadurch gekennzeichnet, – dass die Steuergateanordnung (G) mit einem gemeinsamen Steuergate (G) ausgebildet wird und – dass durch das eine gemeinsame Steuergate (G) der Zugriff auf die Speichergatebereiche (F1, F2) gemeinsam steuerbar ausgebildet wird.
Verfahren nach einem der Ansprüche 21 oder 23, dadurch gekennzeichnet, – dass die Source/Drainanordnung (S) mit einer Mehrzahl Source/Draingebieten (SD1, SD2) vorgesehen wird, – wobei die Anzahl von Source/Draingebieten (SD1, SD2) der Anzahl von Speichergatebereichen (F1, F2) entspricht, und – dass jeweils ein Source/Draingebiet (SD1, SD2) jeweils einem Speichergatebereich (F1, F2) derart zugeordnet wird, dass über die Steuergateanordnung (G) und das jeweils zugeordnete Source/Draingebiet (SD1, SD2) jeweils auf den zugeordneten Speichergatebereich (F1, F2) zugreifbar ist.
Verfahren nach einem der Ansprüche 21 bis 24, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) im Hinblick auf die geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet werden.
Verfahren nach einem der Ansprüche 21 bis 25, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) voneinander, vom Steuergate (G) sowie von den Source/Draingebieten (SD1, SD2) im Wesentlichen elektrisch isoliert angeordnet und ausgebildet werden.
Verfahren nach einem der Ansprüche 21 bis 26, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) als Floatinggatebereiche oder als Floatinggate ausgebildet werden, so dass die Halbleiterspeicherzelle (10) als Floatinggatespeicherzelle fungiert.
Verfahren nach Anspruch 27, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) als Floatinggates im Wesentlichen kapazitiv gekoppelt in der Speicherzelle (10) ausgebildet und angeordnet werden.
Verfahren nach einem der Ansprüche 27 oder 28, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) als Floatinggates aus einem Polysiliziummaterial, Polyzid, Metall und/oder dergleichen ausgebildet werden.
Verfahren nach einem der Ansprüche 21 bis 26, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) als Chargetrappinggatebereiche oder als Chargetrappinggates ausgebildet werden, so dass die Halbleiterspeicherzelle (10) als Chargetrappingspeicherzelle fungiert.
Verfahren nach Anspruch 30, dadurch gekennzeichnet, dass die Chargetrappinggates mit einem Material ausgebildet werden, in welchem Chargetrappingzustände ausbildbar sind, insbesondere aus einem Isolator, welcher eine ausreichende Anzahl von Störstellen besitzt oder ausbilden kann, die mit Elektronen und/oder mit Löchern besetzbar sind.
Verfahren nach einem der Ansprüche 30 bis 31, dadurch gekennzeichnet, dass die Chargetrappinggates mit Siliziumnitrid, insbesondere mit einer ONO-, NO-Struktur, aus ZrO₂, Al₂O₃, Ta₂O₅, HfO₂ und/oder dergleichen ausgebildet werden, wobei insbesondere vorgesehen wird ein Isolationsbereich gegenüber dem Steuergate (G) und/oder gegenüber den Source/Drain/Kanalbereich (SD1, SD2, K).
Verfahren nach einem der Ansprüche 21 bis 32, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) derart ausgebildet werden, dass eine Mehrzahl, insbesondere zwei, Ladungs- und/oder Potenzialzustände angenommen werden können, welche mit den Speichergatebereichen (F1, F2) zugeordneten Informationszuständen korrespondieren.
Verfahren nach einem der Ansprüche 21 bis 33, dadurch gekennzeichnet, dass das Steuergate (G) von den Speichergatebereichen (F1, F2) sowie von den Source/Draingebieten (SD1, SD2) im Wesentlichen elektrisch isoliert angeordnet und ausgebildet wird.
Verfahren nach einem der Ansprüche 21 bis 34, dadurch gekennzeichnet, dass das Steuergate (G) aus einem Polysiliziummaterial, Polyzid, Metall und/oder dergleichen ausgebildet wird.
Verfahren nach einem der Ansprüche 21 bis 28, dadurch gekennzeichnet, – dass die Speichergatebereiche (F1, F2) und das Steuergate (G) jeweils in direkter räumlicher Nachbarschaft zueinander vorgesehen werden und – dass dabei insbesondere jeweils ein Zwischenisolationsbereich (110) vorgesehen wird, insbesondere ein Zwischendielektrikum (110).
Verfahren nach einem der Ansprüche 21 bis 36, dadurch gekennzeichnet, – dass jeder Speichergatebereich (F1, F2) in direkter räumlicher Nachbarschaft zum jeweils zugeordneten Source/Draingebiet (SD1, SD2) ausgebildet oder angeordnet wird, – dass dadurch insbesondere ein räumlicher oder flächiger Überlapp zwischen den Speichergatebereichen (F1, F2) und den Source/Draingebieten (SD1, SD2) ausgebildet wird und – dass dabei insbesondere zwischen dem jeweiligen Speichergatebereich (F1, F2) und dem jeweiligen zugeordneten Source/Draingebiet (SD1, SD2) ein Isolationsbereich (GOX) vorgesehen wird, insbesondere in Form eines Siliziumdioxidmaterials.
Verfahren nach einem der Ansprüche 21 bis 37, dadurch gekennzeichnet, dass die Speichergatebereiche (F1, F2) als Spacerelemente, in einer Ausnehmung (A) eines Isolationsbereichs (I) eingebettet ausgebildet werden.
Verfahren nach einem der Ansprüche 21 bis 38, dadurch gekennzeichnet, – dass zunächst ein herkömmlicher MOSFET (M) ausgebildet wird, insbesondere in selbstjustierender Polysiliziumtechnik, – dass dann das ursprüngliche Gate (U) des MOSFET (M) entfernt wird, wobei eine Ausnehmung (A) in einem das ursprüngliche Gate (U) einbettenden Isolationsbereich (I) geschaffen wird, und – dass dann in der Ausnehmung (A) die Speichergatebereiche (F1, F2) ausgebildet, isolierend eingebettet und mit der Steuergateanordnung (G) versehen werden.
Verfahren nach einem der Ansprüche 21 bis 39, dadurch gekennzeichnet, – dass zunächst das ursprüngliche Gate (U) des herkömmlichen MOSFET (M) in einen Isolationsbereich (I), vorzugsweise aus SiO₂, eingebettet wird, – wobei sich ein Planarisierungsschritt mit Stopp auf dem Niveau des Oberflächenbereichs (Ua) des ursprünglichen Gates (U) anschließt.
Verfahren nach Anspruch 40, dadurch gekennzeichnet, – dass das ursprüngliche Gate. (U) des herkömmlichen MOSFET (M) entfernt wird, vorzugsweise durch maskiertes Rückätzen, und – dass dadurch eine Ausnehmung (A) im Isolationsbereich (I) ausgebildet wird, vorzugsweise in einem Bereich oberhalb und zwischen den Source/Draingebieten (SD1, SD2).
Verfahren nach Anspruch 41, dadurch gekennzeichnet, dass eine Spacerschicht konform derart abgeschieden wird, dass die Ausnehmung (A) ausgekleidet wird, wobei insbesondere Siliziumnitrid, eine ONO, eine NO-Struktur und/oder dergleichen verwendet wird.
Verfahren nach einem der Ansprüche 41 oder 42, dadurch gekennzeichnet, dass mindestens eine Materialschicht (100) für die Speichergatebereiche (F1, F2) konform derart abgeschieden wird, dass die Ausnehmung (A) ausgekleidet wird, insbesondere Randbereiche (Ab) davon.
Verfahren nach Anspruch 43, dadurch gekennzeichnet, – dass für auszubildende Floatinggates ein elektrisch leifähiges Material für die Materialschicht (100) der Speichergatebereiche (F1, F2) verwendet wird, und – dass für auszubildende Chargetrappinggates ein elektrisch isolierendes Material für die Materialschicht (100) der Speichergates (F1, F2) verwendet wird, welches insbesondere eine hohe Dichte an Traps aufweist oder ausbilden kann.
Verfahren nach einem der Ansprüche 43 oder 44, dadurch gekennzeichnet, – dass zur Ausbildung der Speichergatebereiche (F1, F2) der Materialbereich (100) für die Speichergatebereiche (F1, F2) durch anisotropes Rückätzen strukturiert wird und – dass dabei insbesondere die Speichergatebereiche (F1, F2) als räumlich getrennte Teile der Materialschicht (100) für die Speichergatebereiche (F1, F2) im Randbereich (Ab) der Ausnehmung (A) verbleiben.
Verfahren nach Anspruch 45, dadurch gekennzeichnet, dass der ursprüngliche Gateisolator oder das ursprüngliche Gateoxid zwischen den Speichergates durch thermische Oxidation oder Abscheidung und nachfolgende Rückätzung dicker ausgebildet wird als der Gateisolator oder das Gateoxid unterhalb der Speichergates.
Verfahren nach einem der Ansprüche 45 oder 46, dadurch gekennzeichnet, dass dann, insbesondere konform, mindestens eine Isolationsschicht (110) abgeschieden wird, durch welche die Speichergatebereiche (F1, F2) eingebettet werden.
Verfahren nach Anspruch 47, dadurch gekennzeichnet, dass dann mindestens eine Materialschicht (120) für die Steuergateanordnung (G) abgeschieden und strukturiert wird, wobei insbesondere die Ausnehmung (A) gefüllt wird.