KR100594325B1 - 노치 게이트 구조의 트랜지스터를 구비하는 반도체 소자의제조 방법 - Google Patents

노치 게이트 구조의 트랜지스터를 구비하는 반도체 소자의제조 방법 Download PDF

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김동원
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Abstract

셀 어레이 영역에 형성되는 셀 트랜지스터는 게이트에 스페이서 형태의 전극을 적용하면서 국부화된 비트를 이용하여 멀티비트 동작이 가능한 노치 게이트 구조의 트랜지스터를 채용하는 동시에, 주변회로 영역에서는 트랜지스터의 기능에 따라 요구되는 서로 다른 요구 조건을 충족할 수 있도록 최적화된 구조를 가지는 트랜지스터를 형성하는 반도체 소자의 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 제조 방법에서는 상기 반도체 기판의 셀 어레이 영역에 노치 게이트 구조, 상기 노치 게이트 구조 아래의 반도체 기판 내에 형성되는 제1 채널 영역, 상기 제1 채널 영역을 사이에 두고 그 양측에 형성되는 소스/드레인 영역, 상기 제1 채널 영역과 상기 노치 게이트 구조와의 사이에 형성되어 있는 제1 게이트 절연막, 및 상기 제1 채널 영역과 상기 노치 게이트 구조와의 사이에서 상기 소스/드레인 영역에 인접한 영역에 국부적으로 형성된 메모리층을 포함하는 셀 트랜지스터를 형성한다. 상기 셀 트랜지스터와는 다른 구조를 가지는 적어도 1개의 트랜지스터를 포함하는 복수의 주변회로용 트랜지스터를 상기 주변회로 영역에 상기 셀 트랜지스터 형성과 동시에 형성한다.
노치 게이트, 멀티비트, 셀 어레이, 주변회로, 공정 집적화, SONOS

Description

노치 게이트 구조의 트랜지스터를 구비하는 반도체 소자의 제조 방법 {Method of manufacturing semiconductor device having notched gate MOSFET}
도 1a 내지 도 1o는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2h는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3k는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4n은 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 102: 소자분리 영역, 112: 하부 산화막, 114: 메모리층, 116: 상부 산화막, 120: 더미 패턴, 120h: 개구부, 132: 제1 절연막, 134: 제1 포토레지스트 패턴, 140: 제1 도전층, 142: 산화막, 150: 제2 도전층, 162: 제2 포토레지스트 패턴, 164: 익스텐션 영역, 166: 제3 포토레지스트 패턴, 168: 익스텐션 영역, 170: 절연 스페이서, 172: 소스/드레인 영역, 174: 리세스 영역, 180: 금속 실리사이드막.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀 어레이 영역에서 멀티비트 동작이 가능한 트랜지스터를 주변회로 영역의 MOSFET (metal oxide semiconductor field effect transistor)과 동시에 형성하는 데 있어서 공정 집적화를 용이하게 하기 위한 반도체 소자의 제조 방법에 관한 것이다.
최근, 이동통신 시스템, 메모리 카드 등에 널리 채용되고 있는 비휘발성 메모리 소자의 한 형태로서, SONOS (silicon-oxide-nitride-oxide-silicon) 또는MONOS (metal-oxide-nitride-oxide-silicon)로 칭해지는 형태의 비휘발성 메모리 소자가 제안되었다. 지금까지 제안된 대부분의 SONOS형 반도체 메모리 소자는 ONO 구조가 트랜지스터의 채널 영역 전체에 걸쳐서 존재하는 스택 SONOS형 트랜지스터 구조를 채용하고 있다. 이와 같은 구조에서는 ONO 구조가 트랜지스터의 채널 영역 전체에 걸쳐서 존재하기 때문에 셀 트랜지스터에서 높은 초기 문턱전압(Vth) 및 높은 프로그램 전류를 가진다. 따라서, 높은 초기 Vth 때문에 낮은 초기 Vth를 가지는 다른 로직 제품과 함께 하나의 칩에 집적하는 것이 어렵다. 또한, 스택 SONOS형 셀 트랜지스터에서 ONO 내의 저장 노드층에 포확된 전자는 상기 저장 노드층을 따라 수평 방향으로 움직일 수 있고, 이에 따라 소거 동작이 온전하게 행해지지 않을 수 있다. 더욱이, 반도체 산업의 급격한 발전에 수반하여 FET가 고도로 스케일링(scailing)됨에 따라, 소자 사이즈의 축소에 수반하여 누설 전류가 증가되는 등 다 양한 문제들이 발생되고 있다.
한편, 일반적인 플래시 메모리 소자를 동작시키기 위하여는 셀 어레이 영역에 형성되는 셀 트랜지스터 어레이 외에, 주변회로 영역 및 코어(core) 영역 (이하, 단지 "주변회로 영역"이라 함)에 형성되는 LV(저전압) MOSFET 또는 HV(고전압) MOSFET 회로 블록, 예를 들면 P/E 콘트롤러 (program/erase controller), 데이타 로드 래치 (data load latch), 워드라인 디코더 (word line decoder), 어드레스 버퍼 (address buffer), 센스 앰프 (sense amp) 등과 같은 회로 블록을 형성할 필요가 있다. SONOS 구조와 같이 저장 노드를 가지는 셀 트랜지스터 어레이와 주변회로 영역의 회로 블록을 하나의 칩에 집적하기 위하여는 셀 어레이 영역과 주변회로 영역간의 효율적인 공정 집적화가 요구된다. 특히, 국부화된 비트(localized bit)를 이용하여 멀티비트(multi-bit) 동작 가능한 구조를 가지는 셀 트랜지스터를 형성하는 경우, 셀 어레이 영역에 셀 트랜지스터 어레이를 형성하는 공정과 주변회로 영역에 고전압 트랜지스터 및 저전압 트랜지스터를 형성하는 공정을 동시에 진행하는 데 있어서 각각의 트랜지스터의 고유 기능 및 전기적 특성을 유지할 수 있도록 각각의 기능에 따라 별도로 설계된 구조를 가지는 트랜지스터들을 공정 난이도를 증가시키지 않고 용이하게 구현할 수 있는 별도의 공정 설계가 필요하다.
본 발명은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 초고집적화된 소자 구현을 위한 스케일링 기술에서 요구되는 축소된 사이즈를 가지는 트랜지스터 형성시 수반되는 문제들을 해결할 수 있는 동시에, 멀티비트 동작이 가 능한 셀 트랜지스터 형성 공정 및 주변회로용 트랜지스터 형성 공정을 용이하게 집적할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 셀 어레이 영역과 주변회로 영역을 가지는 반도체 기판을 준비한다. 상기 반도체 기판의 셀 어레이 영역에 노치 게이트 구조, 상기 노치 게이트 구조 아래의 반도체 기판 내에 형성되는 제1 채널 영역, 상기 제1 채널 영역을 사이에 두고 그 양측에 형성되는 소스/드레인 영역, 상기 제1 채널 영역과 상기 노치 게이트 구조와의 사이에 형성되어 있는 제1 게이트 절연막, 및 상기 제1 채널 영역과 상기 노치 게이트 구조와의 사이에서 상기 소스/드레인 영역에 인접한 영역에 국부적으로 형성된 메모리층을 포함하는 셀 트랜지스터를 형성한다. 그리고, 상기 셀 트랜지스터와는 다른 구조를 가지는 적어도 1개의 트랜지스터를 포함하는 복수의 주변회로용 트랜지스터를 상기 주변회로 영역에 상기 셀 트랜지스터 형성과 동시에 형성한다.
상기 주변회로용 트랜지스터는 고전압 트랜지스터 및 저전압 트랜지스터를 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 상기 셀 트랜지스터 형성과 동시에 상기 주변회로 영역에 상기 셀 트랜지스터와 동일한 구조를 가지는 고전압 트랜지스터를 형성하는 단계와, 상기 셀 트랜지스터 형성과 동시에 상기 주변회로 영역에 상기 셀 트랜지스터의 제1 게이트 절연막 보다 더 작은 두께의 제2 게이트 절연막과, 상기 제1 채널 영역 보다 더 짧은 길이의 제2 채널 영역을 가지는 저전압 트 랜지스터를 형성하는 단계를 포함할 수 있다.
상기 셀 트랜지스터, 고전압 트랜지스터 및 저전압 트랜지스터를 형성하기 위한 예시적인 제1 양태에서는, 먼저 상기 반도체 기판상의 셀 어레이 영역 및 주변회로 영역에 각각 제1 절연막, 메모리층 및 제2 절연막으로 구성되는 적층 구조를 형성한다. 상기 셀 트랜지스터 형성 예정 영역과 상기 주변회로 영역 중 상기 고전압 트랜지스터 형성 예정 영역에 상기 제1 게이트 절연막을 형성한다. 상기 주변회로 영역 중 상기 저전압 트랜지스터 형성 예정 영역에 상기 제2 게이트 절연막을 형성한다. 상기 셀 어레이 영역 및 주변회로 영역에 각각 노치 게이트 구조를 가지는 셀 트랜지스터의 게이트, 고전압 트랜지스터의 게이트, 및 저전압 트랜지스터의 게이트를 동시에 형성한다. 상기 반도체 기판과 상기 셀 트랜지스터의 게이트, 고전압 트랜지스터의 게이트, 및 저전압 트랜지스터의 게이트 각각의 사이에만 상기 적층 구조의 일부가 남도록 상기 적층 구조의 나머지 일부를 제거한다 상기 저전압 트랜지스터의 게이트 아래의 반도체 기판 내에 이온주입을 행하여 상기 제2 채널 영역의 길이를 한정하는 익스텐션 영역을 형성한다. 상기 셀 트랜지스터의 게이트 및 고전압 트랜지스터 아래의 반도체 기판 내에 이온 주입을 행하여 상기 제1 채널 영역의 길이를 한정하는 익스텐션 영역을 형성한다. 상기 셀 어레이 영역 및 주변회로 영역에 각각 소스/드레인 영역을 동시에 형성한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은 상기 셀 트랜지스터 형성과 동시에 상기 주변회로 영역에 상기 셀 트랜지스터와 각각 다른 구조를 가지는 고전압 트랜지스터 및 저전압 트랜지스터를 형성하는 단계를 포함할 수 있다. 이 경우, 상기 셀 트랜지스터 형성과 동시에 상기 주변회로 영역에 상기 셀 트랜지스터의 제1 게이트 절연막 보다 더 작은 두께의 제2 게이트 절연막과, 상기 제1 채널 영역 보다 더 짧은 길이의 제2 채널 영역을 가지는 저전압 트랜지스터를 형성한다.
상기 셀 트랜지스터, 고전압 트랜지스터 및 저전압 트랜지스터를 형성하기 위한 예시적인 제2 양태에서는, 상기 반도체 기판상의 셀 어레이 영역 및 주변회로 영역에 각각 제1 절연막, 메모리층 및 제2 절연막으로 구성되는 적층 구조를 형성한다. 상기 셀 트랜지스터 형성 예정 영역과 상기 주변회로 영역 중 상기 고전압 트랜지스터 형성 예정 영역에 상기 제1 게이트 절연막을 형성한다. 상기 주변회로 영역 중 상기 저전압 트랜지스터 형성 예정 영역에 상기 제2 게이트 절연막을 형성한다. 상기 셀 어레이 영역 및 주변회로 영역에 각각 노치 게이트 구조를 가지는 셀 트랜지스터의 게이트, 고전압 트랜지스터의 게이트, 및 저전압 트랜지스터의 게이트를 동시에 형성한다. 상기 반도체 기판과 상기 셀 트랜지스터의 게이트, 고전압 트랜지스터의 게이트, 및 저전압 트랜지스터의 게이트 각각의 사이에만 상기 적층 구조의 일부가 남도록 상기 적층 구조의 나머지 일부를 제거한다. 상기 주변회로 영역에서 상기 고전압 트랜지스터의 게이트 및 저전압 트랜지스터의 게이트 아래에 남아 있는 상기 적층 구조의 일부 중 상기 메모리층 만 선택적으로 제거한다. 상기 저전압 트랜지스터의 게이트 아래의 반도체 기판 내에 이온주입을 행하여 상기 제2 채널 영역의 길이를 한정하는 익스텐션 영역을 형성한다. 상기 셀 트랜지스터의 게이트 및 고전압 트랜지스터 아래의 반도체 기판 내에 이온 주입을 행하여 상기 제1 채널 영역의 길이를 한정하는 익스텐션 영역을 형성한다. 상기 셀 어레이 영역 및 주변회로 영역에 각각 소스/드레인 영역을 동시에 형성한다.
또한, 상기 셀 트랜지스터, 고전압 트랜지스터 및 저전압 트랜지스터를 형성하기 위한 예시적인 제3 양태에서는, 상기 반도체 기판상의 셀 어레이 영역 및 주변회로 영역에 각각 제1 절연막, 메모리층 및 제2 절연막으로 구성되는 적층 구조를 형성한다. 상기 셀 트랜지스터 형성 예정 영역과 상기 주변회로 영역 중 상기 고전압 트랜지스터 형성 예정 영역에 상기 제1 게이트 절연막을 형성한다. 상기 주변회로 영역 중 상기 저전압 트랜지스터 형성 예정 영역에 상기 제2 게이트 절연막을 형성한다. 상기 셀 어레이 영역에 상기 제1 게이트 절연막 위에 형성되는 제1 도전층과, 상기 제1 도전층과의 사이에 제3 절연막이 개재된 상태로 상기 제1 도전층의 양 측벽을 덮는 제2 도전층으로 구성되는 셀 트랜지스터의 게이트를 형성한다. 상기 주변회로 영역에 상기 제1 게이트 절연막 위에 형성되는 제3 도전층과 상기 제3 도전층의 양 측벽을 덮는 스페이서 형태의 제4 도전층으로 구성되는 고전압 트랜지스터의 게이트를 형성한다. 상기 주변회로 영역에 상기 제2 게이트 절연막 위에 형성되는 제5 도전층과 상기 제5 도전층의 양 측벽을 덮는 스페이서 형태의 제6 도전층으로 구성되는 저전압 트랜지스터의 게이트를 형성한다. 상기 셀 어레이 영역에서 상기 반도체 기판과 상기 제2 도전층과의 사이에만 상기 메모리층이 남도록 상기 적층 구조의 일부를 제거한다. 상기 저전압 트랜지스터의 게이트 아래의 반도체 기판 내에 이온주입을 행하여 상기 제2 채널 영역의 길이를 한정하는 익스텐션 영역을 형성한다. 상기 셀 트랜지스터의 게이트 및 고전압 트랜지스터 아래의 반도체 기판 내에 이온 주입을 행하여 상기 제1 채널 영역의 길이를 한정하는 익스 텐션 영역을 형성한다. 상기 셀 어레이 영역 및 주변회로 영역에 각각 소스/드레인 영역을 동시에 형성한다.
상기 셀 트랜지스터, 고전압 트랜지스터 및 저전압 트랜지스터를 형성하기 위한 예시적인 제4 양태에서는, 상기 반도체 기판상의 셀 어레이 영역에만 선택적으로 제1 절연막, 메모리층 및 제2 절연막으로 구성되는 적층 구조를 형성한다. 상기 셀 트랜지스터 형성 예정 영역과 상기 주변회로 영역 중 상기 고전압 트랜지스터 형성 예정 영역에 상기 제1 게이트 절연막을 형성한다. 상기 주변회로 영역 중 상기 저전압 트랜지스터 형성 예정 영역에 상기 제2 게이트 절연막을 형성한다. 상기 셀 어레이 영역에 상기 제1 게이트 절연막 위에 형성되는 제1 도전층과, 상기 제1 도전층과의 사이에 제3 절연막이 개재된 상태로 상기 제1 도전층의 양 측벽을 덮는 제2 도전층으로 구성되는 셀 트랜지스터의 게이트를 형성한다. 상기 주변회로 영역에 상기 제1 게이트 절연막 위에 형성되는 제3 도전층과 상기 제3 도전층의 양 측벽을 덮는 스페이서 형태의 제4 도전층으로 구성되는 고전압 트랜지스터의 게이트를 형성한다. 상기 주변회로 영역에 상기 제2 게이트 절연막 위에 형성되는 제5 도전층과 상기 제5 도전층의 양 측벽을 덮는 스페이서 형태의 제6 도전층으로 구성되는 저전압 트랜지스터의 게이트를 형성한다. 상기 셀 어레이 영역에서 상기 반도체 기판과 상기 제2 도전층과의 사이에만 상기 상기 메모리층이 남도록 상기 적층 구조의 일부를 제거한다. 상기 저전압 트랜지스터의 게이트 아래의 반도체 기판 내에 이온주입을 행하여 상기 제2 채널 영역의 길이를 한정하는 익스텐션 영역을 형성한다. 상기 셀 트랜지스터의 게이트 및 고전압 트랜지스터 아래의 반도체 기판 내에 이온 주입을 행하여 상기 제1 채널 영역의 길이를 한정하는 익스텐션 영역을 형성한다. 상기 셀 어레이 영역 및 주변회로 영역에 각각 소스/드레인 영역을 동시에 형성한다.
본 발명에 의하면, 비휘발성 메모리 소자의 메모리 셀을 주변회로에 집적화하는 공정이 단순화될 수 있으며, 셀 트랜지스터와 동시에 제조되는 주변회로 영역의 트랜지스터는 노치 게이트 구조를 가지도록 형성될 수 있으므로 게이트에서의 누설 전류를 감소시킬 수 있다. 또한, 소스/드레인과 게이트간의 오버랩 커패시턴스 (overlap capacitance)를 감소시킬 수 있어, 메모리 소자의 퍼포먼스 (performance)를 향상시킬 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1a 내지 도 1o는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
제1 실시예에서는 셀 어레이 영역에 형성되는 셀 트랜지스터와, 주변회로 영역에 형성되는 고전압 트랜지스터 및 저전압 트랜지스터를 동시에 형성하기 위한 공정 집적화의 경우를 예로 들어 설명한다. 제1 실시예에서는 셀 트랜지스터, 고전압 트랜지스터 및 저전압 트랜지스터가 각각 노치 게이트 구조를 가지도록 형성되며, 각각의 트랜지스터는 그 기능에 따라 서로 다른 게이트 절연막 두께를 가지도록 형성된다.
먼저 도 1a를 참조하면, 셀 어레이 영역과 주변회로 및 코어 영역 (이하, 단지 "주변회로 영역"이라 함)을 구비하는 반도체 기판(100), 예를 들면 실리콘 기판에 소자분리 영역(102)을 형성하여 상기 반도체 기판(100)의 활성 영역을 정의한다. 본 예에서는 상기 반도체 기판(100)의 셀 어레이 영역에 셀 트랜지스터(CELL Tr.)을 형성하고, 주변회로 영역에 고전압 트랜지스터 (HV MOSFET) 및 저전압 트랜지스터 (LV MOSFET)을 형성하는 경우를 예시하였다.
도 1b를 참조하면, 상기 반도체 기판(100)상의 전면에 하부 산화막(112), 메모리층(114), 및 상부 산화막(116)을 차례로 형성한다. 상기 하부 산화막(112)은 터널 역할을 하기 위한 막으로서, 예를 들면 약 20 ∼ 100Å의 두께로 형성될 수 있다. 상기 메모리층(114)은 전하 캐리어의 트래핑을 위해 형성되는 막으로서, 실리콘 질화물, 비정질 실리콘, 다결정 실리콘, 실리콘 도트(dot), SiGe, 나노크리스탈(nano crystal), 금속 등과 같이 전하가 저장될 수 있는 물질이면 어떤 종류라도 사용될 수 있다. 바람직하게는, 상기 메모리층(114)은 실리콘 질화물로 이루어진다. 상기 메모리층(114)은 예를 들면 약 50 ∼ 100Å의 두께로 형성될 수 있다. 상기 상부 산화막(116)은 예를 들면 약 50 ∼ 250Å의 두께로 형성될 수 있다.
도 1c를 참조하면, 상기 상부 산화막(116) 위에 더미 패턴(120)을 형성한다. 상기 더미 패턴(120)은 후속 공정에서 다마신 공정에 의하여 트랜지스터의 게이트를 형성하기 위한 몰딩 역할을 하는 것으로, 상기 더미 패턴(120)의 개구부(120h)는 상기 반도체 기판(100)상에서 게이트가 형성되는 위치에 대응한다. 상기 더미 패턴(120)은 후속 공정에서 게이트를 형성한 후 선택적으로 제거되어야 하므로, 상기 상부 산화막(116)과 식각 선택비를 가지는 물질, 예를 들면 실리콘 질화물로 이루어지는 것이 바람직하다. 상기 더미 패턴(120)의 두께는 형성하고자 하는 게이트의 높이를 고려하여 결정된다.
도 1d를 참조하면, 상기 더미 패턴(120)을 식각 마스크로 하여 상기 개구부(120h)를 통하여 노출되는 상기 상부 산화막(116)과 그 하부의 메모리층(114) 및 하부 산화막(112)을 제거하여 상기 개구부(120h)를 통하여 상기 반도체 기판(100)의 상면을 노출시킨다.
도 1e를 참조하면, 상기 노출된 반도체 기판(100) 상면 및 상기 더미 패턴(120) 위에 비교적 두꺼운 제1 절연막(132)을 형성한다. 상기 제1 절연막(132)은 셀 어레이 영역의 트랜지스터 및 주변회로 영역의 고전압 트랜지스터의 게이트 절연막을 구성하는 것으로, 예를 들면 약 50 ∼ 250Å의 비교적 큰 두께를 가지는 실리콘 산화막으로 형성될 수 있다. 그 후, 제1 포토레지스트 패턴(134)을 식각 마스크로 이용하여 주변회로 영역중 상기 저전압 트랜지스터(LV MOSFET) 형성 예정 영역에서만 선택적으로 상기 제1 절연막(132)을 건식 식각 방법에 의하여 제거하여 상기 LV MOSFET 형성 예정 영역에서 상기 개구부(120h)를 통하여 다시 상기 반도체 기판(100)의 상면을 노출시킨다. 그 결과, 상기 LV MOSFET 형성 예정 영역에서는 상기 더미 패턴(120)의 측벽에만 상기 제1 절연막(132)이 스페이서의 형태로 남아있게 된다. 이어서, 상기 LV MOSFET 형성 예정 영역에서 상기 개구부(120h)를 통하여 노출되는 상기 반도체 기판(100) 위에 제2 절연막(136)을 형성한다. 상기 제2 절연막(136)은 LV MOSFET의 게이트 절연막을 구성하는 것으로서, 상기 제1 절연막(132) 보다 얇은 두께로 형성된다. 상기 제2 절연막(136)은 예를 들면 약 20 ∼ 100Å의 범위 내에서 선택되는 두께를 가질 수 있다. 상기 제2 절연막(136)은 예를 들면 열산화법에 의하여 실리콘 산화막으로 구성될 수 있다.
도 1f를 참조하면, 상기 제1 포토레지스트 패턴(134)을 제거하고, 상기 개구부(120h) 내부 및 상기 더미 패턴(120)의 상부에 게이트 형성용 도전 물질을 증착하여 제1 도전층(140)을 형성한 후, 상기 제1 도전층(140)을 CMP (chemical mechanical polishing) 공정에 의하여 연마하여, 상기 개구부(120h) 내에만 상기 제1 도전층(140)이 남도록 한다. 상기 개구부(120h) 내에 남아 있는 상기 제1 도전층(140)은 셀 어레이 영역 및 주변회로 영역에서 각각 트랜지스터의 게이트를 구성한다. 상기 제1 도전층(140)은 예를 들면 도핑된 폴리실리콘, 금속, 또는 금속 실리사이드로 구성될 수 있다. 상기 제1 도전층(140) 표면을 보호하기 위하여, 상기 제1 도전층(140) 위에 산화막(142)을 형성한다.
도 1g를 참조하면, 상기 더미 패턴(120) 위에 있는 산화막(142)과 상기 더미 패턴(120)을 차례로 습식 식각 방법에 의하여 제거하여, 상기 상부 산화막(116)을 노출시킨다.
도 1h를 참조하면, 상기 제1 절연막(132) 및 상부 산화막(116)의 노출된 부 분을 스트립 공정에 의하여 제거한 후, 다시 제3 절연막(146)을 형성한다. 상기 제3 절연막(146)은 예를 들면 CVD (chemical vapor deposition) 또는 ALD (atomic layer deposition) 공정에 의하여 형성되는 산화막으로 이루어질 수 있다. 이 기술분야에서 통상의 지식을 가진 자이면 잘 알 수 있는 바와 같이, 상기 설명한 제1 절연막(132) 및 상부 산화막(116)의 노출된 부분의 제거 공정과, 상기 제3 절연막(146)의 형성 공정은 경우에 따라 생략할 수도 있다. 이들 공정을 생략한 경우에는 도 1h에서 상기 제1 도전층(140)의 상면 위에 도시된 제3 절연막(146)은 형성되지 않는다. 본 예에서는 상기 제3 절연막(146)을 형성한 경우에 대하여 설명한다.
상기 제3 절연막(146)이 형성된 결과물 전면에 도전 물질을 증착하고 다시 에치백(etchback)하여, 상기 제1 도전층(140)의 측벽 위에 상기 제3 절연막(146)을 개재하여 스페이서 형태의 제2 도전층(150)이 남도록 한다. 상기 제2 도전층(150)은 예를 들면 도핑된 폴리실리콘, 금속, 또는 금속 실리사이드로 구성될 수 있다.
상기와 같이 셀 어레이 영역 및 주변회로 영역에 제1 도전층(140) 및 제2 도전층으로 구성되는 게이트를 형성함으로써, 셀 어레이 영역 및 주변회로 영역에서상기 반도체 기판(100)으로부터 상기 제2 도전층(150)까지의 이격 거리는 상기 반도체 기판(100)으로부터 상기 제1 도전층(140)까지의 이격 거리 보다 더 큰 노치형 게이트 구조가 얻어진다.
도 1i를 참조하면, 상기 스페이서 형태의 제2 도전층(150) 주위에 노출되어 있는 제3 절연막(146)과, 그 아래의 메모리층(114) 및 하부 산화막(112)을 제거하여 상기 반도체 기판(100)의 상면을 노출시킨다.
도 1j를 참조하면, 상기 반도체 기판(100)에서 주변회로 영역 중 LV MOSFET 형성 예정 영역이 노출되도록 셀 어레이 영역과 주변회로 영역 중 HV MOSFET 형성 예정 영역을 제2 포토레지스트 패턴(162)으로 덮은 상태에서, 상기 제2 포토레지스트 패턴(162), 제1 도전층(140) 및 제2 도전층(150)을 이온주입 마스크로 하여 상기 반도체 기판(100)에 LDD (lightly doped drain) 이온주입 및 할로(halo) 이온주입을 행하여 LV MOSFET 형성 예정 영역의 반도체 기판(100) 내에 익스텐션 영역(164)을 형성한다. 상기 이온주입 공정은 경사 이온주입 공정에 의하여 행하여 상기 익스텐션 영역(164)이 상기 메모리층(114)의 하부 영역까지 연장될 수 있도록 한다. 이와 같이 상기 익스텐션 영역(164)을 형성함으로써 LV MOSFET 형성 예정 영역에서는 상기 익스텐션 영역(164)에 의하여 비교적 짧은 길이를 가지는 채널 영역이 한정된다.
도 1k를 참조하면, 상기 제2 포토레지스트 패턴(162)을 제거한 후, 상기 반도체 기판(100)에서 셀 어레이 영역의 트랜지스터 형성 예정 영역과 주변회로 영역의 HV MOSFET 형성 예정 영역이 노출되도록 주변회로 영역 중 LV MOSFET 형성 예정 영역을 제3 포토레지스트 패턴(166)으로 덮은 상태에서, 상기 제3 포토레지스트 패턴(166), 제1 도전층(140) 및 제2 도전층(150)을 이온주입 마스크로 하여 상기 반도체 기판(100)에 LDD 이온 주입 및 할로 이온주입을 행하여 상기 셀 어레이 영역과 주변회로 영역 중 HV MOSFET 형성 예정 영역에 익스텐션 영역(168)을 형성한다. 이 단계에서는 도 1j 단계에서의 이온주입 공정과는 달리 경사 이온주입 공정을 행하지 않으므로 셀 어레이 영역의 트랜지스터 형성 예정 영역과 주변회로 영역의 HV MOSFET 형성 예정 영역의 반도체 기판(100)에서 상기 익스텐션 영역(168)에 의하여 한정되는 채널 영역의 길이는 비교적 길게 되며, 따라서 상기 익스텐션 영역(168)에 의하여 한정되는 채널 영역의 길이 보다 LV MOSFET 형성 예정 영역에서 상기 익스텐션 영역(164)에 의하여 한정되는 채널 영역의 길이가 더 짧아지게 된다.
도 1l을 참조하면, 상기 제3 포토레지스트 패턴(166)을 제거한 후, 결과물 전면에 절연 물질을 증착하고 다시 에치백하여, 상기 제2 도전층(150)의 측벽에 절연 스페이서(170)를 형성한다. 상기 절연 스페이서(170)는 산화막, 질화막 또는 이들의 조합으로 이루어질 수 있다. 상기 제3 절연막(146)이 산화막으로 이루어진 경우에는 상기 제3 절연막(146)과의 식각 선택비를 확보하기 위하여 상기 절연 스페이서(170)는 질화막으로 이루어지는 것이 바람직하다.
도 1m을 참조하면, 상기 제1 도전층(140), 제2 도전층(150) 및 절연 스페이서(170)를 이온주입 마스크로 사용하여 상기 반도체 기판(100)에 이온주입을 행하여 상기 반도체 기판(100)의 셀 어레이 영역 및 주변회로 영역에 동시에 소스/드레인 영역(172)을 형성한다.
도 1n을 참조하면, 습식 또는 건식 식각 공정을 이용하여 상기 제1 도전층(140) 상부에서 노출되어 있는 상기 제3 절연막(146)의 일부를 식각하여 상기 제1 도전층(140)과 상기 제2 도전층(150)과의 사이에 리세스 영역(174)을 형성한다.
도 1o를 참조하면, 통상의 샐리사이드(salicide) 공정을 이용하여 상기 제1 도전층(140), 제2 도전층(150) 및 소스/드레인 영역(172) 위에 금속 실리사이드막(180)을 형성한다. 상기 금속 실리사이드막(180)에 의하여 상기 제1 도전층(140) 및 제2 도전층(150)이 상호 전기적으로 연결 가능한 상태로 된다. 상기 금속 실리사이드막(180)은 예를 들면 코발트 실리사이드, 니켈 실리사이드, 또는 티타늄 실리사이드로 구성될 수 있다.
상기 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법에 따르면, 셀 어레이 영역에 형성되는 셀 트랜지스터와 주변회로 영역에 형성되는 HV MOSFET는 비교적 큰 두께로 형성된 제1 절연막(132)으로 게이트 절연막을 구성함으로써 비교적 큰 두께의 게이트 절연막을 형성할 수 있고, 주변회로 영역에 형성되는 LV MOSFET는 비교적 작은 두께로 형성된 제2 절연막(136)으로 게이트 절연막을 구성함으로써 비교적 작은 두께의 게이트 절연막을 형성할 수 있다. 또한, 주변회로 영역에서, 셀 트랜지스터의 익스텐션 영역(168) 및 HV MOSFET의 익스텐션 영역(168)은 트랜지스터 채널 영역을 중심으로 상기 메모리층(114)을 벗어난 외측에 위치하도록 형성되고, 상기 LV MOSFET의 익스텐션 영역(164)은 트랜지스터 채널 영역의 양측에서 상기 메모리층(114)의 하부에 위치하도록 형성된다. 따라서, 낮은 동작 전압으로 작동되는 LV MOSFET에서 고성능 트랜지스터를 구현할 수 있다. 이와 같이, 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법에서는 셀 어레이 영역과 주변회로 영역에서 각 트랜지스터의 기능에 따라 서로 다른 구조를 가지는 트랜지스터들을 효율적인 공정 집적화에 의하여 용이하게 구현할 수 있다.
도 2a 내지 도 2h는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
제2 실시예에서는 셀 어레이 영역에 형성되는 셀 트랜지스터와, 주변회로 영 역에 형성되는 고전압 트랜지스터 및 저전압 트랜지스터를 동시에 형성하기 위한 공정 집적화의 경우를 예로 들어 설명한다. 제2 실시예에서는 셀 트랜지스터, 고전압 트랜지스터 및 저전압 트랜지스터가 각각 노치 게이트 구조를 가지도록 형성되며, 각각의 트랜지스터는 그 기능에 따라 서로 다른 게이트 절연막 두께를 가지도록 형성된다. 제2 실시예는 제1 실시예와 대체로 동일하나, 제2 실시에 있어서 제1 실시예와 구분되는 특징 중 하나는 주변회로 영역에서는 트랜지스터에서 메모리층을 완전히 제거하는 공정을 포함하는 것이다. 도 2a 내지 도 2h를 참조하여 설명하는 본 발명의 제2 실시예에 있어서, 제1 실시예에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 중복을 피하기 위하여 여기서는 이들에 대한 상세한 설명은 생략한다.
도 2a를 참조하면, 도 1a 내지 도 1i를 참조하여 설명한 바와 같은 공정까지 제1 실시예에서와 동일한 방법으로 진행하여, 상기 반도체 기판(100)상의 셀 어레이 영역 및 주변회로 영역에서 각각 제2 도전층(150)의 하부에 메모리층(116)의 일부가 노출되도록 한다.
그 후, 셀 어레이 영역에 있는 메모리층(116)을 보호하기 위하여 셀 어레이 영역을 제4 포토레지스트 패턴(204)으로 덮은 상태에서 주변회로 영역에 형성되어 있는 상기 메모리층(114)을 습식 식각 공정에 의하여 제거한다. 예를 들면, 상기 메모리층(114)이 실리콘 질화막으로 이루어진 경우에는 습식 식각액으로서 인산(H3PO4)을 이용할 수 있다.
도 2b를 참조하면, 상기 제4 포토레지스트 패턴(204)을 제거한 후, 주변회로 영역에서 상기 메모리층(114)이 제거된 후 남은 공간이 매립될 수 있도록 셀 어레이 영역 및 주변회로 영역에 전면적으로 절연 물질을 증착하고, 이를 다시 에치백하여 상기 제2 도전층(150)의 측벽에 절연 라이너(210)를 형성한다. 상기 절연 라이너(210)는 산화막으로 구성되는 것이 바람직하다.
도 2c를 참조하면, 도 1j를 참조하여 설명한 바와 같은 방법으로 주변회로 영역 중 LV MOSFET 형성 예정 영역에 LDD 이온주입 및 할로 이온주입을 행하여 LV MOSFET 형성 예정 영역의 반도체 기판(100) 내에 익스텐션 영역(164)을 형성한다.
도 2d를 참조하면, 도 1k를 참조하여 설명한 바와 같은 방법으로 셀 어레이 영역의 트랜지스터 형성 예정 영역과 주변회로 영역의 HV MOSFET 형성 예정 영역에 LDD 이온 주입 및 할로 이온주입을 행하여 상기 셀 어레이 영역과 주변회로 영역 중 HV MOSFET 형성 예정 영역에 익스텐션 영역(168)을 형성한다.
도 2e를 참조하면, 도 1l을 참조하여 설명한 바와 같은 방법으로 상기 절연 라이너(210)의 측벽에 절연 스페이서(170)를 형성한다.
도 2f를 참조하면, 도 1m을 참조하여 설명한 바와 같은 방법으로 상기 반도체 기판(100)의 셀 어레이 영역 및 주변회로 영역에 동시에 소스/드레인 영역(172)을 형성한다.
도 2g를 참조하면, 도 1n을 참조하여 설명한 바와 같은 방법으로 제3 절연막(146)의 일부를 식각하여 상기 제1 도전층(140)과 상기 제2 도전층(150)과의 사이에 리세스 영역(174)을 형성한다.
도 2h를 참조하면, 도 1o를 참조하여 설명한 바와 같은 방법으로 상기 제1 도전층(140), 제2 도전층(150) 및 소스/드레인 영역(172) 위에 금속 실리사이드막(180)을 형성한다.
상기 설명한 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법에 따르면, 제1 실시예에서와 마찬가지로 셀 어레이 영역에 형성되는 셀 트랜지스터와 주변회로 영역에 형성되는 HV MOSFET는 비교적 큰 두께로 형성된 제1 절연막(132)으로 게이트 절연막을 구성함으로써 비교적 큰 두께의 게이트 절연막을 형성할 수 있고, 주변회로 영역에 형성되는 LV MOSFET는 비교적 작은 두께로 형성된 제2 절연막(136)으로 게이트 절연막을 구성함으로써 비교적 작은 두께의 게이트 절연막을 형성할 수 있다. 또한, 셀 트랜지스터의 익스텐션 영역(168)은 채널 영역을 중심으로 상기 메모리층(114)을 벗어난 외측에 위치하도록 형성되고, 주변회로 영역에서 LV MOSFET의 익스텐션 영역(164)은 셀 트랜지스터 및 HV MOSFET의 경우에 비하여 상호 이격 거리가 짧아 트랜지스터 채널 길이가 짧게 형성되어 있다. 따라서, 낮은 동작 전압으로 작동되는 LV MOSFET에서 고성능 트랜지스터를 구현할 수 있다. 이와 같이, 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법에서는 셀 어레이 영역과 주변회로 영역에서 각 트랜지스터의 기능에 따라 서로 다른 구조를 가지는 트랜지스터들을 효율적인 공정 집적화에 의하여 용이하게 구현할 수 있다.
또한, 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법에 의하면, 셀 어레이 영역에서는 트랜지스터를 구성하는 제2 도전층(150) 하부에 메모리층(114)이 남아 있는 반면, 주변회로 영역에서는 HV MOSFET 및 LV MOSFET에서 제2 도전층 (150)의 하부에 메모리층(114)이 제거된다. HV MOSFET에 상기 메모리층(114)이 남아 있는 경우에는 HV MOSFET의 동작시 메모리층(114)의 내부에 전하가 FN (Fowler-Nordheim) 또는 CHEI (Channel Hot-electron Injection) 방식을 통해 저장되어지는 경우가 발생할 수도 있다. 이는 주변회로의 Vth를 변화시켜 전기적인 회로 동작을 방해하는 결과를 초래할 수 있으며, 소자의 전기적 성능의 분포를 열화시킬 수 있다. 본 발명의 제2 실시예에 따르면, 주변회로 영역에서 메모리층(114)이 제거되므로 상기와 같은 문제 발생 가능성을 제거할 수 있다.
도 3a 내지 도 3k는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
제3 실시예에서는 셀 어레이 영역에 형성되는 셀 트랜지스터와, 주변회로 영역에 형성되는 고전압 트랜지스터 및 저전압 트랜지스터를 동시에 형성하기 위한 공정 집적화의 경우를 예로 들어 설명한다. 제3 실시예에서는 셀 트랜지스터, 고전압 트랜지스터 및 저전압 트랜지스터가 각각 노치 게이트 구조를 가지도록 형성되며, 각각의 트랜지스터는 그 기능에 따라 서로 다른 게이트 절연막 두께를 가지도록 형성된다. 제3 실시예는 제2 실시예에서와 마찬가지로 주변회로 영역에서는 트랜지스터에서 메모리층을 완전히 제거하는 공정을 포함한다. 제3 실시예에 있어서 제2 실시예와 구분되는 특징중 하나는 주변회로 영역에서 제1 도전층(140)과 제2 도전층(150)과의 사이에 개재되는 절연막을 제거하는 것이다. 도 3a 내지 도 3k를 참조하여 설명하는 본 발명의 제3 실시예에 있어서, 제1 및 제2 실시예에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 중복을 피하기 위하여 여기서는 이 들에 대한 상세한 설명은 생략한다.
도 3a를 참조하면, 도 1a 내지 도 1g를 참조하여 설명한 바와 같은 공정까지 제1 실시예에서와 동일한 방법으로 진행하여, 상기 반도체 기판(100)상에서 상부 산화막(116)이 노출되도록 상기 더미 패턴(120)을 제거한다.
그 후, 셀 어레이 영역을 덮는 제5 포토레지스트 패턴(302)을 식각 마스크로 이용하여 주변회로 영역에서 상기 제1 도전층(140)의 측벽을 덮고 있는 제3 절연막(146)을 제거한다.
도 3b를 참조하면, 상기 제5 포토레지스트 패턴(302)을 제거한 후, 도 1h를 참조하여 설명한 바와 같은 방법으로 상기 제1 도전층(140)의 측벽 위에 스페이서 형태의 제2 도전층(150)을 형성한다. 그 결과, 셀 어레이 영역에서는 상기 제1 도전층(140)과의 사이에 상기 제3 절연막(146)이 개재된 상태로 상기 제2 도전층(150)이 상기 제1 도전층(140)의 측벽 위에 형성되고, 주변회로 영역에서는 상기 제2 도전층(150)이 상기 제1 도전층(140)의 측벽 위에 직접 접하도록 형성된다.
도 3c를 참조하면, 도 1i를 참조하여 설명한 바와 같은 방법으로 상기 스페이서 형태의 제2 도전층(150) 근방에 노출되어 있는 제3 절연막(146), 메모리층(114) 및 이들 아래에 있는 하부 산화막(112)을 제거하여 상기 반도체 기판(100)의 상면을 노출시킨다.
도 3d를 참조하면, 도 2a를 참조하여 설명한 바와 같은 방법으로 주변회로 영역에 형성되어 있는 상기 메모리층(114)을 습식 식각 공정에 의하여 제거한다.
도 3e를 참조하면, 도 2b를 참조하여 설명한 바와 같은 방법으로 상기 제2 도전층(150)의 측벽에 절연 라이너(210)를 형성한다.
도 3f를 참조하면, 도 2c를 참조하여 설명한 바와 같은 방법으로 주변회로 영역 중 LV MOSFET 형성 예정 영역에 LDD 이온주입 및 할로 이온주입을 행하여 LV MOSFET 형성 예정 영역의 반도체 기판(100) 내에 익스텐션 영역(164)을 형성한다.
도 3g를 참조하면, 도 2d를 참조하여 설명한 바와 같은 방법으로 셀 어레이 영역의 트랜지스터 형성 예정 영역과 주변회로 영역의 HV MOSFET 형성 예정 영역에 LDD 이온 주입 및 할로 이온주입을 행하여 상기 셀 어레이 영역과 주변회로 영역 중 HV MOSFET 형성 예정 영역에 익스텐션 영역(168)을 형성한다.
도 3h를 참조하면, 도 2e를 참조하여 설명한 바와 같은 방법으로 상기 절연 라이너(210)의 측벽에 절연 스페이서(170)를 형성한다.
도 3i를 참조하면, 도 2f를 참조하여 설명한 바와 같은 방법으로 상기 반도체 기판(100)의 셀 어레이 영역 및 주변회로 영역에 동시에 소스/드레인 영역(172)을 형성한다.
도 3j를 참조하면, 도 2g를 참조하여 설명한 바와 같은 방법으로 셀 어레이 영역에서 제3 절연막(146)의 일부를 식각하여 셀 어레이 영역 중 상기 제1 도전층(140)과 상기 제2 도전층(150)과의 사이에 리세스 영역(174)을 형성한다.
도 3k를 참조하면, 도 2h를 참조하여 설명한 바와 같은 방법으로 상기 제1 도전층(140), 제2 도전층(150) 및 소스/드레인 영역(172) 위에 금속 실리사이드막(180)을 형성한다. 그 결과, 셀 어레이 영역에서는 상기 금속 실리사이드막(180)에 의하여 상기 제1 도전층(140) 및 제2 도전층(150)이 상호 전기적으로 연결 가능 한 상태로 된다.
상기 설명한 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법에 따르면, 제1 실시예 및 제2 실시예에서와 마찬가지로 셀 어레이 영역에 형성되는 셀 트랜지스터와 주변회로 영역에 형성되는 HV MOSFET는 비교적 큰 두께로 형성된 제1 절연막(132)으로 게이트 절연막을 구성함으로써 비교적 큰 두께의 게이트 절연막을 형성할 수 있고, 주변회로 영역에 형성되는 LV MOSFET는 비교적 작은 두께로 형성된 제2 절연막(136)으로 게이트 절연막을 구성함으로써 비교적 작은 두께의 게이트 절연막을 형성할 수 있다. 또한, 셀 트랜지스터의 익스텐션 영역(168)은 채널 영역을 중심으로 상기 메모리층(114)을 벗어난 외측에 위치하도록 형성되고, 주변회로 영역에서 LV MOSFET의 익스텐션 영역(164)은 셀 트랜지스터 및 HV MOSFET의 경우에 비하여 상호 이격 거리가 짧아 트랜지스터 채널 길이가 짧게 형성되어 있다. 따라서, 낮은 동작 전압으로 작동되는 LV MOSFET에서 고성능 트랜지스터를 구현할 수 있다. 이와 같이, 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법에서는 셀 어레이 영역과 주변회로 영역에서 각 트랜지스터의 기능에 따라 서로 다른 구조를 가지는 트랜지스터들을 효율적인 공정 집적화에 의하여 용이하게 구현할 수 있다.또한, 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법에 의하면, 제2 실시예의 경우와 마찬가지로 셀 어레이 영역에서는 트랜지스터를 구성하는 제2 도전층(150) 하부에 메모리층(114)이 남아 있는 반면, 주변회로 영역에서는 HV MOSFET 및 LV MOSFET에서 제2 도전층(150)의 하부에 메모리층(114)이 제거된다. 따라서, 주변회로의 전기적 성능 열화 발생 가능성을 제거할 수 있다.
특히, 본 발명의 제3 실시예에서는 저장 노드가 필요없는 주변회로 소자의 특성을 충분히 살려 제1 도전층(140)과 제2 도전층(150)과의 사이에 불필요한 절연막을 제거하였다. 따라서, 본 발명의 제3 실시예에 있어서 주변회로 영역에서는 도 3k를 참조하여 설명한 바와 같은 금속 실리사이드막(180) 형성 공정을 생략할 수 있다.
도 4a 내지 도 4n은 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
제4 실시예에서는 셀 어레이 영역에 형성되는 셀 트랜지스터와, 주변회로 영역에 형성되는 고전압 트랜지스터 및 저전압 트랜지스터를 동시에 형성하기 위한 공정 집적화의 경우를 예로 들어 설명한다. 제4 실시예에서는 셀 트랜지스터가 노치 게이트 구조를 가지도록 형성되며, 셀 트랜지스터, 고전압 트랜지스터 및 저전압 트랜지스터는 각각 그 기능에 따라 서로 다른 게이트 절연막 두께를 가지도록 형성된다. 제4 실시예는 제1 실시예에서와 유사한 공정 단계들을 포함한다. 제4 실시예에 있어서 제1 실시예와 구분되는 특징중 하나는 제2 실시예 및 제3 실시예에서와 같이 주변회로 영역의 트랜지스터에서 메모리층을 완전히 제거하는 공정을 포함하는 것이다. 단, 주변회로 영역에서 트랜지스터의 메모리층을 제거하는 공정이 게이트 형성용 도전층을 형성하기 전에 행해지는 점에 있어서 제2 실시예 및 제3 실시예와 다르다. 도 4a 내지 도 4n을 참조하여 설명하는 본 발명의 제4 실시예에 있어서, 제1 실시예에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 중복을 피하기 위하여 여기서는 이들에 대한 상세한 설명은 생략한다.
도 4a를 참조하면, 도 1a 및 도 1b를 참조하여 설명한 바와 같은 방법으로 반도체 기판(100)상에 하부 산화막(112), 메모리층(114), 및 상부 산화막(116)이 차례로 형성된 스택을 형성하는 공정까지 진행한다.
그 후, 상기 반도체 기판(100)상의 셀 어레이 영역을 제1 마스크 패턴(402), 예를 들면 포토레지스트 패턴으로 덮고, 상기 제1 마스크 패턴(402)을 식각 마스크로 사용하여 주변회로 영역에서 상기 하부 산화막(112), 메모리층(114), 및 상부 산화막(116)이 차례로 형성된 스택을 제거한다. 이어서, 상기 주변회로 영역의 반도체 기판(100) 표면에 제4 절연막(418)을 형성한다. 상기 제4 절연막(418)은 예를 들면 열산화법에 의하여 형성된 산화막으로 이루어질 수 있다.
도 4b를 참조하면, 상기 제1 마스크 패턴(402)을 제거한 후, 도 1c를 참조하여 설명한 바와 같은 방법으로 상기 상부 산화막(116) 및 제4 절연막(418) 위에 더미 패턴(120)을 형성한다.
도 4c를 참조하면, 상기 더미 패턴(120)을 식각 마스크로 하여, 셀 어레이 영역에서는 상기 개구부(120h)를 통하여 노출되는 상기 상부 산화막(116)과 그 하부의 메모리층(114) 및 하부 산화막(112)을 제거하고, 주변회로 영역에서는 상기 개구부(120h)를 통하여 노출되는 상기 제4 절연막(418)을 제거하여, 상기 개구부(120h)를 통하여 상기 반도체 기판(100)의 상면을 노출시킨다.
도 4d를 참조하면, 도 1e를 참조하여 설명한 바와 같은 방법으로 상기 더미 패턴(120) 위에 비교적 두꺼운 제1 절연막(132)을 형성하고, 제2 마스크 패턴(404)을 식각 마스크로 사용하여 주변회로 영역중 LV MOSFET 형성 예정 영역에서만 선택 적으로 상기 제1 절연막(132)을 식각한다. 이 때, LV MOSFET 형성 예정 영역에서 상기 제1 절연막(132)이 전혀 남아 있지 않고 완전히 제거될 수 있도록 한다. 이를 위하여, 도 1e에서와 같이 건식 식각 공정을 이용하는 경우에는 도 1e의 경우 보다 식각 시간을 길게 설정하여 LV MOSFET 영역에서 상기 제1 절연막(132)이 완전히 제거될 수 있도록 한다. 다른 방법으로서, 상기 제2 마스크 패턴(404)을 식각 마스크로 이용하는 습식 식각 공정을 이용하는 경우에도 LV MOSFET 영역에서 상기 제1 절연막(132)을 완전히 제거할 수 있다. 그 결과, LV MOSFET 영역에서 상기 더미 패턴(120)의 개구부(120h) 내벽이 완전히 노출된다.
도 4e를 참조하면, 상기 제2 마스크 패턴(404)을 제거한 후, 도 1f를 참조하여 설명한 바와 같은 방법으로 제1 도전층(140) 및 산화막(142)을 형성한다.
도 4f를 참조하면, 도 1g를 참조하여 설명한 바와 같은 방법으로 더미 패턴(120)을 제거하여, 상기 상부 산화막(116) 및 제4 절연막(418)을 노출시킨다.
도 4g를 참조하면, 도 1h를 참조하여 설명한 바와 같은 방법으로 상기 제1 도전층(140)의 측벽 위에 스페이서 형태의 제2 도전층(150)을 형성한다. 그 결과, 셀 어레이 영역과 주변회로 영역중 HV MOSFET 영역에서는 제1 도전층(140)과 제2 도전층(150)과의 사이에 제1 절연막(132)이 개재되어 있는 반면, 주변회로 영역중 LV MOSFET 영역에서는 제1 도전층(140)과 제2 도전층(150)과의 사이에 절연막이 개재되지 않고, 제2 도전층(150)이 제1 도전층(140)의 측벽 위에 직접 접하게 된다.
도 4h를 참조하면, 셀 어레이 영역에서는 상기 스페이서 형태의 제2 도전층(150) 주위에 노출되어 있는 상부 산화막(116)과, 그 아래의 메모리층(114) 및 하 부 산화막(112)을 제거하여 상기 반도체 기판(100)의 상면을 노출시키고, 주변회로 영역에서는 상기 제2 도전층(150) 주위에 노출되어 있는 제4 절연막(418)을 제거하여 상기 반도체 기판(100)의 상면을 노출시킨다.
도 4i를 참조하면, 도 1j를 참조하여 설명한 바와 같은 방법으로 상기 반도체 기판(100)에서 주변회로 영역 중 LV MOSFET 형성 예정 영역에 익스텐션 영역(164)을 형성한다.
도 4j를 참조하면, 도 1k를 참조하여 설명한 바와 같은 방법으로 상기 반도체 기판(100)에서 셀 어레이 영역의 트랜지스터 형성 예정 영역과 주변회로 영역의 HV MOSFET 형성 예정 영역에 익스텐션 영역(168)을 형성한다.
도 4k를 참조하면, 도 1l을 참조하여 설명한 바와 같은 방법으로 상기 제2 도전층(150)의 측벽에 절연 스페이서(170)를 형성한다.
도 4l을 참조하면, 도 1m을 참조하여 설명한 바와 같은 방법으로 반도체 기판(100)의 셀 어레이 영역 및 주변회로 영역에 동시에 소스/드레인 영역(172)을 형성한다.
도 4m을 참조하면, 도 1n을 참조하여 설명한 바와 같은 방법으로 상기 제1 도전층(140)과 상기 제2 도전층(150)과의 사이에 리세스 영역(174)을 형성한다.
도 4n을 참조하면, 도 1o를 참조하여 설명한 바와 같은 방법으로 상기 제1 도전층(140), 제2 도전층(150) 및 소스/드레인 영역(172) 위에 금속 실리사이드막(180)을 형성한다.
상기 설명한 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법에 따르 면, 셀 트랜지스터와 HV MOSFET에 대하여만 게이트에 스페이서 형태의 제2 도전층(150)으로 구성되는 전극을 적용하는 구조를 채용하고, LV MOSFET에서는 스페이서 형태의 전극을 적용하지 않는 구조가 얻어진다. 또한, 셀 어레이 영역에서만 필요한 저장 노드인 메모리층(114)을 게이트 구조가 형성되기 전에 셀 어레이 영역을 제외한 다른 영역에서는 미리 선택적으로 제거함으로써, 셀 어레이 영역에서는 2 비트 NVM 트랜지스터를 구현하면서, 주변회로 영역에서는 HV MOSFET 및 LV MOSFET에서 제2 도전층(150)의 하부에 메모리층(114)이 제거됨으로써 주변회로의 전기적 성능 열화 발생 가능성을 제거할 수 있다.
상기 설명한 본 발명의 제1 내지 제4 실시예에서는 벌크(bulk) 반도체 기판을 사용하는 경우에 대하여만 설명하였으나, 이 기술 분야에 숙련된 자이면 본 발명에 따른 공정 집적화는 벌크 반도체 기판 뿐 만 아니라 SOI (silicon on insulator)를 비롯한 모든 반도체 기판을 사용하여 구현하는 것이 가능하다는 것을 잘 알 수 있을 것이다.
본 발명에 따른 반도체 소자의 제조 방법에서는 셀 어레이 영역에 형성되는 셀 트랜지스터는 게이트에 스페이서 형태의 전극을 적용하면서 국부화된 비트를 이용하여 멀티비트 동작이 가능한 구조를 채용하는 동시에, 주변회로 영역에서는 트랜지스터의 기능에 따라 요구되는 서로 다른 요구 조건을 충족할 수 있도록 최적화된 구조를 가지는 트랜지스터를 형성할 수 있으며, 각각 고유의 기능에 따라 별도로 설계된 셀 어레이 영역의 트랜지스터 및 주변회로 영역의 트랜지스터들을 용이 한 제조 공정에 의하여 동시에 제조함으로써, 국부화된 비트를 이용한 멀티비트 동작이 가능한 셀 트랜지스터의 공정 집적화를 효율적으로 달성할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에 따르면, 기존의 비휘발성 메모리 소자의 메모리 셀을 주변회로에 집적화하는 것에 비하여 공정 단계가 단순화될 수 있으며, 셀 트랜지스터와 동시에 제조되는 주변회로 영역의 트랜지스터는 노치 게이트 구조를 가지도록 형성될 수 있으므로 게이트에서의 누설 전류를 감소시킬 수 있다. 또한, 소스/드레인과 게이트간의 오버랩 커패시턴스를 감소시킬 수 있어, 메모리 소자의 퍼포먼스를 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (25)

  1. 셀 어레이 영역과 주변회로 영역을 가지는 반도체 기판을 준비하는 단계와,
    상기 반도체 기판의 셀 어레이 영역에 노치 게이트 구조, 상기 노치 게이트 구조 아래의 반도체 기판 내에 형성되는 제1 채널 영역, 상기 제1 채널 영역을 사이에 두고 그 양측에 형성되는 소스/드레인 영역, 상기 제1 채널 영역과 상기 노치 게이트 구조와의 사이에 형성되어 있는 제1 게이트 절연막, 및 상기 제1 채널 영역과 상기 노치 게이트 구조와의 사이에서 상기 소스/드레인 영역에 인접한 영역에 국부적으로 형성된 메모리층을 포함하는 셀 트랜지스터를 형성하는 단계와,
    상기 셀 트랜지스터와는 다른 구조를 가지는 적어도 1개의 트랜지스터를 포함하는 복수의 주변회로용 트랜지스터를 상기 주변회로 영역에 상기 셀 트랜지스터 형성과 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 주변회로용 트랜지스터는 고전압 트랜지스터 및 저전압 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 셀 트랜지스터 형성과 동시에 상기 주변회로 영역에 상기 셀 트랜지스 터와 동일한 구조를 가지는 고전압 트랜지스터를 형성하는 단계와,
    상기 셀 트랜지스터 형성과 동시에 상기 주변회로 영역에 상기 셀 트랜지스터의 제1 게이트 절연막 보다 더 작은 두께의 제2 게이트 절연막과, 상기 제1 채널 영역 보다 더 짧은 길이의 제2 채널 영역을 가지는 저전압 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 반도체 기판상의 셀 어레이 영역 및 주변회로 영역에 각각 제1 절연막, 메모리층 및 제2 절연막으로 구성되는 적층 구조를 형성하는 단계와,
    상기 셀 트랜지스터 형성 예정 영역과 상기 주변회로 영역 중 상기 고전압 트랜지스터 형성 예정 영역에 상기 제1 게이트 절연막을 형성하는 단계와,
    상기 주변회로 영역 중 상기 저전압 트랜지스터 형성 예정 영역에 상기 제2 게이트 절연막을 형성하는 단계와,
    상기 셀 어레이 영역 및 주변회로 영역에 각각 노치 게이트 구조를 가지는 셀 트랜지스터의 게이트, 고전압 트랜지스터의 게이트, 및 저전압 트랜지스터의 게이트를 동시에 형성하는 단계와,
    상기 반도체 기판과 상기 셀 트랜지스터의 게이트, 고전압 트랜지스터의 게이트, 및 저전압 트랜지스터의 게이트 각각의 사이에만 상기 적층 구조의 일부가 남도록 상기 적층 구조의 나머지 일부를 제거하는 단계와,
    상기 저전압 트랜지스터의 게이트 아래의 반도체 기판 내에 이온주입을 행하 여 상기 제2 채널 영역의 길이를 한정하는 익스텐션 영역을 형성하는 단계와,
    상기 셀 트랜지스터의 게이트 및 고전압 트랜지스터 아래의 반도체 기판 내에 이온 주입을 행하여 상기 제1 채널 영역의 길이를 한정하는 익스텐션 영역을 형성하는 단계와,
    상기 셀 어레이 영역 및 주변회로 영역에 각각 소스/드레인 영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 셀 트랜지스터의 게이트, 고전압 트랜지스터의 게이트, 및 저전압 트랜지스터의 게이트를 형성하는 단계는, 상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 각각 제1 도전층을 형성하는 단계와, 상기 제1 도전층과의 사이에 제3 절연막이 개재된 상태로 상기 제1 도전층의 양 측벽을 덮는 스페이스 형태의 제2 도전층을 형성하는 단계를 포함하고,
    상기 반도체 기판으로부터 상기 제2 도전층까지의 이격 거리는 상기 반도체 기판으로부터 상기 제1 도전층까지의 이격 거리 보다 더 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제2항에 있어서,
    상기 셀 트랜지스터 형성과 동시에 상기 주변회로 영역에 상기 셀 트랜지스터와 각각 다른 구조를 가지는 고전압 트랜지스터 및 저전압 트랜지스터를 형성하 는 단계를 포함하고,
    상기 셀 트랜지스터 형성과 동시에 상기 주변회로 영역에 상기 셀 트랜지스터의 제1 게이트 절연막 보다 더 작은 두께의 제2 게이트 절연막과, 상기 제1 채널 영역 보다 더 짧은 길이의 제2 채널 영역을 가지는 저전압 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 반도체 기판상의 셀 어레이 영역 및 주변회로 영역에 각각 제1 절연막, 메모리층 및 제2 절연막으로 구성되는 적층 구조를 형성하는 단계와,
    상기 셀 트랜지스터 형성 예정 영역과 상기 주변회로 영역 중 상기 고전압 트랜지스터 형성 예정 영역에 상기 제1 게이트 절연막을 형성하는 단계와,
    상기 주변회로 영역 중 상기 저전압 트랜지스터 형성 예정 영역에 상기 제2 게이트 절연막을 형성하는 단계와,
    상기 셀 어레이 영역 및 주변회로 영역에 각각 노치 게이트 구조를 가지는 셀 트랜지스터의 게이트, 고전압 트랜지스터의 게이트, 및 저전압 트랜지스터의 게이트를 동시에 형성하는 단계와,
    상기 반도체 기판과 상기 셀 트랜지스터의 게이트, 고전압 트랜지스터의 게이트, 및 저전압 트랜지스터의 게이트 각각의 사이에만 상기 적층 구조의 일부가 남도록 상기 적층 구조의 나머지 일부를 제거하는 단계와,
    상기 주변회로 영역에서 상기 고전압 트랜지스터의 게이트 및 저전압 트랜지 스터의 게이트 아래에 남아 있는 상기 적층 구조의 일부 중 상기 메모리층 만 선택적으로 제거하는 단계와,
    상기 저전압 트랜지스터의 게이트 아래의 반도체 기판 내에 이온주입을 행하여 상기 제2 채널 영역의 길이를 한정하는 익스텐션 영역을 형성하는 단계와,
    상기 셀 트랜지스터의 게이트 및 고전압 트랜지스터 아래의 반도체 기판 내에 이온 주입을 행하여 상기 제1 채널 영역의 길이를 한정하는 익스텐션 영역을 형성하는 단계와,
    상기 셀 어레이 영역 및 주변회로 영역에 각각 소스/드레인 영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 셀 트랜지스터의 게이트, 고전압 트랜지스터의 게이트, 및 저전압 트랜지스터의 게이트를 형성하는 단계는, 상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 각각 제1 도전층을 형성하는 단계와, 상기 제1 도전층과의 사이에 제3 절연막이 개재된 상태로 상기 제1 도전층의 양 측벽을 덮는 스페이스 형태의 제2 도전층을 형성하는 단계를 포함하고,
    상기 반도체 기판으로부터 상기 제2 도전층까지의 이격 거리는 상기 반도체 기판으로부터 상기 제1 도전층까지의 이격 거리 보다 더 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 주변회로 영역에서 상기 적층 구조의 일부 중 상기 메모리층 만 선택적으로 제거한 후, 상기 제거된 메모리층이 있었던 영역을 절연 라이너로 채우는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제6항에 있어서,
    상기 반도체 기판상의 셀 어레이 영역 및 주변회로 영역에 각각 제1 절연막, 메모리층 및 제2 절연막으로 구성되는 적층 구조를 형성하는 단계와,
    상기 셀 트랜지스터 형성 예정 영역과 상기 주변회로 영역 중 상기 고전압 트랜지스터 형성 예정 영역에 상기 제1 게이트 절연막을 형성하는 단계와,
    상기 주변회로 영역 중 상기 저전압 트랜지스터 형성 예정 영역에 상기 제2 게이트 절연막을 형성하는 단계와,
    상기 셀 어레이 영역에 상기 제1 게이트 절연막 위에 형성되는 제1 도전층과, 상기 제1 도전층과의 사이에 제3 절연막이 개재된 상태로 상기 제1 도전층의 양 측벽을 덮는 제2 도전층으로 구성되는 셀 트랜지스터의 게이트를 형성하는 단계와,
    상기 주변회로 영역에 상기 제1 게이트 절연막 위에 형성되는 제3 도전층과 상기 제3 도전층의 양 측벽을 덮는 스페이서 형태의 제4 도전층으로 구성되는 고전압 트랜지스터의 게이트를 형성하는 단계와,
    상기 주변회로 영역에 상기 제2 게이트 절연막 위에 형성되는 제5 도전층과 상기 제5 도전층의 양 측벽을 덮는 스페이서 형태의 제6 도전층으로 구성되는 저전압 트랜지스터의 게이트를 형성하는 단계와,
    상기 셀 어레이 영역에서 상기 반도체 기판과 상기 제2 도전층과의 사이에만 상기 메모리층이 남도록 상기 적층 구조의 일부를 제거하는 단계와,
    상기 저전압 트랜지스터의 게이트 아래의 반도체 기판 내에 이온주입을 행하여 상기 제2 채널 영역의 길이를 한정하는 익스텐션 영역을 형성하는 단계와,
    상기 셀 트랜지스터의 게이트 및 고전압 트랜지스터 아래의 반도체 기판 내에 이온 주입을 행하여 상기 제1 채널 영역의 길이를 한정하는 익스텐션 영역을 형성하는 단계와,
    상기 셀 어레이 영역 및 주변회로 영역에 각각 소스/드레인 영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 셀 트랜지스터의 게이트, 고전압 트랜지스터의 게이트, 및 저전압 트랜지스터의 게이트는 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 반도체 기판으로부터 상기 제2 도전층까지의 이격 거리는 상기 반도체 기판으로부터 상기 제1 도전층까지의 이격 거리 보다 더 크고,
    상기 반도체 기판으로부터 상기 제4 도전층까지의 이격 거리는 상기 반도체 기판으로부터 상기 제3 도전층까지의 이격 거리 보다 더 크고,
    상기 반도체 기판으로부터 상기 제6 도전층까지의 이격 거리는 상기 반도체 기판으로부터 상기 제5 도전층까지의 이격 거리 보다 더 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제10항에 있어서,
    상기 주변회로 영역에서 상기 적층 구조 중 상기 메모리층 만 선택적으로 제거하는 단계와,
    상기 주변회로 영역에서 상기 제거된 메모리층이 있었던 영역을 절연 라이너로 채우는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제10항에 있어서,
    상기 고전압 트랜지스터의 게이트에서 상기 제4 도전층은 상기 제3 도전층의 양 측벽에 직접 접하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제10항에 있어서,
    상기 고전압 트랜지스터의 게이트에서 상기 제3 도전층의 양 측벽과 상기 제4 도전층과의 사이에는 제4 절연막이 개재되어 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제10항에 있어서,
    상기 저전압 트랜지스터의 게이트에서 상기 제6 도전층은 상기 제5 도전층의 양 측벽에 직접 접하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제10항에 있어서,
    상기 저전압 트랜지스터의 게이트에서 상기 제5 도전층의 양 측벽과 상기 제6 도전층과의 사이에는 제4 절연막이 개재되어 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제6항에 있어서,
    상기 반도체 기판상의 셀 어레이 영역에만 선택적으로 제1 절연막, 메모리층 및 제2 절연막으로 구성되는 적층 구조를 형성하는 단계와,
    상기 셀 트랜지스터 형성 예정 영역과 상기 주변회로 영역 중 상기 고전압 트랜지스터 형성 예정 영역에 상기 제1 게이트 절연막을 형성하는 단계와,
    상기 주변회로 영역 중 상기 저전압 트랜지스터 형성 예정 영역에 상기 제2 게이트 절연막을 형성하는 단계와,
    상기 셀 어레이 영역에 상기 제1 게이트 절연막 위에 형성되는 제1 도전층과, 상기 제1 도전층과의 사이에 제3 절연막이 개재된 상태로 상기 제1 도전층의 양 측벽을 덮는 제2 도전층으로 구성되는 셀 트랜지스터의 게이트를 형성하는 단계와,
    상기 주변회로 영역에 상기 제1 게이트 절연막 위에 형성되는 제3 도전층과 상기 제3 도전층의 양 측벽을 덮는 스페이서 형태의 제4 도전층으로 구성되는 고전압 트랜지스터의 게이트를 형성하는 단계와,
    상기 주변회로 영역에 상기 제2 게이트 절연막 위에 형성되는 제5 도전층과 상기 제5 도전층의 양 측벽을 덮는 스페이서 형태의 제6 도전층으로 구성되는 저전압 트랜지스터의 게이트를 형성하는 단계와,
    상기 셀 어레이 영역에서 상기 반도체 기판과 상기 제2 도전층과의 사이에만 상기 상기 메모리층이 남도록 상기 적층 구조의 일부를 제거하는 단계와,
    상기 저전압 트랜지스터의 게이트 아래의 반도체 기판 내에 이온주입을 행하여 상기 제2 채널 영역의 길이를 한정하는 익스텐션 영역을 형성하는 단계와,
    상기 셀 트랜지스터의 게이트 및 고전압 트랜지스터 아래의 반도체 기판 내에 이온 주입을 행하여 상기 제1 채널 영역의 길이를 한정하는 익스텐션 영역을 형성하는 단계와,
    상기 셀 어레이 영역 및 주변회로 영역에 각각 소스/드레인 영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 셀 트랜지스터의 게이트, 고전압 트랜지스터의 게이트, 및 저전압 트랜지스터의 게이트는 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 반도체 기판으로부터 상기 제2 도전층까지의 이격 거리는 상기 반도체 기판으로부터 상기 제1 도전층까지의 이격 거리 보다 더 크고,
    상기 반도체 기판으로부터 상기 제4 도전층까지의 이격 거리는 상기 반도체 기판으로부터 상기 제3 도전층까지의 이격 거리 보다 더 크고,
    상기 반도체 기판으로부터 상기 제6 도전층까지의 이격 거리는 상기 반도체 기판으로부터 상기 제5 도전층까지의 이격 거리 보다 더 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제18항에 있어서,
    상기 주변회로 영역에서 상기 적층 구조 중 상기 메모리층 만 선택적으로 제거하는 단계와,
    상기 주변회로 영역에서 상기 제거된 메모리층이 있었던 영역을 절연 라이너로 채우는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제18항에 있어서,
    상기 고전압 트랜지스터의 게이트에서 상기 제4 도전층은 상기 제3 도전층의 양 측벽에 직접 접하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제18항에 있어서,
    상기 고전압 트랜지스터의 게이트에서 상기 제3 도전층의 양 측벽과 상기 제4 도전층과의 사이에는 제4 절연막이 개재되어 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제18항에 있어서,
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  25. 제18항에 있어서,
    상기 저전압 트랜지스터의 게이트에서 상기 제5 도전층의 양 측벽과 상기 제6 도전층과의 사이에는 제4 절연막이 개재되어 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
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