KR20100043409A - 반도체소자의 제조방법 - Google Patents

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Abstract

반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 제1 유전막, 정보 저장막 및 제2 유전막을 형성하는 것을 포함한다. 상기 제2 유전막 상에 상기 제2 유전막의 제1 영역을 노출시키는 제1 개구부를 갖는 마스크를 형성한다. 상기 제1 개구부의 적어도 일부를 채우는 게이트 전극을 형성한다. 상기 마스크를 식각하여 상기 제2 유전막의 제2 영역을 노출시키는 제2 개구부를 형성한다. 여기서, 상기 제2 영역은 상기 제1 영역과 이격된다. 상기 제2 유전막의 노출된 상기 제2 영역 및 상기 정보 저장막을 차례로 식각하여 제2 유전 패턴 및 정보 저장 패턴을 형성한다. 상기 제2 유전 패턴은 상기 게이트 전극의 하부면보다 큰 폭을 갖도록 형성한다.

Description

반도체소자의 제조방법{Method of fabricating a semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 정보 저장 패턴을 갖는 반도체소자의 제조방법에 대한 발명이다.
반도체 소자는 디램 소자와 같은 휘발성 메모리 소자 및 플래쉬 메모리 소자와 같은 비휘발성 메모리 소자를 포함할 수 있다. 플래쉬 메모리 소자는 전원이 차단될지라도 플래쉬 기억 셀들 내에 저장된 데이터들이 유지되는 특징을 갖는다.
본 발명이 이루고자 하는 과제는 정보 저장 패턴을 갖는 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 반도체소자의 제조방법을 제공한다. 상기 반도체 소자의 제조방법은 반도체기판 상에 차례로 적층된 제1 유전막, 정보 저장막 및 제2 유전막을 형성하는 것을 포함한다. 상기 제2 유전막 상에 상기 제2 유전막의 제1 영역을 노출시키는 제1 개구부를 갖는 마스크를 형성한다. 상기 제1 개구부의 적어도 일부를 채우는 게이트 전극을 형성한다. 상기 마스크를 식각하여 상기 제2 유전막의 제2 영역을 노출시키는 제2 개구부를 형성한다. 여기서, 상기 제2 영역은 상기 제1 영역과 이격된다. 상기 제2 유전막의 노출된 상기 제2 영역 및 상기 정보 저장막을 차례로 식각하여 제2 유전 패턴 및 정보 저장 패턴을 형성한다. 상기 제2 유전 패턴은 상기 게이트 전극의 하부면보다 큰 폭을 갖도록 형성한다.
본 발명의 몇몇 실시예에서, 상기 정보 저장막은 비휘발성 메모리 소자의 차지 트랩막(charge trap layer)일 수 있다.
다른 실시예에서, 상기 제1 및 제2 개구부들 중 적어도 하나는 상부영역에서 하부 영역으로 갈수록 좁아지도록 경사진 측벽을 가질 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 개구부들 중 어느 하나는 상부영역에서 하부 영역으로 갈수록 좁아지도록 경사진 측벽을 갖고, 나머지 하나는 실질적으 로 수직한 측벽을 가질 수 있다.
또 다른 실시예에서, 상기 제1 개구부의 측벽 상에 절연성 스페이서를 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 마스크를 형성하기 전에, 상기 제2 유전막 상에 버퍼막을 형성하는 것을 더 포함할 수 있다.
상기 제1 개구부를 형성하는 것은 상기 버퍼막을 식각 정지막으로 이용하는 제1 식각 공정을 진행하여 상기 마스크를 식각하고, 상기 제2 유전막을 식각 정지막으로 이용하는 제2 식각 공정을 진행하여 상기 버퍼막을 식각하는 것을 포함할 수 있다.
상기 제1 식각 공정은 건식 식각 및 습식 식각(dry etching and wet etching) 중 적어도 하나로 진행할 수 있고, 상기 제2 식각 공정은 습식 식각으로 진행할 수 있다.
또 다른 실시예에서, 상기 정보 저장 패턴이 상기 제2 유전 패턴보다 작은 폭을 갖도록 하기 위하여, 상기 정보 저장 패턴을 식각하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제2 개구부를 형성하는 동안에, 상기 마스크는 잔존하여 상기 게이트 전극의 측벽을 둘러싸는 게이트 스페이서를 형성할 수 있다.
본 발명의 실시예들에 따르면, 정보 저장 패턴과 게이트 전극 사이에서, 상기 게이트 전극의 폭보다 큰 폭을 갖는 블로킹 유전 패턴을 형성할 수 있다. 따라 서, 상기 게이트 전극과 상기 정보 저장 패턴 사이의 누설전류(leakage current)를 억제할 수 있다. 또한, 게이트 전극을 다마신 공정을 이용하여 형성함으로써, 사진/식각 공정, 또는 세정 공정에 어려움이 있는 도전막을 게이트 전극으로 사용할 수 있다. 따라서, 게이트 전극으로 선택할 수 있는 도전막의 종류를 다양화할 수 있기 때문에, 사용하고자 하는 소자의 특성에 따라, 적절한 일함수를 갖는 도전막을 게이트 전극으로 사용할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체소자를 나타낸 평면도이고, 도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도 들이다. 도 2a 내지 도 4d에서, 참조부호 "C"로 표시된 부분은 도 1의 I-I′선을 따라 취해진 영역을 나타내고, 참조부호 "P"로 표시된 부분은 도 1의 II-II′선을 따라 취해진 영역을 나타낸다.
우선, 도 1, 도 2a 내지 도 2g를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 및 도 2a를 참조하면, 셀 어레이 영역(CE) 및 주변 회로 영역(PE)을 포함하는 반도체기판(1)을 준비할 수 있다. 상기 반도체기판(1)은 반도체 물질을 포함하는 벌크 웨이퍼 또는 SOI(silicon on insulatior) 웨이퍼 일 수 있다. 상기 셀 어레이 영역(CE)은 플래쉬 메모리 소자 등과 같은 비휘발성 메모리 소자의 메모리 셀 어레이 영역일 수 있다.
상기 반도체기판(1)에 소자분리 영역(5s)을 형성할 수 있다. 예를 들어, 상기 소자분리 영역(5s)은 얕은 트렌치 소자분리(shallow trench isolation) 공정을 이용하여 형성할 수 있다. 상기 소자분리 영역(5s)은 상기 셀 어레이 영역(CE)에서 셀 활성영역(5a)을 한정하고, 상기 주변 회로 영역(PE)에서 주변 활성영역(5p)을 한정할 수 있다.
상기 반도체기판(1)의 상기 셀 활성영역(5c) 상에 차례로 적층된 제1 유전막(7), 정보 저장막(10) 및 제2 유전막(17)을 형성할 수 있다.
상기 제1 유전막(7)은 터널 유전막일 수 있다. 여기서, 상기 터널 유전막은 실리콘산화막, 실리콘산질화막(SiON layer), 질소 도핑된 실리콘산화막(nitrogen doped Si oxide layer) 및 고유전막 그룹(high-k dielectric group)으로 구성된 일 군에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전막은 알루미늄(Al)산화막, 지르코늄(Zr)산화막, 하프늄(Hf)산화막 및 란타늄(La)산화막 등과 같이 실리콘 산화막보다 높은 유전 상수를 갖는 유전막을 포함할 수 있다.
상기 정보 저장막(10)은 비휘발성 메모리 소자의 정보 저장체 일 수 있다. 예를 들어, 상기 정보 저장막(10)은 전자를 트랩하여 정보를 저장할 수 있는 막일 수 있다. 상기 정보 저장막(10)은 실리콘산질화막(SiON), 실리콘질화막 및 고유전막 그룹으로 구성된 일군에서 선택된 적어도 하나를 포함할 수 있다. 한편, 상기 정보 저장막(10)은 나노 크리스탈을 포함할 수 있다. 예를 들어, 상기 나노 크리스탈은 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 구리(Cu), 몰리브덴(Mo) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나이거나, 이들의 질화물 중 하나일 수 있다. 또한, 상기 나노 크리스탈은 지르코늄(Zr), 하프늄(Hf), 이트륨(Y), 알루미늄(A) 중세서 선택된 적어도 하나의 산화물 나노크리스탈일 수 있다. 또한, 상기 나노 크리스탈은 실리콘 나노크리스탈, 저마늄(Ge) 나노크리스탈, 질화실리콘 나노크리스탈, 보론 나노크리스탈 또는 질화보론 나노크리스탈일 수도 있다.
상기 제2 유전막(17)은 블로킹 유전막일 수 있다. 상기 제2 유전막(17)은 차례로 적층된 하부 블로킹막(13) 및 상부 블로킹막(15)을 포함하도록 형성할 수 있다. 상기 하부 블로킹막(13)은 실리콘 산화막을 포함할 수 있고, 상기 상부 블로킹막(15)은 고유전막 그룹으로 구성된 일군에서 선택된 적어도 하나를 포함할 수 있다.
상기 반도체기판(1)의 상기 주변 활성영역(5p) 상에 차례로 적층된 주변 게 이트 유전막(20) 및 하부 주변 게이트 도전막(23)을 형성할 수 있다. 상기 주변 게이트 유전막(20)은 실리콘 산화막 및 고유전막 중 적어도 하나를 포함하도록 형성할 수 있다. 상기 하부 주변 게이트 도전막(23)은 도우프트 실리콘막(doped silicon layer) 등과 같은 도전성 물질막을 포함할 수 있다.
상기 셀 어레이 영역(CE) 상에 차례로 적층된 상기 제1 유전막(7), 상기 정보 저장막(10) 및 상기 제2 유전막(17)을 형성한 후에, 상기 주변 회로 영역(PE) 상에 상기 주변 게이트 유전막(20) 및 상기 하부 주변 게이트 도전막(23)을 형성하는 공정을 진행할 수 있다. 이와는 달리, 상기 주변 회로 영역(PE) 상에 상기 주변 게이트 유전막(20) 및 상기 하부 주변 게이트 도전막(23)을 형성한 후에, 상기 셀 어레이 영역(CE) 상에 차례로 적층된 상기 제1 유전막(7), 상기 정보 저장막(10) 및 상기 제2 유전막(17)을 형성하는 공정을 진행할 수 있다.
상기 제2 유전막(17) 상에 셀 버퍼막(30a)을 형성할 수 있다. 상기 셀 버퍼막(30a)은 차례로 적층된 하부 셀 버퍼막(25a) 및 상부 셀 버퍼막(27a)을 포함하도록 형성할 수 있다. 상기 하부 셀 버퍼막(25a) 및 상기 상부 셀 버퍼막(27a)은 서로 다른 물질로 형성할 수 있다. 예를 들어, 상기 하부 셀 버퍼막(25a)은 실리콘 산화막으로 형성하고, 상기 상부 셀 버퍼막(27a)은 실리콘 질화막으로 형성할 수 있다.
상기 하부 주변 게이트 도전막(23) 상에 주변 버퍼막(30b)을 형성할 수 있다. 상기 주변 버퍼막(30b)은 차례로 적층된 하부 주변 버퍼막(25b) 및 상부 주변 버퍼막(27b)을 포함하도록 형성할 수 있다.
몇몇 실시예들에서, 상기 셀 버퍼막(30a) 및 상기 주변 버퍼막(30b)은 동일한 공정에 의한 동일한 물질막으로 형성할 수 있다. 예를 들어, 상기 제2 유전막(17) 및 상기 하부 주변 게이트 도전막(23)을 형성한 기판 상에, 상기 셀 버퍼막(30a) 및 상기 주변 버퍼막(30b)을 형성할 수 있다.
다른 실시예에서, 상기 셀 버퍼막(30a) 및 상기 주변 버퍼막(30b)을 형성하는 것은, 반도체기판의 전면 상에 유전막 및 도전막을 형성하고, 상기 유전막 및 상기 도전막을 패터닝하여 상기 주변 회로 영역(PE) 상에 차례로 적층된 상기 주변 게이트 유전막(20) 및 상기 하부 주변 게이트 도전막(23)을 형성하고, 상기 결과물의 기판 전면 상에 차례로 적층된 상기 제1 유전막(7), 상기 정보 저장막(10), 상기 제2 유전막(17) 및 버퍼막을 형성하는 것을 포함할 수 있다. 이어서, 사진 및 식각 공정을 이용하여 상기 주변 회로 영역(PE)의 상기 하부 주변 게이트 도전막(23) 상에 차례로 적층된 상기 제1 유전막, 상기 정보 저장막, 상기 제2 유전막 및 버퍼막 중에서, 상기 주변 회로 영역(PE) 상의 상기 버퍼막, 상기 제2 유전막 및 상기 정보 저장막을 선택적으로 식각하여 제거할 수 있다. 그 결과, 상기 하부 주변 게이트 도전막(23) 상에 잔존하는 상기 제1 유전막 및 상기 정보 저장막은 하부 주변 버퍼막(25b) 및 상부 주변 버퍼막(27b)으로 각각 정의될 수 있고, 상기 셀 어레이 영역(CE) 상의 상기 버퍼막은 셀 버퍼막(30a)으로 정의될 수 있다.
도 1 및 도 2b를 참조하면, 상기 셀 및 주변 버퍼막들(30a, 30b)을 갖는 기판 상에 마스크(33)를 형성할 수 있다. 상기 마스크(33)는 상기 상부 셀 버퍼막(27a)의 소정영역을 노출시키는 제1 예비 셀 개구부(33c) 및 상기 상부 주변 버 퍼막(27b)의 소정영역을 노출시키는 제1 예비 주변 개구부(33p)를 가질 수 있다. 상기 마스크(33)는 상기 상부 셀 버퍼막(27a) 및 상기 상부 주변 버퍼막(27b)에 대하여 식각 선택비를 갖는 물질막으로 형성할 수 있다. 예를 들어, 상기 상부 셀 버퍼막(27a) 및 상기 상부 주변 버퍼막(27b)을 실리콘 질화막으로 형성하는 경우에, 상기 마스크(33)는 실리콘 산화막 등과 같은 절연성 물질막으로 형성할 수 있다.
상기 제1 예비 셀 개구부(33c) 및 상기 제1 예비 주변 개구부(33p)를 형성하는 것은 상기 상부 셀 버퍼막(27a) 및 상기 상부 주변 버퍼막(27b)을 식각 저지막으로 이용하는 사진 및 식각 공정을 진행하는 것을 포함할 수 있다. 여기서, 상기 식각 공정은 건식 식각 및 습식 식각 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 상기 제1 예비 셀 및 주변 개구부들(33c, 33p)의 각각은 상부 영역에서 하부 영역으로 갈수록 좁아지도록 경사진 측벽을 갖도록 형성할 수 있다. 예를 들어, 상기 제1 예비 셀 개구부(33c)는 상부 영역에서 제1폭(W1)을 갖고 하부 영역에서 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 갖도록 형성할 수 있다.
다른 실시예에서, 상기 제1 예비 셀 및 주변 개구부들(33c, 33p)의 각각은 실질적으로 수직한 측벽을 갖도록 형성할 수 있다.
도 1 및 도 2c를 참조하면, 상기 제1 예비 셀 및 주변 개구부들(33c, 33p)에 의해 노출된 상기 셀 및 주변 버퍼막들(30a, 30b)을 식각하여 상기 셀 어레이 영역(CE) 상의 상기 제2 유전막(17)의 제1 영역(A)을 노출시킴과 아울러, 상기 주변 회로 영역(PE)의 상기 하부 주변 게이트 도전막(23)의 소정영역을 노출시킬 수 있다. 따라서, 상기 제2 유전막(17)의 제1 영역(A)을 노출시키는 제1 셀 개구부(24c) 를 형성함과 아울러, 상기 하부 주변 게이트 도전막(23)의 소정영역을 노출시키는 제1 주변 개구부(24p)를 형성할 수 있다. 상기 제1 셀 및 주변 개구부들(24c,24p)은 상기 제1 예비 셀 및 주변 개구부들(23c, 23p)에 대응하는 영역에서 상부 영역에서 하부 영역으로 갈수록 좁아지도록 경사진 측벽을 갖도록 형성될 수 있다. 이와는 달리, 상기 제1 셀 및 주변 개구부들(24c,24p)은 상기 제1 예비 셀 및 주변 개구부들(23c, 23p)에 대응하는 영역에서 실질적으로 수직한 측벽을 갖도록 형성될 수 있다.
몇몇 실시예에서, 상기 제1 예비 셀 및 주변 개구부들(33c, 33p)에 의해 노출된 상기 셀 및 주변 버퍼막들(30a, 30b)을 식각하는 것은 상기 제2 유전막(17)에 대한 식각 손상이 발생하지 않는 식각 공정을 포함할 수 있다. 예를 들어, 상기 셀 및 주변 버퍼막들(30a, 30b) 중 적어도 상기 하부 셀 및 주변 버퍼막들(25a, 25b)은 습식 식각 공정을 이용하여 식각할 수 있다. 따라서, 최종적으로 형성되는 상기 제1 셀 개구부(34c)에 의해 노출되는 상기 제2 유전막(17)의 상기 제1 영역(A)을 식각 손상 없이 노출시킬 수 있다.
본 발명의 실시예들에서, 상기 셀 및 주변 버퍼막들(30a, 30b)은 마스크의 일부로 정의할 수 있다. 예를 들어, 상기 마스크(33)는 상부 마스크로 정의하고, 상기 셀 및 주변 버퍼막들(30a, 30b)은 하부 마스크로 정의할 수 있다.
도 1 및 도 2d를 참조하면, 상기 제1 셀 개구부(34c)의 적어도 일부를 채우는 셀 게이트 전극(36c)을 형성함과 아울러, 상기 제1 주변 개구부(34p)의 적어도 일부를 채우는 상부 주변 게이트 전극(36p)을 형성할 수 있다. 상기 셀 게이트 전 극(36c) 및 상기 상부 주변 게이트 전극(36p)은 동일한 도전물질로 형성할 수 있다. 예를 들어, 상기 셀 게이트 전극(36c) 및 상기 상부 주변 게이트 전극(36p)을 형성하는 것은 상기 제1 셀 및 주변 개구부들(34c, 34p)을 갖는 기판 상에 게이트 도전 물질막을 형성하고, 상기 마스크의 상부면이 노출될 때까지 상기 게이트 도전 물질막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화는 화학기계적 연마 공정(Chemical Mechanical Polishing process) 및/또는 에치 백 공정(etch-back process)을 포함할 수 있다. 상기 게이트 도전 물질막은 금속막, 도우프트 실리콘막, 금속 질화막 및 금속 실리사이드막 중 적어도 하나를 포함할 수 있다. 상기 금속막은 티타늄(Ti), 탄타륨(Ta), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 알루미늄(Al) 등과 같은 금속 원소를 포함할 수 있다.
한편, 상기 셀 게이트 전극(36c)을 상술한 바와 같이 다마신 공정을 이용하여 형성함으로써, 사진/식각 공정, 또는 세정 공정에 어려움이 있는 도전막을 상기 셀 게이트 전극(36c)으로 사용할 수 있다. 따라서, 상기 셀 게이트 전극(36c)으로 선택할 수 있는 도전막의 종류를 다양화할 수 있기 때문에, 사용하고자 하는 소자의 특성에 따라, 적절한 일함수를 갖는 도전막을 상기 셀 게이트 전극(36c)으로 사용할 수 있다.
도 1 및 도 2e를 참조하면, 상기 셀 게이트 전극(36c) 및 상기 상부 주변 게이트 전극(36p)을 식각 마스크로 이용하여, 상기 마스크(도 2d의 33) 및 상기 버퍼막(30a, 30b)을 식각할 수 있다. 그 결과, 상기 셀 어레이 영역(CE)에서, 상기 제2 유전막(17)의 제2 영역(B)을 노출시키는 제2 셀 개구부(42c)가 형성될 수 있고, 상 기 주변 회로 영역(PE)에서, 상기 하부 주변 게이트 도전막(23)의 소정영역을 노출시키는 제2 주변 개구부(42p)가 형성될 수 있다. 상기 제2 영역(B)은 상기 제1 영역(A)과 이격될 수 있다. 또한, 상기 셀 게이트 전극(36c)의 측벽 상에 상기 마스크(도 2d의 33)가 잔존하여 상기 셀 게이트 전극(36c)의 측벽을 둘러싸는 셀 게이트 스페이서(39c)가 형성되고, 상기 상부 주변 게이트 전극(36p)의 측벽을 둘러싸는 주변 게이트 스페이서(39p)가 형성될 수 있다. 또한, 상기 셀 게이트 스페이서(39c) 하부에 상기 셀 버퍼막(도 2d의 30a)이 잔존하여, 상기 셀 게이트 전극(36c)의 측벽의 나머지 부분을 둘러싸는 셀 버퍼 패턴(30c)이 형성될 수 있고, 상기 주변 게이트 스페이서(39p) 하부에 상기 주변 버퍼막(도 2d의 30b)이 잔존하여, 상기 상부 주변 게이트 전극(36p)의 측벽의 나머지 부분을 둘러싸는 주변 버퍼 패턴(30p)이 형성될 수 있다. 상기 셀 버퍼 패턴(30c)은 차례로 적층된 하부 셀 버퍼 패턴(25c) 및 상부 셀 버퍼 패턴(27c)을 포함할 수 있고, 상기 주변 버퍼 패턴(30p)은 차례로 적층된 하부 주변 버퍼 패턴(25p) 및 상부 주변 버퍼 패턴(27p)을 포함할 수 있다.
따라서, 상기 셀 게이트 전극(36c)의 측벽은 차례로 적층된 상기 셀 버퍼 패턴(30c) 및 상기 셀 게이트 스페이서(39c)에 의해 둘러싸이고, 상기 상부 주변 게이트 전극(36p)은 차례로 적층된 상기 주변 버퍼 패턴(30p) 및 상기 주변 게이트 스페이서(39p)에 의해 둘러싸일 수 있다.
몇몇 실시예에서, 상기 제2 셀 및 주변 개구부들(42c, 42p)의 각각은 상부 영역에서 하부 영역으로 갈수록 좁아지도록 경사진 측벽을 갖도록 형성될 수 있다. 예를 들어, 상기 제2 셀 개구부(42c)는 상부 영역에서 제3폭(L1)을 갖고, 하부 영역에서 상기 제3폭(L1) 보다 작은 제4 폭(L2)을 갖도록 형성할 수 있다.
다른 실시예에서, 상기 제1 셀 및 주변 개구부들(도 2c의 34c, 34p)을 상부영역에서 하부 영역으로 갈수록 좁아지는 경사진 측벽을 갖도록 형성하는 경우에, 상기 제2 셀 및 주변 개구부들(42c, 42p)의 각각은 실질직으로 수직한 측벽을 갖도록 형성할 수 있다. 다시 말하면, 상기 제1 셀 개구부(도 2c의 34c) 및 상기 제2 셀 개구부(42c) 중 적어도 하나는 상부 영역에서 하부 영역으로 갈수록 좁아지도록 경사진 측벽을 갖도록 형성함으로써, 상기 셀 게이트 전극(36c)의 측벽을 둘러싸는 상기 셀 게이트 스페이서(39c)를 형성할 수 있다.
도 1 및 도 2f를 참조하면, 상기 주변 게이트 전극(36p) 및 상기 주변 게이트 스페이서(39p)를 식각 마스크로 이용하여, 상기 주변 회로 영역(PE)의 상기 하부 주변 게이트 도전막(도 2d의 23)을 식각하여 하부 주변 게이트 전극(23p)을 형성할 수 있다. 상기 하부 주변 게이트 전극(23p)과 상기 주변 활성영역(5p) 사이의 상기 주변 게이트 유전막(10)은 주변 게이트 유전 패턴(10p)으로 정의될 수 있다. 상기 하부 주변 게이트 전극(23p)은 상기 상부 주변 게이트 전극(36p)과 더불어 주변 게이트 전극(45)을 형성할 수 있다.
상기 셀 게이트 전극(36c) 및 상기 셀 게이트 스페이서(39c)를 식각 마스크로 이용하여 상기 제2 유전막(도 2e의 17) 및 상기 정보 저장막(도 2e의 10)을 차례로 식각하여, 차례로 적층된 정보 저장 패턴(10a) 및 제2 유전 패턴(17a)을 형성할 수 있다. 상기 정보 저장 패턴(10a)과 상기 셀 활성영역(5c) 사이의 상기 제1 유전막(7)은 제1 유전 패턴(7a)으로 정의될 수 있다.
몇몇 실시예에서, 상기 제2 유전막(도 2e의 17) 및 상기 정보 저장막(도 2e의 10)을 차례로 식각하는 공정은 상기 하부 주변 게이트 도전막(23)을 식각하는 공정을 진행한 이후, 또는 이전에 진행할 수 있다.
상기 제2 유전 패턴(17a)은 상기 셀 게이트 전극(36c)의 하부면보다 큰 폭을 갖도록 형성할 수 있다. 따라서, 상기 정보 저장 패턴(10a)과 상기 셀 게이트 전극(36c) 사이의 원치 않는 누설전류(leakage current)를 차단할 수 있다.
본 발명은 도 2f를 참조하여 설명한 상기 정보 저장 패턴(10a)에 한정되지 않고, 도 2g에 도시한 정보 저장 패턴(10c)과 같은 형태로 구체화될 수 있다. 도 2g를 참조하면, 도 2f의 상기 정보 저장 패턴(10a)의 폭을 감소시키기 위한 식각 공정을 진행하여, 상기 제2 유전 패턴(17a) 보다 작은 폭을 갖는 정보 저장 패턴(10c)을 형성할 수 있다. 따라서, 상기 셀 게이트 전극(36c)의 하부 영역뿐만 아니라, 상기 정보 저장 패턴(10c) 역시 상기 제2 유전 패턴(17a)보다 작은 폭을 갖기 때문에, 상기 정보 저장 패턴(10c)과 상기 셀 게이트 전극(36c) 사이의 원치 않는 누설전류(leakage current)를 보다 효과적으로 차단할 수 있다.
본 발명은 앞에서 설명한 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 이하에서, 상술한 실시예에서 다른 형태로 구체화된 예시적인 실시예들을 도 3a 및 도 3b, 도 4a 내지 도 4d, 및 도 5를 참조하여 설명하기로 한다.
우선, 도 3a 및 도 3b를 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 제조방법에 대하여 설명하기로 한다.
도 1 및 도 3a를 참조하면, 도 2a 내지 도 2c에서 설명한 반도체소자의 제조방법을 이용하여 기판을 준비할 수 있다. 즉, 상기 제1 셀 및 주변 개구부들(34c, 34p) 까지 형성한 기판을 준비할 수 있다. 상기 제1 셀 개구부(34c)를 부분적으로 채우는 셀 게이트 전극(136c)을 형성함과 아울러, 상기 제1 주변 개구부(34p)를 부분적으로 채우는 상부 주변 게이트 전극(136p)을 형성할 수 있다.
상기 셀 게이트 전극(136c) 상에 상기 제1 셀 개구부(34c)의 나머지 부분을 채우는 셀 캐핑 패턴(137c)을 형성함과 아울러, 상기 상부 주변 게이트 전극(136p) 상에 상기 제1 주변 개구부(34p)의 나머지 부분을 채우는 주변 캐핑 패턴(137p)을 형성할 수 있다. 상기 셀 및 주변 캐핑 패턴들(137c, 137p)을 형성하는 것은 상기 셀 게이트 전극(136p) 및 상기 상부 주변 게이트 전극(136p)을 갖는 기판 상에 절연성 물질막을 형성하고, 상기 마스크(33)의 상부면이 노출될 때 까지 상기 절연성 물질막을 평탄화하는 것을 포함할 수 있다. 상기 셀 및 주변 캐핑 패턴들(137c, 137p)은 상기 마스크(33)에 대해 식각 선택비를 갖는 절연성 물질로 형성할 수 있다. 예를 들어, 상기 마스크(33)를 실리콘 질화막으로 형성하는 경우에, 상기 셀 및 주변 캐핑 패턴들(137c, 137p)은 실리콘 산화막으로 형성할 수 있다. 이와는 달리, 상기 마스크(33)를 실리콘 산화막으로 형성하는 경우에, 상기 셀 및 주변 캐핑 패턴들(137c, 137p)은 실리콘 질화막으로 형성할 수 있다.
도 1 및 도 3b를 참조하면, 도 2e에서 설명한 방법과 실질적으로 동일한 방 법을 이용하여 상기 셀 캐핑 패턴(137c) 및 상기 주변 캐핑 패턴(137p)을 식각마스크로 이용하여 상기 마스크(33)를 식각함과 아울러, 상기 마스크 하부(33)의 상기 셀 버퍼막(17a) 및 상기 주변 버퍼막(17b)을 식각할 수 있다. 그 결과, 도 2e에서 설명한 상기 제2 셀 및 주변 개구부들(42c, 42p)에 대응하는 개구부들이 형성될 수 있고, 이러한 개구부들은 상부 영역에서 하부 영역으로 갈수록 좁아지는 경사진 측벽 또는 실질적으로 수직한 측벽을 갖도록 형성될 수 있다. 또한, 도 2e에서 설명한 상기 셀 게이트 스페이서(39c) 및 상기 주변 게이트 스페이서(39p)에 각각 대응하는 셀 게이트 스페이서(139c) 및 주변 게이트 스페이서(139p)가 형성될 수 있다. 또한, 상기 셀 게이트 스페이서(139c) 하부에 셀 버퍼 패턴(130c)이 형성됨과 아울러, 상기 주변 게이트 스페이서(139p) 하부에 주변 버퍼 패턴(130p)이 형성될 수 있다. 상기 셀 버퍼 패턴(130c)은 차례로 적층된 하부 셀 버퍼 패턴(125c) 및 상부 셀 버퍼 패턴(127c)을 포함할 수 있고, 상기 주변 버퍼 패턴(130p)은 차례로 적층된 하부 주벼 버퍼 패턴(125p) 및 상부 주변 버퍼 패턴(127p)을 포함할 수 있다.
상기 차례로 적층된 상기 셀 버퍼 패턴(130c) 및 상기 셀 게이트 스페이서(139c)는 상기 셀 게이트 전극(136c)의 측벽을 둘러싸도록 형성되며, 상기 차례로 적층된 상기 주변 버퍼 패턴(130p) 및 상기 주변 게이트 스페이서(139p)는 상기 주변 게이트 전극(136p)을 둘러싸도록 형성될 수 있다.
상기 셀 캐핑 패턴(137c) 및 상기 셀 게이트 스페이서(139c)를 식각마스크로 이용하여, 상기 제2 유전막(도 3a의 17) 및 상기 정보 저장막(도 3a의 10)을 식각하여, 차례로 적층된 정보 저장 패턴(110c) 및 제2 유전 패턴(117a)을 형성할 수 있다. 상기 정보 저장 패턴(110c)과 상기 셀 활성영역(5c) 사이의 상기 제1 유전막은 제1 유전 패턴(107a)으로 정의될 수 있다.
상기 정보 저장 패턴(110c)은, 도 2f에서 설명한 정보 저장 패턴(10a)과 마찬가지로, 상기 제2 유전 패턴(117a)과 실질적으로 동일한 폭을 갖도록 형성될 수 있다. 이와는 달리, 상기 정보 저장 패턴(110c)은, 도 2g에서 설명한 정보 저장 패턴(10c)과 마찬가지로, 상기 제2 유전 패턴(117a) 보다 작은 폭을 갖도록 형성될 수 있다.
상부 주변 캐핑 패턴(136p) 및 상기 주변 게이트 스페이서(139p)를 식각 마스크로 이용하여, 상기 주변 회로 영역(PE)의 상기 하부 주변 게이트 도전막(도 3a의 23)을 식각하여 하부 주변 게이트 전극(123p)을 형성할 수 있다. 상기 하부 주변 게이트 전극(123p)은 상기 상부 주변 게이트 전극(136p)과 더불어 주변 게이트 전극(145)을 형성할 수 있다. 상기 하부 주변 게이트 전극(123p)과 상기 주변 활성영역(5p) 사이의 상기 주변 게이트 유전막은 주변 게이트 유전 패턴(120p)으로 정의될 수 있다.
다음으로, 도 4a 내지 도 4d를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 및 도 4a를 참조하면, 셀 어레이 영역(CE) 및 주변 회로 영역(PE)을 포함하는 반도체기판(200)을 준비할 수 있다. 상기 반도체기판(200)에 소자분리 영역(205s)을 형성할 수 있다. 예를 들어, 상기 소자분리 영역(205s)은 얕은 트렌치 소자분리(shallow trench isolation) 공정을 이용하여 형성할 수 있다. 상기 소자분리 영역(205s)은 상기 셀 어레이 영역(CE)에서 셀 활성영역(205a)을 한정하고, 상기 주변 회로 영역(PE)에서 주변 활성영역(205p)을 한정할 수 있다.
도 2a에서와 실질적으로 동일한 방법을 진행하여, 상기 반도체기판(200)의 상기 셀 활성영역(205c) 상에 차례로 적층된 제1 유전막(207), 정보 저장막(210) 및 제2 유전막(217)을 형성함과 아울러, 상기 반도체기판(200)의 상기 주변 활성영역(205p) 상에 차례로 적층된 주변 게이트 유전막(220) 및 하부 주변 게이트 도전막(223)을 형성할 수 있다. 또한, 상기 제2 유전막(217) 상에 셀 버퍼막(230a)을 형성할 수 있고, 상기 하부 주변 게이트 도전막(223) 상에 주변 버퍼막(230b)을 형성할 수 있다. 상기 셀 버퍼막(230)은 차례로 적층된 하부 셀 버퍼막(225a) 및 상부 셀 버퍼막(227a)을 포함하도록 형성할 수 있다. 상기 하부 셀 버퍼막(225a) 및 상기 상부 셀 버퍼막(227a)은 서로 다른 물질로 형성할 수 있다. 상기 주변 버퍼막(230b)은 차례로 적층된 하부 주변 버퍼막(225b) 및 상부 주변 버퍼막(227b)을 포함하도록 형성할 수 있다.
상기 셀 및 주변 버퍼막들(230a, 230b) 상에 마스크(233)를 형성할 수 있다. 상기 마스크(233)는 상기 상부 셀 버퍼막(230a)의 소정영역을 노출시키는 제1 예비 셀 개구부(233c) 및 상기 주변 버퍼막(230b)의 소정영역을 노출시키는 제1 예비 주변 개구부(233p)를 가질 수 있다. 상기 제1 예비 셀 개구부(233c) 및 상기 제1 예비 주변 개구부(233p)를 형성하는 것은 상기 상부 셀 버퍼막(227a) 및 상기 상부 주변 버퍼막(227b)을 식각 저지막으로 이용하는 사진 및 식각 공정을 진행하는 것 을 포함할 수 있다. 여기서, 상기 식각 공정은 건식 식각 및 습식 식각 중 적어도 하나를 포함할 수 있다.
도 1 및 도 4b를 참조하면, 상기 제1 예비 셀 개구부(233c)의 측벽을 덮는 셀 게이트 스페이서(235c)를 형성함과 아울러, 상기 제1 예비 주변 개구부(233p)를 덮는 주변 게이트 스페이서(235p)를 형성할 수 있다. 상기 셀 및 주변 게이트 스페이서들(235p)은 상기 마스크(233)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 마스크(233)를 실리콘 산화막으로 형성하는 경우에, 상기 셀 및 주변 게이트 스페이서들(235p)은 실리콘 질화막으로 형성할 수 있다.
상기 마스크(233), 및 상기 셀 및 주변 게이트 스페이서들(235p)을 식각 마스크로 이용하여, 상기 제1 예비 셀 및 주변 개구부들(233c, 233p)에 의해 노출된 상기 셀 및 주변 버퍼막들(230a, 230b)을 식각할 수 있다. 그 결과, 상기 셀 어레이 영역(CE) 상의 상기 제2 유전막(217)의 제1 영역을 노출시킴과 아울러, 상기 주변 회로 영역(PE)의 상기 하부 주변 게이트 도전막(223)의 소정영역을 노출시킬 수 있다. 따라서, 상기 제2 유전막(217)의 제1 영역을 노출시키는 제1 셀 개구부(234c)를 형성함과 아울러, 상기 하부 주변 게이트 도전막(223)의 소정영역을 노출시키는 제1 주변 개구부(234p)를 형성할 수 있다.
상기 제1 예비 셀 및 주변 개구부들(233c, 233p)에 의해 노출된 상기 셀 및 주변 버퍼막들(230a, 230b)을 식각하는 것은 상기 제2 유전막(217)에 대한 식각 손상이 발생하지 않는 식각 공정을 포함할 수 있다. 예를 들어, 상기 셀 및 주변 버퍼막들(230a, 230b) 중 적어도 상기 하부 셀 및 주변 버퍼막들(225a, 225b)은 습식 식각 공정을 이용하여 식각할 수 있다. 따라서, 최종적으로 형성되는 상기 제1 셀 개구부(234c)에 의해 노출되는 상기 제2 유전막(217)의 상기 제1 영역을 식각 손상 없이 노출시킬 수 있다.
도 1 및 도 4c를 참조하면, 도 2d에서 설명한 게이트 전극들(36c, 36p)을 형성하는 방법과 실질적으로 동일한 방법을 이용하여, 상기 제1 셀 개구부(234c)의 적어도 일부를 채우는 셀 게이트 전극(236c)을 형성함과 아울러, 상기 제1 주변 개구부(234p)의 적어도 일부를 채우는 상부 주변 게이트 전극(236p)을 형성할 수 있다.
다른 실시예에서, 상기 셀 및 주변 게이트 전극들(236c, 236p)을, 도 3a에서 설명한 것과 같이, 상기 제1 셀 및 주변 개구부들(234c, 234p)의 일부만을 채우도록 형성하고, 상기 제1 셀 및 주변 개구부들(234c, 234p)의 나머지 부분을 채우는 절연성의 캐핑 패턴들을 형성할 수 있다.
도 1 및 도 4d를 참조하면, 상기 셀 게이트 전극(236c), 상기 상부 주변 게이트 전극(236p), 상기 셀 및 주변 게이트 스페이서들(235c, 235p)을 식각 마스크로 이용하여, 상기 마스크(도 4c의 233) 및 상기 셀 및 주변 버퍼막(230a, 230b)을 식각할 수 있다. 그 결과, 상기 셀 어레이 영역(CE)에서, 상기 제2 유전막(217)의 제2 영역을 노출시키는 제2 셀 개구부(242c)를 형성할 수 있다. 또한, 상기 주변 회로 영역(PE)에서, 상기 하부 주변 게이트 도전막(23)의 소정영역을 노출시킬 수 있다. 상기 제2 셀 개구부(242c)에 의해 노출되는 상기 제2 유전막(217)의 상기 제2 영역은, 상기 제1 셀 개구부(도 4b의 233c)에 의해 노출되는 상기 제2 유전 막(217)의 상기 제1 영역과 이격될 수 있다.
한편, 상기 셀 게이트 스페이서(235c) 하부에 상기 셀 버퍼막(도 4c의 230a)이 잔존하여, 상기 셀 게이트 스페이서(235c)와 함께 상기 셀 게이트 전극(236c)의 측벽을 둘러싸는 셀 버퍼 패턴(30c)이 형성될 수 있다. 이와 마찬가지로, 상기 주변 게이트 스페이서(235p) 하부에 상기 주변 버퍼막(도 4c의 230b)이 잔존하여, 상기 주변 게이트 스페이서(235p)와 함께 상기 상부 주변 게이트 전극(236p)을 둘러싸는 주변 버퍼 패턴(230p)을 형성할 수 있다. 상기 셀 버퍼 패턴(230c)은 차례로 적층된 하부 셀 버퍼 패턴(225c) 및 상부 셀 버퍼 패턴(227c)을 포함할 수 있고, 상기 주변 버퍼 패턴(230p)은 차례로 적층된 하부 주변 버퍼 패턴(225p) 및 상부 주변 버퍼 패턴(227p)을 포함할 수 있다.
상기 주변 게이트 전극(236p) 및 상기 주변 게이트 스페이서(235p)를 식각 마스크로 이용하여, 상기 주변 회로 영역(PE)의 상기 하부 주변 게이트 도전막(도 4c의 223)을 식각하여 하부 주변 게이트 전극(223p)을 형성할 수 있다. 상기 하부 주변 게이트 전극(223p)은 상기 상부 주변 게이트 전극(236p)과 더불어 주변 게이트 전극(245)을 형성할 수 있다. 상기 하부 주변 게이트 전극(223p)과 상기 주변 활성영역(205p) 사이의 상기 주변 게이트 유전막(210)은 주변 게이트 유전 패턴(210p)으로 정의될 수 있다.
상기 셀 게이트 전극(236c) 및 상기 셀 게이트 스페이서(235c)를 식각 마스크로 이용하여 상기 제2 유전막(도 4c의 217) 및 상기 정보 저장막(도 4c의 210)을 차례로 식각할 수 있다. 더 나아가, 상기 식각된 정보 저장막의 폭을 감소시키는 식각 공정을 진행할 수도 있다. 그 결과, 상기 셀 게이트 전극(236c)의 하부면의 폭보다 큰 폭을 갖는 제2 유전 패턴(217a)을 형성할 수 있고, 상기 제2 유전 패턴(217a)과 같거나 작은 폭을 갖는 정보 저장 패턴(210c)을 형성할 수 있다. 따라서, 상기 정보 저장 패턴(210a)과 상기 셀 게이트 전극(236c) 사이의 원치 않는 누설전류(leakage current)를 차단할 수 있다.
한편, 상기 정보 저장 패턴(210a)과 상기 셀 활성영역(205c) 사이의 상기 제1 유전막(207)은 제1 유전 패턴(207a)으로 정의될 수 있다.
상기 제2 유전막(도 4c의 217) 및 상기 정보 저장막(도 4c의 210)을 차례로 식각하는 공정은 상기 하부 주변 게이트 도전막(223)을 식각하는 공정을 진행한 이후, 또는 이전에 진행할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체소자를 나타낸 평면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.

Claims (10)

  1. 반도체기판 상에 차례로 적층된 제1 유전막, 정보 저장막 및 제2 유전막을 형성하고,
    상기 제2 유전막 상에 상기 제2 유전막의 제1 영역을 노출시키는 제1 개구부를 갖는 마스크를 형성하고,
    상기 제1 개구부의 적어도 일부를 채우는 게이트 전극을 형성하고,
    상기 마스크를 식각하여 상기 제2 유전막의 제2 영역을 노출시키는 제2 개구부를 형성하되, 상기 제2 영역은 상기 제1 영역과 이격되고,
    상기 제2 유전막의 노출된 상기 제2 영역 및 상기 정보 저장막을 차례로 식각하여 제2 유전 패턴 및 정보 저장 패턴을 형성하는 것을 포함하되, 상기 제2 유전 패턴은 상기 게이트 전극의 하부면보다 큰 폭을 갖는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 정보 저장막은 비휘발성 메모리 소자의 차지 트랩막(charge trap layer)인 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 개구부들 중 적어도 하나는 상부영역에서 하부 영역으로 갈수록 좁아지도록 경사진 측벽을 갖는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 개구부들 중 어느 하나는 상부영역에서 하부 영역으로 갈수록 좁아지도록 경사진 측벽을 갖고, 나머지 하나는 실질적으로 수직한 측벽을 갖는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 개구부의 측벽 상에 절연성 스페이서를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 마스크를 형성하기 전에,
    상기 제2 유전막 상에 버퍼막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제1 개구부를 형성하는 것은
    상기 버퍼막을 식각 정지막으로 이용하는 제1 식각 공정을 진행하여 상기 마스크를 식각하고, 상기 제2 유전막을 식각 정지막으로 이용하는 제2 식각 공정을 진행하여 상기 버퍼막을 식각하는 것을 포함하는 반도체소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 식각 공정은 건식 식각 및 습식 식각(dry etching and wet etching) 중 적어도 하나로 진행하고,
    상기 제2 식각 공정은 습식 식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 정보 저장 패턴이 상기 제2 유전 패턴보다 작은 폭을 갖도록 하기 위하여, 상기 정보 저장 패턴을 식각하는 것을 더 포함하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제2 개구부를 형성하는 동안에, 상기 마스크는 잔존하여 상기 게이트 전극의 측벽을 둘러싸는 게이트 스페이서를 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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