JP2003163292A - ツインｎａｎｄ素子構造、そのアレイ動作およびその製造方法 - Google Patents

ツインｎａｎｄ素子構造、そのアレイ動作およびその製造方法

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JP2003163292A
JP2003163292A JP2002235666A JP2002235666A JP2003163292A JP 2003163292 A JP2003163292 A JP 2003163292A JP 2002235666 A JP2002235666 A JP 2002235666A JP 2002235666 A JP2002235666 A JP 2002235666A JP 2003163292 A JP2003163292 A JP 2003163292A
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Seiki Ogura
正気 小椋
Tomoko Ogura
オグラ トモコ
Tomoya Saito
朋也 斉藤
Kimihiro Sato
公博 佐藤
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Halo LSI Inc
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Abstract

(57)【要約】 【課題】 ２つの記憶サイトが１つのワードゲートの下
にあるツインＭＯＮＯＳメモリ・セルを提供すること。 【解決手段】 作製の手法は、小さなセルを作製する自
己整合テクニックを組み込んでおり、Ｎ＋拡散及びチッ
化記憶サイトが側壁によって規定される。メモリ・セル
は、メモリ操作がワード線及び列セレクタの電圧によっ
て制御されるＮＡＮＤアレーで使用される。メモリ・セ
ルの中の各々の記憶サイトは、選択されたワード線を介
して、選択されたセルへ電圧を印加することによって別
々にプログラムされ、また読み出されるのに対して、選
択されないワード線は、上部及び下部の列電圧から、選
択されたセルへ、ドレイン及びソース電圧を通すために
使用される。

Description

【発明の詳細な説明】
【０００１】本願は、２００１年８月１３日に出願され
た仮特許出願第６０／３１１，８７９号の優先権を主張
する。この暫定特許出願は、参照してここに組み込まれ
る。
【０００２】
【発明の属する技術分野】本発明は、半導体メモリに関
し、更に具体的には、不揮発性ＮＡＮＤメモリ・アレイ
に関する。
【０００３】
【従来の技術】１９８８年５月ＶＬＳＩ技術シンポジウ
ム（Symposium on VLSI Technology）議事録３３〜３４
頁のF.Masuokaらの「超高密度５Ｖ限定ＥＥＰＲＯＭの
ための新ＮＡＮＤセル（A New NAND Cell for Ultra Hi
gh Density 5V-only EEPROMs）」には、従来技術の浮遊
ゲートＮＡＮＤセル（図１Ａ）が説明される。このセル
は不揮発性メモリとして広く使用されてきた。メモリ・
セルは、コンタクトなしに直列に配置されるので、プロ
セスは非常に複雑であるが、密度は非常に高く、読み出
し電流レベルは非常に小さい。図１Ａに示された例で
は、フラッシュＮＡＮＤの中の記憶要素は、ワード線２
０１の下に存在する多結晶シリコン浮遊ゲート２００で
ある。図１Ｂ及び図１Ｃの従来技術で示されるように、
浮遊ゲートは、ワードゲート２０１の下にある底部及び
頂部酸化層の間に挟まれたチッ化層（酸化層−チッ化層
−酸化層）２０２によって置換されることができる。Ｏ
ＮＯ層サンドイッチは、Y.Hayashiらの１９９７年５月
１２日のＪＰ１１−２２９４０「不揮発性半導体メモリ
及びそのプログラミング方法（Nonvolatile Semiconduc
tor memory and its Programming Method）」で提案さ
れるように、チッ化層又はインタフェース捕獲サイトに
電子又は正孔電荷を貯蔵する。ＭＯＮＯＳ ＮＡＮＤに
対するこのＯＮＯ貯蔵アプローチは、浮遊ゲート・アプ
ローチと比較して、プロセスを著しく単純化する。浮遊
ゲートＮＡＮＤは、マルチレベル貯蔵を利用し、密度係
数を少なくとも２倍にするが、本発明のツインＭＯＮＯ
Ｓデバイスは、単一プレーナＦＥＴデバイスの双方のデ
バイス端に電荷を貯蔵することによって、密度を改善す
る。ＵＳ５，７６８，１９２（Eitan）には、非対称電
荷トラッピングを利用する不揮発性半導体メモリ・セル
が開示されている。しかし、メモリ・セル・デバイス
は、多くのプログラム及び消去サイクルの後で、スレッ
ショルド・シフトの悪影響を受ける。なぜなら、電子の
平均自由通路は、正孔の平均自由通路よりも大きいから
である。ＵＳ４，９４３，９４３（Hayashiら）には、
逆方向読み出しを使用して広く揺動する出力電圧を抽出
することのできる半導体不揮発性メモリの読み出し回路
が説明されている。
【０００４】本発明において、ワードゲートの下のチッ
化層記憶要素は、プログラムの正孔注入がチッ化記憶領
域の全体に適用可能になるように非常に小さく、かつ良
好に画定される。消去はＦＮ電子注入によって達成さ
れ、一度、チッ化領域が限定及び最適化されると、正孔
注入に必要な電圧は、殆ど半分にされることができる。
２つのチッ化記憶サイトの間に捕獲フリー酸化領域を導
入することによって、正孔及び電子の平均自由通路のミ
スマッチに起因してプログラム及び消去サイクルで生じ
るスレッショルドの不安定性が解決される。これは高度
の耐久性を確実にする。ＦＮ注入における電圧低減は、
チッ化層の厚さを少数の原子層へ低減することによって
達成される。従って、本発明のＭＯＮＯＳ ＮＡＮＤ構
造のために、低電圧及び高密度の操作が達成される。
【０００５】
【発明が解決しようとする課題】本発明の目的は、２つ
の記憶サイトが１つのワードゲートの下にあるツインＭ
ＯＮＯＳメモリ・セルを提供することである。
【０００６】本発明の他の目的は、列の中のセルを、メ
モリ・セルの間に置かれた拡散と結合することである。
【０００７】更に、本発明の他の目的は、浅いトレンチ
アイソレーションで列の間のセルを絶縁することであ
る。
【０００８】更に、本発明の他の目的は、ＮＡＮＤメモ
リ・アレイで、ワードゲートの下に２つの記憶サイトを
有するツインＭＯＮＯＳメモリ・セルを使用することで
ある。
【０００９】更に、本発明の他の目的は、ＦＮトンネリ
ングを伴う電子注入及びバンド間トンネリングを伴うホ
ット正孔注入を使用して、記憶サイトを、それぞれ消去
及びプログラムすることである。
【００１０】更に、本発明の他の目的は、列の上の奇数
（又は偶数）記憶サイトを逐次に読み出すことである。
【００１１】更に、本発明の他の目的は、ブロックごと
に消去し、記憶セルごとにプログラム及び読み出すこと
である。
【００１２】
【課題を解決するための手段】メモリ・セルが、ワード
ゲートの下に置かれた２つの記憶サイトを含むツインＭ
ＯＮＯＳ ＮＡＮＤメモリ・アレイが作製される。列の
選択、列の電圧、及びワード線の電圧を除いて、メモリ
操作の他の制御は不要である。選択されないワード線
は、上部及び下部の列電圧を、選択されたセルのソース
及びドレインへ通すために使用される。各々のセルのソ
ース及びドレインの上の電圧は、ワードゲート電圧と一
緒に、各々のセルのメモリ操作を制御する。
【００１３】ツインＭＯＮＯＳメモリ・セルは、Ｎ型領
域が前もって下層に打ち込まれたＳｉＯ2のブロックを
確立することによって、Ｐ型井戸の上に構成される。Ｎ
型領域は、薄くドープされた区域を含み、薄くドープさ
れた区域の中に、濃くドープされた区域が存在する。チ
ッ化シリコンがブロックの壁の上に堆積され、ブロック
の間の区域は、除去可能な側壁でマスクされて、ブロッ
クの隣接した側面の上に「Ｌ」形要素を残すようにエッ
チングされる。ＳｉＯ2ブロックの間の区域へ部分的に
伸びた「Ｌ」形チッ化シリコンの足部分は、ツインＭＯ
ＮＯＳメモリ・セルの記憶サイトとして使用される。Ｓ
ｉＮは、Ｔａ2Ｏ5及びＺｒＯ2のように、底部及び頂部
絶縁体とは異なった他の絶縁体材料であってよい。目的
は、異なった絶縁体インタフェースで電子及び正孔を貯
蔵する捕獲サイトを作り出すことである。多結晶シリコ
ン層が、ブロック間の領域及び「Ｌ」形チッ化シリコン
の上に堆積される。多結晶シリコン層は、メモリ・セル
のためのワードゲートを形成し、メモリ・アレイの幅方
向に連続したワード線となる。ＳｉＯ2の下の拡散区域
は、列の中のメモリ・セルを一緒に接続し、１つのセル
に対してドレインを提供し、隣接したセルに対してソー
スを提供する。
【００１４】ＳｉＯ2ブロックを画定した後では、代替
の作製方法も提供される。ＯＮＯ（酸化層−チッ化層−
酸化層）及び多結晶シリコンが、続いてブロックの壁の
上に堆積される。ブロックの間の区域は、多結晶シリコ
ン側壁によってマスクされ、ブロックの隣接した側面の
上に「Ｌ」形ＯＮＯ要素を残すためにエッチングされ
る。ＳｉＯ2ブロックの間の区域へ部分的に伸びる
「Ｌ」形ＯＮＯ足部分は、ツインＭＯＮＯＳメモリ・セ
ルの記憶サイトとして使用される。Ｌ形の間の露出され
た基板の上に、ゲート酸化層が成膜される。多結晶シリ
コン側壁の上にも、酸化層が成膜される。多結晶シリコ
ン層が、多結晶シリコン側壁の間のトレンチに堆積さ
れ、多結晶シリコン側壁の上の酸化層を露出及び除去す
るため凹所を形成される。相互に対面する多結晶シリコ
ン側壁ゲートは、タングステン・スタッド・プロセスに
よって接続される。これはメモリ・セルのワードゲート
を形成する。
【００１５】各々の列の頂部と底部には、上部及び下部
の選択ゲートが存在する。これらの選択ゲートは、ゲー
トを開くか閉じるために必要な電圧を使用して、偶数又
は奇数の列を選択する。上部及び下部の選択ゲートによ
って選択された上部及び下部の列電圧を使用して、選択
されないワード線は、選択されないメモリ・セルをバイ
アスし、上部及び下部の列電圧を、選択されたメモリ・
セルのドレイン及びソースへ通す。従って、選択された
ワード線の上の電圧、及び選択されないワード線によっ
て渡された上部及び下部の列電圧の組み合わせによっ
て、メモリ・セルの中の選択された記憶サイトが読み出
されるかプログラムされ、メモリ・セル・ブロックの双
方の記憶サイトが消去される。
【００１６】メモリ密度は、従来の浮遊ゲート・デバイ
スと比較して２倍になる。なぜなら、１つのワードゲー
トの下に２つの記憶要素が存在するからである。より短
く、また、より薄い高電圧デバイスが作製される。これ
は、スケーリング及びパフォーマンス問題を解決する。
カップリング比を考慮する必要がないので、プログラム
及び消去の電圧低減が可能である。浮遊ゲートの要素を
削除した結果、及び２つの記憶サイトを作製するために
使用される方法によって、プロセスが単純化される。ワ
ードゲートの下のチッ化層を連続させることができる
が、もし正孔が、短い平均自由通路のためにチャネルの
中央に達しなければ、余分の電子はチャネルの中央で捕
獲される。これによって、多くのプログラム及び消去サ
イクルの後、中央のスレッショルドは次第に高くなる。
従って、チャネルの中央で電子のチャージが制御されな
いために起こるスレッショルドの不安定性は、中央でチ
ッ化層を分離し、チャネルの中央に電子を捕獲しない酸
化層を設けることによって除かれる。制御された短い記
憶要素は、順方向読み出し操作における大きなスレッシ
ョルド電圧降下を可能にし、大きなＶｔ降下は、マルチ
レベル記憶の使用を逆方向読み出しモードへ拡張し得
る。
【００１７】本発明は、添付の図面を参照して説明され
るであろう。
【００１８】
【発明の実施の形態】図２には、本発明のツインＭＯＮ
ＯＳメモリ・セルを使用するＮＡＮＤアレイの２つの列
が示される。各々の列の頂部には、上部の列電圧Ｖｕを
メモリ・セルの列へ接続する選択ゲート１０が存在す
る。各々の列の底部には、底部電圧Ｖｂをメモリ・セル
の列へ接続する選択ゲート１１が存在する。セレクタＳ
０の電圧は第１の列選択ゲートを選択し、セレクタＳ１
は第２のメモリ列の電圧を選択する。各々のメモリ・セ
ル１２は、ワードゲート１５の下に２つの記憶サイト１
３及び１４を構成される。メモリ・セルを含む行のワー
ドゲートは、一緒にワード線１６へ接続される。列の中
のメモリ・セルは、一緒にＰ型基板の中でＮ型拡散によ
って接続される。更に、アレイはＮ型基板の上に作られ
ることができる。その場合、列の中のセルを一緒に接続
する拡散はＰ型基板であるかＰ井戸であろう。
【００１９】図３Ａは、本発明のメモリ・セルの列の一
部分を示した断面図である。「Ｌ」形チッ化物素材２０
は、多結晶シリコン・ワード線と酸化絶縁体ブロック２
２との間にある。「Ｌ」形チッ化層の足部分は、ワード
ゲート２１の下にあり、ツインＭＯＮＯＳメモリ・セル
の記憶サイトを提供する。ここで、チッ化層は、二酸化
シリコンよりも低いエネルギーギャップを有する他の絶
縁体で置換されることができる。各々の酸化ブロック２
２の下に、Ｎ型拡散２３が存在する。拡散２３及び隣接
した拡散２４は、２つの「Ｌ」形チッ化物素材２０、及
びワード線２１の一部分であるワードゲートから構成さ
れるメモリ・セルへソース及びドレインを提供する。図
３Ｂは、隣接した列のセルを分離するため、列の間に存
在する浅いトレンチアイソレーション２８を示す。
【００２０】図３Ａの参照を続けると、各々のワードゲ
ート２１の下、及び拡散２３並びに２４の端に、「Ｌ」
形素材２０の短くて薄いチッ化層足部分が置かれる。こ
の足部分は、約２０〜４０ｎｍの長さ、及び少数の原子
層から約１５ｎｍまでの厚さを有する電荷貯蔵場所を提
供する。ワードゲート２１の中央部分は下層のチッ化領
域を有しない。多結晶シリコン・ワードゲート２１の下
のゲート酸化層の厚さは約８〜１２ｎｍである。チッ化
層足部分領域２０の下の酸化層の厚みは約２．５〜５ｎ
ｍであり、チッ化層足部分の厚さは約２．５〜５ｎｍで
ある。ＦＮトンネリングによって底部シリコンから注入
される電子を遮断するため、チッ化層２０の上の頂部酸
化層が必要である。従って、頂部酸化層は、底部酸化層
よりも少し厚くなければならない。
【００２１】図４Ａには、消去操作が示される。消去操
作において、電子は、ワードゲート２１の上で約１０Ｖ
の正の電圧を使用し、拡散２３及び２４並びに基板３３
の上で約０Ｖを使用するＦＮトンネリングによって、チ
ッ化層３１及び３２の中へ注入される（３０）。ワード
ゲート２１と、シリコン基板３３及び拡散２３並びに２
４との間の１０Ｖは、６Ｖがワードゲートの上にあり、
４Ｖがシリコン基板の上にあるように分けることができ
る。各々のワードゲートの下にある記憶チッ化物素材３
１及び３２の双方は、同時に電子を注入及び充填され
る。
【００２２】図４Ｂには、プログラム操作が示される。
プログラム操作は、選択されたワードゲート２１の上で
約−２〜−５Ｖの負のバイアスを使用し、選択された記
憶サイト３１の下の拡散２３の上で約４〜５Ｖの正のバ
イアスを使用して、電子を放出するか（３５）正孔を注
入することとして定義される。このバイアス条件の下
で、Ｎ接合２３の少し内側の部分が、負のワードゲート
電圧によってデプレッションされ、正孔３５がバンド間
トンネリングによって生成される。正孔は、ドレイン電
圧と基板との間の電位によって加速され、もし正孔エネ
ルギーが酸化層障壁の高さよりも高ければ、底部酸化層
を介して図４Ｂの記憶ノード３１へ注入される。選択さ
れない記憶サイト３２の下の拡散２４は、接地電位へバ
イアスされる。負のゲート・バイアスは、Ｎチャネル・
デバイスの中にオフ状態を提供するので、トランジスタ
の中の１つの拡散２３は高い電圧であることができ、他
の拡散２４はチャネル電流なしに接地されることができ
る。従って、各々のワードゲートの下の記憶サイト３１
及び３２の１つだけに貯蔵された電子は、正孔注入によ
って他の記憶サイトへ影響を与えることなく、拡散２３
の上で正の電圧を選択することによって放出されること
ができる。注意すべきこととして、図４Ａ及び図４Ｂに
おけるノード間の電圧条件は、相互に対して相対的であ
る。
【００２３】図５Ａには、選択された記憶サイト４０
（円で囲まれる）の上のプログラム操作が示される。こ
の図では、プログラムされて電子を放出するように選択
された記憶サイトは、上部の記憶サイト４０であり、選
択されない記憶サイトは下部の記憶サイト４１である。
上部記憶サイト及び下部記憶サイトの双方は、選択され
たワードゲート４２の下に存在する。その場合、ワード
ゲートは負の約４ボルトへバイアスされる。選択トラン
ジスタ４３のドレインは、正の約４Ｖへバイアスされ
る。４ボルトの選択トランジスタ・ドレイン・バイアス
は、上部選択トランジスタ４３のゲート及び選択されな
いワードゲート４４へ約６Ｖの十分な電圧を印加するこ
とによって、選択された記憶サイト４０の下の拡散４７
へ渡される。接地電位は、底部選択トランジスタ４５の
ソースへ印加される。このソースは、底部選択トランジ
スタのゲート及び選択されないワードゲート４６が、接
地より高い数ボルト（この例では、任意的に４ボルトへ
選択される）へバイアスされるとき、選択されない記憶
サイト４１の下の拡散４８へ接続される。上部の選択さ
れないワードゲート４４へ高電圧を印加することは、選
択されないワードゲートの下のチッ化層へ注入される電
子の数が最少となるように、緩やかな傾斜を付けて行わ
れる。電子の注入は、拡散ノードが初期値０Ｖにあると
き起こり得る。
【００２４】図５Ｂは、メモリ・セルのブロックの一部
分の上で消去操作を行なう場合の略図である。頂部及び
底部の選択トランジスタは、３Ｖの選択電圧で選択され
る。これは、ビット線の上の接地電位が列の中のメモリ
・セルへ渡されることを可能にする。高電圧（＋１０
Ｖ）が、各々のメモリ・セルのワードゲート４９へ印加
される。消去操作において、電子は、拡散４７及び４８
並びに基板の上で約１０Ｖ及び０Ｖの正のワードゲート
電圧を使用してＦＮトンネリングを実行することによっ
て、４０及び４１によって例示されるチッ化層へ注入さ
れる。各々のワードゲートの下の記憶チッ化物素材４０
及び４１の双方は、同時に電子を注入及び充填される。
【００２５】図６Ａを参照すると、本発明のツインＭＯ
ＮＯＳメモリ・セルが、ワードゲート７０、２つのチッ
化記憶サイト７１及び７２、ドレイン７３及びソース７
４を有するように示される。３つの電圧領域（ａ）、
（ｂ）、及び（ｃ）が、ワードゲートの下のチャネルを
横切るように示される。電圧ＶＤＳがドレイン７３へ印
加され、ソースが接地される。幾つかの電子がドレイン
側のチッ化記憶サイト７１に貯蔵されたとき、領域
（ａ）のＶｔは０．５Ｖから１．５Ｖへ増大される。約
１Ｖの電圧がドレインへ印加されたとき、ドレイン７３
へ向かうＶｔは１．５Ｖから約０．５ＶのＶｔへ低減さ
れる。なぜなら、デプレッション領域は、短い（約２０
〜３０ｎｍ）チッ化領域７１を越えて伸びるからであ
る。その一方で、ソース側７２のＶｔは影響を受けず、
チャネル電流を制御する。
【００２６】図６Ｂには、領域（ａ）、（ｂ）、及び
（ｃ）におけるＶｔの値が示される。条件（ｉ）の場
合、領域（ａ）、（ｂ）、及び（ｃ）におけるＶｔの全
ては０．５Ｖであり、直列に結合された３つのデバイス
の最終Ｖｔは０．５Ｖである。条件（ｉｉ）の場合、ド
レイン側の記憶サイト７１に電荷が存在するとき、低い
ドレイン電圧の約１．５Ｖが存在する。しかし、図６Ｃ
に示されるように、ドレイン電圧が増大するにつれて、
最終のスレッショルド電圧は、チッ化層を越えて伸びる
ドレイン・デプレッション拡張部のために１．５Ｖから
０．５Ｖへ急激に減少する。条件（ｉｉｉ）及び（ｉ
Ｖ）の場合、図６Ａのソース側記憶７２に電荷が貯蔵さ
れているとき、ドレイン電圧は、１．５Ｖのソース側Ｖ
ｔによって決定されるメモリ・セルの最終Ｖｔ及びソー
ス・デバイスに容易には影響を与えない。これは、１．
５Ｖのように小さな電圧がドレインへ印加されたとき、
ドレインの短チャネル・デバイス７１のメモリ状態は無
視できること、及びソース側デバイス７２のメモリ状態
は、チャネルが極端に短いときでも正しく読み出される
ことを意味する。
【００２７】図７を参照すると、本発明に従った読み出
し操作が示される。選択された記憶サイト５３が読み出
されるとき、選択されたワードゲート５４は、プログラ
ムされたスレッショルド電圧に近い約１．５Ｖへバイア
スされる。ドレインとして使用される底部拡散５０は、
約１．２Ｖへバイアスされ、頂部拡散５１は接地電位へ
バイアスされる。底部記憶サイト５５のＶｔは、電子が
チッ化記憶サイト５５に貯蔵されているときでも、ドレ
イン５０の電圧（１．２Ｖ）によって０．５Ｖの下まで
低減される。もし頂部チッ化記憶サイト５３が、上部拡
散５１に近いＶｔを約１．５Ｖにする電子によってチャ
ージされるならば、電流の流れは存在しない。もし上部
記憶サイト５３がチャージされず、低レベルのＶｔを有
するならば、チャネル電流が流れるであろう。従って、
上部記憶サイト５３の電荷状態は、列の電流を測定する
ことによって決定される。
【００２８】図７の参照を続けて、底部拡散５０へ接続
される１．２Ｖは、底部選択トランジスタ５６のソース
を約１．２Ｖへバイアスすることによって得られる。
１．２Ｖを底部拡散５０へ通すため、選択されないワー
ドゲート５７は約３Ｖへバイアスされる。接地電位を上
部拡散５１へ通すため、頂部選択トランジスタ５８のソ
ースは接地電位へバイアスされ、選択されないワードゲ
ート５９は約３Ｖへバイアスされる。底部記憶サイト５
５が読み出されるとき、選択トランジスタ５６及び５８
に接続される電圧は逆にされ、１．２Ｖが頂部選択トラ
ンジスタ５８へ印加され、接地電位が底部選択トランジ
スタ５６へ印加される。次に、約１．２Ｖのドレイン電
圧が、頂部選択トランジスタ５８を介して頂部拡散５１
へ印加され、底部拡散５０が底部選択トランジスタ５６
を介して接地電位へバイアスされる。
【００２９】図８Ａ〜図８Ｆは、Ｎチャネル・ツインＭ
ＯＮＯＳメモリ・アレイを作製する方法を示す。図８Ａ
において、Ｐ型シリコン基板９０が、１ｃｍ2当たり約
５Ｅ１７〜１．５Ｅ１８原子の表面濃度でドープされ
る。浅いトレンチアイソレーション（図示されていな
い）が、メモリ・セルの列の間の区域に形成される。次
に、約２ｎｍ〜５ｎｍのゲート酸化膜９１が成膜され
る。約１５０ｎｍ〜２５０ｎｍの多結晶シリコン層９２
がＣＶＤ（化学気相堆積）によって堆積され、その次
に、約１００ｎｍ〜１５０ｎｍのチッ化層９３が堆積さ
れる。Ｎ＋の堆積区域を限定するため、通常のフォトリ
ソグラフィを使用してフォトレジスト９４がパターン化
される。
【００３０】図８Ｂを参照すると、フォトレジスト９４
をマスクとして使用して、チッ化層及び多結晶シリコン
がエッチングされる。次に、薄くドープされた領域９４
を作り出すため、Ａｓ（ヒ素）が、約１５ｋｅＶ〜２０
ｋｅＶのエネルギー・レベルで１ｃｍ3当たり約３Ｅ１
２〜３Ｅ１３原子の濃度に打ち込まれる。薄くドープさ
れた領域が打ち込まれた後、約３０ｎｍ〜６０ｎｍの酸
化層がＣＶＤによって堆積され、垂直にエッチングされ
て、約２５ｎｍ〜５５ｎｍの厚さを有する側壁スペーサ
９５が残される。スペーサ９５は、Ｎ＋がチッ化記憶領
域の下へ外方拡散するのを抑制する。濃くドープされた
Ｎ＋領域９６は、Ａｓを使用して約１５ｋｅＶ〜２５ｋ
ｅＶのエネルギー・レベルで１ｃｍ2当たり約１．５Ｅ
１５原子の濃度へ打ち込まれる。
【００３１】図８Ｃにおいて、約２５０ｎｍ〜４００ｎ
ｍの厚さのＣＶＤ酸化層９８が堆積され、次に酸化層９
８が化学的及び機械的に研磨される（ＣＭＰ）。このＣ
ＭＰはチッ化層９３で停止する。酸化アイソレーション
層９８は、拡散９４及び９６と自己整合する。
【００３２】図８Ｄを参照すると、チッ化層９３が選択
的に除去され、多結晶シリコン９２も、化学ドライエッ
チングによって注意深くかつ選択的に取り除かれる。厚
さ約３．０ｎｍの残りの酸化層９１が、エッチングによ
って取り除かれる。次に、約２．５ｎｍ〜５ｎｍの厚さ
を有する新しいゲート酸化膜１００が熱的に成膜され、
次に約３ｎｍ〜９ｎｍの厚さのチッ化層１００が堆積さ
れる。多結晶シリコン、ＢＰＳＧ（borophosphosilicat
e glass）又はオキシチッ化物のような材料を使用し
て、除去可能な側壁スペーサ（ＤＷＳ）１０２が約２５
ｎｍ〜４０ｎｍの厚さへ堆積される。スペーサ１０２
は、酸化シリコン・アイソレーション層９８に対して選
択的にエッチングされることができる。スペーサ１０２
がエッチングされた後、チッ化層１０１の露出部分が、
ＤＳＷをマスクとして使用したエッチングにより取り除
かれる。
【００３３】図８Ｅを参照すると、ＤＳＷ１０２が選択
的に除去された後、残されたチッ化層１０１及び底部シ
リコン１００がＩＳＳＧ（InSituスチーム生成）ツール
によって酸化され（１０３）、追加の熱酸化が使用され
て、チッ化層１０１の上に約５ｎｍ〜６ｎｍが成膜され
る。チッ化層１０１の約３ｎｍ〜４ｎｍの厚さは、酸化
層の約５ｎｍ〜６ｎｍの厚さへ変換される。ＩＳＳＧ酸
化の後の残りのチッ化層の厚さは、少数の原子層から約
６ｎｍの範囲にある。更に、露出した基板シリコン領域
の上で、約８ｎｍ〜１２ｎｍの酸化層が、Ｌ形チッ化層
のペアの間に成膜される。
【００３４】図８Ｆを参照すると、約２５０ｎｍのワー
ドゲート多結晶シリコン１０５がＣＶＤによって堆積さ
れる。多結晶シリコン１０５はＣＭＰによって研磨さ
れ、Ｎ＋領域の上のＳｉＯ2スタッド９８の間に多結晶
シリコン・ワードゲートが形成される。多結晶シリコン
・ゲート１０５は、コバルト又はチタンでシリサイドさ
れることができる。
【００３５】図８Ｇ〜図８Ｉは、Ｎチャネル・ツインＭ
ＯＮＯＳメモリ・アレイを作製する代替方法を示す。こ
れらの図は図８Ｃに続く。図８Ｇを参照すると、周辺区
域が酸化マスク（図示されない）によって保護された
後、メモリ区域内のチッ化層９３が選択的に除去され、
多結晶シリコン９２も、注意深くかつ選択的に化学ドラ
イエッチングによって除去される。厚さ約３．０ｎｍの
残りの酸化層９１がエッチングによって除去される。次
に、約２．５ｎｍ〜５ｎｍの厚さを有する新しいゲート
酸化膜１００が熱的に成膜され、続いてチッ化層１０６
が少数の原子層から約９ｎｍまでの厚さへ堆積される。
次の頂部酸化層１０７は、約４ｎｍ〜７ｎｍの厚さへ形
成される。頂部酸化層１０７の形成は、ＣＶＤ（化学気
相堆積）、例えばＨＴＯ又はＩＳＳＧを伴う熱成長によ
ることができる。頂部熱酸化層のためのチッ化層堆積の
厚さは注意深く規定される。なぜなら、チッ化層は、そ
の厚さの約三分の二を、熱酸化の間に頂部酸化層として
失うと推定されるからである。酸化の後、残りのチッ化
層の厚さは、少数の原子層から約６ｎｍの間にある。も
しチッ化層が少数の原子層であれば、操作電圧を低減す
ることができる。超薄膜チッ化層も、他のＭＯＮＯＳデ
バイスに適用可能である。多結晶シリコン１０８は、約
２５ｎｍ〜約４０ｎｍの厚さへ堆積され、頂部酸化層１
０７まで垂直にエッチングされる。多結晶シリコン１０
８がエッチングされた後、露出部分の中の頂部酸化層１
０７、チッ化層１０６、及び底部酸化層１００は、多結
晶シリコン側壁１０８をマスクとして使用して、エッチ
ングによって連続的に除去される。これは、側壁の間
に、基板９０の表面へ達するボイド１１２を形成する。
【００３６】図８Ｈを参照すると、基板シリコンの上で
約２．５〜６ｎｍの厚さを有する熱酸化層１０９が、露
出された基板９０、酸化層１００及び１０７の露出され
た端、チッ化層１０６の露出された端、及び多結晶シリ
コン側壁１０８の上に成膜される。他の多結晶シリコン
層１１０がボイド１１２の中へ堆積され、次に多結晶シ
リコン１１０がワードゲートの半分の高さへ垂直にエッ
チングされる。それは、多結晶シリコン１０８の上の酸
化層１０９を露出させるためである。次に、論理区域
（図示されない）内の多結晶シリコン及びチッ化層を露
出させるための酸化層エッチングが続く。次に、論理区
域内のチッ化層が選択的に除去される。
【００３７】図８Ｉを参照すると、側壁多結晶シリコン
１０８及び多結晶シリコン１１０をワードゲートへ接続
し、周辺区域（図示されない）の中のゲート多結晶シリ
コンへ接続するため、障壁金属、例えばチッ化チタン及
びタングステン１１１が堆積される。その次に、ＣＭＰ
（化学機械研磨）が続いて、不必要なタングステンが除
去される。プロセスのシーケンスは、コンタクトスタッ
ドのプロセスと共用されることができる。
【００３８】本発明は、好ましい実施形態を参照して図
示及び説明されたので、当業者は、本発明の趣旨及び範
囲から逸脱することなく様々な変更が形式及び詳細部に
対して行なわれてよいことを、理解するであろう。
【図面の簡単な説明】
【図１Ａ】従来技術の浮遊ゲートＮＡＮＤメモリ・アレ
イの一部分を示す図である。
【図１Ｂ】ＯＮＯ領域を使用して、浮遊ゲート区域がコ
ントロール・ゲートの下に構成される浮遊ゲートＮＡＮ
Ｄメモリ・アレイの一部分を示す図である。
【図１Ｃ】ＯＮＯ領域を使用して、浮遊ゲート区域がコ
ントロール・ゲートの下に構成される浮遊ゲートＮＡＮ
Ｄメモリ・アレイの一部分を示す図である。
【図２】本発明のツインＭＯＮＯＳ ＮＡＮＤメモリ・
アレイの略図である。
【図３Ａ】本発明のメモリ・アレイ構造の図である。
【図３Ｂ】本発明のメモリ・アレイ構造の図である。
【図４Ａ】本発明のメモリ・セルを消去する操作を示す
図であって、デバイス３１及び３２の双方がＦＮトンネ
リング注入によって電子をチャージされる図である。
【図４Ｂ】本発明のメモリ・セルをプログラムする操作
を示す図であって、デバイスが、バンド間トンネリング
で生成されたホット正孔注入によってプログラムされる
図である。
【図５Ａ】本発明のメモリ・アレイにおいて、選択され
たセルのプログラム操作を示す略図である。
【図５Ｂ】本発明のメモリ・アレイにおいて、セルのブ
ロックを消去する操作を示す略図である。
【図６Ａ】本発明の１つのメモリ・セルにおける３つの
デバイス・コンポーネントを示す図である。
【図６Ｂ】１つのメモリ・セルにおける３つのデバイス
の可能なスレッショルド条件を含み、また、組み合わせ
られたメモリ・セルの最終スレッショルドを含む表を示
す図である。
【図６Ｃ】図６Ｂに示される異なったメモリ記憶状態に
ついて、メモリ・セルのスレッショルド挙動を示す図で
ある。
【図７】本発明のメモリ・アレイにおいて、選択された
セルの読み出し操作を示す略図である。
【図８Ａ】本発明のツインＭＯＮＯＳメモリ・セルを作
製するプロセスのステップを示す図である。
【図８Ｂ】本発明のツインＭＯＮＯＳメモリ・セルを作
製するプロセスのステップを示す図である。
【図８Ｃ】本発明のツインＭＯＮＯＳメモリ・セルを作
製するプロセスのステップを示す図である。
【図８Ｄ】本発明のツインＭＯＮＯＳメモリ・セルを作
製するプロセスのステップを示す図である。
【図８Ｅ】本発明のツインＭＯＮＯＳメモリ・セルを作
製するプロセスのステップを示す図である。
【図８Ｆ】本発明のツインＭＯＮＯＳメモリ・セルを作
製するプロセスのステップを示す図である。
【図８Ｇ】本発明のツインＭＯＮＯＳメモリ・セルを作
製するプロセスのステップを示す図である。
【図８Ｈ】本発明のツインＭＯＮＯＳメモリ・セルを作
製するプロセスのステップを示す図である。
【図８Ｉ】本発明のツインＭＯＮＯＳメモリ・セルを作
製するプロセスのステップを示す図である。
【符号の説明】
１０、１１ 選択ゲート １２ メモリ・セル １３、１４ 記憶サイト １５、１６ ワードゲート（ワード線） ２０ Ｌ形チッ化物素材（チッ化層足部分領域） ２１ ワードゲート（ワード線） ２２ 酸化絶縁体ブロック ２３、２４ Ｎ型拡散（Ｎ接合） ２８ 浅いトレンチアイソレーション ３０ 注入 ３１、３２ チッ化層（記憶チッ化物素材、記憶ノー
ド、記憶サイト） ３３ シリコン基板 ３５ 電子の放出（正孔） ４０ 選択された上部記憶サイト（チッ化層、記憶チッ
化物素材） ４１ 選択されない下部記憶サイト（チッ化層、記憶チ
ッ化物素材） ４２ 選択されたワードゲート ４３ 頂部選択トランジスタ ４４ 選択されないワードゲート ４５ 底部選択トランジスタ ４６ 選択されないワードゲート ４７、４８ 拡散 ４９ ワードゲート ５０ 底部拡散（ドレイン） ５１ 頂部拡散（上部拡散） ５３ 選択されたチッ化記憶サイト ５４ 選択されたワードゲート ５５ 底部チッ化記憶サイト ５６ 底部選択トランジスタ ５７ 選択されないワードゲート ５８ 頂部選択トランジスタ ５９ 選択されないワードゲート ７０ ワードゲート ７１ チッ化記憶サイト（チッ化領域、短チャネル・デ
バイス） ７２ チッ化記憶サイト（チッ化領域、ソース側デバイ
ス） ７３ ドレイン ７４ ソース ９０ Ｐ型シリコン基板 ９１ ゲート酸化膜（酸化層） ９２ 多結晶シリコン層 ９３ チッ化層 ９４ 薄くドープされた領域（拡散、フォトレジスト） ９５ 側壁スペーサ ９６ 濃くドープされた領域（拡散） ９８ ＣＶＤ酸化アイソレーション層（酸化シリコン・
アイソレーション層、ＳｉＯ2スタッド） １００ ゲート酸化膜（チッ化層、底部シリコン、底部
酸化層） １０１ チッ化層 １０２ 除去可能側壁スペーサ（ＤＷＳ） １０３ 酸化膜 １０５ ワードゲート多結晶シリコン １０６ チッ化層 １０７ 頂部酸化層 １０８ 多結晶シリコン側壁 １０９ 熱酸化層 １１０ 多結晶シリコン層 １１１ チッ化チタン及びタングステン １１２ ボイド ２００ 多結晶シリコン浮遊ゲート ２０１ ワード線（ワードゲート） ２０２ ＯＮＯ層（酸化層−チッ化層−酸化層） ＢＬｊ、ＢＬｊ＋１、ＢＬｊ＋２ ビット線 Ｓ０、Ｓ１ セレクタ（選択電圧） ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬｎ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小椋 正気 アメリカ合衆国 12533 ニューヨーク州、 ホープウェル ジャンクション、モナーク ドライブ 10 (72)発明者 トモコ オグラ アメリカ合衆国 12533 ニューヨーク州、 ホープウェル ジャンクション、モナーク ドライブ 10 (72)発明者 斉藤 朋也 アメリカ合衆国 12508 ニューヨーク州、 ビーコン、アパートメント ディー．、サ ウス ロッキー ウッズ ロード ２ (72)発明者 佐藤 公博 アメリカ合衆国 12590 ニューヨーク州、 ホープウェル ジャンクション、ウィマー ロード 56 Ｆターム(参考） 5F083 EP18 EP22 EP32 EP35 EP48 EP76 ER03 ER05 ER06 ER09 ER11 ER22 ER23 ER30 GA09 JA02 JA06 JA35 KA01 NA01 PR40 ZA21 5F101 BA45 BB02 BC02 BD22 BD34 BD35 BE02 BE05 BE07 BF05

Claims (62)

    【特許請求の範囲】
  1. 【請求項１】 ツインＭＯＮＯＳメモリ・セル・アレイ
    を作製する方法であって、 （ａ）ツインＭＯＮＯＳメモリ・アレイのセルを形成す
    るため半導体基板を準備し、 （ｂ）前記半導体基板の表面に複数のマスク素材を形成
    し、 （ｃ）前記マスク素材の間に薄くドープされた領域を打
    ち込み、前記薄くドープされた領域の中に、濃くドープ
    された領域を打ち込み、 （ｄ）前記薄くドープされた領域の上で、前記マスク素
    材の間に第１の絶縁体を形成し、 （ｅ）前記基板の表面を平坦化して、前記マスク素材が
    検出されたとき前記平坦化を停止し、 （ｆ）前記マスク素材を除去して、前記基板の表面に第
    ２の絶縁体を形成し、 （ｇ）前記第１の絶縁体の領域の間で前記第２の絶縁体
    の垂直端の上に側壁スペーサを形成して、前記第２の絶
    縁体の露出部分を除去し、 （ｈ）前記側壁スペーサを除去して、前記基板の表面に
    第３の絶縁体を形成し、 （ｉ）第１の絶縁体の前記領域の間で前記第３の絶縁体
    の上に導電層を形成する、 ことを含むツインＭＯＮＯＳメモリ・セル・アレイ作製
    方法。
  2. 【請求項２】 前記半導体基板を準備する工程が更に、 （ａ）前記メモリ・アレイのセルの列の間に浅いトレン
    チアイソレーションを形成し、 （ｂ）厚さが約２〜５ｎｍのゲート酸化膜を成長させ
    る、ことを含む請求項１に記載の方法。
  3. 【請求項３】 前記半導体基板がｐ型基板であり、その
    表面の不純物濃度が１ｃｍ3当たり約５Ｅ１７〜１．５
    Ｅ１８原子である請求項１に記載の方法。
  4. 【請求項４】 前記マスク素材を形成することが、更
    に、 （ａ）ＣＶＤを使用して厚さが約１００〜２５０ｎｍの
    多結晶シリコンを堆積し、 （ｂ）前記多結晶シリコンの上に、チッ化層を約１００
    〜１５０ｎｍの厚さに堆積し、 （ｃ）前記マスク素材をパターン化及びエッチングす
    る、 ことを含む請求項１に記載の方法。
  5. 【請求項５】 前記薄くドープされた打ち込み領域の不
    純物濃度が１ｃｍ3当たり約３Ｅ１２〜３Ｅ１３原子の
    濃度である請求項１に記載の方法。
  6. 【請求項６】 前記薄くドープされた打ち込み領域のエ
    ネルギーレベルが１５〜２９ｋｅＶである請求項５に記
    載の方法。
  7. 【請求項７】 前記濃くドープされた領域を打ち込むこ
    とが、更に、 （ａ）前記薄くドープされた領域の上に部分的に広がる
    ように、前記マスク素材の上に前記側壁スペーサを形成
    し、 （ｂ）前記濃くドープされた領域を、１ｃｍ3当たり約
    １．５Ｅ１５原子の濃度まで打ち込む、 ことを含む請求項１に記載の方法。
  8. 【請求項８】 前記薄くドープされた打ち込み領域のエ
    ネルギーレベルが１５〜２９ｋｅＶである請求項７に記
    載の方法。
  9. 【請求項９】 前記マスク素材間の第１の絶縁膜が、Ｃ
    ＶＤを利用して２５０〜４００ｎｍの膜厚に酸化物を堆
    積させることにより形成される請求項１に記載の方法。
  10. 【請求項１０】 前記基板表面を平坦化することが、前
    記マスク素材のチッ化層で停止する化学機械研磨を使用
    する請求項１に記載の方法。
  11. 【請求項１１】 前記マスク素材を除去することが、更
    に、 （ａ）選択エッチングを使用して上部チッ化層を除去
    し、 （ｂ）化学ドライエッチングを使用する選択エッチング
    を使用して多結晶シリコン層を除去し、 （ｃ）前記基板の前記準備の間に形成されたゲート絶縁
    酸化膜を除去し、 （ｄ）熱処理を使用して新しいゲート酸化膜を２．５〜
    ５ｎｍの厚さへ成長させる、 ことを含む請求項１に記載の方法。
  12. 【請求項１２】 前記第２の絶縁膜が、６〜９ｎｍの膜
    厚にチッ化物を堆積させることにより形成される請求項
    １に記載の方法
  13. 【請求項１３】 前記側壁スペーサを形成することが、
    酸化シリコン層を含む前記第１の絶縁体に対して選択的
    にエッチングされる除去可能な材料を使用して行われる
    請求項１に記載の方法。
  14. 【請求項１４】 前記第３の絶縁体をＩＳＳＧ（InSitu
    スチーム生成）によって形成することが更に、 （ａ）前記第２の絶縁体の上に酸化層を約５〜６ｎｍの
    厚さに成長させ、 （ｂ）前記酸化層を、前記基板表面上であって前記第２
    の絶縁体が除去された後の露出した区域の上に約８〜１
    ２ｎｍの厚さまで成長させる、 ことを含む請求項１に記載の方法。
  15. 【請求項１５】 導電層を形成することが、更に、 （ａ）ＣＶＤによって多結晶シリコンを約２５０ｎｍの
    厚さへ堆積し、 （ｂ）前記基板の表面を平坦化するため、化学機械研磨
    を使用して前記多結晶シリコンを研磨し、 （ｃ）Ｃｏ又はＴｉで前記多結晶シリコンをシリサイド
    する、 ことを含む請求項１に記載の方法。
  16. 【請求項１６】 ツインＭＯＮＯＳメモリ・アレイのセ
    ルを作り出す方法であって、 （ａ）アレイのＮ型領域を半導体基板の中へ堆積して、
    ツインＭＯＮＯＳメモリのセルの位置を画定する手段
    と、 （ｂ）第１の絶縁体を、画定された形状で前記Ｎ型領域
    上に形成する手段と、 （ｃ）前記第１の絶縁体の側壁部を第２の絶縁体の薄い
    層で覆い、前記第２の絶縁体が、前記基板の表面で、２
    つの隣接した第１の絶縁体の間の空間へ部分的に伸びて
    「Ｌ」の形状を形成するようにする手段と、 （ｄ）第３の絶縁体の薄い層を、前記空間の中で前記第
    ２の絶縁体の上に形成する手段と、 （ｅ）前記第２及び第３の絶縁体を覆う導電層で前記空
    間を充填する手段と、を具備するツインＭＯＮＯＳメモ
    リ・アレイのセル作成方法。
  17. 【請求項１７】 前記Ｎ型領域が、薄くドープされた領
    域を含み、濃くドープされた領域が、前記薄くドープさ
    れた領域の中に存在する請求項１６に記載の方法。
  18. 【請求項１８】 前記第１の絶縁体の前記画定された形
    状が、酸化物のＣＶＤによって前記基板表面に形成され
    たマスク素材間に形成され、前記マスク素材が除去され
    る請求項１６に記載の方法。
  19. 【請求項１９】 前記第２の絶縁体の前記「Ｌ」の形状
    が、前記第１の絶縁体の上にチッ化層を堆積し、前記第
    １の絶縁体の側面で前記チッ化層を覆う側壁で前記チッ
    化層を保護し、前記チッ化層の露出部分をエッチングす
    ることによって形成される請求項１６に記載の方法。
  20. 【請求項２０】 前記空間の中にある前記チッ化層の前
    記「Ｌ」の形状の２つの隣接した足部分が、前記メモリ
    ・セルの２つの記憶サイトを形成する請求項１９に記載
    の方法。
  21. 【請求項２１】 前記メモリ・セルのワードゲートを作
    り出すため、前記導電層が、隣接した第１の絶縁体の間
    の前記空間の中へＣＶＤで多結晶シリコンを堆積するこ
    とによって形成される請求項１６に記載の方法。
  22. 【請求項２２】 前記メモリのワード線を形成するた
    め、前記導電層が前記セルの行を横切って伸びている請
    求項２１に記載の方法。
  23. 【請求項２３】 前記Ｎ型領域が列の中の隣接したセル
    を接続する請求項１７に記載の方法。
  24. 【請求項２４】 ツインＭＯＮＯＳ ＮＡＮＤメモリ・
    アレイであって、 （ａ）行と列に配列されてＮＡＮＤメモリ・アレイを形
    成するツインＭＯＮＯＳメモリ・セルのアレイと、 （ｂ）前記メモリ・セルの各々のメモリ・セルの２つの
    記憶サイトの上に置かれたワードゲートと、 （ｃ）列の中の前記メモリ・セルを接続するソース及び
    ドレインを形成する拡散と、 （ｄ）列の頂部に置かれ、前記列の中の最初のメモリ・
    セルへ接続された第１の選択ゲートと、 （ｅ）列の底部に置かれ、前記列の中の最後のメモリ・
    セルへ接続された第２の選択ゲートと、 を具備するツインＭＯＮＯＳ ＮＡＮＤメモリ・アレ
    イ。
  25. 【請求項２５】 前記ワードゲートがワード線の一部分
    であり、前記ワード線は更に前記ワードゲートの行であ
    る請求項２４に記載のメモリ・アレイ。
  26. 【請求項２６】 前記ソース及び前記ドレインが、前記
    列の中の隣接したメモリ・セルの間に置かれた単一の拡
    散によって形成される請求項２４に記載のメモリ・アレ
    イ。
  27. 【請求項２７】 前記記憶サイトが、前記ワードゲート
    の下に置かれたチッ化物素材である請求項２４に記載の
    メモリ・アレイ。
  28. 【請求項２８】 メモリ操作を実行させるため、前記第
    １及び第２の選択ゲートがメモリ・セルの前記列を選択
    する請求項２４に記載のメモリ・アレイ。
  29. 【請求項２９】 行の中の前記拡散が、浅いトレンチア
    イソレーションによって相互に絶縁される請求項２４に
    記載のメモリ・アレイ。
  30. 【請求項３０】 ツインＭＯＮＯＳメモリ・セルを使用
    するＮＡＮＤメモリ・アレイであって、 （ａ）ツインＭＯＮＯＳメモリ・アレイの各々のワード
    ゲートの下に２つの記憶サイトを置く手段と、 （ｂ）前記メモリ・アレイの行の中の前記ワードゲート
    を一緒に接続する手段と、 （ｃ）前記メモリ・アレイの列の中の複数のメモリ・セ
    ルを一緒に接続する手段と、ここで前記列は高電圧及び
    低電圧を有することと、 （ｄ）前記列へ接続される前記高電圧を選択する手段
    と、 （ｅ）前記列へ接続される前記低電圧を選択する手段
    と、 （ｆ）前記高及び低電圧を選択し、前記列における前記
    複数のセルのワードゲートへ複数の電圧を印加すること
    によって、メモリ操作を実行する手段と、 を具備するＮＡＮＤメモリ・アレイ。
  31. 【請求項３１】 前記記憶サイトが、前記ワードゲート
    の下に伸びるチッ化層構造である請求項３０に記載のメ
    モリ・アレイ。
  32. 【請求項３２】 行の中のワードゲートを一緒に接続す
    る前記手段が、前記メモリ・アレイを横切って堆積され
    たワード線であって、前記行における各々のメモリ・セ
    ルのワードゲートを形成するワード線である請求項３０
    に記載のメモリ・アレイ。
  33. 【請求項３３】 列の中の前記複数のメモリ・セルを一
    緒に接続する前記手段が、前記列の中の前記複数のセル
    の各々のメモリ・セル間に形成された拡散である請求項
    ３０に記載のメモリ・アレイ。
  34. 【請求項３４】 ツインＭＯＮＯＳ ＮＡＮＤメモリ・
    アレイの記憶サイトをブロック消去する方法であって、 （ａ）選択されたワード線へ正の高電圧を印加し、 （ｂ）選択されないワード線へ低電圧を印加し、 （ｃ）上部の列選択ゲートのドレインへ接地電位を印加
    し、 （ｄ）下部の列選択ゲートのソースへ接地電位を印加
    し、 （ｅ）前記上部及び下部の列選択ゲートを選択して、セ
    ルのブロックにおける各々のセルの双方の記憶サイトを
    消去する、 ことを含むツインＭＯＮＯＳ ＮＡＮＤメモリ・アレイ
    の記憶サイトブロック消去方法。
  35. 【請求項３５】 前記低電圧が、前記ブロックを含む各
    々の列の中の選択されないセルを介して、セルの前記ブ
    ロックにおける各々のセルのソース及びドレインへ接地
    電位を接続させるのに十分な大きさである請求項３４に
    記載のブロック消去方法。
  36. 【請求項３６】 記憶サイトを消去することが、ＦＮト
    ンネリングによって電子が前記記憶サイトの中へ注入さ
    れる操作である請求項３４に記載のブロック消去方法。
  37. 【請求項３７】 ツインＭＯＮＯＳ ＮＡＮＤアレイの
    記憶サイトをプログラムする方法であって、 （ａ）列のメモリ・セルの選択されたメモリ・セルの中
    に含まれる２つの記憶サイトの中でプログラムされる第
    １の記憶サイトを選択し、 （ｂ）前記選択されたメモリ・セルのワードゲートへ負
    の電圧を接続し、 （ｃ）前記第１の記憶サイトの下に伸びる第１の拡散へ
    正の電圧を接続し、 （ｄ）前記２つの記憶サイトの中の第２の記憶サイトの
    下に伸びる第２の拡散へ接地電位を接続し、 （ｅ）前記第１の記憶サイトをプログラムする、ことを
    含むツインＭＯＮＯＳ ＮＡＮＤアレイの記憶サイトプ
    ログラミング方法。
  38. 【請求項３８】 前記第１の記憶サイトをプログラムす
    ることが、ＦＮトンネリング又は正孔注入によって電子
    が前記第１の記憶サイトから放出される操作である請求
    項３７に記載のプログラミング方法。
  39. 【請求項３９】 前記正の電圧を前記第１の拡散へ接続
    することが、更に、 （ａ）前記選択ゲートを選択することによって、列選択
    ゲートから前記正の電圧を接続し、 （ｂ）前記正の電圧よりも高い値のワード線電圧を、前
    記列選択ゲートと前記第１の拡散との間の前記列におけ
    る選択されないワードゲートへ接続する、ことを含む請
    求項３７に記載のプログラミング方法。
  40. 【請求項４０】 前記接地電位を前記第２の拡散へ接続
    することが、更に、（ａ）前記選択ゲートを選択するこ
    とによって、列選択ゲートから前記接地電位を接続し、 （ｂ）前記接地電位よりも高い値のワード線電圧を、前
    記列選択ゲートと前記第２の拡散との間の前記列におけ
    る選択されないワードゲートへ接続する、ことを含む請
    求項３７に記載のプログラミング方法。
  41. 【請求項４１】 ツインＭＯＮＯＳ ＮＡＮＤアレイの
    中の記憶サイトを読み出す方法であって、 （ａ）列メモリ・セルの選択されたメモリ・セルの中に
    含まれる２つの記憶サイトから、読み出される第１の記
    憶サイトを選択し、 （ｂ）前記選択されたメモリ・セルのワードゲートへ第
    １の正の電圧を接続し、 （ｃ）読み出される前記第１の記憶サイトの下に伸びる
    第１の拡散へ接地電位を接続し、 （ｄ）読み出されない第２の記憶サイトの下に伸びる第
    ２の拡散へ第２の正の電圧を接続し、 （ｅ）前記第１の記憶サイトに記憶されたデータに依存
    してワードゲート電圧がセルのスレッショルド電圧より
    も高くなったときに電流を読み出す、ことを含むツイン
    ＭＯＮＯＳ ＮＡＮＤアレイの中の記憶サイト読み出し
    方法。
  42. 【請求項４２】 前記第１の正の電圧が、前記メモリ・
    セルのプログラムされたスレッショルド電圧に近い値で
    ある請求項４１に記載の記憶サイト読み出し方法。
  43. 【請求項４３】 前記第２の正の電圧が、前記第１の正
    の電圧よりも低い請求項４１に記載の記憶サイトを読み
    出し方法。
  44. 【請求項４４】 前記接地電圧を前記第１の拡散へ接続
    することが、更に、 （ａ）前記接地電位を前記列へ接続する列選択ゲートを
    選択し、 （ｂ）前記列セレクタと前記第１の拡散との間にある選
    択されないメモリ・セルのワード線へ正の電圧を印加す
    る、ことを含む請求項４１に記載の記憶サイト読み出し
    方法。
  45. 【請求項４５】 前記第２の正電圧を前記第２の拡散へ
    接続することが、更に、 （ａ）前記第２の正電圧を前記列へ接続する列選択ゲー
    トを選択し、 （ｂ）前記列セレクタと前記第２の拡散との間にある選
    択されないメモリ・セルのワード線へ正の電圧を印加す
    る、ことを含む請求項４１に記載の記憶サイト読み出し
    方法。
  46. 【請求項４６】 更に、（ａ）前記第２の拡散へ接続さ
    れた前記第２の正の電圧が、前記第２の記憶サイトのた
    めに低レベルのスレッショルド電圧を生成し、 （ｂ）前記第１の記憶サイトが、電子をチャージされた
    とき高レベルのスレッショルド電圧を有し、前記第１の
    記憶サイトがプログラムされていないことを表して、電
    流の流れを遮断し、 （ｃ）前記第１の記憶サイトが、電子をチャージされな
    いとき前記低レベルのスレッショルド電圧を有し、前記
    第１の記憶サイトがプログラムされていることを表し
    て、前記電流の流れを可能にし、 （ｄ）前記電流の流れは、前記第１の記憶サイトに記憶
    されたデータ値を示す、ことを含む請求項４１に記載の
    記憶サイトを読み出し方法。
  47. 【請求項４７】 ツインＭＯＮＯＳメモリ・セル・アレ
    イを作製する第２の方法であって、 （ａ）ツインＭＯＮＯＳメモリ・アレイのセルを形成す
    るため、半導体基板を準備し、 （ｂ）前記半導体基板の表面にマスク素材を形成し、 （ｃ）前記マスク素材の間に、薄くドープされた領域を
    打ち込み、前記薄くドープされた領域の中に、濃くドー
    プされた領域を打ち込み、 （ｄ）前記薄くドープされた領域の上で、前記マスク素
    材の間に第１の絶縁体を形成し、 （ｅ）前記基板の表面を平坦化して、前記マスク素材が
    検出されたとき前記平坦化を停止し、 （ｆ）前記マスク素材を除去して、前記基板の表面に第
    ２の絶縁体を形成し、 （ｇ）第２の絶縁体の上に第３の絶縁体を形成し、 （ｈ）前記第１の絶縁体の領域の間で前記第３の絶縁体
    の垂直端の上に多結晶シリコン側壁スペーサを形成し、
    前記第３の絶縁体の露出部分、及び続いて露出された第
    ２の絶縁体並びにゲートアイソレーション絶縁体を除去
    し、 （ｉ）基板の露出された表面及び側壁スペーサの上に第
    ４の絶縁体を形成し、 （ｊ）側壁スペーサ及び第４の絶縁体の間にある第１の
    ボイドを、多結晶シリコン充填材で充填し、 （ｋ）前記多結晶シリコン充填材を、基板の表面から約
    半分の高さまで除去して第２のボイドを作り出し、第４
    の絶縁体の一部分を露出させ、 （ｌ）前記多結晶シリコン側壁と前記多結晶シリコン充
    填材を接続する金属で前記第２のボイドを充填する、 ことを含むツインＭＯＮＯＳメモリ・セル・アレイの第
    ２作製方法。
  48. 【請求項４８】 前記半導体基板を準備する工程が更
    に、 （ａ）前記メモリ・アレイのセルの列の間に浅いトレン
    チアイソレーションを形成し、 （ｂ）厚さが約２〜５ｎｍのゲート酸化膜を成長させ
    る、 ことを含む請求項４７に記載の方法。
  49. 【請求項４９】 前記半導体基板がｐ型基板であり、そ
    の表面の不純物濃度が１ｃｍ3当たり約５Ｅ１７〜１．
    ５Ｅ１８原子である請求項４７に記載の方法。
  50. 【請求項５０】 前記マスク素材を形成することが、更
    に、 （ａ）ＣＶＤを使用して厚さが約１００〜２５０ｎｍの
    多結晶シリコンを堆積し、 （ｂ）前記多結晶シリコンの上に、チッ化層を約１００
    〜１５０ｎｍの厚さに堆積し、 （ｃ）前記マスク素材をパターン化及びエッチングす
    る、 ことを含む請求項４７に記載の方法。
  51. 【請求項５１】 前記薄くドープされた打ち込み領域の
    不純物濃度が１ｃｍ 3当たり約３Ｅ１２〜３Ｅ１３原子
    の濃度である請求項４７に記載の方法。
  52. 【請求項５２】 前記薄くドープされた打ち込み領域の
    エネルギーレベルが１５〜２９ｋｅＶである請求項５１
    に記載の方法。
  53. 【請求項５３】 前記濃くドープされた領域を打ち込む
    ことが、更に、 （ａ）前記薄くドープされた領域の上に部分的に広がる
    ように、前記マスク素材の上に前記側壁スペーサを形成
    し、 （ｂ）前記濃くドープされた領域を、１ｃｍ3当たり約
    １．５Ｅ１５原子の濃度まで打ち込む、 ことを含む請求項４７に記載の方法。
  54. 【請求項５４】 前記薄くドープされた打ち込み領域の
    エネルギーレベルが１５〜２９ｋｅＶである請求項５３
    に記載の方法。
  55. 【請求項５５】 前記マスク素材間の第１の絶縁膜が、
    ＣＶＤを利用して２５０〜４００ｎｍの膜厚に酸化物を
    堆積させることにより形成される請求項４７に記載の方
    法。
  56. 【請求項５６】 前記基板表面を平坦化することが、前
    記マスク素材のチッ化層で停止する化学機械研磨を使用
    する請求項４７に記載の方法。
  57. 【請求項５７】 前記マスク素材を除去することが、更
    に、 （ａ）選択エッチングを使用して上部チッ化層を除去
    し、 （ｂ）化学ドライエッチングを使用する選択エッチング
    を使用して多結晶シリコン層を除去し、 （ｃ）前記基板の前記準備の間に形成されたゲート絶縁
    酸化膜を除去し、 （ｄ）熱処理を使用して新しいゲート酸化膜を２．５〜
    ５ｎｍの厚さへ成長させる、 ことを含む請求項４７に記載の方法。
  58. 【請求項５８】 前記第３の絶縁膜が、前記第２の絶縁
    膜上にＣＶＤプロセスによって約４〜７ｎｍの厚みで形
    成される請求項４７に記載の方法。
  59. 【請求項５９】 前記第４の絶縁膜が約２．５〜６ｎｍ
    の厚みで形成される請求項４７に記載の方法。
  60. 【請求項６０】 前記第２のボイドを充填する前記金属
    が障壁金属を含む請求項４７に記載の方法。
  61. 【請求項６１】 前記障壁金属がチッ化チタンである請
    求項６０に記載の方法。
  62. 【請求項６２】 前記障壁金属がチタンである請求項６
    ０に記載の方法。
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