KR100562309B1 - 리버스 스페이서를 갖는 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
트랜지스터를 제공한다. 본 발명은 실리콘 기판 상에 스트레인된 실리콘 에피 채널을 노출하게끔 형성된 리버스 스페이서와, 상기 실리콘 에피 채널 및 상기 리버스 스페이서 상에 형성된 게이트 산화막 및 게이트 폴리실리콘막과, 상기 실리콘 에피 채널의 양측의 실리콘 기판에 형성된 얕은 접합의 제1 불순물 영역과, 상기 제1 불순물 영역과 인접하여 형성된 깊은 접합의 제2 불순물 영역으로 이루어진 소오스/드레인을 포함한다. 이상과 같이 본 발명의 트랜지스터는 리버스 스페이서를 형성하여 나노미터 크기의 실리콘 에피 채널과, 얕은 접합 및 깊은 접합의 트랜지스터를 형성할 수 있다.
리버스 스페이서, 실리콘 에피 채널
Description
도 1 내지 도 6은 본 발명의 제1 실시예에 의해 리버스 스페이서를 갖는 트랜지스터 및 그 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 7 내지 도 12는 본 발명의 제2 실시예에 의해 리버스 스페이서를 갖는 트랜지스터 및 그 제조 방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 리버스 스페이서(reverse spacer)를 갖는 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 집적회로 반도체 소자에 사용되는 트랜지스터의 크기가 작아지고 있어 나노미터 스케일(nm scale) 트랜지스터가 필요하게 되었다. 나노미터 스케일 트랜지스터를 제조하기 위해서는 새로운 개념의 첨단 장비와 제조 기술이 요구된다. 즉, 첨단의 얕은 접합(shallow junction) 구현 기술과 높은 기능의 포토 리소그라피 장비 없이는 나노미터 스케일 트랜지스터를 제조하기는 거의 불가능하다.
더욱이, 기존 트랜지스터의 경우 스케일 다운(scale down)의 급격한 진행에 따라 높은 채널 도핑 농도가 요구되고 있으나, 채널 도핑 농도가 증가하게 되면 캐리어의 이동도가 감소되어 트랜지스터의 성능향상에 방해가 되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위하여 창안한 것으로써 리버스 스페이서를 이용한 나노미터 크기의 트랜지스터를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 첨단 장비와 첨단 제조기술이 아닌 상용의 공정 기술을 이용하여 나노미터 크기의 트랜지스터를 제조하는 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 트랜지스터는 실리콘 기판 상에 스트레인된 실리콘 에피 채널을 노출하게끔 형성된 리버스 스페이서와, 상기 실리콘 에피 채널 및 상기 리버스 스페이서 상에 형성된 게이트 산화막 및 게이트 폴리실리콘막과, 상기 실리콘 에피 채널의 양측의 실리콘 기판에 형성된 얕은 접합의 제1 불순물 영역과, 상기 제1 불순물 영역과 인접하여 형성된 깊은 접합의 제2 불순물 영역으로 이루어진 소오스/드레인을 포함한다.
또한, 본 발명의 다른 예에 의한 트랜지스터는 실리콘 기판 상에 고농도로 도프트된 실리콘 에피 채널을 노출하게끔 형성된 리버스 스페이서와, 상기 고농도로 도프트된 실리콘 에피 채널 하부에 형성된 언도프트된 에피층과, 상기 실리콘 에피 채널 및 상기 리버스 스페이서 상에 형성된 게이트 산화막 및 게이트 폴리실리콘막과, 상기 실리콘 에피 채널의 양측의 실리콘 기판에 형성된 얕은 접합의 제1 불순물 영역과, 상기 제1 불순물 영역과 인접하여 형성된 깊은 접합의 제2 불순물 영역으로 이루어진 소오스/드레인을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일례에 의한 트랜지스터 형성 방법은 실리콘 기판에 게르마늄 이온 주입을 실시한 후, 상기 게르마늄 이온주입된 실리콘 기판 상에 제1 에피층을 형성한다.
상기 제1 에피층 상에 하드 마스크막 패턴을 형성한 후, 상기 하드 마스크막 패턴의 양측면의 제1 에피층 상에 제2 에피층을 형성한다. 상기 하드 마스크막 패턴을 제거한 후, 상기 제2 에피층의 측벽에 리버스 스페이서를 형성하여 스트레인 실리콘 에피 채널을 한정한다.
상기 스트레인 실리콘 에피 채널 및 리버스 스페이서 상에 게이트 산화막 및 게이트 폴리실리콘막을 형성한 후, 상기 리버스 스페이서 하부에 얕은 접합의 제1 불순물 영역을 형성한다. 상기 게이트 폴리실리콘막의 양측벽에 게이트 스페이서를 형성한다. 상기 제1 불순물 영역과 접하여 깊은 접합의 제2 불순물 영역을 형성하여 상기 제1 불순물 영역과 제2 불순물 영역으로 소오스/드레인을 형성한다.
또한, 본 발명의 다른 예에 의한 트랜지스터 형성 방법은 실리콘 기판에 언도프트 제1 에피층 및 고농도로 도프트된 제2 에피층을 순차적으로 형성한다. 상기 제2 에피층 상에 하드 마스크막 패턴을 형성한 후, 상기 하드 마스크막 패턴의 양측면의 제2 에피층 상에 제3 에피층을 형성한다.
상기 하드 마스크막 패턴을 제거한 후, 상기 제3 에피층의 측벽에 리버스 스페이서를 형성하여 고농도 도프트된 제2 에피층으로 실리콘 에피 채널을 한정하고, 상기 제2 에피층의 하부에는 언도프트된 제1 에피층을 한정한다. 상기 실리콘 에피 채널 및 리버스 스페이서 상에 게이트 산화막 및 게이트 폴리실리콘막을 형성한다.
상기 리버스 스페이서 하부에 얕은 접합의 제1 불순물 영역을 형성한 후, 상기 게이트 폴리실리콘막의 양측벽에 게이트 스페이서를 형성한다. 상기 제1 불순물 영역과 접하여 깊은 접합의 제2 불순물 영역을 형성하여 상기 제1 불순물 영역과 제2 불순물 영역으로 소오스/드레인을 형성한다.
상술한 바와 같이 본 발명의 트랜지스터는 리버스 스페이서를 형성하여 나노미터 크기의 실리콘 에피 채널과, 얕은 접합 및 깊은 접합의 트랜지스터를 형성할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
먼저, 도 6을 참조하여 본 발명의 제1 실시예에 의한 트랜지스터의 구조를 설명한다.
구체적으로, 실리콘 기판(10) 상에 스트레인된 실리콘 에피 채널(14a)을 노출하게끔 리버스 스페이서(20)가 형성되어 있다. 다시 말해, 통상의 스페이서와는 반대 방향의 리버스 스페이서(20) 사이에 나노미터 크기의 실리콘 에피 채널(14a)이 형성된다.
상기 실리콘 에피 채널(14a) 및 상기 리버스 스페이서(20) 상에 게이트 산화막(미도시) 및 게이트 폴리실리콘막(22)이 순차적으로 형성되어 있다. 상기 실리콘 에피 채널(14a)의 양측의 실리콘 기판(10)에 형성된 얕은 접합의 제1 불순물 영역(24)과, 상기 제1 불순물 영역(24)과 인접하여 형성된 깊은 접합의 제2 불순물 영역(28)으로 이루어진 소오스/드레인(32)이 형성되어 있다.
상기 제2 불순물 영역(28) 상에는 에피층이 제조과정에서 불순물 주입으로 인해 형성되는 증가된 소오스/드레인(raised source/drain, 18a)이 위치한다. 상기 증가된 소오스/드레인(18a) 및 게이트 폴리실리콘막(22) 상에는 금속 실리사이드막(30)이 형성되어 있다.
다음에, 도 1 내지 도 6을 참조하여 본 발명의 제1 실시예에 의한 트랜지스터의 제조 방법을 설명한다.
도 1 내지 도 6은 본 발명의 제1 실시예에 의해 리버스 스페이서를 갖는 트랜지스터의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 실리콘 기판(10)에 게르마늄(Ge) 이온주입(12)을 실시한다. 상기 게르마늄 이온주입(12)에 의해 후공정에서 스트레인된 제1 에피층(strained epi-layer)으로 스트레인된 실리콘 채널(strained Si channel)을 형성한다.
도 2 및 도 3을 참조하면, 상기 게르마늄 이온주입(12)된 실리콘 기판(10) 상에 제1 에피층(14)을 형성한다. 이어서, 상기 제1 에피층(14) 상에 리버스 스페이서를 형성시킬 에피층을 형성하기 위해 하드 마스크막 패턴(16)을 형성한다. 상기 하드 마스크막 패턴(16)의 양측면의 제1 에피층(14) 상에 제2 에피층(18)을 형성한다.
도 4를 참조하면, 상기 하드 마스크막 패턴(16)을 제거한 후, 상기 제2 에피층(18)의 측벽에 리버스 스페이서(20)를 형성하여 실리콘 에피 채널(14a)을 한정한다. 상기 리버스 스페이서(20)는 종래의 스페이서 구조를 역으로 형성한 스페이서이다. 상기 리버스 스페이서(20)에 의해 제1 에피층의 일정 부분이 노출되고, 그 부분이 실리콘 에피 채널(14a)이 되는 것이다. 상기 리버스 스페이서(20)는 TEOS-SiN-TEOS 또는 TEOS 구조가 가능하다.
도 5를 참조하면, 상기 실리콘 에피 채널(14a) 및 리버스 스페이서(20) 상에 게이트 산화막(미도시) 및 게이트 폴리실리콘막(22)을 형성한다. 이어서, 상기 게이트 폴리실리콘막(22)이 형성된 실리콘 기판(10)의 전면에 LDD용 불순물 이온 주입 및 포켓용 불순물 이온 주입을 얕게 실시하여 얕은 접합의 제1 불순물 영역(24)을 형성한다. 이렇게 리버스 스페이서(20)를 사용하면 나노미터 스케일 게이트 구조가 가능하다, 또한, 매우 낮은 에너지의 이온 주입 조건을 사용하지 않아도 리버스 스페이서(20)를 사용하여 게이트 폴리실리콘막(22) 아래에 얕은 접합 형성이 가능하다.
도 6을 참조하면, 상기 게이트 폴리실리콘막(22)의 양측벽에 게이트 스페이서(26)를 형성한 후, 소오스/드레인용 불순물을 깊이 주입하여 깊은 접합의 제2 불순물 영역(28)을 형성한다. 이에 따라, 게이트 폴리실리콘막(22)의 하부에 형성된 제1 불순물 영역(24)과, 상기 제1 불순물 영역에 인접하여 형성된 제2 불순물 영역(28)으로 소오스/드레인(32)을 형성한다.
이어서, 상기 소오스/드레인(32)을 구성하는 제2 불순물 영역(28) 상에 형성 된 제2 에피층(18) 및 게이트 폴리실리콘막(22)의 표면을 실리사이드화 반응시켜 금속 실리사이드막(30)을 형성한다. 상기 금속 실리사이드막(30) 형성시 상기 소오스/드레인(32)을 구성하는 제2 불순물 영역(28) 상에 형성된 제2 에피층(18)을 일부 남기게 되면 증가된 소오스/드레인(raised source/drain, 18a) 형성된다.
이는 나노미터 스케일 트랜지스터에서 필수적으로 요구되는 실리콘 기판의 얕은 접합과 개선된 기생 저항을 해결할 수 있다. 또한, 증가된 소오스/드레인을 사용함으로써 게르마늄에 의해 금속 실리사이드 형성시 나타나는 결정을 방지할 수 있다. 이와 같은 트랜지스터 형성 방법에 의하면 고성능 나노 스케일 트랜지스터를 상용의 공정기술을 이용하여 제조할 수 있다.
먼저, 도 12를 참조하여 본 발명의 제2 실시예에 의한 트랜지스터의 구조를 설명한다.
구체적으로, 실리콘 기판(40) 상에 고농도로 도프트된 실리콘 에피 채널(46a)을 노출하게끔 리버스 스페이서(52)가 형성되어 있다. 다시 말해, 통상의 스페이서와는 반대 방향의 리버스 스페이서(52) 사이에 나노미터 크기의 실리콘 에피 채널(46a)이 형성된다. 상기 고농도로 도프트된 실리콘 에피 채널(46a) 하부에는 언도프트된 에피층(44)이 형성되어 있다. 이에 따라, 언도프된 에피층(44)을 이용하여 고농도로 도프트된 실리콘 에피 채널(46a)의 캐리어 농도 및 전기적 특성을 개선할 수 있다.
상기 실리콘 에피 채널(46a) 및 상기 리버스 스페이서(52) 상에 게이트 산화막(미도시) 및 게이트 폴리실리콘막(54)이 순차적으로 형성되어 있다. 상기 실리콘 에피 채널(46a)의 양측의 실리콘 기판(40)에 형성된 얕은 접합의 제1 불순물 영역(56)과, 상기 제1 불순물 영역(56)과 인접하여 형성된 깊은 접합의 제2 불순물 영역(60)으로 이루어진 소오스/드레인(64)이 형성되어 있다.
상기 제2 불순물 영역(60) 상에는 에피층이 제조과정에서 불순물 주입으로 인해 형성되는 증가된 소오스/드레인(raised source/drain, 50a)이 위치한다. 상기 증가된 소오스/드레인(50a) 및 게이트 폴리실리콘막(54) 상에는 금속 실리사이드막(62)이 형성되어 있다.
다음에, 도 7 내지 도 12를 참조하여 본 발명의 제2 실시예에 의한 트랜지스터의 제조 방법을 설명한다.
도 7 내지 도 12는 본 발명의 제2 실시예에 의해 리버스 스페이서를 갖는 트랜지스터의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 7을 참조하면, 실리콘 기판(40)에 n-웰 및 p-웰 형성을 위하여 불순물 이온주입(42)을 실시한다. 도 7에서는 편의상 n-웰 및 p웰은 도시하지 않는다.
도 8 및 도 9를 참조하면, 상기 n-웰 및 p-웰 형성용 불순물의 이온주입후에, 언도프트 제1 에피층(44) 및 고농도로 도프된 제2 에피층(46)을 형성한다. 이어서, 상기 제2 에피층(46) 상에 리버스 스페이서를 형성시킬 에피층을 형성하기 위해 하드 마스크막 패턴(48)을 형성한다. 상기 하드 마스크막 패턴(48)의 양측면의 제2 에피층(46) 상에 제3 에피층(50)을 형성한다.
도 10을 참조하면, 상기 하드 마스크막 패턴(48)을 제거한 후, 상기 제3 에피층(50)의 측벽에 리버스 스페이서(52)를 형성하여 고농도로 도프트된 에피층으로 실리콘 에피 채널(46a)을 한정한다. 상기 리버스 스페이서(52)는 종래의 스페이서 구조를 역으로 형성한 스페이서이다. 상기 리버스 스페이서(52)에 의해 제2 에피층(46)의 일정 부분이 노출되어 실리콘 에피 채널(46a)이 한정되고, 상기 실리콘 에피 채널 하부에 언도프된 에피층이 한정된다. 상기 리버스 스페이서(52)는 질화막을 이용한다.
도 11을 참조하면, 상기 실리콘 에피 채널(46a) 및 리버스 스페이서(52) 상에 게이트 산화막(미도시) 및 게이트 폴리실리콘막(54)을 형성한다. 이어서, 상기 게이트 폴리실리콘막(54)이 형성된 실리콘 기판(40)의 전면에 LDD용 불순물 이온 주입 및 포겟용 불순물 이온 주입을 얕게 실시하여 얕은 접합의 제1 불순물 영역(56)을 형성한다. 이렇게 리버스 스페이서(52)를 사용하면 나노미터 스케일 게이트 구조가 가능하다, 또한, 매우 낮은 에너지의 이온 주입 조건을 사용하지 않아도 리버스 스페이서(52)를 사용하여 게이트 폴리실리콘막(54) 아래에 얕은 접합 형성이 가능하다.
도 12를 참조하면, 상기 게이트 폴리실리콘막(54)의 양측벽에 게이트 스페이서(58)를 형성한 후, 소오스/드레인용 불순물을 깊이 주입하여 깊은 접합의 제2 불순물 영역(60)을 형성한다. 이에 따라, 게이트 폴리실리콘막(54)의 하부에 형성된 제1 불순물 영역(56)과, 상기 제1 불순물 영역(56)에 인접하여 형성된 제2 불순물 영역(60)으로 소오스/드레인(64)을 형성한다.
이어서, 상기 소오스/드레인(64)을 구성하는 제2 불순물 영역(60) 상에 형성된 제3 에피층(50) 및 게이트 폴리실리콘막(54)의 표면에 금속 실리사이드(62)를 형성한다. 상기 금속 실리사이드(62) 형성시 상기 소오스/드레인(64)을 구성하는 제2 불순물 영역(60) 상에 형성된 불순물이 주입된 제3 에피층(50)을 일부 남기게 되면 증가된 소오스/드레인(raised source/drain, 50a) 형성된다.
이는 나노미터 스케일 트랜지스터에서 필수적으로 요구되는 실리콘 기판의 얕은 접합과 개선된 기생 저항을 해결할 수 있다. 또한, 증가된 소오스/드레인을 사용함으로써 게르마늄에 의해 금속 실리사이드 형성시 나타나는 결정을 방지할 수 있다. 결과적으로, 이와 같은 트랜지스터 형성 방법에 의하면 고성능 나노 스케일 트랜지스터를 상용의 공정기술을 이용하여 제조할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시예가 가능할 것이다.
상술한 바와 같이 본 발명의 트랜지스터는 리버스 스페이서를 형성하여 나노미터 크기의 실리콘 에피 채널과, 얕은 접합 및 깊은 접합의 트랜지스터를 형성할 수 있다.
더욱이, 앞서 설명한 바와 같이 본 발명은 상용의 반도체 제조 공정 기술을 이용하고도 나노미터 크기의 실리콘 에피 채널을 갖는 트랜지스터를 형성할 수 있다.
Claims (12)
- 실리콘 기판 상에 스트레인된 실리콘 에피 채널을 노출하게끔 형성된 리버스 스페이서;상기 실리콘 에피 채널 및 상기 리버스 스페이서 상에 형성된 게이트 산화막 및 게이트 폴리실리콘막; 및상기 실리콘 에피 채널의 양측의 실리콘 기판에 형성된 얕은 접합의 제1 불순물 영역과, 상기 제1 불순물 영역과 인접하여 형성된 깊은 접합의 제2 불순물 영역으로 이루어진 소오스/드레인을 포함하여 이루어지는 것을 특징으로 하는 트랜지스터.
- 제 1항에 있어서,상기 제2 불순물 영역 상에는 증가된 소오스/드레인(raised source/drain)이 더욱 형성되어 있는 것을 특징으로 하는 트랜지스터.
- 제 2항에 있어서,상기 증가된 소오스/드레인 및 게이트 폴리실리콘막 상에는 금속 실리사이드막이 형성되어 있는 것을 특징으로 하는 트랜지스터.
- 실리콘 기판 상에 고농도로 도프트된 실리콘 에피 채널을 노출하게끔 형성된 리버스 스페이서;상기 고농도로 도프트된 실리콘 에피 채널 하부에 형성된 언도프트된 에피층;상기 실리콘 에피 채널 및 상기 리버스 스페이서 상에 형성된 게이트 산화막 및 게이트 폴리실리콘막; 및상기 실리콘 에피 채널의 양측의 실리콘 기판에 형성된 얕은 접합의 제1 불순물 영역과, 상기 제1 불순물 영역과 인접하여 형성된 깊은 접합의 제2 불순물 영역으로 이루어진 소오스/드레인을 포함하여 이루어지는 것을 특징으로 하는 트랜지스터.
- 제 4항에 있어서,상기 제2 불순물 영역 상에는 증가된 소오스/드레인(raised source/drain)이 더욱 형성되어 있는 것을 특징으로 하는 트랜지스터.
- 제 5항에 있어서,상기 증가된 소오스/드레인 및 게이트 폴리실리콘막 상에는 금속 실리사이드막이 형성되어 있는 것을 특징으로 하는 트랜지스터.
- 실리콘 기판에 게르마늄 이온 주입을 실시하는 단계;상기 게르마늄 이온주입된 실리콘 기판 상에 제1 에피층을 형성하는 단계;상기 제1 에피층 상에 하드 마스크막 패턴을 형성하는 단계;상기 하드 마스크막 패턴의 양측면의 제1 에피층 상에 제2 에피층을 형성하는 단계;상기 하드 마스크막 패턴을 제거하는 단계;상기 제2 에피층의 측벽에 리버스 스페이서를 형성하여 스트레인 실리콘 에피 채널을 한정하는 단계;상기 스트레인 실리콘 에피 채널 및 리버스 스페이서 상에 게이트 산화막 및 게이트 폴리실리콘막을 형성하는 단계;상기 리버스 스페이서 하부에 얕은 접합의 제1 불순물 영역을 형성하는 단계;상기 게이트 폴리실리콘막의 양측벽에 게이트 스페이서를 형성하는 단계; 및상기 제1 불순물 영역과 접하여 깊은 접합의 제2 불순물 영역을 형성하여 상기 제1 불순물 영역과 제2 불순물 영역으로 소오스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 7항에 있어서,상기 소오스/드레인 상의 제2 에피층에 불순물을 주입하여 증가된 소오스/드레인을 형성하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 8항에 있어서,상기 증가된 소오스/드레인 및 게이트 폴리실리콘막 상에 금속 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 실리콘 기판에 언도프트 제1 에피층 및 고농도로 도프트된 제2 에피층을 순차적으로 형성하는 단계;상기 제2 에피층 상에 하드 마스크막 패턴을 형성하는 단계;상기 하드 마스크막 패턴의 양측면의 제2 에피층 상에 제3 에피층을 형성하는 단계;상기 하드 마스크막 패턴을 제거하는 단계;상기 제3 에피층의 측벽에 리버스 스페이서를 형성하여 고농도 도프트된 제2 에피층으로 실리콘 에피 채널을 한정하고, 상기 제2 에피층의 하부에는 언도프트된 제1 에피층을 한정하는 단계;상기 실리콘 에피 채널 및 리버스 스페이서 상에 게이트 산화막 및 게이트 폴리실리콘막을 형성하는 단계;상기 리버스 스페이서 하부에 얕은 접합의 제1 불순물 영역을 형성하는 단계;상기 게이트 폴리실리콘막의 양측벽에 게이트 스페이서를 형성하는 단계; 및상기 제1 불순물 영역과 접하여 깊은 접합의 제2 불순물 영역을 형성하여 상기 제1 불순물 영역과 제2 불순물 영역으로 소오스/드레인을 형성하는 단계를 포함 하여 이루어지는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 10항에 있어서,상기 소오스/드레인 상의 상기 제3 에피층에 불순물을 주입하여 증가된 소오스/드레인을 형성하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 11항에 있어서,상기 증가된 소오스/드레인 및 게이트 폴리실리콘막 상에 금속 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터의 제조 방법.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174513A (ja) | 1997-08-28 | 1999-03-16 | Nec Kansai Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| KR20050069702A (ko) * | 2003-12-31 | 2005-07-05 | 동부아남반도체 주식회사 | 반도체 소자의 트랜지스터 및제조방법 |
Family Cites Families (3)
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|---|---|---|---|---|
| KR100350056B1 (ko) * | 2000-03-09 | 2002-08-24 | 삼성전자 주식회사 | 다마신 게이트 공정에서 자기정렬콘택패드 형성 방법 |
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| KR100480645B1 (ko) * | 2003-04-01 | 2005-03-31 | 삼성전자주식회사 | 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법 |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174513A (ja) | 1997-08-28 | 1999-03-16 | Nec Kansai Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| KR20050069702A (ko) * | 2003-12-31 | 2005-07-05 | 동부아남반도체 주식회사 | 반도체 소자의 트랜지스터 및제조방법 |
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