JP2010278977A - レベルシフタ回路、走査線駆動装置、および表示装置 - Google Patents

Abstract

【課題】回路規模をさらに縮小し、製造コストをさらに低減することができる、走査線駆動装置を実現する。
【解決手段】ゲートドライバ１００は、ｇ個のラッチ回路２１〜２ｇを備えたシフトレジスタ回路１と、ｇ個の選択回路８と、ｇ個のレベルシフタ回路３と、を備える。出力駆動回路ｓｔ１のレベルシフタ回路３には、選択回路８のＮＡＮＤ回路６からのパルス６１が入力端子Ｎ１から、選択回路８のＮＡＮＤ回路７からのパルス７１が入力端子Ｎ２から、ラッチ回路２１からのパルスＱ１が入力端子Ｎ３から、それぞれ入力される。出力駆動回路ｓｔ１のレベルシフタ回路３は、パルス６１の電圧レベルを変換して得られる電圧信号を出力端子Ｏ１から、パルス７１の電圧レベルを変換して得られる電圧信号を出力端子Ｏ２から、それぞれ出力する。
【選択図】図１

Description

本発明は、パルスを所定の電圧レベルを有する２値（高レベルおよび低レベル）の電圧信号に変換するレベルシフタ回路に関するものである。また、本発明は、複数の走査線を順次駆動するための基準となる基準パルスを出力するシフトレジスタ回路と、基準パルスを表示装置における表示に適した電圧レベルを有する２値の電圧信号に変換するレベルシフタ回路と、を備えた走査線駆動装置、および当該走査線駆動装置を備えた表示装置に関するものである。特に、本発明は、アクティブマトリクス型の表示装置用途の、レベルシフタ回路、走査線駆動装置、および表示装置に関するものである。

従来、アクティブマトリクス型の液晶表示装置をはじめとする表示装置に備えられた、走査線駆動装置であるゲートドライバは、駆動する走査線（水平ライン）の本数と同数の、各走査線を順次駆動するための基準となるパルスを出力するシフトレジスタ回路のラッチ回路と、当該パルスを当該表示装置における表示に適した電圧レベルを有する電圧信号に変換するためのレベルシフタ回路と、が必要となるため、回路規模および製造コストが増大してしまうという問題があった。

そこで、特許文献１では、Ｘ本の走査線をＹ本ずつのグループに分け、各グループに対してオン電圧およびオフ電圧を供給し、実際に駆動する走査線のグループを、制御手段８２１および切り換え手段８２２により切り換えている（図２２参照）。これにより、液晶表示装置では、走査線の本数よりも少ない駆動出力数で、走査線の駆動を行うことができる。つまり、液晶表示装置では、走査線の本数よりも少ない個数のレベルシフタ回路と、当該レベルシフタ回路と同じ個数の走査線駆動信号発生回路と、を用いて、走査線の駆動を行うことができる。

ところで、レベルシフタ回路は、ロジック信号である入力信号に応じて、導通および非導通を切り替えることで、パルスの電圧信号への変換を制御するためのスイッチを備える。このスイッチは一般的に、当該入力信号がゲート端子に供給される、ｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成される。ここで、レベルシフタ回路においては、スイッチとしての、ｎチャネル型のＭＯＳトランジスタのゲート端子に印加される電圧が小さい。このため、所望の動作速度を実現するためには、当該ゲート端子の幅を広くする必要がある（特許文献２参照）。

特開平０５−３１３１２９号公報（１９９３年１１月２６日公開） 特開平１０− ８４２７４号公報（１９９８年３月３１日公開）

しかしながら、特許文献１に開示されている上記技術では、駆動出力数を少なくすることができる一方、駆動する走査線のグループを選択するための制御手段８２１および切り換え手段８２２、制御手段８２１および切り換え手段８２２の制御を実施するための各種回路、さらには、駆動しない走査線のグループに対してオフ電圧を供給するための電圧発生回路が必須となり、結果、回路規模の縮小効果、および、製造コスト低減の効果が小さいという問題が発生する。

また、特許文献２に開示されている技術を、レベルシフタ回路に適用した場合は、１本の走査線を駆動する毎に、少なくとも３個のスイッチ（すなわち、ｎチャネル型のＭＯＳトランジスタ）を有するレベルシフタ回路が１個必要となる。上述したとおり、レベルシフタ回路において、所望の動作速度を実現するためには、スイッチである、ｎチャネル型のＭＯＳトランジスタのゲート端子の幅を広くする必要がある。ここで、このｎチャネル型のＭＯＳトランジスタの個数が削減できれば、レベルシフタ回路、走査線駆動装置、および表示装置では、さらなる、回路規模の縮小効果、および、製造コスト低減を図ることが可能であると考えられる。

本発明は、上記の問題に鑑みて為されたものであり、その目的は、回路規模をさらに縮小し、製造コストをさらに低減することができる、レベルシフタ回路、走査線駆動装置、および表示装置を提供することにある。

本発明に係る走査線駆動装置は、上記の問題を解決するために、複数の走査線を駆動する信号を出力する走査線駆動装置であって、上記走査線駆動装置に入力される動作クロックを２分周した分周クロックに基づいて動作を行うシフトレジスタ回路と、上記シフトレジスタ回路の出力信号に基づいて、連続した２本の走査線を駆動しない期間と、連続した２本の当該走査線を駆動する期間と、を示す基準パルス、および、連続した２本の当該走査線を駆動する期間のうち、一方および他方の走査線を駆動する期間をそれぞれ示す、第１および第２パルスを生成するパルス生成回路と、第１〜第３入力端子と、第１および第２出力端子と、互いに異なるレベルの電圧を印加するための第１および第２電源と、第１〜第９トランジスタと、を備えたレベルシフタ回路と、を備え、上記レベルシフタ回路は、第１トランジスタの、ゲート端子が第３トランジスタのゲート端子に、ドレイン端子が第２トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第２トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第７トランジスタのドレイン端子に、ソース端子が第１トランジスタのドレイン端子に、それぞれ接続されており、第３トランジスタは、ゲート端子が第６トランジスタのドレイン端子に、ドレイン端子が第４トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第４トランジスタは、ゲート端子が第２トランジスタのドレイン端子に、ドレイン端子が第８トランジスタのドレイン端子に、ソース端子が第３トランジスタのドレイン端子に、それぞれ接続されており、第５トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第６トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第６トランジスタは、ゲート端子が第４トランジスタのゲート端子に、ドレイン端子が第９トランジスタのドレイン端子に、ソース端子が第５トランジスタのドレイン端子に、それぞれ接続されており、第７トランジスタは、ゲート端子に第１入力端子が接続されており、ドレイン端子が第２トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第８トランジスタは、ゲート端子に第２入力端子が接続されており、ドレイン端子が第４トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第９トランジスタは、ゲート端子に第３入力端子が接続されており、ドレイン端子が第６トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第１出力端子は第７トランジスタのドレイン端子に接続されて設けられており、第２出力端子は第８トランジスタのドレイン端子に接続されて設けられており、第１パルスは上記第１入力端子に、第２パルスは上記第２入力端子に、基準パルスは上記第３入力端子に、それぞれ入力され、上記第１および第２パルス、および基準パルスは、連続した２本の走査線を駆動しない期間において、第９トランジスタを非導通とし、第７および第８トランジスタを導通とすることにより、第１および第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、連続した２本の走査線を駆動する期間であり、かつ、２本の走査線のうちの一方を駆動する期間において、第７トランジスタを非導通とし、第８および第９トランジスタを導通とすることにより、第１出力端子から第１電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から第２電源が印加するレベルの電圧信号を出力させ、連続した２本の走査線を駆動する期間であり、かつ、上記２本の走査線のうちの一方と異なる、２本の走査線のうちの他方を駆動する期間において、第８トランジスタを非導通とし、第７および第９トランジスタを導通とすることにより、第１出力端子から第２電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から第１電源が印加するレベルの電圧信号を出力させることを特徴としている。

上記の構成によれば、本走査線駆動装置は、シフトレジスタ回路から出力される１つの出力信号から、表示装置の走査線を順次駆動するために使用すべき、２種類のレベルシフタ回路からの電圧信号を得ることが可能となるため、シフトレジスタ回路において各出力信号を生成するための回路（ラッチ回路等）の規模を、小さくすることが可能となる。また、本走査線駆動装置では、例えばラッチ回路と単純な論理回路とを組み合わせた簡単な構成のパルス生成回路と、当該パルス生成回路の出力に適応するように構成されたレベルシフタ回路と、を用いて、各走査線への電圧信号の供給を行う。この場合、走査線駆動装置は、駆動する走査線をグループ分けして、走査線の各グループを駆動するか否かを選択および制御する、従来技術に係る制御手段および切り換え手段、制御手段および切り換え手段の制御を実施するための各種回路、さらには、駆動しない走査線のグループに対してオフ電圧を供給するための電圧発生回路が不要となる。従って、本走査線駆動装置は、回路規模を縮小し、製造コストを低減することが可能となる。

そして、上記の構成によれば、本走査線駆動装置のレベルシフタ回路は、パルス生成回路からの、第１パルス、第２パルス、および基準パルスに応じて、順次駆動されることとなる連続する２本の走査線の駆動に好適な、２種類のレベルシフタ回路の出力を生成することが可能となる。

本発明に係るレベルシフタ回路は、上記の問題を解決するために、第１〜第３入力端子と、第１および第２出力端子と、互いに異なるレベルの電圧を印加するための第１および第２電源と、第１〜第９トランジスタと、を備えるレベルシフタ回路であって、第１トランジスタの、ゲート端子が第３トランジスタのゲート端子に、ドレイン端子が第２トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第２トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第７トランジスタのドレイン端子に、ソース端子が第１トランジスタのドレイン端子に、それぞれ接続されており、第３トランジスタは、ゲート端子が第６トランジスタのドレイン端子に、ドレイン端子が第４トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第４トランジスタは、ゲート端子が第２トランジスタのドレイン端子に、ドレイン端子が第８トランジスタのドレイン端子に、ソース端子が第３トランジスタのドレイン端子に、それぞれ接続されており、第５トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第６トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第６トランジスタは、ゲート端子が第４トランジスタのゲート端子に、ドレイン端子が第９トランジスタのドレイン端子に、ソース端子が第５トランジスタのドレイン端子に、それぞれ接続されており、第７トランジスタは、ゲート端子に第１入力端子が接続されており、ドレイン端子が第２トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第８トランジスタは、ゲート端子に第２入力端子が接続されており、ドレイン端子が第４トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第９トランジスタは、ゲート端子に第３入力端子が接続されており、ドレイン端子が第６トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第１出力端子は第７トランジスタのドレイン端子に接続されて設けられており、第２出力端子は第８トランジスタのドレイン端子に接続されて設けられており、第７〜第９トランジスタの各ゲート端子には、第７〜第９トランジスタのいずれか２個を選択して導通させるパルスが入力され、第９トランジスタが非導通となり、第７および第８トランジスタが導通するときは、第１および第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、第７トランジスタが非導通となり、第８および第９トランジスタが導通するときは、第１出力端子から、第１電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、第８トランジスタが非導通となり、第７および第９トランジスタが導通するときは、第１出力端子から、第２電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から、第１電源が印加するレベルの電圧信号を出力させることを特徴としている。

上記の構成によれば、本レベルシフタ回路は、第１および第２出力端子の各々から、１本の走査線を駆動するための電圧信号を出力することが可能となる。換言すれば、本レベルシフタ回路は、２本の走査線を駆動する毎に、第７〜第９トランジスタという３個のスイッチを有するものである。このため、本レベルシフタ回路は、１本の走査線を駆動する毎に、少なくとも３個のスイッチ（ｎチャネル型のＭＯＳトランジスタ）を有するものである、特許文献２に開示されている技術を適用したレベルシフタ回路と比較して、ｎチャネル型のＭＯＳトランジスタの個数の削減が実現可能となる。これにより、レベルシフタ回路では、回路規模の縮小、および、製造コスト低減を図ることが可能である。

また、本発明に係るレベルシフタ回路は、上記第１〜第６トランジスタはいずれも、ｐチャネル型のＭＯＳトランジスタであり、上記第７〜第９トランジスタはいずれも、ｎチャネル型のＭＯＳトランジスタであることを特徴としている。

上記の構成によれば、本レベルシフタ回路は、２本の走査線を駆動する毎に、３個のｎチャネル型のＭＯＳトランジスタを有するものとなるため、ｎチャネル型のＭＯＳトランジスタの個数を削減することができる。これにより、レベルシフタ回路では、回路規模の縮小、および、製造コスト低減が可能である。そして、本レベルシフタ回路ではさらに、上記第９トランジスタのゲート端子に入力されるパルスは、上記第７トランジスタのゲート端子に入力されるパルスと、上記第８トランジスタのゲート端子に入力されるパルスと、の否定論理積を示すパルスであることを特徴とすればよい。この構成によれば、第７〜第９トランジスタの各ゲート端子に入力すべき、第７〜第９トランジスタのいずれか２個を選択して導通させるパルスを生成することができる。

また、本発明に係るレベルシフタ回路は、上記第１〜第６トランジスタはいずれも、ｎチャネル型のＭＯＳトランジスタであり、上記第７〜第９トランジスタはいずれも、ｐチャネル型のＭＯＳトランジスタであることを特徴としている。

上記の構成によれば、本レベルシフタ回路は、２本の走査線を駆動する毎に、６個のｎチャネル型のＭＯＳトランジスタを有するものとなる。但しここで、第１、第３、および第５トランジスタの各ドレイン端子はそれぞれ、第２、第４、および第６トランジスタの各ソース端子に接続される構成となっており、当該構成の第１〜第６トランジスタはいずれも、第７〜第９トランジスタとしてのｎチャネル型のＭＯＳトランジスタに対して、オン抵抗を半分とすることができ、これに伴い、ゲート端子の長さをおよそ半分とすることができる。従って、本レベルシフタ回路は実質的に、２本の走査線を駆動する毎に、スイッチとしてのｎチャネル型のＭＯＳトランジスタを３個有する場合と同程度の回路規模とすることができるため、ｎチャネル型のＭＯＳトランジスタの個数削減と同様の効果を得ることができる。これにより、レベルシフタ回路では、回路規模の縮小、および、製造コスト低減が可能である。そして、本レベルシフタ回路ではさらに、上記第９トランジスタのゲート端子に入力されるパルスは、上記第７トランジスタのゲート端子に入力されるパルスと、上記第８トランジスタのゲート端子に入力されるパルスと、の否定論理和を示すパルスであることを特徴としている。この構成によれば、第７〜第９トランジスタの各ゲート端子に入力すべき、第７〜第９トランジスタのいずれか２個を選択して導通させるパルスを生成することができる。

また、本発明に係るレベルシフタ回路は、上記第７〜第９トランジスタの各ゲート端子に入力されるパルスは、予め論理反転が行われていることを特徴としている。

上記の構成によれば、レベルシフタ回路から出力される電圧信号が、レベルシフタ回路に入力されたパルスに対して、論理反転することを、抑制することができる。

本発明に係る走査線駆動装置はさらに、上記のいずれかの、本発明に係るレベルシフタ回路を備えることを特徴としている。

上記の構成によれば、走査線駆動装置において、本発明に係るレベルシフタ回路と同様の機能および効果を得ることができる。

なお、上記のいずれかの走査線駆動装置を備える表示装置は、当該走査線駆動装置と同様の効果を奏するものである。

以上のとおり、本発明に係る走査線駆動装置は、複数の走査線を駆動する信号を出力する走査線駆動装置であって、上記走査線駆動装置に入力される動作クロックを２分周した分周クロックに基づいて動作を行うシフトレジスタ回路と、上記シフトレジスタ回路の出力信号に基づいて、連続した２本の走査線を駆動しない期間と、連続した２本の当該走査線を駆動する期間と、を示す基準パルス、および、連続した２本の当該走査線を駆動する期間のうち、一方および他方の走査線を駆動する期間をそれぞれ示す、第１および第２パルスを生成するパルス生成回路と、第１〜第３入力端子と、第１および第２出力端子と、互いに異なるレベルの電圧を印加するための第１および第２電源と、第１〜第９トランジスタと、を備えたレベルシフタ回路と、を備え、上記レベルシフタ回路は、第１トランジスタの、ゲート端子が第３トランジスタのゲート端子に、ドレイン端子が第２トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第２トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第７トランジスタのドレイン端子に、ソース端子が第１トランジスタのドレイン端子に、それぞれ接続されており、第３トランジスタは、ゲート端子が第６トランジスタのドレイン端子に、ドレイン端子が第４トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第４トランジスタは、ゲート端子が第２トランジスタのドレイン端子に、ドレイン端子が第８トランジスタのドレイン端子に、ソース端子が第３トランジスタのドレイン端子に、それぞれ接続されており、第５トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第６トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第６トランジスタは、ゲート端子が第４トランジスタのゲート端子に、ドレイン端子が第９トランジスタのドレイン端子に、ソース端子が第５トランジスタのドレイン端子に、それぞれ接続されており、第７トランジスタは、ゲート端子に第１入力端子が接続されており、ドレイン端子が第２トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第８トランジスタは、ゲート端子に第２入力端子が接続されており、ドレイン端子が第４トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第９トランジスタは、ゲート端子に第３入力端子が接続されており、ドレイン端子が第６トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第１出力端子は第７トランジスタのドレイン端子に接続されて設けられており、第２出力端子は第８トランジスタのドレイン端子に接続されて設けられており、第１パルスは上記第１入力端子に、第２パルスは上記第２入力端子に、基準パルスは上記第３入力端子に、それぞれ入力され、上記第１および第２パルス、および基準パルスは、連続した２本の走査線を駆動しない期間において、第９トランジスタを非導通とし、第７および第８トランジスタを導通とすることにより、第１および第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、連続した２本の走査線を駆動する期間であり、かつ、２本の走査線のうちの一方を駆動する期間において、第７トランジスタを非導通とし、第８および第９トランジスタを導通とすることにより、第１出力端子から第１電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から第２電源が印加するレベルの電圧信号を出力させ、連続した２本の走査線を駆動する期間であり、かつ、上記２本の走査線のうちの一方と異なる、２本の走査線のうちの他方を駆動する期間において、第８トランジスタを非導通とし、第７および第９トランジスタを導通とすることにより、第１出力端子から第２電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から第１電源が印加するレベルの電圧信号を出力させる。

また、本発明に係るレベルシフタ回路は、第１〜第３入力端子と、第１および第２出力端子と、互いに異なるレベルの電圧を印加するための第１および第２電源と、第１〜第９トランジスタと、を備えるレベルシフタ回路であって、第１トランジスタの、ゲート端子が第３トランジスタのゲート端子に、ドレイン端子が第２トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第２トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第７トランジスタのドレイン端子に、ソース端子が第１トランジスタのドレイン端子に、それぞれ接続されており、第３トランジスタは、ゲート端子が第６トランジスタのドレイン端子に、ドレイン端子が第４トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第４トランジスタは、ゲート端子が第２トランジスタのドレイン端子に、ドレイン端子が第８トランジスタのドレイン端子に、ソース端子が第３トランジスタのドレイン端子に、それぞれ接続されており、第５トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第６トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第６トランジスタは、ゲート端子が第４トランジスタのゲート端子に、ドレイン端子が第９トランジスタのドレイン端子に、ソース端子が第５トランジスタのドレイン端子に、それぞれ接続されており、第７トランジスタは、ゲート端子に第１入力端子が接続されており、ドレイン端子が第２トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第８トランジスタは、ゲート端子に第２入力端子が接続されており、ドレイン端子が第４トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第９トランジスタは、ゲート端子に第３入力端子が接続されており、ドレイン端子が第６トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第１出力端子は第７トランジスタのドレイン端子に接続されて設けられており、第２出力端子は第８トランジスタのドレイン端子に接続されて設けられており、第７〜第９トランジスタの各ゲート端子には、第７〜第９トランジスタのいずれか２個を選択して導通させるパルスが入力され、第９トランジスタが非導通となり、第７および第８トランジスタが導通するときは、第１および第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、第７トランジスタが非導通となり、第８および第９トランジスタが導通するときは、第１出力端子から、第１電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、第８トランジスタが非導通となり、第７および第９トランジスタが導通するときは、第１出力端子から、第２電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から、第１電源が印加するレベルの電圧信号を出力させる。

従って、回路規模をさらに縮小し、製造コストをさらに低減することができるという効果を奏する。

本発明の一実施の形態に係る走査線駆動装置の回路構成を示す図である。 図１に示す走査線駆動装置の動作の流れを示すタイミングチャートである。 本発明に係るレベルシフタ回路の一回路構成例を示す図である。 図３に示すレベルシフタ回路が電圧信号を生成する流れを示すタイミングチャートである。 本発明の別の実施の形態に係る走査線駆動装置の回路構成を示す図である。 図５に示す走査線駆動装置の動作の流れを示すタイミングチャートである。 本発明に係るレベルシフタ回路の別の回路構成例を示す図である。 図７に示すレベルシフタ回路が電圧信号を生成する流れを示すタイミングチャートである。 本発明のさらに別の実施の形態に係る走査線駆動装置の回路構成を示す図である。 図９に示す走査線駆動装置の動作の流れを示すタイミングチャートである。 本発明の他の実施の形態に係る走査線駆動装置の回路構成を示す図である。 図１１に示す走査線駆動装置の動作の流れを示すタイミングチャートである。 ラッチ回路の一般的な回路構成例を示す図である。 上記ラッチ回路に備えられるアナログスイッチの構成を示す図である。 上記ラッチ回路に備えられるＮＡＮＤ回路の構成を示す図である。 上記ラッチ回路に備えられるインバータの構成を示す図である。 表示装置の概略構成を示す図であり、アクティブマトリクス型の液晶表示装置の構成を示す概略図である。 走査線を順次駆動するためのパルスを発生し出力する、従来一般的な走査線駆動回路の回路構成例を示す図である。 走査線駆動装置が、駆動クロックに同期して、パルスを順次シフトする要領を示すタイミングチャートである。 本発明の前提となる、レベルシフタ回路の回路構成例を示す図である。 本発明の前提となる、レベルシフタ回路の別の回路構成例を示す図である。 従来技術に係る液晶表示装置の概略構成を示すブロック図である。 本発明の一実施の形態に係るレベルシフタ回路の回路構成を示す図である。 図２３に示すレベルシフタ回路が電圧信号を生成する流れを示すタイミングチャートである。 本発明の別の実施の形態に係るレベルシフタ回路の回路構成を示す図である。 図２５に示すレベルシフタ回路が電圧信号を生成する流れを示すタイミングチャートである。 本発明に係るレベルシフタ回路を備えた走査線駆動装置の回路構成を示す図である。

〔前提となる技術〕
図１７にアクティブマトリクス型の液晶表示装置の概略図を示す。

アクティブマトリクス型の液晶表示装置では、各々が行方向に延びている複数の走査線６７７と、各々が列方向に延びている複数の図示しないデータ信号線と、を備えている。走査線６７７と当該データ信号線との各交点には、ＴＦＴ（Thin Film Transgressor：薄膜トランジスタ）が備えられている。なお、ＴＦＴは、ゲート端子が走査線６７７に、ドレイン端子が図示しない液晶絵素に、ソース端子が当該データ信号線に、それぞれ接続されている。一般的に、図１７に示すとおり、まず、当該液晶表示装置のソースドライバ６７１は、符号６７３で示すソースドライバ制御信号および画像データから、１水平ライン期間分のデータを、取り込み記憶する。記憶された当該データは、図示しないデジタル‐アナログ変換（ＤＡ変換）器を通じて、階調を示すアナログ信号に変換され、当該データ信号線に供給される。

一方、走査線駆動装置としてのゲートドライバ６７２は、液晶表示パネル６７５において各走査線６７７を順次選択する信号を出力する。ゲートドライバ６７２は、制御回路６７０から供給される、液晶表示パネル６７５の垂直方向における表示開始を示すスタートパルス等の、符号６７４で示すゲートドライバ制御信号を受信し、内部に備えられた図示しない走査線駆動回路を動作させて、当該ゲートドライバ制御信号から、走査線６７７を駆動するための走査線駆動信号６７６を発生する。

走査線駆動信号６７６により、選択された走査線６７７に接続されたＴＦＴは導通し、選択された走査線６７７に対応する液晶絵素には、データ信号線に与えられた上記アナログ信号が供給される。

上述した一連の動作を、全ての走査線６７７に対して実施することで、図１７に示す液晶表示装置では、表示が完了する。さらに、当該表示の完了までの動作を１フレームとして、当該動作をフレーム毎に継続的に実施することにより、図１７に示す液晶表示装置では、種々の画像および映像の表示を実現している。

図１８には、走査線６７７（図１７参照）を順次駆動するためのパルスを発生し出力する、従来一般的なゲートドライバ６７２の回路構成例を示している。

符号６８１の部材は、ラッチ回路６８２をｎ段接続したシフトレジスタ回路である。説明の便宜上、ラッチ回路６８２は、１段目からｎ段目まで順に、ラッチ回路６８２１、ラッチ回路６８２２、・・・、ラッチ回路６８２ｎという具合に、符号に１からｎまでの番号をさらに付加している。図１８に示すゲートドライバ６７２において、ラッチ回路６８２は、一般的なＤ‐ＦＦ（Delay-Flip-Flop）回路である。

シフトレジスタ回路６８１の各出力端には、レベルシフタ回路６８３、バッファ回路６８４、および出力端子６８５が、この順に接続されている。説明の便宜上、レベルシフタ回路６８３、バッファ回路６８４、および出力端子６８５は、シフトレジスタ回路６８１のラッチ回路６８２と同様の要領で、各符号に１からｎまでの番号をさらに付加している。

また、図１９は、図１８の動作タイミング（ゲートドライバ６７２が、駆動クロックＣに同期して、パルスを順次シフトする要領）を示すタイミングチャートである。

シフトレジスタ回路６８１は、自身に供給される、スタート信号Ｓおよび駆動クロックＣに応じた動作を行う。

シフトレジスタ回路６８１では、図１９に示すとおり、スタート信号Ｓにパルス信号が入力されると、駆動クロックＣが低レベル（２値信号におけるローレベルであり、以下「Ｌ」と称する）から高レベル（２値信号におけるハイレベルであり、以下「Ｈ」と称する）へと立ち上がるときに、１段目のラッチ回路６８２１の出力が「Ｈ」となる。ラッチ回路６８２１から出力された「Ｈ」の信号は、レベルシフタ回路６８３１により、液晶駆動が可能な程度の電圧レベルを有する電圧信号へと変換され、当該電圧信号は、バッファ回路６８４１を介して出力端子６８５１から出力される（図１９の、チャート６８５１出力参照）。当該電圧信号は、走査線６７７（図１７参照）の１本を駆動するための走査線駆動信号６７６（図１７参照）として出力される。

シフトレジスタ回路６８１は、２段目〜ｎ段目についても、駆動クロックＣの立ち上がりのタイミングで、ラッチ回路６８２２〜６８２ｎが、パルスを順次出力する。順次出力された当該パルスは同様に、レベルシフタ回路６８３２〜６８３ｎで電圧信号へと変換され、バッファ回路６８４２〜６８４ｎを介して、出力端子６８５２〜６８５ｎから出力される。出力端子６８５１〜６８５ｎから、電圧信号が出力されるタイミングは、図１９に示すとおりである。図１９に示すタイミングチャートによれば、出力端子６８５１〜６８５ｎからは、駆動クロックＣの立ち上がりのタイミング毎に、出力端子６８５１からの電圧信号、出力端子６８５２からの電圧信号、・・・、出力端子６８５ｎからの電圧信号、が順次出力されることとなる。

図２０には、レベルシフタ回路６８３の回路構成例を示している。なお、電圧ＶＨは、走査線駆動信号６７６（図１７参照）の「Ｈ」に対応する電圧値を有しており、対応するラッチ回路６８２からの入力信号の「Ｈ」に対応する電圧値よりも高いレベルとなる。

図２０に示すレベルシフタ回路６８３は、各々が電圧ＶＨ以上の耐圧を有する、４個のＭＯＳトランジスタ７０１〜７０４にて構成される。なお、トランジスタ７０１および７０２はｐチャネル型であり、トランジスタ７０３および７０４はｎチャネル型である。また、トランジスタ７０１および７０２のＷ／Ｌ（ゲート端子の幅／ゲート端子の長さ）は５．０／９．６となっており、トランジスタ７０３および７０４のＷ／Ｌは２４０．０／１．２となっている。なお、ゲート端子の幅Ｗおよびゲート端子の長さＬの単位は全て、μｍ（マイクロメートル）である。

図２０に示すレベルシフタ回路６８３は、以下の構成を有している。すなわち、入力端子Ｎ（図１８をさらに参照）には、トランジスタ７０３のゲート端子が接続されている。入力端子Ｎとトランジスタ７０３のゲート端子とが接続されたノードには、インバータ７０６の入力端が接続されている。インバータ７０６の出力端には、トランジスタ７０４のゲート端子が接続されている。トランジスタ７０３および７０４の各ソース端子は、グランドライン（ＧＮＤ）に接続されている。トランジスタ７０３のドレイン端子には、トランジスタ７０１のドレイン端子が接続されている。トランジスタ７０４のドレイン端子には、トランジスタ７０２のドレイン端子が接続されている。トランジスタ７０１および７０２の各ソース端子は、電圧ＶＨが印加された電源ライン７０８に接続されている。トランジスタ７０１のドレイン端子にはさらに、トランジスタ７０２のゲート端子が接続されており、トランジスタ７０２のドレイン端子にはさらに、トランジスタ７０１のゲート端子が接続されている。トランジスタ７０４のドレイン端子にはさらに、出力端子Ｏ（図１８をさらに参照）が接続されている。

図２０に示すレベルシフタ回路６８３は、トランジスタ７０３のゲート端子に、入力端子Ｎからの入力信号が供給され、トランジスタ７０４のゲート端子に、当該入力信号が論理反転された信号が供給される。レベルシフタ回路６８３の出力信号は、当該入力信号がそれぞれ、「Ｌ」のときに「Ｌ」、「Ｈ」のときに「Ｈ」となる。さらにこのとき、当該出力信号の「Ｈ」に対応する電圧は電圧ＶＨとなる。これにより、「Ｈ」および「Ｌ」からなる当該入力信号は、「Ｈ」が電圧ＶＨとなり「Ｌ」がゼロ電位（ＧＮＤ電位）となる、電圧信号に変換され、当該出力信号として出力端子Ｏから出力される。

ところで、図２０に示すレベルシフタ回路６８３は、出力信号の「Ｈ」または「Ｌ」に対応する電圧を生成するための液晶駆動電圧として、負の電圧を使用していない場合に好適である一方、負の電圧を使用する場合を想定するものでない。当該液晶駆動電圧は例えば、出力信号の「Ｌ」に対応する電圧値が−１０Ｖであり「Ｈ」に対応する電圧値が＋２５Ｖであるといった具合に、負の電圧を使用する場合も多く、この場合は、図２０に示すレベルシフタ回路６８３の使用が好適であると言えない。一般的な論理回路における、「Ｈ」に対応する電圧値は３Ｖ程度であり、「Ｌ」に対応する電圧値は通常０Ｖ、すなわち、ゼロ電位である。

液晶駆動電圧として負の電圧を使用すべき場合には、図２０に示すレベルシフタ回路６８３のかわりに、図２１に示すレベルシフタ回路６８３´を使用すればよい。なお、電圧ＶＨは、＋２５Ｖとしている。また、電圧ＶＬは、走査線駆動信号６７６（図１７参照）における、電圧信号の「Ｌ」に対応する電圧値を有しており、対応するラッチ回路６８２からの入力信号の「Ｌ」に対応する電圧値よりも低いレベル、ここでは−１０Ｖとしている。さらに、電圧ＶＤとしては通常、入力信号の「Ｈ」と同等の電圧が与えられており、ここでは＋３Ｖとしている。

図２１に示すレベルシフタ回路６８３´は、各々が＋３５Ｖ以上の耐圧を有する、８個のＭＯＳトランジスタ７１１〜７１８にて構成される。なお、トランジスタ７１１、７１２、７１５、および７１６はｐチャネル型であり、トランジスタ７１３、７１４、７１７、および７１８はｎチャネル型である。また、トランジスタ７１１および７１２のＷ／Ｌは５．０／９．６となっており、トランジスタ７１３および７１４のＷ／Ｌは２４０．０／１．２となっており、トランジスタ７１５および７１６のＷ／Ｌは４８０．０／１．２となっており、トランジスタ７１７および７１８のＷ／Ｌは５．０／９．６となっている。

図２１に示すレベルシフタ回路６８３´は、以下の構成を有している。すなわち、入力端子Ｎ（図１８をさらに参照）には、トランジスタ７１５のゲート端子が接続されている。入力端子Ｎとトランジスタ７１５のゲート端子とが接続されたノードには、インバータ７２０の入力端が接続されている。インバータ７２０の出力端には、トランジスタ７１６のゲート端子が接続されている。トランジスタ７１７および７１８の各ソース端子は、電圧ＶＬが印加された電源ライン７２１に接続されている。トランジスタ７１７のドレイン端子には、トランジスタ７１５のドレイン端子が接続されている。トランジスタ７１８のドレイン端子には、トランジスタ７１６のドレイン端子が接続されている。トランジスタ７１５および７１６の各ソース端子は、電圧ＶＤが印加された電源ライン７２２に接続されている。トランジスタ７１７のドレイン端子にはさらに、トランジスタ７１８のゲート端子が接続されており、トランジスタ７１８のドレイン端子にはさらに、トランジスタ７１７のゲート端子が接続されている。トランジスタ７１６のドレイン端子にはさらに、トランジスタ７１３のゲート端子が接続されている（ノード７２３）。トランジスタ７１５のドレイン端子にはさらに、トランジスタ７１４のゲート端子が接続されている（ノード７２４）。トランジスタ７１３および７１４の各ソース端子は、電圧ＶＬが印加された電源ライン７２５に接続されている。トランジスタ７１３のドレイン端子には、トランジスタ７１１のドレイン端子が接続されている。トランジスタ７１４のドレイン端子には、トランジスタ７１２のドレイン端子が接続されている。トランジスタ７１１および７１２の各ソース端子は、電圧ＶＨが印加された電源ライン７２６に接続されている。トランジスタ７１１のドレイン端子にはさらに、トランジスタ７１２のゲート端子が接続されており、トランジスタ７１２のドレイン端子にはさらに、トランジスタ７１１のゲート端子が接続されている。トランジスタ７１４のドレイン端子にはさらに、出力端子Ｏ（図１８をさらに参照）が接続されている。

図２１に示すレベルシフタ回路６８３´は、ｐチャネル型のＭＯＳトランジスタであるトランジスタ７１５のゲート端子に、入力端子Ｎからの入力信号が供給され、ｎチャネル型のＭＯＳトランジスタであるトランジスタ７１６のゲート端子に、当該入力信号が論理反転された信号が供給される。トランジスタ７１５〜７１８は、当該入力信号の、「Ｈ」に対応する電圧値を＋３Ｖとし「Ｌ」に対応する電圧値を−１０Ｖとする。その後、トランジスタ７１１〜７１４は、当該入力信号の、「Ｈ」に対応する電圧値を＋２５Ｖとし「Ｌ」に対応する電圧値を−１０Ｖとし、出力端子Ｏからレベルシフタ回路６８３´の出力信号（電圧信号）として出力する。

本発明は、ラッチ回路６８２１〜６８２ｎを備えたシフトレジスタ回路６８１と、レベルシフタ回路６８３または６８３´をｎ個（ｎ段）備えてなるレベルシフタ回路６８３１〜６８３ｎと、を備えた走査線駆動装置であるゲートドライバ６７２を前提として、当該走査線駆動装置の回路規模をさらに縮小し、製造コストをさらに低減することを目的とする発明である。

〔実施の形態１〕
図１は、本発明の一実施の形態に係る走査線駆動装置の回路構成を示す図である。

図１に示すゲートドライバ（走査線駆動装置）１００は、ｇ個の出力駆動回路ｓｔ（ｓｔ１〜ｓｔｇ）と、シフトレジスタ回路１にて構成されている。

出力駆動回路ｓｔの各々は、選択回路（パルス生成回路）８、レベルシフタ回路３、バッファ回路４１および４２、および、出力端子５１および５２を備える。シフトレジスタ回路１は、ラッチ回路（パルス生成回路）２１〜２ｇおよび９を備える。選択回路８の各々は、ＮＡＮＤ回路６および７を備える。出力端子５１および５２には、ゲートドライバ１００のｎ本の出力端子である、出力端子６８５１〜６８５ｎがつながる。出力端子６８５１〜６８５ｎは、液晶表示パネル６７５の走査線６７７（図１７参照）に接続される。ｇは、自然数であり、図１８に係るｎ個（ｎ段）にたいしてｎ／２に等しい。

シフトレジスタ回路１は、ｇ個のラッチ回路２（説明の便宜上、図１８のラッチ回路６８２と同様の要領で、符号に１からｇまでの番号をさらに付加している）と、ラッチ回路９と、により構成されている。ラッチ回路２および９の各々は、図１８で使用したラッチ回路６８２と同様、通常のＤ−ＦＦ回路であり、入力端子である端子Ｄ、出力端子である端子Ｑ、クロック入力端子である端子ＣＫ、反転リセット信号（論理反転されたリセット信号）入力端子である端子ＲＢ、および、端子Ｑからの信号に対して論理反転された信号を出力する反転出力端子である端子ＱＢを有している。但し、図１に示す各ラッチ回路２の端子ＱＢについては、使用していないので、説明の便宜上、図示を省略している。

反転リセット信号ＲＳＢは、各ラッチ回路２および９の端子ＲＢに供給される。ラッチ回路２および９はいずれも、端子ＲＢに供給された反転リセット信号ＲＳＢが「Ｌ」の信号であると、端子Ｑから出力される信号がリセットされる。

動作クロックＣＳは、ラッチ回路９の端子ＣＫに供給される。

動作クロックＣＳが供給されると、ラッチ回路９は、動作クロックＣＳを２分周した分周クロックＣＳ２を生成し、端子Ｑから、ラッチ回路２１〜２ｇの端子ＣＫに供給する。ラッチ回路２１〜２ｇはいずれも、端子ＣＫに供給される分周クロックＣＳ２に同期した動作を行う。さらに、分周クロックＣＳ２は、各選択回路８の、ＮＡＮＤ回路６の一方の入力端に供給される。

また、動作クロックＣＳが供給されると、ラッチ回路９は、上記分周クロックＣＳ２をさらに論理反転させた、反転分周クロックＣＳ２Ｂを生成し、端子ＱＢから、ラッチ回路９自身の端子Ｄ、および、各選択回路８の、ＮＡＮＤ回路７の一方の入力端に供給する。

スタート信号ＳＩは、ラッチ回路２１の端子Ｄに供給される。

スタート信号ＳＩが供給されると、ラッチ回路２１は、出力駆動回路ｓｔ１の出力端子５１および５２にそれぞれ接続された、連続した２本の走査線を順次駆動するための基準となるパルス（基準パルス）Ｑ１を生成し、端子Ｑから、出力駆動回路ｓｔ１の選択回路８に備えられたＮＡＮＤ回路６および７各々の他方の入力端、出力駆動回路ｓｔ１のレベルシフタ回路３、および、ラッチ回路２２の端子Ｄに供給する。

続いて、ラッチ回路２２は、端子ＤにパルスＱ１が供給されると、出力駆動回路ｓｔ２の出力端子５１および５２にそれぞれ接続された、２本の走査線を順次駆動するための基準となるパルス（基準パルス）Ｑ２を生成し、端子Ｑから、出力駆動回路ｓｔ２の選択回路８に備えられたＮＡＮＤ回路６および７各々の他方の入力端、出力駆動回路ｓｔ２のレベルシフタ回路３、および、ラッチ回路２３（便宜上、図示は省略している）の端子Ｄに供給する。

そして最後に、ラッチ回路２ｇは、端子Ｄにパルス（基準パルス）Ｑ（ｇ−１）が供給されると、出力駆動回路ｓｔｇの出力端子５１および５２にそれぞれ接続された、２本の走査線を順次駆動するための基準となるパルス（基準パルス）Ｑｇを生成し、端子Ｑから、出力駆動回路ｓｔｇの選択回路８に備えられたＮＡＮＤ回路６および７各々の他方の入力端、および、出力駆動回路ｓｔｇのレベルシフタ回路３に供給する。

シフトレジスタ回路１は、分周クロックＣＳ２に同期して、基準パルスを、パルスＱ１〜パルスＱｇへと順次シフトして、出力駆動回路ｓｔ１〜ｓｔｇへ順に出力するものである。

選択回路８の各々に備えられた、ＮＡＮＤ回路６は、分周クロックＣＳ２と供給されるパルスＱ１〜Ｑｇのいずれかとの否定論理積を示す信号を、直結されたレベルシフタ回路３に供給する。また、選択回路８の各々に備えられた、ＮＡＮＤ回路７は、反転分周クロックＣＳ２Ｂと供給されるパルスＱ１〜Ｑｇのいずれかとの否定論理積を示す信号を、直結されたレベルシフタ回路３に供給する。ここでは、各選択回路８の、ＮＡＮＤ回路６の出力信号をそれぞれ、パルス６１（出力駆動回路ｓｔ１）、パルス６２（出力駆動回路ｓｔ２）、・・・、パルス６ｇ（出力駆動回路ｓｔｇ）とし、ＮＡＮＤ回路７の出力信号をそれぞれ、パルス７１（出力駆動回路ｓｔ１）、パルス７２（出力駆動回路ｓｔ２）、・・・、パルス７ｇ（出力駆動回路ｓｔｇ）とする。パルス６１〜６ｇは本発明に係る第１パルスであり、パルス７１〜７ｇは本発明に係る第２パルスである。

レベルシフタ回路３の各々には、直結されたＮＡＮＤ回路６からの第１パルス（パルス６１〜６ｇの対応するいずれか）が入力端子（第１入力端子）Ｎ１から、直結されたＮＡＮＤ回路７からの第２パルス（パルス７１〜７ｇの対応するいずれか）が入力端子（第２入力端子）Ｎ２から、それぞれ供給される。さらに、レベルシフタ回路３の各々には、上述したとおり、端子Ｑが直結されたラッチ回路２からの基準パルス（パルスＱ１〜Ｑｇの対応するいずれか）が入力端子（第３入力端子）Ｎ３から供給される。

各レベルシフタ回路３はそれぞれ、供給された上記第１および第２パルスに対して論理反転処理を行うと共に、反転処理後に「Ｈ」となるべき信号を、液晶表示装置（図１７参照）における液晶駆動が可能な程度の電圧レベル（例えば、＋１０Ｖ〜＋２５Ｖである所定の電圧値ＶＨ）に電圧変換することで、第１および第２パルスのレベル変換を行う（パルスに応じて電圧信号を生成する）。レベル変換されて得られた電圧信号はそれぞれ、出力端子Ｏ１（第１出力端子）およびＯ２（第２出力端子）から出力される。

レベルシフタ回路３の詳細な構成については後述する。

各レベルシフタ回路３の出力端子Ｏ１から出力された上記電圧信号は、当該出力端子Ｏ１に直結されたバッファ回路４１を通じて、出力端子５１から出力される。また、各レベルシフタ回路３の出力端子Ｏ２から出力された上記電圧信号は、当該出力端子Ｏ２に直結されたバッファ回路４２を通じて、出力端子５２から出力される。こうして、ゲートドライバ１００は、出力端子６８５１〜６８５ｎにそれぞれ接続された、ｎ本の走査線を駆動する走査線駆動装置として機能する。

図２は、ゲートドライバ１００の動作の流れを示すタイミングチャートである。

スタート信号ＳＩは、ゲートドライバ１００の動作開始を示すパルス信号である（チャートＳＩ）。このスタート信号ＳＩは、分周クロックＣＳ２が「Ｌ」から「Ｈ」に立ち上がるタイミング（時刻ｔ１）において、ラッチ回路２１（図１参照）により認識される（チャートＣＳ２）。

時刻ｔ１において、ラッチ回路２１は、スタート信号ＳＩが「Ｈ」であるのを、動作クロックＣＳの立ち上がりにおいて認識すると、パルスＱ１を「Ｌ」から「Ｈ」とする（チャートＱ１）。

出力駆動回路ｓｔ１の選択回路８のＮＡＮＤ回路６が出力するパルス６１は、パルスＱ１が「Ｌ」である間、「Ｈ」に固定される。一方、パルス６１は、パルスＱ１が「Ｈ」であり、さらに分周クロックＣＳ２が「Ｈ」である間、すなわち、時刻ｔ１〜時刻ｔ２の間「Ｌ」となる（チャート６１）。

出力駆動回路ｓｔ１の選択回路８のＮＡＮＤ回路７が出力するパルス７１は、パルスＱ１が「Ｌ」である間、「Ｈ」に固定される。一方、パルス７１は、パルスＱ１が「Ｈ」であり、さらに反転分周クロックＣＳ２Ｂ（チャートＣＳ２Ｂ）が「Ｈ」である間、すなわち、時刻ｔ２〜時刻ｔ３の間「Ｌ」となる（チャート７１）。

パルスＱ１〜Ｑｇが「Ｈ」となるタイミングは、シフトレジスタ回路１の動作により、分周クロックＣＳ２の１周期分ずつ、シフトして出力される。例えば、ラッチ回路２１からのパルスＱ１が時刻ｔ１〜時刻ｔ３に相当する期間「Ｈ」となる場合、ラッチ回路２２からのパルスＱ２が「Ｈ」となる期間は、時刻ｔ３から、分周クロックＣＳ２の１周期に相当する期間、すなわち、時刻ｔ５までとなる（チャートＱ２）。

出力駆動回路ｓｔ２の選択回路８のＮＡＮＤ回路６が出力するパルス６２は、パルスＱ２が「Ｌ」である間、「Ｈ」に固定される。一方、パルス６２は、パルスＱ２が「Ｈ」であり、さらに分周クロックＣＳ２が「Ｈ」である間、すなわち、時刻ｔ３〜時刻ｔ４の間「Ｌ」となる（チャート６２）。

出力駆動回路ｓｔ２の選択回路８のＮＡＮＤ回路７が出力するパルス７２は、パルスＱ２が「Ｌ」である間、「Ｈ」に固定される。一方、パルス７２は、パルスＱ２が「Ｈ」であり、さらに反転分周クロックＣＳ２Ｂが「Ｈ」である間、すなわち、時刻ｔ４〜時刻ｔ５の間「Ｌ」となる（チャート７２）。

出力駆動回路ｓｔ１のレベルシフタ回路３は、供給されるパルス６１を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ１のレベルシフタ回路３の出力端子Ｏ１から、出力駆動回路ｓｔ１のバッファ回路４１を通じて、出力駆動回路の出力端子５１から出力される（チャート５１（ｓｔ１）出力）。

また、出力駆動回路ｓｔ１のレベルシフタ回路３は、供給されるパルス７１を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ１のレベルシフタ回路３の出力端子Ｏ２から、出力駆動回路ｓｔ１のバッファ回路４２を通じて、出力駆動回路ｓｔ１の出力端子５２から出力される（チャート５２（ｓｔ１）出力）。

出力駆動回路ｓｔ２のレベルシフタ回路３は、供給されるパルス６２を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ２のレベルシフタ回路３の出力端子Ｏ１から、出力駆動回路ｓｔ２のバッファ回路４１を通じて、出力駆動回路ｓｔ２の出力端子５１から出力される（チャート５１（ｓｔ２）出力）。

また、出力駆動回路ｓｔ２のレベルシフタ回路３は、供給されるパルス７２を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ２のレベルシフタ回路３の出力端子Ｏ２から、出力駆動回路ｓｔ２のバッファ回路４２を通じて、出力駆動回路ｓｔ２の出力端子５２から出力される（チャート５２（ｓｔ２）出力）。

以上の要領で、出力駆動回路ｓｔ１からｓｔｇまでの各々に備えられたレベルシフタ回路３はそれぞれ、供給される第１パルスを論理反転させると共に、反転処理後に「Ｈ」となるべき信号を所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、当該レベルシフタ回路３の出力端子Ｏ１からバッファ回路４１を通じて出力端子５１に出力される。また、出力駆動回路ｓｔ１からｓｔｇまでの各々に備えられたレベルシフタ回路３はそれぞれ、供給される第２パルスを論理反転させると共に、反転処理後に「Ｈ」となるべき信号を所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、当該レベルシフタ回路３の出力端子Ｏ２からバッファ回路４２を通じて出力端子５２に出力される。

図３には、レベルシフタ回路３の回路構成例を示している。なお、電圧ＶＨは、入力端子Ｎ１、Ｎ２、およびＮ３に入力される各信号の「Ｈ」に対応する電圧値よりも高いレベルとなる。

図３に示すレベルシフタ回路３は、各々が電圧ＶＨ以上の耐圧を有する、９個のＭＯＳトランジスタ（第１〜第９トランジスタ）３０１〜３０９にて構成される。なお、トランジスタ３０１〜３０６はｐチャネル型であり、トランジスタ３０７〜３０９はｎチャネル型である。また、トランジスタ３０１〜３０６のＷ／Ｌは５．０／４．８となっており、トランジスタ３０７〜３０９のＷ／Ｌは２４０．０／１．２となっている。

図３に示すレベルシフタ回路３は、以下の構成を有している。

入力端子Ｎ１には、トランジスタ３０７のゲート端子が接続されている。入力端子Ｎ２には、トランジスタ３０８のゲート端子が接続されている。入力端子Ｎ３には、トランジスタ３０９のゲート端子が接続されている。

トランジスタ３０１は、ゲート端子がトランジスタ３０３のゲート端子に、ドレイン端子がトランジスタ３０２のソース端子に、ソース端子が電圧ＶＨが印加された電源ライン（第１電源）３１３に、それぞれ接続されている。

トランジスタ３０２は、ゲート端子がトランジスタ３０４のドレイン端子に、ドレイン端子がトランジスタ３０７のドレイン端子に、それぞれ接続されている。

トランジスタ３０３は、ゲート端子がトランジスタ３０６のドレイン端子に、ドレイン端子がトランジスタ３０４のソース端子に、ソース端子が電源ライン３１３に、それぞれ接続されている。

トランジスタ３０４は、ゲート端子がトランジスタ３０２のドレイン端子に接続されている。

トランジスタ３０５は、ゲート端子がトランジスタ３０４のドレイン端子に、ドレイン端子がトランジスタ３０６のソース端子に、ソース端子が電源ライン３１３に、それぞれ接続されている。

トランジスタ３０６は、ゲート端子がトランジスタ３０４のゲート端子に、ドレイン端子がトランジスタ３０９のドレイン端子に、それぞれ接続されている。

トランジスタ３０７は、ソース端子がグランドライン（第２電源）に接続されている。

トランジスタ３０８は、ソース端子がグランドラインに、ドレイン端子がトランジスタ３０４のドレイン端子に、それぞれ接続されている。

トランジスタ３０９は、ソース端子がグランドラインに接続されている。

さらに、出力端子Ｏ１は、トランジスタ３０２のドレイン端子とトランジスタ３０７のドレイン端子とが接続されたノード３１７に接続されて設けられており、出力端子Ｏ２は、トランジスタ３０４のドレイン端子とトランジスタ３０８のドレイン端子とが接続されたノード３１８に接続されて設けられている。

図４は、レベルシフタ回路３が電圧信号を生成する流れを示すタイミングチャートである。入力端子Ｎ１、Ｎ２、およびＮ３からの各入力信号は、図２に示す時刻ｔ１〜ｔ３と同じ信号とする。入力端子Ｎ１からの入力信号にはパルス６１が、入力端子Ｎ２からの入力信号にはパルス７１が、入力端子Ｎ３からの入力信号にはパルスＱ１が、それぞれ対応する。

時刻ｔ１以前においては、入力端子Ｎ３からの入力信号が「Ｌ」であり、入力端子Ｎ１およびＮ２からの各入力信号が「Ｈ」である。この場合、図３に示すレベルシフタ回路３では、トランジスタ３０７および３０８が導通する一方、トランジスタ３０９が非導通となる。トランジスタ３０７および３０８が導通すると、出力端子Ｏ１およびＯ２から出力される各電圧信号は、共に「Ｌ」となる。

また、時刻ｔ１以前において、トランジスタ３０７および３０８が導通することにより、トランジスタ３０２、３０４、３０５、および３０６は、導通する。そして、トランジスタ３０５および３０６が導通することにより、トランジスタ３０１および３０３は非導通となる。トランジスタ３０１、３０３、および３０９が非導通となるため、電源ライン３１３とグランドラインとの間には貫通電流が流れなくなる。

時刻ｔ１〜ｔ２においては、入力端子Ｎ３からの入力信号が「Ｈ」であり、入力端子Ｎ１からの入力信号が「Ｌ」、入力端子Ｎ２からの入力信号が「Ｈ」である。この場合、図３に示すレベルシフタ回路３では、依然トランジスタ３０８が導通しており、これにより、出力端子Ｏ２から出力される電圧信号は、「Ｌ」のままである。また、トランジスタ３０８は導通しているため、トランジスタ３０２および３０５も導通する。入力端子Ｎ３からの入力信号は「Ｈ」であるため、トランジスタ３０１、３０３、および３０９が導通する。入力端子Ｎ１からの入力信号は「Ｌ」であるため、トランジスタ３０７は非導通となるが、上述したとおり、このとき、トランジスタ３０１および３０２は導通しているため、出力端子Ｏ１から出力される電圧信号は、「Ｈ」となる。出力端子Ｏ１から出力される電圧信号が「Ｈ」となることにより、トランジスタ３０４および３０６が非導通となる。トランジスタ３０４、３０６、および３０７は、非導通であるため、貫通電流は流れなくなる。

時刻ｔ２〜ｔ３においては、入力端子Ｎ３からの入力信号が「Ｈ」であり、入力端子Ｎ１からの入力信号が「Ｈ」、入力端子Ｎ２からの入力信号が「Ｌ」である。入力端子Ｎ３からの入力信号は「Ｈ」であるため、トランジスタ３０１、３０３、および３０９が導通する。入力端子Ｎ１からの入力信号は「Ｈ」であるため、トランジスタ３０７が導通し、出力端子Ｏ１から出力される電圧信号が「Ｌ」となると共に、トランジスタ３０４および３０６は導通する。入力端子Ｎ２からの入力信号は「Ｌ」であるため、トランジスタ３０８は非導通となるが、トランジスタ３０３および３０４が導通しているため、出力端子Ｏ２から出力される電圧信号が「Ｈ」となる。これにより、トランジスタ３０２および３０５は非導通となる。トランジスタ３０２、３０５、および３０８は、非導通であるため、貫通電流は流れなくなる。

なお、時刻ｔ３以降においては、入力端子Ｎ１、Ｎ２、およびＮ３からの各入力信号は、いずれも、時刻ｔ１以前と同じになるため、出力端子Ｏ１およびＯ２から出力される各電圧信号は、共に「Ｌ」となる。

なお、レベルシフタ回路３は、入力端子Ｎ１、Ｎ２、およびＮ３からの各入力信号が、上記のいずれかの組み合わせになった場合のみ、動作を行うように、機能が限定されるものである。例えば入力端子Ｎ３からの入力信号が「Ｌ」となり、かつ、入力端子Ｎ１からの入力信号が「Ｌ」となる場合、出力端子Ｏ１からの電圧信号は不定状態となってしまう。

よって、図１において、ｎ本の走査線の駆動に必要な電圧信号の数（ｎ種類）に対して、その半分（ｇ個）の、ラッチ回路２および選択回路８を備えたゲートドライバ１００においては、レベルシフタ回路３の入力端子Ｎ１、Ｎ２、およびＮ３に各々入力される、パルス６１、７１、およびＱ１が、必ず上記のいずれかの組み合わせに該当することとなる。

ここからは、図１に示すゲートドライバ１００において得られる、回路規模の縮小効果について、図１８に示すゲートドライバ６７２と比較しつつ説明を行う。

ゲートドライバ１００とゲートドライバ６７２とでは、ｎ本の走査線を駆動できる点が同じである。

ここで、ゲートドライバ１００は、シフトレジスタ回路１を構成する、ラッチ回路２の個数（ｇ＝２／ｎ個）が、ゲートドライバ６７２のシフトレジスタ回路６８１を構成する、ラッチ回路６８２の個数（ｎ個）に対して、半分となる。

なお、ゲートドライバ１００のシフトレジスタ回路１では、分周クロックＣＳ２および反転分周クロックＣＳ２Ｂを生成するための、ラッチ回路９がさらに必要となるが、このラッチ回路９が必要となることを考慮しても、シフトレジスタ回路１を構成するラッチ回路の個数は、走査線の本数ｎが多い場合、充分にラッチ回路の個数の低減を図ることができる。

また、ゲートドライバ１００は、ゲートドライバ６７２に対して、各選択回路８、すなわち、各々ｇ個のＮＡＮＤ回路６および７をさらに備える構成となるが、さらに備えることとなる選択回路８毎に備えられるトランジスタ数は、個数低減が可能なラッチ回路６８２（ラッチ回路６８２１〜６８２ｎのいずれか１個）に備えられるトランジスタ数よりも少なくなる（詳細は後述する）。このため、ゲートドライバ１００全体では、ゲートドライバ６７２に対して、トランジスタの個数を低減させることができる。

そして、ゲートドライバ１００を集積回路化した場合の回路規模は、ゲートドライバ６７２を集積回路化した場合よりも、縮小することができる。そして、これに伴い、ゲートドライバ１００では、ゲートドライバ６７２よりも、製造コストの低減を図ることができる。

上記に示したとおり、ゲートドライバ１００は、ゲートドライバ６７２と比較して、概ねｎ／２個のラッチ回路を個数低減できる一方、ｎ／２個の選択回路８をさらに備える。ここからは、ラッチ回路と選択回路８との具体的な回路構成を比較して、ゲートドライバ１００における回路規模の縮小効果を、より詳細に説明する。

図１３は、上記ラッチ回路の一般的な回路構成例を示す図である。図１４は、当該ラッチ回路に備えられるアナログスイッチの構成を示す図である。図１５は、当該ラッチ回路に備えられるＮＡＮＤ回路の構成を示す図である。図１６は、当該ラッチ回路に備えられるインバータの構成を示す図である。

なお、図１に示すラッチ回路２および９、さらには図１８に示すラッチ回路６８２では、便宜上、図２に示す各タイミングチャートの説明に必要であった、動作クロックＣＳの入力端子である端子ＣＫについて、図示および説明した。但し、図１に示すラッチ回路２および９、さらには図１８に示すラッチ回路６８２として実際に用いられる、図１３に示すラッチ回路においては、動作クロックＣＳを論理反転して得られる、反転動作クロックＣＳＢがさらに供給される。図１３では、ラッチ回路の反転動作クロック入力端子を、端子ＣＫＢとして、さらに図示している。

図１３に示すラッチ回路は、４個のアナログスイッチ１３１〜１３４、２個のＮＡＮＤ回路１３５および１３６、および、２個のインバータ１３７および１３８で構成されている。

端子Ｄは、アナログスイッチ１３１に備えられている。端子ＣＫおよび端子ＣＫＢはいずれも、アナログスイッチ１３１〜１３４にそれぞれ備えられている。端子Ｑは、アナログスイッチ１３４に備えられている。端子ＱＢは、ＮＡＮＤ回路１３６の出力端に備えられている。端子ＲＢは、ＮＡＮＤ回路１３５および１３６の各一方の入力端に備えられている。

アナログスイッチ１３１は、アナログスイッチ１３２、およびＮＡＮＤ回路１３５の他方の入力端に接続されている。ＮＡＮＤ回路１３５の出力端は、インバータ１３７の入力端に接続されている。インバータ１３７の出力端は、アナログスイッチ１３２および１３３に接続されている。アナログスイッチ１３３は、アナログスイッチ１３４、およびＮＡＮＤ回路１３６の他方の入力端に接続されている。さらに、端子Ｑは、インバータ１３８を介して端子ＱＢに接続されている。

図１４に示すアナログスイッチ１４０は、アナログスイッチ１３１〜１３４の構成であり、ｎチャネル型のＭＯＳトランジスタｎＴ１と、ｐチャネル型のＭＯＳトランジスタｐＴ１と、を組み合わせて構成されている。

図１５に示すＮＡＮＤ回路１５０は、ＮＡＮＤ回路１３５または１３６の構成である。ＮＡＮＤ回路１５０は、ｐチャネル型のＭＯＳトランジスタｐＴ２およびｐＴ３、および、ｎチャネル型のＭＯＳトランジスタｎＴ２およびｎＴ３の、各ゲート端子がそれぞれ一方および他方の入力端となり、各ドレイン端子が出力端となる。なお、ｐチャネル型のＭＯＳトランジスタｐＴ２およびｐＴ３は、各ソース端子が電源ライン１５１に接続されており、各ドレイン端子がさらに、ソース端子とドレイン端子とが接続された、ｎチャネル型のＭＯＳトランジスタｎＴ２およびｎＴ３を介して、グランドライン１５２に接地されている。

図１６に示すインバータ１６０は、インバータ１３７および１３８の構成である。インバータ１６０は、ｐチャネル型のＭＯＳトランジスタｐＴ４、および、ｎチャネル型のＭＯＳトランジスタｎＴ４の、各ゲート端子が接続されたノードが入力端となり、各ドレイン端子が接続されたノードが出力端となる。ｐチャネル型のＭＯＳトランジスタｐＴ４のソース端子は、電源ライン１６１に接続されており、ｎチャネル型のＭＯＳトランジスタｎＴ４のソース端子は、グランドライン１６２に接続されている。

図１３〜図１６より、図１３に示すラッチ回路と２個のＮＡＮＤ回路とでは、２個のＮＡＮＤ回路のほうが、トランジスタの個数を減少させることができるのは明らかである。

さらに、ゲートドライバ１００のレベルシフタ回路３（図３参照）は、ゲートドライバ６７２のレベルシフタ回路６８３（図２０参照）に対して、回路規模を縮小することができる。

すなわち、レベルシフタ回路３とレベルシフタ回路６８３とを比較すると、まず、レベルシフタ回路３は、２個のレベルシフタ回路６８３に相当する機能、すなわち、２種類の電圧信号を生成する機能を有している。

２個のレベルシフタ回路６８３において、必要となるトランジスタは、電圧ＶＨ以上の耐圧を有している、ｐチャネル型のＭＯＳトランジスタ４個（トランジスタ７０１および７０２が２個ずつ）およびｎチャネル型のＭＯＳトランジスタ４個（トランジスタ７０３および７０４が２個ずつ）となる。

一方、１個のレベルシフタ回路３において、必要となるトランジスタは、電圧ＶＨ以上の耐圧を有している、ｐチャネル型のＭＯＳトランジスタ６個（トランジスタ３０１〜３０６）およびｎチャネル型のＭＯＳトランジスタ３個（トランジスタ３０７〜３０９）となる。

ここで、レベルシフタ回路では、ｎチャネル型のＭＯＳトランジスタのオン抵抗が、ｐチャネル型のＭＯＳトランジスタのオン抵抗よりも小さくないと、動作状態を切り替えられない。このため、レベルシフタ回路では通常、回路の高速動作および安定動作を保証するために、各ｎチャネル型のＭＯＳトランジスタにおけるゲート端子の幅を、各ｐチャネル型のＭＯＳトランジスタにおけるゲート端子の幅に対して、その比率を大きくする必要がある。当該比率を考慮した結果、各ｎチャネル型のＭＯＳトランジスタにおけるゲート端子の幅は大きくされており、かつ、各ｐチャネル型のＭＯＳトランジスタにおけるゲート端子の長さは大きくされている。

ｎチャネル型のＭＯＳトランジスタである、トランジスタ７０３および７０４（図２０参照）、および、トランジスタ３０７〜３０９（図３参照）は全て、ゲート端子の幅Ｗが２４０．０、ゲート端子の長さＬが１．２であるように、設計されている。

ｐチャネル型のＭＯＳトランジスタである、トランジスタ７０１および７０２（図２０参照）は、ゲート端子の幅Ｗが５．０、ゲート端子の長さＬが９．６であるように、設計されている。一方、ｐチャネル型のＭＯＳトランジスタである、トランジスタ３０１〜３０６（図３参照）は全て、ゲート端子の幅Ｗが５．０、ゲート端子の長さＬが４．８であるように、設計されている。

なお、各トランジスタ３０１〜３０６におけるゲート端子の長さＬが、各トランジスタ７０１および７０２におけるゲート端子の長さＬの半分で構わない理由は、以下のとおりである。すなわち、レベルシフタ回路３（図３参照）では、ｐチャネル型のＭＯＳトランジスタである、トランジスタ３０１のドレイン端子とトランジスタ３０２のソース端子とが、トランジスタ３０３のドレイン端子とトランジスタ３０４のソース端子とが、トランジスタ３０５のドレイン端子とトランジスタ３０６のソース端子とが、それぞれ接続された構成となっているためである。当該構成によれば、トランジスタ３０１および３０２における上記オン抵抗、トランジスタ３０３および３０４における上記オン抵抗、および、トランジスタ３０５および３０６における上記オン抵抗、のそれぞれは、トランジスタ７０１または７０２の上記オン抵抗と対応することとなる。

レベルシフタ回路３における６個のｐチャネル型のＭＯＳトランジスタ３０１〜３０６のゲート端子の長さＬは、レベルシフタ回路６８３における３個のｐチャネル型のＭＯＳトランジスタのゲート端子の長さＬとほぼ同じとなる。換言すれば、ｐチャネル型のＭＯＳトランジスタのゲート端子の長さＬの合計に関しては、レベルシフタ回路３のほうが、レベルシフタ回路６８３よりも小さくなる。

以上のとおり、レベルシフタ回路３は、レベルシフタ回路６８３に対して、トランジスタ幅の大きいｎチャネル型のＭＯＳトランジスタの個数を低減でき、かつ、ｐチャネル型のＭＯＳトランジスタのゲート端子の長さＬ、ひいては、ｐチャネル型のＭＯＳトランジスタのサイズの合計を小さくすることができる。

このため、レベルシフタ回路３は、集積化した場合に、レベルシフタ回路６８３よりも回路規模を縮小でき、チップ面積を小さくすることが可能になり、製造コストの低減を図ることができる。

図１に示すゲートドライバ１００は、分周回路であるラッチ回路９に応じた動作を行うシフトレジスタ回路１と選択回路８とを組み合わせることにより、レベルシフタ回路３が、上述したいずれかの組み合わせの範疇で動作可能となる。つまり、図１に示すゲートドライバ１００は、シフトレジスタ回路１とレベルシフタ回路３とを備えることにより、更なる回路規模の縮小効果を発揮することが可能である。

〔実施の形態２〕
図５は、本発明の別の実施の形態に係る走査線駆動装置の回路構成を示す図である。

図５に示すゲートドライバ（走査線駆動装置）２００は、図１に示すゲートドライバ１００の回路構成に対して、以下の点が異なる。

図５に示すゲートドライバ２００は、シフトレジスタ回路１のかわりにシフトレジスタ回路２１０を備え、選択回路８のかわりに選択回路２８を備え、レベルシフタ回路３のかわりにレベルシフタ回路１２３および３３を備える。選択回路２８の各々は、ＮＯＲ回路２６および２７を備える。

シフトレジスタ回路２１０は、ｇ個のラッチ回路２（ラッチ回路２１〜２ｇ）と、ラッチ回路９と、を備える構成において、シフトレジスタ回路１と同じである。但し、図５に示すラッチ回路２１〜２ｇの端子ＱＢについては、使用しているので、図示している。

ラッチ回路９の端子Ｑから出力された分周クロックＣＳ２は、ラッチ回路２１〜２ｇの端子ＣＫ、および、各選択回路２８の、ＮＯＲ回路２７の一方の入力端に供給される。ラッチ回路９の端子ＱＢから出力された反転分周クロックＣＳ２Ｂは、ラッチ回路９自身の端子Ｄ、および、各選択回路２８の、ＮＯＲ回路２６の一方の入力端に供給される。

ラッチ回路２１は、端子Ｑから出力されるパルスＱ１（本実施の形態では、本発明に係る基準パルスでない）を、ラッチ回路２２の端子Ｄに供給すると共に、パルスＱ１を論理反転して得られる反転パルス（基準パルス）ＱＢ１を生成して、端子ＱＢから、出力駆動回路ｓｔ１の選択回路２８に備えられたＮＯＲ回路２６および２７各々の他方の入力端、および、出力駆動回路ｓｔ１のレベルシフタ回路１２３に供給する。ラッチ回路２２は、端子ＤにパルスＱ１が供給されると、端子Ｑから出力されるパルスＱ２（本実施の形態では、本発明に係る基準パルスでない）を、ラッチ回路２３（便宜上、図示は省略している）の端子Ｄに供給すると共に、パルスＱ２を論理反転して得られる反転パルス（基準パルス）ＱＢ２を生成して、端子ＱＢから、出力駆動回路ｓｔ２の選択回路２８に備えられたＮＯＲ回路２６および２７各々の他方の入力端、および、出力駆動回路ｓｔ２のレベルシフタ回路１２３に供給する。そして、ラッチ回路２ｇは、端子ＤにパルスＱ（ｇ−１）が供給されると、端子Ｑから出力されるパルスＱｇ（本実施の形態では、本発明に係る基準パルスでない）を、ラッチ回路２（ｇ＋１）（便宜上、図示は省略している）の端子Ｄに供給すると共に、パルスＱｇを論理反転して得られる反転パルス（基準パルス）ＱＢｇを生成して、端子ＱＢから、出力駆動回路ｓｔｇの選択回路２８に備えられたＮＯＲ回路２６および２７各々の他方の入力端、および、出力駆動回路ｓｔｇのレベルシフタ回路１２３に供給する。

選択回路２８の各々に備えられた、ＮＯＲ回路２６は、反転分周クロックＣＳ２Ｂと供給される反転パルスＱＢ１〜ＱＢｇのいずれかとの否定論理和を示す信号を、直結されたレベルシフタ回路１２３に供給する。また、選択回路２８の各々に備えられた、ＮＯＲ回路２７は、分周クロックＣＳ２と供給される反転パルスＱＢ１〜ＱＢｇのいずれかとの否定論理和を示す信号を、直結されたレベルシフタ回路１２３に供給する。ここでは、各選択回路２８の、ＮＯＲ回路２６の出力信号をそれぞれ、パルス２６１（出力駆動回路ｓｔ１）、パルス２６２（出力駆動回路ｓｔ２）、・・・、パルス２６ｇ（出力駆動回路ｓｔｇ）とし、ＮＯＲ回路２７の出力信号をそれぞれ、パルス２７１（出力駆動回路ｓｔ１）、パルス２７２（出力駆動回路ｓｔ２）、・・・、パルス２７ｇ（出力駆動回路ｓｔｇ）とする。パルス２６１〜２６ｇは本発明に係る第１パルスであり、パルス２７１〜２７ｇは本発明に係る第２パルスである。

レベルシフタ回路１２３の各々には、直結されたＮＯＲ回路２６からの第１パルス（パルス２６１〜２６ｇの対応するいずれか）が入力端子（第１入力端子）Ｎ２１から、直結されたＮＯＲ回路２７からの第２パルス（パルス２７１〜２７ｇの対応するいずれか）が入力端子（第２入力端子）Ｎ２２から、それぞれ供給される。さらに、レベルシフタ回路１２３の各々には、上述したとおり、端子ＱＢが直結されたラッチ回路２からの基準パルス（反転パルスＱＢ１〜ＱＢｇの対応するいずれか）が入力端子（第３入力端子）Ｎ２３から、第３パルスとして供給される。

各レベルシフタ回路１２３はそれぞれ、供給された上記第１および第２パルスに対して論理反転処理を行うと共に、反転処理後に「Ｌ」となるべき信号を、負電圧（例えば、−１０Ｖである電圧値ＶＬ）に電圧変換することで、第１〜第３信号を生成する。第１信号は、第１パルスを、レベルシフタ回路１２３に対応する出力端子５１に供給する電圧信号へと、レベル変換を行う対象となる信号であって、ｐｆ１（出力駆動回路ｓｔ１）、ｐｆ２（出力駆動回路ｓｔ２）、・・・、ｐｆｇ（出力駆動回路ｓｔｇ）で示している。第２信号は、第２パルスを、レベルシフタ回路１２３に対応する出力端子５２に供給する電圧信号へと、レベル変換を行う対象となる信号であって、ｐｓ１（出力駆動回路ｓｔ１）、ｐｓ２（出力駆動回路ｓｔ２）、・・・、ｐｓｇ（出力駆動回路ｓｔｇ）で示している。第３信号は、各レベル変換の処理に係るレベルシフタ回路３３の各種回路動作を制御するための信号であって、ｐｔ１（出力駆動回路ｓｔ１）、ｐｔ２（出力駆動回路ｓｔ２）、・・・、ｐｔｇ（出力駆動回路ｓｔｇ）で示している。

各レベルシフタ回路３３はそれぞれ、供給された上記第１および第２信号に対して論理反転処理を行うと共に、反転処理後に「Ｈ」となるべき信号を、液晶表示装置（図１７参照）における液晶駆動が可能な程度の電圧レベル（例えば、＋１０Ｖ〜＋２５Ｖである所定の電圧値ＶＨ）に電圧変換することで、第１および第２信号のレベル変換を行う（パルスに応じて電圧信号を生成する）。レベル変換されて得られた電圧信号はそれぞれ、出力端子Ｏ２１（第１出力端子）およびＯ２２（第２出力端子）から出力される。

レベルシフタ回路１２３および３３の詳細な構成については後述する。

各レベルシフタ回路３３の出力端子Ｏ２１から出力された上記電圧信号は、当該出力端子Ｏ２１に直結されたバッファ回路４１を通じて、出力端子５１から出力される。各レベルシフタ回路３３の出力端子Ｏ２２から出力された上記電圧信号は、当該出力端子Ｏ２２に直結されたバッファ回路４２を通じて、出力端子５２から出力される。

図６は、ゲートドライバ２００の動作の流れを示すタイミングチャートである。時刻ｔ１〜ｔｎ、チャートＣＳ、チャートＳＩ、チャートＣＳ２、チャートＣＳ２Ｂ、チャートＱ１、およびチャートＱ２については、図２に示すタイミングチャートと同じであるため、詳細な説明を省略する。但し、ここでスタート信号ＳＩは、ゲートドライバ２００の動作開始を示すパルス信号である。

出力駆動回路ｓｔ１の選択回路２８のＮＯＲ回路２６が出力するパルス２６１は、パルスＱ１が「Ｌ」（ＮＯＲ回路２６に供給される反転パルスＱＢ１が「Ｈ」）である間、「Ｌ」に固定される。一方、パルス２６１は、パルスＱ１が「Ｈ」（ＮＯＲ回路２６に供給される反転パルスＱＢ１が「Ｌ」）であり、さらに反転分周クロックＣＳ２Ｂが「Ｌ」である間、すなわち、時刻ｔ１〜時刻ｔ２の間「Ｈ」となる（チャート２６１）。

出力駆動回路ｓｔ１の選択回路２８のＮＯＲ回路２７が出力するパルス２７１は、パルスＱ１が「Ｌ」（ＮＯＲ回路２７に供給される反転パルスＱＢ１が「Ｈ」）である間、「Ｌ」に固定される。一方、パルス２７１は、パルスＱ１が「Ｈ」（ＮＯＲ回路２７に供給される反転パルスＱＢ１が「Ｌ」）であり、さらに分周クロックＣＳ２が「Ｌ」である間、すなわち、時刻ｔ２〜時刻ｔ３の間「Ｈ」となる（チャート２７１）。

出力駆動回路ｓｔ２の選択回路２８のＮＯＲ回路２６が出力するパルス２６２は、パルスＱ２が「Ｌ」（ＮＯＲ回路２６に供給される反転パルスＱＢ２が「Ｈ」）である間、「Ｌ」に固定される。一方、パルス２６２は、パルスＱ２が「Ｈ」（ＮＯＲ回路２６に供給される反転パルスＱＢ２が「Ｌ」）であり、さらに反転分周クロックＣＳ２Ｂが「Ｌ」である間、すなわち、時刻ｔ３〜時刻ｔ４の間「Ｈ」となる（チャート２６２）。

出力駆動回路ｓｔ２の選択回路２８のＮＯＲ回路２７が出力するパルス２７２は、パルスＱ２が「Ｌ」（ＮＯＲ回路２７に供給される反転パルスＱＢ２が「Ｈ」）である間、「Ｌ」に固定される。一方、パルス２７２は、パルスＱ２が「Ｈ」（ＮＯＲ回路２７に供給される反転パルスＱＢ２が「Ｌ」）であり、さらに分周クロックＣＳ２が「Ｌ」である間、すなわち、時刻ｔ４〜時刻ｔ５の間「Ｈ」となる（チャート２７２）。

出力駆動回路ｓｔ１のレベルシフタ回路１２３は、供給されるパルス２６１を論理反転させると共に、電圧ＶＬ（電圧信号の「Ｌ」となるべき信号に対応）およびＶＤ（電圧信号の「Ｈ」となるべき信号に対応）からなる第１信号ｐｆ１に電圧変換して、出力駆動回路ｓｔ１のレベルシフタ回路３３に供給する。出力駆動回路ｓｔ１のレベルシフタ回路３３は、供給される第１信号ｐｆ１を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を、所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ１のレベルシフタ回路３３の出力端子Ｏ２１から、出力駆動回路ｓｔ１のバッファ回路４１を通じて、出力駆動回路ｓｔ１の出力端子５１から出力される（チャート５１（ｓｔ１）出力）。

また、出力駆動回路ｓｔ１のレベルシフタ回路１２３は、供給されるパルス２７１を論理反転させると共に、電圧ＶＬ（電圧信号の「Ｌ」となるべき信号に対応）およびＶＤ（電圧信号の「Ｈ」となるべき信号に対応）からなる第２信号ｐｓ１に電圧変換して、出力駆動回路ｓｔ１のレベルシフタ回路３３に供給する。出力駆動回路ｓｔ１のレベルシフタ回路３３は、供給される第２信号ｐｓ１を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を、所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ１のレベルシフタ回路３３の出力端子Ｏ２２から、出力駆動回路ｓｔ１のバッファ回路４２を通じて、出力駆動回路ｓｔ１の出力端子５２から出力される（チャート５２（ｓｔ１）出力）。

出力駆動回路ｓｔ２のレベルシフタ回路１２３は、供給されるパルス２６２を論理反転させると共に、電圧ＶＬ（電圧信号の「Ｌ」となるべき信号に対応）およびＶＤ（電圧信号の「Ｈ」となるべき信号に対応）からなる第１信号ｐｆ２に電圧変換して、出力駆動回路ｓｔ２のレベルシフタ回路３３に供給する。出力駆動回路ｓｔ２のレベルシフタ回路３３は、供給される第１信号ｐｆ２を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を、所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ２のレベルシフタ回路３３の出力端子Ｏ２１から、出力駆動回路ｓｔ２のバッファ回路４１を通じて、出力駆動回路ｓｔ２の出力端子５１から出力される（チャート５１（ｓｔ２）出力）。

また、出力駆動回路ｓｔ２のレベルシフタ回路１２３は、供給されるパルス２７２を論理反転させると共に、電圧ＶＬ（電圧信号の「Ｌ」となるべき信号に対応）およびＶＤ（電圧信号の「Ｈ」となるべき信号に対応）からなる第２信号ｐｓ２に電圧変換して、出力駆動回路ｓｔ２のレベルシフタ回路３３に供給する。出力駆動回路ｓｔ２のレベルシフタ回路３３は、供給される第２信号ｐｓ２を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を、所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ２のレベルシフタ回路３３の出力端子Ｏ２２から、出力駆動回路ｓｔ２のバッファ回路４２を通じて、出力駆動回路ｓｔ２の出力端子５２から出力される（チャート５２（ｓｔ２）出力）。

以上の要領で、出力駆動回路ｓｔ１からｓｔｇまでの各々に備えられたレベルシフタ回路１２３はそれぞれ、供給される第１パルスを論理反転させると共に、電圧ＶＬ（電圧信号の「Ｌ」となるべき信号に対応）およびＶＤ（電圧信号の「Ｈ」となるべき信号に対応）からなる第１信号に電圧変換して、直結されたレベルシフタ回路３３に供給する。また、各レベルシフタ回路１２３はそれぞれ、供給される第２パルスを論理反転させると共に、電圧ＶＬ（電圧信号の「Ｌ」となるべき信号に対応）およびＶＤ（電圧信号の「Ｈ」となるべき信号に対応）からなる第２信号に電圧変換して、直結されたレベルシフタ回路３３に供給する。

レベルシフタ回路３３は、供給される第１信号を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を、所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。当該電圧信号は、出力端子Ｏ２１から、バッファ回路４１を通じて出力端子５１から出力される。また、レベルシフタ回路３３は、供給される第２信号を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を、所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。当該電圧信号は、出力端子Ｏ２２から、バッファ回路４２を通じて出力端子５２から出力される。

図７には、レベルシフタ回路１２３および３３を組み合わせた構成である、レベルシフタ回路３´の回路構成例を示している。

図７に示すレベルシフタ回路３´において、レベルシフタ回路３３は、トランジスタ３０７〜３０９の各ソース端子が、グランドラインでなく電圧ＶＬが印加された電源ライン（第２電源）３１９に接続されている点を除けば、レベルシフタ回路３（図３参照）の回路構成と同じであるため、詳細な回路構成の説明を省略する。また、図７に示すレベルシフタ回路３３におけるトランジスタ３０１〜３０９は、各々が電圧（ＶＨ＋｜ＶＬ｜）以上の耐圧を有する。なお、電圧ＶＬは、入力端子Ｎ２１、Ｎ２２、およびＮ２３に入力される各信号の「Ｌ」に対応する電圧値よりも低いレベルとなり、かつ、負電圧となる。

図７に示すレベルシフタ回路３´において、レベルシフタ回路１２３は、各々が電圧（ＶＤ＋｜ＶＬ｜）以上の耐圧を有する、９個のＭＯＳトランジスタ（第１〜第９トランジスタ）３２１〜３２９にて構成される。なお、トランジスタ３２１〜３２６はｎチャネル型であり、トランジスタ３２７〜３２９はｐチャネル型である。また、トランジスタ３２１〜３２６のＷ／Ｌは５．０／４．８となっており、トランジスタ３２７〜３２９のＷ／Ｌは４８０．０／１．２となっている。

図７に示すレベルシフタ回路１２３は、以下の構成を有している。

入力端子Ｎ２１には、トランジスタ３２７のゲート端子が接続されている。入力端子Ｎ２２には、トランジスタ３２８のゲート端子が接続されている。入力端子Ｎ２３には、トランジスタ３２９のゲート端子が接続されている。

トランジスタ３２１は、ゲート端子がトランジスタ３２３のゲート端子に、ドレイン端子がトランジスタ３２２のソース端子に、ソース端子が電源ライン３１９に、それぞれ接続されている。

トランジスタ３２２は、ゲート端子がトランジスタ３２４のドレイン端子に、ドレイン端子がトランジスタ３２７のドレイン端子に、それぞれ接続されている。

トランジスタ３２３は、ゲート端子がトランジスタ３２６のドレイン端子に、ドレイン端子がトランジスタ３２４のソース端子に、ソース端子が電源ライン３１９に、それぞれ接続されている。

トランジスタ３２４は、ゲート端子がトランジスタ３２２のドレイン端子に接続されている。

トランジスタ３２５は、ゲート端子がトランジスタ３２４のドレイン端子に、ドレイン端子がトランジスタ３２６のソース端子に、ソース端子が電源ライン３１９に、それぞれ接続されている。

トランジスタ３２６は、ゲート端子がトランジスタ３２４のゲート端子に、ドレイン端子がトランジスタ３２９のドレイン端子に、それぞれ接続されている。

トランジスタ３２７は、ソース端子が電圧ＶＤが印加された電源ライン３３３に接続されている。

トランジスタ３２８は、ドレイン端子がトランジスタ３２４のドレイン端子に、ソース端子が電源ライン３３３に、それぞれ接続されている。

トランジスタ３２９は、ソース端子が電源ライン３３３に接続されている。

さらに、トランジスタ３２２のドレイン端子とトランジスタ３２７のドレイン端子とが接続されたノード３３４は、レベルシフタ回路３３の入力端子Ｎ１に接続されており、トランジスタ３２４のドレイン端子とトランジスタ３２８のドレイン端子とが接続されたノード３３５は、レベルシフタ回路３３の入力端子Ｎ２に接続されており、トランジスタ３２６のドレイン端子とトランジスタ３２９のドレイン端子とが接続されたノード３３６は、レベルシフタ回路３３の入力端子Ｎ３に接続されている。なおこのとき、レベルシフタ回路３３の出力端子Ｏ２１はレベルシフタ回路３の出力端子Ｏ１（図３参照）に対応しており、レベルシフタ回路３３の出力端子Ｏ２２はレベルシフタ回路３の出力端子Ｏ２（図３参照）に対応している。

図８は、レベルシフタ回路３´が電圧信号を生成する流れを示すタイミングチャートである。入力端子Ｎ２１、Ｎ２２、およびＮ２３からの各入力信号は、図６に示す時刻ｔ１〜ｔ３と同じ信号とする。入力端子Ｎ２１からの入力信号にはパルス２６１が、入力端子Ｎ２２からの入力信号にはパルス２７１が、入力端子Ｎ２３からの入力信号には反転パルスＱＢ１が、それぞれ対応する。入力端子Ｎ１からの入力信号には第１信号ｐｆ１が、入力端子Ｎ２からの入力信号には第２信号ｐｓ１が、入力端子Ｎ３からの入力信号には第３信号ｐｔ１が、それぞれ対応する。

時刻ｔ１以前においては、入力端子Ｎ２３からの入力信号が「Ｈ」であり、入力端子Ｎ２１およびＮ２２からの各入力信号が「Ｌ」である。この場合、図７に示すレベルシフタ回路１２３では、トランジスタ３２９が導通する一方、トランジスタ３２７および３２８が非導通となる。トランジスタ３２９が導通すると、ノード３３６から入力端子Ｎ３に入力される信号（第３信号）ｐｔ１は「Ｌ」となる。一方、トランジスタ３２７および３２８が非導通となると、ノード３３４から入力端子Ｎ１に入力される信号（第１信号）ｐｆ１、および、ノード３３５から入力端子Ｎ２に入力される信号（第２信号）ｐｓ１は、共に「Ｈ」となる。時刻ｔ３以降においても、時刻ｔ１以前と同じである。

時刻ｔ１〜ｔ２においては、入力端子Ｎ２３からの入力信号が「Ｌ」であり、入力端子Ｎ２１からの入力信号が「Ｈ」であり、入力端子Ｎ２２からの入力信号が「Ｌ」である。この場合、図７に示すレベルシフタ回路１２３では、トランジスタ３２７が導通する一方、トランジスタ３２８および３２９が非導通となる。トランジスタ３２７が導通すると、信号ｐｆ１は「Ｌ」となる。一方、トランジスタ３２８および３２９が非導通となると、信号ｐｓ１およびｐｔ１は、共に「Ｈ」となる。

時刻ｔ２〜ｔ３においては、入力端子Ｎ２３からの入力信号が「Ｌ」であり、入力端子Ｎ２１からの入力信号が「Ｌ」であり、入力端子Ｎ２２からの入力信号が「Ｈ」である。この場合、図７に示すレベルシフタ回路１２３では、トランジスタ３２８が導通する一方、トランジスタ３２７および３２９が非導通となる。トランジスタ３２８が導通すると、信号ｐｓ１は「Ｌ」となる。一方、トランジスタ３２７および３２９が非導通となると、信号ｐｆ１およびｐｔ１は、共に「Ｈ」となる。

ここで、信号ｐｆ１、ｐｓ１、およびｐｔ１において、「Ｈ」の信号に対応する電圧レベルは電圧ＶＤとなり、「Ｌ」の信号に対応する電圧レベルは電圧ＶＬとなる。

レベルシフタ回路３３の入力端子Ｎ１〜Ｎ３に入力される信号はそれぞれ、信号ｐｆ１、ｐｓ１、ｐｔ１となる。ここで、信号ｐｆ１、ｐｓ１、およびｐｔ１はそれぞれ、「Ｈ」および「Ｌ」に対応する電圧レベルこそ異なるものの、波形としては、図４において入力端子Ｎ１〜Ｎ３に入力される信号とそれぞれ同じである。また、供給される各信号ｐｆ１、ｐｓ１、およびｐｔ１に応じた動作を行う、レベルシフタ回路３３は、上述したとおり、トランジスタ３０７〜３０９の各ソース端子が、グランドラインでなく電圧ＶＬが印加された電源ライン３１９に接続されている点を除けば、レベルシフタ回路３（図３参照）の回路構成と同じである。従って、レベルシフタ回路３３の各出力端子Ｏ２１（Ｏ１）およびＯ２２（Ｏ２）から、チャートＯ２１出力信号、および、チャートＯ２２出力信号に示す波形を有する電圧信号が得られることは自明であり、図４に示すタイミングチャートを参照すれば、当業者であれば、容易に理解できるであろう。

信号ｐｆ１、ｐｓ１、およびｐｔ１はそれぞれ、レベルシフタ回路１２３の入力端子Ｎ２１〜Ｎ２３に入力される各信号を、論理反転させた波形となっているため、パルスの発生するタイミングがレベルシフタ回路１２３の入力端子Ｎ２１〜Ｎ２３に入力される各信号と、一致していると解釈することができる。すなわち、トランジスタ３０７は第１パルスが発生しているか否かに応じて導通と非導通とを切り替え、トランジスタ３０８は第２パルスが発生しているか否かに応じて導通と非導通とを切り替え、トランジスタ３０９は第３パルスが発生しているか否かに応じて導通と非導通とを切り替える、という点において、レベルシフタ回路３（図３参照）とレベルシフタ回路３３とは、同様の動作を行うものである。

レベルシフタ回路３´（図７参照）は、レベルシフタ回路６８３´（図２１参照）に対して、回路規模を縮小することができる。

すなわち、レベルシフタ回路３´は、ｐチャネル型のＭＯＳトランジスタが９個（トランジスタ３０１〜３０６、３２７〜３２９）、ｎチャネル型のＭＯＳトランジスタが９個（トランジスタ３０７〜３０９、３２１〜３２６）、それぞれ必要となる。

一方、レベルシフタ回路６８３´は、ｐチャネル型のＭＯＳトランジスタが４個（トランジスタ７１３、７１４、７１７、７１８）、ｎチャネル型のＭＯＳトランジスタが４個（トランジスタ７１１、７１２、７１５、７１６）、それぞれ必要となる。但し、レベルシフタ回路３´は、２個のレベルシフタ回路６８３´に相当する機能、すなわち、２種類の電圧信号を生成する機能を有している。このため、互いに同一の本数の走査線を駆動すべき場合、レベルシフタ回路６８３´は、レベルシフタ回路３´に対して２倍の個数必要となる。つまり、レベルシフタ回路６８３´が、１個のレベルシフタ回路３´と同一の機能を実現するためには、ｐチャネル型のＭＯＳトランジスタが８個、ｎチャネル型のＭＯＳトランジスタが８個、それぞれ必要となる。トランジスタの個数だけを見れば、レベルシフタ回路６８３´のほうがレベルシフタ回路３´よりも少ない個数で、同一の機能を実現することができる。

しかしながら、ここで各トランジスタのサイズを考慮すると、レベルシフタ回路３´は、Ｗ／Ｌが、５．０／４．８のトランジスタが１２個（トランジスタ３０１〜３０６、３２１〜３２６）、２４０．０／１．２のトランジスタが３個（トランジスタ３０７〜３０９）、４８０．０／１．２のトランジスタが３個（トランジスタ３２７〜３２９）により設計されており、これらのトランジスタのゲート端子面積（ゲート端子の幅とゲート端子の長さとの積）は２８８０μｍ^２になる。一方、レベルシフタ回路６８３´は、Ｗ／Ｌが、５．０／９．６のトランジスタが８個（トランジスタ７１１、７１２、７１７、７１８が各々２個）、２４０．０／１．２のトランジスタが４個（トランジスタ７１３、７１４が各々２個）、４８０．０／１．２のトランジスタが４個（トランジスタ７１５、７１６が各々２個）により設計されており、これらのトランジスタのゲート端子面積は３８４０μｍ^２になる。

従って、レベルシフタ回路３´は、レベルシフタ回路６８３´に対して、回路規模を縮小することができる。

なお、シフトレジスタ回路２１０については、具体的構成が、シフトレジスタ回路１（図１参照）と実質同じであるため、回路規模の縮小効果についての説明を省略する。

以上のとおり、レベルシフタ回路３´は、集積化した場合に、レベルシフタ回路６８３´よりも回路規模を縮小でき、チップ面積を小さくすることが可能になり、製造コストの低減を図ることができる。

図５に示すゲートドライバ２００は、分周回路であるラッチ回路９に応じた動作を行うシフトレジスタ回路２１０と選択回路２８とを組み合わせることにより、レベルシフタ回路１２３および３３は、上述した動作が可能となる。つまり、図５に示すゲートドライバ２００は、シフトレジスタ回路２１０とレベルシフタ回路３´とを備えることにより、更なる回路規模の縮小効果を発揮することが可能である。

〔実施の形態３〕
図９は、本発明のさらに別の実施の形態に係る走査線駆動装置の回路構成を示す図である。図９に示すゲートドライバ（走査線駆動装置）３００は、図５に示すゲートドライバ２００の変形例であると解釈することができる。

ゲートドライバ３００は、ゲートドライバ２００の構成に加え、ラッチ回路２１１をさらに備えた構成である。

ラッチ回路２１１は、ラッチ回路２１〜２ｇおよび９と同一の端子を有している（但し、端子ＱＢは省略可能である）。ラッチ回路２１１は、端子Ｄにシフトレジスタ回路２１０およびラッチ回路２１１の動作電圧である電圧ＶＤが、端子ＣＫにスタート信号ＳＩが、端子ＲＢにパワーオンリセット信号ＰＲが、それぞれ供給されており、端子Ｑから反転リセット信号ＲＳＢが出力される。ラッチ回路２１１の端子Ｑから出力された反転リセット信号ＲＳＢは、シフトレジスタ回路２１０のラッチ回路２１〜２ｇおよび９の各ＲＢ端子に供給される。

ラッチ回路２１１は、スタート信号ＳＩを分周クロックＣＳ２と同期させることを目的に、備えられたものである。

ラッチ回路２１１は、ゲートドライバ３００の起動時に、パワーオンリセット信号ＰＲにより、リセットされる。なお、パワーオンリセット信号ＰＲは、図示しないパワーオンリセット回路等のゲートドライバ３００内部の回路で生成されるものであってもよいし、ゲートドライバ３００外部から供給されるものであってもよい。そして、例えば、ゲートドライバ３００起動後における、第１回目のリセットは、パワーオンリセット信号ＰＲにより実施する。そして、その後、スタート信号ＳＩがゲートドライバ３００に入力されて、ゲートドライバ３００のリセットが解除された後、再度ゲートドライバ３００のリセットを行うためには例えば、シフトレジスタ回路２１０における最終段のラッチ回路（図示しない）が動作したことを検知してリセット信号を新たに生成し、当該リセット信号を用いて、リセットを実施する。

これにより、ゲートドライバ３００は、次のスタート信号ＳＩが供給される前において、ラッチ回路９の動作が停止されると共に、シフトレジスタ回路２１０全体の動作が停止されるため、低消費電力化を図ることができる。なお、ラッチ回路９およびシフトレジスタ回路２１０の動作が停止しているときには、この状態で（ラッチ回路９の動作が停止されると共にシフトレジスタ回路２１０全体の動作が停止されて）、スタート信号ＳＩを待ち受けるため、次のスタート信号ＳＩの入力により、シフトレジスタ回路２１０は、再度動作を開始できる。

図１０は、ゲートドライバ３００の動作の流れを示すタイミングチャートである。

ラッチ回路２１〜２ｇおよび９には、ラッチ回路２１１からの、反転リセット信号ＲＳＢ（チャートＲＳＢ）が供給される。ラッチ回路２１〜２ｇおよび９は、反転リセット信号ＲＳＢが「Ｌ」となる期間においてリセットされており、このリセットされている期間において、分周クロックＣＳ２は「Ｌ」に保持されている（チャートＣＳ２）。

動作クロックＣＳの立ち上がりのタイミングに対してセットアップ時間を考慮した時刻ｔ０において、スタート信号ＳＩ（チャートＳＩ）が、ラッチ回路２１１およびラッチ回路２１に供給されると、スタート信号ＳＩの立ち上がりと同時に、反転リセット信号ＲＳＢが「Ｈ」となり、これにより、ラッチ回路２１〜２ｇおよび９に対するリセットは解除される。

その後、時刻ｔ１において、分周クロックＣＳ２が立ち上がると、ラッチ回路２１は、スタート信号ＳＩの立ち上がりを認識し、図５に示すゲートドライバ２００と同じ要領で、パルスＱ１を発生させる（チャートＱ１）。その後は、図６に示すタイミングチャートと同じなので、詳細な説明を省略する。

図９に示すとおり、ゲートドライバ３００は、リセット信号の出力タイミングを制御するための、ラッチ回路２１１をさらに備えるため、簡単な構成により、スタート信号ＳＩと分周クロックＣＳ２との同期を実施することが可能となる。この構成によれば、ラッチ回路２１にスタート信号ＳＩが入力されるタイミングは、動作クロックＣＳの立ち上がりのタイミングに応じて決定可能となり、シフトレジスタ回路２１０の動作クロックとしての、分周クロックＣＳ２の立ち上がりのタイミングと一致させる必要が無い。つまり、ラッチ回路２１にスタート信号ＳＩが入力されるタイミングは、動作クロックＣＳが立ち上がるタイミングと一致する、周知のシフトレジスタ回路と同じ入力タイミングで行うことができるようになる。

シフトレジスタ回路２１０は、スタート信号ＳＩが「Ｈ」となる期間を、分周クロックＣＳ２の立ち上がりにて認識する（図６のチャートＳＩおよびＣＳ２参照）。シフトレジスタ回路２１０へのスタート信号ＳＩの供給のタイミングは、分周クロックＣＳ２の立ち上がりのタイミングに応じて決定するよりも、動作クロックＣＳの立ち上がりのタイミングに応じて決定するほうが、その制御が簡単になる。

〔実施の形態４〕
図１１は、本発明の他の実施の形態に係る走査線駆動装置の回路構成を示す図である。図１１に示すゲートドライバ（走査線駆動装置）４００は、図１に示すゲートドライバ１００の変形例であると解釈することができる。

ゲートドライバ４００は、ゲートドライバ１００の構成に対し、選択回路８のかわりに選択回路４８を備える。選択回路４８の各々は、ＮＡＮＤ回路４６０および４７０、およびＡＮＤ回路４７５を備える。

ＮＡＮＤ回路４６０および４７０はそれぞれ、ゲートドライバ１００のＮＡＮＤ回路６および７に対し、入力端が１個追加されており、この追加された各入力端に、動作クロックＣＳが供給される。ＮＡＮＤ回路４６０は、動作クロックＣＳと、分周クロックＣＳ２と、供給されるパルスＱ１〜Ｑｇのいずれかと、の否定論理積を示す信号を、直結されたレベルシフタ回路３に供給する。また、ＮＡＮＤ回路４７０は、動作クロックＣＳと、反転分周クロックＣＳ２Ｂと、供給されるパルスＱ１〜Ｑｇのいずれかと、の否定論理積を示す信号を、直結されたレベルシフタ回路３に供給する。ここでは、各選択回路４８の、ＮＡＮＤ回路４６０の出力信号をそれぞれ、パルス４６１（出力駆動回路ｓｔ１）、パルス４６２（出力駆動回路ｓｔ２）、・・・、パルス４６ｇ（出力駆動回路ｓｔｇ）とし、ＮＡＮＤ回路４７０の出力信号をそれぞれ、パルス４７１（出力駆動回路ｓｔ１）、パルス４７２（出力駆動回路ｓｔ２）、・・・、パルス４７ｇ（出力駆動回路ｓｔｇ）とする。パルス４６１〜４６ｇは本発明に係る第１パルスであり、パルス４７１〜４７ｇは本発明に係る第２パルスである。

ＡＮＤ回路４７５は、直結されたラッチ回路２からの基準パルス（パルスＱ１〜Ｑｇの対応するいずれか）が一方の入力端に、動作クロックＣＳが他方の入力端に、それぞれ供給されている。ＡＮＤ回路４７５は、供給された、当該基準パルスと動作クロックＣＳとの論理積を示す信号（符号ＱＳ１〜ＱＳｇ参照）を、第３パルスとして、直結されたレベルシフタ回路３に供給する。

ゲートドライバ１００、２００、および３００では、第１および第２パルスのパルス幅を、分周クロックＣＳ２の１／２周期に対応する期間としていたが、ゲートドライバ４００では、第１および第２パルスのパルス幅が、分周クロックＣＳ２の１／２周期に対応する期間に限定されない。

図１２は、ゲートドライバ４００の動作の流れを示すタイミングチャートである。

パルス４６１および４６２、および、パルス４７１および４７２はそれぞれ、図２に示す、パルス６１および６２、および、パルス７１および７２に対応するが、それぞれ、動作クロックＣＳが「Ｈ」となる期間においてのみ「Ｌ」となる（チャート４６１、４７１、４６２、および、４７２）。また同様に、ＡＮＤ回路４７５からの信号ＱＳ１およびＱＳ２はそれぞれ、図２に示す、パルスＱ１およびＱ２に対応するが、それぞれ、動作クロックＣＳが「Ｈ」となる期間においてのみ「Ｈ」となる（チャートＱＳ１およびＱＳ２）。

この結果、パルス４６１、４７１、および信号ＱＳ１から、出力駆動回路ｓｔ１のレベルシフタ回路３（図１１参照）が、図３および図４にて説明したのと同様の要領により生成された、出力端子５１および５２からの各出力（電圧信号）は、レベル変換が行われて、出力される（チャート５１（ｓｔ１）出力および５２（ｓｔ１）出力）。パルス４６２および４７２においても、同様の要領により、出力端子５１および５２からの各出力（電圧信号）は、レベル変換が行われて、出力される（チャート５１（ｓｔ２）出力および５２（ｓｔ２）出力）。最終的に、時刻ｔｎから、動作クロックＣＳの１／２周期に相当する期間の電圧信号は、出力駆動回路ｓｔｇの出力端子５２から出力される（チャート５２（ｓｔｇ）出力）。

なお、ゲートドライバ４００は、第１および第２パルスのパルス幅を決定するために、動作クロックＣＳを使用したが、これに限定されず、任意のパルス幅の信号を使用することにより、第１および第２パルスのパルス幅を任意に調整可能となる。ゲートドライバ４００は、各走査線の走査時間を、任意に調整することが可能となる。

〔実施の形態５〕
図２３は、本発明の一実施の形態に係るレベルシフタ回路の回路構成を示す図である。

図２３に示すレベルシフタ回路９００は、図３に示すレベルシフタ回路３の構成において、入力端子Ｎ１〜Ｎ３の前段に、インバータ９０３および９０４と、ＮＡＮＤ回路９０５と、を備えた構成である。

レベルシフタ回路９００の入力端子Ｎ１０１には、インバータ９０３の入力端が接続されている。レベルシフタ回路９００の入力端子Ｎ１０２には、インバータ９０４の入力端が接続されている。インバータ９０３および９０４の各出力端は、ＮＡＮＤ回路９０５の一方および他方の入力端にそれぞれ接続されている。レベルシフタ回路９００の出力端子Ｏ１０１およびＯ１０２はそれぞれ、レベルシフタ回路３の出力端子Ｏ１およびＯ２（図３参照）に対応する。

さらに、インバータ９０３の出力端は入力端子Ｎ１に、インバータ９０４の出力端は入力端子Ｎ２に、ＮＡＮＤ回路９０５の出力端は入力端子Ｎ３に、それぞれ接続されている。

入力端子Ｎ１０１およびＮ１０２にはいずれも、ロジック信号であるパルスが入力される。また、入力端子Ｎ１０１およびＮ１０２に入力される各パルスは、少なくとも一方が「Ｌ」となっている。こうしたパルスの一例としては、シフトレジスタ回路９８１（図２７参照）において、互いに直結されている２つのラッチ回路（例えば、ラッチ回路６８２１とラッチ回路６８２２）から各々出力されたパルスが挙げられる。互いに直結されている２つのラッチ回路における、一方（前段）のラッチ回路に入力端子Ｎ１０１を、他方（後段）のラッチ回路に入力端子Ｎ１０２を、それぞれ接続することにより、入力端子Ｎ１０１およびＮ１０２に対しては、少なくとも一方が「Ｌ」となる各上記パルスを供給することが可能となる。但し、当然ながら、各上記パルスは、シフトレジスタ回路９８１において、互いに直結されている２つのラッチ回路から各々出力されたパルスに限定されるものでない。

図２４は、レベルシフタ回路９００が電圧信号を生成する流れを示すタイミングチャートである。

入力端子Ｎ１０１に入力されるパルスは、時刻ｔ１以前において「Ｌ」、時刻ｔ１〜時刻ｔ２の間において「Ｈ」、時刻ｔ２以降において「Ｌ」となっている（チャートＮ１０１入力信号）。入力端子Ｎ１０２に入力されるパルスは、時刻ｔ２以前において「Ｌ」、時刻ｔ２〜時刻ｔ３の間において「Ｈ」、時刻ｔ３以降において「Ｌ」となっている（チャートＮ１０２入力信号）。このとおり、入力端子Ｎ１０１およびＮ１０２に入力される各パルスは、少なくとも一方が「Ｌ」となっている。

入力端子Ｎ１０１に入力されたパルスは、インバータ９０３により論理反転され、パルス９０６として、入力端子Ｎ１に供給される（チャートＮ１入力信号）と共に、ＮＡＮＤ回路９０５の一方の入力端に供給される。入力端子Ｎ１０２に入力されたパルスは、インバータ９０４により論理反転され、パルス９０７として、入力端子Ｎ２に供給される（チャートＮ２入力信号）と共に、ＮＡＮＤ回路９０５の他方の入力端に供給される。

ＮＡＮＤ回路９０５は、パルス９０６とパルス９０７との否定論理積を示す信号である、パルス９０８を生成し出力する。パルス９０８は、入力端子Ｎ３に供給される（チャートＮ３入力信号）。

入力端子Ｎ１〜Ｎ３に入力される各信号はそれぞれ、パルス９０６、９０７、および９０８に対応する。パルス９０６、９０７、および９０８はそれぞれ、パルス６１、パルス７１、およびパルスＱ１（いずれも図４参照）と、波形としては同じものとなっている。また、供給されるパルス９０６、９０７、および９０８に応じた動作を行う、レベルシフタ回路９００における入力端子Ｎ１〜Ｎ３以降の段の回路は、レベルシフタ回路３（図３参照）の回路構成と同じである。従って、レベルシフタ回路９００の、出力端子Ｏ１０１からチャートＯ１０１出力信号に示す波形を有する電圧信号が得られ、出力端子Ｏ１０２からチャートＯ１０２出力信号に示す波形を有する電圧信号が得られることは、図４に示すタイミングチャートを参照すれば自明であり、当業者であれば、容易に理解できるであろう。

上記の構成によれば、レベルシフタ回路９００は、図３に示すレベルシフタ回路３と同様に、集積化した場合に、レベルシフタ回路６８３（図２０参照）よりも回路規模を縮小でき、チップ面積を小さくすることが可能になり、製造コストの低減を図ることができる。

なお、レベルシフタ回路９００では、ＮＡＮＤ回路９０５がさらに備えられているが、ＮＡＮＤ回路９０５および後述するＮＯＲ回路９１３（図２５参照）をはじめとする、周知のロジック回路の回路規模は、電圧ＶＨまたは電圧（ＶＨ＋｜ＶＬ｜）以上の耐圧を有する、トランジスタ３０１〜３０９のサイズに対して、無視できる程度に非常に小さい。

また、図２３に示すレベルシフタ回路９００は、インバータ９０３および９０４を備えている。ここで、インバータ９０３および９０４を備える目的は、入力端子Ｎ１０１およびＮ１０２に入力される各パルスに対して、出力端子Ｏ１０１およびＯ１０２から出力される各電圧信号が、論理反転してしまうことを抑制することにある。すなわち、換言すれば、インバータ９０３および９０４を備える目的は、出力端子Ｏ１０１およびＯ１０２から出力される各電圧信号が、入力端子Ｎ１０１およびＮ１０２に入力される各パルスの反転信号となってしまうことを抑制することにある。従って、入力端子Ｎ１０１およびＮ１０２に入力される各パルスが、予め論理反転されていれば、インバータ９０３および９０４は必須の構成でない。

図２５は、本発明の別の実施の形態に係るレベルシフタ回路の回路構成を示す図である。

図２５に示すレベルシフタ回路９００´は、図７に示すレベルシフタ回路３´の構成において、入力端子Ｎ２１〜Ｎ２３の前段に、ＮＯＲ回路９１３を備えた構成である（特に、レベルシフタ回路４４３参照）。

レベルシフタ回路９００´の入力端子Ｎ１０１には、ＮＯＲ回路９１３の一方の入力端が接続されている。レベルシフタ回路９００´の入力端子Ｎ１０２には、ＮＯＲ回路９１３の他方の入力端が接続されている。レベルシフタ回路９００´の出力端子Ｏ１０１およびＯ１０２はそれぞれ、レベルシフタ回路３´の出力端子Ｏ２１およびＯ２２（図７参照）に対応する。

さらに、入力端子Ｎ１０１は入力端子Ｎ２１に、入力端子Ｎ１０２は入力端子Ｎ２２に、ＮＯＲ回路９１３の出力端は入力端子Ｎ２３に、それぞれ接続されている。

入力端子Ｎ１０１およびＮ１０２にはいずれも、ロジック信号であるパルスが入力される。また、入力端子Ｎ１０１およびＮ１０２に入力される各パルスは、少なくとも一方が「Ｌ」となっている。こうしたパルスの一例としては、シフトレジスタ回路９８１（図２７参照）において、互いに直結されている２つのラッチ回路（例えば、ラッチ回路６８２１とラッチ回路６８２２）から各々出力されたパルスが挙げられる。互いに直結されている２つのラッチ回路における、一方（前段）のラッチ回路に入力端子Ｎ１０１を、他方（後段）のラッチ回路に入力端子Ｎ１０２を、それぞれ接続することにより、入力端子Ｎ１０１およびＮ１０２に対しては、少なくとも一方が「Ｌ」となる各上記パルスを供給することが可能となる。但し、当然ながら、各上記パルスは、シフトレジスタ回路９８１において、互いに直結されている２つのラッチ回路から各々出力されたパルスに限定されるものでない。

図２６は、レベルシフタ回路９００´が電圧信号を生成する流れを示すタイミングチャートである。

入力端子Ｎ１０１に入力されるパルスは、時刻ｔ１以前において「Ｌ」、時刻ｔ１〜時刻ｔ２の間において「Ｈ」、時刻ｔ２以降において「Ｌ」となっている（チャートＮ１０１（Ｎ２１）入力信号）。入力端子Ｎ１０２に入力されるパルスは、時刻ｔ２以前において「Ｌ」、時刻ｔ２〜時刻ｔ３の間において「Ｈ」、時刻ｔ３以降において「Ｌ」となっている（チャートＮ１０２（Ｎ２２）入力信号）。このとおり、入力端子Ｎ１０１およびＮ１０２に入力される各パルスは、少なくとも一方が「Ｌ」となっている。

ＮＯＲ回路９１３は、入力端子Ｎ１０１に入力されたパルスと、入力端子Ｎ１０２に入力されたパルスと、の否定論理和を示す信号を生成し出力する（チャートＮ２３出力信号）。

入力端子Ｎ２１〜Ｎ２３に入力される各信号はそれぞれ、図８に示すタイミングチャートと、波形としては同じものとなっている。また、供給される入力端子Ｎ２１〜Ｎ２３に入力される各信号に応じた動作を行う、レベルシフタ回路９００´における入力端子Ｎ２１〜Ｎ２３の後段の回路は、レベルシフタ回路３´（図７参照）の回路構成と同じである。従って、レベルシフタ回路９００´の、出力端子Ｏ１０１からチャートＯ１０１出力信号に示す波形を有する電圧信号が得られ、出力端子Ｏ１０２からチャートＯ１０２出力信号に示す波形を有する電圧信号が得られることは、図４および図８に示すタイミングチャートを参照すれば自明であり、当業者であれば、容易に理解できるであろう。

上記の構成によれば、レベルシフタ回路９００´は、図７に示すレベルシフタ回路３´と同様に、集積化した場合に、レベルシフタ回路６８３´（図２１参照）よりも回路規模を縮小でき、チップ面積を小さくすることが可能になり、製造コストの低減を図ることができる。

加えて、レベルシフタ回路４４３に着目すると、レベルシフタ回路４４３は、入力端子Ｎ１０１に入力されたパルスを、論理反転すると共に、電圧信号の「Ｈ」に対応する電圧レベルを電圧ＶＤとし、電圧信号の「Ｌ」に対応する電圧レベルを電圧ＶＬとした、信号ｐｆ１を生成し、入力端子Ｎ１０２に入力されたパルスを、論理反転すると共に、電圧信号の「Ｈ」に対応する電圧レベルを電圧ＶＤとし、電圧信号の「Ｌ」に対応する電圧レベルを電圧ＶＬとした、信号ｐｓ１を生成する構成となっている。つまり、レベルシフタ回路４４３は、入力端子Ｎ１０１およびＮ１０２に入力すべき各パルスを、図示しないインバータ等により予め論理反転させることにより、レベルシフタ回路３３部分を備えなくとも、レベルシフタ回路として機能させることが可能である。本発明は、パルスが予め論理反転されて、レベルシフタ回路４４３の各入力端子Ｎ１０１およびＮ１０２に入力され、各入力端子Ｎ１０１およびＮ１０２に入力されたパルスに応じて、信号ｐｆ１を生成して出力すると共に、信号ｐｓ１を生成して出力する、本発明に係るレベルシフタ回路としての、レベルシフタ回路４４３についても、発明の範疇に含まれている。

図２７は、レベルシフタ回路９００または９００´を備えた走査線駆動装置の回路構成を示す図である。

図２７に示すゲートドライバ（走査線駆動装置）９７２は、図１８に示すゲートドライバ６７２に対して、以下の点が異なる。

ゲートドライバ９７２は、ｎ個のレベルシフタ回路６８３のかわりに、ｇ個のレベルシフタ回路９８３を備える。レベルシフタ回路９８３は、レベルシフタ回路６８３と同様の要領で、各符号に１からｇまでの番号をさらに付加している。

レベルシフタ回路９８３１〜９８３ｇはそれぞれ、２個の入力端子Ｎ１０１およびＮ１０２と、２個の出力端子（第１および第２出力端子）Ｏ１０１およびＯ１０２と、を有している。レベルシフタ回路９８３１〜９８３ｇの各々は、レベルシフタ回路９００（図２３参照）またはレベルシフタ回路９００´（図２５参照）が適用されている。

符号９８１の部材は、ラッチ回路６８２をｎ段接続したシフトレジスタ回路である。シフトレジスタ回路９８１の各出力端には、２個の当該出力端毎に、レベルシフタ回路９８３が接続されている。図２７の動作タイミング（ゲートドライバ９７２が、駆動クロックＣに同期して、パルスを順次シフトする要領）を示すタイミングチャートは、図１９である。

シフトレジスタ回路９８１は、シフトレジスタ回路６８１（図１８参照）と同様に、自身に供給される、スタート信号Ｓおよび駆動クロックＣに応じた動作を行う。

シフトレジスタ回路９８１では、図１９に示すとおり、スタート信号Ｓにパルス信号が入力されると、駆動クロックＣが「Ｌ」から「Ｈ」へと立ち上がるときに、１段目のラッチ回路６８２１の出力が「Ｈ」となり、その次に駆動クロックＣが「Ｌ」から「Ｈ」へと立ち上がるときに、１段目のラッチ回路６８２１の出力が「Ｌ」となり２段目のラッチ回路６８２２の出力が「Ｈ」となる。

ラッチ回路６８２１から出力された「Ｈ」の信号は、レベルシフタ回路９８３１の入力端子Ｎ１０１に入力される。レベルシフタ回路９８３１では、入力端子Ｎ１０１に入力された当該信号が、液晶駆動が可能な程度の電圧レベルを有する電圧信号へと変換され、当該電圧信号は、バッファ回路６８４１を介して出力端子６８５１から出力される（図１９の、チャート６８５１出力参照）。当該電圧信号は、走査線６７７（図１７参照）の１本を駆動するための走査線駆動信号６７６（図１７参照）として出力される。

また、ラッチ回路６８２２から出力された「Ｈ」の信号は、レベルシフタ回路９８３１の入力端子Ｎ１０２に入力される。レベルシフタ回路９８３１では、入力端子Ｎ１０２に入力された当該信号が、液晶駆動が可能な程度の電圧レベルを有する電圧信号へと変換され、当該電圧信号は、バッファ回路６８４２を介して出力端子６８５２から出力される（図１９の、チャート６８５２出力参照）。当該電圧信号は、走査線６７７（図１７参照）の１本を駆動するための走査線駆動信号６７６（図１７参照）として出力される。

シフトレジスタ回路９８１は、３段目〜ｎ段目についても、駆動クロックＣの立ち上がりのタイミングで、ラッチ回路６８２３〜６８２ｎが、パルスを順次出力する。順次出力された当該パルスは同様に、レベルシフタ回路９８３２〜９８３ｇで電圧信号へと変換され、バッファ回路６８４３〜６８４ｎを介して、出力端子６８５３〜６８５ｎから出力される。出力端子６８５１〜６８５ｎから、電圧信号が出力されるタイミングは、図１９に示すとおりである。図１９に示すタイミングチャートによれば、出力端子６８５１〜６８５ｎからは、駆動クロックＣの立ち上がりのタイミング毎に、出力端子６８５１からの電圧信号、出力端子６８５２からの電圧信号、・・・、出力端子６８５ｎからの電圧信号、が順次出力されることとなる。

上記の構成によれば、ゲートドライバ９７２は、本発明の前提として上述した、図１８に示すゲートドライバ６７２において、本発明に係るレベルシフタ回路９００または９００´を適用する構成により、回路規模をさらに縮小し、製造コストをさらに低減することが可能となる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、パルスを所定の電圧レベルを有する２値の電圧信号に変換するレベルシフタ回路に好適な発明である。また、本発明は、複数の走査線を順次駆動するための基準となるパルスを出力するシフトレジスタ回路と、当該パルスを表示装置における表示に適した電圧レベルを有する電圧信号に変換するレベルシフタ回路と、を備えた走査線駆動装置、および当該走査線駆動装置を備えた表示装置に好適な発明であり、特に、アクティブマトリクス型の液晶表示装置用途の、走査線駆動装置および表示装置に好適である。

１、２１０、９８１ シフトレジスタ回路
２、２１〜２ｇ、９ ラッチ回路（パルス生成回路）
３、３´、３３、１２３、４４３、９００、９００´、９８３、９８３１〜９８３ｇ
レベルシフタ回路
６１〜６ｇ、２６１〜２６ｇ、４６１〜４６ｇ パルス（第１パルス）
７１〜７ｇ、２７１〜２７ｇ、４７１〜４７ｇ パルス（第２パルス）
８、２８、４８ 選択回路（パルス生成回路）
１００、２００、３００、４００、９７２ ゲートドライバ（走査線駆動装置）
３０１〜３０９、３２１〜３２９ トランジスタ（第１〜第９トランジスタ）
３１３ 電源ライン（第１電源）
３１９ 電源ライン（第２電源）
６７６ 走査線駆動信号
６７７ 走査線
Ｎ１〜Ｎ３、Ｎ２１〜Ｎ２３ 入力端子（第１〜第３入力端子）
Ｏ１およびＯ２、Ｏ２１およびＯ２２、Ｏ１０１およびＯ１０２
出力端子（第１および第２出力端子）
ＣＳ 動作クロック
ＣＳ２ 分周クロック
Ｑ１〜Ｑｇ パルス（基準パルス）
ＱＢ１〜ＱＢｇ 反転パルス（基準パルス）
ＱＳ１〜ＱＳｇ 信号（基準パルス）

Claims (9)

1. 複数の走査線を駆動する信号を出力する走査線駆動装置であって、
   上記走査線駆動装置に入力される動作クロックを２分周した分周クロックに基づいて動作を行うシフトレジスタ回路と、
   上記シフトレジスタ回路の出力信号に基づいて、連続した２本の走査線を駆動しない期間と、連続した２本の当該走査線を駆動する期間と、を示す基準パルス、および、連続した２本の当該走査線を駆動する期間のうち、一方および他方の走査線を駆動する期間をそれぞれ示す、第１および第２パルスを生成するパルス生成回路と、
   第１〜第３入力端子と、第１および第２出力端子と、互いに異なるレベルの電圧を印加するための第１および第２電源と、第１〜第９トランジスタと、を備えたレベルシフタ回路と、を備え、
   上記レベルシフタ回路は、
   第１トランジスタの、ゲート端子が第３トランジスタのゲート端子に、ドレイン端子が第２トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、
   第２トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第７トランジスタのドレイン端子に、ソース端子が第１トランジスタのドレイン端子に、それぞれ接続されており、
   第３トランジスタは、ゲート端子が第６トランジスタのドレイン端子に、ドレイン端子が第４トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、
   第４トランジスタは、ゲート端子が第２トランジスタのドレイン端子に、ドレイン端子が第８トランジスタのドレイン端子に、ソース端子が第３トランジスタのドレイン端子に、それぞれ接続されており、
   第５トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第６トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、
   第６トランジスタは、ゲート端子が第４トランジスタのゲート端子に、ドレイン端子が第９トランジスタのドレイン端子に、ソース端子が第５トランジスタのドレイン端子に、それぞれ接続されており、
   第７トランジスタは、ゲート端子に第１入力端子が接続されており、ドレイン端子が第２トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、
   第８トランジスタは、ゲート端子に第２入力端子が接続されており、ドレイン端子が第４トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、
   第９トランジスタは、ゲート端子に第３入力端子が接続されており、ドレイン端子が第６トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、
   第１出力端子は第７トランジスタのドレイン端子に接続されて設けられており、第２出力端子は第８トランジスタのドレイン端子に接続されて設けられており、
   第１パルスは上記第１入力端子に、第２パルスは上記第２入力端子に、基準パルスは上記第３入力端子に、それぞれ入力され、
   上記第１および第２パルス、および基準パルスは、
   連続した２本の走査線を駆動しない期間において、第９トランジスタを非導通とし、第７および第８トランジスタを導通とすることにより、第１および第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、
   連続した２本の走査線を駆動する期間であり、かつ、２本の走査線のうちの一方を駆動する期間において、第７トランジスタを非導通とし、第８および第９トランジスタを導通とすることにより、第１出力端子から第１電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から第２電源が印加するレベルの電圧信号を出力させ、
   連続した２本の走査線を駆動する期間であり、かつ、上記２本の走査線のうちの一方と異なる、２本の走査線のうちの他方を駆動する期間において、第８トランジスタを非導通とし、第７および第９トランジスタを導通とすることにより、第１出力端子から第２電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から第１電源が印加するレベルの電圧信号を出力させることを特徴とする走査線駆動装置。
2. 第１〜第３入力端子と、第１および第２出力端子と、互いに異なるレベルの電圧を印加するための第１および第２電源と、第１〜第９トランジスタと、を備えるレベルシフタ回路であって、
   第１トランジスタの、ゲート端子が第３トランジスタのゲート端子に、ドレイン端子が第２トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、
   第２トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第７トランジスタのドレイン端子に、ソース端子が第１トランジスタのドレイン端子に、それぞれ接続されており、
   第３トランジスタは、ゲート端子が第６トランジスタのドレイン端子に、ドレイン端子が第４トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、
   第４トランジスタは、ゲート端子が第２トランジスタのドレイン端子に、ドレイン端子が第８トランジスタのドレイン端子に、ソース端子が第３トランジスタのドレイン端子に、それぞれ接続されており、
   第５トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第６トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、
   第６トランジスタは、ゲート端子が第４トランジスタのゲート端子に、ドレイン端子が第９トランジスタのドレイン端子に、ソース端子が第５トランジスタのドレイン端子に、それぞれ接続されており、
   第７トランジスタは、ゲート端子に第１入力端子が接続されており、ドレイン端子が第２トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、
   第８トランジスタは、ゲート端子に第２入力端子が接続されており、ドレイン端子が第４トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、
   第９トランジスタは、ゲート端子に第３入力端子が接続されており、ドレイン端子が第６トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、
   第１出力端子は第７トランジスタのドレイン端子に接続されて設けられており、第２出力端子は第８トランジスタのドレイン端子に接続されて設けられており、
   第７〜第９トランジスタの各ゲート端子には、第７〜第９トランジスタのいずれか２個を選択して導通させるパルスが入力され、
   第９トランジスタが非導通となり、第７および第８トランジスタが導通するときは、第１および第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、
   第７トランジスタが非導通となり、第８および第９トランジスタが導通するときは、第１出力端子から、第１電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、
   第８トランジスタが非導通となり、第７および第９トランジスタが導通するときは、第１出力端子から、第２電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から、第１電源が印加するレベルの電圧信号を出力させることを特徴とするレベルシフタ回路。
3. 上記第１〜第６トランジスタはいずれも、ｐチャネル型のＭＯＳトランジスタであり、
   上記第７〜第９トランジスタはいずれも、ｎチャネル型のＭＯＳトランジスタであることを特徴とする請求項２に記載のレベルシフタ回路。
4. 上記第９トランジスタのゲート端子に入力されるパルスは、
   上記第７トランジスタのゲート端子に入力されるパルスと、上記第８トランジスタのゲート端子に入力されるパルスと、の否定論理積を示すパルスであることを特徴とする請求項３に記載のレベルシフタ回路。
5. 上記第１〜第６トランジスタはいずれも、ｎチャネル型のＭＯＳトランジスタであり、
   上記第７〜第９トランジスタはいずれも、ｐチャネル型のＭＯＳトランジスタであることを特徴とする請求項２に記載のレベルシフタ回路。
6. 上記第９トランジスタのゲート端子に入力されるパルスは、
   上記第７トランジスタのゲート端子に入力されるパルスと、上記第８トランジスタのゲート端子に入力されるパルスと、の否定論理和を示すパルスであることを特徴とする請求項５に記載のレベルシフタ回路。
7. 上記第７〜第９トランジスタの各ゲート端子に入力されるパルスは、予め論理反転が行われていることを特徴とする請求項２〜６のいずれか１項に記載のレベルシフタ回路。
8. 請求項２〜７のいずれか１項に記載のレベルシフタ回路を備えた走査線駆動装置。
9. 請求項１または８に記載の走査線駆動装置を備えた表示装置。

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