JP2010039208A - ゲート線駆動回路 - Google Patents
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Abstract
【課題】従来よりもレベルシフト回路の数を削減すること。
【解決手段】本発明のゲート線駆動回路(20)は、二進数を示す電圧(VDD、VCC)により十進数の1〜N(Nは1以上の整数)のいずれかを表すXビット(Xはlog2Nを満たす整数)のアドレス信号(L_1〜L_X)が供給されるX個のレベルシフト回路(LS_1〜LS_X)と、N個のゲート線(G_1〜G_N)に接続された論理回路(21)とを具備している。X個のレベルシフト回路(LS_1〜LS_X)は、Xビットのそれぞれに対応するX個の電圧(VDD、VCC)を、選択ゲート線を駆動するための駆動電圧(VGH、VGL)に変換する。論理回路(21)は、アドレス信号(L_1〜L_X(H_1〜H_X))が十進数のJ(Jは1≦J≦Nを満たす整数)を表しているとき、第Jゲート線(G_J)を選択ゲート線として駆動する。
【選択図】図5
【解決手段】本発明のゲート線駆動回路(20)は、二進数を示す電圧(VDD、VCC)により十進数の1〜N(Nは1以上の整数)のいずれかを表すXビット(Xはlog2Nを満たす整数)のアドレス信号(L_1〜L_X)が供給されるX個のレベルシフト回路(LS_1〜LS_X)と、N個のゲート線(G_1〜G_N)に接続された論理回路(21)とを具備している。X個のレベルシフト回路(LS_1〜LS_X)は、Xビットのそれぞれに対応するX個の電圧(VDD、VCC)を、選択ゲート線を駆動するための駆動電圧(VGH、VGL)に変換する。論理回路(21)は、アドレス信号(L_1〜L_X(H_1〜H_X))が十進数のJ(Jは1≦J≦Nを満たす整数)を表しているとき、第Jゲート線(G_J)を選択ゲート線として駆動する。
【選択図】図5
Description
本発明は、表示装置のゲート線を駆動するゲート線駆動回路に関する。
TFT(Thin Film Transistor)型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス(EL)表示装置、プラズマ表示装置などの表示装置が普及されている。例えば、上記の表示装置として、TFT型液晶表示装置について説明する。
TFT型液晶表示装置において、タイミングコントローラは、例えば、1水平期間において、N個のゲート線(Nは2の階乗を表す)のうちの選択ゲート線を選択するためのゲート線アドレス信号をゲート線駆動回路に供給する。ゲート線駆動回路は、ゲート線アドレス信号により、選択ゲート線を駆動するための第1駆動電圧VGHをその選択ゲート線に供給し、選択ゲート線以外のゲート線である非選択ゲート線を駆動しないための第2駆動電圧VGLをその非選択ゲート線に供給する。第2駆動電圧VGLは、第1駆動電圧VGHよりも低い。このとき、選択ゲート線には、その一端から他端までこの順に第1駆動電圧VGHが伝達され、選択ゲート線に対応する画素のTFTは、ゲート電極に供給される第1駆動電圧VGHにより、オンする。
上記のゲート線アドレス信号は、N個のアドレス信号を含んでいる。N個のアドレス信号のうちの1つのアドレス信号は、選択ゲート線を選択するための第1電圧VDDを表し、それ以外のアドレス信号は、非選択ゲート線を選択するための第2電圧VCCを表している。第2電圧VCCは、第1電圧VDDよりも低い。第1電圧VDDは、通常1〜5[V]程度の電圧を表し、第2電圧VCCは、例えば接地電圧として0[V]を表している。また、上記の第1駆動電圧VGH、第2駆動電圧VGLは、それぞれ、20[V]、−20[V]程度である。そこで、ゲート線駆動回路2は、N個のアドレス信号の第1電圧VDD又は第2電圧VCCを第1駆動電圧VGH又は第2駆動電圧VGLに変換するN個のレベルシフト回路が必要となる。
N個のレベルシフト回路は、ゲート線の本数Nに対応して設けられ、トランジスタにより構成される。そのトランジスタとして高耐圧トランジスタを用いる必要がある。図1はレベルシフト回路の一例である。N個のレベルシフト回路の各々は、例えば、2段構成の作動増幅回路を備えている。
しかし、高耐圧トランジスタは、論理ゲートに使用されるような低耐圧のトランジスタに比べて面積が大きい。このため、ゲート線駆動回路2をチップ上に形成する場合、チップ全体の面積のうちの、レベルシフト回路が占める面積が大きくなる。また、ゲート線の本数Nに応じて、多くの高耐圧トランジスタが使われる。高耐圧トランジスタの数が増えれば増えるほど、レベルシフト回路の占める面積が非常に大きくなってしまう。
そこで、ゲート線の本数Nに対してレベルシフト回路の数を削減することが望まれる。
図2は、特開2002−215119号公報に記載されたゲート線駆動回路として、ゲート線駆動回路120を示している。
ゲート線駆動回路120は、ゲート線論理回路124と、第1レベルシフト回路モジュール126と、第2レベルシフト回路モジュール128と、マルチプレクサ122とを備えている。N個のゲート線G_1〜G_Nは、K個のゲート線を有するL個のグループGR_1〜GR_Lに分割される。N、K及びL間の関係は、N=L×Kにより表される。
ゲート線論理回路124は、上述のゲート線アドレス信号に対応する信号として、K個のスキャン信号SR_1〜SR_Kを第1レベルシフト回路モジュール126に出力し、L組の制御信号C_1、C_1’〜C_L、C_L’を第2レベルシフト回路モジュール128に出力する。L個の制御信号C_1’〜C_L’は、L個の制御信号C_1〜C_Lが反転された信号である。このゲート線論理回路124は、L組の制御信号C_1、C_1’〜C_L、C_L’を1番目からL番目までこの順に第2レベルシフト回路モジュール128に出力する。また、ゲート線論理回路124は、L組の制御信号C_1、C_1’〜C_L、C_L’のうちの1組の制御信号を出力しているときに、K個のスキャン信号SR_1〜SR_Kを1番目からK番目までこの順に第1レベルシフト回路モジュール126に出力する。K個のスキャン信号SR_1〜SR_Kは、例えば、上述の第1電圧VDDを表しているものとする。
第1レベルシフト回路モジュール126は、K個のレベルシフト回路LSD_l〜LSD_Kを備え、第1駆動電圧VGHが供給される。K個のレベルシフト回路LSD_l〜LSD_Kは、K個のスキャン信号SR_1〜SR_Kが表す第1電圧VDDを第1駆動電圧VGHに変換し、駆動信号D_1〜D_Kとしてマルチプレクサ122に出力する。
第2レベルシフト回路モジュール128は、L組のレベルシフト回路LSC_1、LSC_1’〜LSC_L、LSC_L’を備えている。L組のレベルシフト回路LSC_1、LSC_1’〜LSC_L、LSC_L’は、それぞれ、L組の制御信号C_1、C_1’〜C_L、C_L’が表す電圧を所定の電圧に変換し、マルチプレクサ122に出力する。
図3は、マルチプレクサ122を示している。マルチプレクサ122は、N個の第1トランジスタとN個の第2トランジスタとを備えている。その第1トランジスタ、第2トランジスタとして、例えばNチャネル型のMOSFETが使用され、N個の第1トランジスタのソースは、それぞれN個のゲート線G_1〜G_Nに接続され、それぞれN個の第2トランジスタのドレインに接続されている。N個の第2トランジスタのソースには、第2駆動電圧VGLが供給される。N個の第1トランジスタ、N個の第2トランジスタは、K個の第1トランジスタ、K個の第2トランジスタを有するL個のグループGR_1〜GR_Lに分割されている。K個の第1トランジスタのドレインは、それぞれ、第1レベルシフト回路モジュール126のK個のレベルシフト回路LSD_l〜LSD_Kに接続されている。L個のグループGR_1〜GR_Lの各第1トランジスタのゲートには、それぞれ、第2レベルシフト回路モジュール128のL個のレベルシフト回路LSC_1〜LSC_Lの出力が接続され、L個の制御信号C_1〜C_Lが供給される。L個のグループGR_1〜GR_Lの各第2トランジスタのゲートには、それぞれ、第2レベルシフト回路モジュール128のL個のレベルシフト回路LSC_1’〜LSC_L’の出力が接続され、L個の制御信号C_1’〜C_L’が供給される。
図4は、マルチプレクサ122の動作を示すタイミング図である。マルチプレクサ122は、グループGR_1における処理として、第2レベルシフト回路モジュール128から1組目の制御信号C_1、C_1’を入力しているときに、第1レベルシフト回路モジュール126からK個のスキャン信号SR_1〜SR_Kを1番目からK番目までこの順に入力する。この場合、グループGR_1のK個のゲート線に1番目からK番目までこの順に第1駆動電圧VGHに供給し、第2駆動電圧VGLをグループGR_1以外のグループのゲート線に供給する。グループGR_2〜GR_Lについても同様の処理を行うことにより、N個のゲート線G_1〜G_Nに1番目からN番目までこの順に第1駆動電圧VGHが供給される。
このゲート線駆動回路120では、N個のゲート線G_1〜G_Nを駆動するために用いられるレベルシフト回路の数は、2×L+Kにより表される。例えば、Nを1024とし、Lを8とした場合、Kは、K=N/Lにより、128となる。この場合、レベルシフト回路の数は、2×L+Kにより、144となる。このように、ゲート線の本数Nに対してレベルシフト回路の数を削減することができる。
近年、マイクロコンピュータや携帯端末で例示されるように、小チップ化、小型パッケージ化の必要性がますます高くなってきている。その課題の一つとして、チップ面積の削減が挙げられる。
しかし、ゲート線駆動回路120は、ゲート線の本数Nに対してレベルシフト回路の数が削減されたものの、未だ、(2×L+K)個のレベルシフト回路が必要である。上述のように、1つのレベルシフト回路には、複数の高耐圧トランジスタが使用され、高耐圧トランジスタは、論理ゲートに使用されるような低耐圧のトランジスタに比べて面積が大きい。例えば、上記144個のレベルシフト回路の各々に10個の高耐圧トランジスタが使用され、そのレベルシフト回路を備えたゲート線駆動回路120をチップ上に形成する場合、チップ全体の面積のうちの、最低でも1440個分の高耐圧トランジスタの面積が必要である。
このように、上述のゲート線駆動回路に対して、更に改良する余地がある。
以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明のゲート線駆動回路(20)は、
二進数を示す電圧(VDD、VCC)により十進数の1〜N(Nは1以上の整数)のいずれかを表すXビット(Xはlog2Nを満たす整数)のアドレス信号(L_1〜L_X)が供給され、前記Xビットのそれぞれに対応するX個の前記電圧(VDD、VCC)を、N個のゲート線(G_1〜G_N)のうちの選択ゲート線を駆動するための駆動電圧(VGH、VGL)に変換するX個のレベルシフト回路(LS_1〜LS_X)と、
前記N個のゲート線(G_1〜G_N)に接続され、前記アドレス信号(L_1〜L_X(H_1〜H_X))が十進数のJ(Jは1≦J≦Nを満たす整数)を表しているとき、第Jゲート線(G_J)を前記選択ゲート線として駆動する論理回路(21)と
を具備する。
二進数を示す電圧(VDD、VCC)により十進数の1〜N(Nは1以上の整数)のいずれかを表すXビット(Xはlog2Nを満たす整数)のアドレス信号(L_1〜L_X)が供給され、前記Xビットのそれぞれに対応するX個の前記電圧(VDD、VCC)を、N個のゲート線(G_1〜G_N)のうちの選択ゲート線を駆動するための駆動電圧(VGH、VGL)に変換するX個のレベルシフト回路(LS_1〜LS_X)と、
前記N個のゲート線(G_1〜G_N)に接続され、前記アドレス信号(L_1〜L_X(H_1〜H_X))が十進数のJ(Jは1≦J≦Nを満たす整数)を表しているとき、第Jゲート線(G_J)を前記選択ゲート線として駆動する論理回路(21)と
を具備する。
以上により、本発明のゲート線駆動回路20では、ゲート線の本数Nに対して、レベルシフト回路の数はlog2Nだけでよいので、レベルシフト回路の数を削減することができる。
前述したように、従来のゲート線駆動回路(120)では、N個のゲート線(G_1〜G_N)を駆動するために用いられるレベルシフト回路の数は、2×L+Kにより表される。例えば、Nを1024とし、Lを8とした場合、Kは、K=N/Lにより、128となる。この場合、レベルシフト回路の数は、2×L+Kにより、144となる。
一方、本発明のゲート線駆動回路(20)では、N個のゲート線(G_1〜G_N)を駆動するために用いられるレベルシフト回路(LS_1〜LS_X)の数は、log2Nにより表される。例えば、Nを1024とした場合、Xは、X=log2Nにより、10となる。即ち、レベルシフト回路(LS_1〜LS_X)の数は、10となる。これは、従来のゲート線駆動回路(120)内のレベルシフト回路の数よりも大幅に削減することができる。
また、本発明のゲート線駆動回路(20)では、レベルシフト回路(LS_1〜LS_X)の数を従来のそれよりも大幅に削減することができるため、そのレベルシフト回路(LS_1〜LS_X)を備えたゲート線駆動回路(20)をチップ上に形成する場合、チップ面積を従来のそれよりも大幅に削減することができる。また、それを実現するためのコストも大幅に削減することができる。
以下に添付図面を参照して、本発明の実施形態によるゲート線駆動回路について詳細に説明する。本発明の実施形態によるゲート線駆動回路が適用される表示装置としては、TFT(Thin Film Transistor)型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス(EL)表示装置、プラズマ表示装置などが挙げられる。例えば、上記の表示装置として、TFT型液晶表示装置について説明する。
図5は、本発明の実施形態によるゲート線駆動回路が適用されるTFT型液晶表示装置を示している。TFT型液晶表示装置は、表示部(液晶ディスプレイパネル)10を具備している。液晶ディスプレイパネル10は、ガラス基板上にマトリクス状に配置された複数の画素を具備している。例えば、複数の画素として(N×M)個の画素がガラス基板上に配置されている(Nは2の階乗を表し、Mは2以上の整数を表す)。(N×M)個の画素の各々は、薄膜トランジスタ(TFT)14と、表示領域12とを具備している。表示領域12は、画素容量(図示しない)を具備し、その画素容量は、画素電極と、画素電極に対向する対向電極とを具備している。TFT14は、ドレイン電極と、画素電極に接続されたソース電極と、ゲート電極とを具備している。
TFT型液晶表示装置は、更に、1番目からN番目までのN個のゲート線G_1〜G_Nと、1番目からM番目までのM個のデータ線S_1〜S_Mとを具備している。N個のゲート線G_1〜G_Nは、それぞれ、N行の画素のTFT14のゲート電極に接続されている。M個のデータ線S_1〜S_Mは、それぞれ、M列の画素のTFT14のドレイン電極に接続されている。
TFT型液晶表示装置は、更に、本発明の実施形態によるゲート線駆動回路20と、データ線駆動回路40とを具備している。ゲート線駆動回路20は、チップ上に設けられ、N個のゲート線G_1〜G_Nの一端に接続されている。データ線駆動回路40は、チップ上に設けられ、M個のデータ線S_1〜S_Mの一端に接続されている。
TFT型液晶表示装置は、更に、タイミングコントローラ60を具備している。タイミングコントローラ60は、例えば、1水平期間においてN個のゲート線G_1〜G_Nのうちの選択ゲート線G_J(Jは、1≦J≦Nを満たす整数)を選択するゲート線アドレス信号をゲート線駆動回路20に供給する。ゲート線駆動回路20は、ゲート線アドレス信号により、選択ゲート線G_Jを駆動するための第1駆動電圧VGHをその選択ゲート線G_Jに供給し、選択ゲート線G_J以外のゲート線である非選択ゲート線を駆動しないための第2駆動電圧VGLをその非選択ゲート線に供給する。第2駆動電圧VGLは、第1駆動電圧VGHよりも低い。このとき、選択ゲート線G_Jには、その一端から他端までこの順に第1駆動電圧VGHが伝達され、選択ゲート線G_J(J行目)に対応するM個の画素のTFT14は、ゲート電極に供給される第1駆動電圧VGHにより、オンする。
また、タイミングコントローラ60は、クロック信号と、1ライン分表示データとをデータ線駆動回路40に供給する。1ライン分表示データは、M個のデータ線S_1〜S_Mに対応するM個の表示データを含んでいる。データ線駆動回路40は、クロック信号に従って、M個の表示データをそれぞれM個のデータ線S_1〜S_Mに出力する。このとき、選択ゲート線G_J(J行目)とM個のデータ線S_1〜S_Mとに対応するM個の画素のTFT14はオンしている。このため、その画素の表示領域12には、それぞれ、M個の表示データが書き込まれ、次の書き込みまで保持される。これにより、1ライン分表示データとしてM個の表示データが表示される。
[構成]
本発明の実施形態によるゲート線駆動回路20は、X個のレベルシフト回路LS_1〜LS_Xと、論理回路21とを具備している。Xはlog2Nを満たす整数である。X個のレベルシフト回路LS_1〜LS_Xは、タイミングコントローラ60に接続されている。論理回路21は、X個のレベルシフト回路LS_1〜LS_XとN個のゲート線G_1〜G_Nとに接続されている。
本発明の実施形態によるゲート線駆動回路20は、X個のレベルシフト回路LS_1〜LS_Xと、論理回路21とを具備している。Xはlog2Nを満たす整数である。X個のレベルシフト回路LS_1〜LS_Xは、タイミングコントローラ60に接続されている。論理回路21は、X個のレベルシフト回路LS_1〜LS_XとN個のゲート線G_1〜G_Nとに接続されている。
上述のように、X個のレベルシフト回路LS_1〜LS_Xには、タイミングコントローラ60からゲート線アドレス信号が供給される。このゲート線アドレス信号は、X個のビット信号L_1〜L_Xを含んでいる。X個のビット信号L_1〜L_Xは、Xビットに対応し、二進数を示す電圧により十進数の1〜Nのいずれかを表している。上記の電圧は、二進数として“1”を示す場合、選択ゲート線G_Jを選択するための第1電圧VDDを表し、二進数として“0”を示す場合、非選択ゲート線を選択するための第2電圧VCCを表している。第2電圧VCCは、第1電圧VDDよりも低い。第1電圧VDDは、通常1〜5[V]程度の電圧を表し、第2電圧VCCは、例えば接地電圧として0[V]を表している。また、上記の第1駆動電圧VGH、第2駆動電圧VGLは、それぞれ、20[V]、−20[V]程度である。そこで、X個のレベルシフト回路LS_1〜LS_Xは、X個のビット信号L_1〜L_Xが表す第1電圧VDD又は第2電圧VCCを第1駆動電圧VGH又は第2駆動電圧VGLに変換し、X個のビット信号H_1〜H_Xとして論理回路21に出力する。
論理回路21は、真理値表22と、駆動制御部23とを具備している。図6Aは、真理値表22を示している。真理値表22には、X個のビット信号H_1〜H_Xとしてそれぞれ0ビット目から(X−1)ビット目までの二進数の値と、それぞれ十進数の1〜NとしてN個のゲート線G_1〜G_Nとが対応付けて格納されている。駆動制御部23は、真理値表22を参照して、X個のビット信号H_1〜H_Xが表す十進数の値がJを表しているとき、第1駆動電圧VGHを選択ゲート線G_Jに供給し、第2駆動電圧VGLを非選択ゲート線に供給する。
[動作]
本発明の実施形態によるゲート線駆動回路20の動作について説明する。ここで、例として、第1電圧VDDは3[V]に設定され、第1駆動電圧VGHは15[V]に設定され、VGLは−10[V]に設定されているものとする。また、Nを1024とした場合、即ち、10ビットのゲート線アドレス信号(Xを10とする)がゲート線駆動回路20に供給されたときに、ゲート線駆動回路20がゲート線アドレス信号に応じてゲート線G_1021を駆動する場合について説明する。
本発明の実施形態によるゲート線駆動回路20の動作について説明する。ここで、例として、第1電圧VDDは3[V]に設定され、第1駆動電圧VGHは15[V]に設定され、VGLは−10[V]に設定されているものとする。また、Nを1024とした場合、即ち、10ビットのゲート線アドレス信号(Xを10とする)がゲート線駆動回路20に供給されたときに、ゲート線駆動回路20がゲート線アドレス信号に応じてゲート線G_1021を駆動する場合について説明する。
レベルシフト回路LS_1〜LS_10には、タイミングコントローラ60からゲート線アドレス信号が供給される。レベルシフト回路LS_1〜LS_10は、ゲート線アドレス信号としてビット信号L_1〜L_10を入力する。ビット信号L_1〜L_10は、それぞれ、0ビット目から9ビット目に対応する。以降、説明の都合上、ビット信号L_1〜L_10をビット信号L_10〜L_1と表記し、レベルシフト回路LS_1〜LS_10をレベルシフト回路LS_10〜LS_1と表記する。
ビット信号L_10〜L_1は、それぞれ、9ビット目から0ビット目までの二進数の値“1”、“1”、“1”、“1”、“1”、“1”、“1”、“1”、“0”、“1”を示している。二進数として“1”を示す場合、第1電圧VDDである3[V]を表し、二進数として“0”を示す場合、第2電圧VCCである0[V]を表している。そこで、レベルシフト回路LS_10〜LS_3、LS_1は、それぞれ、ビット信号L_10〜L_3、L_1が表す電圧を第1電圧3[V]から第1駆動電圧15[V]に変換し、ビット信号H_10〜H_3、H_1として論理回路21に出力する。同時に、レベルシフト回路LS_2は、ビット信号L_2が表す電圧を第2電圧0[V]から第2駆動電圧−10[V]に変換し、ビット信号H_2として論理回路21に出力する。
駆動制御部23は、レベルシフト回路LS_10〜LS_1からのビット信号H_10〜H_1を入力する。駆動制御部23は、真理値表22を参照して、ビット信号H_10〜H_1が表す十進数の値(上述のJに対応)を算出する。図6Bに示されるように、ビット信号H_10〜H_1が表す二進数の値は、9ビット目から0ビット目までこの順に、“1”、“1”、“1”、“1”、“1”、“1”、“1”、“1”、“0”、“1”を示している。このため、駆動制御部23は、29+28+27+26+25+24+23+22+0+20により、十進数の値として“1021”を算出する。駆動制御部23は、十進数の値“1021”に対応するゲート線G_1021を選択ゲート線として認識し、それ以外のゲート線G_1〜G_1020、G_1022〜G_1024を非選択ゲート線として認識する。この場合、駆動制御部23は、第1駆動電圧15[V]を選択ゲート線G_1021に供給し、第2駆動電圧−10[V]を非選択ゲート線G_1〜G_1020、G_1022〜G_1024に供給する。
[効果]
以上の説明により、本発明の実施形態によるゲート線駆動回路20では、二進数を示す電圧VDD、VCCにより十進数の1〜N(Nは1以上の整数)のいずれかを表すXビット(Xはlog2Nを満たす整数)のアドレス信号L_1〜L_XがX個のレベルシフト回路LS_1〜LS_Xに供給される。このとき、X個のレベルシフト回路LS_1〜LS_Xは、Xビットのそれぞれに対応するX個の電圧VDD、VCCを、N個のゲート線G_1〜G_Nのうちの選択ゲート線を駆動するための駆動電圧VGH、VGLに変換し、アドレス信号H_1〜H_Xとして論理回路21に出力する。論理回路21は、アドレス信号H_1〜H_Xが十進数のJ(Jは1≦J≦Nを満たす整数)を表しているとき、第Jゲート線G_Jを上記の選択ゲート線として駆動する。このように、ゲート線の本数Nに対して、レベルシフト回路の数はlog2Nだけでよいので、レベルシフト回路の数を削減することができる。
以上の説明により、本発明の実施形態によるゲート線駆動回路20では、二進数を示す電圧VDD、VCCにより十進数の1〜N(Nは1以上の整数)のいずれかを表すXビット(Xはlog2Nを満たす整数)のアドレス信号L_1〜L_XがX個のレベルシフト回路LS_1〜LS_Xに供給される。このとき、X個のレベルシフト回路LS_1〜LS_Xは、Xビットのそれぞれに対応するX個の電圧VDD、VCCを、N個のゲート線G_1〜G_Nのうちの選択ゲート線を駆動するための駆動電圧VGH、VGLに変換し、アドレス信号H_1〜H_Xとして論理回路21に出力する。論理回路21は、アドレス信号H_1〜H_Xが十進数のJ(Jは1≦J≦Nを満たす整数)を表しているとき、第Jゲート線G_Jを上記の選択ゲート線として駆動する。このように、ゲート線の本数Nに対して、レベルシフト回路の数はlog2Nだけでよいので、レベルシフト回路の数を削減することができる。
前述したように、従来のゲート線駆動回路120では、N個のゲート線G_1〜G_Nを駆動するために用いられるレベルシフト回路の数は、2×L+Kにより表される。例えば、Nを1024とし、Lを8とした場合、Kは、K=N/Lにより、128となる。この場合、レベルシフト回路の数は、2×L+Kにより、144となる。
一方、本発明の実施形態によるゲート線駆動回路20では、N個のゲート線G_1〜G_Nを駆動するために用いられるレベルシフト回路LS_1〜LS_Xの数は、log2Nにより表される。例えば、Nを1024とした場合、Xは、X=log2Nにより、10となる。即ち、レベルシフト回路LS_1〜LS_Xの数は、10となる。これは、従来のゲート線駆動回路120内のレベルシフト回路の数よりも大幅に削減することができる。
また、本発明の実施形態によるゲート線駆動回路20では、レベルシフト回路LS_1〜LS_Xの数を従来のそれよりも大幅に削減することができるため、そのレベルシフト回路LS_1〜LS_Xを備えたゲート線駆動回路20をチップ上に形成する場合、チップ面積を従来のそれよりも大幅に削減することができる。また、それを実現するためのコストも大幅に削減することができる。
10 表示部(液晶ディスプレイパネル)、
12 表示領域、
14 薄膜トランジスタ(TFT)、
20 ゲート線駆動回路、
21 論理回路、
22 真理値表、
23 駆動制御部、
40 データ線駆動回路、
60 タイミングコントローラ、
G_1〜G_N ゲート線、
S_1〜S_M データ線、
L1_LX アドレス信号、
LS_1〜LS_X レベルシフト回路、
H1_HX アドレス信号、
VDD 第1電圧、
VCC 第2電圧、
VGH 第1駆動電圧、
VGL 第2駆動電圧、
12 表示領域、
14 薄膜トランジスタ(TFT)、
20 ゲート線駆動回路、
21 論理回路、
22 真理値表、
23 駆動制御部、
40 データ線駆動回路、
60 タイミングコントローラ、
G_1〜G_N ゲート線、
S_1〜S_M データ線、
L1_LX アドレス信号、
LS_1〜LS_X レベルシフト回路、
H1_HX アドレス信号、
VDD 第1電圧、
VCC 第2電圧、
VGH 第1駆動電圧、
VGL 第2駆動電圧、
Claims (6)
- 二進数を示す電圧により十進数の1〜N(Nは1以上の整数)のいずれかを表すXビット(Xはlog2Nを満たす整数)のアドレス信号が供給され、前記Xビットのそれぞれに対応するX個の前記電圧を、N個のゲート線のうちの選択ゲート線を駆動するための駆動電圧に変換するX個のレベルシフト回路と、
前記N個のゲート線に接続され、前記アドレス信号が十進数のJ(Jは1≦J≦Nを満たす整数)を表しているとき、第Jゲート線を前記選択ゲート線として駆動する論理回路と
を具備するゲート線駆動回路。 - 前記論理回路は、
前記アドレス信号として0ビット目から(X−1)ビット目までの二進数の値と、それぞれ十進数の1〜Nとして前記N個のゲート線とを対応付ける真理値表と、
前記真理値表を参照して、前記アドレス信号が表す十進数の値がJを表しているとき、前記第Jゲート線を前記選択ゲート線として駆動するための第1駆動電圧を前記選択ゲート線に供給し、前記N個のゲート線のうちの前記選択ゲート線以外の非選択ゲート線を駆動しないための第2駆動電圧を前記非選択ゲート線に供給する駆動制御部と
を具備する請求項1に記載のゲート線駆動回路。 - N行M列(N、Mは1以上の整数)の画素を備えた表示部と、
前記表示部のN行の画素にそれぞれ接続されたN個のゲート線と、
前記表示部のM列の画素にそれぞれ接続されたM個のデータ線と、
前記N個のゲート線に接続され、前記N個のゲート線のうちの選択ゲート線を駆動するゲート線駆動回路と、
前記M個のデータ線に接続され、前記表示部の前記選択ゲート線と前記M個のデータ線とに対応する画素に表示データを表示するデータ線駆動回路と
を具備し、
前記ゲート線駆動回路は、
二進数を示す電圧により十進数の1〜Nのいずれかを表すXビット(Xはlog2Nを満たす整数)のアドレス信号が供給され、前記Xビットのそれぞれに対応するX個の前記電圧を、前記選択ゲート線を駆動するための駆動電圧に変換するX個のレベルシフト回路と、
前記アドレス信号が十進数のJ(Jは1≦J≦Nを満たす整数)を表しているとき、第Jゲート線を前記選択ゲート線として駆動する論理回路と
を具備する表示装置。 - 前記論理回路は、
前記アドレス信号として0ビット目から(X−1)ビット目までの二進数の値と、それぞれ十進数の1〜Nとして前記N個のゲート線とを対応付ける真理値表と、
前記真理値表を参照して、前記アドレス信号が表す十進数の値がJを表しているとき、前記第Jゲート線を前記選択ゲート線として駆動するための第1駆動電圧を前記選択ゲート線に供給し、前記N個のゲート線のうちの前記選択ゲート線以外の非選択ゲート線を駆動しないための第2駆動電圧を前記非選択ゲート線に供給する駆動制御部と
を具備する請求項3に記載の表示装置。 - 二進数を示す電圧により十進数の1〜N(Nは1以上の整数)のいずれかを表すXビット(Xはlog2Nを満たす整数)のアドレス信号を供給し、
前記Xビットのそれぞれに対応するX個の前記電圧を、N個のゲート線のうちの選択ゲート線を駆動するための駆動電圧に変換し、
前記アドレス信号が十進数のJ(Jは1≦J≦Nを満たす整数)を表しているとき、前記N個のゲート線のうちの第Jゲート線を前記選択ゲート線として駆動する、
ゲート線駆動方法。 - 前記選択ゲート線を駆動する場合、
前記アドレス信号として0ビット目から(X−1)ビット目までの二進数の値と、それぞれ十進数の1〜Nとして前記N個のゲート線とを対応付ける真理値表を参照し、
前記アドレス信号が表す十進数の値がJを表しているとき、
前記第Jゲート線を前記選択ゲート線として駆動するための第1駆動電圧を前記選択ゲート線に供給し、
前記N個のゲート線のうちの前記選択ゲート線以外の非選択ゲート線を駆動しないための第2駆動電圧を前記非選択ゲート線に供給する、
請求項5に記載のゲート線駆動方法。
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- 2009-07-30 US US12/461,084 patent/US8730142B2/en active Active
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