JP3603769B2 - レベルシフト回路及びそれを用いた半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、レベルシフト回路及びそれを用いた例えば液晶ドライバＩＣ等の半導体装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
レベルシフト回路では、Ｐ型ＭＯＳトランジスタがオンしている間に、これと直列に接続されたＮ型ＭＯＳトランジスタのゲートに入力される入力信号をＬＯＷからＨＩＧＨに切り換えて、レベルシフト回路の出力を高速スイッチングしている。
【０００３】
従って、このレベルシフト回路では、直列接続されたＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとが、過渡的に同時にオンすることになる。
【０００４】
シフトレジスタ回路にて高速スイッチングするためには、上記の状況でＮ型ＭＯＳトランジスタのドレインに接続された出力端子の論理を、ＨＩＧＨからＬＯＷに高速に切り換える必要がある。
【０００５】
このために、Ｐ型ＭＯＳトランジスタの電流駆動能力を小さくし、逆にＮ型ＭＯＳトランジスタの電流駆動能力を大きくしている。
【０００６】
ＭＯＳトランジスタのソース−ドレイン間を流れる電流ｉは、ｉ＝β（ＶＧＳ−Ｖｔｈ）２／２である。係数βはトランジスタのゲート長に反比例しゲート幅に比例する。よって、Ｐ型ＭＯＳトランジスタの電流駆動能力を小さくするにはゲート長を長くし、Ｎ型ＭＯＳトランジスタの電流駆動能力を大きくするにはゲート幅を広げるのが通常であり、レベルシフト回路の占有面積が増大してしまう。
【０００７】
この種のレベルシフト回路の数は、例えば液晶ドライバＩＣであれば、液晶駆動電位を生成するだけでも少なくとも信号電極の数だけ必要となり、半導体装置内に配置される個数が多いため、その占有面積を縮小することが望まれていた。
【０００８】
そこで、本発明の目的とするところは、高速スイッチング動作を確保しながら占有面積を縮小することのできるレベルシフト回路を提供することである。
【０００９】
本発明の他の目的は、占有面積の小さいレベルシフト回路を内蔵することで、液晶駆動などの表示ドライバＩＣに最適な高集積化された半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の一態様に係るレベルシフト回路は、
第１電位を供給する第１供給ラインと、前記第１電位よりも絶対値が低い第２電位を供給する第２供給ラインとの間に、第１，第２の回路が並列接続され、
前記第１，第２の回路の各々は、前記第１，第２供給ライン間に、前記第１供給ライン側から順に直列接続された第１，第２の第１導電型トランジスタと第２導電型トランジスタとを有し、
前記第１の回路の前記第１の第１導電型トランジスタのゲートは、前記第２の回路の前記第２導電型トランジスタのドレインに接続され、
前記第２の回路の前記第１の第１導電型トランジスタのゲートは、前記第１の回路の前記第２導電型トランジスタのドレインに接続され、
前記第１，第２の回路の各々の前記第２導電型トランジスタのゲートに相反する入力電位が印加され、前記第１，第２の回路の各々の前記第２導電型トランジスタのドレインよりレベルシフトされた出力電位が出力され、
前記第１，第２の回路の各々の前記第２の第１導電型トランジスタのゲートに、前記第１，第２電位間の第３電位を供給する第３供給ラインを接続したことを特徴とする（図１，図７，図９参照）。
【００１１】
本発明の一態様によれば、第１，第２の回路のいずれか一方において、第１の第１導電型トランジスタと第２導電型トランジスタとが過渡的に同時にオンされても、出力信号の電位を第２導電型トランジスタのオン動作により高速に切り換えできる。
【００１２】
なぜなら、第２の第１導電型トランジスタのゲートには第１，第２電位の中間電位が供給されるので、第２の第１導電型トランジスタを流れる電流が絞られ、結果としてその上流の第１の第１導電型トランジスタを流れる電流も絞られるからである。
【００１３】
従って、第１の第１導電型トランジスタの電流駆動能力を小さくし、第２導電型トランジスタの電流駆動能力を大きくする必要はない。
【００１４】
本発明の他の形態に係るレベルシフト回路は、上述の本発明の一態様に係るレベルシフト回路において、前記第１，第２の回路の各々の前記第２の第１導電型トランジスタを共にデプレッション型とし、かつ各々の前記第２の第１導電型トランジスタのゲートを前記第１供給線に接続したことを特徴とする（図５，図８，図１１参照）。
【００１５】
本発明の他の態様によれば、第１，第２の回路のいずれか一方において、第１の第１導電型トランジスタと第２導電型トランジスタとが過渡的に同時にオンされても、出力信号の電位を第２導電型トランジスタのオン動作により高速に切り換えできる。
【００１６】
なぜなら、第２の第１導電型トランジスタはデプレッション型とされ、そのゲートには第１電位が供給されるので、第２の第１導電型トランジスタを流れる電流が絞られ（図６参照）、結果としてその上流の第１の第１導電型トランジスタを流れる電流も絞られるからである。
【００１７】
従って、第１の第１導電型トランジスタの電流駆動能力を小さくし、第２導電型トランジスタの電流駆動能力を大きくする必要はない。
【００１８】
いずれの態様においても、第１，第２の回路の各々では、第１の第１導電型トランジスタの電流駆動能力を第２導電型トランジスタと実質的に等しくすることができる。また、第１，第２の回路の各々は、実質的に同一サイズの前記第１，第２の第１導電型トランジスタを有することができる。従って、従来よりもレベルシフト回路の面積を縮小できる。
【００１９】
第１，第２の回路の各々は、第２の第１導電型トランジスタと第２導電型トランジスタとの間に接続された第３の第１導電型トランジスタをさらに有し、第３の第１導電型トランジスタと第２導電型トランジスタのゲート同士を接続することができる（図７，図８参照）。
【００２０】
第３の第１導電型トランジスタと第２導電型トランジスタは、その一方がオンすれば他方はオフするため、第１，第２供給線間を流れる消費電流を低減することができる。
【００２１】
本発明のさらに他の態様は、少なくとも一つの上述のレベルシフト回路を内蔵した半導体装置である。この半導体装置がＰ型半導体基板を用いて形成される場合には、Ｐ型半導体基板上に形成される前記第１導電型トランジスタはＰ型となり、前記第２導電型トランジスタがＮ型となる（図１，図５参照）。
【００２２】
逆に、この半導体装置がＮ型半導体基板に形成される場合には、Ｎ型半導体基板上に形成される前記第１導電型トランジスタはＮ型となり、前記第２導電型トランジスタがＰ型となる（図９，図１１参照）。
【００２３】
この半導体装置は、前記少なくとも一つのレベルシフト回路からの前記出力電位に基づいて、電位選択信号を生成する信号生成回路と、前記信号生成回路からの前記電位選択信号に基づいて、複数の表示用駆動電位の中から一つを選択して出力する駆動回路とをさらに有することができる。
【００２４】
本発明の半導体装置を、上述した構成を有する表示用駆動ＩＣ例えば液晶駆動ＩＣなどに適用すれば、多数のレベルシフト回路が搭載されるその表示用駆動ＩＣの小型化もしくは高集積化を図ることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２６】
＜第１の実施形態＞
（レベルシフト回路の構成）
図１は、第１の実施形態に係るレベルシフタ回路の回路図である。このレベルシフト回路１０は、第１電位ＨＶを供給する第１供給線１２と第２電位ＶＳＳを供給する第２供給線１４との間に並列接続された第１，第２の回路２０，３０を有する。
【００２７】
第１電位ＨＶは、このレベルシフト回路１０が搭載される半導体装置の電源電位ＶＤＤ（例えばＶＤＤ＝３Ｖ）を昇圧して形成され、例えば＝９〜１０Ｖである。第２電位ＶＳＳは半導体装置の電源電位ＶＳＳであり、ＶＳＳ＝０Ｖである。なお、この半導体装置はＰ型半導体基板上に形成される。
【００２８】
第１の回路２０では、第１供給線１２と第２供給線１４との間に、第１のＰ型ＭＯＳトランジスタ２２、第２のＰ型ＭＯＳトランジスタ２４及びＮ型ＭＯＳトランジスタ２６が直列に接続されている。
【００２９】
第２の回路３０でも同様に、第１供給線１２と第２供給線１４との間に、第１のＰ型ＭＯＳトランジスタ３２、第２のＰ型ＭＯＳトランジスタ３４及びＮ型ＭＯＳトランジスタ３６が直列に接続されている。
【００３０】
ここで、第１の回路２０のＮ型ＭＯＳトランジスタ２６のドレイン端子の電位をレベルシフト回路１０の出力信号ＸＯとし、第２の回路３０のＮ型ＭＯＳトランジスタ３６のドレイン端子の電位をレベルシフト回路１０の出力信号Ｏとする。反転出力信号ＸＯは第２の回路３０の第１のＰ型ＭＯＳトランジスタ３２のゲートに供給され、出力信号Ｏは第１の回路２０の第１のＰ型ＭＯＳトランジスタ２２のゲートに供給される。
【００３１】
また、レベルシフト回路１０への入力信号Ｉは、第１の回路２０のＮ型ＭＯＳトランジスタ２６のゲートに供給され、他の入力信号ＸＩは第２の回路３０のＮ型ＭＯＳトランジスタ３６のゲートに供給される。
【００３２】
入力信号Ｉ，ＸＩは、電源電位ＶＤＤ，ＶＳＳに変化する相反する電位であり、図示しないロジック回路にて生成される。
【００３３】
第１，第２の回路２０，３０の各々の第２のＰ型ＭＯＳトランジスタ２４，３４のゲートには、第３供給線１６が共通接続されている。
【００３４】
この第３供給線１６は、第１，第２供給線１２，１４間に接続された抵抗１８の途中に接続されている。従って、この第３供給線１６は、高電位ＨＶと電源電位ＶＳＳとの間の電圧を抵抗１８で分圧した中間電位ＭＶ（ＶＳＳ＜ＭＶ＜ＨＶ）を供給することになる。
【００３５】
このため、第２のＰ型トランジスタ２４，３４は、そのソースに第１電位ＨＶが供給されている間はオン、オフの中間の状態にあり、ソース、ドレイン間に微小電流を流すことができる。
【００３６】
（レベルシフト回路の動作）
図２は、図１に示すレベルシフタ回路の入出力特性を示す波形図である。図２に示すように、時刻ｔ０の初期状態にて、Ｉ＝ＬＯＷ（ＶＳＳ），ＸＩ＝ＨＩＧＨ（ＶＤＤ），Ｏ＝ＬＯＷ（ＶＳＳ），ＸＯ＝ＨＩＧＨ（ＨＶ）とする。この初期状態では、ＭＯＳトランジスタ２２，３６がオンし、ＭＯＳトランジスタ２６，３２がオフしている。
【００３７】
この初期状態から、入力信号ＩがＬＯＷからＨＩＧＨに立ち上がると第１の回路２０のＮ型ＭＯＳトランジスタ２６がオンし、入力信号ＸＩがＨＩＧＨからＬＯＷに立ち下がると第２の回路３０のＮ型ＭＯＳトランジスタ３６がオフする。
【００３８】
このとき、第１の回路２０では、高電位ＨＶ側の第１のＰ型ＭＯＳトランジスタ２２と低電位ＶＳＳ側のＮ型ＭＯＳトランジスタ２６が共にオンする。
【００３９】
しかし、Ｎ型ＭＯＳトランジスタ２６よりも高電位ＨＶ側に位置する第２のＰ型ＭＯＳトランジスタ２４が上述の通り微小電流しか流さないので、出力信号ＸＯの電位は速やかにグランド電位ＶＳＳとなり、高速スイッチングが可能となる。
【００４０】
上述の動作は、第１の回路２０中の第１のＰ型ＭＯＳトランジスタ２２とＮ型ＭＯＳトランジスタ２６とが共に等しい電流駆動能力であっても成立する。従って、従来のように両者間に能力差をつける必要はない。つまり、第１のＰ型ＭＯＳトランジスタ２２のゲート長を長くしてその電流駆動能力を小さくする必要はない。同様に、Ｎ型ＭＯＳトランジスタ２６のゲート幅を広くして、その電流駆動能力を高くする必要もない。従って、本実施の形態によれば、レベルシフト回路１０の第１の回路２０の専有面積を縮小することができる。
【００４１】
出力信号ＸＯがグランド電位ＶＳＳになると、この出力信号ＸＯがゲートに供給される第１のＰ型ＭＯＳトランジスタ３２がオンする。
【００４２】
このとき、第２の回路３０では、高電位ＨＶ側に接続された第１のＰ型ＭＯＳトランジスタ３２がオンする一方で、低電位ＶＳＳ側に接続されたＮ型ＭＯＳトランジスタ２６はオフしている。従って、出力信号Ｏは速やかに高電位ＨＶになる。また、この出力信号Ｏがゲートに供給される第１のＰ型ＭＯＳトランジスタ２２がオフする。よって、図２の時刻ｔ１では、Ｉ＝ＨＩＧＨ（ＶＤＤ），ＸＩ＝ＬＯＷ（ＶＳＳ），Ｏ＝ＨＩＧＨ（ＨＶ），ＸＯ＝ＬＯＷ（ＶＳＳ）で安定する。
【００４３】
次に、入力信号ＩがＨＩＧＨからＬＯＷに立ち下がり、入力信号ＸＩがＬＯＷからＨＩＧＨに立ち上がると、第１の回路２０にて実施された上述の動作が第２の回路３０にて実施され、第２の回路３０にて実施された動作が第１の回路２０にて実施される。これにより、図２の時刻ｔ２の安定状態に速やかに移行できる。
【００４４】
この動作についても、第２の回路３０中の第１のＰ型ＭＯＳトランジスタ３２とＮ型ＭＯＳトランジスタ３６とが共に等しい電流駆動能力であっても成立する。従って、従来のように両者間に能力差をつける必要はない。よって、第１の回路２０と同様の理由で第２の回路３０の専有面積を縮小でき、もってレベルシフト回路１０の専有面積を縮小することができる。
【００４５】
また、図１に示すレベルシフト回路１０では、電流制限用の第２のＰ型ＭＯＳトランジスタ２４，３４のサイズを大きくする必要はなく、例えば第１のＰ型ＭＯＳトランジスタ２２，３２と同一サイズに形成できる。
【００４６】
（比較例の説明）
図３は、図１の第２のＰ型ＭＯＳトランジスタ２４，２６のような電流制限用トランジスタがない従来のレベルシフト回路１００を示している。図３では、第１，第２の回路１１０，１２０のＰ型ＭＯＳトランジスタ１１２，１２２は、その各ゲート長を長くして電流駆動能力を小さくしなければならない。また、第１，第２の回路１１０，１２０のＮ型ＭＯＳトランジスタ１１４，１２４は、その各ゲート幅を広くして電流駆動力を大きくしなければならない。
【００４７】
なぜなら、例えば第１の回路１１０にてＰ型及びＮ型ＭＯＳトランジスタ１１２，１１４が共にオンしたときに、Ｎ型ＭＯＳトランジスタ１１４側にて多くの電流を流して、出力信号ＸＯの電位を速やかに降下させる必要があるからである。第２の回路１２０でも同様である。
【００４８】
従って、図３に示すレベルシフト回路１００は、図１に示すレベルシフト回路１０よりも専有面積が広くなってしまう欠点がある。
【００４９】
図４は、図３とは異なり、電流制限用トランジスタを具備した比較例を示している。図４に示すレベルシフト回路２００では、第１の回路２１０が第１，第２のＰ型ＭＯＳトランジスタ２１２，２１４とＮ型ＭＯＳトランジスタ２１６とを直列接続している点で、図１のレベルシフト回路１０と共通している。第２の回路２２０でも同様に、第１，第２のＰ型ＭＯＳトランジスタ２２２，２２４とＮ型ＭＯＳトランジスタ２２６とを有している。
【００５０】
図４のレベルシフト回路２００が図１のレベルシフト回路１０と相違する点は、第１，第２の回路２１０，２２０の電流制限用の第２のＰ型ＭＯＳトランジスタ２１４，２２４のゲートが、電位ＶＳＳを供給する第２供給線１４に接続していることである。このため、第２のＰ型ＭＯＳトランジスタ２１４，２２４は共にフルオン状態となる。
【００５１】
従って、この第２のＰ型ＭＯＳトランジスタ２１４，２２４にて電流を制限するためには、そのゲート長を長くする必要がありサイズが大きくなる。このようにすると、図１に示す本実施形態と同様に、例えば第１の回路２１０の第１のＰ型ＭＯＳトランジスタ２１２とＮ型ＭＯＳトランジスタ２１６との電流駆動能力を実質的に同一にできる。
【００５２】
しかし、第２のＰ型ＭＯＳトランジスタ２１４のサイズを大きくする分だけ専有面積が増大する問題は依然残る。この問題は第２の回路２２０でも同様に生じている。
【００５３】
＜第２の実施形態＞
図５は、本発明の第２の実施形態に係るレベルシフト回路４０を示している。このレベルシフト回路４０は図１のレベルシフト回路１０と下記の点のみが相違している。
【００５４】
第１の相違点は、図１のレベルシフト回路１０の第２のＰ型ＭＯＳトランジスタ１４，２４を、図５のレベルシフト回路４０ではデプレッション型ＭＯＳトランジスタ（Ｐ型）４２，４４に変更したことである。なお、他のトランジスタ２２，２６，３２，３６は、図１の場合と同様にエンハンスメント型である。
【００５５】
第２の相違点は、図１に示す第３供給線１６及び抵抗１８を使用せず、デプレッション型ＭＯＳトランジスタ４２，４４のゲートを第１供給線１２に接続して、そのゲートに高電位ＨＶを供給したことである。
【００５６】
図６は、デプレッション型ＭＯＳトランジスタ４２，４４のゲート−ソース間電圧ＶＧＳと、ソース−ドレイン間を流れる電流ＩＳＤとの関係を示す特性図である。
【００５７】
ここで、第１の回路２０のＰ型ＭＯＳトランジスタ２２がオンしている時には、デプレッション型ＭＯＳトランジスタ４２のソース及びゲート電位は共に高電位ＨＶとなるので、ゲート−ソース間電圧ＶＧＳ＝０Ｖとなる。
【００５８】
ゲート−ソース間電圧ＶＧＳが０Ｖのとき、エンハンスメント型ＭＯＳトランジスタ（Ｐ型）では図６の一点鎖線で示すように完全にオンしてしまうが、デプレッション型ＭＯＳトランジスタ４２は図６の実線で示すようにオン−オフの中間状態となり、電流を絞ることができる。
【００５９】
よって、この第２の実施形態においても、第１の実施形態と同様に、Ｐ型ＭＯＳトランジスタ２２とＮ型ＭＯＳトランジスタ２４の電流駆動能力を同一にしながらも、高速スイッチングが可能となる。しかも、図４に示す比較例と比較して、デプレッション型ＭＯＳトランジスタ４２のサイズを大きくする必要がなく、例えばＰ型ＭＯＳトランジスタ２２と同一サイズで形成できるため、専有面積が縮小する。なお、図５に示す第２の回路３０でも同様である。
【００６０】
＜レベルシフト回路の変形例＞
図７は、図１に示すレベルシフト回路１０のＮ型ＭＯＳトランジスタ２６を、ＣＭＯＳトランジスタ５２，５４に置き換えたレベルシフト回路５０を示している
ＣＭＯＳトランジスタ５２は、直列接続されたＰ型ＭＯＳトランジスタ５２ＡとＮ型ＭＯＳトランジスタ５２Ｂとを有し、両ゲートに入力信号Ｉが供給される。ＣＭＯＳトランジスタ５４も同様に、直列接続されたＰ型ＭＯＳトランジスタ５４ＡとＮ型ＭＯＳトランジスタ４２Ｂとを有し、両ゲートに入力信号ＸＩが供給される。
【００６１】
ＣＭＯＳトランジスタ５２，５４は共に、一方のトランジスタがオンすれば他方がオフするので、電位ＨＶ，ＶＳＳ間で流れる消費電流を少なくできる利点がある。
【００６２】
図８は、図４に示すレベルシフト回路４０のＮ型ＭＯＳトランジスタ２６を、ＣＭＯＳトランジスタ５２，５４に置き換えたレベルシフト回路６０を示している。ＣＭＯＳトランジスタ５２，５４の構成及び動作は図７と同じとなる。
【００６３】
図９は、Ｎ型半導体基板上に形成されたレベルシフト回路７０Ａを示している。このレベルシフタ回路７０Ａは、第１電位ＬＶを供給する第１供給線７２と第２電位ＶＤＤを供給する第２供給線７４との間に並列接続された第１，第２の回路８０，９０を有する。
【００６４】
第１電位ＬＶは、このレベルシフト回路１０が搭載される半導体装置の電源電位ＶＳＳ（例えばＶＳＳ＝−３Ｖ）を昇圧して形成され、例えばＬＶ＝−９〜−１０Ｖである。第２電位ＶＤＤは半導体装置の電源電位ＶＤＤであり，ＶＤＤ＝０Ｖである。なお、第２の電位ＶＤＤの絶対値は第１の電位ＬＶの絶対値より小さい。
【００６５】
第１の回路８０では、第１供給線７２と第２供給線７４との間に、第１のＮ型ＭＯＳトランジスタ８２、第２のＮ型ＭＯＳトランジスタ８４及びＰ型ＭＯＳトランジスタ８６が直列に接続されている。
【００６６】
第２の回路９０でも同様に、第１供給線７２と第２供給線７４との間に、第１のＮ型ＭＯＳトランジスタ９２、第２のＮ型ＭＯＳトランジスタ９４及びＰ型ＭＯＳトランジスタ９６が直列に接続されている。
【００６７】
第１の回路８０のＰ型ＭＯＳトランジスタ８６のドレイン端子の電位がレベルシフト回路７０の出力信号ＸＯとなり、第２の回路９０のＰ型ＭＯＳトランジスタ９６のドレイン端子の電位がレベルシフト回路７０の出力信号Ｏとなる。反転出力信号ＸＯは第２の回路９０の第１のＮ型ＭＯＳトランジスタ９２のゲートに供給され、出力信号Ｏは第１の回路８０の第１のＮ型ＭＯＳトランジスタ８２のゲートに供給される。
【００６８】
また、レベルシフト回路９０への入力信号Ｉは、第１の回路８０のＰ型ＭＯＳトランジスタ８６のゲートに供給され、他の入力信号ＸＩは第２の回路９０のＰ型ＭＯＳトランジスタ９６のゲートに供給される。
【００６９】
第１，第２の回路８０，９０の各々の第２のＮ型ＭＯＳトランジスタ８４，９４のゲートには、第３供給線７６が共通接続されている。
【００７０】
この第３供給線７６は、第１，第２供給線７２，７４間に接続された抵抗７８の途中に接続されている。従って、この第３供給線７６は、低電位ＬＶと電源電位ＶＤＤとの間の電圧を抵抗７８で分圧した中間電位ＭＶ（ＶＤＤ＜ＭＶ＜ＬＶ）を供給することになる。
【００７１】
このため、第２のＮ型トランジスタ８４，９４はオン、オフの中間の状態にあり、ソース、ドレイン間に微小電流を流すことができる。従って、図９に示すレベルシフト回路７０Ａでも、図１のレベルシフト回路１０と同様に機能させることができる。
【００７２】
図１０では、図９のレベルシフト回路７０Ａの第２のＮ型ＭＯＳトランジスタ８４，９４を、デプレッション型ＭＯＳトランジスタ（Ｎ型）９８Ａ，９８Ｂに変更したレベルシフト回路７０Ｂが示されている。なお、他のトランジスタ８２，８６，９２，９６は、図９の場合と同様にエンハンスメント型である。
【００７３】
図１０ではさらに、図９に示す第３供給線７６及び抵抗７８を使用せず、Ｐ型ＭＯＳトランジスタ９８Ａ，９８Ｂのゲートを第１供給線７２に接続して、そのゲートに低電位ＬＶを供給した。
【００７４】
図１１は、デプレッション型ＭＯＳトランジスタ９８Ａ，９８Ｂのゲート−ソース間電圧ＶＧＳと、ソース−ドレイン間を流れる電流ＩＳＤとの関係を示す特性図である。
【００７５】
ここで、第１の回路８０のＮ型ＭＯＳトランジスタ２２がオンしている時には、デプレッション型ＭＯＳトランジスタ９８Ａのソース及びゲート電位は共に低電位ＬＶとなるので、ゲート−ソース間電圧ＶＧＳ＝０Ｖとなる。
【００７６】
ゲート−ソース間電圧ＶＧＳが０Ｖのとき、エンハンスメント型ＭＯＳトランジスタ（Ｎ型）では図１１の一点鎖線で示すように完全にオフしてしまうが、デプレッション型ＭＯＳトランジスタ９８Ａは図１１の実線で示すようにオン−オフの中間状態となり、電流を絞った状態で流すことができる。なお、第２の回路９０でも、デプレッション型ＭＯＳトランジスタ９８Ｂによって同様に動作させることができる。
【００７７】
さらに、図９及び図１０に示すＰ型ＭＯＳトランジスタ８４，９４を、図７と同様にＣＭＯＳトランジスタに変更することができる。
【００７８】
（レベルシフト回路を搭載した半導体装置）
上述のレベルシフト回路を内蔵した半導体装置として、表示用ドライバＩＣの一例である液晶ドライバＩＣについて説明する。
【００７９】
液晶ドライバＩＣは、例えば単純マトリックス型の液晶パネルのコモン電極に駆動電位を供給するコモンドライバＩＣと、セグメント電極に駆動電位を供給するセグメントドライバＩＣとに分けられる。図１２に、各ドライバＩＣより各電極に供給される駆動波形が示されている。
【００８０】
図１２において、太線はコモンドライバＩＣよりコモン電極供給される駆動波形であり、細線はセグメントドライバＩＣより各セグメント電極に供給される駆動波形を示している。
【００８１】
図１２において、液晶に印加される電圧の極性は、極性反転化信号ＦＲに基づいて正、負に反転される。このため、駆動電位としては例えばＶ０〜Ｖ５の６レベルが用いられる。
【００８２】
図１２に示すように、コモンドライバＩＣから供給される駆動波形は、電位Ｖ０，Ｖ１，Ｖ４，Ｖ５の間で変化する。一方、セグメントドライバＩＣから供給される駆動波形は、電位Ｖ０，Ｖ２，Ｖ３，Ｖ５の間で変化する。
【００８３】
図１３は、セグメント電極に電圧を供給するセグメントドライバＩＣ内の構成を示し、図１４はコモン電極に電圧を供給するコモンドライバＩＣ内の構成を示している。
【００８４】
図１３において、セグメントドライバＩＣ３００には、セグメント電極Ｓ０〜Ｓｍに電位を供給するために、セグメント電極Ｓ０〜Ｓｍの一つに対応して設けられたレベルシフト回路３１０と、全てのセグメント電極Ｓ０〜Ｓｍに共用されるレベルシフト回路３１２と、電位選択信号生成回路３２０と、電位選択回路３３０とが設けられている。
【００８５】
電位選択回路３３０は、電位選択信号生成回路３２０からの電位選択信号に基づいて、電位Ｖ０，Ｖ２，Ｖ３，Ｖ５の中から一つの電位を選択するスイッチＳＷ１，ＳＷ４〜ＳＷ６が設けられている。
【００８６】
電位選択信号生成回路３２０には、第１〜第４の論理ゲート３２０Ａ〜３２０Ｄが設けられ、レベルシフト回路３１０，３１２の出力信号Ｏ，ＸＯに基づいて、スイッチＳＷ１，ＳＷ４〜ＳＷ６をオン／オフ制御する。
【００８７】
コモンドライバＩＣ４００も同様に、図１４に示すように、コモン電極Ｃ０〜Ｃｎに電位を供給する供給系として、レベルシフト回路４１０，４１２と、電位選択信号生成回路４２０と、電位選択回路４３０とを有する。
【００８８】
ここで、レベルシフト回路３１０の入力端子Ｉに入力される信号をＩＡとし、レベルシフト回路３１２の入力端子Ｉに入力される信号をＩＢとすると、入力信号ＩＡ，ＩＢの論理と、セグメント電極に供給される電圧との関係を、下記の表１に示す。
【００８９】
【表１】
【００９０】
同様に、レベルシフト回路４１０の入力端子Ｉに入力される信号をＩＣとし、レベルシフト回路４１２の入力端子Ｉに入力される信号をＩＤとすると、入力信号ＩＣ，ＩＤの論理と、コモン電極に供給される電圧との関係を、下記の表２に示す。
【００９１】
【表２】
【００９２】
ここで、図１３及び図１４に示すレベルシフト回路３１０，３１２，４１０，４１２は、図１、図５、図７〜図１０のいずれかの構成を有する。従って、各レベルシフト回路３１０，３１２，４１０，４１２は、電源電位ＶＤＤ，ＶＳＳの供給を受けて駆動されるロジック回路（図示せず）からの上述のロジック信号ＩＡ，ＩＢ，ＩＣ，ＩＤに基づいて、高速スイッチングしながら、レベルシフトされた電位（ＨＶ−ＶＳＳ）を出力することができる。
【００９３】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るレベルシフタ回路の回路図である。
【図２】図１に示すレベルシフタ回路の入出力特性を示す波形図である。
【図３】レベルシフト回路の比較例を示す回路図である。
【図４】レベルシフト回路の他の比較例を示す回路図である。
【図５】本発明の第２の実施形態に係るレベルシフト回路の回路図である。
【図６】図５に示すレベルシフト回路に用いられるデプレッション型ＭＯＳトランジスタ（Ｐ型）の電圧−電流特性図である。
【図７】図１に示すレベルシフト回路中のＮ型ＭＯＳトランジスタをＣＭＯＳトランジスタに置き換えた変形例の回路図である。
【図８】図６に示すレベルシフト回路のＮ型ＭＯＳトランジスタをＣＭＯＳトランジスタに置き換えた変形例の回路図である。
【図９】図１に示すレベルシフト回路と同一機能を有し、Ｎ型半導体基板に形成されたレベルシフト回路の回路図である。
【図１０】図６に示すレベルシフト回路と同一機能を有し、Ｎ型半導体基板に形成されたレベルシフト回路の回路図である。
【図１１】図１０に示すレベルシフト回路に用いられるデプレッション型ＭＯＳトランジスタ（Ｎ型）の電圧−電流特性図である。
【図１２】レベルシフト回路が内蔵された液晶ドライバＩＣより出力される液晶駆動波形の一例を示す波形図である。
【図１３】セグメント電極に駆動電位を供給するセグメントドライバＩＣの回路図である。
【図１４】コモン電極に駆動電位を供給するコモンドライバＩＣの回路図である。
【符号の説明】
１０，４０，５０，６０，７０Ａ，７０Ｂ レベルシフト回路
１２，７２ 第１供給線
１４，７４ 第２供給線
１６，７６ 第３供給線
１８，７８ 抵抗
２０ 第１の回路
２２ 第１のＰ型ＭＯＳトランジスタ
２４ 第２のＰ型ＭＯＳトランジスタ
２６ Ｎ型ＭＯＳトランジスタ
３０ 第２の回路
３２ 第１のＰ型ＭＯＳトランジスタ
３４ 第２のＰ型ＭＯＳトランジスタ
３６ Ｎ型ＭＯＳトランジスタ
４２，４４ デプレッション型ＭＯＳトランジスタ（Ｐ型）
５２，５４ ＣＭＯＳトランジスタ
８０ 第１の回路
８２ 第１のＮ型ＭＯＳトランジスタ
８４ 第２のＮ型ＭＯＳトランジスタ
８６ Ｐ型ＭＯＳトランジスタ
９０ 第２の回路
９２ 第１のＮ型ＭＯＳトランジスタ
９４ 第２のＮ型ＭＯＳトランジスタ
９６ Ｐ型ＭＯＳトランジスタ
９８Ａ，９８Ｂ デプレッション型ＭＯＳトランジスタ（Ｎ型）
３００ セグメントドライバＩＣ
３１０，３１２ レベルシフト回路
３２０ 電位選択信号生成回路
３３０ 電位選択回路
４００ コモンドライバＩＣ
４１０，４１２ レベルシフト回路
４２０ 電位選択信号生成回路
４３０ 電位選択回路
【発明の属する技術分野】
本発明は、レベルシフト回路及びそれを用いた例えば液晶ドライバＩＣ等の半導体装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
レベルシフト回路では、Ｐ型ＭＯＳトランジスタがオンしている間に、これと直列に接続されたＮ型ＭＯＳトランジスタのゲートに入力される入力信号をＬＯＷからＨＩＧＨに切り換えて、レベルシフト回路の出力を高速スイッチングしている。
【０００３】
従って、このレベルシフト回路では、直列接続されたＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとが、過渡的に同時にオンすることになる。
【０００４】
シフトレジスタ回路にて高速スイッチングするためには、上記の状況でＮ型ＭＯＳトランジスタのドレインに接続された出力端子の論理を、ＨＩＧＨからＬＯＷに高速に切り換える必要がある。
【０００５】
このために、Ｐ型ＭＯＳトランジスタの電流駆動能力を小さくし、逆にＮ型ＭＯＳトランジスタの電流駆動能力を大きくしている。
【０００６】
ＭＯＳトランジスタのソース−ドレイン間を流れる電流ｉは、ｉ＝β（ＶＧＳ−Ｖｔｈ）２／２である。係数βはトランジスタのゲート長に反比例しゲート幅に比例する。よって、Ｐ型ＭＯＳトランジスタの電流駆動能力を小さくするにはゲート長を長くし、Ｎ型ＭＯＳトランジスタの電流駆動能力を大きくするにはゲート幅を広げるのが通常であり、レベルシフト回路の占有面積が増大してしまう。
【０００７】
この種のレベルシフト回路の数は、例えば液晶ドライバＩＣであれば、液晶駆動電位を生成するだけでも少なくとも信号電極の数だけ必要となり、半導体装置内に配置される個数が多いため、その占有面積を縮小することが望まれていた。
【０００８】
そこで、本発明の目的とするところは、高速スイッチング動作を確保しながら占有面積を縮小することのできるレベルシフト回路を提供することである。
【０００９】
本発明の他の目的は、占有面積の小さいレベルシフト回路を内蔵することで、液晶駆動などの表示ドライバＩＣに最適な高集積化された半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の一態様に係るレベルシフト回路は、
第１電位を供給する第１供給ラインと、前記第１電位よりも絶対値が低い第２電位を供給する第２供給ラインとの間に、第１，第２の回路が並列接続され、
前記第１，第２の回路の各々は、前記第１，第２供給ライン間に、前記第１供給ライン側から順に直列接続された第１，第２の第１導電型トランジスタと第２導電型トランジスタとを有し、
前記第１の回路の前記第１の第１導電型トランジスタのゲートは、前記第２の回路の前記第２導電型トランジスタのドレインに接続され、
前記第２の回路の前記第１の第１導電型トランジスタのゲートは、前記第１の回路の前記第２導電型トランジスタのドレインに接続され、
前記第１，第２の回路の各々の前記第２導電型トランジスタのゲートに相反する入力電位が印加され、前記第１，第２の回路の各々の前記第２導電型トランジスタのドレインよりレベルシフトされた出力電位が出力され、
前記第１，第２の回路の各々の前記第２の第１導電型トランジスタのゲートに、前記第１，第２電位間の第３電位を供給する第３供給ラインを接続したことを特徴とする（図１，図７，図９参照）。
【００１１】
本発明の一態様によれば、第１，第２の回路のいずれか一方において、第１の第１導電型トランジスタと第２導電型トランジスタとが過渡的に同時にオンされても、出力信号の電位を第２導電型トランジスタのオン動作により高速に切り換えできる。
【００１２】
なぜなら、第２の第１導電型トランジスタのゲートには第１，第２電位の中間電位が供給されるので、第２の第１導電型トランジスタを流れる電流が絞られ、結果としてその上流の第１の第１導電型トランジスタを流れる電流も絞られるからである。
【００１３】
従って、第１の第１導電型トランジスタの電流駆動能力を小さくし、第２導電型トランジスタの電流駆動能力を大きくする必要はない。
【００１４】
本発明の他の形態に係るレベルシフト回路は、上述の本発明の一態様に係るレベルシフト回路において、前記第１，第２の回路の各々の前記第２の第１導電型トランジスタを共にデプレッション型とし、かつ各々の前記第２の第１導電型トランジスタのゲートを前記第１供給線に接続したことを特徴とする（図５，図８，図１１参照）。
【００１５】
本発明の他の態様によれば、第１，第２の回路のいずれか一方において、第１の第１導電型トランジスタと第２導電型トランジスタとが過渡的に同時にオンされても、出力信号の電位を第２導電型トランジスタのオン動作により高速に切り換えできる。
【００１６】
なぜなら、第２の第１導電型トランジスタはデプレッション型とされ、そのゲートには第１電位が供給されるので、第２の第１導電型トランジスタを流れる電流が絞られ（図６参照）、結果としてその上流の第１の第１導電型トランジスタを流れる電流も絞られるからである。
【００１７】
従って、第１の第１導電型トランジスタの電流駆動能力を小さくし、第２導電型トランジスタの電流駆動能力を大きくする必要はない。
【００１８】
いずれの態様においても、第１，第２の回路の各々では、第１の第１導電型トランジスタの電流駆動能力を第２導電型トランジスタと実質的に等しくすることができる。また、第１，第２の回路の各々は、実質的に同一サイズの前記第１，第２の第１導電型トランジスタを有することができる。従って、従来よりもレベルシフト回路の面積を縮小できる。
【００１９】
第１，第２の回路の各々は、第２の第１導電型トランジスタと第２導電型トランジスタとの間に接続された第３の第１導電型トランジスタをさらに有し、第３の第１導電型トランジスタと第２導電型トランジスタのゲート同士を接続することができる（図７，図８参照）。
【００２０】
第３の第１導電型トランジスタと第２導電型トランジスタは、その一方がオンすれば他方はオフするため、第１，第２供給線間を流れる消費電流を低減することができる。
【００２１】
本発明のさらに他の態様は、少なくとも一つの上述のレベルシフト回路を内蔵した半導体装置である。この半導体装置がＰ型半導体基板を用いて形成される場合には、Ｐ型半導体基板上に形成される前記第１導電型トランジスタはＰ型となり、前記第２導電型トランジスタがＮ型となる（図１，図５参照）。
【００２２】
逆に、この半導体装置がＮ型半導体基板に形成される場合には、Ｎ型半導体基板上に形成される前記第１導電型トランジスタはＮ型となり、前記第２導電型トランジスタがＰ型となる（図９，図１１参照）。
【００２３】
この半導体装置は、前記少なくとも一つのレベルシフト回路からの前記出力電位に基づいて、電位選択信号を生成する信号生成回路と、前記信号生成回路からの前記電位選択信号に基づいて、複数の表示用駆動電位の中から一つを選択して出力する駆動回路とをさらに有することができる。
【００２４】
本発明の半導体装置を、上述した構成を有する表示用駆動ＩＣ例えば液晶駆動ＩＣなどに適用すれば、多数のレベルシフト回路が搭載されるその表示用駆動ＩＣの小型化もしくは高集積化を図ることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２６】
＜第１の実施形態＞
（レベルシフト回路の構成）
図１は、第１の実施形態に係るレベルシフタ回路の回路図である。このレベルシフト回路１０は、第１電位ＨＶを供給する第１供給線１２と第２電位ＶＳＳを供給する第２供給線１４との間に並列接続された第１，第２の回路２０，３０を有する。
【００２７】
第１電位ＨＶは、このレベルシフト回路１０が搭載される半導体装置の電源電位ＶＤＤ（例えばＶＤＤ＝３Ｖ）を昇圧して形成され、例えば＝９〜１０Ｖである。第２電位ＶＳＳは半導体装置の電源電位ＶＳＳであり、ＶＳＳ＝０Ｖである。なお、この半導体装置はＰ型半導体基板上に形成される。
【００２８】
第１の回路２０では、第１供給線１２と第２供給線１４との間に、第１のＰ型ＭＯＳトランジスタ２２、第２のＰ型ＭＯＳトランジスタ２４及びＮ型ＭＯＳトランジスタ２６が直列に接続されている。
【００２９】
第２の回路３０でも同様に、第１供給線１２と第２供給線１４との間に、第１のＰ型ＭＯＳトランジスタ３２、第２のＰ型ＭＯＳトランジスタ３４及びＮ型ＭＯＳトランジスタ３６が直列に接続されている。
【００３０】
ここで、第１の回路２０のＮ型ＭＯＳトランジスタ２６のドレイン端子の電位をレベルシフト回路１０の出力信号ＸＯとし、第２の回路３０のＮ型ＭＯＳトランジスタ３６のドレイン端子の電位をレベルシフト回路１０の出力信号Ｏとする。反転出力信号ＸＯは第２の回路３０の第１のＰ型ＭＯＳトランジスタ３２のゲートに供給され、出力信号Ｏは第１の回路２０の第１のＰ型ＭＯＳトランジスタ２２のゲートに供給される。
【００３１】
また、レベルシフト回路１０への入力信号Ｉは、第１の回路２０のＮ型ＭＯＳトランジスタ２６のゲートに供給され、他の入力信号ＸＩは第２の回路３０のＮ型ＭＯＳトランジスタ３６のゲートに供給される。
【００３２】
入力信号Ｉ，ＸＩは、電源電位ＶＤＤ，ＶＳＳに変化する相反する電位であり、図示しないロジック回路にて生成される。
【００３３】
第１，第２の回路２０，３０の各々の第２のＰ型ＭＯＳトランジスタ２４，３４のゲートには、第３供給線１６が共通接続されている。
【００３４】
この第３供給線１６は、第１，第２供給線１２，１４間に接続された抵抗１８の途中に接続されている。従って、この第３供給線１６は、高電位ＨＶと電源電位ＶＳＳとの間の電圧を抵抗１８で分圧した中間電位ＭＶ（ＶＳＳ＜ＭＶ＜ＨＶ）を供給することになる。
【００３５】
このため、第２のＰ型トランジスタ２４，３４は、そのソースに第１電位ＨＶが供給されている間はオン、オフの中間の状態にあり、ソース、ドレイン間に微小電流を流すことができる。
【００３６】
（レベルシフト回路の動作）
図２は、図１に示すレベルシフタ回路の入出力特性を示す波形図である。図２に示すように、時刻ｔ０の初期状態にて、Ｉ＝ＬＯＷ（ＶＳＳ），ＸＩ＝ＨＩＧＨ（ＶＤＤ），Ｏ＝ＬＯＷ（ＶＳＳ），ＸＯ＝ＨＩＧＨ（ＨＶ）とする。この初期状態では、ＭＯＳトランジスタ２２，３６がオンし、ＭＯＳトランジスタ２６，３２がオフしている。
【００３７】
この初期状態から、入力信号ＩがＬＯＷからＨＩＧＨに立ち上がると第１の回路２０のＮ型ＭＯＳトランジスタ２６がオンし、入力信号ＸＩがＨＩＧＨからＬＯＷに立ち下がると第２の回路３０のＮ型ＭＯＳトランジスタ３６がオフする。
【００３８】
このとき、第１の回路２０では、高電位ＨＶ側の第１のＰ型ＭＯＳトランジスタ２２と低電位ＶＳＳ側のＮ型ＭＯＳトランジスタ２６が共にオンする。
【００３９】
しかし、Ｎ型ＭＯＳトランジスタ２６よりも高電位ＨＶ側に位置する第２のＰ型ＭＯＳトランジスタ２４が上述の通り微小電流しか流さないので、出力信号ＸＯの電位は速やかにグランド電位ＶＳＳとなり、高速スイッチングが可能となる。
【００４０】
上述の動作は、第１の回路２０中の第１のＰ型ＭＯＳトランジスタ２２とＮ型ＭＯＳトランジスタ２６とが共に等しい電流駆動能力であっても成立する。従って、従来のように両者間に能力差をつける必要はない。つまり、第１のＰ型ＭＯＳトランジスタ２２のゲート長を長くしてその電流駆動能力を小さくする必要はない。同様に、Ｎ型ＭＯＳトランジスタ２６のゲート幅を広くして、その電流駆動能力を高くする必要もない。従って、本実施の形態によれば、レベルシフト回路１０の第１の回路２０の専有面積を縮小することができる。
【００４１】
出力信号ＸＯがグランド電位ＶＳＳになると、この出力信号ＸＯがゲートに供給される第１のＰ型ＭＯＳトランジスタ３２がオンする。
【００４２】
このとき、第２の回路３０では、高電位ＨＶ側に接続された第１のＰ型ＭＯＳトランジスタ３２がオンする一方で、低電位ＶＳＳ側に接続されたＮ型ＭＯＳトランジスタ２６はオフしている。従って、出力信号Ｏは速やかに高電位ＨＶになる。また、この出力信号Ｏがゲートに供給される第１のＰ型ＭＯＳトランジスタ２２がオフする。よって、図２の時刻ｔ１では、Ｉ＝ＨＩＧＨ（ＶＤＤ），ＸＩ＝ＬＯＷ（ＶＳＳ），Ｏ＝ＨＩＧＨ（ＨＶ），ＸＯ＝ＬＯＷ（ＶＳＳ）で安定する。
【００４３】
次に、入力信号ＩがＨＩＧＨからＬＯＷに立ち下がり、入力信号ＸＩがＬＯＷからＨＩＧＨに立ち上がると、第１の回路２０にて実施された上述の動作が第２の回路３０にて実施され、第２の回路３０にて実施された動作が第１の回路２０にて実施される。これにより、図２の時刻ｔ２の安定状態に速やかに移行できる。
【００４４】
この動作についても、第２の回路３０中の第１のＰ型ＭＯＳトランジスタ３２とＮ型ＭＯＳトランジスタ３６とが共に等しい電流駆動能力であっても成立する。従って、従来のように両者間に能力差をつける必要はない。よって、第１の回路２０と同様の理由で第２の回路３０の専有面積を縮小でき、もってレベルシフト回路１０の専有面積を縮小することができる。
【００４５】
また、図１に示すレベルシフト回路１０では、電流制限用の第２のＰ型ＭＯＳトランジスタ２４，３４のサイズを大きくする必要はなく、例えば第１のＰ型ＭＯＳトランジスタ２２，３２と同一サイズに形成できる。
【００４６】
（比較例の説明）
図３は、図１の第２のＰ型ＭＯＳトランジスタ２４，２６のような電流制限用トランジスタがない従来のレベルシフト回路１００を示している。図３では、第１，第２の回路１１０，１２０のＰ型ＭＯＳトランジスタ１１２，１２２は、その各ゲート長を長くして電流駆動能力を小さくしなければならない。また、第１，第２の回路１１０，１２０のＮ型ＭＯＳトランジスタ１１４，１２４は、その各ゲート幅を広くして電流駆動力を大きくしなければならない。
【００４７】
なぜなら、例えば第１の回路１１０にてＰ型及びＮ型ＭＯＳトランジスタ１１２，１１４が共にオンしたときに、Ｎ型ＭＯＳトランジスタ１１４側にて多くの電流を流して、出力信号ＸＯの電位を速やかに降下させる必要があるからである。第２の回路１２０でも同様である。
【００４８】
従って、図３に示すレベルシフト回路１００は、図１に示すレベルシフト回路１０よりも専有面積が広くなってしまう欠点がある。
【００４９】
図４は、図３とは異なり、電流制限用トランジスタを具備した比較例を示している。図４に示すレベルシフト回路２００では、第１の回路２１０が第１，第２のＰ型ＭＯＳトランジスタ２１２，２１４とＮ型ＭＯＳトランジスタ２１６とを直列接続している点で、図１のレベルシフト回路１０と共通している。第２の回路２２０でも同様に、第１，第２のＰ型ＭＯＳトランジスタ２２２，２２４とＮ型ＭＯＳトランジスタ２２６とを有している。
【００５０】
図４のレベルシフト回路２００が図１のレベルシフト回路１０と相違する点は、第１，第２の回路２１０，２２０の電流制限用の第２のＰ型ＭＯＳトランジスタ２１４，２２４のゲートが、電位ＶＳＳを供給する第２供給線１４に接続していることである。このため、第２のＰ型ＭＯＳトランジスタ２１４，２２４は共にフルオン状態となる。
【００５１】
従って、この第２のＰ型ＭＯＳトランジスタ２１４，２２４にて電流を制限するためには、そのゲート長を長くする必要がありサイズが大きくなる。このようにすると、図１に示す本実施形態と同様に、例えば第１の回路２１０の第１のＰ型ＭＯＳトランジスタ２１２とＮ型ＭＯＳトランジスタ２１６との電流駆動能力を実質的に同一にできる。
【００５２】
しかし、第２のＰ型ＭＯＳトランジスタ２１４のサイズを大きくする分だけ専有面積が増大する問題は依然残る。この問題は第２の回路２２０でも同様に生じている。
【００５３】
＜第２の実施形態＞
図５は、本発明の第２の実施形態に係るレベルシフト回路４０を示している。このレベルシフト回路４０は図１のレベルシフト回路１０と下記の点のみが相違している。
【００５４】
第１の相違点は、図１のレベルシフト回路１０の第２のＰ型ＭＯＳトランジスタ１４，２４を、図５のレベルシフト回路４０ではデプレッション型ＭＯＳトランジスタ（Ｐ型）４２，４４に変更したことである。なお、他のトランジスタ２２，２６，３２，３６は、図１の場合と同様にエンハンスメント型である。
【００５５】
第２の相違点は、図１に示す第３供給線１６及び抵抗１８を使用せず、デプレッション型ＭＯＳトランジスタ４２，４４のゲートを第１供給線１２に接続して、そのゲートに高電位ＨＶを供給したことである。
【００５６】
図６は、デプレッション型ＭＯＳトランジスタ４２，４４のゲート−ソース間電圧ＶＧＳと、ソース−ドレイン間を流れる電流ＩＳＤとの関係を示す特性図である。
【００５７】
ここで、第１の回路２０のＰ型ＭＯＳトランジスタ２２がオンしている時には、デプレッション型ＭＯＳトランジスタ４２のソース及びゲート電位は共に高電位ＨＶとなるので、ゲート−ソース間電圧ＶＧＳ＝０Ｖとなる。
【００５８】
ゲート−ソース間電圧ＶＧＳが０Ｖのとき、エンハンスメント型ＭＯＳトランジスタ（Ｐ型）では図６の一点鎖線で示すように完全にオンしてしまうが、デプレッション型ＭＯＳトランジスタ４２は図６の実線で示すようにオン−オフの中間状態となり、電流を絞ることができる。
【００５９】
よって、この第２の実施形態においても、第１の実施形態と同様に、Ｐ型ＭＯＳトランジスタ２２とＮ型ＭＯＳトランジスタ２４の電流駆動能力を同一にしながらも、高速スイッチングが可能となる。しかも、図４に示す比較例と比較して、デプレッション型ＭＯＳトランジスタ４２のサイズを大きくする必要がなく、例えばＰ型ＭＯＳトランジスタ２２と同一サイズで形成できるため、専有面積が縮小する。なお、図５に示す第２の回路３０でも同様である。
【００６０】
＜レベルシフト回路の変形例＞
図７は、図１に示すレベルシフト回路１０のＮ型ＭＯＳトランジスタ２６を、ＣＭＯＳトランジスタ５２，５４に置き換えたレベルシフト回路５０を示している
ＣＭＯＳトランジスタ５２は、直列接続されたＰ型ＭＯＳトランジスタ５２ＡとＮ型ＭＯＳトランジスタ５２Ｂとを有し、両ゲートに入力信号Ｉが供給される。ＣＭＯＳトランジスタ５４も同様に、直列接続されたＰ型ＭＯＳトランジスタ５４ＡとＮ型ＭＯＳトランジスタ４２Ｂとを有し、両ゲートに入力信号ＸＩが供給される。
【００６１】
ＣＭＯＳトランジスタ５２，５４は共に、一方のトランジスタがオンすれば他方がオフするので、電位ＨＶ，ＶＳＳ間で流れる消費電流を少なくできる利点がある。
【００６２】
図８は、図４に示すレベルシフト回路４０のＮ型ＭＯＳトランジスタ２６を、ＣＭＯＳトランジスタ５２，５４に置き換えたレベルシフト回路６０を示している。ＣＭＯＳトランジスタ５２，５４の構成及び動作は図７と同じとなる。
【００６３】
図９は、Ｎ型半導体基板上に形成されたレベルシフト回路７０Ａを示している。このレベルシフタ回路７０Ａは、第１電位ＬＶを供給する第１供給線７２と第２電位ＶＤＤを供給する第２供給線７４との間に並列接続された第１，第２の回路８０，９０を有する。
【００６４】
第１電位ＬＶは、このレベルシフト回路１０が搭載される半導体装置の電源電位ＶＳＳ（例えばＶＳＳ＝−３Ｖ）を昇圧して形成され、例えばＬＶ＝−９〜−１０Ｖである。第２電位ＶＤＤは半導体装置の電源電位ＶＤＤであり，ＶＤＤ＝０Ｖである。なお、第２の電位ＶＤＤの絶対値は第１の電位ＬＶの絶対値より小さい。
【００６５】
第１の回路８０では、第１供給線７２と第２供給線７４との間に、第１のＮ型ＭＯＳトランジスタ８２、第２のＮ型ＭＯＳトランジスタ８４及びＰ型ＭＯＳトランジスタ８６が直列に接続されている。
【００６６】
第２の回路９０でも同様に、第１供給線７２と第２供給線７４との間に、第１のＮ型ＭＯＳトランジスタ９２、第２のＮ型ＭＯＳトランジスタ９４及びＰ型ＭＯＳトランジスタ９６が直列に接続されている。
【００６７】
第１の回路８０のＰ型ＭＯＳトランジスタ８６のドレイン端子の電位がレベルシフト回路７０の出力信号ＸＯとなり、第２の回路９０のＰ型ＭＯＳトランジスタ９６のドレイン端子の電位がレベルシフト回路７０の出力信号Ｏとなる。反転出力信号ＸＯは第２の回路９０の第１のＮ型ＭＯＳトランジスタ９２のゲートに供給され、出力信号Ｏは第１の回路８０の第１のＮ型ＭＯＳトランジスタ８２のゲートに供給される。
【００６８】
また、レベルシフト回路９０への入力信号Ｉは、第１の回路８０のＰ型ＭＯＳトランジスタ８６のゲートに供給され、他の入力信号ＸＩは第２の回路９０のＰ型ＭＯＳトランジスタ９６のゲートに供給される。
【００６９】
第１，第２の回路８０，９０の各々の第２のＮ型ＭＯＳトランジスタ８４，９４のゲートには、第３供給線７６が共通接続されている。
【００７０】
この第３供給線７６は、第１，第２供給線７２，７４間に接続された抵抗７８の途中に接続されている。従って、この第３供給線７６は、低電位ＬＶと電源電位ＶＤＤとの間の電圧を抵抗７８で分圧した中間電位ＭＶ（ＶＤＤ＜ＭＶ＜ＬＶ）を供給することになる。
【００７１】
このため、第２のＮ型トランジスタ８４，９４はオン、オフの中間の状態にあり、ソース、ドレイン間に微小電流を流すことができる。従って、図９に示すレベルシフト回路７０Ａでも、図１のレベルシフト回路１０と同様に機能させることができる。
【００７２】
図１０では、図９のレベルシフト回路７０Ａの第２のＮ型ＭＯＳトランジスタ８４，９４を、デプレッション型ＭＯＳトランジスタ（Ｎ型）９８Ａ，９８Ｂに変更したレベルシフト回路７０Ｂが示されている。なお、他のトランジスタ８２，８６，９２，９６は、図９の場合と同様にエンハンスメント型である。
【００７３】
図１０ではさらに、図９に示す第３供給線７６及び抵抗７８を使用せず、Ｐ型ＭＯＳトランジスタ９８Ａ，９８Ｂのゲートを第１供給線７２に接続して、そのゲートに低電位ＬＶを供給した。
【００７４】
図１１は、デプレッション型ＭＯＳトランジスタ９８Ａ，９８Ｂのゲート−ソース間電圧ＶＧＳと、ソース−ドレイン間を流れる電流ＩＳＤとの関係を示す特性図である。
【００７５】
ここで、第１の回路８０のＮ型ＭＯＳトランジスタ２２がオンしている時には、デプレッション型ＭＯＳトランジスタ９８Ａのソース及びゲート電位は共に低電位ＬＶとなるので、ゲート−ソース間電圧ＶＧＳ＝０Ｖとなる。
【００７６】
ゲート−ソース間電圧ＶＧＳが０Ｖのとき、エンハンスメント型ＭＯＳトランジスタ（Ｎ型）では図１１の一点鎖線で示すように完全にオフしてしまうが、デプレッション型ＭＯＳトランジスタ９８Ａは図１１の実線で示すようにオン−オフの中間状態となり、電流を絞った状態で流すことができる。なお、第２の回路９０でも、デプレッション型ＭＯＳトランジスタ９８Ｂによって同様に動作させることができる。
【００７７】
さらに、図９及び図１０に示すＰ型ＭＯＳトランジスタ８４，９４を、図７と同様にＣＭＯＳトランジスタに変更することができる。
【００７８】
（レベルシフト回路を搭載した半導体装置）
上述のレベルシフト回路を内蔵した半導体装置として、表示用ドライバＩＣの一例である液晶ドライバＩＣについて説明する。
【００７９】
液晶ドライバＩＣは、例えば単純マトリックス型の液晶パネルのコモン電極に駆動電位を供給するコモンドライバＩＣと、セグメント電極に駆動電位を供給するセグメントドライバＩＣとに分けられる。図１２に、各ドライバＩＣより各電極に供給される駆動波形が示されている。
【００８０】
図１２において、太線はコモンドライバＩＣよりコモン電極供給される駆動波形であり、細線はセグメントドライバＩＣより各セグメント電極に供給される駆動波形を示している。
【００８１】
図１２において、液晶に印加される電圧の極性は、極性反転化信号ＦＲに基づいて正、負に反転される。このため、駆動電位としては例えばＶ０〜Ｖ５の６レベルが用いられる。
【００８２】
図１２に示すように、コモンドライバＩＣから供給される駆動波形は、電位Ｖ０，Ｖ１，Ｖ４，Ｖ５の間で変化する。一方、セグメントドライバＩＣから供給される駆動波形は、電位Ｖ０，Ｖ２，Ｖ３，Ｖ５の間で変化する。
【００８３】
図１３は、セグメント電極に電圧を供給するセグメントドライバＩＣ内の構成を示し、図１４はコモン電極に電圧を供給するコモンドライバＩＣ内の構成を示している。
【００８４】
図１３において、セグメントドライバＩＣ３００には、セグメント電極Ｓ０〜Ｓｍに電位を供給するために、セグメント電極Ｓ０〜Ｓｍの一つに対応して設けられたレベルシフト回路３１０と、全てのセグメント電極Ｓ０〜Ｓｍに共用されるレベルシフト回路３１２と、電位選択信号生成回路３２０と、電位選択回路３３０とが設けられている。
【００８５】
電位選択回路３３０は、電位選択信号生成回路３２０からの電位選択信号に基づいて、電位Ｖ０，Ｖ２，Ｖ３，Ｖ５の中から一つの電位を選択するスイッチＳＷ１，ＳＷ４〜ＳＷ６が設けられている。
【００８６】
電位選択信号生成回路３２０には、第１〜第４の論理ゲート３２０Ａ〜３２０Ｄが設けられ、レベルシフト回路３１０，３１２の出力信号Ｏ，ＸＯに基づいて、スイッチＳＷ１，ＳＷ４〜ＳＷ６をオン／オフ制御する。
【００８７】
コモンドライバＩＣ４００も同様に、図１４に示すように、コモン電極Ｃ０〜Ｃｎに電位を供給する供給系として、レベルシフト回路４１０，４１２と、電位選択信号生成回路４２０と、電位選択回路４３０とを有する。
【００８８】
ここで、レベルシフト回路３１０の入力端子Ｉに入力される信号をＩＡとし、レベルシフト回路３１２の入力端子Ｉに入力される信号をＩＢとすると、入力信号ＩＡ，ＩＢの論理と、セグメント電極に供給される電圧との関係を、下記の表１に示す。
【００８９】
【表１】
同様に、レベルシフト回路４１０の入力端子Ｉに入力される信号をＩＣとし、レベルシフト回路４１２の入力端子Ｉに入力される信号をＩＤとすると、入力信号ＩＣ，ＩＤの論理と、コモン電極に供給される電圧との関係を、下記の表２に示す。
【００９１】
【表２】
ここで、図１３及び図１４に示すレベルシフト回路３１０，３１２，４１０，４１２は、図１、図５、図７〜図１０のいずれかの構成を有する。従って、各レベルシフト回路３１０，３１２，４１０，４１２は、電源電位ＶＤＤ，ＶＳＳの供給を受けて駆動されるロジック回路（図示せず）からの上述のロジック信号ＩＡ，ＩＢ，ＩＣ，ＩＤに基づいて、高速スイッチングしながら、レベルシフトされた電位（ＨＶ−ＶＳＳ）を出力することができる。
【００９３】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るレベルシフタ回路の回路図である。
【図２】図１に示すレベルシフタ回路の入出力特性を示す波形図である。
【図３】レベルシフト回路の比較例を示す回路図である。
【図４】レベルシフト回路の他の比較例を示す回路図である。
【図５】本発明の第２の実施形態に係るレベルシフト回路の回路図である。
【図６】図５に示すレベルシフト回路に用いられるデプレッション型ＭＯＳトランジスタ（Ｐ型）の電圧−電流特性図である。
【図７】図１に示すレベルシフト回路中のＮ型ＭＯＳトランジスタをＣＭＯＳトランジスタに置き換えた変形例の回路図である。
【図８】図６に示すレベルシフト回路のＮ型ＭＯＳトランジスタをＣＭＯＳトランジスタに置き換えた変形例の回路図である。
【図９】図１に示すレベルシフト回路と同一機能を有し、Ｎ型半導体基板に形成されたレベルシフト回路の回路図である。
【図１０】図６に示すレベルシフト回路と同一機能を有し、Ｎ型半導体基板に形成されたレベルシフト回路の回路図である。
【図１１】図１０に示すレベルシフト回路に用いられるデプレッション型ＭＯＳトランジスタ（Ｎ型）の電圧−電流特性図である。
【図１２】レベルシフト回路が内蔵された液晶ドライバＩＣより出力される液晶駆動波形の一例を示す波形図である。
【図１３】セグメント電極に駆動電位を供給するセグメントドライバＩＣの回路図である。
【図１４】コモン電極に駆動電位を供給するコモンドライバＩＣの回路図である。
【符号の説明】
１０，４０，５０，６０，７０Ａ，７０Ｂ レベルシフト回路
１２，７２ 第１供給線
１４，７４ 第２供給線
１６，７６ 第３供給線
１８，７８ 抵抗
２０ 第１の回路
２２ 第１のＰ型ＭＯＳトランジスタ
２４ 第２のＰ型ＭＯＳトランジスタ
２６ Ｎ型ＭＯＳトランジスタ
３０ 第２の回路
３２ 第１のＰ型ＭＯＳトランジスタ
３４ 第２のＰ型ＭＯＳトランジスタ
３６ Ｎ型ＭＯＳトランジスタ
４２，４４ デプレッション型ＭＯＳトランジスタ（Ｐ型）
５２，５４ ＣＭＯＳトランジスタ
８０ 第１の回路
８２ 第１のＮ型ＭＯＳトランジスタ
８４ 第２のＮ型ＭＯＳトランジスタ
８６ Ｐ型ＭＯＳトランジスタ
９０ 第２の回路
９２ 第１のＮ型ＭＯＳトランジスタ
９４ 第２のＮ型ＭＯＳトランジスタ
９６ Ｐ型ＭＯＳトランジスタ
９８Ａ，９８Ｂ デプレッション型ＭＯＳトランジスタ（Ｎ型）
３００ セグメントドライバＩＣ
３１０，３１２ レベルシフト回路
３２０ 電位選択信号生成回路
３３０ 電位選択回路
４００ コモンドライバＩＣ
４１０，４１２ レベルシフト回路
４２０ 電位選択信号生成回路
４３０ 電位選択回路
Claims (9)
- 第１電位を供給する第１供給ラインと、前記第１電位よりも絶対値が低い第２電位を供給する第２供給ラインとの間に、第１，第２の回路が並列接続され、
前記第１，第２の回路の各々は、前記第１，第２供給ライン間に、前記第１供給ライン側から順に直列接続された第１，第２の第１導電型トランジスタと第２導電型トランジスタとを有し、
前記第１の回路の前記第１の第１導電型トランジスタのゲートは、前記第２の回路の前記第２導電型トランジスタのドレインに接続され、
前記第２の回路の前記第１の第１導電型トランジスタのゲートは、前記第１の回路の前記第２導電型トランジスタのドレインに接続され、
前記第１，第２の回路の各々の前記第２導電型トランジスタのゲートに相反する入力電位が印加され、前記第１，第２の回路の各々の前記第２導電型トランジスタのドレインよりレベルシフトされた出力電位が出力され、
前記第１，第２の回路の各々の前記第２の第１導電型トランジスタのゲートに、前記第１，第２電位間の第３電位を供給する第３供給ラインを接続したことを特徴とするレベルシフト回路。 - 第１電位を供給する第１供給ラインと、前記第１電位より絶対値が低い第２電位を供給する第２供給ラインとの間に、第１，第２の回路が並列接続され、
前記第１，第２の回路の各々は、前記第１，第２供給ライン間に、前記第１供給ライン側から順に直列接続された第１，第２の第１導電型トランジスタと第２導電型トランジスタとを有し、
前記第１の回路の前記第１の第１導電型トランジスタのゲートは、前記第２の回路の前記第２導電型トランジスタのドレインに接続され、
前記第２の回路の前記第１の第１導電型トランジスタのゲートは、前記第１の回路の前記第２導電型トランジスタのドレインに接続され、
前記第１，第２の回路の各々の前記第２導電型トランジスタのゲートに相反する入力電位が印加され、前記第１，第２の回路の各々の前記第２導電型トランジスタのドレインよりレベルシフトされた出力電位が出力され、
前記第１，第２の回路の各々の前記第２の第１導電型トランジスタは共にデプレッション型で構成され、かつ各々の前記第２の第１導電型トランジスタのゲートが前記第１供給線に接続されていることを特徴とするレベルシフト回路。 - 請求項１または２において、
前記第１，第２の回路の各々では、前記第１の第１導電型トランジスタの電流駆動能力が、前記第２導電型トランジスタと実質的に等しいことを特徴とするレベルシフト回路。 - 請求項１乃至３のいずれかにおいて、
前記第１，第２の回路の各々は、実質的に同一サイズの前記第１，第２の第１導電型トランジスタを有することを特徴とするレベルシフト回路。 - 請求項１乃至４のいずれかにおいて、
前記第１，第２の回路の各々は、前記第２の第１導電型トランジスタと前記第２導電型トランジスタとの間に接続された第３の第１導電型トランジスタをさらに有し、前記第３の第１導電型トランジスタと前記第２導電型トランジスタのゲート同士が接続されていることを特徴とするレベルシフト回路。 - 請求項１乃至５のいずれかに記載の少なくとも一つのレベルシフト回路を内蔵したことを特徴とする半導体装置。
- 請求項６において、
Ｐ型半導体基板を有し、前記Ｐ型半導体基板上に形成される前記第１導電型トランジスタはＰ型であり、前記第２導電型トランジスタがＮ型であることを特徴とする半導体装置。 - 請求項６において、
Ｎ型半導体基板を有し、前記Ｎ型半導体基板上に形成される前記第１導電型トランジスタはＮ型であり、前記第２導電型トランジスタがＰ型であることを特徴とする半導体装置。 - 請求項６乃至８のいずれかにおいて、
前記少なくとも一つのレベルシフト回路からの前記出力電位に基づいて、電位選択信号を生成する信号生成回路と、
前記信号生成回路からの前記電位選択信号に基づいて、複数の表示用駆動電位の中から一つを選択して出力する駆動回路と、
をさらに有することを特徴とする半導体装置。
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