WO2010140556A1 - レベルシフタ回路、走査線駆動装置、および表示装置 - Google Patents

レベルシフタ回路、走査線駆動装置、および表示装置 Download PDF

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WO2010140556A1
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達也 石田
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シャープ株式会社
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    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Definitions

  • the present invention relates to a level shifter circuit that converts a pulse into a binary (high level and low level) voltage signal having a predetermined voltage level.
  • the present invention also provides a shift register circuit that outputs a reference pulse as a reference for sequentially driving a plurality of scanning lines, and converts the reference pulse into a binary voltage signal having a voltage level suitable for display on a display device.
  • the present invention relates to a scanning line driving device including a level shifter circuit, and a display device including the scanning line driving device.
  • the present invention relates to a level shifter circuit, a scanning line driving device, and a display device for use in an active matrix display device.
  • a gate driver which is a scanning line driving device provided in a display device such as an active matrix liquid crystal display device, sequentially drives each scanning line as many as the number of scanning lines (horizontal lines) to be driven.
  • a latch circuit of a shift register circuit that outputs a pulse serving as a reference for performing the above and a level shifter circuit for converting the pulse into a voltage signal having a voltage level suitable for display in the display device.
  • Patent Document 1 X scanning lines are divided into Y groups, an ON voltage and an OFF voltage are supplied to each group, and a group of scanning lines that are actually driven is switched by the control means 821. Switching is performed by means 822 (see FIG. 22). Thereby, in the liquid crystal display device, the scanning lines can be driven with a driving output number smaller than the number of scanning lines. That is, in the liquid crystal display device, the scanning lines can be driven by using the number of level shifter circuits smaller than the number of scanning lines and the same number of scanning line driving signal generation circuits as the level shifter circuits.
  • the level shifter circuit includes a switch for controlling conversion of a pulse into a voltage signal by switching between conduction and non-conduction in accordance with an input signal which is a logic signal.
  • This switch is generally composed of an n-channel MOS (Metal Oxide Semiconductor) transistor to which the input signal is supplied to the gate terminal.
  • MOS Metal Oxide Semiconductor
  • the voltage applied to the gate terminal of the n-channel MOS transistor as a switch is small. For this reason, in order to realize a desired operation speed, it is necessary to widen the width of the gate terminal (see Patent Document 2).
  • a level shifter having at least three switches (that is, n-channel type MOS transistors) every time one scanning line is driven.
  • One circuit is required.
  • the level shifter circuit in order to realize a desired operation speed, it is necessary to increase the width of the gate terminal of the n-channel MOS transistor that is a switch.
  • the level shifter circuit, the scanning line driving device, and the display device can further reduce the circuit scale and reduce the manufacturing cost. Conceivable.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a level shifter circuit, a scanning line driving device, and a display device that can further reduce the circuit scale and the manufacturing cost. It is to provide.
  • a scanning line driving device is a scanning line driving device that outputs a signal for driving a plurality of scanning lines, and an operation clock that is input to the scanning line driving device.
  • a shift register circuit that operates based on a divided clock divided by two, a period in which two continuous scanning lines are not driven based on an output signal of the shift register circuit, and two consecutive scanning lines
  • a first pulse and a reference pulse indicating a period for driving one of the scanning lines, and a period for driving one and the other scanning line among the periods for driving two consecutive scanning lines.
  • a pulse generating circuit first to third input terminals, first and second output terminals, first and second power supplies for applying different levels of voltage, first to ninth transistors, Be equipped A level shifter circuit, wherein the first transistor has a gate terminal connected to the gate terminal of the third transistor, a drain terminal connected to the source terminal of the second transistor, and a source terminal connected to the first power source.
  • the second transistor has a gate terminal connected to the drain terminal of the fourth transistor, a drain terminal connected to the drain terminal of the seventh transistor, and a source terminal connected to the drain terminal of the first transistor.
  • the transistor has a gate terminal connected to the drain terminal of the sixth transistor, a drain terminal connected to the source terminal of the fourth transistor, and a source terminal connected to the first power source.
  • the fourth transistor has a gate terminal connected to the second transistor.
  • the drain terminal is connected to the drain terminal of the eighth transistor.
  • the source terminal is connected to the drain terminal of the third transistor.
  • the fifth transistor has a gate terminal connected to the drain terminal of the fourth transistor, a drain terminal connected to the source terminal of the sixth transistor, and a source terminal connected to the first terminal.
  • the sixth transistor has a gate terminal connected to the gate terminal of the fourth transistor, a drain terminal connected to the drain terminal of the ninth transistor, and a source terminal connected to the drain terminal of the fifth transistor.
  • the seventh transistor has a gate terminal connected to the first input terminal, a drain terminal connected to the drain terminal of the second transistor, a source terminal connected to the second power source, and an eighth transistor
  • the second input terminal is connected to the gate terminal, and the drain terminal is the drain of the fourth transistor.
  • the terminal has a source terminal connected to the second power supply
  • the ninth transistor has a gate terminal connected to the third input terminal, a drain terminal connected to the drain terminal of the sixth transistor, and a source terminal connected to the second power supply.
  • the first output terminal is connected to the drain terminal of the seventh transistor, the second output terminal is connected to the drain terminal of the eighth transistor, and the first pulse is The first input terminal, the second pulse is input to the second input terminal, the reference pulse is input to the third input terminal, and the first and second pulses and the reference pulse are two consecutive pulses.
  • the second power supply is applied from the first and second output terminals by turning off the ninth transistor and turning on the seventh and eighth transistors during the period when the scanning line is not driven.
  • the seventh transistor In the period in which the voltage signal of a certain level is output and two continuous scanning lines are driven, and in the period in which one of the two scanning lines is driven, the seventh transistor is turned off, By making the ninth transistor conductive, a voltage signal at a level applied by the first power source is output from the first output terminal, and a voltage signal at a level applied by the second power source is output from the second output terminal, It is a period for driving two consecutive scanning lines, and the eighth transistor is made non-conductive in a period for driving the other of the two scanning lines, which is different from one of the two scanning lines. By making the seventh and ninth transistors conductive, a voltage signal at a level applied by the second power supply is output from the first output terminal, and at a level applied by the first power supply from the second output terminal. It is characterized by outputting the pressure signal.
  • the scanning line driving device uses the voltages from the two types of level shifter circuits to be used for sequentially driving the scanning lines of the display device from one output signal output from the shift register circuit. Since signals can be obtained, the scale of a circuit (such as a latch circuit) for generating each output signal in the shift register circuit can be reduced. Further, the scanning line driving device uses, for example, a pulse generation circuit having a simple configuration combining a latch circuit and a simple logic circuit, and a level shifter circuit configured to adapt to the output of the pulse generation circuit. Thus, a voltage signal is supplied to each scanning line. In this case, the scanning line driving device groups the scanning lines to be driven and selects and controls whether or not to drive each group of scanning lines.
  • control means and switching means according to the prior art, the control means and switching Various circuits for controlling the means, and further, a voltage generation circuit for supplying an off voltage to a group of scanning lines that are not driven become unnecessary. Therefore, the scanning line driving device can reduce the circuit scale and the manufacturing cost.
  • the level shifter circuit of the scanning line driving device is continuously driven in accordance with the first pulse, the second pulse, and the reference pulse from the pulse generation circuit. It is possible to generate outputs of two types of level shifter circuits suitable for driving one scanning line.
  • the level shifter circuit includes first to third input terminals, first and second output terminals, and first and second voltages for applying different levels of voltage.
  • a level shifter circuit comprising a power supply and first to ninth transistors, wherein the first transistor has a gate terminal as a gate terminal of the third transistor, a drain terminal as a source terminal of the second transistor, and a source terminal as a first terminal.
  • the second transistor has a gate terminal connected to the drain terminal of the fourth transistor, a drain terminal connected to the drain terminal of the seventh transistor, and a source terminal connected to the drain terminal of the first transistor.
  • the third transistor has a gate terminal connected to the drain terminal of the sixth transistor and a drain terminal connected to the fourth transistor.
  • the fourth transistor has a gate terminal connected to the drain terminal of the second transistor, a drain terminal connected to the drain terminal of the eighth transistor, and a source terminal connected to the first power source.
  • the fifth transistor has a gate terminal connected to the drain terminal of the fourth transistor, a drain terminal connected to the source terminal of the sixth transistor, a source terminal connected to the first power source, respectively.
  • the sixth transistor has a gate terminal connected to the gate terminal of the fourth transistor, a drain terminal connected to the drain terminal of the ninth transistor, and a source terminal connected to the drain terminal of the fifth transistor.
  • the 7 transistor has the first input terminal connected to the gate terminal and the drain terminal.
  • the source terminal is connected to the second power source
  • the eighth transistor has the gate terminal connected to the second input terminal, the drain terminal connected to the drain terminal of the fourth transistor, The source terminal is connected to the second power supply
  • the ninth transistor has the gate terminal connected to the third input terminal, the drain terminal connected to the drain terminal of the sixth transistor, and the source terminal connected to the second power supply.
  • the first output terminal is connected to the drain terminal of the seventh transistor
  • the second output terminal is connected to the drain terminal of the eighth transistor
  • the seventh to ninth transistors are connected to each other.
  • Each gate terminal receives a pulse for selecting and conducting any two of the seventh to ninth transistors, the ninth transistor is turned off, When the first and eighth transistors are turned on, the first and second output terminals output a voltage signal at a level applied by the second power supply, the seventh transistor is turned off, and the eighth and ninth transistors are turned on.
  • the first output terminal outputs a voltage signal at a level applied by the first power supply
  • the second output terminal outputs a voltage signal at a level applied by the second power supply
  • the eighth transistor is non-conductive.
  • the seventh and ninth transistors are turned on, a voltage signal at a level applied by the second power source is output from the first output terminal, and a voltage at a level applied by the first power source from the second output terminal. It is characterized by outputting a signal.
  • the level shifter circuit can output a voltage signal for driving one scanning line from each of the first and second output terminals.
  • this level shifter circuit has three switches of seventh to ninth transistors every time two scanning lines are driven.
  • this level shifter circuit employs the technique disclosed in Patent Document 2, which has at least three switches (n-channel type MOS transistors) every time one scanning line is driven.
  • the number of n-channel MOS transistors can be reduced. Thereby, in the level shifter circuit, it is possible to reduce the circuit scale and reduce the manufacturing cost.
  • the scanning line driving device is a scanning line driving device that outputs a signal for driving a plurality of scanning lines, and is obtained by dividing the operation clock input to the scanning line driving device by two.
  • a shift register circuit that operates based on a peripheral clock; a period in which two consecutive scanning lines are not driven based on an output signal of the shift register circuit; and a period in which two consecutive scanning lines are driven
  • a pulse generation circuit for generating first and second pulses, each of which indicates a period for driving one and the other scanning line among a period for driving two consecutive scanning lines.
  • a level shifter including first to third input terminals, first and second output terminals, first and second power supplies for applying different levels of voltage, and first to ninth transistors.
  • the level shifter circuit includes a first transistor, a gate terminal connected to the gate terminal of the third transistor, a drain terminal connected to the source terminal of the second transistor, and a source terminal connected to the first power source.
  • the second transistor has a gate terminal connected to the drain terminal of the fourth transistor, a drain terminal connected to the drain terminal of the seventh transistor, and a source terminal connected to the drain terminal of the first transistor.
  • the gate terminal is connected to the drain terminal of the sixth transistor, the drain terminal is connected to the source terminal of the fourth transistor, the source terminal is connected to the first power supply, and the gate terminal of the fourth transistor is the drain of the second transistor.
  • the drain terminal is connected to the drain terminal of the eighth transistor and the source terminal Are connected to the drain terminal of the third transistor
  • the fifth transistor has a gate terminal connected to the drain terminal of the fourth transistor, a drain terminal connected to the source terminal of the sixth transistor, a source terminal connected to the first power supply
  • the sixth transistor has a gate terminal connected to the gate terminal of the fourth transistor, a drain terminal connected to the drain terminal of the ninth transistor, and a source terminal connected to the drain terminal of the fifth transistor
  • the seventh transistor has a gate terminal connected to the first input terminal, a drain terminal connected to the drain terminal of the second transistor, a source terminal connected to the second power source, and an eighth transistor connected to the gate terminal.
  • the drain terminal is connected to the drain terminal of the fourth transistor, the source The terminal is connected to the second power supply, the ninth transistor has the gate terminal connected to the third input terminal, the drain terminal connected to the drain terminal of the sixth transistor, and the source terminal connected to the second power supply.
  • the first output terminal is connected to the drain terminal of the seventh transistor, the second output terminal is connected to the drain terminal of the eighth transistor, and the first pulse is input to the first input.
  • the second pulse is input to the second input terminal, the reference pulse is input to the third input terminal, and the first and second pulses and the reference pulse drive two continuous scanning lines.
  • the ninth transistor is turned off, and the seventh and eighth transistors are turned on, so that the second power supply can be In the period in which a signal is output and two continuous scanning lines are driven, and in the period in which one of the two scanning lines is driven, the seventh transistor is turned off, and the eighth and ninth transistors , The voltage signal of the level applied by the first power supply is output from the first output terminal, and the voltage signal of the level applied by the second power supply is output from the second output terminal, so that two continuous signals are output. And the eighth transistor is made non-conductive in a period for driving the other of the two scanning lines, which is different from one of the two scanning lines. By making the ninth transistor conductive, a voltage signal at a level applied by the second power supply is output from the first output terminal, and a voltage signal at a level applied by the first power supply is output from the second output terminal. To.
  • the level shifter circuit includes first to third input terminals, first and second output terminals, first and second power sources for applying different levels of voltage, and first to second power terminals.
  • the first transistor has a gate terminal connected to the gate terminal of the third transistor, a drain terminal connected to the source terminal of the second transistor, and a source terminal connected to the first power source.
  • the second transistor has a gate terminal connected to the drain terminal of the fourth transistor, a drain terminal connected to the drain terminal of the seventh transistor, and a source terminal connected to the drain terminal of the first transistor.
  • the gate terminal is the drain terminal of the sixth transistor and the drain terminal is the source terminal of the fourth transistor.
  • the fourth transistor has a gate terminal connected to the drain terminal of the second transistor, a drain terminal connected to the drain terminal of the eighth transistor, and a source terminal connected to the drain terminal of the third transistor.
  • the fifth transistor has a gate terminal connected to the drain terminal of the fourth transistor, a drain terminal connected to the source terminal of the sixth transistor, and a source terminal connected to the first power source.
  • the six transistors have a gate terminal connected to the gate terminal of the fourth transistor, a drain terminal connected to the drain terminal of the ninth transistor, and a source terminal connected to the drain terminal of the fifth transistor.
  • the seventh transistor has a gate terminal. The first input terminal is connected to the drain terminal of the second transistor.
  • the rain terminal, the source terminal is connected to the second power source
  • the eighth transistor has the gate terminal connected to the second input terminal, the drain terminal connected to the drain terminal of the fourth transistor, and the source terminal connected to the second terminal.
  • the ninth transistor has a gate terminal connected to the third input terminal, a drain terminal connected to the drain terminal of the sixth transistor, and a source terminal connected to the second power source.
  • the output terminal is provided connected to the drain terminal of the seventh transistor, the second output terminal is provided connected to the drain terminal of the eighth transistor, and each gate terminal of the seventh to ninth transistors is provided at each gate terminal.
  • a pulse for selecting and turning on any two of the seventh to ninth transistors is input, the ninth transistor becomes non-conductive, and the seventh and eighth transistors Is turned on, a voltage signal at a level applied by the second power supply is output from the first and second output terminals, the seventh transistor is turned off, and the eighth and ninth transistors are turned on.
  • a voltage signal at a level applied by the first power supply is output from one output terminal, and a voltage signal at a level applied by the second power supply is output from the second output terminal, and the eighth transistor becomes non-conductive.
  • the ninth transistor is turned on, a voltage signal at a level applied by the second power source is output from the first output terminal, and a voltage signal at a level applied by the first power source is output from the second output terminal.
  • the circuit scale can be further reduced, and the manufacturing cost can be further reduced.
  • FIG. 2 is a timing chart showing an operation flow of the scanning line driving device shown in FIG. 1.
  • FIG. 4 is a timing chart showing a flow in which the level shifter circuit shown in FIG. 3 generates a voltage signal.
  • FIG. 6 is a timing chart showing an operation flow of the scanning line driving device shown in FIG. 5.
  • FIG. 5 shows another circuit structural example of the level shifter circuit based on this invention.
  • FIG. 8 is a timing chart showing a flow in which the level shifter circuit shown in FIG. 7 generates a voltage signal. It is a figure which shows the circuit structure of the scanning-line drive device which concerns on another embodiment of this invention. 10 is a timing chart showing the flow of operation of the scanning line driving device shown in FIG. 9. It is a figure which shows the circuit structure of the scanning-line drive device which concerns on other embodiment of this invention. 12 is a timing chart showing an operation flow of the scanning line driving device shown in FIG. 11. It is a figure which shows the general circuit structural example of a latch circuit. It is a figure which shows the structure of the analog switch with which the said latch circuit is equipped. It is a figure which shows the structure of the NAND circuit with which the said latch circuit is equipped.
  • FIG. 6 is a timing chart showing a procedure for sequentially shifting pulses in synchronization with a drive clock by a scanning line driving device. It is a figure which shows the circuit structural example of the level shifter circuit used as the premise of this invention. It is a figure which shows another circuit structural example of the level shifter circuit used as the premise of this invention.
  • FIG. 24 is a timing chart showing a flow in which the level shifter circuit shown in FIG. 23 generates a voltage signal. It is a figure which shows the circuit structure of the level shifter circuit which concerns on another embodiment of this invention.
  • FIG. 26 is a timing chart showing a flow in which the level shifter circuit shown in FIG. 25 generates a voltage signal. It is a figure which shows the circuit structure of the scanning line drive device provided with the level shifter circuit which concerns on this invention.
  • FIG. 17 shows a schematic diagram of an active matrix liquid crystal display device.
  • the active matrix type liquid crystal display device includes a plurality of scanning lines 677 each extending in the row direction and a plurality of data signal lines (not shown) each extending in the column direction. At each intersection of the scanning line 677 and the data signal line, a TFT (Thin Film Transgressor) is provided.
  • the TFT has a gate terminal connected to the scanning line 677, a drain terminal connected to a liquid crystal picture element (not shown), and a source terminal connected to the data signal line.
  • the source driver 671 of the liquid crystal display device captures and stores data for one horizontal line period from a source driver control signal and image data indicated by reference numeral 673. The stored data is converted into an analog signal indicating a gradation through a digital-analog converter (DA converter) (not shown) and supplied to the data signal line.
  • DA converter digital-analog converter
  • the gate driver 672 as a scanning line driving device outputs a signal for sequentially selecting each scanning line 677 in the liquid crystal display panel 675.
  • the gate driver 672 receives a gate driver control signal indicated by reference numeral 674 such as a start pulse indicating the start of display in the vertical direction of the liquid crystal display panel 675 supplied from the control circuit 670, and scans (not shown) provided therein.
  • the line driving circuit is operated to generate a scanning line driving signal 676 for driving the scanning line 677 from the gate driver control signal.
  • the TFT connected to the selected scanning line 677 is turned on by the scanning line drive signal 676, and the analog signal given to the data signal line is supplied to the liquid crystal picture element corresponding to the selected scanning line 677.
  • FIG. 18 shows a circuit configuration example of a conventional general gate driver 672 that generates and outputs pulses for sequentially driving the scanning lines 677 (see FIG. 17).
  • a member denoted by reference numeral 681 is a shift register circuit in which n stages of latch circuits 682 are connected.
  • the latch circuit 682 further adds numbers 1 to n to the reference numerals in order from the first stage to the n-th stage, such as the latch circuit 6821, the latch circuit 6822,. ing.
  • the latch circuit 682 is a general D-FF (Delay-Flip-Flop) circuit.
  • a level shifter circuit 683, a buffer circuit 684, and an output terminal 685 are connected to each output terminal of the shift register circuit 681 in this order.
  • the level shifter circuit 683, the buffer circuit 684, and the output terminal 685 are further added with numbers from 1 to n in the same manner as the latch circuit 682 of the shift register circuit 681.
  • FIG. 19 is a timing chart showing the operation timing of FIG. 18 (how the gate driver 672 sequentially shifts pulses in synchronization with the drive clock C).
  • the shift register circuit 681 performs an operation according to the start signal S and the drive clock C supplied to itself.
  • the drive clock C is changed from a low level (low level in a binary signal, hereinafter referred to as “L”) to a high level.
  • L low level in a binary signal
  • H high level in the binary signal
  • the output of the first stage latch circuit 6821 becomes “H”.
  • the “H” signal output from the latch circuit 6821 is converted by the level shifter circuit 6831 into a voltage signal having a voltage level capable of driving the liquid crystal, and the voltage signal is output via the buffer circuit 6841 to the output terminal.
  • 6851 (see chart 6851 output in FIG. 19).
  • the voltage signal is output as a scanning line drive signal 676 (see FIG. 17) for driving one of the scanning lines 677 (see FIG. 17).
  • the latch circuits 6822 to 682n sequentially output pulses at the rising timing of the drive clock C in the second to nth stages. Similarly, the sequentially output pulses are converted into voltage signals by the level shifter circuits 6832 to 683n and output from the output terminals 6852 to 685n through the buffer circuits 6842 to 684n.
  • the timing at which the voltage signal is output from the output terminals 6851 to 685n is as shown in FIG. According to the timing chart shown in FIG. 19, from the output terminals 6851 to 685n, the voltage signal from the output terminal 6851, the voltage signal from the output terminal 6852,...
  • the voltage signals from 685n are sequentially output.
  • FIG. 20 shows a circuit configuration example of the level shifter circuit 683.
  • the voltage VH has a voltage value corresponding to “H” of the scanning line driving signal 676 (see FIG. 17), and is based on a voltage value corresponding to “H” of the input signal from the corresponding latch circuit 682. Will also be a high level.
  • the level shifter circuit 683 shown in FIG. 20 includes four MOS transistors 701 to 704 each having a withstand voltage equal to or higher than the voltage VH.
  • the transistors 701 and 702 are p-channel transistors, and the transistors 703 and 704 are n-channel transistors.
  • the W / L (gate terminal width / gate terminal length) of the transistors 701 and 702 is 5.0 / 9.6, and the W / L of the transistors 703 and 704 is 240.0 / 1. 2
  • the units of the width W of the gate terminal and the length L of the gate terminal are all ⁇ m (micrometers).
  • the level shifter circuit 683 shown in FIG. 20 has the following configuration. That is, the gate terminal of the transistor 703 is connected to the input terminal N (see further FIG. 18).
  • the input terminal of the inverter 706 is connected to the node where the input terminal N and the gate terminal of the transistor 703 are connected.
  • the output terminal of the inverter 706 is connected to the gate terminal of the transistor 704.
  • Each source terminal of the transistors 703 and 704 is connected to a ground line (GND).
  • the drain terminal of the transistor 701 is connected to the drain terminal of the transistor 703.
  • the drain terminal of the transistor 702 is connected to the drain terminal of the transistor 704.
  • the source terminals of the transistors 701 and 702 are connected to a power supply line 708 to which a voltage VH is applied.
  • the drain terminal of the transistor 701 is further connected to the gate terminal of the transistor 702, and the drain terminal of the transistor 702 is further connected to the gate terminal of the transistor 701.
  • the drain terminal of the transistor 704 is further connected to an output terminal O (see further FIG. 18).
  • an input signal from the input terminal N is supplied to the gate terminal of the transistor 703, and a signal obtained by logically inverting the input signal is supplied to the gate terminal of the transistor 704.
  • the output signal of the level shifter circuit 683 is “L” when the input signal is “L” and “H” when it is “H”. Further, at this time, the voltage corresponding to “H” of the output signal is the voltage VH.
  • the input signal composed of “H” and “L” is converted into a voltage signal in which “H” is the voltage VH and “L” is the zero potential (GND potential), and the output signal is output terminal O Is output from.
  • the level shifter circuit 683 shown in FIG. 20 is suitable when a negative voltage is not used as a liquid crystal driving voltage for generating a voltage corresponding to “H” or “L” of the output signal. It is not intended to use a negative voltage.
  • a negative voltage is often used such that the voltage value corresponding to “L” of the output signal is ⁇ 10V and the voltage value corresponding to “H” is + 25V. In this case, it cannot be said that it is preferable to use the level shifter circuit 683 shown in FIG.
  • a voltage value corresponding to “H” is about 3 V
  • a voltage value corresponding to “L” is usually 0 V, that is, zero potential.
  • a level shifter circuit 683 ′ shown in FIG. 21 may be used instead of the level shifter circuit 683 shown in FIG.
  • the voltage VH is + 25V.
  • the voltage VL has a voltage value corresponding to “L” of the voltage signal in the scanning line driving signal 676 (see FIG. 17), and corresponds to “L” of the input signal from the corresponding latch circuit 682.
  • the level is lower than the voltage value to be applied, here, -10V.
  • the voltage VD a voltage equivalent to “H” of the input signal is normally given, and is set to +3 V here.
  • the level shifter circuit 683 ′ shown in FIG. 21 includes eight MOS transistors 711 to 718 each having a withstand voltage of + 35V or more.
  • the transistors 711, 712, 715, and 716 are p-channel transistors, and the transistors 713, 714, 717, and 718 are n-channel transistors.
  • the W / L of the transistors 711 and 712 is 5.0 / 9.6, the W / L of the transistors 713 and 714 is 240.0 / 1.2, and the W / L of the transistors 715 and 716 is / L is 480.0 / 1.2, and W / L of the transistors 717 and 718 is 5.0 / 9.6.
  • the level shifter circuit 683 ′ shown in FIG. 21 has the following configuration. That is, the gate terminal of the transistor 715 is connected to the input terminal N (see further FIG. 18). The input terminal of the inverter 720 is connected to the node where the input terminal N and the gate terminal of the transistor 715 are connected. The output terminal of the inverter 720 is connected to the gate terminal of the transistor 716. The source terminals of the transistors 717 and 718 are connected to the power supply line 721 to which the voltage VL is applied. The drain terminal of the transistor 715 is connected to the drain terminal of the transistor 717. The drain terminal of the transistor 716 is connected to the drain terminal of the transistor 718.
  • the source terminals of the transistors 715 and 716 are connected to the power supply line 722 to which the voltage VD is applied.
  • the drain terminal of the transistor 717 is further connected to the gate terminal of the transistor 718, and the drain terminal of the transistor 718 is further connected to the gate terminal of the transistor 717.
  • the drain terminal of the transistor 716 is further connected to the gate terminal of the transistor 713 (node 723).
  • the drain terminal of the transistor 715 is further connected to the gate terminal of the transistor 714 (node 724).
  • the source terminals of the transistors 713 and 714 are connected to the power supply line 725 to which the voltage VL is applied.
  • the drain terminal of the transistor 711 is connected to the drain terminal of the transistor 713.
  • the drain terminal of the transistor 712 is connected to the drain terminal of the transistor 714.
  • the source terminals of the transistors 711 and 712 are connected to a power supply line 726 to which a voltage VH is applied.
  • the drain terminal of the transistor 711 is further connected to the gate terminal of the transistor 712, and the drain terminal of the transistor 712 is further connected to the gate terminal of the transistor 711.
  • the drain terminal of the transistor 714 is further connected to an output terminal O (see further FIG. 18).
  • an input signal from the input terminal N is supplied to a gate terminal of a transistor 715 which is a p-channel MOS transistor, and a gate terminal of a transistor 716 which is an n-channel MOS transistor.
  • a signal obtained by logically inverting the input signal is supplied.
  • the transistors 715 to 718 have a voltage value corresponding to “H” of the input signal as + 3V and a voltage value corresponding to “L” as ⁇ 10V.
  • the transistors 711 to 714 set the voltage value corresponding to “H” of the input signal to + 25V and the voltage value corresponding to “L” to ⁇ 10V, and output signals (voltages) from the output terminal O to the level shifter circuit 683 ′. Signal).
  • the present invention is a scanning line driving device including a shift register circuit 681 including latch circuits 6821 to 682n and level shifter circuits 6831 to 683n including n (n stages) level shifter circuits 683 or 683 ′.
  • the invention aims to further reduce the circuit scale of the scanning line driving device and further reduce the manufacturing cost.
  • FIG. 1 is a diagram showing a circuit configuration of a scanning line driving device according to an embodiment of the present invention.
  • the gate driver (scanning line driving device) 100 shown in FIG. 1 includes g output driving circuits st (st1 to stg) and a shift register circuit 1.
  • Each output drive circuit st includes a selection circuit (pulse generation circuit) 8, a level shifter circuit 3, buffer circuits 41 and 42, and output terminals 51 and 52.
  • the shift register circuit 1 includes latch circuits (pulse generation circuits) 21 to 2g and 9.
  • Each of the selection circuits 8 includes NAND circuits 6 and 7.
  • Output terminals 6851 to 685n, which are n output terminals of the gate driver 100, are connected to the output terminals 51 and 52.
  • the output terminals 6851 to 685n are connected to the scanning line 677 (see FIG. 17) of the liquid crystal display panel 675.
  • g is a natural number and is equal to n / 2 for n pieces (n stages) according to FIG.
  • the shift register circuit 1 includes g latch circuits 2 (for convenience of description, numbers similar to those of the latch circuit 682 in FIG. , Is configured.
  • each of the latch circuits 2 and 9 is a normal D-FF circuit, which is a terminal D that is an input terminal, a terminal Q that is an output terminal, and a terminal CK that is a clock input terminal.
  • the terminal QB of each latch circuit 2 shown in FIG. 1 is not used, the illustration is omitted for convenience of explanation.
  • the inverted reset signal RSB is supplied to the terminals RB of the latch circuits 2 and 9. In both of the latch circuits 2 and 9, when the inverted reset signal RSB supplied to the terminal RB is “L”, the signal output from the terminal Q is reset.
  • the operation clock CS is supplied to the terminal CK of the latch circuit 9.
  • the latch circuit 9 When the operation clock CS is supplied, the latch circuit 9 generates a frequency-divided clock CS2 obtained by dividing the operation clock CS by 2, and supplies the divided clock CS2 from the terminal Q to the terminals CK of the latch circuits 21 to 2g. All of the latch circuits 21 to 2g operate in synchronization with the divided clock CS2 supplied to the terminal CK. Further, the divided clock CS2 is supplied to one input terminal of the NAND circuit 6 of each selection circuit 8.
  • the latch circuit 9 when the operation clock CS is supplied, the latch circuit 9 generates an inverted divided clock CS2B obtained by further logically inverting the divided clock CS2, and the terminal D of the latch circuit 9 itself from the terminal QB, and The selection circuit 8 is supplied to one input terminal of the NAND circuit 7.
  • the start signal SI is supplied to the terminal D of the latch circuit 21.
  • the latch circuit 21 supplies a reference pulse (reference pulse) for sequentially driving two consecutive scanning lines connected to the output terminals 51 and 52 of the output drive circuit st1.
  • Q1 is generated, and from the terminal Q, the other input terminals of the NAND circuits 6 and 7 provided in the selection circuit 8 of the output drive circuit st1, the level shifter circuit 3 of the output drive circuit st1, and the terminals of the latch circuit 22 To D.
  • the latch circuit 22 serves as a reference pulse for sequentially driving the two scanning lines respectively connected to the output terminals 51 and 52 of the output drive circuit st2.
  • (Reference pulse) Q2 is generated, and from the terminal Q, the other input terminals of the NAND circuits 6 and 7 provided in the selection circuit 8 of the output drive circuit st2, the level shifter circuit 3 of the output drive circuit st2, and the latch circuit 23 (not shown for convenience) is supplied to a terminal D.
  • the latch circuit 2g has two scanning lines connected to the output terminals 51 and 52 of the output drive circuit stg, respectively.
  • a pulse (reference pulse) Qg serving as a reference for sequentially driving the signals is generated, and the other input terminal of each of the NAND circuits 6 and 7 provided in the selection circuit 8 of the output drive circuit stg from the terminal Q and the output This is supplied to the level shifter circuit 3 of the drive circuit stg.
  • the shift register circuit 1 sequentially shifts the reference pulse from the pulse Q1 to the pulse Qg in synchronization with the frequency-divided clock CS2, and sequentially outputs it to the output drive circuits st1 to stg.
  • the NAND circuit 6 provided in each of the selection circuits 8 supplies a signal indicating a negative logical product of the divided clock CS2 and any of the supplied pulses Q1 to Qg to the directly connected level shifter circuit 3.
  • the NAND circuit 7 provided in each of the selection circuits 8 supplies a signal indicating a negative logical product of the inverted divided clock CS2B and any of the supplied pulses Q1 to Qg to the directly connected level shifter circuit 3.
  • the output signal of the NAND circuit 6 of each selection circuit 8 is a pulse 61 (output drive circuit st1), a pulse 62 (output drive circuit st2),..., A pulse 6g (output drive circuit stg), respectively.
  • the output signals of the NAND circuit 7 are a pulse 71 (output drive circuit st1), a pulse 72 (output drive circuit st2),..., A pulse 7g (output drive circuit stg), respectively.
  • the pulses 61 to 6g are the first pulse according to the present invention, and the pulses 71 to 7g are the second pulse according to the present invention.
  • each of the level shifter circuits 3 the first pulse from the directly connected NAND circuit 6 (any one corresponding to the pulses 61 to 6g) is input from the input terminal (first input terminal) N1 from the directly connected NAND circuit 7.
  • a second pulse (any one corresponding to pulses 71 to 7g) is supplied from an input terminal (second input terminal) N2.
  • each of the level shifter circuits 3 is supplied with a reference pulse (any one corresponding to the pulses Q1 to Qg) from the latch circuit 2 to which the terminal Q is directly connected from the input terminal (third input terminal) N3. Is done.
  • Each level shifter circuit 3 performs a logic inversion process on the supplied first and second pulses, and outputs a signal to be “H” after the inversion process to the liquid crystal drive in the liquid crystal display device (see FIG. 17). Is converted to a voltage level as high as possible (for example, a predetermined voltage value VH of +10 V to +25 V), thereby performing level conversion of the first and second pulses (a voltage signal is generated according to the pulse). .
  • the voltage signals obtained by level conversion are output from the output terminals O1 (first output terminal) and O2 (second output terminal), respectively.
  • level shifter circuit 3 The detailed configuration of the level shifter circuit 3 will be described later.
  • the voltage signal output from the output terminal O1 of each level shifter circuit 3 is output from the output terminal 51 through the buffer circuit 41 directly connected to the output terminal O1.
  • the voltage signal output from the output terminal O2 of each level shifter circuit 3 is output from the output terminal 52 through the buffer circuit 42 directly connected to the output terminal O2.
  • the gate driver 100 functions as a scanning line driving device for driving n scanning lines connected to the output terminals 6851 to 685n.
  • FIG. 2 is a timing chart showing the operation flow of the gate driver 100.
  • the start signal SI is a pulse signal indicating the start of operation of the gate driver 100 (chart SI). This start signal SI is recognized by the latch circuit 21 (see FIG. 1) at the timing (time t1) when the divided clock CS2 rises from “L” to “H” (chart CS2).
  • the pulse 61 output from the NAND circuit 6 of the selection circuit 8 of the output drive circuit st1 is fixed to “H” while the pulse Q1 is “L”.
  • the pulse 61 becomes “L” while the pulse Q1 is “H” and the frequency-divided clock CS2 is “H”, that is, between time t1 and time t2 (chart 61).
  • the pulse 71 output from the NAND circuit 7 of the selection circuit 8 of the output drive circuit st1 is fixed to “H” while the pulse Q1 is “L”.
  • the pulse 71 becomes “L” while the pulse Q1 is “H” and the inverted frequency-divided clock CS2B (chart CS2B) is “H”, that is, from time t2 to time t3 (chart 71). ).
  • the timing at which the pulses Q1 to Qg become “H” is shifted and output by one period of the divided clock CS2 by the operation of the shift register circuit 1. For example, when the pulse Q1 from the latch circuit 21 is in the period “H” corresponding to the time t1 to the time t3, the period in which the pulse Q2 from the latch circuit 22 is “H” is the divided clock CS2 from the time t3. This is a period corresponding to one cycle, that is, until time t5 (chart Q2).
  • the pulse 62 output from the NAND circuit 6 of the selection circuit 8 of the output drive circuit st2 is fixed to “H” while the pulse Q2 is “L”.
  • the pulse 62 becomes “L” while the pulse Q2 is “H” and the divided clock CS2 is “H”, that is, from time t3 to time t4 (chart 62).
  • the pulse 72 output from the NAND circuit 7 of the selection circuit 8 of the output drive circuit st2 is fixed to “H” while the pulse Q2 is “L”.
  • the pulse 72 becomes “L” while the pulse Q2 is “H” and the inverted frequency-divided clock CS2B is “H”, that is, from time t4 to time t5 (chart 72).
  • the level shifter circuit 3 of the output drive circuit st1 logically inverts the supplied pulse 61 and converts the signal to be “H” after the inversion processing into a predetermined voltage value VH to generate a voltage signal. Then, the voltage signal is output from the output terminal O1 of the level shifter circuit 3 of the output drive circuit st1 through the buffer circuit 41 of the output drive circuit st1 from the output terminal 51 of the output drive circuit (chart 51 (st1) output). .
  • the level shifter circuit 3 of the output drive circuit st1 logically inverts the supplied pulse 71, and converts the signal to be “H” after the inversion processing into a predetermined voltage value VH to generate a voltage signal.
  • the voltage signal is output from the output terminal O2 of the level shifter circuit 3 of the output drive circuit st1 to the output terminal 52 of the output drive circuit st1 through the buffer circuit 42 of the output drive circuit st1 (Chart 52 (st1) output). ).
  • the level shifter circuit 3 of the output drive circuit st2 logically inverts the supplied pulse 62 and converts the signal to be “H” after the inversion processing into a predetermined voltage value VH to generate a voltage signal. Then, the voltage signal is output from the output terminal O1 of the level shifter circuit 3 of the output drive circuit st2 to the output terminal 51 of the output drive circuit st2 through the buffer circuit 41 of the output drive circuit st2 (Chart 51 (st2) output). ).
  • the level shifter circuit 3 of the output drive circuit st2 logically inverts the supplied pulse 72 and converts the signal to be “H” after the inversion processing into a predetermined voltage value VH to generate a voltage signal.
  • the voltage signal is output from the output terminal O2 of the level shifter circuit 3 of the output drive circuit st2 and from the output terminal 52 of the output drive circuit st2 through the buffer circuit 42 of the output drive circuit st2 (Chart 52 (st2) output). ).
  • the level shifter circuit 3 provided in each of the output drive circuits st1 to stg logically inverts the supplied first pulse and outputs a signal to be “H” after the inversion processing to a predetermined voltage.
  • a voltage signal is generated by converting the voltage to the value VH.
  • the voltage signal is output from the output terminal O 1 of the level shifter circuit 3 to the output terminal 51 through the buffer circuit 41.
  • the level shifter circuit 3 provided in each of the output drive circuits st1 to stg inverts the logic of the supplied second pulse, and sets the signal to be “H” after the inversion processing to a predetermined voltage value VH. Voltage conversion is performed to generate a voltage signal.
  • the voltage signal is output from the output terminal O 2 of the level shifter circuit 3 to the output terminal 52 through the buffer circuit 42.
  • FIG. 3 shows a circuit configuration example of the level shifter circuit 3.
  • the voltage VH is higher than the voltage value corresponding to “H” of each signal input to the input terminals N1, N2, and N3.
  • the level shifter circuit 3 shown in FIG. 3 is composed of nine MOS transistors (first to ninth transistors) 301 to 309 each having a withstand voltage equal to or higher than the voltage VH.
  • the transistors 301 to 306 are p-channel transistors, and the transistors 307 to 309 are n-channel transistors.
  • the W / L of the transistors 301 to 306 is 5.0 / 4.8, and the W / L of the transistors 307 to 309 is 240.0 / 1.2.
  • the level shifter circuit 3 shown in FIG. 3 has the following configuration.
  • the gate terminal of the transistor 307 is connected to the input terminal N1.
  • the gate terminal of the transistor 308 is connected to the input terminal N2.
  • the gate terminal of the transistor 309 is connected to the input terminal N3.
  • the transistor 301 has a gate terminal connected to the gate terminal of the transistor 303, a drain terminal connected to the source terminal of the transistor 302, and a source terminal connected to a power supply line (first power supply) 313 to which the voltage VH is applied.
  • the transistor 302 has a gate terminal connected to the drain terminal of the transistor 304 and a drain terminal connected to the drain terminal of the transistor 307.
  • the transistor 303 has a gate terminal connected to the drain terminal of the transistor 306, a drain terminal connected to the source terminal of the transistor 304, and a source terminal connected to the power supply line 313.
  • the gate terminal of the transistor 304 is connected to the drain terminal of the transistor 302.
  • the transistor 305 has a gate terminal connected to the drain terminal of the transistor 304, a drain terminal connected to the source terminal of the transistor 306, and a source terminal connected to the power supply line 313.
  • the transistor 306 has a gate terminal connected to the gate terminal of the transistor 304 and a drain terminal connected to the drain terminal of the transistor 309.
  • Transistor 307 has a source terminal connected to the ground line (second power supply).
  • the transistor 308 has a source terminal connected to the ground line and a drain terminal connected to the drain terminal of the transistor 304.
  • Transistor 309 has a source terminal connected to the ground line.
  • the output terminal O1 is connected to a node 317 to which the drain terminal of the transistor 302 and the drain terminal of the transistor 307 are connected.
  • the output terminal O2 is connected to the drain terminal of the transistor 304 and the drain terminal of the transistor 308. Are connected to a connected node 318.
  • FIG. 4 is a timing chart showing a flow in which the level shifter circuit 3 generates a voltage signal.
  • Input signals from the input terminals N1, N2, and N3 are the same as those at times t1 to t3 shown in FIG.
  • the pulse 61 corresponds to the input signal from the input terminal N1
  • the pulse 71 corresponds to the input signal from the input terminal N2
  • the pulse Q1 corresponds to the input signal from the input terminal N3.
  • the input signal from the input terminal N3 is “L”, and the input signals from the input terminals N1 and N2 are “H”.
  • the transistors 307 and 308 are turned on, while the transistor 309 is turned off.
  • the voltage signals output from the output terminals O1 and O2 are both “L”.
  • the transistors 307 and 308 are turned on, the transistors 302, 304, 305, and 306 are turned on.
  • the transistors 305 and 306 are turned on, the transistors 301 and 303 are turned off. Since the transistors 301, 303, and 309 are turned off, no through current flows between the power supply line 313 and the ground line.
  • the input signal from the input terminal N3 is “H”, the input signal from the input terminal N1 is “L”, and the input signal from the input terminal N2 is “H”.
  • the transistor 308 is still conductive, and the voltage signal output from the output terminal O2 remains “L”.
  • the transistors 302 and 305 are also conductive. Since the input signal from the input terminal N3 is “H”, the transistors 301, 303, and 309 are turned on. Since the input signal from the input terminal N1 is “L”, the transistor 307 is non-conductive.
  • the transistors 301 and 302 are conductive at this time, and thus the voltage output from the output terminal O1.
  • the signal becomes “H”.
  • the transistors 304 and 306 are turned off. Since the transistors 304, 306, and 307 are non-conductive, the through current does not flow.
  • the input signal from the input terminal N3 is “H”, the input signal from the input terminal N1 is “H”, and the input signal from the input terminal N2 is “L”. Since the input signal from the input terminal N3 is “H”, the transistors 301, 303, and 309 are turned on. Since the input signal from the input terminal N1 is “H”, the transistor 307 becomes conductive, the voltage signal output from the output terminal O1 becomes “L”, and the transistors 304 and 306 become conductive. Since the input signal from the input terminal N2 is “L”, the transistor 308 is non-conductive, but the transistors 303 and 304 are conductive, so that the voltage signal output from the output terminal O2 is “H”. . Thereby, transistors 302 and 305 are rendered non-conductive. Since the transistors 302, 305, and 308 are non-conductive, the through current does not flow.
  • the function of the level shifter circuit 3 is limited so that it operates only when the input signals from the input terminals N1, N2, and N3 are in any combination of the above. For example, when the input signal from the input terminal N3 is “L” and the input signal from the input terminal N1 is “L”, the voltage signal from the output terminal O1 becomes indefinite.
  • the gate driver 100 including the latch circuit 2 and the selection circuit 8, which is half (g) of the number (n types) of voltage signals necessary for driving the n scanning lines. Therefore, the pulses 61, 71, and Q1 respectively input to the input terminals N1, N2, and N3 of the level shifter circuit 3 always correspond to any one of the above combinations.
  • the gate driver 100 and the gate driver 672 are the same in that n scanning lines can be driven.
  • the shift register circuit 1 of the gate driver 100 further requires a latch circuit 9 for generating the frequency-divided clock CS2 and the inverted frequency-divided clock CS2B. Considering that the latch circuit 9 is necessary. However, the number of latch circuits constituting the shift register circuit 1 can be sufficiently reduced when the number n of scanning lines is large.
  • the gate driver 100 is configured to further include each selection circuit 8, that is, each of g NAND circuits 6 and 7, with respect to the gate driver 672, but is provided for each selection circuit 8 to be further provided.
  • the number of transistors is smaller than the number of transistors provided in the latch circuit 682 (any one of the latch circuits 6821 to 682n) capable of reducing the number (details will be described later). Therefore, the number of transistors can be reduced in the entire gate driver 100 with respect to the gate driver 672.
  • the circuit scale when the gate driver 100 is integrated can be reduced as compared with the case where the gate driver 672 is integrated. Accordingly, in the gate driver 100, the manufacturing cost can be reduced as compared with the gate driver 672.
  • the gate driver 100 can reduce the number of latch circuits of approximately n / 2 as compared with the gate driver 672, and further includes n / 2 select circuits 8. From here, the specific circuit configuration of the latch circuit and the selection circuit 8 will be compared, and the effect of reducing the circuit scale in the gate driver 100 will be described in more detail.
  • FIG. 13 is a diagram showing a typical circuit configuration example of the latch circuit.
  • FIG. 14 is a diagram illustrating a configuration of an analog switch provided in the latch circuit.
  • FIG. 15 is a diagram showing a configuration of a NAND circuit provided in the latch circuit.
  • FIG. 16 is a diagram illustrating a configuration of an inverter provided in the latch circuit.
  • the latch circuit shown in FIG. 13 is composed of four analog switches 131 to 134, two NAND circuits 135 and 136, and two inverters 137 and 138.
  • Terminal D is provided in the analog switch 131. Both the terminal CK and the terminal CKB are provided in the analog switches 131 to 134, respectively.
  • the terminal Q is provided in the analog switch 134.
  • the terminal QB is provided at the output terminal of the NAND circuit 136.
  • Terminal RB is provided at one input terminal of each of NAND circuits 135 and 136.
  • the analog switch 131 is connected to the analog switch 132 and the other input terminal of the NAND circuit 135.
  • the output terminal of the NAND circuit 135 is connected to the input terminal of the inverter 137.
  • the output terminal of the inverter 137 is connected to the analog switches 132 and 133.
  • the analog switch 133 is connected to the analog switch 134 and the other input terminal of the NAND circuit 136. Further, the terminal Q is connected to the terminal QB via the inverter 138.
  • the analog switch 140 shown in FIG. 14 has a configuration of analog switches 131 to 134, and is configured by combining an n-channel MOS transistor nT1 and a p-channel MOS transistor pT1.
  • the NAND circuit 150 shown in FIG. 15 has a configuration of the NAND circuit 135 or 136.
  • the gate terminals of the p-channel type MOS transistors pT2 and pT3 and the n-channel type MOS transistors nT2 and nT3 are one and the other input terminals, respectively, and the drain terminals are the output terminals.
  • the p-channel MOS transistors pT2 and pT3 have n-channel MOS transistors nT2 each having a source terminal connected to the power supply line 151 and each drain terminal further connected to a source terminal and a drain terminal. And grounded to the ground line 152 via nT3.
  • 16 is a configuration of inverters 137 and 138.
  • inverter 160 a node to which each gate terminal of the p-channel MOS transistor pT4 and the n-channel MOS transistor nT4 is connected is an input terminal, and a node to which each drain terminal is connected is an output terminal.
  • the source terminal of the p-channel type MOS transistor pT4 is connected to the power supply line 161, and the source terminal of the n-channel type MOS transistor nT4 is connected to the ground line 162.
  • the circuit scale of the level shifter circuit 3 (see FIG. 3) of the gate driver 100 can be reduced compared to the level shifter circuit 683 (see FIG. 20) of the gate driver 672.
  • the level shifter circuit 3 has a function corresponding to the two level shifter circuits 683, that is, a function of generating two types of voltage signals.
  • necessary transistors are four p-channel MOS transistors (two transistors 701 and 702 each) and an n-channel MOS transistor having a breakdown voltage equal to or higher than the voltage VH. There are four (two transistors 703 and 704 each).
  • necessary transistors are six p-channel MOS transistors (transistors 301 to 306) and three n-channel MOS transistors having a breakdown voltage equal to or higher than the voltage VH. (Transistors 307 to 309).
  • the operating state cannot be switched unless the on-resistance of the n-channel MOS transistor is smaller than the on-resistance of the p-channel MOS transistor.
  • the width of the gate terminal in each n-channel MOS transistor is usually set to the width of the gate terminal in each p-channel MOS transistor. It is necessary to increase the ratio. As a result of considering the ratio, the width of the gate terminal in each n-channel type MOS transistor is increased, and the length of the gate terminal in each p-channel type MOS transistor is increased.
  • Transistors 703 and 704 (see FIG. 20) and transistors 307 to 309 (see FIG. 3), which are n-channel MOS transistors, all have a gate terminal width W of 240.0 and a gate terminal length L of It is designed to be 1.2.
  • Transistors 701 and 702 are designed such that the gate terminal width W is 5.0 and the gate terminal length L is 9.6.
  • the transistors 301 to 306 are all designed so that the gate terminal width W is 5.0 and the gate terminal length L is 4.8. ing.
  • each of the transistors 301 to 306 may be half the gate terminal length L of each of the transistors 701 and 702 is as follows. That is, in the level shifter circuit 3 (see FIG. 3), the drain terminal of the transistor 301 and the source terminal of the transistor 302, which are p-channel MOS transistors, are connected to the drain terminal of the transistor 303 and the source terminal of the transistor 304. This is because the drain terminal 305 and the source terminal of the transistor 306 are connected to each other.
  • the on-resistance in transistors 301 and 302, the on-resistance in transistors 303 and 304, and the on-resistance in transistors 305 and 306 correspond to the on-resistance of transistor 701 or 702, respectively. It will be.
  • the length L of the gate terminals of the six p-channel type MOS transistors 301 to 306 in the level shifter circuit 3 is substantially the same as the length L of the gate terminals of the three p-channel type MOS transistors in the level shifter circuit 683. . In other words, the level shifter circuit 3 is smaller than the level shifter circuit 683 with respect to the total length L of the gate terminals of the p-channel MOS transistors.
  • the level shifter circuit 3 can reduce the number of n-channel type MOS transistors having a large transistor width compared to the level shifter circuit 683, and the length L of the gate terminal of the p-channel type MOS transistor. The total size of the p-channel MOS transistors can be reduced.
  • the circuit scale can be reduced more than the level shifter circuit 683, the chip area can be reduced, and the manufacturing cost can be reduced.
  • the gate driver 100 shown in FIG. 1 combines the shift register circuit 1 that performs an operation in accordance with the latch circuit 9 that is a frequency dividing circuit and the selection circuit 8, so that the level shifter circuit 3 can be in any of the above combinations. It becomes possible to operate with.
  • the gate driver 100 shown in FIG. 1 includes the shift register circuit 1 and the level shifter circuit 3, and thus can further reduce the circuit scale.
  • FIG. 5 is a diagram showing a circuit configuration of a scanning line driving device according to another embodiment of the present invention.
  • the gate driver (scanning line driving device) 200 shown in FIG. 5 differs from the circuit configuration of the gate driver 100 shown in FIG.
  • Each of the selection circuits 28 includes NOR circuits 26 and 27.
  • the shift register circuit 210 is the same as the shift register circuit 1 in the configuration including g latch circuits 2 (latch circuits 21 to 2 g) and the latch circuit 9. However, the terminals QB of the latch circuits 21 to 2g shown in FIG. 5 are shown because they are used.
  • the frequency-divided clock CS2 output from the terminal Q of the latch circuit 9 is supplied to the terminals CK of the latch circuits 21 to 2g and one input terminal of the NOR circuit 27 of each selection circuit 28.
  • the inverted frequency-divided clock CS2B output from the terminal QB of the latch circuit 9 is supplied to the terminal D of the latch circuit 9 itself and one input terminal of the NOR circuit 26 of each selection circuit 28.
  • the latch circuit 21 is obtained by supplying the pulse Q1 output from the terminal Q (in this embodiment, not the reference pulse according to the present invention) to the terminal D of the latch circuit 22 and logically inverting the pulse Q1.
  • An inversion pulse (reference pulse) QB1 is generated, and the other input terminal of each of the NOR circuits 26 and 27 provided in the selection circuit 28 of the output drive circuit st1 and the level shifter circuit 123 of the output drive circuit st1 are supplied from the terminal QB.
  • the latch circuit 22 outputs the pulse Q2 output from the terminal Q (in this embodiment, not the reference pulse according to the present invention) to the latch circuit 23 (not shown for convenience).
  • an inversion pulse (reference pulse) QB2 obtained by logically inverting the pulse Q2, and the NOR provided in the selection circuit 28 of the output drive circuit st2 from the terminal QB.
  • the other input terminals of the circuits 26 and 27 and the level shifter circuit 123 of the output drive circuit st2 are supplied.
  • the NOR circuit 26 provided in each of the selection circuits 28 supplies a signal indicating a negative OR of the inverted divided clock CS2B and any of the supplied inverted pulses QB1 to QBg to the directly connected level shifter circuit 123.
  • the NOR circuit 27 provided in each of the selection circuits 28 supplies a signal indicating a negative OR of the divided clock CS2 and any of the supplied inverted pulses QB1 to QBg to the directly connected level shifter circuit 123.
  • the output signal of the NOR circuit 26 of each selection circuit 28 is a pulse 261 (output drive circuit st1), a pulse 262 (output drive circuit st2),..., A pulse 26g (output drive circuit stg), respectively.
  • the output signals of the NOR circuit 27 are a pulse 271 (output drive circuit st1), a pulse 272 (output drive circuit st2),..., A pulse 27g (output drive circuit stg), respectively.
  • the pulses 261 to 26g are the first pulse according to the present invention, and the pulses 271 to 27g are the second pulse according to the present invention.
  • each of the level shifter circuits 123 the first pulse from the directly connected NOR circuit 26 (any one corresponding to the pulses 261 to 26g) is input from the input terminal (first input terminal) N21 and from the directly connected NOR circuit 27.
  • a second pulse (any one corresponding to pulses 271 to 27g) is supplied from an input terminal (second input terminal) N22.
  • each of the level shifter circuits 123 receives a reference pulse (any one of the inverted pulses QB1 to QBg) from the latch circuit 2 directly connected to the terminal QB from the input terminal (third input terminal) N23. , Supplied as the third pulse.
  • Each level shifter circuit 123 performs a logic inversion process on the supplied first and second pulses and outputs a signal that should be “L” after the inversion process to a negative voltage (for example, a voltage value of ⁇ 10V).
  • the first to third signals are generated by converting the voltage to VL).
  • the first signal is a signal to be subjected to level conversion to a voltage signal supplied to the output terminal 51 corresponding to the level shifter circuit 123, and the first signal is pf1 (output drive circuit st1), pf2 (output) Drive circuits st2),..., Pfg (output drive circuit stg).
  • the second signal is a signal to be subjected to level conversion to the voltage signal supplied to the output terminal 52 corresponding to the level shifter circuit 123, and the second signal is ps1 (output drive circuit st1), ps2 (output). Drive circuits st2),..., Psg (output drive circuit stg).
  • the third signal is a signal for controlling various circuit operations of the level shifter circuit 33 related to each level conversion process, and is pt1 (output drive circuit st1), pt2 (output drive circuit st2),. (Output drive circuit stg).
  • Each level shifter circuit 33 performs a logic inversion process on the supplied first and second signals and outputs a signal to be “H” after the inversion process to the liquid crystal drive in the liquid crystal display device (see FIG. 17). Is converted to a voltage level (eg, a predetermined voltage value VH that is + 10V to + 25V), thereby performing level conversion of the first and second signals (a voltage signal is generated according to a pulse). .
  • the voltage signals obtained by level conversion are output from output terminals O21 (first output terminal) and O22 (second output terminal), respectively.
  • level shifter circuits 123 and 33 The detailed configuration of the level shifter circuits 123 and 33 will be described later.
  • the voltage signal output from the output terminal O21 of each level shifter circuit 33 is output from the output terminal 51 through the buffer circuit 41 directly connected to the output terminal O21.
  • the voltage signal output from the output terminal O22 of each level shifter circuit 33 is output from the output terminal 52 through the buffer circuit 42 directly connected to the output terminal O22.
  • FIG. 6 is a timing chart showing the operation flow of the gate driver 200.
  • Time t1 to tn, chart CS, chart SI, chart CS2, chart CS2B, chart Q1, and chart Q2 are the same as the timing chart shown in FIG.
  • the start signal SI is a pulse signal indicating the start of operation of the gate driver 200.
  • the pulse 261 output from the NOR circuit 26 of the selection circuit 28 of the output drive circuit st1 is fixed to “L” while the pulse Q1 is “L” (the inverted pulse QB1 supplied to the NOR circuit 26 is “H”). Is done.
  • the pulse 261 has the pulse Q1 of “H” (the inverted pulse QB1 supplied to the NOR circuit 26 is “L”) and the inverted frequency-divided clock CS2B is “L”, that is, from the time t1 to It becomes “H” during time t2 (chart 261).
  • the pulse 271 output from the NOR circuit 27 of the selection circuit 28 of the output drive circuit st1 is fixed to “L” while the pulse Q1 is “L” (the inverted pulse QB1 supplied to the NOR circuit 27 is “H”). Is done.
  • the pulse 271 has the pulse Q1 of “H” (the inverted pulse QB1 supplied to the NOR circuit 27 is “L”) and the divided clock CS2 is “L”, that is, from time t2 to time It becomes “H” for t3 (chart 271).
  • the pulse 262 output from the NOR circuit 26 of the selection circuit 28 of the output drive circuit st2 is fixed to “L” while the pulse Q2 is “L” (the inverted pulse QB2 supplied to the NOR circuit 26 is “H”). Is done.
  • the pulse 262 is “H” (the inverted pulse QB2 supplied to the NOR circuit 26 is “L”) and the inverted divided clock CS2B is “L”, that is, from the time t3 to the time 262. It becomes “H” during time t4 (chart 262).
  • the pulse 272 output from the NOR circuit 27 of the selection circuit 28 of the output drive circuit st2 is fixed to “L” while the pulse Q2 is “L” (the inverted pulse QB2 supplied to the NOR circuit 27 is “H”). Is done.
  • the pulse 272 has the pulse Q2 of “H” (the inverted pulse QB2 supplied to the NOR circuit 27 is “L”) and the divided clock CS2 is “L”, that is, from time t4 to time It becomes “H” for t5 (chart 272).
  • the level shifter circuit 123 of the output drive circuit st1 logically inverts the supplied pulse 261, and at the same time, voltage VL (corresponding to a signal that should be “L” of the voltage signal) and VD (signal that should be “H” of the voltage signal). Is converted into a first signal pf1 and supplied to the level shifter circuit 33 of the output drive circuit st1.
  • the level shifter circuit 33 of the output drive circuit st1 logically inverts the supplied first signal pf1, and converts the signal to be “H” after the inversion processing into a predetermined voltage value VH to generate a voltage signal. To do.
  • the voltage signal is output from the output terminal O21 of the level shifter circuit 33 of the output drive circuit st1 through the buffer circuit 41 of the output drive circuit st1 from the output terminal 51 of the output drive circuit st1 (Chart 51 (st1) output). ).
  • the level shifter circuit 123 of the output drive circuit st1 logically inverts the supplied pulse 271 and at the same time becomes the voltage VL (corresponding to the signal that should be “L” of the voltage signal) and VD (“H” of the voltage signal).
  • the voltage is converted into a second signal ps1 composed of a power signal) and supplied to the level shifter circuit 33 of the output drive circuit st1.
  • the level shifter circuit 33 of the output drive circuit st1 logically inverts the supplied second signal ps1, and converts the signal to be “H” after the inversion processing into a predetermined voltage value VH to generate a voltage signal. To do.
  • the voltage signal is output from the output terminal O22 of the level shifter circuit 33 of the output drive circuit st1 through the buffer circuit 42 of the output drive circuit st1 from the output terminal 52 of the output drive circuit st1 (Chart 52 (st1) output). ).
  • the level shifter circuit 123 of the output drive circuit st2 logically inverts the supplied pulse 262, and at the same time, voltage VL (corresponding to a signal that should be “L” of the voltage signal) and VD (signal that should be “H” of the voltage signal) Is converted into a first signal pf2 and supplied to the level shifter circuit 33 of the output drive circuit st2.
  • the level shifter circuit 33 of the output drive circuit st2 logically inverts the supplied first signal pf2, and converts the signal to be “H” after the inversion processing into a predetermined voltage value VH to generate a voltage signal To do.
  • the voltage signal is output from the output terminal O21 of the level shifter circuit 33 of the output drive circuit st2 through the buffer circuit 41 of the output drive circuit st2 from the output terminal 51 of the output drive circuit st2 (Chart 51 (st2) output). ).
  • the level shifter circuit 123 of the output drive circuit st2 logically inverts the supplied pulse 272, and at the same time, becomes the voltage VL (corresponding to the signal to be “L” of the voltage signal) and VD (“H” of the voltage signal).
  • the voltage is converted into a second signal ps2 consisting of a power signal) and supplied to the level shifter circuit 33 of the output drive circuit st2.
  • the level shifter circuit 33 of the output drive circuit st2 logically inverts the supplied second signal ps2, and converts the signal to be “H” after the inversion processing into a predetermined voltage value VH to generate a voltage signal To do.
  • the voltage signal is output from the output terminal O22 of the level shifter circuit 33 of the output drive circuit st2 and from the output terminal 52 of the output drive circuit st2 through the buffer circuit 42 of the output drive circuit st2 (Chart 52 (st2) output). ).
  • the level shifter circuit 123 provided in each of the output drive circuits st1 to stg logically inverts the supplied first pulse and at the same time outputs the voltage VL (a signal to be “L” of the voltage signal). Voltage conversion into a first signal consisting of VD (corresponding to the signal to be “H” of the voltage signal) and supplying it to the directly connected level shifter circuit 33. Further, each level shifter circuit 123 logically inverts the supplied second pulse, and at the same time, voltage VL (corresponding to a signal that should be “L” of the voltage signal) and VD (signal that should be “H” of the voltage signal). The voltage is converted into a second signal consisting of the first and second level shifter circuit 33 and is directly supplied to the level shifter circuit 33.
  • the level shifter circuit 33 logically inverts the supplied first signal, and converts the signal to be “H” after the inversion processing into a predetermined voltage value VH to generate a voltage signal.
  • the voltage signal is outputted from the output terminal 51 through the buffer circuit 41 from the output terminal O21.
  • the level shifter circuit 33 logically inverts the supplied second signal, and converts the signal that should be “H” after the inversion processing into a predetermined voltage value VH to generate a voltage signal.
  • the voltage signal is output from the output terminal 52 through the buffer circuit 42 from the output terminal O22.
  • FIG. 7 shows a circuit configuration example of the level shifter circuit 3 ′, which is a combination of the level shifter circuits 123 and 33.
  • the level shifter circuit 33 is that the source terminals of the transistors 307 to 309 are connected to the power supply line (second power supply) 319 to which the voltage VL is applied instead of the ground line. Except for this, since it is the same as the circuit configuration of the level shifter circuit 3 (see FIG. 3), a detailed description of the circuit configuration is omitted. Further, the transistors 301 to 309 in the level shifter circuit 33 shown in FIG. 7 each have a withstand voltage equal to or higher than the voltage (VH +
  • the level shifter circuit 123 includes nine MOS transistors (first to ninth transistors) 321 to 329 each having a withstand voltage equal to or higher than the voltage (VD +
  • the transistors 321 to 326 are n-channel transistors, and the transistors 327 to 329 are p-channel transistors.
  • the W / L of the transistors 321 to 326 is 5.0 / 4.8, and the W / L of the transistors 327 to 329 is 480.0 / 1.2.
  • the level shifter circuit 123 shown in FIG. 7 has the following configuration.
  • the gate terminal of the transistor 327 is connected to the input terminal N21.
  • the gate terminal of the transistor 328 is connected to the input terminal N22.
  • the gate terminal of the transistor 329 is connected to the input terminal N23.
  • the transistor 321 has a gate terminal connected to the gate terminal of the transistor 323, a drain terminal connected to the source terminal of the transistor 322, and a source terminal connected to the power supply line 319.
  • the gate terminal of the transistor 322 is connected to the drain terminal of the transistor 324, and the drain terminal is connected to the drain terminal of the transistor 327.
  • the gate terminal of the transistor 323 is connected to the drain terminal of the transistor 326, the drain terminal is connected to the source terminal of the transistor 324, and the source terminal is connected to the power supply line 319.
  • the gate terminal of the transistor 324 is connected to the drain terminal of the transistor 322.
  • the gate terminal of the transistor 325 is connected to the drain terminal of the transistor 324, the drain terminal is connected to the source terminal of the transistor 326, and the source terminal is connected to the power supply line 319.
  • the transistor 326 has a gate terminal connected to the gate terminal of the transistor 324 and a drain terminal connected to the drain terminal of the transistor 329.
  • the transistor 327 has a source terminal connected to the power supply line 333 to which the voltage VD is applied.
  • the transistor 328 has a drain terminal connected to the drain terminal of the transistor 324 and a source terminal connected to the power supply line 333.
  • the source terminal of the transistor 329 is connected to the power supply line 333.
  • a node 334 where the drain terminal of the transistor 322 and the drain terminal of the transistor 327 are connected is connected to the input terminal N1 of the level shifter circuit 33, and the drain terminal of the transistor 324 and the drain terminal of the transistor 328 are connected.
  • the node 335 is connected to the input terminal N2 of the level shifter circuit 33, and the node 336 to which the drain terminal of the transistor 326 and the drain terminal of the transistor 329 are connected is connected to the input terminal N3 of the level shifter circuit 33.
  • the output terminal O21 of the level shifter circuit 33 corresponds to the output terminal O1 of the level shifter circuit 3 (see FIG. 3)
  • the output terminal O22 of the level shifter circuit 33 corresponds to the output terminal O2 of the level shifter circuit 3 (see FIG. 3). It corresponds to.
  • FIG. 8 is a timing chart showing a flow in which the level shifter circuit 3 ′ generates a voltage signal.
  • Input signals from the input terminals N21, N22, and N23 are the same as those at times t1 to t3 shown in FIG.
  • the pulse 261 corresponds to the input signal from the input terminal N21
  • the pulse 271 corresponds to the input signal from the input terminal N22
  • the inverted pulse QB1 corresponds to the input signal from the input terminal N23.
  • the first signal pf1 corresponds to the input signal from the input terminal N1
  • the second signal ps1 corresponds to the input signal from the input terminal N2
  • the third signal pt1 corresponds to the input signal from the input terminal N3.
  • the input signal from the input terminal N23 is “H”, and the input signals from the input terminals N21 and N22 are “L”.
  • the transistor 329 is turned on, while the transistors 327 and 328 are turned off.
  • the signal (third signal) pt1 input from the node 336 to the input terminal N3 becomes “L”.
  • the transistors 327 and 328 are turned off, the signal (first signal) pf1 input from the node 334 to the input terminal N1 and the signal (second signal) ps1 input from the node 335 to the input terminal N2 are Both become “H”.
  • time t3 it is the same as before time t1.
  • the input signal from the input terminal N23 is “L”
  • the input signal from the input terminal N21 is “H”
  • the input signal from the input terminal N22 is “L”.
  • the transistor 327 is turned on, while the transistors 328 and 329 are turned off.
  • the signal pf1 becomes “L”.
  • transistors 328 and 329 are turned off, signals ps1 and pt1 are both “H”.
  • the input signal from the input terminal N23 is “L”
  • the input signal from the input terminal N21 is “L”
  • the input signal from the input terminal N22 is “H”.
  • the transistor 328 is turned on, while the transistors 327 and 329 are turned off.
  • the signal ps1 becomes “L”.
  • transistors 327 and 329 are turned off, signals pf1 and pt1 are both set to “H”.
  • the voltage level corresponding to the “H” signal is the voltage VD
  • the voltage level corresponding to the “L” signal is the voltage VL
  • Signals input to the input terminals N1 to N3 of the level shifter circuit 33 are signals pf1, ps1, and pt1, respectively.
  • the signals pf1, ps1, and pt1 are the same as the signals input to the input terminals N1 to N3 in FIG. 4, although the voltage levels corresponding to “H” and “L” are different. is there.
  • the level shifter circuit 33 that performs the operation in accordance with the supplied signals pf1, ps1, and pt1 is a power source in which the source terminals of the transistors 307 to 309 are applied with the voltage VL instead of the ground line. Except for the point connected to the line 319, the circuit configuration of the level shifter circuit 3 (see FIG.
  • the timing at which pulses are generated is the input terminal of the level shifter circuit 123. It can be interpreted that each signal input to N21 to N23 matches. That is, the transistor 307 switches between conduction and non-conduction depending on whether or not the first pulse is generated, and the transistor 308 switches between conduction and non-conduction depending on whether or not the second pulse is generated,
  • the level shifter circuit 3 (see FIG. 3) and the level shifter circuit 33 perform the same operation in that the transistor 309 switches between conduction and non-conduction depending on whether or not the third pulse is generated. is there.
  • the level shifter circuit 3 ′ (see FIG. 7) can reduce the circuit scale as compared with the level shifter circuit 683 ′ (see FIG. 21).
  • the level shifter circuit 3 ′ requires nine p-channel MOS transistors (transistors 301 to 306, 327 to 329) and nine n-channel MOS transistors (transistors 307 to 309, 321 to 326), respectively. It becomes.
  • the level shifter circuit 683 ′ requires four p-channel MOS transistors (transistors 713, 714, 717, and 718) and four n-channel MOS transistors (transistors 711, 712, 715, and 716), respectively. It becomes.
  • the level shifter circuit 3 ′ has a function corresponding to the two level shifter circuits 683 ′, that is, a function of generating two types of voltage signals. For this reason, when the same number of scanning lines are to be driven, the number of level shifter circuits 683 'is twice as many as the level shifter circuits 3'.
  • the level shifter circuit 683 ' in order for the level shifter circuit 683 'to realize the same function as one level shifter circuit 3', eight p-channel MOS transistors and eight n-channel MOS transistors are required. . If only the number of transistors is observed, the level shifter circuit 683 'can realize the same function with a smaller number than the level shifter circuit 3'.
  • the level shifter circuit 3 ′ has 12 transistors with W / L of 5.0 / 4.8 (transistors 301 to 306, 321 to 326), 240.0 / Designed with three 1.2 transistors (transistors 307 to 309) and three 480.0 / 1.2 transistors (transistors 327 to 329), the gate terminal area of these transistors (gate terminal area) The product of the width and the length of the gate terminal is 2880 ⁇ m 2 .
  • the level shifter circuit 683 ′ includes eight transistors having W / L of 5.0 / 9.6 (two transistors 711, 712, 717, and 718 each) and 240.0 / 1.2 transistors. It is designed with four (two transistors 713 and 714 each) and four 480.0 / 1.2 transistors (two transistors 715 and 716 each), and the gate terminal area of these transistors is 3840 ⁇ m 2
  • the level shifter circuit 3 ′ can reduce the circuit scale as compared with the level shifter circuit 683 ′.
  • the circuit scale can be reduced more than the level shifter circuit 683 ′, the chip area can be reduced, and the manufacturing cost can be reduced.
  • the level shifter circuits 123 and 33 can perform the above-described operation by combining the shift register circuit 210 that performs the operation according to the latch circuit 9 that is a frequency divider and the selection circuit 28. Become. That is, the gate driver 200 shown in FIG. 5 includes the shift register circuit 210 and the level shifter circuit 3 ′, and thus can further reduce the circuit scale.
  • FIG. 9 is a diagram showing a circuit configuration of a scanning line driving device according to still another embodiment of the present invention.
  • the gate driver (scanning line driving device) 300 shown in FIG. 9 can be interpreted as a modification of the gate driver 200 shown in FIG.
  • the gate driver 300 is configured to further include a latch circuit 211 in addition to the configuration of the gate driver 200.
  • the latch circuit 211 has the same terminals as the latch circuits 21 to 2g and 9 (however, the terminal QB can be omitted).
  • the latch circuit 211 is supplied with a voltage VD which is an operating voltage of the shift register circuit 210 and the latch circuit 211 at a terminal D, a start signal SI at a terminal CK, and a power-on reset signal PR at a terminal RB.
  • An inverted reset signal RSB is output from Q.
  • the inverted reset signal RSB output from the terminal Q of the latch circuit 211 is supplied to the RB terminals of the latch circuits 21 to 2g and 9 of the shift register circuit 210.
  • the latch circuit 211 is provided for the purpose of synchronizing the start signal SI with the frequency-divided clock CS2.
  • the latch circuit 211 is reset by the power-on reset signal PR when the gate driver 300 is activated.
  • the power-on reset signal PR may be generated by a circuit inside the gate driver 300 such as a power-on reset circuit (not shown), or may be supplied from the outside of the gate driver 300.
  • the first reset is performed by the power-on reset signal PR.
  • the start signal SI is input to the gate driver 300 and the reset of the gate driver 300 is released, in order to reset the gate driver 300 again, for example, a latch circuit at the final stage in the shift register circuit 210
  • a reset signal is newly generated upon detecting that (not shown) is operated, and reset is performed using the reset signal.
  • the gate driver 300 stops the operation of the latch circuit 9 and stops the operation of the entire shift register circuit 210 before the next start signal SI is supplied, thereby reducing power consumption. be able to.
  • the start signal SI is set in this state (the operation of the latch circuit 9 is stopped and the operation of the entire shift register circuit 210 is stopped).
  • the shift register circuit 210 can start operation again by inputting the next start signal SI.
  • FIG. 10 is a timing chart showing the operation flow of the gate driver 300.
  • the latch circuits 21 to 2g and 9 are supplied with an inverted reset signal RSB (chart RSB) from the latch circuit 211.
  • the latch circuits 21 to 2g and 9 are reset while the inverted reset signal RSB is “L”, and the frequency-divided clock CS2 is held at “L” during the reset period (chart CS2). ).
  • the latch circuit 21 recognizes the rise of the start signal SI and generates a pulse Q1 in the same manner as the gate driver 200 shown in FIG. 5 (chart Q1). After that, since it is the same as the timing chart shown in FIG. 6, detailed description is omitted.
  • the gate driver 300 further includes a latch circuit 211 for controlling the output timing of the reset signal, the start signal SI and the divided clock CS2 can be synchronized with a simple configuration. Is possible. According to this configuration, the timing at which the start signal SI is input to the latch circuit 21 can be determined in accordance with the rise timing of the operation clock CS, and the rise of the divided clock CS2 as the operation clock of the shift register circuit 210. There is no need to match the timing of That is, the timing at which the start signal SI is input to the latch circuit 21 can be performed at the same input timing as that of a known shift register circuit, which coincides with the timing at which the operation clock CS rises.
  • the shift register circuit 210 recognizes the period when the start signal SI is “H” at the rising edge of the divided clock CS2 (see the charts SI and CS2 in FIG. 6). Control of the supply of the start signal SI to the shift register circuit 210 is easier when it is determined according to the rising timing of the operation clock CS than to be determined according to the rising timing of the divided clock CS2. Become.
  • FIG. 11 is a diagram showing a circuit configuration of a scanning line driving device according to another embodiment of the present invention.
  • a gate driver (scanning line driving device) 400 shown in FIG. 11 can be interpreted as a modification of the gate driver 100 shown in FIG.
  • the gate driver 400 includes a selection circuit 48 instead of the selection circuit 8 with respect to the configuration of the gate driver 100.
  • Each of the selection circuits 48 includes NAND circuits 460 and 470 and an AND circuit 475.
  • the NAND circuits 460 and 470 have one input terminal added to the NAND circuits 6 and 7 of the gate driver 100, respectively, and the operation clock CS is supplied to each of the added input terminals.
  • the NAND circuit 460 supplies a signal indicating a negative logical product of the operation clock CS, the divided clock CS2, and any of the supplied pulses Q1 to Qg to the directly connected level shifter circuit 3.
  • the NAND circuit 470 supplies a signal indicating a negative logical product of the operation clock CS, the inverted frequency-divided clock CS2B, and any one of the supplied pulses Q1 to Qg to the directly connected level shifter circuit 3.
  • the output signal of the NAND circuit 460 of each selection circuit 48 is a pulse 461 (output drive circuit st1), a pulse 462 (output drive circuit st2),..., A pulse 46g (output drive circuit stg), respectively.
  • the output signals of the NAND circuit 470 are a pulse 471 (output drive circuit st1), a pulse 472 (output drive circuit st2),..., A pulse 47g (output drive circuit stg).
  • the pulses 461 to 46g are the first pulse according to the present invention, and the pulses 471 to 47g are the second pulse according to the present invention.
  • the reference pulse (any one corresponding to the pulses Q1 to Qg) from the directly connected latch circuit 2 is supplied to one input terminal, and the operation clock CS is supplied to the other input terminal.
  • the AND circuit 475 supplies the supplied signal indicating the logical product of the reference pulse and the operation clock CS (see reference numerals QS1 to QSg) to the directly connected level shifter circuit 3 as a third pulse.
  • the pulse width of the first and second pulses is set to a period corresponding to a half cycle of the divided clock CS2, but in the gate driver 400, the first and second pulses
  • the pulse width is not limited to a period corresponding to a half cycle of the divided clock CS2.
  • FIG. 12 is a timing chart showing the operation flow of the gate driver 400.
  • the pulses 461 and 462 and the pulses 471 and 472 correspond to the pulses 61 and 62 and the pulses 71 and 72 shown in FIG. 2, respectively, but only when the operation clock CS is “H”, respectively.
  • L (charts 461, 471, 462, and 472).
  • the signals QS1 and QS2 from the AND circuit 475 correspond to the pulses Q1 and Q2 shown in FIG. 2, respectively, but become “H” only during the period when the operation clock CS is “H” ( Chart QS1 and QS2).
  • the level shifter circuit 3 (see FIG. 11) of the output drive circuit st1 is generated from the pulses 461 and 471 and the signal QS1 in the same manner as described in FIGS. 3 and 4, and the output terminal 51
  • Each output (voltage signal) from and 52 is subjected to level conversion and output (chart 51 (st1) output and 52 (st1) output).
  • each output (voltage signal) from the output terminals 51 and 52 is subjected to level conversion and output (chart 51 (st2) output and 52 (st2) output in the same manner. ).
  • a voltage signal in a period corresponding to 1 ⁇ 2 period of the operation clock CS is output from the output terminal 52 of the output drive circuit stg (chart 52 (stg) output).
  • the gate driver 400 uses the operation clock CS to determine the pulse widths of the first and second pulses.
  • the present invention is not limited to this, and by using a signal having an arbitrary pulse width, And the pulse width of the second pulse can be arbitrarily adjusted.
  • the gate driver 400 can arbitrarily adjust the scanning time of each scanning line.
  • FIG. 23 is a diagram showing a circuit configuration of a level shifter circuit according to one embodiment of the present invention.
  • the level shifter circuit 900 shown in FIG. 23 is configured to include inverters 903 and 904 and a NAND circuit 905 in front of the input terminals N1 to N3 in the configuration of the level shifter circuit 3 shown in FIG.
  • the input terminal of the inverter 903 is connected to the input terminal N101 of the level shifter circuit 900.
  • the input terminal N102 of the level shifter circuit 900 is connected to the input terminal of the inverter 904.
  • the output terminals of the inverters 903 and 904 are connected to one and the other input terminals of the NAND circuit 905, respectively.
  • the output terminals O101 and O102 of the level shifter circuit 900 correspond to the output terminals O1 and O2 (see FIG. 3) of the level shifter circuit 3, respectively.
  • the output terminal of the inverter 903 is connected to the input terminal N1
  • the output terminal of the inverter 904 is connected to the input terminal N2
  • the output terminal of the NAND circuit 905 is connected to the input terminal N3.
  • a pulse which is a logic signal, is input to the input terminals N101 and N102. At least one of the pulses input to the input terminals N101 and N102 is “L”.
  • pulses output from two latch circuits for example, a latch circuit 6821 and a latch circuit 6822
  • the input terminal N101 is connected to one (previous stage) latch circuit
  • the input terminal N102 is connected to the other (rear stage) latch circuit, whereby the input terminals N101 and N102 are connected. Accordingly, it is possible to supply each of the above-described pulses in which at least one becomes “L”.
  • each pulse is not limited to the pulse output from each of the two latch circuits directly connected to each other in the shift register circuit 981.
  • FIG. 24 is a timing chart showing a flow in which the level shifter circuit 900 generates a voltage signal.
  • the pulse input to the input terminal N101 is “L” before time t1, “H” between time t1 and time t2, and “L” after time t2 (chart N101 input signal).
  • the pulse input to the input terminal N102 is “L” before time t2, “H” between time t2 and time t3, and “L” after time t3 (chart N102 input signal). As described above, at least one of the pulses input to the input terminals N101 and N102 is “L”.
  • the pulse input to the input terminal N101 is logically inverted by the inverter 903, supplied to the input terminal N1 as a pulse 906 (chart N1 input signal), and supplied to one input terminal of the NAND circuit 905.
  • the pulse input to the input terminal N102 is logically inverted by the inverter 904, supplied to the input terminal N2 as a pulse 907 (chart N2 input signal), and supplied to the other input terminal of the NAND circuit 905.
  • the NAND circuit 905 generates and outputs a pulse 908 that is a signal indicating a negative logical product of the pulse 906 and the pulse 907.
  • the pulse 908 is supplied to the input terminal N3 (chart N3 input signal).
  • Each signal input to the input terminals N1 to N3 corresponds to pulses 906, 907, and 908, respectively.
  • the pulses 906, 907, and 908 have the same waveforms as the pulse 61, the pulse 71, and the pulse Q1, respectively (see FIG. 4).
  • the circuit of the stage after the input terminals N1 to N3 in the level shifter circuit 900 that performs the operation in accordance with the supplied pulses 906, 907, and 908 is the same as the circuit configuration of the level shifter circuit 3 (see FIG. 3). .
  • the voltage signal having the waveform shown in the chart O101 output signal is obtained from the output terminal O101, and the voltage signal having the waveform shown in the chart O102 output signal is obtained from the output terminal O102 in FIG. It is self-evident with reference to the timing chart shown and can be easily understood by those skilled in the art.
  • the level shifter circuit 900 can be reduced in circuit scale and smaller in chip area than the level shifter circuit 683 (see FIG. 20) when integrated, similarly to the level shifter circuit 3 shown in FIG. Therefore, the manufacturing cost can be reduced.
  • the level shifter circuit 900 further includes a NAND circuit 905.
  • the circuit scale of known logic circuits including the NAND circuit 905 and a NOR circuit 913 (see FIG. 25) to be described later is the voltage VH or the voltage
  • ) is extremely small to a negligible level.
  • the level shifter circuit 900 shown in FIG. 23 includes inverters 903 and 904.
  • the purpose of including the inverters 903 and 904 is to suppress the logical inversion of the voltage signals output from the output terminals O101 and O102 with respect to the pulses input to the input terminals N101 and N102. There is. That is, in other words, the purpose of including the inverters 903 and 904 is to prevent the voltage signals output from the output terminals O101 and O102 from being inverted signals of the pulses input to the input terminals N101 and N102. There is to do. Therefore, inverters 903 and 904 are not indispensable if each pulse input to input terminals N101 and N102 is logically inverted in advance.
  • FIG. 25 is a diagram showing a circuit configuration of a level shifter circuit according to another embodiment of the present invention.
  • the level shifter circuit 900 ′ shown in FIG. 25 has a configuration in which a NOR circuit 913 is provided in front of the input terminals N21 to N23 in the configuration of the level shifter circuit 3 ′ shown in FIG. 7 (refer to the level shifter circuit 443 in particular).
  • One input terminal of the NOR circuit 913 is connected to the input terminal N101 of the level shifter circuit 900 ′.
  • the other input terminal of the NOR circuit 913 is connected to the input terminal N102 of the level shifter circuit 900 ′.
  • the output terminals O101 and O102 of the level shifter circuit 900 ′ correspond to the output terminals O21 and O22 (see FIG. 7) of the level shifter circuit 3 ′, respectively.
  • the input terminal N101 is connected to the input terminal N21
  • the input terminal N102 is connected to the input terminal N22
  • the output terminal of the NOR circuit 913 is connected to the input terminal N23.
  • a pulse which is a logic signal, is input to the input terminals N101 and N102. At least one of the pulses input to the input terminals N101 and N102 is “L”.
  • pulses output from two latch circuits for example, a latch circuit 6821 and a latch circuit 6822
  • the input terminal N101 is connected to one (previous stage) latch circuit
  • the input terminal N102 is connected to the other (rear stage) latch circuit, whereby the input terminals N101 and N102 are connected. Accordingly, it is possible to supply each of the above-described pulses in which at least one becomes “L”.
  • each pulse is not limited to the pulse output from each of the two latch circuits directly connected to each other in the shift register circuit 981.
  • FIG. 26 is a timing chart showing a flow in which the level shifter circuit 900 ′ generates a voltage signal.
  • the pulse input to the input terminal N101 is “L” before time t1, “H” between time t1 and time t2, and “L” after time t2 (chart N101 (N21) input signal).
  • the pulse input to the input terminal N102 is “L” before time t2, “H” between time t2 and time t3, and “L” after time t3 (chart N102 (N22) input signal).
  • at least one of the pulses input to the input terminals N101 and N102 is “L”.
  • the NOR circuit 913 generates and outputs a signal indicating a negative logical sum of the pulse input to the input terminal N101 and the pulse input to the input terminal N102 (chart N23 output signal).
  • each signal input to the input terminals N21 to N23 has the same waveform as the timing chart shown in FIG. Further, the circuit subsequent to the input terminals N21 to N23 in the level shifter circuit 900 ′ that performs an operation according to each signal input to the supplied input terminals N21 to N23 is a circuit of the level shifter circuit 3 ′ (see FIG. 7). Same as the configuration. Therefore, in the level shifter circuit 900 ′, a voltage signal having a waveform shown in the chart O101 output signal is obtained from the output terminal O101, and a voltage signal having a waveform shown in the chart O102 output signal is obtained from the output terminal O102. It is obvious with reference to the timing chart shown in FIG. 8 and can be easily understood by those skilled in the art.
  • the level shifter circuit 900 ′ when integrated, can be reduced in circuit scale as compared with the level shifter circuit 683 ′ (see FIG. 21), and the chip area, when integrated, like the level shifter circuit 3 ′ shown in FIG. Can be reduced, and the manufacturing cost can be reduced.
  • the level shifter circuit 443 logically inverts the pulse input to the input terminal N101 and sets the voltage level corresponding to “H” of the voltage signal to the voltage VD.
  • the voltage level corresponding to “L” is set to the voltage VL
  • the signal pf1 is generated
  • the pulse input to the input terminal N102 is logically inverted
  • the voltage level corresponding to “H” of the voltage signal is set to the voltage VD.
  • the signal ps1 is generated with the voltage level corresponding to “L” of the voltage signal as the voltage VL.
  • the level shifter circuit 443 can function as a level shifter circuit without having the level shifter circuit 33 portion by logically inverting the pulses to be input to the input terminals N101 and N102 in advance using an inverter (not shown). is there.
  • the pulse is logically inverted in advance and input to the input terminals N101 and N102 of the level shifter circuit 443.
  • the signal pf1 is generated and output in accordance with the pulse input to the input terminals N101 and N102.
  • the level shifter circuit 443 as the level shifter circuit according to the present invention that generates and outputs the signal ps1 is also included in the scope of the invention.
  • FIG. 27 is a diagram showing a circuit configuration of a scanning line driving device including the level shifter circuit 900 or 900 ′.
  • the gate driver 972 includes g level shifter circuits 983 instead of the n level shifter circuits 683.
  • the level shifter circuit 983 further adds numbers 1 to g to the respective codes in the same manner as the level shifter circuit 683.
  • Each of the level shifter circuits 9831 to 983g has two input terminals N101 and N102 and two output terminals (first and second output terminals) O101 and O102.
  • a level shifter circuit 900 (see FIG. 23) or a level shifter circuit 900 ′ (see FIG. 25) is applied to each of the level shifter circuits 9831 to 983g.
  • a member denoted by reference numeral 981 is a shift register circuit in which n stages of latch circuits 682 are connected.
  • a level shifter circuit 983 is connected to each output terminal of the shift register circuit 981 for every two output terminals.
  • FIG. 19 is a timing chart showing the operation timing of FIG. 27 (how the gate driver 972 sequentially shifts the pulses in synchronization with the drive clock C).
  • the shift register circuit 981 performs an operation according to the start signal S and the drive clock C supplied thereto.
  • the “H” signal output from the latch circuit 6821 is input to the input terminal N101 of the level shifter circuit 9831.
  • the signal input to the input terminal N 101 is converted into a voltage signal having a voltage level that can drive the liquid crystal, and the voltage signal is output from the output terminal 6851 through the buffer circuit 6841. (See chart 6851 output in FIG. 19).
  • the voltage signal is output as a scanning line drive signal 676 (see FIG. 17) for driving one of the scanning lines 677 (see FIG. 17).
  • the “H” signal output from the latch circuit 6822 is input to the input terminal N102 of the level shifter circuit 9831.
  • the signal input to the input terminal N 102 is converted into a voltage signal having a voltage level that can drive the liquid crystal, and the voltage signal is output from the output terminal 6852 via the buffer circuit 6842. (See chart 6852 output in FIG. 19).
  • the voltage signal is output as a scanning line drive signal 676 (see FIG. 17) for driving one of the scanning lines 677 (see FIG. 17).
  • the latch circuits 6823 to 682n sequentially output pulses at the rising timing of the drive clock C in the third to n-th stages. Similarly, the sequentially output pulses are converted into voltage signals by the level shifter circuits 9832 to 983g and output from the output terminals 6853 to 685n via the buffer circuits 6843 to 684n.
  • the timing at which the voltage signal is output from the output terminals 6851 to 685n is as shown in FIG. According to the timing chart shown in FIG. 19, from the output terminals 6851 to 685n, the voltage signal from the output terminal 6851, the voltage signal from the output terminal 6852,... The voltage signals from 685n are sequentially output.
  • the gate driver 972 further reduces the circuit scale by applying the level shifter circuit 900 or 900 ′ according to the present invention to the gate driver 672 shown in FIG. 18 described above as the premise of the present invention.
  • the manufacturing cost can be further reduced.
  • the first to sixth transistors are all p-channel MOS transistors
  • the seventh to ninth transistors are all n-channel MOS transistors. It is characterized by.
  • the pulse input to the gate terminal of the ninth transistor further includes a pulse input to the gate terminal of the seventh transistor, a pulse input to the gate terminal of the eighth transistor, What is necessary is just that it is a pulse which shows the NAND of these. According to this configuration, it is possible to generate a pulse for selecting and conducting any two of the seventh to ninth transistors to be input to the gate terminals of the seventh to ninth transistors.
  • the first to sixth transistors are all n-channel type MOS transistors
  • the seventh to ninth transistors are all p-channel type MOS transistors. It is characterized by.
  • this level shifter circuit has six n-channel type MOS transistors every time two scanning lines are driven.
  • the drain terminals of the first, third, and fifth transistors are connected to the source terminals of the second, fourth, and sixth transistors, respectively.
  • Each of the sixth to sixth transistors can reduce the on-resistance to half that of the n-channel MOS transistors as the seventh to ninth transistors, and accordingly, the length of the gate terminal is approximately halved. be able to.
  • the level shifter circuit can substantially have a circuit scale equivalent to the case of having three n-channel MOS transistors as switches every time two scanning lines are driven, the n-channel The same effect as the reduction in the number of MOS transistors of the type can be obtained. Thereby, in the level shifter circuit, the circuit scale can be reduced and the manufacturing cost can be reduced.
  • the pulse input to the gate terminal of the ninth transistor further includes a pulse input to the gate terminal of the seventh transistor, a pulse input to the gate terminal of the eighth transistor, It is characterized by being a pulse indicating a negative logical sum of. According to this configuration, it is possible to generate a pulse for selecting and conducting any two of the seventh to ninth transistors to be input to the gate terminals of the seventh to ninth transistors.
  • the level shifter circuit according to the present invention is characterized in that logic inversion is performed in advance on the pulses input to the gate terminals of the seventh to ninth transistors.
  • the scanning line driving device further includes any one of the above-described level shifter circuits according to the present invention.
  • the scanning line driving device can obtain the same functions and effects as those of the level shifter circuit according to the present invention.
  • a display device including any one of the above-described scanning line driving devices has the same effect as the scanning line driving device.
  • the present invention is an invention suitable for a level shifter circuit that converts a pulse into a binary voltage signal having a predetermined voltage level.
  • the present invention also provides a shift register circuit that outputs a reference pulse for sequentially driving a plurality of scanning lines, and a level shifter circuit that converts the pulse into a voltage signal having a voltage level suitable for display in a display device.
  • a display device including the scan line drive device, and particularly suitable for a scan line drive device and a display device for use in an active matrix liquid crystal display device. .

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Abstract

　本発明は、回路規模をさらに縮小し、製造コストをさらに低減することができる、走査線駆動装置を実現することを目的とする。本発明のゲートドライバ（１００）は、ｇ個のラッチ回路（２１）～（２ｇ）を備えたシフトレジスタ回路（１）と、ｇ個の選択回路（８）と、ｇ個のレベルシフタ回路（３）と、を備える。出力駆動回路（ｓｔ１）のレベルシフタ回路（３）には、選択回路（８）のＮＡＮＤ回路（６）からのパルス（６１）が入力端子（Ｎ１）から、選択回路（８）のＮＡＮＤ回路（７）からのパルス（７１）が入力端子（Ｎ２）から、ラッチ回路（２１）からのパルス（Ｑ１）が入力端子（Ｎ３）から、それぞれ入力される。出力駆動回路（ｓｔ１）のレベルシフタ回路（３）は、パルス（６１）の電圧レベルを変換して得られる電圧信号を出力端子（Ｏ１）から、パルス（７１）の電圧レベルを変換して得られる電圧信号を出力端子（Ｏ２）から、それぞれ出力する。

Description

レベルシフタ回路、走査線駆動装置、および表示装置
　本発明は、パルスを所定の電圧レベルを有する２値（高レベルおよび低レベル）の電圧信号に変換するレベルシフタ回路に関するものである。また、本発明は、複数の走査線を順次駆動するための基準となる基準パルスを出力するシフトレジスタ回路と、基準パルスを表示装置における表示に適した電圧レベルを有する２値の電圧信号に変換するレベルシフタ回路と、を備えた走査線駆動装置、および当該走査線駆動装置を備えた表示装置に関するものである。特に、本発明は、アクティブマトリクス型の表示装置用途の、レベルシフタ回路、走査線駆動装置、および表示装置に関するものである。
　従来、アクティブマトリクス型の液晶表示装置をはじめとする表示装置に備えられた、走査線駆動装置であるゲートドライバは、駆動する走査線（水平ライン）の本数と同数の、各走査線を順次駆動するための基準となるパルスを出力するシフトレジスタ回路のラッチ回路と、当該パルスを当該表示装置における表示に適した電圧レベルを有する電圧信号に変換するためのレベルシフタ回路と、が必要となるため、回路規模および製造コストが増大してしまうという問題があった。
　そこで、特許文献１では、Ｘ本の走査線をＹ本ずつのグループに分け、各グループに対してオン電圧およびオフ電圧を供給し、実際に駆動する走査線のグループを、制御手段８２１および切り換え手段８２２により切り換えている（図２２参照）。これにより、液晶表示装置では、走査線の本数よりも少ない駆動出力数で、走査線の駆動を行うことができる。つまり、液晶表示装置では、走査線の本数よりも少ない個数のレベルシフタ回路と、当該レベルシフタ回路と同じ個数の走査線駆動信号発生回路と、を用いて、走査線の駆動を行うことができる。
　ところで、レベルシフタ回路は、ロジック信号である入力信号に応じて、導通および非導通を切り替えることで、パルスの電圧信号への変換を制御するためのスイッチを備える。このスイッチは一般的に、当該入力信号がゲート端子に供給される、ｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成される。ここで、レベルシフタ回路においては、スイッチとしての、ｎチャネル型のＭＯＳトランジスタのゲート端子に印加される電圧が小さい。このため、所望の動作速度を実現するためには、当該ゲート端子の幅を広くする必要がある（特許文献２参照）。
日本国公開特許公報「特開平０５－３１３１２９号公報（１９９３年１１月２６日公開）」 日本国公開特許公報「特開平１０－　８４２７４号公報（１９９８年３月３１日公開）」
　しかしながら、特許文献１に開示されている上記技術では、駆動出力数を少なくすることができる一方、駆動する走査線のグループを選択するための制御手段８２１および切り換え手段８２２、制御手段８２１および切り換え手段８２２の制御を実施するための各種回路、さらには、駆動しない走査線のグループに対してオフ電圧を供給するための電圧発生回路が必須となり、結果、回路規模の縮小効果、および、製造コスト低減の効果が小さいという問題が発生する。
　また、特許文献２に開示されている技術を、レベルシフタ回路に適用した場合は、１本の走査線を駆動する毎に、少なくとも３個のスイッチ（すなわち、ｎチャネル型のＭＯＳトランジスタ）を有するレベルシフタ回路が１個必要となる。上述したとおり、レベルシフタ回路において、所望の動作速度を実現するためには、スイッチである、ｎチャネル型のＭＯＳトランジスタのゲート端子の幅を広くする必要がある。ここで、このｎチャネル型のＭＯＳトランジスタの個数が削減できれば、レベルシフタ回路、走査線駆動装置、および表示装置では、さらなる、回路規模の縮小効果、および、製造コスト低減を図ることが可能であると考えられる。
　本発明は、上記の問題に鑑みて為されたものであり、その目的は、回路規模をさらに縮小し、製造コストをさらに低減することができる、レベルシフタ回路、走査線駆動装置、および表示装置を提供することにある。
　本発明に係る走査線駆動装置は、上記の問題を解決するために、複数の走査線を駆動する信号を出力する走査線駆動装置であって、上記走査線駆動装置に入力される動作クロックを２分周した分周クロックに基づいて動作を行うシフトレジスタ回路と、上記シフトレジスタ回路の出力信号に基づいて、連続した２本の走査線を駆動しない期間と、連続した２本の当該走査線を駆動する期間と、を示す基準パルス、および、連続した２本の当該走査線を駆動する期間のうち、一方および他方の走査線を駆動する期間をそれぞれ示す、第１および第２パルスを生成するパルス生成回路と、第１～第３入力端子と、第１および第２出力端子と、互いに異なるレベルの電圧を印加するための第１および第２電源と、第１～第９トランジスタと、を備えたレベルシフタ回路と、を備え、上記レベルシフタ回路は、第１トランジスタの、ゲート端子が第３トランジスタのゲート端子に、ドレイン端子が第２トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第２トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第７トランジスタのドレイン端子に、ソース端子が第１トランジスタのドレイン端子に、それぞれ接続されており、第３トランジスタは、ゲート端子が第６トランジスタのドレイン端子に、ドレイン端子が第４トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第４トランジスタは、ゲート端子が第２トランジスタのドレイン端子に、ドレイン端子が第８トランジスタのドレイン端子に、ソース端子が第３トランジスタのドレイン端子に、それぞれ接続されており、第５トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第６トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第６トランジスタは、ゲート端子が第４トランジスタのゲート端子に、ドレイン端子が第９トランジスタのドレイン端子に、ソース端子が第５トランジスタのドレイン端子に、それぞれ接続されており、第７トランジスタは、ゲート端子に第１入力端子が接続されており、ドレイン端子が第２トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第８トランジスタは、ゲート端子に第２入力端子が接続されており、ドレイン端子が第４トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第９トランジスタは、ゲート端子に第３入力端子が接続されており、ドレイン端子が第６トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第１出力端子は第７トランジスタのドレイン端子に接続されて設けられており、第２出力端子は第８トランジスタのドレイン端子に接続されて設けられており、第１パルスは上記第１入力端子に、第２パルスは上記第２入力端子に、基準パルスは上記第３入力端子に、それぞれ入力され、上記第１および第２パルス、および基準パルスは、連続した２本の走査線を駆動しない期間において、第９トランジスタを非導通とし、第７および第８トランジスタを導通とすることにより、第１および第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、連続した２本の走査線を駆動する期間であり、かつ、２本の走査線のうちの一方を駆動する期間において、第７トランジスタを非導通とし、第８および第９トランジスタを導通とすることにより、第１出力端子から第１電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から第２電源が印加するレベルの電圧信号を出力させ、連続した２本の走査線を駆動する期間であり、かつ、上記２本の走査線のうちの一方と異なる、２本の走査線のうちの他方を駆動する期間において、第８トランジスタを非導通とし、第７および第９トランジスタを導通とすることにより、第１出力端子から第２電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から第１電源が印加するレベルの電圧信号を出力させることを特徴としている。
　上記の構成によれば、本走査線駆動装置は、シフトレジスタ回路から出力される１つの出力信号から、表示装置の走査線を順次駆動するために使用すべき、２種類のレベルシフタ回路からの電圧信号を得ることが可能となるため、シフトレジスタ回路において各出力信号を生成するための回路（ラッチ回路等）の規模を、小さくすることが可能となる。また、本走査線駆動装置では、例えばラッチ回路と単純な論理回路とを組み合わせた簡単な構成のパルス生成回路と、当該パルス生成回路の出力に適応するように構成されたレベルシフタ回路と、を用いて、各走査線への電圧信号の供給を行う。この場合、走査線駆動装置は、駆動する走査線をグループ分けして、走査線の各グループを駆動するか否かを選択および制御する、従来技術に係る制御手段および切り換え手段、制御手段および切り換え手段の制御を実施するための各種回路、さらには、駆動しない走査線のグループに対してオフ電圧を供給するための電圧発生回路が不要となる。従って、本走査線駆動装置は、回路規模を縮小し、製造コストを低減することが可能となる。
　そして、上記の構成によれば、本走査線駆動装置のレベルシフタ回路は、パルス生成回路からの、第１パルス、第２パルス、および基準パルスに応じて、順次駆動されることとなる連続する２本の走査線の駆動に好適な、２種類のレベルシフタ回路の出力を生成することが可能となる。
　本発明に係るレベルシフタ回路は、上記の問題を解決するために、第１～第３入力端子と、第１および第２出力端子と、互いに異なるレベルの電圧を印加するための第１および第２電源と、第１～第９トランジスタと、を備えるレベルシフタ回路であって、第１トランジスタの、ゲート端子が第３トランジスタのゲート端子に、ドレイン端子が第２トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第２トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第７トランジスタのドレイン端子に、ソース端子が第１トランジスタのドレイン端子に、それぞれ接続されており、第３トランジスタは、ゲート端子が第６トランジスタのドレイン端子に、ドレイン端子が第４トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第４トランジスタは、ゲート端子が第２トランジスタのドレイン端子に、ドレイン端子が第８トランジスタのドレイン端子に、ソース端子が第３トランジスタのドレイン端子に、それぞれ接続されており、第５トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第６トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第６トランジスタは、ゲート端子が第４トランジスタのゲート端子に、ドレイン端子が第９トランジスタのドレイン端子に、ソース端子が第５トランジスタのドレイン端子に、それぞれ接続されており、第７トランジスタは、ゲート端子に第１入力端子が接続されており、ドレイン端子が第２トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第８トランジスタは、ゲート端子に第２入力端子が接続されており、ドレイン端子が第４トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第９トランジスタは、ゲート端子に第３入力端子が接続されており、ドレイン端子が第６トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第１出力端子は第７トランジスタのドレイン端子に接続されて設けられており、第２出力端子は第８トランジスタのドレイン端子に接続されて設けられており、第７～第９トランジスタの各ゲート端子には、第７～第９トランジスタのいずれか２個を選択して導通させるパルスが入力され、第９トランジスタが非導通となり、第７および第８トランジスタが導通するときは、第１および第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、第７トランジスタが非導通となり、第８および第９トランジスタが導通するときは、第１出力端子から、第１電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、第８トランジスタが非導通となり、第７および第９トランジスタが導通するときは、第１出力端子から、第２電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から、第１電源が印加するレベルの電圧信号を出力させることを特徴としている。
　上記の構成によれば、本レベルシフタ回路は、第１および第２出力端子の各々から、１本の走査線を駆動するための電圧信号を出力することが可能となる。換言すれば、本レベルシフタ回路は、２本の走査線を駆動する毎に、第７～第９トランジスタという３個のスイッチを有するものである。このため、本レベルシフタ回路は、１本の走査線を駆動する毎に、少なくとも３個のスイッチ（ｎチャネル型のＭＯＳトランジスタ）を有するものである、特許文献２に開示されている技術を適用したレベルシフタ回路と比較して、ｎチャネル型のＭＯＳトランジスタの個数の削減が実現可能となる。これにより、レベルシフタ回路では、回路規模の縮小、および、製造コスト低減を図ることが可能である。
　以上のとおり、本発明に係る走査線駆動装置は、複数の走査線を駆動する信号を出力する走査線駆動装置であって、上記走査線駆動装置に入力される動作クロックを２分周した分周クロックに基づいて動作を行うシフトレジスタ回路と、上記シフトレジスタ回路の出力信号に基づいて、連続した２本の走査線を駆動しない期間と、連続した２本の当該走査線を駆動する期間と、を示す基準パルス、および、連続した２本の当該走査線を駆動する期間のうち、一方および他方の走査線を駆動する期間をそれぞれ示す、第１および第２パルスを生成するパルス生成回路と、第１～第３入力端子と、第１および第２出力端子と、互いに異なるレベルの電圧を印加するための第１および第２電源と、第１～第９トランジスタと、を備えたレベルシフタ回路と、を備え、上記レベルシフタ回路は、第１トランジスタの、ゲート端子が第３トランジスタのゲート端子に、ドレイン端子が第２トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第２トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第７トランジスタのドレイン端子に、ソース端子が第１トランジスタのドレイン端子に、それぞれ接続されており、第３トランジスタは、ゲート端子が第６トランジスタのドレイン端子に、ドレイン端子が第４トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第４トランジスタは、ゲート端子が第２トランジスタのドレイン端子に、ドレイン端子が第８トランジスタのドレイン端子に、ソース端子が第３トランジスタのドレイン端子に、それぞれ接続されており、第５トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第６トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第６トランジスタは、ゲート端子が第４トランジスタのゲート端子に、ドレイン端子が第９トランジスタのドレイン端子に、ソース端子が第５トランジスタのドレイン端子に、それぞれ接続されており、第７トランジスタは、ゲート端子に第１入力端子が接続されており、ドレイン端子が第２トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第８トランジスタは、ゲート端子に第２入力端子が接続されており、ドレイン端子が第４トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第９トランジスタは、ゲート端子に第３入力端子が接続されており、ドレイン端子が第６トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第１出力端子は第７トランジスタのドレイン端子に接続されて設けられており、第２出力端子は第８トランジスタのドレイン端子に接続されて設けられており、第１パルスは上記第１入力端子に、第２パルスは上記第２入力端子に、基準パルスは上記第３入力端子に、それぞれ入力され、上記第１および第２パルス、および基準パルスは、連続した２本の走査線を駆動しない期間において、第９トランジスタを非導通とし、第７および第８トランジスタを導通とすることにより、第１および第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、連続した２本の走査線を駆動する期間であり、かつ、２本の走査線のうちの一方を駆動する期間において、第７トランジスタを非導通とし、第８および第９トランジスタを導通とすることにより、第１出力端子から第１電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から第２電源が印加するレベルの電圧信号を出力させ、連続した２本の走査線を駆動する期間であり、かつ、上記２本の走査線のうちの一方と異なる、２本の走査線のうちの他方を駆動する期間において、第８トランジスタを非導通とし、第７および第９トランジスタを導通とすることにより、第１出力端子から第２電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から第１電源が印加するレベルの電圧信号を出力させる。
　また、本発明に係るレベルシフタ回路は、第１～第３入力端子と、第１および第２出力端子と、互いに異なるレベルの電圧を印加するための第１および第２電源と、第１～第９トランジスタと、を備えるレベルシフタ回路であって、第１トランジスタの、ゲート端子が第３トランジスタのゲート端子に、ドレイン端子が第２トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第２トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第７トランジスタのドレイン端子に、ソース端子が第１トランジスタのドレイン端子に、それぞれ接続されており、第３トランジスタは、ゲート端子が第６トランジスタのドレイン端子に、ドレイン端子が第４トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第４トランジスタは、ゲート端子が第２トランジスタのドレイン端子に、ドレイン端子が第８トランジスタのドレイン端子に、ソース端子が第３トランジスタのドレイン端子に、それぞれ接続されており、第５トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第６トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、第６トランジスタは、ゲート端子が第４トランジスタのゲート端子に、ドレイン端子が第９トランジスタのドレイン端子に、ソース端子が第５トランジスタのドレイン端子に、それぞれ接続されており、第７トランジスタは、ゲート端子に第１入力端子が接続されており、ドレイン端子が第２トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第８トランジスタは、ゲート端子に第２入力端子が接続されており、ドレイン端子が第４トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第９トランジスタは、ゲート端子に第３入力端子が接続されており、ドレイン端子が第６トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、第１出力端子は第７トランジスタのドレイン端子に接続されて設けられており、第２出力端子は第８トランジスタのドレイン端子に接続されて設けられており、第７～第９トランジスタの各ゲート端子には、第７～第９トランジスタのいずれか２個を選択して導通させるパルスが入力され、第９トランジスタが非導通となり、第７および第８トランジスタが導通するときは、第１および第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、第７トランジスタが非導通となり、第８および第９トランジスタが導通するときは、第１出力端子から、第１電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、第８トランジスタが非導通となり、第７および第９トランジスタが導通するときは、第１出力端子から、第２電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から、第１電源が印加するレベルの電圧信号を出力させる。
　従って、回路規模をさらに縮小し、製造コストをさらに低減することができるという効果を奏する。
本発明の一実施の形態に係る走査線駆動装置の回路構成を示す図である。 図１に示す走査線駆動装置の動作の流れを示すタイミングチャートである。 本発明に係るレベルシフタ回路の一回路構成例を示す図である。 図３に示すレベルシフタ回路が電圧信号を生成する流れを示すタイミングチャートである。 本発明の別の実施の形態に係る走査線駆動装置の回路構成を示す図である。 図５に示す走査線駆動装置の動作の流れを示すタイミングチャートである。 本発明に係るレベルシフタ回路の別の回路構成例を示す図である。 図７に示すレベルシフタ回路が電圧信号を生成する流れを示すタイミングチャートである。 本発明のさらに別の実施の形態に係る走査線駆動装置の回路構成を示す図である。 図９に示す走査線駆動装置の動作の流れを示すタイミングチャートである。 本発明の他の実施の形態に係る走査線駆動装置の回路構成を示す図である。 図１１に示す走査線駆動装置の動作の流れを示すタイミングチャートである。 ラッチ回路の一般的な回路構成例を示す図である。 上記ラッチ回路に備えられるアナログスイッチの構成を示す図である。 上記ラッチ回路に備えられるＮＡＮＤ回路の構成を示す図である。 上記ラッチ回路に備えられるインバータの構成を示す図である。 表示装置の概略構成を示す図であり、アクティブマトリクス型の液晶表示装置の構成を示す概略図である。 走査線を順次駆動するためのパルスを発生し出力する、従来一般的な走査線駆動回路の回路構成例を示す図である。 走査線駆動装置が、駆動クロックに同期して、パルスを順次シフトする要領を示すタイミングチャートである。 本発明の前提となる、レベルシフタ回路の回路構成例を示す図である。 本発明の前提となる、レベルシフタ回路の別の回路構成例を示す図である。 従来技術に係る液晶表示装置の概略構成を示すブロック図である。 本発明の一実施の形態に係るレベルシフタ回路の回路構成を示す図である。 図２３に示すレベルシフタ回路が電圧信号を生成する流れを示すタイミングチャートである。 本発明の別の実施の形態に係るレベルシフタ回路の回路構成を示す図である。 図２５に示すレベルシフタ回路が電圧信号を生成する流れを示すタイミングチャートである。 本発明に係るレベルシフタ回路を備えた走査線駆動装置の回路構成を示す図である。
　〔前提となる技術〕
　図１７にアクティブマトリクス型の液晶表示装置の概略図を示す。
　アクティブマトリクス型の液晶表示装置では、各々が行方向に延びている複数の走査線６７７と、各々が列方向に延びている複数の図示しないデータ信号線と、を備えている。走査線６７７と当該データ信号線との各交点には、ＴＦＴ（Thin Film Transgressor：薄膜トランジスタ）が備えられている。なお、ＴＦＴは、ゲート端子が走査線６７７に、ドレイン端子が図示しない液晶絵素に、ソース端子が当該データ信号線に、それぞれ接続されている。一般的に、図１７に示すとおり、まず、当該液晶表示装置のソースドライバ６７１は、符号６７３で示すソースドライバ制御信号および画像データから、１水平ライン期間分のデータを、取り込み記憶する。記憶された当該データは、図示しないデジタル‐アナログ変換（ＤＡ変換）器を通じて、階調を示すアナログ信号に変換され、当該データ信号線に供給される。
　一方、走査線駆動装置としてのゲートドライバ６７２は、液晶表示パネル６７５において各走査線６７７を順次選択する信号を出力する。ゲートドライバ６７２は、制御回路６７０から供給される、液晶表示パネル６７５の垂直方向における表示開始を示すスタートパルス等の、符号６７４で示すゲートドライバ制御信号を受信し、内部に備えられた図示しない走査線駆動回路を動作させて、当該ゲートドライバ制御信号から、走査線６７７を駆動するための走査線駆動信号６７６を発生する。
　走査線駆動信号６７６により、選択された走査線６７７に接続されたＴＦＴは導通し、選択された走査線６７７に対応する液晶絵素には、データ信号線に与えられた上記アナログ信号が供給される。
　上述した一連の動作を、全ての走査線６７７に対して実施することで、図１７に示す液晶表示装置では、表示が完了する。さらに、当該表示の完了までの動作を１フレームとして、当該動作をフレーム毎に継続的に実施することにより、図１７に示す液晶表示装置では、種々の画像および映像の表示を実現している。
　図１８には、走査線６７７（図１７参照）を順次駆動するためのパルスを発生し出力する、従来一般的なゲートドライバ６７２の回路構成例を示している。
　符号６８１の部材は、ラッチ回路６８２をｎ段接続したシフトレジスタ回路である。説明の便宜上、ラッチ回路６８２は、１段目からｎ段目まで順に、ラッチ回路６８２１、ラッチ回路６８２２、・・・、ラッチ回路６８２ｎという具合に、符号に１からｎまでの番号をさらに付加している。図１８に示すゲートドライバ６７２において、ラッチ回路６８２は、一般的なＤ‐ＦＦ（Delay-Flip-Flop）回路である。
　シフトレジスタ回路６８１の各出力端には、レベルシフタ回路６８３、バッファ回路６８４、および出力端子６８５が、この順に接続されている。説明の便宜上、レベルシフタ回路６８３、バッファ回路６８４、および出力端子６８５は、シフトレジスタ回路６８１のラッチ回路６８２と同様の要領で、各符号に１からｎまでの番号をさらに付加している。
　また、図１９は、図１８の動作タイミング（ゲートドライバ６７２が、駆動クロックＣに同期して、パルスを順次シフトする要領）を示すタイミングチャートである。
　シフトレジスタ回路６８１は、自身に供給される、スタート信号Ｓおよび駆動クロックＣに応じた動作を行う。
　シフトレジスタ回路６８１では、図１９に示すとおり、スタート信号Ｓにパルス信号が入力されると、駆動クロックＣが低レベル（２値信号におけるローレベルであり、以下「Ｌ」と称する）から高レベル（２値信号におけるハイレベルであり、以下「Ｈ」と称する）へと立ち上がるときに、１段目のラッチ回路６８２１の出力が「Ｈ」となる。ラッチ回路６８２１から出力された「Ｈ」の信号は、レベルシフタ回路６８３１により、液晶駆動が可能な程度の電圧レベルを有する電圧信号へと変換され、当該電圧信号は、バッファ回路６８４１を介して出力端子６８５１から出力される（図１９の、チャート６８５１出力参照）。当該電圧信号は、走査線６７７（図１７参照）の１本を駆動するための走査線駆動信号６７６（図１７参照）として出力される。
　シフトレジスタ回路６８１は、２段目～ｎ段目についても、駆動クロックＣの立ち上がりのタイミングで、ラッチ回路６８２２～６８２ｎが、パルスを順次出力する。順次出力された当該パルスは同様に、レベルシフタ回路６８３２～６８３ｎで電圧信号へと変換され、バッファ回路６８４２～６８４ｎを介して、出力端子６８５２～６８５ｎから出力される。出力端子６８５１～６８５ｎから、電圧信号が出力されるタイミングは、図１９に示すとおりである。図１９に示すタイミングチャートによれば、出力端子６８５１～６８５ｎからは、駆動クロックＣの立ち上がりのタイミング毎に、出力端子６８５１からの電圧信号、出力端子６８５２からの電圧信号、・・・、出力端子６８５ｎからの電圧信号、が順次出力されることとなる。
　図２０には、レベルシフタ回路６８３の回路構成例を示している。なお、電圧ＶＨは、走査線駆動信号６７６（図１７参照）の「Ｈ」に対応する電圧値を有しており、対応するラッチ回路６８２からの入力信号の「Ｈ」に対応する電圧値よりも高いレベルとなる。
　図２０に示すレベルシフタ回路６８３は、各々が電圧ＶＨ以上の耐圧を有する、４個のＭＯＳトランジスタ７０１～７０４にて構成される。なお、トランジスタ７０１および７０２はｐチャネル型であり、トランジスタ７０３および７０４はｎチャネル型である。また、トランジスタ７０１および７０２のＷ／Ｌ（ゲート端子の幅／ゲート端子の長さ）は５．０／９．６となっており、トランジスタ７０３および７０４のＷ／Ｌは２４０．０／１．２となっている。なお、ゲート端子の幅Ｗおよびゲート端子の長さＬの単位は全て、μｍ（マイクロメートル）である。
　図２０に示すレベルシフタ回路６８３は、以下の構成を有している。すなわち、入力端子Ｎ（図１８をさらに参照）には、トランジスタ７０３のゲート端子が接続されている。入力端子Ｎとトランジスタ７０３のゲート端子とが接続されたノードには、インバータ７０６の入力端が接続されている。インバータ７０６の出力端には、トランジスタ７０４のゲート端子が接続されている。トランジスタ７０３および７０４の各ソース端子は、グランドライン（ＧＮＤ）に接続されている。トランジスタ７０３のドレイン端子には、トランジスタ７０１のドレイン端子が接続されている。トランジスタ７０４のドレイン端子には、トランジスタ７０２のドレイン端子が接続されている。トランジスタ７０１および７０２の各ソース端子は、電圧ＶＨが印加された電源ライン７０８に接続されている。トランジスタ７０１のドレイン端子にはさらに、トランジスタ７０２のゲート端子が接続されており、トランジスタ７０２のドレイン端子にはさらに、トランジスタ７０１のゲート端子が接続されている。トランジスタ７０４のドレイン端子にはさらに、出力端子Ｏ（図１８をさらに参照）が接続されている。
　図２０に示すレベルシフタ回路６８３は、トランジスタ７０３のゲート端子に、入力端子Ｎからの入力信号が供給され、トランジスタ７０４のゲート端子に、当該入力信号が論理反転された信号が供給される。レベルシフタ回路６８３の出力信号は、当該入力信号がそれぞれ、「Ｌ」のときに「Ｌ」、「Ｈ」のときに「Ｈ」となる。さらにこのとき、当該出力信号の「Ｈ」に対応する電圧は電圧ＶＨとなる。これにより、「Ｈ」および「Ｌ」からなる当該入力信号は、「Ｈ」が電圧ＶＨとなり「Ｌ」がゼロ電位（ＧＮＤ電位）となる、電圧信号に変換され、当該出力信号として出力端子Ｏから出力される。
　ところで、図２０に示すレベルシフタ回路６８３は、出力信号の「Ｈ」または「Ｌ」に対応する電圧を生成するための液晶駆動電圧として、負の電圧を使用していない場合に好適である一方、負の電圧を使用する場合を想定するものでない。当該液晶駆動電圧は例えば、出力信号の「Ｌ」に対応する電圧値が－１０Ｖであり「Ｈ」に対応する電圧値が＋２５Ｖであるといった具合に、負の電圧を使用する場合も多く、この場合は、図２０に示すレベルシフタ回路６８３の使用が好適であると言えない。一般的な論理回路における、「Ｈ」に対応する電圧値は３Ｖ程度であり、「Ｌ」に対応する電圧値は通常０Ｖ、すなわち、ゼロ電位である。
　液晶駆動電圧として負の電圧を使用すべき場合には、図２０に示すレベルシフタ回路６８３のかわりに、図２１に示すレベルシフタ回路６８３´を使用すればよい。なお、電圧ＶＨは、＋２５Ｖとしている。また、電圧ＶＬは、走査線駆動信号６７６（図１７参照）における、電圧信号の「Ｌ」に対応する電圧値を有しており、対応するラッチ回路６８２からの入力信号の「Ｌ」に対応する電圧値よりも低いレベル、ここでは－１０Ｖとしている。さらに、電圧ＶＤとしては通常、入力信号の「Ｈ」と同等の電圧が与えられており、ここでは＋３Ｖとしている。
　図２１に示すレベルシフタ回路６８３´は、各々が＋３５Ｖ以上の耐圧を有する、８個のＭＯＳトランジスタ７１１～７１８にて構成される。なお、トランジスタ７１１、７１２、７１５、および７１６はｐチャネル型であり、トランジスタ７１３、７１４、７１７、および７１８はｎチャネル型である。また、トランジスタ７１１および７１２のＷ／Ｌは５．０／９．６となっており、トランジスタ７１３および７１４のＷ／Ｌは２４０．０／１．２となっており、トランジスタ７１５および７１６のＷ／Ｌは４８０．０／１．２となっており、トランジスタ７１７および７１８のＷ／Ｌは５．０／９．６となっている。
　図２１に示すレベルシフタ回路６８３´は、以下の構成を有している。すなわち、入力端子Ｎ（図１８をさらに参照）には、トランジスタ７１５のゲート端子が接続されている。入力端子Ｎとトランジスタ７１５のゲート端子とが接続されたノードには、インバータ７２０の入力端が接続されている。インバータ７２０の出力端には、トランジスタ７１６のゲート端子が接続されている。トランジスタ７１７および７１８の各ソース端子は、電圧ＶＬが印加された電源ライン７２１に接続されている。トランジスタ７１７のドレイン端子には、トランジスタ７１５のドレイン端子が接続されている。トランジスタ７１８のドレイン端子には、トランジスタ７１６のドレイン端子が接続されている。トランジスタ７１５および７１６の各ソース端子は、電圧ＶＤが印加された電源ライン７２２に接続されている。トランジスタ７１７のドレイン端子にはさらに、トランジスタ７１８のゲート端子が接続されており、トランジスタ７１８のドレイン端子にはさらに、トランジスタ７１７のゲート端子が接続されている。トランジスタ７１６のドレイン端子にはさらに、トランジスタ７１３のゲート端子が接続されている（ノード７２３）。トランジスタ７１５のドレイン端子にはさらに、トランジスタ７１４のゲート端子が接続されている（ノード７２４）。トランジスタ７１３および７１４の各ソース端子は、電圧ＶＬが印加された電源ライン７２５に接続されている。トランジスタ７１３のドレイン端子には、トランジスタ７１１のドレイン端子が接続されている。トランジスタ７１４のドレイン端子には、トランジスタ７１２のドレイン端子が接続されている。トランジスタ７１１および７１２の各ソース端子は、電圧ＶＨが印加された電源ライン７２６に接続されている。トランジスタ７１１のドレイン端子にはさらに、トランジスタ７１２のゲート端子が接続されており、トランジスタ７１２のドレイン端子にはさらに、トランジスタ７１１のゲート端子が接続されている。トランジスタ７１４のドレイン端子にはさらに、出力端子Ｏ（図１８をさらに参照）が接続されている。
　図２１に示すレベルシフタ回路６８３´は、ｐチャネル型のＭＯＳトランジスタであるトランジスタ７１５のゲート端子に、入力端子Ｎからの入力信号が供給され、ｎチャネル型のＭＯＳトランジスタであるトランジスタ７１６のゲート端子に、当該入力信号が論理反転された信号が供給される。トランジスタ７１５～７１８は、当該入力信号の、「Ｈ」に対応する電圧値を＋３Ｖとし「Ｌ」に対応する電圧値を－１０Ｖとする。その後、トランジスタ７１１～７１４は、当該入力信号の、「Ｈ」に対応する電圧値を＋２５Ｖとし「Ｌ」に対応する電圧値を－１０Ｖとし、出力端子Ｏからレベルシフタ回路６８３´の出力信号（電圧信号）として出力する。
　本発明は、ラッチ回路６８２１～６８２ｎを備えたシフトレジスタ回路６８１と、レベルシフタ回路６８３または６８３´をｎ個（ｎ段）備えてなるレベルシフタ回路６８３１～６８３ｎと、を備えた走査線駆動装置であるゲートドライバ６７２を前提として、当該走査線駆動装置の回路規模をさらに縮小し、製造コストをさらに低減することを目的とする発明である。
　〔実施の形態１〕
　図１は、本発明の一実施の形態に係る走査線駆動装置の回路構成を示す図である。
　図１に示すゲートドライバ（走査線駆動装置）１００は、ｇ個の出力駆動回路ｓｔ（ｓｔ１～ｓｔｇ）と、シフトレジスタ回路１にて構成されている。
　出力駆動回路ｓｔの各々は、選択回路（パルス生成回路）８、レベルシフタ回路３、バッファ回路４１および４２、および、出力端子５１および５２を備える。シフトレジスタ回路１は、ラッチ回路（パルス生成回路）２１～２ｇおよび９を備える。選択回路８の各々は、ＮＡＮＤ回路６および７を備える。出力端子５１および５２には、ゲートドライバ１００のｎ本の出力端子である、出力端子６８５１～６８５ｎがつながる。出力端子６８５１～６８５ｎは、液晶表示パネル６７５の走査線６７７（図１７参照）に接続される。ｇは、自然数であり、図１８に係るｎ個（ｎ段）にたいしてｎ／２に等しい。
　シフトレジスタ回路１は、ｇ個のラッチ回路２（説明の便宜上、図１８のラッチ回路６８２と同様の要領で、符号に１からｇまでの番号をさらに付加している）と、ラッチ回路９と、により構成されている。ラッチ回路２および９の各々は、図１８で使用したラッチ回路６８２と同様、通常のＤ－ＦＦ回路であり、入力端子である端子Ｄ、出力端子である端子Ｑ、クロック入力端子である端子ＣＫ、反転リセット信号（論理反転されたリセット信号）入力端子である端子ＲＢ、および、端子Ｑからの信号に対して論理反転された信号を出力する反転出力端子である端子ＱＢを有している。但し、図１に示す各ラッチ回路２の端子ＱＢについては、使用していないので、説明の便宜上、図示を省略している。
　反転リセット信号ＲＳＢは、各ラッチ回路２および９の端子ＲＢに供給される。ラッチ回路２および９はいずれも、端子ＲＢに供給された反転リセット信号ＲＳＢが「Ｌ」の信号であると、端子Ｑから出力される信号がリセットされる。
　動作クロックＣＳは、ラッチ回路９の端子ＣＫに供給される。
　動作クロックＣＳが供給されると、ラッチ回路９は、動作クロックＣＳを２分周した分周クロックＣＳ２を生成し、端子Ｑから、ラッチ回路２１～２ｇの端子ＣＫに供給する。ラッチ回路２１～２ｇはいずれも、端子ＣＫに供給される分周クロックＣＳ２に同期した動作を行う。さらに、分周クロックＣＳ２は、各選択回路８の、ＮＡＮＤ回路６の一方の入力端に供給される。
　また、動作クロックＣＳが供給されると、ラッチ回路９は、上記分周クロックＣＳ２をさらに論理反転させた、反転分周クロックＣＳ２Ｂを生成し、端子ＱＢから、ラッチ回路９自身の端子Ｄ、および、各選択回路８の、ＮＡＮＤ回路７の一方の入力端に供給する。
　スタート信号ＳＩは、ラッチ回路２１の端子Ｄに供給される。
　スタート信号ＳＩが供給されると、ラッチ回路２１は、出力駆動回路ｓｔ１の出力端子５１および５２にそれぞれ接続された、連続した２本の走査線を順次駆動するための基準となるパルス（基準パルス）Ｑ１を生成し、端子Ｑから、出力駆動回路ｓｔ１の選択回路８に備えられたＮＡＮＤ回路６および７各々の他方の入力端、出力駆動回路ｓｔ１のレベルシフタ回路３、および、ラッチ回路２２の端子Ｄに供給する。
　続いて、ラッチ回路２２は、端子ＤにパルスＱ１が供給されると、出力駆動回路ｓｔ２の出力端子５１および５２にそれぞれ接続された、２本の走査線を順次駆動するための基準となるパルス（基準パルス）Ｑ２を生成し、端子Ｑから、出力駆動回路ｓｔ２の選択回路８に備えられたＮＡＮＤ回路６および７各々の他方の入力端、出力駆動回路ｓｔ２のレベルシフタ回路３、および、ラッチ回路２３（便宜上、図示は省略している）の端子Ｄに供給する。
　そして最後に、ラッチ回路２ｇは、端子Ｄにパルス（基準パルス）Ｑ（ｇ－１）が供給されると、出力駆動回路ｓｔｇの出力端子５１および５２にそれぞれ接続された、２本の走査線を順次駆動するための基準となるパルス（基準パルス）Ｑｇを生成し、端子Ｑから、出力駆動回路ｓｔｇの選択回路８に備えられたＮＡＮＤ回路６および７各々の他方の入力端、および、出力駆動回路ｓｔｇのレベルシフタ回路３に供給する。
　シフトレジスタ回路１は、分周クロックＣＳ２に同期して、基準パルスを、パルスＱ１～パルスＱｇへと順次シフトして、出力駆動回路ｓｔ１～ｓｔｇへ順に出力するものである。
　選択回路８の各々に備えられた、ＮＡＮＤ回路６は、分周クロックＣＳ２と供給されるパルスＱ１～Ｑｇのいずれかとの否定論理積を示す信号を、直結されたレベルシフタ回路３に供給する。また、選択回路８の各々に備えられた、ＮＡＮＤ回路７は、反転分周クロックＣＳ２Ｂと供給されるパルスＱ１～Ｑｇのいずれかとの否定論理積を示す信号を、直結されたレベルシフタ回路３に供給する。ここでは、各選択回路８の、ＮＡＮＤ回路６の出力信号をそれぞれ、パルス６１（出力駆動回路ｓｔ１）、パルス６２（出力駆動回路ｓｔ２）、・・・、パルス６ｇ（出力駆動回路ｓｔｇ）とし、ＮＡＮＤ回路７の出力信号をそれぞれ、パルス７１（出力駆動回路ｓｔ１）、パルス７２（出力駆動回路ｓｔ２）、・・・、パルス７ｇ（出力駆動回路ｓｔｇ）とする。パルス６１～６ｇは本発明に係る第１パルスであり、パルス７１～７ｇは本発明に係る第２パルスである。
　レベルシフタ回路３の各々には、直結されたＮＡＮＤ回路６からの第１パルス（パルス６１～６ｇの対応するいずれか）が入力端子（第１入力端子）Ｎ１から、直結されたＮＡＮＤ回路７からの第２パルス（パルス７１～７ｇの対応するいずれか）が入力端子（第２入力端子）Ｎ２から、それぞれ供給される。さらに、レベルシフタ回路３の各々には、上述したとおり、端子Ｑが直結されたラッチ回路２からの基準パルス（パルスＱ１～Ｑｇの対応するいずれか）が入力端子（第３入力端子）Ｎ３から供給される。
　各レベルシフタ回路３はそれぞれ、供給された上記第１および第２パルスに対して論理反転処理を行うと共に、反転処理後に「Ｈ」となるべき信号を、液晶表示装置（図１７参照）における液晶駆動が可能な程度の電圧レベル（例えば、＋１０Ｖ～＋２５Ｖである所定の電圧値ＶＨ）に電圧変換することで、第１および第２パルスのレベル変換を行う（パルスに応じて電圧信号を生成する）。レベル変換されて得られた電圧信号はそれぞれ、出力端子Ｏ１（第１出力端子）およびＯ２（第２出力端子）から出力される。
　レベルシフタ回路３の詳細な構成については後述する。
　各レベルシフタ回路３の出力端子Ｏ１から出力された上記電圧信号は、当該出力端子Ｏ１に直結されたバッファ回路４１を通じて、出力端子５１から出力される。また、各レベルシフタ回路３の出力端子Ｏ２から出力された上記電圧信号は、当該出力端子Ｏ２に直結されたバッファ回路４２を通じて、出力端子５２から出力される。こうして、ゲートドライバ１００は、出力端子６８５１～６８５ｎにそれぞれ接続された、ｎ本の走査線を駆動する走査線駆動装置として機能する。
　図２は、ゲートドライバ１００の動作の流れを示すタイミングチャートである。
　スタート信号ＳＩは、ゲートドライバ１００の動作開始を示すパルス信号である（チャートＳＩ）。このスタート信号ＳＩは、分周クロックＣＳ２が「Ｌ」から「Ｈ」に立ち上がるタイミング（時刻ｔ１）において、ラッチ回路２１（図１参照）により認識される（チャートＣＳ２）。
　時刻ｔ１において、ラッチ回路２１は、スタート信号ＳＩが「Ｈ」であるのを、動作クロックＣＳの立ち上がりにおいて認識すると、パルスＱ１を「Ｌ」から「Ｈ」とする（チャートＱ１）。
　出力駆動回路ｓｔ１の選択回路８のＮＡＮＤ回路６が出力するパルス６１は、パルスＱ１が「Ｌ」である間、「Ｈ」に固定される。一方、パルス６１は、パルスＱ１が「Ｈ」であり、さらに分周クロックＣＳ２が「Ｈ」である間、すなわち、時刻ｔ１～時刻ｔ２の間「Ｌ」となる（チャート６１）。
　出力駆動回路ｓｔ１の選択回路８のＮＡＮＤ回路７が出力するパルス７１は、パルスＱ１が「Ｌ」である間、「Ｈ」に固定される。一方、パルス７１は、パルスＱ１が「Ｈ」であり、さらに反転分周クロックＣＳ２Ｂ（チャートＣＳ２Ｂ）が「Ｈ」である間、すなわち、時刻ｔ２～時刻ｔ３の間「Ｌ」となる（チャート７１）。
　パルスＱ１～Ｑｇが「Ｈ」となるタイミングは、シフトレジスタ回路１の動作により、分周クロックＣＳ２の１周期分ずつ、シフトして出力される。例えば、ラッチ回路２１からのパルスＱ１が時刻ｔ１～時刻ｔ３に相当する期間「Ｈ」となる場合、ラッチ回路２２からのパルスＱ２が「Ｈ」となる期間は、時刻ｔ３から、分周クロックＣＳ２の１周期に相当する期間、すなわち、時刻ｔ５までとなる（チャートＱ２）。
　出力駆動回路ｓｔ２の選択回路８のＮＡＮＤ回路６が出力するパルス６２は、パルスＱ２が「Ｌ」である間、「Ｈ」に固定される。一方、パルス６２は、パルスＱ２が「Ｈ」であり、さらに分周クロックＣＳ２が「Ｈ」である間、すなわち、時刻ｔ３～時刻ｔ４の間「Ｌ」となる（チャート６２）。
　出力駆動回路ｓｔ２の選択回路８のＮＡＮＤ回路７が出力するパルス７２は、パルスＱ２が「Ｌ」である間、「Ｈ」に固定される。一方、パルス７２は、パルスＱ２が「Ｈ」であり、さらに反転分周クロックＣＳ２Ｂが「Ｈ」である間、すなわち、時刻ｔ４～時刻ｔ５の間「Ｌ」となる（チャート７２）。
　出力駆動回路ｓｔ１のレベルシフタ回路３は、供給されるパルス６１を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ１のレベルシフタ回路３の出力端子Ｏ１から、出力駆動回路ｓｔ１のバッファ回路４１を通じて、出力駆動回路の出力端子５１から出力される（チャート５１（ｓｔ１）出力）。
　また、出力駆動回路ｓｔ１のレベルシフタ回路３は、供給されるパルス７１を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ１のレベルシフタ回路３の出力端子Ｏ２から、出力駆動回路ｓｔ１のバッファ回路４２を通じて、出力駆動回路ｓｔ１の出力端子５２から出力される（チャート５２（ｓｔ１）出力）。
　出力駆動回路ｓｔ２のレベルシフタ回路３は、供給されるパルス６２を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ２のレベルシフタ回路３の出力端子Ｏ１から、出力駆動回路ｓｔ２のバッファ回路４１を通じて、出力駆動回路ｓｔ２の出力端子５１から出力される（チャート５１（ｓｔ２）出力）。
　また、出力駆動回路ｓｔ２のレベルシフタ回路３は、供給されるパルス７２を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ２のレベルシフタ回路３の出力端子Ｏ２から、出力駆動回路ｓｔ２のバッファ回路４２を通じて、出力駆動回路ｓｔ２の出力端子５２から出力される（チャート５２（ｓｔ２）出力）。
　以上の要領で、出力駆動回路ｓｔ１からｓｔｇまでの各々に備えられたレベルシフタ回路３はそれぞれ、供給される第１パルスを論理反転させると共に、反転処理後に「Ｈ」となるべき信号を所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、当該レベルシフタ回路３の出力端子Ｏ１からバッファ回路４１を通じて出力端子５１に出力される。また、出力駆動回路ｓｔ１からｓｔｇまでの各々に備えられたレベルシフタ回路３はそれぞれ、供給される第２パルスを論理反転させると共に、反転処理後に「Ｈ」となるべき信号を所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、当該レベルシフタ回路３の出力端子Ｏ２からバッファ回路４２を通じて出力端子５２に出力される。
　図３には、レベルシフタ回路３の回路構成例を示している。なお、電圧ＶＨは、入力端子Ｎ１、Ｎ２、およびＮ３に入力される各信号の「Ｈ」に対応する電圧値よりも高いレベルとなる。
　図３に示すレベルシフタ回路３は、各々が電圧ＶＨ以上の耐圧を有する、９個のＭＯＳトランジスタ（第１～第９トランジスタ）３０１～３０９にて構成される。なお、トランジスタ３０１～３０６はｐチャネル型であり、トランジスタ３０７～３０９はｎチャネル型である。また、トランジスタ３０１～３０６のＷ／Ｌは５．０／４．８となっており、トランジスタ３０７～３０９のＷ／Ｌは２４０．０／１．２となっている。
　図３に示すレベルシフタ回路３は、以下の構成を有している。
　入力端子Ｎ１には、トランジスタ３０７のゲート端子が接続されている。入力端子Ｎ２には、トランジスタ３０８のゲート端子が接続されている。入力端子Ｎ３には、トランジスタ３０９のゲート端子が接続されている。
　トランジスタ３０１は、ゲート端子がトランジスタ３０３のゲート端子に、ドレイン端子がトランジスタ３０２のソース端子に、ソース端子が電圧ＶＨが印加された電源ライン（第１電源）３１３に、それぞれ接続されている。
　トランジスタ３０２は、ゲート端子がトランジスタ３０４のドレイン端子に、ドレイン端子がトランジスタ３０７のドレイン端子に、それぞれ接続されている。
　トランジスタ３０３は、ゲート端子がトランジスタ３０６のドレイン端子に、ドレイン端子がトランジスタ３０４のソース端子に、ソース端子が電源ライン３１３に、それぞれ接続されている。
　トランジスタ３０４は、ゲート端子がトランジスタ３０２のドレイン端子に接続されている。
　トランジスタ３０５は、ゲート端子がトランジスタ３０４のドレイン端子に、ドレイン端子がトランジスタ３０６のソース端子に、ソース端子が電源ライン３１３に、それぞれ接続されている。
　トランジスタ３０６は、ゲート端子がトランジスタ３０４のゲート端子に、ドレイン端子がトランジスタ３０９のドレイン端子に、それぞれ接続されている。
　トランジスタ３０７は、ソース端子がグランドライン（第２電源）に接続されている。
　トランジスタ３０８は、ソース端子がグランドラインに、ドレイン端子がトランジスタ３０４のドレイン端子に、それぞれ接続されている。
　トランジスタ３０９は、ソース端子がグランドラインに接続されている。
　さらに、出力端子Ｏ１は、トランジスタ３０２のドレイン端子とトランジスタ３０７のドレイン端子とが接続されたノード３１７に接続されて設けられており、出力端子Ｏ２は、トランジスタ３０４のドレイン端子とトランジスタ３０８のドレイン端子とが接続されたノード３１８に接続されて設けられている。
　図４は、レベルシフタ回路３が電圧信号を生成する流れを示すタイミングチャートである。入力端子Ｎ１、Ｎ２、およびＮ３からの各入力信号は、図２に示す時刻ｔ１～ｔ３と同じ信号とする。入力端子Ｎ１からの入力信号にはパルス６１が、入力端子Ｎ２からの入力信号にはパルス７１が、入力端子Ｎ３からの入力信号にはパルスＱ１が、それぞれ対応する。
　時刻ｔ１以前においては、入力端子Ｎ３からの入力信号が「Ｌ」であり、入力端子Ｎ１およびＮ２からの各入力信号が「Ｈ」である。この場合、図３に示すレベルシフタ回路３では、トランジスタ３０７および３０８が導通する一方、トランジスタ３０９が非導通となる。トランジスタ３０７および３０８が導通すると、出力端子Ｏ１およびＯ２から出力される各電圧信号は、共に「Ｌ」となる。
　また、時刻ｔ１以前において、トランジスタ３０７および３０８が導通することにより、トランジスタ３０２、３０４、３０５、および３０６は、導通する。そして、トランジスタ３０５および３０６が導通することにより、トランジスタ３０１および３０３は非導通となる。トランジスタ３０１、３０３、および３０９が非導通となるため、電源ライン３１３とグランドラインとの間には貫通電流が流れなくなる。
　時刻ｔ１～ｔ２においては、入力端子Ｎ３からの入力信号が「Ｈ」であり、入力端子Ｎ１からの入力信号が「Ｌ」、入力端子Ｎ２からの入力信号が「Ｈ」である。この場合、図３に示すレベルシフタ回路３では、依然トランジスタ３０８が導通しており、これにより、出力端子Ｏ２から出力される電圧信号は、「Ｌ」のままである。また、トランジスタ３０８は導通しているため、トランジスタ３０２および３０５も導通する。入力端子Ｎ３からの入力信号は「Ｈ」であるため、トランジスタ３０１、３０３、および３０９が導通する。入力端子Ｎ１からの入力信号は「Ｌ」であるため、トランジスタ３０７は非導通となるが、上述したとおり、このとき、トランジスタ３０１および３０２は導通しているため、出力端子Ｏ１から出力される電圧信号は、「Ｈ」となる。出力端子Ｏ１から出力される電圧信号が「Ｈ」となることにより、トランジスタ３０４および３０６が非導通となる。トランジスタ３０４、３０６、および３０７は、非導通であるため、貫通電流は流れなくなる。
　時刻ｔ２～ｔ３においては、入力端子Ｎ３からの入力信号が「Ｈ」であり、入力端子Ｎ１からの入力信号が「Ｈ」、入力端子Ｎ２からの入力信号が「Ｌ」である。入力端子Ｎ３からの入力信号は「Ｈ」であるため、トランジスタ３０１、３０３、および３０９が導通する。入力端子Ｎ１からの入力信号は「Ｈ」であるため、トランジスタ３０７が導通し、出力端子Ｏ１から出力される電圧信号が「Ｌ」となると共に、トランジスタ３０４および３０６は導通する。入力端子Ｎ２からの入力信号は「Ｌ」であるため、トランジスタ３０８は非導通となるが、トランジスタ３０３および３０４が導通しているため、出力端子Ｏ２から出力される電圧信号が「Ｈ」となる。これにより、トランジスタ３０２および３０５は非導通となる。トランジスタ３０２、３０５、および３０８は、非導通であるため、貫通電流は流れなくなる。
　なお、時刻ｔ３以降においては、入力端子Ｎ１、Ｎ２、およびＮ３からの各入力信号は、いずれも、時刻ｔ１以前と同じになるため、出力端子Ｏ１およびＯ２から出力される各電圧信号は、共に「Ｌ」となる。
　なお、レベルシフタ回路３は、入力端子Ｎ１、Ｎ２、およびＮ３からの各入力信号が、上記のいずれかの組み合わせになった場合のみ、動作を行うように、機能が限定されるものである。例えば入力端子Ｎ３からの入力信号が「Ｌ」となり、かつ、入力端子Ｎ１からの入力信号が「Ｌ」となる場合、出力端子Ｏ１からの電圧信号は不定状態となってしまう。
　よって、図１において、ｎ本の走査線の駆動に必要な電圧信号の数（ｎ種類）に対して、その半分（ｇ個）の、ラッチ回路２および選択回路８を備えたゲートドライバ１００においては、レベルシフタ回路３の入力端子Ｎ１、Ｎ２、およびＮ３に各々入力される、パルス６１、７１、およびＱ１が、必ず上記のいずれかの組み合わせに該当することとなる。
　ここからは、図１に示すゲートドライバ１００において得られる、回路規模の縮小効果について、図１８に示すゲートドライバ６７２と比較しつつ説明を行う。
　ゲートドライバ１００とゲートドライバ６７２とでは、ｎ本の走査線を駆動できる点が同じである。
　ここで、ゲートドライバ１００は、シフトレジスタ回路１を構成する、ラッチ回路２の個数（ｇ＝２／ｎ個）が、ゲートドライバ６７２のシフトレジスタ回路６８１を構成する、ラッチ回路６８２の個数（ｎ個）に対して、半分となる。
　なお、ゲートドライバ１００のシフトレジスタ回路１では、分周クロックＣＳ２および反転分周クロックＣＳ２Ｂを生成するための、ラッチ回路９がさらに必要となるが、このラッチ回路９が必要となることを考慮しても、シフトレジスタ回路１を構成するラッチ回路の個数は、走査線の本数ｎが多い場合、充分にラッチ回路の個数の低減を図ることができる。
　また、ゲートドライバ１００は、ゲートドライバ６７２に対して、各選択回路８、すなわち、各々ｇ個のＮＡＮＤ回路６および７をさらに備える構成となるが、さらに備えることとなる選択回路８毎に備えられるトランジスタ数は、個数低減が可能なラッチ回路６８２（ラッチ回路６８２１～６８２ｎのいずれか１個）に備えられるトランジスタ数よりも少なくなる（詳細は後述する）。このため、ゲートドライバ１００全体では、ゲートドライバ６７２に対して、トランジスタの個数を低減させることができる。
　そして、ゲートドライバ１００を集積回路化した場合の回路規模は、ゲートドライバ６７２を集積回路化した場合よりも、縮小することができる。そして、これに伴い、ゲートドライバ１００では、ゲートドライバ６７２よりも、製造コストの低減を図ることができる。
　上記に示したとおり、ゲートドライバ１００は、ゲートドライバ６７２と比較して、概ねｎ／２個のラッチ回路を個数低減できる一方、ｎ／２個の選択回路８をさらに備える。ここからは、ラッチ回路と選択回路８との具体的な回路構成を比較して、ゲートドライバ１００における回路規模の縮小効果を、より詳細に説明する。
　図１３は、上記ラッチ回路の一般的な回路構成例を示す図である。図１４は、当該ラッチ回路に備えられるアナログスイッチの構成を示す図である。図１５は、当該ラッチ回路に備えられるＮＡＮＤ回路の構成を示す図である。図１６は、当該ラッチ回路に備えられるインバータの構成を示す図である。
　なお、図１に示すラッチ回路２および９、さらには図１８に示すラッチ回路６８２では、便宜上、図２に示す各タイミングチャートの説明に必要であった、動作クロックＣＳの入力端子である端子ＣＫについて、図示および説明した。但し、図１に示すラッチ回路２および９、さらには図１８に示すラッチ回路６８２として実際に用いられる、図１３に示すラッチ回路においては、動作クロックＣＳを論理反転して得られる、反転動作クロックＣＳＢがさらに供給される。図１３では、ラッチ回路の反転動作クロック入力端子を、端子ＣＫＢとして、さらに図示している。
　図１３に示すラッチ回路は、４個のアナログスイッチ１３１～１３４、２個のＮＡＮＤ回路１３５および１３６、および、２個のインバータ１３７および１３８で構成されている。
　端子Ｄは、アナログスイッチ１３１に備えられている。端子ＣＫおよび端子ＣＫＢはいずれも、アナログスイッチ１３１～１３４にそれぞれ備えられている。端子Ｑは、アナログスイッチ１３４に備えられている。端子ＱＢは、ＮＡＮＤ回路１３６の出力端に備えられている。端子ＲＢは、ＮＡＮＤ回路１３５および１３６の各一方の入力端に備えられている。
　アナログスイッチ１３１は、アナログスイッチ１３２、およびＮＡＮＤ回路１３５の他方の入力端に接続されている。ＮＡＮＤ回路１３５の出力端は、インバータ１３７の入力端に接続されている。インバータ１３７の出力端は、アナログスイッチ１３２および１３３に接続されている。アナログスイッチ１３３は、アナログスイッチ１３４、およびＮＡＮＤ回路１３６の他方の入力端に接続されている。さらに、端子Ｑは、インバータ１３８を介して端子ＱＢに接続されている。
　図１４に示すアナログスイッチ１４０は、アナログスイッチ１３１～１３４の構成であり、ｎチャネル型のＭＯＳトランジスタｎＴ１と、ｐチャネル型のＭＯＳトランジスタｐＴ１と、を組み合わせて構成されている。
　図１５に示すＮＡＮＤ回路１５０は、ＮＡＮＤ回路１３５または１３６の構成である。ＮＡＮＤ回路１５０は、ｐチャネル型のＭＯＳトランジスタｐＴ２およびｐＴ３、および、ｎチャネル型のＭＯＳトランジスタｎＴ２およびｎＴ３の、各ゲート端子がそれぞれ一方および他方の入力端となり、各ドレイン端子が出力端となる。なお、ｐチャネル型のＭＯＳトランジスタｐＴ２およびｐＴ３は、各ソース端子が電源ライン１５１に接続されており、各ドレイン端子がさらに、ソース端子とドレイン端子とが接続された、ｎチャネル型のＭＯＳトランジスタｎＴ２およびｎＴ３を介して、グランドライン１５２に接地されている。
　図１６に示すインバータ１６０は、インバータ１３７および１３８の構成である。インバータ１６０は、ｐチャネル型のＭＯＳトランジスタｐＴ４、および、ｎチャネル型のＭＯＳトランジスタｎＴ４の、各ゲート端子が接続されたノードが入力端となり、各ドレイン端子が接続されたノードが出力端となる。ｐチャネル型のＭＯＳトランジスタｐＴ４のソース端子は、電源ライン１６１に接続されており、ｎチャネル型のＭＯＳトランジスタｎＴ４のソース端子は、グランドライン１６２に接続されている。
　図１３～図１６より、図１３に示すラッチ回路と２個のＮＡＮＤ回路とでは、２個のＮＡＮＤ回路のほうが、トランジスタの個数を減少させることができるのは明らかである。
　さらに、ゲートドライバ１００のレベルシフタ回路３（図３参照）は、ゲートドライバ６７２のレベルシフタ回路６８３（図２０参照）に対して、回路規模を縮小することができる。
　すなわち、レベルシフタ回路３とレベルシフタ回路６８３とを比較すると、まず、レベルシフタ回路３は、２個のレベルシフタ回路６８３に相当する機能、すなわち、２種類の電圧信号を生成する機能を有している。
　２個のレベルシフタ回路６８３において、必要となるトランジスタは、電圧ＶＨ以上の耐圧を有している、ｐチャネル型のＭＯＳトランジスタ４個（トランジスタ７０１および７０２が２個ずつ）およびｎチャネル型のＭＯＳトランジスタ４個（トランジスタ７０３および７０４が２個ずつ）となる。
　一方、１個のレベルシフタ回路３において、必要となるトランジスタは、電圧ＶＨ以上の耐圧を有している、ｐチャネル型のＭＯＳトランジスタ６個（トランジスタ３０１～３０６）およびｎチャネル型のＭＯＳトランジスタ３個（トランジスタ３０７～３０９）となる。
　ここで、レベルシフタ回路では、ｎチャネル型のＭＯＳトランジスタのオン抵抗が、ｐチャネル型のＭＯＳトランジスタのオン抵抗よりも小さくないと、動作状態を切り替えられない。このため、レベルシフタ回路では通常、回路の高速動作および安定動作を保証するために、各ｎチャネル型のＭＯＳトランジスタにおけるゲート端子の幅を、各ｐチャネル型のＭＯＳトランジスタにおけるゲート端子の幅に対して、その比率を大きくする必要がある。当該比率を考慮した結果、各ｎチャネル型のＭＯＳトランジスタにおけるゲート端子の幅は大きくされており、かつ、各ｐチャネル型のＭＯＳトランジスタにおけるゲート端子の長さは大きくされている。
　ｎチャネル型のＭＯＳトランジスタである、トランジスタ７０３および７０４（図２０参照）、および、トランジスタ３０７～３０９（図３参照）は全て、ゲート端子の幅Ｗが２４０．０、ゲート端子の長さＬが１．２であるように、設計されている。
　ｐチャネル型のＭＯＳトランジスタである、トランジスタ７０１および７０２（図２０参照）は、ゲート端子の幅Ｗが５．０、ゲート端子の長さＬが９．６であるように、設計されている。一方、ｐチャネル型のＭＯＳトランジスタである、トランジスタ３０１～３０６（図３参照）は全て、ゲート端子の幅Ｗが５．０、ゲート端子の長さＬが４．８であるように、設計されている。
　なお、各トランジスタ３０１～３０６におけるゲート端子の長さＬが、各トランジスタ７０１および７０２におけるゲート端子の長さＬの半分で構わない理由は、以下のとおりである。すなわち、レベルシフタ回路３（図３参照）では、ｐチャネル型のＭＯＳトランジスタである、トランジスタ３０１のドレイン端子とトランジスタ３０２のソース端子とが、トランジスタ３０３のドレイン端子とトランジスタ３０４のソース端子とが、トランジスタ３０５のドレイン端子とトランジスタ３０６のソース端子とが、それぞれ接続された構成となっているためである。当該構成によれば、トランジスタ３０１および３０２における上記オン抵抗、トランジスタ３０３および３０４における上記オン抵抗、および、トランジスタ３０５および３０６における上記オン抵抗、のそれぞれは、トランジスタ７０１または７０２の上記オン抵抗と対応することとなる。
　レベルシフタ回路３における６個のｐチャネル型のＭＯＳトランジスタ３０１～３０６のゲート端子の長さＬは、レベルシフタ回路６８３における３個のｐチャネル型のＭＯＳトランジスタのゲート端子の長さＬとほぼ同じとなる。換言すれば、ｐチャネル型のＭＯＳトランジスタのゲート端子の長さＬの合計に関しては、レベルシフタ回路３のほうが、レベルシフタ回路６８３よりも小さくなる。
　以上のとおり、レベルシフタ回路３は、レベルシフタ回路６８３に対して、トランジスタ幅の大きいｎチャネル型のＭＯＳトランジスタの個数を低減でき、かつ、ｐチャネル型のＭＯＳトランジスタのゲート端子の長さＬ、ひいては、ｐチャネル型のＭＯＳトランジスタのサイズの合計を小さくすることができる。
　このため、レベルシフタ回路３は、集積化した場合に、レベルシフタ回路６８３よりも回路規模を縮小でき、チップ面積を小さくすることが可能になり、製造コストの低減を図ることができる。
　図１に示すゲートドライバ１００は、分周回路であるラッチ回路９に応じた動作を行うシフトレジスタ回路１と選択回路８とを組み合わせることにより、レベルシフタ回路３が、上述したいずれかの組み合わせの範疇で動作可能となる。つまり、図１に示すゲートドライバ１００は、シフトレジスタ回路１とレベルシフタ回路３とを備えることにより、更なる回路規模の縮小効果を発揮することが可能である。
　〔実施の形態２〕
　図５は、本発明の別の実施の形態に係る走査線駆動装置の回路構成を示す図である。
　図５に示すゲートドライバ（走査線駆動装置）２００は、図１に示すゲートドライバ１００の回路構成に対して、以下の点が異なる。
　図５に示すゲートドライバ２００は、シフトレジスタ回路１のかわりにシフトレジスタ回路２１０を備え、選択回路８のかわりに選択回路２８を備え、レベルシフタ回路３のかわりにレベルシフタ回路１２３および３３を備える。選択回路２８の各々は、ＮＯＲ回路２６および２７を備える。
　シフトレジスタ回路２１０は、ｇ個のラッチ回路２（ラッチ回路２１～２ｇ）と、ラッチ回路９と、を備える構成において、シフトレジスタ回路１と同じである。但し、図５に示すラッチ回路２１～２ｇの端子ＱＢについては、使用しているので、図示している。
　ラッチ回路９の端子Ｑから出力された分周クロックＣＳ２は、ラッチ回路２１～２ｇの端子ＣＫ、および、各選択回路２８の、ＮＯＲ回路２７の一方の入力端に供給される。ラッチ回路９の端子ＱＢから出力された反転分周クロックＣＳ２Ｂは、ラッチ回路９自身の端子Ｄ、および、各選択回路２８の、ＮＯＲ回路２６の一方の入力端に供給される。
　ラッチ回路２１は、端子Ｑから出力されるパルスＱ１（本実施の形態では、本発明に係る基準パルスでない）を、ラッチ回路２２の端子Ｄに供給すると共に、パルスＱ１を論理反転して得られる反転パルス（基準パルス）ＱＢ１を生成して、端子ＱＢから、出力駆動回路ｓｔ１の選択回路２８に備えられたＮＯＲ回路２６および２７各々の他方の入力端、および、出力駆動回路ｓｔ１のレベルシフタ回路１２３に供給する。ラッチ回路２２は、端子ＤにパルスＱ１が供給されると、端子Ｑから出力されるパルスＱ２（本実施の形態では、本発明に係る基準パルスでない）を、ラッチ回路２３（便宜上、図示は省略している）の端子Ｄに供給すると共に、パルスＱ２を論理反転して得られる反転パルス（基準パルス）ＱＢ２を生成して、端子ＱＢから、出力駆動回路ｓｔ２の選択回路２８に備えられたＮＯＲ回路２６および２７各々の他方の入力端、および、出力駆動回路ｓｔ２のレベルシフタ回路１２３に供給する。そして、ラッチ回路２ｇは、端子ＤにパルスＱ（ｇ－１）が供給されると、端子Ｑから出力されるパルスＱｇ（本実施の形態では、本発明に係る基準パルスでない）を、ラッチ回路２（ｇ＋１）（便宜上、図示は省略している）の端子Ｄに供給すると共に、パルスＱｇを論理反転して得られる反転パルス（基準パルス）ＱＢｇを生成して、端子ＱＢから、出力駆動回路ｓｔｇの選択回路２８に備えられたＮＯＲ回路２６および２７各々の他方の入力端、および、出力駆動回路ｓｔｇのレベルシフタ回路１２３に供給する。
　選択回路２８の各々に備えられた、ＮＯＲ回路２６は、反転分周クロックＣＳ２Ｂと供給される反転パルスＱＢ１～ＱＢｇのいずれかとの否定論理和を示す信号を、直結されたレベルシフタ回路１２３に供給する。また、選択回路２８の各々に備えられた、ＮＯＲ回路２７は、分周クロックＣＳ２と供給される反転パルスＱＢ１～ＱＢｇのいずれかとの否定論理和を示す信号を、直結されたレベルシフタ回路１２３に供給する。ここでは、各選択回路２８の、ＮＯＲ回路２６の出力信号をそれぞれ、パルス２６１（出力駆動回路ｓｔ１）、パルス２６２（出力駆動回路ｓｔ２）、・・・、パルス２６ｇ（出力駆動回路ｓｔｇ）とし、ＮＯＲ回路２７の出力信号をそれぞれ、パルス２７１（出力駆動回路ｓｔ１）、パルス２７２（出力駆動回路ｓｔ２）、・・・、パルス２７ｇ（出力駆動回路ｓｔｇ）とする。パルス２６１～２６ｇは本発明に係る第１パルスであり、パルス２７１～２７ｇは本発明に係る第２パルスである。
　レベルシフタ回路１２３の各々には、直結されたＮＯＲ回路２６からの第１パルス（パルス２６１～２６ｇの対応するいずれか）が入力端子（第１入力端子）Ｎ２１から、直結されたＮＯＲ回路２７からの第２パルス（パルス２７１～２７ｇの対応するいずれか）が入力端子（第２入力端子）Ｎ２２から、それぞれ供給される。さらに、レベルシフタ回路１２３の各々には、上述したとおり、端子ＱＢが直結されたラッチ回路２からの基準パルス（反転パルスＱＢ１～ＱＢｇの対応するいずれか）が入力端子（第３入力端子）Ｎ２３から、第３パルスとして供給される。
　各レベルシフタ回路１２３はそれぞれ、供給された上記第１および第２パルスに対して論理反転処理を行うと共に、反転処理後に「Ｌ」となるべき信号を、負電圧（例えば、－１０Ｖである電圧値ＶＬ）に電圧変換することで、第１～第３信号を生成する。第１信号は、第１パルスを、レベルシフタ回路１２３に対応する出力端子５１に供給する電圧信号へと、レベル変換を行う対象となる信号であって、ｐｆ１（出力駆動回路ｓｔ１）、ｐｆ２（出力駆動回路ｓｔ２）、・・・、ｐｆｇ（出力駆動回路ｓｔｇ）で示している。第２信号は、第２パルスを、レベルシフタ回路１２３に対応する出力端子５２に供給する電圧信号へと、レベル変換を行う対象となる信号であって、ｐｓ１（出力駆動回路ｓｔ１）、ｐｓ２（出力駆動回路ｓｔ２）、・・・、ｐｓｇ（出力駆動回路ｓｔｇ）で示している。第３信号は、各レベル変換の処理に係るレベルシフタ回路３３の各種回路動作を制御するための信号であって、ｐｔ１（出力駆動回路ｓｔ１）、ｐｔ２（出力駆動回路ｓｔ２）、・・・、ｐｔｇ（出力駆動回路ｓｔｇ）で示している。
　各レベルシフタ回路３３はそれぞれ、供給された上記第１および第２信号に対して論理反転処理を行うと共に、反転処理後に「Ｈ」となるべき信号を、液晶表示装置（図１７参照）における液晶駆動が可能な程度の電圧レベル（例えば、＋１０Ｖ～＋２５Ｖである所定の電圧値ＶＨ）に電圧変換することで、第１および第２信号のレベル変換を行う（パルスに応じて電圧信号を生成する）。レベル変換されて得られた電圧信号はそれぞれ、出力端子Ｏ２１（第１出力端子）およびＯ２２（第２出力端子）から出力される。
　レベルシフタ回路１２３および３３の詳細な構成については後述する。
　各レベルシフタ回路３３の出力端子Ｏ２１から出力された上記電圧信号は、当該出力端子Ｏ２１に直結されたバッファ回路４１を通じて、出力端子５１から出力される。各レベルシフタ回路３３の出力端子Ｏ２２から出力された上記電圧信号は、当該出力端子Ｏ２２に直結されたバッファ回路４２を通じて、出力端子５２から出力される。
　図６は、ゲートドライバ２００の動作の流れを示すタイミングチャートである。時刻ｔ１～ｔｎ、チャートＣＳ、チャートＳＩ、チャートＣＳ２、チャートＣＳ２Ｂ、チャートＱ１、およびチャートＱ２については、図２に示すタイミングチャートと同じであるため、詳細な説明を省略する。但し、ここでスタート信号ＳＩは、ゲートドライバ２００の動作開始を示すパルス信号である。
　出力駆動回路ｓｔ１の選択回路２８のＮＯＲ回路２６が出力するパルス２６１は、パルスＱ１が「Ｌ」（ＮＯＲ回路２６に供給される反転パルスＱＢ１が「Ｈ」）である間、「Ｌ」に固定される。一方、パルス２６１は、パルスＱ１が「Ｈ」（ＮＯＲ回路２６に供給される反転パルスＱＢ１が「Ｌ」）であり、さらに反転分周クロックＣＳ２Ｂが「Ｌ」である間、すなわち、時刻ｔ１～時刻ｔ２の間「Ｈ」となる（チャート２６１）。
　出力駆動回路ｓｔ１の選択回路２８のＮＯＲ回路２７が出力するパルス２７１は、パルスＱ１が「Ｌ」（ＮＯＲ回路２７に供給される反転パルスＱＢ１が「Ｈ」）である間、「Ｌ」に固定される。一方、パルス２７１は、パルスＱ１が「Ｈ」（ＮＯＲ回路２７に供給される反転パルスＱＢ１が「Ｌ」）であり、さらに分周クロックＣＳ２が「Ｌ」である間、すなわち、時刻ｔ２～時刻ｔ３の間「Ｈ」となる（チャート２７１）。
　出力駆動回路ｓｔ２の選択回路２８のＮＯＲ回路２６が出力するパルス２６２は、パルスＱ２が「Ｌ」（ＮＯＲ回路２６に供給される反転パルスＱＢ２が「Ｈ」）である間、「Ｌ」に固定される。一方、パルス２６２は、パルスＱ２が「Ｈ」（ＮＯＲ回路２６に供給される反転パルスＱＢ２が「Ｌ」）であり、さらに反転分周クロックＣＳ２Ｂが「Ｌ」である間、すなわち、時刻ｔ３～時刻ｔ４の間「Ｈ」となる（チャート２６２）。
　出力駆動回路ｓｔ２の選択回路２８のＮＯＲ回路２７が出力するパルス２７２は、パルスＱ２が「Ｌ」（ＮＯＲ回路２７に供給される反転パルスＱＢ２が「Ｈ」）である間、「Ｌ」に固定される。一方、パルス２７２は、パルスＱ２が「Ｈ」（ＮＯＲ回路２７に供給される反転パルスＱＢ２が「Ｌ」）であり、さらに分周クロックＣＳ２が「Ｌ」である間、すなわち、時刻ｔ４～時刻ｔ５の間「Ｈ」となる（チャート２７２）。
　出力駆動回路ｓｔ１のレベルシフタ回路１２３は、供給されるパルス２６１を論理反転させると共に、電圧ＶＬ（電圧信号の「Ｌ」となるべき信号に対応）およびＶＤ（電圧信号の「Ｈ」となるべき信号に対応）からなる第１信号ｐｆ１に電圧変換して、出力駆動回路ｓｔ１のレベルシフタ回路３３に供給する。出力駆動回路ｓｔ１のレベルシフタ回路３３は、供給される第１信号ｐｆ１を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を、所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ１のレベルシフタ回路３３の出力端子Ｏ２１から、出力駆動回路ｓｔ１のバッファ回路４１を通じて、出力駆動回路ｓｔ１の出力端子５１から出力される（チャート５１（ｓｔ１）出力）。
　また、出力駆動回路ｓｔ１のレベルシフタ回路１２３は、供給されるパルス２７１を論理反転させると共に、電圧ＶＬ（電圧信号の「Ｌ」となるべき信号に対応）およびＶＤ（電圧信号の「Ｈ」となるべき信号に対応）からなる第２信号ｐｓ１に電圧変換して、出力駆動回路ｓｔ１のレベルシフタ回路３３に供給する。出力駆動回路ｓｔ１のレベルシフタ回路３３は、供給される第２信号ｐｓ１を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を、所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ１のレベルシフタ回路３３の出力端子Ｏ２２から、出力駆動回路ｓｔ１のバッファ回路４２を通じて、出力駆動回路ｓｔ１の出力端子５２から出力される（チャート５２（ｓｔ１）出力）。
　出力駆動回路ｓｔ２のレベルシフタ回路１２３は、供給されるパルス２６２を論理反転させると共に、電圧ＶＬ（電圧信号の「Ｌ」となるべき信号に対応）およびＶＤ（電圧信号の「Ｈ」となるべき信号に対応）からなる第１信号ｐｆ２に電圧変換して、出力駆動回路ｓｔ２のレベルシフタ回路３３に供給する。出力駆動回路ｓｔ２のレベルシフタ回路３３は、供給される第１信号ｐｆ２を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を、所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ２のレベルシフタ回路３３の出力端子Ｏ２１から、出力駆動回路ｓｔ２のバッファ回路４１を通じて、出力駆動回路ｓｔ２の出力端子５１から出力される（チャート５１（ｓｔ２）出力）。
　また、出力駆動回路ｓｔ２のレベルシフタ回路１２３は、供給されるパルス２７２を論理反転させると共に、電圧ＶＬ（電圧信号の「Ｌ」となるべき信号に対応）およびＶＤ（電圧信号の「Ｈ」となるべき信号に対応）からなる第２信号ｐｓ２に電圧変換して、出力駆動回路ｓｔ２のレベルシフタ回路３３に供給する。出力駆動回路ｓｔ２のレベルシフタ回路３３は、供給される第２信号ｐｓ２を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を、所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。そして、当該電圧信号は、出力駆動回路ｓｔ２のレベルシフタ回路３３の出力端子Ｏ２２から、出力駆動回路ｓｔ２のバッファ回路４２を通じて、出力駆動回路ｓｔ２の出力端子５２から出力される（チャート５２（ｓｔ２）出力）。
　以上の要領で、出力駆動回路ｓｔ１からｓｔｇまでの各々に備えられたレベルシフタ回路１２３はそれぞれ、供給される第１パルスを論理反転させると共に、電圧ＶＬ（電圧信号の「Ｌ」となるべき信号に対応）およびＶＤ（電圧信号の「Ｈ」となるべき信号に対応）からなる第１信号に電圧変換して、直結されたレベルシフタ回路３３に供給する。また、各レベルシフタ回路１２３はそれぞれ、供給される第２パルスを論理反転させると共に、電圧ＶＬ（電圧信号の「Ｌ」となるべき信号に対応）およびＶＤ（電圧信号の「Ｈ」となるべき信号に対応）からなる第２信号に電圧変換して、直結されたレベルシフタ回路３３に供給する。
　レベルシフタ回路３３は、供給される第１信号を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を、所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。当該電圧信号は、出力端子Ｏ２１から、バッファ回路４１を通じて出力端子５１から出力される。また、レベルシフタ回路３３は、供給される第２信号を論理反転させると共に、反転処理後に「Ｈ」となるべき信号を、所定の電圧値ＶＨに電圧変換して、電圧信号を生成する。当該電圧信号は、出力端子Ｏ２２から、バッファ回路４２を通じて出力端子５２から出力される。
　図７には、レベルシフタ回路１２３および３３を組み合わせた構成である、レベルシフタ回路３´の回路構成例を示している。
　図７に示すレベルシフタ回路３´において、レベルシフタ回路３３は、トランジスタ３０７～３０９の各ソース端子が、グランドラインでなく電圧ＶＬが印加された電源ライン（第２電源）３１９に接続されている点を除けば、レベルシフタ回路３（図３参照）の回路構成と同じであるため、詳細な回路構成の説明を省略する。また、図７に示すレベルシフタ回路３３におけるトランジスタ３０１～３０９は、各々が電圧（ＶＨ＋｜ＶＬ｜）以上の耐圧を有する。なお、電圧ＶＬは、入力端子Ｎ２１、Ｎ２２、およびＮ２３に入力される各信号の「Ｌ」に対応する電圧値よりも低いレベルとなり、かつ、負電圧となる。
　図７に示すレベルシフタ回路３´において、レベルシフタ回路１２３は、各々が電圧（ＶＤ＋｜ＶＬ｜）以上の耐圧を有する、９個のＭＯＳトランジスタ（第１～第９トランジスタ）３２１～３２９にて構成される。なお、トランジスタ３２１～３２６はｎチャネル型であり、トランジスタ３２７～３２９はｐチャネル型である。また、トランジスタ３２１～３２６のＷ／Ｌは５．０／４．８となっており、トランジスタ３２７～３２９のＷ／Ｌは４８０．０／１．２となっている。
　図７に示すレベルシフタ回路１２３は、以下の構成を有している。
　入力端子Ｎ２１には、トランジスタ３２７のゲート端子が接続されている。入力端子Ｎ２２には、トランジスタ３２８のゲート端子が接続されている。入力端子Ｎ２３には、トランジスタ３２９のゲート端子が接続されている。
　トランジスタ３２１は、ゲート端子がトランジスタ３２３のゲート端子に、ドレイン端子がトランジスタ３２２のソース端子に、ソース端子が電源ライン３１９に、それぞれ接続されている。
　トランジスタ３２２は、ゲート端子がトランジスタ３２４のドレイン端子に、ドレイン端子がトランジスタ３２７のドレイン端子に、それぞれ接続されている。
　トランジスタ３２３は、ゲート端子がトランジスタ３２６のドレイン端子に、ドレイン端子がトランジスタ３２４のソース端子に、ソース端子が電源ライン３１９に、それぞれ接続されている。
　トランジスタ３２４は、ゲート端子がトランジスタ３２２のドレイン端子に接続されている。
　トランジスタ３２５は、ゲート端子がトランジスタ３２４のドレイン端子に、ドレイン端子がトランジスタ３２６のソース端子に、ソース端子が電源ライン３１９に、それぞれ接続されている。
　トランジスタ３２６は、ゲート端子がトランジスタ３２４のゲート端子に、ドレイン端子がトランジスタ３２９のドレイン端子に、それぞれ接続されている。
　トランジスタ３２７は、ソース端子が電圧ＶＤが印加された電源ライン３３３に接続されている。
　トランジスタ３２８は、ドレイン端子がトランジスタ３２４のドレイン端子に、ソース端子が電源ライン３３３に、それぞれ接続されている。
　トランジスタ３２９は、ソース端子が電源ライン３３３に接続されている。
　さらに、トランジスタ３２２のドレイン端子とトランジスタ３２７のドレイン端子とが接続されたノード３３４は、レベルシフタ回路３３の入力端子Ｎ１に接続されており、トランジスタ３２４のドレイン端子とトランジスタ３２８のドレイン端子とが接続されたノード３３５は、レベルシフタ回路３３の入力端子Ｎ２に接続されており、トランジスタ３２６のドレイン端子とトランジスタ３２９のドレイン端子とが接続されたノード３３６は、レベルシフタ回路３３の入力端子Ｎ３に接続されている。なおこのとき、レベルシフタ回路３３の出力端子Ｏ２１はレベルシフタ回路３の出力端子Ｏ１（図３参照）に対応しており、レベルシフタ回路３３の出力端子Ｏ２２はレベルシフタ回路３の出力端子Ｏ２（図３参照）に対応している。
　図８は、レベルシフタ回路３´が電圧信号を生成する流れを示すタイミングチャートである。入力端子Ｎ２１、Ｎ２２、およびＮ２３からの各入力信号は、図６に示す時刻ｔ１～ｔ３と同じ信号とする。入力端子Ｎ２１からの入力信号にはパルス２６１が、入力端子Ｎ２２からの入力信号にはパルス２７１が、入力端子Ｎ２３からの入力信号には反転パルスＱＢ１が、それぞれ対応する。入力端子Ｎ１からの入力信号には第１信号ｐｆ１が、入力端子Ｎ２からの入力信号には第２信号ｐｓ１が、入力端子Ｎ３からの入力信号には第３信号ｐｔ１が、それぞれ対応する。
　時刻ｔ１以前においては、入力端子Ｎ２３からの入力信号が「Ｈ」であり、入力端子Ｎ２１およびＮ２２からの各入力信号が「Ｌ」である。この場合、図７に示すレベルシフタ回路１２３では、トランジスタ３２９が導通する一方、トランジスタ３２７および３２８が非導通となる。トランジスタ３２９が導通すると、ノード３３６から入力端子Ｎ３に入力される信号（第３信号）ｐｔ１は「Ｌ」となる。一方、トランジスタ３２７および３２８が非導通となると、ノード３３４から入力端子Ｎ１に入力される信号（第１信号）ｐｆ１、および、ノード３３５から入力端子Ｎ２に入力される信号（第２信号）ｐｓ１は、共に「Ｈ」となる。時刻ｔ３以降においても、時刻ｔ１以前と同じである。
　時刻ｔ１～ｔ２においては、入力端子Ｎ２３からの入力信号が「Ｌ」であり、入力端子Ｎ２１からの入力信号が「Ｈ」であり、入力端子Ｎ２２からの入力信号が「Ｌ」である。この場合、図７に示すレベルシフタ回路１２３では、トランジスタ３２７が導通する一方、トランジスタ３２８および３２９が非導通となる。トランジスタ３２７が導通すると、信号ｐｆ１は「Ｌ」となる。一方、トランジスタ３２８および３２９が非導通となると、信号ｐｓ１およびｐｔ１は、共に「Ｈ」となる。
　時刻ｔ２～ｔ３においては、入力端子Ｎ２３からの入力信号が「Ｌ」であり、入力端子Ｎ２１からの入力信号が「Ｌ」であり、入力端子Ｎ２２からの入力信号が「Ｈ」である。この場合、図７に示すレベルシフタ回路１２３では、トランジスタ３２８が導通する一方、トランジスタ３２７および３２９が非導通となる。トランジスタ３２８が導通すると、信号ｐｓ１は「Ｌ」となる。一方、トランジスタ３２７および３２９が非導通となると、信号ｐｆ１およびｐｔ１は、共に「Ｈ」となる。
　ここで、信号ｐｆ１、ｐｓ１、およびｐｔ１において、「Ｈ」の信号に対応する電圧レベルは電圧ＶＤとなり、「Ｌ」の信号に対応する電圧レベルは電圧ＶＬとなる。
　レベルシフタ回路３３の入力端子Ｎ１～Ｎ３に入力される信号はそれぞれ、信号ｐｆ１、ｐｓ１、ｐｔ１となる。ここで、信号ｐｆ１、ｐｓ１、およびｐｔ１はそれぞれ、「Ｈ」および「Ｌ」に対応する電圧レベルこそ異なるものの、波形としては、図４において入力端子Ｎ１～Ｎ３に入力される信号とそれぞれ同じである。また、供給される各信号ｐｆ１、ｐｓ１、およびｐｔ１に応じた動作を行う、レベルシフタ回路３３は、上述したとおり、トランジスタ３０７～３０９の各ソース端子が、グランドラインでなく電圧ＶＬが印加された電源ライン３１９に接続されている点を除けば、レベルシフタ回路３（図３参照）の回路構成と同じである。従って、レベルシフタ回路３３の各出力端子Ｏ２１（Ｏ１）およびＯ２２（Ｏ２）から、チャートＯ２１出力信号、および、チャートＯ２２出力信号に示す波形を有する電圧信号が得られることは自明であり、図４に示すタイミングチャートを参照すれば、当業者であれば、容易に理解できるであろう。
　信号ｐｆ１、ｐｓ１、およびｐｔ１はそれぞれ、レベルシフタ回路１２３の入力端子Ｎ２１～Ｎ２３に入力される各信号を、論理反転させた波形となっているため、パルスの発生するタイミングがレベルシフタ回路１２３の入力端子Ｎ２１～Ｎ２３に入力される各信号と、一致していると解釈することができる。すなわち、トランジスタ３０７は第１パルスが発生しているか否かに応じて導通と非導通とを切り替え、トランジスタ３０８は第２パルスが発生しているか否かに応じて導通と非導通とを切り替え、トランジスタ３０９は第３パルスが発生しているか否かに応じて導通と非導通とを切り替える、という点において、レベルシフタ回路３（図３参照）とレベルシフタ回路３３とは、同様の動作を行うものである。
　レベルシフタ回路３´（図７参照）は、レベルシフタ回路６８３´（図２１参照）に対して、回路規模を縮小することができる。
　すなわち、レベルシフタ回路３´は、ｐチャネル型のＭＯＳトランジスタが９個（トランジスタ３０１～３０６、３２７～３２９）、ｎチャネル型のＭＯＳトランジスタが９個（トランジスタ３０７～３０９、３２１～３２６）、それぞれ必要となる。
　一方、レベルシフタ回路６８３´は、ｐチャネル型のＭＯＳトランジスタが４個（トランジスタ７１３、７１４、７１７、７１８）、ｎチャネル型のＭＯＳトランジスタが４個（トランジスタ７１１、７１２、７１５、７１６）、それぞれ必要となる。但し、レベルシフタ回路３´は、２個のレベルシフタ回路６８３´に相当する機能、すなわち、２種類の電圧信号を生成する機能を有している。このため、互いに同一の本数の走査線を駆動すべき場合、レベルシフタ回路６８３´は、レベルシフタ回路３´に対して２倍の個数必要となる。つまり、レベルシフタ回路６８３´が、１個のレベルシフタ回路３´と同一の機能を実現するためには、ｐチャネル型のＭＯＳトランジスタが８個、ｎチャネル型のＭＯＳトランジスタが８個、それぞれ必要となる。トランジスタの個数だけを見れば、レベルシフタ回路６８３´のほうがレベルシフタ回路３´よりも少ない個数で、同一の機能を実現することができる。
　しかしながら、ここで各トランジスタのサイズを考慮すると、レベルシフタ回路３´は、Ｗ／Ｌが、５．０／４．８のトランジスタが１２個（トランジスタ３０１～３０６、３２１～３２６）、２４０．０／１．２のトランジスタが３個（トランジスタ３０７～３０９）、４８０．０／１．２のトランジスタが３個（トランジスタ３２７～３２９）により設計されており、これらのトランジスタのゲート端子面積（ゲート端子の幅とゲート端子の長さとの積）は２８８０μｍ２になる。一方、レベルシフタ回路６８３´は、Ｗ／Ｌが、５．０／９．６のトランジスタが８個（トランジスタ７１１、７１２、７１７、７１８が各々２個）、２４０．０／１．２のトランジスタが４個（トランジスタ７１３、７１４が各々２個）、４８０．０／１．２のトランジスタが４個（トランジスタ７１５、７１６が各々２個）により設計されており、これらのトランジスタのゲート端子面積は３８４０μｍ２になる。
　従って、レベルシフタ回路３´は、レベルシフタ回路６８３´に対して、回路規模を縮小することができる。
　なお、シフトレジスタ回路２１０については、具体的構成が、シフトレジスタ回路１（図１参照）と実質同じであるため、回路規模の縮小効果についての説明を省略する。
　以上のとおり、レベルシフタ回路３´は、集積化した場合に、レベルシフタ回路６８３´よりも回路規模を縮小でき、チップ面積を小さくすることが可能になり、製造コストの低減を図ることができる。
　図５に示すゲートドライバ２００は、分周回路であるラッチ回路９に応じた動作を行うシフトレジスタ回路２１０と選択回路２８とを組み合わせることにより、レベルシフタ回路１２３および３３は、上述した動作が可能となる。つまり、図５に示すゲートドライバ２００は、シフトレジスタ回路２１０とレベルシフタ回路３´とを備えることにより、更なる回路規模の縮小効果を発揮することが可能である。
　〔実施の形態３〕
　図９は、本発明のさらに別の実施の形態に係る走査線駆動装置の回路構成を示す図である。図９に示すゲートドライバ（走査線駆動装置）３００は、図５に示すゲートドライバ２００の変形例であると解釈することができる。
　ゲートドライバ３００は、ゲートドライバ２００の構成に加え、ラッチ回路２１１をさらに備えた構成である。
　ラッチ回路２１１は、ラッチ回路２１～２ｇおよび９と同一の端子を有している（但し、端子ＱＢは省略可能である）。ラッチ回路２１１は、端子Ｄにシフトレジスタ回路２１０およびラッチ回路２１１の動作電圧である電圧ＶＤが、端子ＣＫにスタート信号ＳＩが、端子ＲＢにパワーオンリセット信号ＰＲが、それぞれ供給されており、端子Ｑから反転リセット信号ＲＳＢが出力される。ラッチ回路２１１の端子Ｑから出力された反転リセット信号ＲＳＢは、シフトレジスタ回路２１０のラッチ回路２１～２ｇおよび９の各ＲＢ端子に供給される。
　ラッチ回路２１１は、スタート信号ＳＩを分周クロックＣＳ２と同期させることを目的に、備えられたものである。
　ラッチ回路２１１は、ゲートドライバ３００の起動時に、パワーオンリセット信号ＰＲにより、リセットされる。なお、パワーオンリセット信号ＰＲは、図示しないパワーオンリセット回路等のゲートドライバ３００内部の回路で生成されるものであってもよいし、ゲートドライバ３００外部から供給されるものであってもよい。そして、例えば、ゲートドライバ３００起動後における、第１回目のリセットは、パワーオンリセット信号ＰＲにより実施する。そして、その後、スタート信号ＳＩがゲートドライバ３００に入力されて、ゲートドライバ３００のリセットが解除された後、再度ゲートドライバ３００のリセットを行うためには例えば、シフトレジスタ回路２１０における最終段のラッチ回路（図示しない）が動作したことを検知してリセット信号を新たに生成し、当該リセット信号を用いて、リセットを実施する。
　これにより、ゲートドライバ３００は、次のスタート信号ＳＩが供給される前において、ラッチ回路９の動作が停止されると共に、シフトレジスタ回路２１０全体の動作が停止されるため、低消費電力化を図ることができる。なお、ラッチ回路９およびシフトレジスタ回路２１０の動作が停止しているときには、この状態で（ラッチ回路９の動作が停止されると共にシフトレジスタ回路２１０全体の動作が停止されて）、スタート信号ＳＩを待ち受けるため、次のスタート信号ＳＩの入力により、シフトレジスタ回路２１０は、再度動作を開始できる。
　図１０は、ゲートドライバ３００の動作の流れを示すタイミングチャートである。
　ラッチ回路２１～２ｇおよび９には、ラッチ回路２１１からの、反転リセット信号ＲＳＢ（チャートＲＳＢ）が供給される。ラッチ回路２１～２ｇおよび９は、反転リセット信号ＲＳＢが「Ｌ」となる期間においてリセットされており、このリセットされている期間において、分周クロックＣＳ２は「Ｌ」に保持されている（チャートＣＳ２）。
　動作クロックＣＳの立ち上がりのタイミングに対してセットアップ時間を考慮した時刻ｔ０において、スタート信号ＳＩ（チャートＳＩ）が、ラッチ回路２１１およびラッチ回路２１に供給されると、スタート信号ＳＩの立ち上がりと同時に、反転リセット信号ＲＳＢが「Ｈ」となり、これにより、ラッチ回路２１～２ｇおよび９に対するリセットは解除される。
　その後、時刻ｔ１において、分周クロックＣＳ２が立ち上がると、ラッチ回路２１は、スタート信号ＳＩの立ち上がりを認識し、図５に示すゲートドライバ２００と同じ要領で、パルスＱ１を発生させる（チャートＱ１）。その後は、図６に示すタイミングチャートと同じなので、詳細な説明を省略する。
　図９に示すとおり、ゲートドライバ３００は、リセット信号の出力タイミングを制御するための、ラッチ回路２１１をさらに備えるため、簡単な構成により、スタート信号ＳＩと分周クロックＣＳ２との同期を実施することが可能となる。この構成によれば、ラッチ回路２１にスタート信号ＳＩが入力されるタイミングは、動作クロックＣＳの立ち上がりのタイミングに応じて決定可能となり、シフトレジスタ回路２１０の動作クロックとしての、分周クロックＣＳ２の立ち上がりのタイミングと一致させる必要が無い。つまり、ラッチ回路２１にスタート信号ＳＩが入力されるタイミングは、動作クロックＣＳが立ち上がるタイミングと一致する、周知のシフトレジスタ回路と同じ入力タイミングで行うことができるようになる。
　シフトレジスタ回路２１０は、スタート信号ＳＩが「Ｈ」となる期間を、分周クロックＣＳ２の立ち上がりにて認識する（図６のチャートＳＩおよびＣＳ２参照）。シフトレジスタ回路２１０へのスタート信号ＳＩの供給のタイミングは、分周クロックＣＳ２の立ち上がりのタイミングに応じて決定するよりも、動作クロックＣＳの立ち上がりのタイミングに応じて決定するほうが、その制御が簡単になる。
　〔実施の形態４〕
　図１１は、本発明の他の実施の形態に係る走査線駆動装置の回路構成を示す図である。図１１に示すゲートドライバ（走査線駆動装置）４００は、図１に示すゲートドライバ１００の変形例であると解釈することができる。
　ゲートドライバ４００は、ゲートドライバ１００の構成に対し、選択回路８のかわりに選択回路４８を備える。選択回路４８の各々は、ＮＡＮＤ回路４６０および４７０、およびＡＮＤ回路４７５を備える。
　ＮＡＮＤ回路４６０および４７０はそれぞれ、ゲートドライバ１００のＮＡＮＤ回路６および７に対し、入力端が１個追加されており、この追加された各入力端に、動作クロックＣＳが供給される。ＮＡＮＤ回路４６０は、動作クロックＣＳと、分周クロックＣＳ２と、供給されるパルスＱ１～Ｑｇのいずれかと、の否定論理積を示す信号を、直結されたレベルシフタ回路３に供給する。また、ＮＡＮＤ回路４７０は、動作クロックＣＳと、反転分周クロックＣＳ２Ｂと、供給されるパルスＱ１～Ｑｇのいずれかと、の否定論理積を示す信号を、直結されたレベルシフタ回路３に供給する。ここでは、各選択回路４８の、ＮＡＮＤ回路４６０の出力信号をそれぞれ、パルス４６１（出力駆動回路ｓｔ１）、パルス４６２（出力駆動回路ｓｔ２）、・・・、パルス４６ｇ（出力駆動回路ｓｔｇ）とし、ＮＡＮＤ回路４７０の出力信号をそれぞれ、パルス４７１（出力駆動回路ｓｔ１）、パルス４７２（出力駆動回路ｓｔ２）、・・・、パルス４７ｇ（出力駆動回路ｓｔｇ）とする。パルス４６１～４６ｇは本発明に係る第１パルスであり、パルス４７１～４７ｇは本発明に係る第２パルスである。
　ＡＮＤ回路４７５は、直結されたラッチ回路２からの基準パルス（パルスＱ１～Ｑｇの対応するいずれか）が一方の入力端に、動作クロックＣＳが他方の入力端に、それぞれ供給されている。ＡＮＤ回路４７５は、供給された、当該基準パルスと動作クロックＣＳとの論理積を示す信号（符号ＱＳ１～ＱＳｇ参照）を、第３パルスとして、直結されたレベルシフタ回路３に供給する。
　ゲートドライバ１００、２００、および３００では、第１および第２パルスのパルス幅を、分周クロックＣＳ２の１／２周期に対応する期間としていたが、ゲートドライバ４００では、第１および第２パルスのパルス幅が、分周クロックＣＳ２の１／２周期に対応する期間に限定されない。
　図１２は、ゲートドライバ４００の動作の流れを示すタイミングチャートである。
　パルス４６１および４６２、および、パルス４７１および４７２はそれぞれ、図２に示す、パルス６１および６２、および、パルス７１および７２に対応するが、それぞれ、動作クロックＣＳが「Ｈ」となる期間においてのみ「Ｌ」となる（チャート４６１、４７１、４６２、および、４７２）。また同様に、ＡＮＤ回路４７５からの信号ＱＳ１およびＱＳ２はそれぞれ、図２に示す、パルスＱ１およびＱ２に対応するが、それぞれ、動作クロックＣＳが「Ｈ」となる期間においてのみ「Ｈ」となる（チャートＱＳ１およびＱＳ２）。
　この結果、パルス４６１、４７１、および信号ＱＳ１から、出力駆動回路ｓｔ１のレベルシフタ回路３（図１１参照）が、図３および図４にて説明したのと同様の要領により生成された、出力端子５１および５２からの各出力（電圧信号）は、レベル変換が行われて、出力される（チャート５１（ｓｔ１）出力および５２（ｓｔ１）出力）。パルス４６２および４７２においても、同様の要領により、出力端子５１および５２からの各出力（電圧信号）は、レベル変換が行われて、出力される（チャート５１（ｓｔ２）出力および５２（ｓｔ２）出力）。最終的に、時刻ｔｎから、動作クロックＣＳの１／２周期に相当する期間の電圧信号は、出力駆動回路ｓｔｇの出力端子５２から出力される（チャート５２（ｓｔｇ）出力）。
　なお、ゲートドライバ４００は、第１および第２パルスのパルス幅を決定するために、動作クロックＣＳを使用したが、これに限定されず、任意のパルス幅の信号を使用することにより、第１および第２パルスのパルス幅を任意に調整可能となる。ゲートドライバ４００は、各走査線の走査時間を、任意に調整することが可能となる。
　〔実施の形態５〕
　図２３は、本発明の一実施の形態に係るレベルシフタ回路の回路構成を示す図である。
　図２３に示すレベルシフタ回路９００は、図３に示すレベルシフタ回路３の構成において、入力端子Ｎ１～Ｎ３の前段に、インバータ９０３および９０４と、ＮＡＮＤ回路９０５と、を備えた構成である。
　レベルシフタ回路９００の入力端子Ｎ１０１には、インバータ９０３の入力端が接続されている。レベルシフタ回路９００の入力端子Ｎ１０２には、インバータ９０４の入力端が接続されている。インバータ９０３および９０４の各出力端は、ＮＡＮＤ回路９０５の一方および他方の入力端にそれぞれ接続されている。レベルシフタ回路９００の出力端子Ｏ１０１およびＯ１０２はそれぞれ、レベルシフタ回路３の出力端子Ｏ１およびＯ２（図３参照）に対応する。
　さらに、インバータ９０３の出力端は入力端子Ｎ１に、インバータ９０４の出力端は入力端子Ｎ２に、ＮＡＮＤ回路９０５の出力端は入力端子Ｎ３に、それぞれ接続されている。
　入力端子Ｎ１０１およびＮ１０２にはいずれも、ロジック信号であるパルスが入力される。また、入力端子Ｎ１０１およびＮ１０２に入力される各パルスは、少なくとも一方が「Ｌ」となっている。こうしたパルスの一例としては、シフトレジスタ回路９８１（図２７参照）において、互いに直結されている２つのラッチ回路（例えば、ラッチ回路６８２１とラッチ回路６８２２）から各々出力されたパルスが挙げられる。互いに直結されている２つのラッチ回路における、一方（前段）のラッチ回路に入力端子Ｎ１０１を、他方（後段）のラッチ回路に入力端子Ｎ１０２を、それぞれ接続することにより、入力端子Ｎ１０１およびＮ１０２に対しては、少なくとも一方が「Ｌ」となる各上記パルスを供給することが可能となる。但し、当然ながら、各上記パルスは、シフトレジスタ回路９８１において、互いに直結されている２つのラッチ回路から各々出力されたパルスに限定されるものでない。
　図２４は、レベルシフタ回路９００が電圧信号を生成する流れを示すタイミングチャートである。
　入力端子Ｎ１０１に入力されるパルスは、時刻ｔ１以前において「Ｌ」、時刻ｔ１～時刻ｔ２の間において「Ｈ」、時刻ｔ２以降において「Ｌ」となっている（チャートＮ１０１入力信号）。入力端子Ｎ１０２に入力されるパルスは、時刻ｔ２以前において「Ｌ」、時刻ｔ２～時刻ｔ３の間において「Ｈ」、時刻ｔ３以降において「Ｌ」となっている（チャートＮ１０２入力信号）。このとおり、入力端子Ｎ１０１およびＮ１０２に入力される各パルスは、少なくとも一方が「Ｌ」となっている。
　入力端子Ｎ１０１に入力されたパルスは、インバータ９０３により論理反転され、パルス９０６として、入力端子Ｎ１に供給される（チャートＮ１入力信号）と共に、ＮＡＮＤ回路９０５の一方の入力端に供給される。入力端子Ｎ１０２に入力されたパルスは、インバータ９０４により論理反転され、パルス９０７として、入力端子Ｎ２に供給される（チャートＮ２入力信号）と共に、ＮＡＮＤ回路９０５の他方の入力端に供給される。
　ＮＡＮＤ回路９０５は、パルス９０６とパルス９０７との否定論理積を示す信号である、パルス９０８を生成し出力する。パルス９０８は、入力端子Ｎ３に供給される（チャートＮ３入力信号）。
　入力端子Ｎ１～Ｎ３に入力される各信号はそれぞれ、パルス９０６、９０７、および９０８に対応する。パルス９０６、９０７、および９０８はそれぞれ、パルス６１、パルス７１、およびパルスＱ１（いずれも図４参照）と、波形としては同じものとなっている。また、供給されるパルス９０６、９０７、および９０８に応じた動作を行う、レベルシフタ回路９００における入力端子Ｎ１～Ｎ３以降の段の回路は、レベルシフタ回路３（図３参照）の回路構成と同じである。従って、レベルシフタ回路９００の、出力端子Ｏ１０１からチャートＯ１０１出力信号に示す波形を有する電圧信号が得られ、出力端子Ｏ１０２からチャートＯ１０２出力信号に示す波形を有する電圧信号が得られることは、図４に示すタイミングチャートを参照すれば自明であり、当業者であれば、容易に理解できるであろう。
　上記の構成によれば、レベルシフタ回路９００は、図３に示すレベルシフタ回路３と同様に、集積化した場合に、レベルシフタ回路６８３（図２０参照）よりも回路規模を縮小でき、チップ面積を小さくすることが可能になり、製造コストの低減を図ることができる。
　なお、レベルシフタ回路９００では、ＮＡＮＤ回路９０５がさらに備えられているが、ＮＡＮＤ回路９０５および後述するＮＯＲ回路９１３（図２５参照）をはじめとする、周知のロジック回路の回路規模は、電圧ＶＨまたは電圧（ＶＨ＋｜ＶＬ｜）以上の耐圧を有する、トランジスタ３０１～３０９のサイズに対して、無視できる程度に非常に小さい。
　また、図２３に示すレベルシフタ回路９００は、インバータ９０３および９０４を備えている。ここで、インバータ９０３および９０４を備える目的は、入力端子Ｎ１０１およびＮ１０２に入力される各パルスに対して、出力端子Ｏ１０１およびＯ１０２から出力される各電圧信号が、論理反転してしまうことを抑制することにある。すなわち、換言すれば、インバータ９０３および９０４を備える目的は、出力端子Ｏ１０１およびＯ１０２から出力される各電圧信号が、入力端子Ｎ１０１およびＮ１０２に入力される各パルスの反転信号となってしまうことを抑制することにある。従って、入力端子Ｎ１０１およびＮ１０２に入力される各パルスが、予め論理反転されていれば、インバータ９０３および９０４は必須の構成でない。
　図２５は、本発明の別の実施の形態に係るレベルシフタ回路の回路構成を示す図である。
　図２５に示すレベルシフタ回路９００´は、図７に示すレベルシフタ回路３´の構成において、入力端子Ｎ２１～Ｎ２３の前段に、ＮＯＲ回路９１３を備えた構成である（特に、レベルシフタ回路４４３参照）。
　レベルシフタ回路９００´の入力端子Ｎ１０１には、ＮＯＲ回路９１３の一方の入力端が接続されている。レベルシフタ回路９００´の入力端子Ｎ１０２には、ＮＯＲ回路９１３の他方の入力端が接続されている。レベルシフタ回路９００´の出力端子Ｏ１０１およびＯ１０２はそれぞれ、レベルシフタ回路３´の出力端子Ｏ２１およびＯ２２（図７参照）に対応する。
　さらに、入力端子Ｎ１０１は入力端子Ｎ２１に、入力端子Ｎ１０２は入力端子Ｎ２２に、ＮＯＲ回路９１３の出力端は入力端子Ｎ２３に、それぞれ接続されている。
　入力端子Ｎ１０１およびＮ１０２にはいずれも、ロジック信号であるパルスが入力される。また、入力端子Ｎ１０１およびＮ１０２に入力される各パルスは、少なくとも一方が「Ｌ」となっている。こうしたパルスの一例としては、シフトレジスタ回路９８１（図２７参照）において、互いに直結されている２つのラッチ回路（例えば、ラッチ回路６８２１とラッチ回路６８２２）から各々出力されたパルスが挙げられる。互いに直結されている２つのラッチ回路における、一方（前段）のラッチ回路に入力端子Ｎ１０１を、他方（後段）のラッチ回路に入力端子Ｎ１０２を、それぞれ接続することにより、入力端子Ｎ１０１およびＮ１０２に対しては、少なくとも一方が「Ｌ」となる各上記パルスを供給することが可能となる。但し、当然ながら、各上記パルスは、シフトレジスタ回路９８１において、互いに直結されている２つのラッチ回路から各々出力されたパルスに限定されるものでない。
　図２６は、レベルシフタ回路９００´が電圧信号を生成する流れを示すタイミングチャートである。
　入力端子Ｎ１０１に入力されるパルスは、時刻ｔ１以前において「Ｌ」、時刻ｔ１～時刻ｔ２の間において「Ｈ」、時刻ｔ２以降において「Ｌ」となっている（チャートＮ１０１（Ｎ２１）入力信号）。入力端子Ｎ１０２に入力されるパルスは、時刻ｔ２以前において「Ｌ」、時刻ｔ２～時刻ｔ３の間において「Ｈ」、時刻ｔ３以降において「Ｌ」となっている（チャートＮ１０２（Ｎ２２）入力信号）。このとおり、入力端子Ｎ１０１およびＮ１０２に入力される各パルスは、少なくとも一方が「Ｌ」となっている。
　ＮＯＲ回路９１３は、入力端子Ｎ１０１に入力されたパルスと、入力端子Ｎ１０２に入力されたパルスと、の否定論理和を示す信号を生成し出力する（チャートＮ２３出力信号）。
　入力端子Ｎ２１～Ｎ２３に入力される各信号はそれぞれ、図８に示すタイミングチャートと、波形としては同じものとなっている。また、供給される入力端子Ｎ２１～Ｎ２３に入力される各信号に応じた動作を行う、レベルシフタ回路９００´における入力端子Ｎ２１～Ｎ２３の後段の回路は、レベルシフタ回路３´（図７参照）の回路構成と同じである。従って、レベルシフタ回路９００´の、出力端子Ｏ１０１からチャートＯ１０１出力信号に示す波形を有する電圧信号が得られ、出力端子Ｏ１０２からチャートＯ１０２出力信号に示す波形を有する電圧信号が得られることは、図４および図８に示すタイミングチャートを参照すれば自明であり、当業者であれば、容易に理解できるであろう。
　上記の構成によれば、レベルシフタ回路９００´は、図７に示すレベルシフタ回路３´と同様に、集積化した場合に、レベルシフタ回路６８３´（図２１参照）よりも回路規模を縮小でき、チップ面積を小さくすることが可能になり、製造コストの低減を図ることができる。
　加えて、レベルシフタ回路４４３に着目すると、レベルシフタ回路４４３は、入力端子Ｎ１０１に入力されたパルスを、論理反転すると共に、電圧信号の「Ｈ」に対応する電圧レベルを電圧ＶＤとし、電圧信号の「Ｌ」に対応する電圧レベルを電圧ＶＬとした、信号ｐｆ１を生成し、入力端子Ｎ１０２に入力されたパルスを、論理反転すると共に、電圧信号の「Ｈ」に対応する電圧レベルを電圧ＶＤとし、電圧信号の「Ｌ」に対応する電圧レベルを電圧ＶＬとした、信号ｐｓ１を生成する構成となっている。つまり、レベルシフタ回路４４３は、入力端子Ｎ１０１およびＮ１０２に入力すべき各パルスを、図示しないインバータ等により予め論理反転させることにより、レベルシフタ回路３３部分を備えなくとも、レベルシフタ回路として機能させることが可能である。本発明は、パルスが予め論理反転されて、レベルシフタ回路４４３の各入力端子Ｎ１０１およびＮ１０２に入力され、各入力端子Ｎ１０１およびＮ１０２に入力されたパルスに応じて、信号ｐｆ１を生成して出力すると共に、信号ｐｓ１を生成して出力する、本発明に係るレベルシフタ回路としての、レベルシフタ回路４４３についても、発明の範疇に含まれている。
　図２７は、レベルシフタ回路９００または９００´を備えた走査線駆動装置の回路構成を示す図である。
　図２７に示すゲートドライバ（走査線駆動装置）９７２は、図１８に示すゲートドライバ６７２に対して、以下の点が異なる。
　ゲートドライバ９７２は、ｎ個のレベルシフタ回路６８３のかわりに、ｇ個のレベルシフタ回路９８３を備える。レベルシフタ回路９８３は、レベルシフタ回路６８３と同様の要領で、各符号に１からｇまでの番号をさらに付加している。
　レベルシフタ回路９８３１～９８３ｇはそれぞれ、２個の入力端子Ｎ１０１およびＮ１０２と、２個の出力端子（第１および第２出力端子）Ｏ１０１およびＯ１０２と、を有している。レベルシフタ回路９８３１～９８３ｇの各々は、レベルシフタ回路９００（図２３参照）またはレベルシフタ回路９００´（図２５参照）が適用されている。
　符号９８１の部材は、ラッチ回路６８２をｎ段接続したシフトレジスタ回路である。シフトレジスタ回路９８１の各出力端には、２個の当該出力端毎に、レベルシフタ回路９８３が接続されている。図２７の動作タイミング（ゲートドライバ９７２が、駆動クロックＣに同期して、パルスを順次シフトする要領）を示すタイミングチャートは、図１９である。
　シフトレジスタ回路９８１は、シフトレジスタ回路６８１（図１８参照）と同様に、自身に供給される、スタート信号Ｓおよび駆動クロックＣに応じた動作を行う。
　シフトレジスタ回路９８１では、図１９に示すとおり、スタート信号Ｓにパルス信号が入力されると、駆動クロックＣが「Ｌ」から「Ｈ」へと立ち上がるときに、１段目のラッチ回路６８２１の出力が「Ｈ」となり、その次に駆動クロックＣが「Ｌ」から「Ｈ」へと立ち上がるときに、１段目のラッチ回路６８２１の出力が「Ｌ」となり２段目のラッチ回路６８２２の出力が「Ｈ」となる。
　ラッチ回路６８２１から出力された「Ｈ」の信号は、レベルシフタ回路９８３１の入力端子Ｎ１０１に入力される。レベルシフタ回路９８３１では、入力端子Ｎ１０１に入力された当該信号が、液晶駆動が可能な程度の電圧レベルを有する電圧信号へと変換され、当該電圧信号は、バッファ回路６８４１を介して出力端子６８５１から出力される（図１９の、チャート６８５１出力参照）。当該電圧信号は、走査線６７７（図１７参照）の１本を駆動するための走査線駆動信号６７６（図１７参照）として出力される。
　また、ラッチ回路６８２２から出力された「Ｈ」の信号は、レベルシフタ回路９８３１の入力端子Ｎ１０２に入力される。レベルシフタ回路９８３１では、入力端子Ｎ１０２に入力された当該信号が、液晶駆動が可能な程度の電圧レベルを有する電圧信号へと変換され、当該電圧信号は、バッファ回路６８４２を介して出力端子６８５２から出力される（図１９の、チャート６８５２出力参照）。当該電圧信号は、走査線６７７（図１７参照）の１本を駆動するための走査線駆動信号６７６（図１７参照）として出力される。
　シフトレジスタ回路９８１は、３段目～ｎ段目についても、駆動クロックＣの立ち上がりのタイミングで、ラッチ回路６８２３～６８２ｎが、パルスを順次出力する。順次出力された当該パルスは同様に、レベルシフタ回路９８３２～９８３ｇで電圧信号へと変換され、バッファ回路６８４３～６８４ｎを介して、出力端子６８５３～６８５ｎから出力される。出力端子６８５１～６８５ｎから、電圧信号が出力されるタイミングは、図１９に示すとおりである。図１９に示すタイミングチャートによれば、出力端子６８５１～６８５ｎからは、駆動クロックＣの立ち上がりのタイミング毎に、出力端子６８５１からの電圧信号、出力端子６８５２からの電圧信号、・・・、出力端子６８５ｎからの電圧信号、が順次出力されることとなる。
　上記の構成によれば、ゲートドライバ９７２は、本発明の前提として上述した、図１８に示すゲートドライバ６７２において、本発明に係るレベルシフタ回路９００または９００´を適用する構成により、回路規模をさらに縮小し、製造コストをさらに低減することが可能となる。
　また、本発明に係るレベルシフタ回路は、上記第１～第６トランジスタはいずれも、ｐチャネル型のＭＯＳトランジスタであり、上記第７～第９トランジスタはいずれも、ｎチャネル型のＭＯＳトランジスタであることを特徴としている。
　上記の構成によれば、本レベルシフタ回路は、２本の走査線を駆動する毎に、３個のｎチャネル型のＭＯＳトランジスタを有するものとなるため、ｎチャネル型のＭＯＳトランジスタの個数を削減することができる。これにより、レベルシフタ回路では、回路規模の縮小、および、製造コスト低減が可能である。そして、本レベルシフタ回路ではさらに、上記第９トランジスタのゲート端子に入力されるパルスは、上記第７トランジスタのゲート端子に入力されるパルスと、上記第８トランジスタのゲート端子に入力されるパルスと、の否定論理積を示すパルスであることを特徴とすればよい。この構成によれば、第７～第９トランジスタの各ゲート端子に入力すべき、第７～第９トランジスタのいずれか２個を選択して導通させるパルスを生成することができる。
　また、本発明に係るレベルシフタ回路は、上記第１～第６トランジスタはいずれも、ｎチャネル型のＭＯＳトランジスタであり、上記第７～第９トランジスタはいずれも、ｐチャネル型のＭＯＳトランジスタであることを特徴としている。
　上記の構成によれば、本レベルシフタ回路は、２本の走査線を駆動する毎に、６個のｎチャネル型のＭＯＳトランジスタを有するものとなる。但しここで、第１、第３、および第５トランジスタの各ドレイン端子はそれぞれ、第２、第４、および第６トランジスタの各ソース端子に接続される構成となっており、当該構成の第１～第６トランジスタはいずれも、第７～第９トランジスタとしてのｎチャネル型のＭＯＳトランジスタに対して、オン抵抗を半分とすることができ、これに伴い、ゲート端子の長さをおよそ半分とすることができる。従って、本レベルシフタ回路は実質的に、２本の走査線を駆動する毎に、スイッチとしてのｎチャネル型のＭＯＳトランジスタを３個有する場合と同程度の回路規模とすることができるため、ｎチャネル型のＭＯＳトランジスタの個数削減と同様の効果を得ることができる。これにより、レベルシフタ回路では、回路規模の縮小、および、製造コスト低減が可能である。そして、本レベルシフタ回路ではさらに、上記第９トランジスタのゲート端子に入力されるパルスは、上記第７トランジスタのゲート端子に入力されるパルスと、上記第８トランジスタのゲート端子に入力されるパルスと、の否定論理和を示すパルスであることを特徴としている。この構成によれば、第７～第９トランジスタの各ゲート端子に入力すべき、第７～第９トランジスタのいずれか２個を選択して導通させるパルスを生成することができる。
　また、本発明に係るレベルシフタ回路は、上記第７～第９トランジスタの各ゲート端子に入力されるパルスは、予め論理反転が行われていることを特徴としている。
　上記の構成によれば、レベルシフタ回路から出力される電圧信号が、レベルシフタ回路に入力されたパルスに対して、論理反転することを、抑制することができる。
　本発明に係る走査線駆動装置はさらに、上記のいずれかの、本発明に係るレベルシフタ回路を備えることを特徴としている。
　上記の構成によれば、走査線駆動装置において、本発明に係るレベルシフタ回路と同様の機能および効果を得ることができる。
　なお、上記のいずれかの走査線駆動装置を備える表示装置は、当該走査線駆動装置と同様の効果を奏するものである。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、パルスを所定の電圧レベルを有する２値の電圧信号に変換するレベルシフタ回路に好適な発明である。また、本発明は、複数の走査線を順次駆動するための基準となるパルスを出力するシフトレジスタ回路と、当該パルスを表示装置における表示に適した電圧レベルを有する電圧信号に変換するレベルシフタ回路と、を備えた走査線駆動装置、および当該走査線駆動装置を備えた表示装置に好適な発明であり、特に、アクティブマトリクス型の液晶表示装置用途の、走査線駆動装置および表示装置に好適である。
１、２１０、９８１　シフトレジスタ回路
２、２１～２ｇ、９　ラッチ回路（パルス生成回路）
３、３´、３３、１２３、４４３、９００、９００´、９８３、９８３１～９８３ｇ
　　　　　　　　　　　　　　レベルシフタ回路
６１～６ｇ、２６１～２６ｇ、４６１～４６ｇ　パルス（第１パルス）
７１～７ｇ、２７１～２７ｇ、４７１～４７ｇ　パルス（第２パルス）
８、２８、４８　選択回路（パルス生成回路）
１００、２００、３００、４００、９７２　ゲートドライバ（走査線駆動装置）
３０１～３０９、３２１～３２９　トランジスタ（第１～第９トランジスタ）
３１３　電源ライン（第１電源）
３１９　電源ライン（第２電源）
６７６　走査線駆動信号
６７７　走査線
Ｎ１～Ｎ３、Ｎ２１～Ｎ２３　入力端子（第１～第３入力端子）
Ｏ１およびＯ２、Ｏ２１およびＯ２２、Ｏ１０１およびＯ１０２
　　　　　　　　　　　　　　出力端子（第１および第２出力端子）
ＣＳ　動作クロック
ＣＳ２　分周クロック
Ｑ１～Ｑｇ　パルス（基準パルス）
ＱＢ１～ＱＢｇ　反転パルス（基準パルス）
ＱＳ１～ＱＳｇ　信号（基準パルス）

Claims (9)

  1. 　複数の走査線を駆動する信号を出力する走査線駆動装置であって、
    　上記走査線駆動装置に入力される動作クロックを２分周した分周クロックに基づいて動作を行うシフトレジスタ回路と、
    　上記シフトレジスタ回路の出力信号に基づいて、連続した２本の走査線を駆動しない期間と、連続した２本の当該走査線を駆動する期間と、を示す基準パルス、および、連続した２本の当該走査線を駆動する期間のうち、一方および他方の走査線を駆動する期間をそれぞれ示す、第１および第２パルスを生成するパルス生成回路と、
    　第１～第３入力端子と、第１および第２出力端子と、互いに異なるレベルの電圧を印加するための第１および第２電源と、第１～第９トランジスタと、を備えたレベルシフタ回路と、を備え、
    　上記レベルシフタ回路は、
    　　第１トランジスタの、ゲート端子が第３トランジスタのゲート端子に、ドレイン端子が第２トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、
    　　第２トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第７トランジスタのドレイン端子に、ソース端子が第１トランジスタのドレイン端子に、それぞれ接続されており、
    　　第３トランジスタは、ゲート端子が第６トランジスタのドレイン端子に、ドレイン端子が第４トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、
    　　第４トランジスタは、ゲート端子が第２トランジスタのドレイン端子に、ドレイン端子が第８トランジスタのドレイン端子に、ソース端子が第３トランジスタのドレイン端子に、それぞれ接続されており、
    　　第５トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第６トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、
    　　第６トランジスタは、ゲート端子が第４トランジスタのゲート端子に、ドレイン端子が第９トランジスタのドレイン端子に、ソース端子が第５トランジスタのドレイン端子に、それぞれ接続されており、
    　　第７トランジスタは、ゲート端子に第１入力端子が接続されており、ドレイン端子が第２トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、
    　　第８トランジスタは、ゲート端子に第２入力端子が接続されており、ドレイン端子が第４トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、
    　　第９トランジスタは、ゲート端子に第３入力端子が接続されており、ドレイン端子が第６トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、
    　　第１出力端子は第７トランジスタのドレイン端子に接続されて設けられており、第２出力端子は第８トランジスタのドレイン端子に接続されて設けられており、
    　第１パルスは上記第１入力端子に、第２パルスは上記第２入力端子に、基準パルスは上記第３入力端子に、それぞれ入力され、
    　上記第１および第２パルス、および基準パルスは、
    　　連続した２本の走査線を駆動しない期間において、第９トランジスタを非導通とし、第７および第８トランジスタを導通とすることにより、第１および第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、
    　　連続した２本の走査線を駆動する期間であり、かつ、２本の走査線のうちの一方を駆動する期間において、第７トランジスタを非導通とし、第８および第９トランジスタを導通とすることにより、第１出力端子から第１電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から第２電源が印加するレベルの電圧信号を出力させ、
    　　連続した２本の走査線を駆動する期間であり、かつ、上記２本の走査線のうちの一方と異なる、２本の走査線のうちの他方を駆動する期間において、第８トランジスタを非導通とし、第７および第９トランジスタを導通とすることにより、第１出力端子から第２電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から第１電源が印加するレベルの電圧信号を出力させることを特徴とする走査線駆動装置。
  2. 　第１～第３入力端子と、第１および第２出力端子と、互いに異なるレベルの電圧を印加するための第１および第２電源と、第１～第９トランジスタと、を備えるレベルシフタ回路であって、
    　　第１トランジスタの、ゲート端子が第３トランジスタのゲート端子に、ドレイン端子が第２トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、
    　　第２トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第７トランジスタのドレイン端子に、ソース端子が第１トランジスタのドレイン端子に、それぞれ接続されており、
    　　第３トランジスタは、ゲート端子が第６トランジスタのドレイン端子に、ドレイン端子が第４トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、
    　　第４トランジスタは、ゲート端子が第２トランジスタのドレイン端子に、ドレイン端子が第８トランジスタのドレイン端子に、ソース端子が第３トランジスタのドレイン端子に、それぞれ接続されており、
    　　第５トランジスタは、ゲート端子が第４トランジスタのドレイン端子に、ドレイン端子が第６トランジスタのソース端子に、ソース端子が第１電源に、それぞれ接続されており、
    　　第６トランジスタは、ゲート端子が第４トランジスタのゲート端子に、ドレイン端子が第９トランジスタのドレイン端子に、ソース端子が第５トランジスタのドレイン端子に、それぞれ接続されており、
    　　第７トランジスタは、ゲート端子に第１入力端子が接続されており、ドレイン端子が第２トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、
    　　第８トランジスタは、ゲート端子に第２入力端子が接続されており、ドレイン端子が第４トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、
    　　第９トランジスタは、ゲート端子に第３入力端子が接続されており、ドレイン端子が第６トランジスタのドレイン端子に、ソース端子が第２電源に接続されており、
    　第１出力端子は第７トランジスタのドレイン端子に接続されて設けられており、第２出力端子は第８トランジスタのドレイン端子に接続されて設けられており、
    　第７～第９トランジスタの各ゲート端子には、第７～第９トランジスタのいずれか２個を選択して導通させるパルスが入力され、
    　第９トランジスタが非導通となり、第７および第８トランジスタが導通するときは、第１および第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、
    　第７トランジスタが非導通となり、第８および第９トランジスタが導通するときは、第１出力端子から、第１電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から、第２電源が印加するレベルの電圧信号を出力させ、
    　第８トランジスタが非導通となり、第７および第９トランジスタが導通するときは、第１出力端子から、第２電源が印加するレベルの電圧信号を出力させると共に、第２出力端子から、第１電源が印加するレベルの電圧信号を出力させることを特徴とするレベルシフタ回路。
  3. 　上記第１～第６トランジスタはいずれも、ｐチャネル型のＭＯＳトランジスタであり、
    　上記第７～第９トランジスタはいずれも、ｎチャネル型のＭＯＳトランジスタであることを特徴とする請求項２に記載のレベルシフタ回路。
  4. 　上記第９トランジスタのゲート端子に入力されるパルスは、
    　上記第７トランジスタのゲート端子に入力されるパルスと、上記第８トランジスタのゲート端子に入力されるパルスと、の否定論理積を示すパルスであることを特徴とする請求項３に記載のレベルシフタ回路。
  5. 　上記第１～第６トランジスタはいずれも、ｎチャネル型のＭＯＳトランジスタであり、
    　上記第７～第９トランジスタはいずれも、ｐチャネル型のＭＯＳトランジスタであることを特徴とする請求項２に記載のレベルシフタ回路。
  6. 　上記第９トランジスタのゲート端子に入力されるパルスは、
    　上記第７トランジスタのゲート端子に入力されるパルスと、上記第８トランジスタのゲート端子に入力されるパルスと、の否定論理和を示すパルスであることを特徴とする請求項５に記載のレベルシフタ回路。
  7. 　上記第７～第９トランジスタの各ゲート端子に入力されるパルスは、予め論理反転が行われていることを特徴とする請求項２に記載のレベルシフタ回路。
  8. 　請求項２に記載のレベルシフタ回路を備えた走査線駆動装置。
  9. 　請求項１または８に記載の走査線駆動装置を備えた表示装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4816686B2 (ja) * 2008-06-06 2011-11-16 ソニー株式会社 走査駆動回路
US8773413B2 (en) * 2011-09-13 2014-07-08 Shenzhen China Star Optoelectronics Technology Co., Ltd. Liquid crystal display panel, liquid crystal display device, and gate driving method of liquid crystal display panel
TWI457896B (zh) * 2012-06-04 2014-10-21 Himax Tech Ltd 閘極驅動器
TWI486943B (zh) * 2013-03-13 2015-06-01 Raydium Semiconductor Corp 電壓準位移位器
KR102156769B1 (ko) * 2013-12-26 2020-09-16 엘지디스플레이 주식회사 표시장치와 그의 게이트 쉬프트 레지스터 초기화방법
KR102147375B1 (ko) * 2013-12-31 2020-08-24 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
CN103761954B (zh) 2014-02-17 2016-10-19 友达光电(厦门)有限公司 显示面板与栅极驱动器
KR102230370B1 (ko) * 2014-08-06 2021-03-23 엘지디스플레이 주식회사 표시장치
TWI552142B (zh) 2015-03-20 2016-10-01 矽創電子股份有限公司 閘極驅動電路
CN105448267B (zh) * 2016-01-07 2018-03-13 武汉华星光电技术有限公司 阵列基板上栅极驱动电路及使用所述电路的液晶显示器
CN107818758B (zh) * 2016-09-13 2019-11-08 上海和辉光电有限公司 移位寄存器单元、发光驱动电路及显示面板
CN108520725A (zh) * 2018-04-20 2018-09-11 京东方科技集团股份有限公司 一种源极驱动电路、显示设备及驱动方法
US11462142B2 (en) * 2020-12-14 2022-10-04 Beijing Eswin Computing Technology Co., Ltd. Slew rate boosting circuit, source driver chip and display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06318055A (ja) * 1992-12-02 1994-11-15 Seiko Epson Corp レベルシフト回路及びこれを用いた高電圧駆動回路
JP2005321510A (ja) * 2004-05-07 2005-11-17 Casio Comput Co Ltd 表示装置及びその駆動制御方法
JP2006338027A (ja) * 2005-06-03 2006-12-14 Samsung Electronics Co Ltd 共有回路を利用する平板表示装置のゲートライン駆動装置及び方法
JP2010039208A (ja) * 2008-08-05 2010-02-18 Nec Electronics Corp ゲート線駆動回路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05313129A (ja) 1992-05-07 1993-11-26 Fujitsu Ltd 液晶表示装置
JPH1084274A (ja) 1996-09-09 1998-03-31 Matsushita Electric Ind Co Ltd 半導体論理回路および回路レイアウト構造
US6002290A (en) * 1997-12-23 1999-12-14 Sarnoff Corporation Crisscross voltage level shifter
US7196699B1 (en) * 1998-04-28 2007-03-27 Sharp Kabushiki Kaisha Latch circuit, shift register circuit, logical circuit and image display device operated with a low consumption of power
JP2001036388A (ja) * 1999-07-16 2001-02-09 Sharp Corp レベルシフト回路および半導体装置
JP4416901B2 (ja) * 2000-03-14 2010-02-17 株式会社半導体エネルギー研究所 レベルシフタ
JP3603769B2 (ja) * 2000-09-06 2004-12-22 セイコーエプソン株式会社 レベルシフト回路及びそれを用いた半導体装置
US20030063061A1 (en) * 2001-09-28 2003-04-03 Three-Five Systems High contrast LCD microdisplay utilizing row select boostrap circuitry
JP4443140B2 (ja) * 2003-04-25 2010-03-31 株式会社 日立ディスプレイズ 液晶表示装置
JP4149430B2 (ja) * 2003-12-04 2008-09-10 シャープ株式会社 パルス出力回路、それを用いた表示装置の駆動回路、表示装置、およびパルス出力方法
JP4116001B2 (ja) * 2005-01-31 2008-07-09 シャープ株式会社 レベルシフタ回路及びそれを用いた表示素子駆動回路
JP4114668B2 (ja) * 2005-03-25 2008-07-09 エプソンイメージングデバイス株式会社 表示装置
KR20060134313A (ko) * 2005-06-22 2006-12-28 삼성전자주식회사 모드선택기능을 가지는 레벨쉬프터 및 레벨쉬프팅 방법
TWI296463B (en) * 2005-11-30 2008-05-01 United Microelectronics Corp Low voltage differential signal driver with pre-emphasis circuit
JP4869706B2 (ja) * 2005-12-22 2012-02-08 株式会社 日立ディスプレイズ 表示装置
JP4993917B2 (ja) * 2006-02-07 2012-08-08 株式会社ジャパンディスプレイイースト 表示装置
WO2007135795A1 (ja) * 2006-05-24 2007-11-29 Sharp Kabushiki Kaisha 表示装置の駆動回路およびデータ信号線駆動回路ならびに表示装置
KR100833629B1 (ko) * 2006-11-02 2008-05-30 삼성전자주식회사 피크 전류를 줄일 수 있는 영상 데이터 구동 장치와 방법
US8159481B2 (en) * 2007-09-04 2012-04-17 Himax Technologies Limited Display driver and related display
KR101501142B1 (ko) * 2008-11-25 2015-03-11 삼성전자주식회사 레벨 쉬프트 회로 및 이를 포함하는 디스플레이 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06318055A (ja) * 1992-12-02 1994-11-15 Seiko Epson Corp レベルシフト回路及びこれを用いた高電圧駆動回路
JP2005321510A (ja) * 2004-05-07 2005-11-17 Casio Comput Co Ltd 表示装置及びその駆動制御方法
JP2006338027A (ja) * 2005-06-03 2006-12-14 Samsung Electronics Co Ltd 共有回路を利用する平板表示装置のゲートライン駆動装置及び方法
JP2010039208A (ja) * 2008-08-05 2010-02-18 Nec Electronics Corp ゲート線駆動回路

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