WO2012029799A1 - シフトレジスタ及び表示装置 - Google Patents

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WO2012029799A1
WO2012029799A1 PCT/JP2011/069635 JP2011069635W WO2012029799A1 WO 2012029799 A1 WO2012029799 A1 WO 2012029799A1 JP 2011069635 W JP2011069635 W JP 2011069635W WO 2012029799 A1 WO2012029799 A1 WO 2012029799A1
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WO
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transistor
terminal
control
voltage
signal
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PCT/JP2011/069635
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English (en)
French (fr)
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大河　寛幸
佐々木　寧
村上　祐一郎
悦雄 山本
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シャープ株式会社
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to a shift register and a display device, and more particularly to a shift register used for a drive circuit of a display device.
  • a display element arranged in a two-dimensional form is selected in units of rows, and a voltage corresponding to display data is written to the selected display element.
  • a shift register that sequentially shifts output signals based on a clock signal is used as a scanning signal line driving circuit.
  • a similar shift register is provided in the data signal line driver circuit.
  • a drive circuit of a display element may be formed integrally with the display element by using a manufacturing process for forming a transistor (TFT: Thin Film Transistor) in the display element.
  • TFT Thin Film Transistor
  • the driver circuit including the shift register is preferably formed using a transistor having the same conductivity type as the transistor in the display element.
  • the layout area for clock wiring, power consumption, and the like increase.
  • FIG. 35 is a block diagram showing the configuration of the shift register 110 of Patent Document 1
  • FIG. 36 is a circuit diagram of the unit circuit 111 included in the shift register 110. The operation of the unit circuit 111 shown in FIG. 36 will be described.
  • the plurality of unit circuits 111 included in the shift register 110 have all-on control terminals AON and AONB (negative of AON), respectively, and when the shift register 110 is fully turned on, the all-on control signals AON and AONB are externally applied. Is given.
  • the transistor T108 is turned off and the transistor T109 is turned on.
  • the potential of the node N102 is VSS
  • the potential of the node N101 is VDD
  • an output signal having a potential of VDD is output from the output terminal OUT.
  • the other unit circuits output VDD output signals simultaneously. Therefore, in the shift register configured with such unit circuits, all-on operations can be performed.
  • the potential of the node N101 becomes VDD when the all-on operation is performed, and the VDD remains charged even after returning to the normal operation after the all-on operation. It may become.
  • the clock signal CK becomes a high level
  • a high-level output signal is output when normal operation is restored, which may cause a malfunction. Therefore, in order to prevent such a malfunction, an initialization operation such as fixing the potential of the node N101 to VSS after the all-on operation (when normal operation is restored) must be performed separately, and the circuit configuration is reduced. It becomes complicated.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a shift register capable of preventing a malfunction after an all-on operation with a simple configuration and a display device including the shift register. It is in.
  • the shift register of the present invention provides A shift register having a configuration in which unit circuits composed of transistors of the same conductivity type are connected in multiple stages and operated based on a plurality of clock signals,
  • the unit circuit is A first output control transistor having a first clock signal applied to one conduction terminal and the other conduction terminal connected to an output terminal;
  • an active all-on control signal is applied to the unit circuit, an on-voltage output signal is output to the output terminal, while when an inactive all-on control signal is applied to the unit circuit, the on-voltage output is output.
  • An all-on output signal generation circuit for stopping signal output and A precharge circuit that applies an on voltage to the control terminal of the first output control transistor based on an input signal when an inactive all-on control signal is applied to the unit circuit; And a discharge circuit that applies an off voltage to the control terminal of the first output control transistor when an active all-on control signal is supplied to the unit circuit.
  • the display device of the present invention provides A display device including a display panel having data signal lines and scanning signal lines, A scanning signal line driving circuit including the shift register according to any one of the above, and sequentially selecting the scanning signal lines; A data signal line driving circuit for supplying a video signal to the data signal line; A power supply circuit for supplying a power supply voltage to the scanning signal line drive circuit and the data signal line drive circuit, When the power supply circuit is turned on or off, an active all-on control signal is applied to the scanning signal line driving circuit to activate all scanning signal lines.
  • the display device of the present invention includes: A display device including a display panel having data signal lines and scanning signal lines, A scanning signal line driving circuit including the shift register according to any one of the above, and sequentially selecting the scanning signal lines; A data signal line driving circuit for supplying a video signal to the data signal line; A power supply circuit for supplying a power supply voltage to the scanning signal line drive circuit and the data signal line drive circuit, When the power supply circuit is turned on or off, an active all-on control signal is applied to the scanning signal line driving circuit to activate all scanning signal lines.
  • the unit circuit when the inactive all-on control signal is supplied to the unit circuit, the unit circuit has an on-voltage applied to the control terminal of the first output control transistor based on the input signal. And a discharge circuit for applying an off voltage to the control terminal of the first output control transistor when an active all-on control signal is applied to the unit circuit. Therefore, it is possible to provide a shift register and a display device including the same that can prevent a malfunction after the all-on operation with a simple configuration.
  • FIG. 2 is a circuit diagram of a unit circuit included in the shift register of FIG. 1.
  • 2 is a timing chart during normal operation of the shift register of FIG. 1.
  • 2 is a timing chart when the shift register of FIG. 1 is fully turned on.
  • FIG. 6 is a circuit diagram of a unit circuit included in a shift register according to Embodiment 2 of the present invention.
  • 9 is a timing chart at the time of all-on operation when clock signals CK and CKB are at a high level in the shift register according to the second embodiment.
  • 9 is a timing chart at the time of all-on operation when clock signals CK and CKB are at a low level in the shift register according to the second embodiment.
  • FIG. 10 is a block diagram illustrating a configuration of a shift register according to a third embodiment.
  • FIG. 9 is a circuit diagram of a unit circuit included in the shift register shown in FIG. 8. 9 is a timing chart during normal operation of the shift register shown in FIG. 8. 9 is a timing chart when the shift register shown in FIG. 8 is fully turned on. It is a circuit diagram of the unit circuit contained in the shift register which concerns on Embodiment 4 of this invention. 10 is a timing chart at the time of all-on operation of the shift register according to the fourth embodiment.
  • FIG. 6 is a circuit diagram illustrating another configuration of a unit circuit included in the shift register according to the first embodiment.
  • FIG. 9 is a timing chart during normal operation of the shift register shown in FIG. 8. 9 is a timing chart when the shift register shown in FIG. 8 is fully turned on. It is a circuit diagram of the unit circuit contained in the shift register which concerns on Embodiment 4 of this invention. 10 is a timing chart at the time of all-on operation of the
  • FIG. 10 is a circuit diagram illustrating another configuration of a unit circuit included in the shift register according to the third embodiment.
  • FIG. 10 is a circuit diagram of a unit circuit included in a shift register according to Embodiment 5 of the present invention. 10 is a timing chart when the shift register according to Embodiment 5 is fully turned on.
  • FIG. 10 is a circuit diagram of a unit circuit included in a shift register according to Embodiment 6 of the present invention. 18 is a timing chart when the shift register according to Embodiment 6 is fully turned on.
  • FIG. 10 is a circuit diagram of a unit circuit included in a shift register according to a seventh embodiment of the present invention. 18 is a timing chart when the shift register according to Embodiment 7 is fully turned on.
  • FIG. 24 is a timing chart when the shift register according to Embodiment 8 is fully turned on. It is a circuit diagram of a unit circuit included in a shift register according to a ninth embodiment of the present invention.
  • FIG. 30 is a timing chart when the shift register according to Embodiment 9 is fully turned on. It is a circuit diagram of the unit circuit included in the shift register according to the tenth embodiment of the present invention. 24 is a timing chart when the shift register according to the tenth embodiment is in a fully-on operation. It is a block diagram which shows schematic structure of the liquid crystal display device provided with the shift register of this invention.
  • FIG. 30 is a timing chart illustrating an operation of the liquid crystal display device illustrated in FIG. 29.
  • FIG. 32 is a timing chart illustrating an operation of the other liquid crystal display device provided with the shift register of this invention.
  • 32 is a timing chart illustrating an operation of the liquid crystal display device illustrated in FIG. 31.
  • FIG. 32 is a timing chart when the power supply circuit of the liquid crystal display device shown in FIG. 31 is turned off.
  • FIG. FIG. 32 is a timing chart when the power supply circuit of the normally operating liquid crystal display device shown in FIG. 31 is forcibly turned off.
  • It is a timing chart at the time of all-on operation of the conventional shift register.
  • 36 is a timing chart when the shift register shown in FIG. 35 is fully turned on.
  • FIG. 1 is a block diagram illustrating a configuration of a shift register according to the first embodiment.
  • the shift register 10 shown in FIG. 1 is configured by connecting n (n is an integer of 2 or more) unit circuits 11 in multiple stages.
  • the unit circuit 11 has clock terminals CK and CKB, an input terminal IN, all-on control terminals AON and AONB, and an output terminal OUT.
  • a signal input / output via each terminal is referred to by the same name as the terminal (for example, a signal input via the clock terminal CK is referred to as a clock signal CK).
  • the shift register 10 is supplied with a start pulse ST, two-phase clock signals CK (CK1) and CKB (CK2), and all-on control signals AON and AONB (negative of AON) from the outside.
  • the start pulse ST is given to the input terminal IN of the unit circuit 11 in the first stage.
  • the clock signal CK1 first clock signal
  • the clock signal CK2 second clock signal
  • the clock signal CK2 is supplied to the clock terminal CKB of the odd-numbered unit circuit 11 and the clock terminal CK of the even-numbered unit circuit 11.
  • the all-on control signals AON and AONB are given to all-on control terminals AON and AONB of the unit circuit 11, respectively.
  • the output signal OUT of the unit circuit 11 is output to the outside as output signals SROUT1 to SROUTn, and is given to the input terminal IN of the subsequent unit circuit 11.
  • the clock signal supplied to each unit circuit 11 is not limited to two phases, and may be three or more phases.
  • four-phase clock signals CK1, CK2, CK3, and CK4 may be provided, the clock signals CK1 and CK3 may be set in the same phase, and the clock signals CK2 and CK4 may be set in the same phase.
  • the clock signal CK1 is supplied to the clock terminal CK of the first stage unit circuit 11 and the clock terminal CKB of the second stage unit circuit 11, and the clock signal CK2 is supplied to the first stage unit circuit 11.
  • clock terminal CKB and the clock terminal CK of the second stage unit circuit 11 clock terminal CKB and the clock terminal CK of the second stage unit circuit 11, and the clock signal CK3 is supplied to the clock terminal CK of the third stage unit circuit 11 and the clock terminal of the fourth stage unit circuit 11.
  • the clock signal CK4 is applied to the clock terminal CKB of the unit circuit 11 at the third stage and the clock terminal CK of the unit circuit 11 at the fourth stage.
  • CK1, CK2, CK3, and CK4 can be provided.
  • FIG. 2 is a circuit diagram of the unit circuit 11 included in the shift register 10.
  • the unit circuit 11 is composed of transistors of the same conductivity type, including nine N-channel transistors T1 to T9, two capacitors C1 and C2, and one resistor R1 (resistance element).
  • the transistor T1 is a precharge circuit or a precharge transistor (second precharge transistor)
  • the transistor T2 is an output control transistor (first output control transistor)
  • the transistor T3 is an output control transistor (second output control transistor)
  • the transistor T4 is discharged.
  • transistor T5 is a reset transistor (first reset transistor)
  • transistor T6 is a reset isolation transistor
  • transistor T7 is a reset transistor (second reset transistor)
  • transistor T8 is a precharge transistor (first transistor) 1 precharge transistor
  • transistor T9 is an all-on output signal generation circuit
  • precharge transistors T5 ⁇ 7 functions as a reset signal generating circuit.
  • the voltage (signal level) that turns the transistor on when applied to the gate terminal (control terminal) is referred to as on-voltage (on level), and the voltage that turns the transistor off when applied to the gate terminal (signal level).
  • Signal level is called off voltage (off level).
  • a high voltage is an on-voltage (high level is an on-level)
  • a low voltage is an off-voltage (low level is an off-level)
  • the drain terminal (one conduction terminal) of the transistor T1 is connected to the source terminal of the transistor T8, and the gate terminal (control terminal) is connected to the input terminal IN.
  • the source terminal (the other conduction terminal) of the transistor T1 is connected to the gate terminal of the transistor T2 and the drain terminal of the transistor T4.
  • this connection point is referred to as a node N1.
  • the drain terminal of the transistor T2 is connected to the clock terminal CK, and the source terminal is connected to the output terminal OUT and the drain terminal of the transistor T3.
  • the source terminals of the transistors T3 and T4 are grounded.
  • the power supply voltage VDD is applied to the drain terminal of the transistor T5, and the source terminal of the transistor T5 is connected to one end of the resistor R1.
  • the drain terminal of the transistor T6 is connected to the other end of the resistor R1, the source terminal is connected to the drain terminal of the transistor T7, and the gate terminal is connected to the all-on control terminal AONB.
  • the connection point between the resistor R1 and the transistor T6 is also connected to the gate terminal of the transistor T4.
  • this connection point is referred to as a node N3.
  • the gate terminal of the transistor T7 is connected to the input terminal IN, and the source terminal is grounded.
  • the connection point of the transistors T6 and T7 is also connected to the gate terminal of the transistor T3.
  • this connection point is referred to as a node N2.
  • the power supply voltage VDD is applied to the drain terminal of the transistor T8, the source terminal of the transistor T8 is connected to the drain terminal of the transistor T1, and the gate terminal is connected to the all-on control terminal AONB.
  • the power supply voltage VDD is applied to the drain terminal of the transistor T9, the source terminal of the transistor T9 is connected to the output terminal OUT, and the gate terminal is connected to the all-on control terminal AON.
  • Capacitances C1 and C2 are composed of capacitive elements.
  • the capacitor C1 is provided between the gate terminal and the source terminal of the transistor T2, and the capacitor C2 is provided between the node N2 and the ground.
  • the capacitor C1 functions as a bootstrap capacitor, and the capacitor C2 functions as a capacitor for holding charges.
  • the capacitors C1 and C2 may be configured using a wiring capacitor or a parasitic capacitance of a transistor instead of the capacitor element. As a result, the circuit configuration can be simplified by the amount that the capacitive element is not provided.
  • the shift register 10 including the unit circuit 11 having the above-described configuration is not only in the normal operation of sequentially outputting the high level output signals OUT one by one, but also in the all-on state of simultaneously outputting the high level output signals OUT to all the output terminals OUT. Perform the action.
  • the potentials of the internal signals of the shift register 10 and the input / output signals including the clock signals CK1 and CK2 are assumed to be VDD when the level is high and VSS when the level is low unless otherwise specified.
  • FIG. 3 is a timing chart during normal operation of the shift register 10.
  • a period t0 to a period tn + 1 are divided into a first half and a second half, respectively, and during the normal operation, the all-on control signal AON is at a low level (inactive) and the all-on control signal AONB is at a high level.
  • the start pulse ST is at a high level in the first half of the period t0, the clock signal CK1 is at a high level in the first half of the period tod (od is an odd number; hereinafter referred to as an odd period), and the clock signal CK2 is at the period tv (ev is an even number). ; High level in the first half of the following). At other times, these three signals are at a low level. In this way, the clock signals CK1 and CK2 have different phases and are set so that the high level periods do not overlap.
  • the first stage unit circuit 11 (hereinafter referred to as unit circuit SR1) operates as follows.
  • the input signal IN becomes high level in the first half of the period t0
  • the clock signal CK (CK1) becomes high level in the first half of the odd period
  • the clock signal CKB (CK2) becomes high level in the first half of the even period.
  • the transistor T1 In the first half of the period t0, when the start pulse ST becomes high level, the transistor T1 is turned on, so that the potential of the node N1 is VDD ⁇ Vth (where Vth is the threshold voltage of the transistors T1 and T8), and the transistor T2 Turns on. Further, when the clock signal CKB becomes high level, the transistor T5 is turned on. Further, since the start pulse ST is at a high level, the transistor T7 is turned on. Since the all-on control signal AONB is at a high level during normal operation, the transistor T6 is turned on. Here, when the resistance R1 is high resistance, the potentials of the node N2 and the node N3 are both VSS, and the transistors T3 and T4 are both turned off.
  • the clock signal CK is at a low level, and the all-on control signal AON is at a low level (inactive) during normal operation, and the transistor T9 is in an off state, so that the output signal OUT is at a low level.
  • a charge corresponding to the potential difference VDD ⁇ Vth between the gate and the source of the transistor T2 is accumulated in the capacitor C1.
  • the start pulse ST and the clock signal CKB are at a low level, so that the transistors T1, T5, and T7 are turned off.
  • the transistor T1 is turned off, the node N1 enters a floating state, but the potential of the node N1 is held at VDD ⁇ Vth by the capacitor C1.
  • the clock signal CK becomes high level.
  • the output signal OUT is at a high level.
  • the node N1 is in a floating state, and the node N1 and the source terminal of the transistor T2 are connected via a capacitor C1 that holds a potential difference VDD ⁇ Vth.
  • the potential of the source terminal of the transistor T2 changes from VSS to VDD
  • the potential of the node N1 changes by the same amount and becomes higher than the power supply voltage VDD (bootstrap effect). Therefore, the clock signal CK whose maximum voltage is VDD passes through the transistor T2 without voltage drop, and the clock signal CK is output at the voltage level as it is from the output terminal OUT.
  • the clock signal CK becomes low level.
  • the output signal OUT becomes a low level, and the potential of the node N1 returns to VDD ⁇ Vth.
  • the transistor T5 is turned on, and the potentials of the nodes N2 and N3 rise.
  • the transistors T3 and T4 are turned on, so that the potential of the node N1 and the output terminal OUT becomes VSS.
  • the potential of the node N2 becomes VDD ⁇ Vth, and charges corresponding to the power supply voltage VDD are accumulated in the capacitor C2.
  • the unit circuit SR1 operates as follows.
  • the clock signal CK is at a high level and the clock signal CKB is at a low level, so that the transistor T5 is turned off. Therefore, the potential of the node N2 is held at VDD ⁇ Vth by the capacitor C2.
  • the clock signal CK is at a low level and the clock signal CKB is at a high level, so that the transistor T5 is turned on. Therefore, the potential of the node N2 becomes VDD ⁇ Vth, and charges corresponding to the power supply voltage VDD are accumulated in the capacitor C2.
  • the potential of the node N1 in the unit circuit SR1 becomes VDD-Vth in the period t0 and the second half of the period t1, and becomes higher than VDD in the first half of the period t1, Otherwise, it becomes VSS.
  • the potential of the node N2 in the unit circuit SR1 becomes VSS during the period t0 and the period t1, and becomes VDD ⁇ Vth after the period t2.
  • the output signal OUT of the unit circuit SR1 (the output signal SROUT1 of the shift register 10) is at a high level in the first half of the period t1, and is at a low level otherwise.
  • the output signal OUTi (output signal SROUTi of the shift register 10) of the unit circuit 11 at the i-th stage (i is an integer of 1 to n) is at a high level in the first half of the period ti, and is at a low level otherwise.
  • Such a shift register 10 sequentially sets the output signals SROUT1 to SROUTn to the high level one by one based on the two-phase clock signals CK1 and CK2.
  • FIG. 4 is a timing chart when the shift register 10 is fully turned on.
  • the all-on control signal AON is at a high level (active), and the all-on control signal AONB is at a low level.
  • the start pulse ST and the clock signals CK and CKB are each set to a high level.
  • the transistor T7 Since the start pulse ST is at a high level, the transistor T7 is turned on, and since the all-on control signal AONB is at a low level, the transistor T6 is turned off. Accordingly, the potential of the node N2 becomes VSS, so that the transistor T3 is turned off. Further, since the clock signal CKB is at a high level, the transistor T5 is turned on, and the potential of the node N3 becomes VDD ⁇ Vth, so that the transistor T4 is turned on. Further, since the all-on control signal AONB is at a low level, the transistor T8 is turned off. Accordingly, the potential of the node N1 becomes VSS, so that the transistor T2 is turned off.
  • the transistor T9 is turned on, and the output signal OUT whose level is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T9) is output from the output terminal OUT. Is done.
  • the output signal OUT is output to the outside as the output signal SROUT1, and is given to the input terminal IN of the subsequent unit circuit 11.
  • the subsequent unit circuit 11 performs the same operation as the first stage.
  • the output signal OUT of the high level VDD ⁇ Vth is output from all the output terminals OUT1 to OUTn over the period t0 to tn + 1.
  • the shift register 10 according to the first embodiment, during the all-on operation, the clock signal CKB is at the high level and the all-on control signal AONB is at the low level, so that the transistors T4 and T5 are in the on state. T6 is turned off, and the potential of the node N1 is fixed to VSS. Therefore, when the normal operation is restored after the full-on operation, there is no possibility that the transistor T2 is turned on and the clock signal CK is output unlike the conventional case. Therefore, malfunction of the shift register 10 can be prevented. Further, as shown in FIG. 2, the unit circuit 11 according to the first embodiment does not have a complicated circuit configuration as compared with the conventional unit circuit (see FIG. 36).
  • the unit circuit 11 of the shift register 10 according to the first embodiment is provided with a transistor T8, which is in the off state during the all-on operation. Therefore, even if the transistors T1 and T4 are turned on during the all-on operation, no through current flows through the transistors T1 and T4. Therefore, the operation of the shift register 10 can be stabilized.
  • the unit circuit 11 of FIG. 2 may be configured without the transistor T8.
  • the capability (size) of the transistor T4 is set to the capability (size) of the transistor T1 so as to prevent the malfunction by suppressing the through current flowing through the transistors T1 and T4, that is, the potential of the node N1 becomes VSS. It is preferable to make it larger. The same applies to each unit circuit described later.
  • the resistor R1 is not provided or the connection relationship between the resistor R1 and the transistor T5 is reversed.
  • the above operation can be realized by a configuration using a parasitic resistance corresponding to the resistor R1 without providing a resistance element, or a configuration adjusting the size of the transistor T5 without providing a resistance element. The same applies to each unit circuit described later.
  • FIG. 5 is a circuit diagram of the unit circuit 21 included in the shift register 20.
  • a unit circuit 21 shown in FIG. 5 is obtained by adding a transistor T10 to the unit circuit 11 (see FIG. 2) included in the shift register 10 according to the first embodiment.
  • the transistor T10 functions as a reset transistor (second reset transistor).
  • the power supply voltage VDD is applied to the drain terminal of the transistor T10, the source terminal of the transistor T10 is connected to the node N3, and the gate terminal is connected to the all-on control terminal AON.
  • the all-on operation will be described below.
  • the all-on control signal AON is at a high level (active), and the all-on control signal AONB is at a low level.
  • the start pulse ST is set to a high level.
  • the levels of the clock signals CK and CKB can be set arbitrarily. Therefore, first, the case where the clock signals CK and CKB are at a high level will be described.
  • FIG. 6 is a timing chart when the shift register 20 is fully turned on when the clock signals CK and CKB are at a high level.
  • the transistor T7 Since the start pulse ST is at a high level, the transistor T7 is turned on, and since the all-on control signal AONB is at a low level, the transistor T6 is turned off. Accordingly, the potential of the node N2 becomes VSS, so that the transistor T3 is turned off. Further, since the all-on control signal AON is at a high level, the transistor T10 is turned on, and the potential of the node N3 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T10). Thereby, the transistor T4 is turned on. Further, since the all-on control signal AONB is at a low level, the transistor T8 is turned off. Accordingly, the potential of the node N1 becomes VSS, so that the transistor T2 is turned off.
  • an output signal OUT having a level of VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T9) is output from the output terminal OUT.
  • the output signal OUT is output to the outside as the output signal SROUT1, and is given to the input terminal IN of the subsequent unit circuit 21.
  • the subsequent unit circuit 21 performs the same operation as the first stage.
  • the output signal OUT of the high level VDD ⁇ Vth is output from all the output terminals OUT1 to OUTn over the period t0 to tn + 1.
  • FIG. 7 is a timing chart when the shift register 20 is fully turned on when the clock signals CK and CKB are at a low level.
  • ⁇ ⁇ T7 is turned on because the start pulse ST is at high level. Accordingly, the potential of the node N2 becomes VSS, so that the transistor T3 is turned off. Even if the clock signal CKB is at a low level, the all-on control signal AON is at a high level. Therefore, when the transistor T10 is turned on, the potential of the node N3 becomes VDD ⁇ Vth (where Vth is the transistor T10). Threshold voltage). Accordingly, since the transistor T4 is turned on, the potential of the node N1 becomes VSS, and the transistor T2 is turned off.
  • an output signal OUT having a level of VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T9) is output from the output terminal OUT.
  • the output signal OUT is output to the outside as the output signal SROUT1, and is given to the input terminal IN of the subsequent unit circuit 21.
  • the subsequent unit circuit 21 performs the same operation as the first stage.
  • the output signal OUT of the high level VDD ⁇ Vth is output from all the output terminals OUT1 to OUTn over the period t0 to tn + 1 during the all-on operation.
  • the potential of the node N3 becomes VDD ⁇ Vth (on voltage) at the time of all-on operation, so that the transistor T4 is turned on.
  • the potential of the node N1 is fixed to VSS. That is, regardless of the level of the clock signals CK and CKB, the potential of the node N1 can be fixed to VSS and the all-on operation can be performed.
  • FIG. 8 is a block diagram showing a configuration of the shift register according to the third embodiment.
  • the shift register 30 shown in FIG. 8 is configured by connecting (n + 1) unit circuits 31 in multiple stages.
  • the unit circuit 31 has clock terminals CK and CKB, input terminals INs and INr, all-on control terminals AON and AONB, and an output terminal OUT.
  • the shift register 30 is supplied with a start pulse ST, two-phase clock signals CK and CKB, and all-on control signals AON and AONB (negative of AON) from the outside.
  • the start pulse ST is given to the input terminal INs of the unit circuit 31 in the first stage.
  • the clock signal CK1 is supplied to the clock terminal CK of the odd-numbered unit circuit 31 and the clock terminal CKB of the even-numbered unit circuit 31.
  • the clock signal CK2 is supplied to the clock terminal CKB of the odd-numbered unit circuit 31 and the clock terminal CK of the even-numbered unit circuit 31.
  • the all-on control signals AON and AONB are given to all-on control signal terminals AON and AONB of the unit circuit 31, respectively.
  • the output signal OUT of the unit circuit 31 excluding the (n + 1) th stage is output to the outside as output signals SROUT1 to SROUTn, and is input to the input terminal INs of the subsequent unit circuit 31 and the input terminal INr of the previous unit circuit 31.
  • the output signal OUT (output signal dummy) of the (n + 1) -th unit circuit 31 is passed through the input terminal INr of the n-th unit circuit 31 and the delay circuit 32 (for example, a buffer) to the (n + 1) -th stage. It is given to the input terminal INr of the unit circuit 31.
  • FIG. 9 is a circuit diagram of the unit circuit 31 included in the shift register 30.
  • the unit circuit 31 includes transistors of the same conductivity type, and includes nine N-channel transistors T1 to T4, T6 to T9, and T11, and two capacitors C1 and C2. .
  • the transistor T11 functions as a reset transistor (third reset transistor), and the transistors T6, T7, and T11 function as a reset signal generation circuit.
  • the power supply voltage VDD is applied to the drain terminal of the transistor T11, the source terminal of the transistor T11 is connected to the drain terminal of the transistor T6, and the gate terminal is connected to the input terminal INr.
  • the connection point (node N3) between the transistors T6 and T11 is also connected to the gate terminal of the transistor T4.
  • the source terminal of the transistor T6 is connected to the drain terminal of the transistor T7, and the gate terminal is connected to the all-on control terminal AONB.
  • the gate terminal of the transistor T7 is connected to the input terminal INs, and the source terminal is grounded.
  • the connection point (node N2) between the transistors T6 and T7 is also connected to the gate terminal of the transistor T3.
  • the shift register 30 including the unit circuit 31 having the above configuration has a high level at all output terminals OUT in addition to the normal operation of sequentially outputting high level output signals one by one. An all-on operation is performed to simultaneously output the level output signal OUT.
  • the output signal OUT is output to the outside as the output signals SROUT1 to SROUTn, and is input to the input terminal INs of the subsequent unit circuit 31 and the input terminal INr of the previous unit circuit 31. That is, the shift register 30 uses the output signal of the subsequent unit circuit 31 to discharge the node N1 and pull down the output signal.
  • FIG. 10 is a timing chart during normal operation of the shift register 30.
  • a period t0 to a period tn + 1 are divided into a first half and a second half, respectively, and during the normal operation, the all-on control signal AON is at a low level (inactive) and the all-on control signal AONB is at a high level.
  • the start pulse ST becomes high level in the first half of the period t0
  • the clock signal CK1 becomes high level in the first half of the period tod
  • the clock signal CK2 becomes high level in the first half of the period tev.
  • these three signals are at a low level.
  • the clock signals CK1 and CK2 have different phases and are set so that the high level periods do not overlap.
  • the unit circuit SR1 at the first stage operates as follows.
  • the input signal INs becomes high level in the first half of the period t0
  • the clock signal CK becomes high level in the first half of the odd period
  • the clock signal CKB becomes high level in the first half of the even period.
  • the transistor T1 In the first half of the period t0, when the start pulse ST becomes high level, the transistor T1 is turned on, so that the potential of the node N1 is VDD ⁇ Vth (where Vth is the threshold voltage of the transistors T1 and T8), and the transistor T2 Turns on. Further, since the start pulse ST is at a high level, the transistor T7 is turned on, and the all-on control signal AONB is at a high level during normal operation, so that the transistor T6 is turned on.
  • the input signal INr is at a low level in the period t0, the transistor T11 is turned off, the potentials of the nodes N2 and N3 are both VSS, and the transistors T3 and T4 are both turned off.
  • the clock signal CK is at a low level
  • the all-on control signal AON is at a low level during normal operation and the transistor T9 is in an off state, so that the output signal OUT is at a low level.
  • a charge corresponding to the potential difference VDD ⁇ Vth between the gate and the source of the transistor T2 is accumulated in the capacitor C1.
  • the start pulse ST and the input signal INr are at a low level, so that the transistors T1, T7, and T11 are turned off.
  • the transistor T1 When the transistor T1 is turned off, the node N1 enters a floating state, but the potential of the node N1 is held at VDD ⁇ Vth by the capacitor C1.
  • the clock signal CK becomes high level.
  • the output signal OUT is at a high level.
  • the node N1 is in a floating state, and the node N1 and the source terminal of the transistor T2 are connected via a capacitor C1 that holds a potential difference VDD ⁇ Vth.
  • the potential of the source terminal of the transistor T2 changes from VSS to VDD
  • the potential of the node N1 changes by the same amount and becomes higher than the power supply voltage VDD (bootstrap effect). Therefore, the clock signal CK whose maximum voltage is VDD passes through the transistor T2 without voltage drop, and the clock signal CK is output at the voltage level as it is from the output terminal OUT.
  • the clock signal CK is at a low level.
  • the output signal OUT becomes a low level, and the potential of the node N1 returns to VDD ⁇ Vth.
  • the transistor T11 is turned on, and the potentials of the nodes N2 and N3 rise.
  • the transistors T3 and T4 are turned on, so that the potential of the node N1 and the output terminal OUT becomes VSS.
  • the potential of the node N2 becomes VDD ⁇ Vth, and charges corresponding to the power supply voltage VDD are accumulated in the capacitor C2.
  • the unit circuit SR1 operates as follows. Since the input signal INr is at a low level, the transistor T11 is turned off. Therefore, the potential of the node N2 is held at VDD ⁇ Vth by the capacitor C2.
  • the potential of the node N1 in the unit circuit SR1 becomes VDD-Vth in the period t0 and the second half of the period t1, and becomes higher than VDD in the first half of the period t1, Otherwise, it becomes VSS.
  • the potential of the node N2 in the unit circuit SR1 becomes VSS during the period t0 and the period t1, and becomes VDD after the period t2.
  • the output signal OUT of the unit circuit SR1 (the output signal SROUT1 of the shift register 10) is at a high level in the first half of the period t1, and is at a low level otherwise.
  • the output signal OUTi of the i-th unit circuit 31 (the output signal SROUTi of the shift register 30) is at the high level in the first half of the period ti, and is at the low level otherwise.
  • Such a shift register 30 sequentially sets the output signals SROUT1 to SROUTn to the high level one by one based on the two-phase clock signals CK1 and CK2, and the output signals SROUT1 to SROUTn based on the output signals SROUT1 to SROUTn in the subsequent stage. Are sequentially set to low level (reset operation).
  • FIG. 11 is a timing chart when the shift register 30 is fully turned on.
  • a period t0 to a period tn + 1 are divided into a first half and a second half, respectively, and during the all-on operation period, the all-on control signal AON is high level (active) and the all-on control signal AONB is low level.
  • the start pulse ST and the clock signals CK and CKB are each set to a high level.
  • the transistor T6 Since the start pulse ST is at a high level, T7 is turned on, and since the all-on control signal AONB is at a low level, the transistor T6 is turned off. Accordingly, the potential of the node N2 becomes VSS, so that the transistor T3 is turned off. Further, since the input signal INr is at a high level, the transistor T11 is turned on, and the potential of the node N3 is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T11), so that the transistor T4 is turned on. . Further, since the all-on control signal AONB is at a low level, the transistor T8 is turned off. Accordingly, the potential of the node N1 becomes VSS, so that the transistor T2 is turned off.
  • the transistor T9 is turned on, and the output signal OUT whose level is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T9) is output from the output terminal OUT. Is done.
  • the output signal OUT is output to the outside as the output signal SROUT1, and is given to the input terminal INs of the subsequent unit circuit 31.
  • the output signal OUT is output to the outside and is given to the input terminal INs of the subsequent unit circuit 31 and the input terminal INr of the previous unit circuit 31.
  • the output signal OUT of the high level VDD ⁇ Vth is output from all the output terminals OUT1 to OUTn over the period t0 to tn + 1.
  • FIG. 12 is a circuit diagram of the unit circuit 41 included in the shift register 40.
  • a unit circuit 41 shown in FIG. 12 is obtained by adding a transistor T12 to the unit circuit 11 (see FIG. 2) included in the shift register 10 according to the first embodiment.
  • the transistor T12 functions as a discharge transistor (second discharge transistor).
  • the drain terminal of the transistor T12 is connected to the node N1
  • the gate terminal is connected to the all-on control terminal AON
  • the source terminal is grounded.
  • the gate terminal of the transistor T4 is connected to the node N2.
  • FIG. 13 is a timing chart when the shift register 40 is fully turned on.
  • the all-on control signal AON is at a high level (active), and the all-on control signal AONB is at a low level.
  • the start pulse ST and the clock signals CK and CKB are each set to a high level.
  • the transistor T7 Since the start pulse ST is at a high level, the transistor T7 is turned on, and since the all-on control signal AONB is at a low level, the transistor T6 is turned off. Accordingly, the potential of the node N2 becomes VSS, so that the transistors T3 and T4 are turned off. Further, since the all-on control signal AON is at a high level, the transistors T12 and T9 are turned on. Further, since the all-on control signal AONB is at a low level, the transistor T8 is turned off.
  • the transistor T2 since the potential of the node N1 becomes VSS, the transistor T2 is turned off, and the output signal OUT whose level is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T9) is output from the output terminal OUT. .
  • the output signal OUT is output to the outside as the output signal SROUT1, and is given to the input terminal IN of the subsequent unit circuit 41.
  • the subsequent unit circuit 41 performs the same operation as the first stage.
  • the output signal OUT of the high level VDD ⁇ Vth is output from all the output terminals OUT1 to OUTn over the period t0 to tn + 1.
  • the transistor T6 is in an off state, so that the transistor T4 is turned off by applying VSS to the gate terminal.
  • the all-on control signal AON is at a high level, the transistor T12 is turned on, and the potential of the node N1 becomes VSS. Accordingly, the transistor T2 is turned off, and the output signal OUT having a level of VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T9) is output from the output terminal OUT.
  • the output signal OUT of the high level VDD ⁇ Vth is output from all the output terminals OUT1 to OUTn over the period t0 to tn + 1 during the all-on operation.
  • the shift register 40 by providing the transistor T12, the potential of the node N1 is fixed to VSS during the all-on operation. That is, regardless of the level of the clock signals CK and CKB, the potential of the node N1 can be fixed to VSS and the all-on operation can be performed.
  • FIG. 16 is a circuit diagram of the unit circuit 51 included in the shift register 50.
  • a unit circuit 51 shown in FIG. 17 is obtained by reversing the connections of the transistors T1 and T8 in the unit circuit 11 (see FIG. 2) included in the shift register 10 according to the first embodiment.
  • the power supply voltage VDD is applied to the drain terminal of the transistor T1
  • the source terminal of the transistor T1 is connected to the drain terminal of the transistor T8, and the gate terminal is connected to the input terminal IN.
  • the source terminal of the transistor T8 is connected to a connection point (node N1) between the gate terminal of the transistor T2 and the drain terminal of the transistor T4.
  • the gate terminal of the transistor T8 is connected to the all-on control terminal AONB.
  • FIG. 17 is a timing chart when the shift register 50 is fully turned on.
  • the all-on control signal AON is at a high level and the all-on control signal AONB is at a low level.
  • the start pulse ST and the clock signals CK and CKB are each set to a high level.
  • the transistor T7 Since the start pulse ST is at a high level, the transistor T7 is turned on, and since the all-on control signal AONB is at a low level, the transistor T6 is turned off. Accordingly, the potential of the node N2 becomes VSS, so that the transistor T3 is turned off. Further, since the clock signal CKB is at a high level, the transistor T5 is turned on, and the potential of the node N3 is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T5), so that the transistor T4 is turned on. . Further, since the all-on control signal AONB is at a low level, the transistor T8 is turned off. Accordingly, the potential of the node N1 becomes VSS, so that the transistor T2 is turned off.
  • the transistor T9 is turned on, and the output signal OUT whose level is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T9) is output from the output terminal OUT. Is done.
  • the output signal OUT is output to the outside as the output signal SROUT1, and is given to the input terminal IN of the subsequent unit circuit 51.
  • the subsequent unit circuit 51 performs the same operation as that of the first stage.
  • the output signal OUT of the high level VDD ⁇ Vth is output from all the output terminals OUT1 to OUTn over the period t0 to tn + 1.
  • FIG. 18 is a circuit diagram of the unit circuit 61 included in the shift register 60.
  • the unit circuit 61 shown in FIG. 18 is obtained by reversing the connections of the transistors T1 and T8 in the unit circuit 31 (see FIG. 9) included in the shift register 30 according to the third embodiment.
  • the power supply voltage VDD is applied to the drain terminal of the transistor T1
  • the source terminal of the transistor T1 is connected to the drain terminal of the transistor T8, and the gate terminal is connected to the input terminal INs.
  • the source terminal of the transistor T8 is connected to a connection point (node N1) between the gate terminal of the transistor T2 and the drain terminal of the transistor T4.
  • the gate terminal of the transistor T8 is connected to the all-on control terminal AONB.
  • FIG. 19 is a timing chart when the shift register 50 is fully turned on.
  • the all-on control signal AON is at a high level and the all-on control signal AONB is at a low level.
  • the start pulse ST and the clock signals CK and CKB are each set to a high level.
  • the transistor T6 Since the start pulse ST is at a high level, T7 is turned on, and since the all-on control signal AONB is at a low level, the transistor T6 is turned off. Accordingly, the potential of the node N2 becomes VSS, so that the transistor T3 is turned off. Further, since the input signal INr is at a high level, the transistor T11 is turned on, and the potential of the node N3 is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T11), so that the transistor T4 is turned on. . Further, since the all-on control signal AONB is at a low level, the transistor T8 is turned off. Accordingly, the potential of the node N1 becomes VSS, so that the transistor T2 is turned off.
  • the transistor T9 is turned on, and the output signal OUT whose level is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T9) is output from the output terminal OUT. Is done.
  • the output signal OUT is output to the outside as the output signal SROUT1, and is given to the input terminal INs of the subsequent unit circuit 61.
  • the output signal OUT is output to the outside and is given to the input terminal INs of the subsequent unit circuit 61 and the input terminal INr of the previous unit circuit 61.
  • the output signal OUT of the high level VDD ⁇ Vth is output from all the output terminals OUT1 to OUTn over the period t0 to tn + 1.
  • Embodiment 7 according to the present invention will be described below.
  • the configuration (not shown) of the shift register 70 according to the seventh embodiment is the same as that of the shift register 10 according to the first embodiment shown in FIG.
  • FIG. 20 is a circuit diagram of the unit circuit 71 included in the shift register 70.
  • the unit circuit 71 is composed of transistors of the same conductivity type, including nine N-channel transistors T1 to T5, T7 to T9, T12, two capacitors C1 and C2, and one And a resistor R1.
  • the power supply voltage VDD is applied to the drain terminal of the transistor T1, the source terminal of the transistor T1 is connected to the drain terminal of the transistor T8, and the gate terminal is connected to the input terminal IN.
  • the source terminal of the transistor T8 is connected to a connection point (node N1) between the gate terminal of the transistor T2 and the drain terminal of the transistor T4.
  • the gate terminal of the transistor T8 is connected to the all-on control terminal AONB.
  • the drain terminal of the transistor T12 is connected to the node N1, the gate terminal is connected to the all-on control terminal AON, and the source terminal is grounded.
  • the power supply voltage VDD is applied to the drain terminal of the transistor T5, the source terminal of the transistor T5 is connected to one end of the resistor R1, and the clock signal CKB is applied to the gate terminal.
  • the drain terminal of the transistor T7 is connected to the other end of the resistor R1, the gate terminal is connected to the input terminal IN, and the source terminal is grounded.
  • the connection point (node N2) between the transistor T7 and the resistor R1 is also connected to the gate terminal of the transistor T4 and the gate terminal of the transistor T3.
  • FIG. 21 is a timing chart when the shift register 70 is fully turned on.
  • the all-on control signal AON is at a high level (active), and the all-on control signal AONB is at a low level.
  • the start pulse ST is set to a high level, and the clock signals CK and CKB are set to a low level.
  • the transistor T7 Since the start pulse ST is at a high level, the transistor T7 is turned on, and since the clock signal CKB is at a low level, the transistor T5 is turned off. Accordingly, the potential of the node N2 becomes VSS, so that the transistors T3 and T4 are turned off. Further, since the all-on control signal AON is at a high level, the transistors T12 and T9 are turned on. Further, since the all-on control signal AONB is at a low level, the transistor T8 is turned off. Accordingly, since the potential of the node N1 becomes VSS, the transistor T2 is turned off, and the output signal OUT whose level is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T9) is output from the output terminal OUT. . The output signal OUT is output to the outside as the output signal SROUT1, and is given to the input terminal IN of the subsequent unit circuit 71. The subsequent unit circuit 71 performs the same operation as the first stage.
  • the output signal OUT of the high level VDD ⁇ Vth is output from all the output terminals OUT1 to OUTn over the period t0 to tn + 1.
  • the shift register 70 by providing the transistor T12, the potential of the node N1 is fixed to VSS during the all-on operation. That is, regardless of the level of the clock signals CK and CKB, the potential of the node N1 can be fixed to VSS and the all-on operation can be performed.
  • FIG. 22 is a circuit diagram of the unit circuit 81 included in the shift register 80.
  • a unit circuit 81 shown in FIG. 22 is obtained by adding a transistor T12 to the unit circuit 61 (see FIG. 18) included in the shift register 60 according to the sixth embodiment.
  • the drain terminal of the transistor T12 is connected to the node N1
  • the gate terminal is connected to the all-on control terminal AON
  • the source terminal is grounded.
  • the gate terminal of the transistor T4 is connected to the node N2.
  • FIG. 23 is a timing chart when the shift register 80 is fully turned on.
  • the all-on control signal AON is at a high level (active), and the all-on control signal AONB is at a low level.
  • the start pulse ST and the clock signals CK and CKB are each set to a high level.
  • the transistor T7 Since the start pulse ST is at a high level, the transistor T7 is turned on, and since the all-on control signal AONB is at a low level, the transistor T6 is turned off. Accordingly, the potential of the node N2 becomes VSS, so that the transistors T3 and T4 are turned off. Further, since the all-on control signal AON is at a high level, the transistors T12 and T9 are turned on. Further, since the all-on control signal AONB is at a low level, the transistor T8 is turned off.
  • the transistor T2 since the potential of the node N1 becomes VSS, the transistor T2 is turned off, and the output signal OUT whose level is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T9) is output from the output terminal OUT. .
  • the output signal OUT is output to the outside as the output signal SROUT1, and is given to the input terminal INs of the subsequent unit circuit 81.
  • the output signal OUT is output to the outside and is given to the input terminal INs of the subsequent unit circuit 81 and the input terminal INr of the previous unit circuit 81.
  • the output signal OUT of the high level VDD ⁇ Vth is output from all the output terminals OUT1 to OUTn over the period t0 to tn + 1.
  • the shift register 40 by providing the transistor T12, the potential of the node N1 is fixed to VSS during the all-on operation. That is, regardless of the level of the clock signals CK and CKB, the potential of the node N1 can be fixed to VSS and the all-on operation can be performed.
  • FIG. 24 is a circuit diagram of the unit circuit 91 included in the shift register 90.
  • a unit circuit 91 shown in FIG. 24 is obtained by adding a transistor T13 to the unit circuit 21 (see FIG. 5) included in the shift register 20 according to the second embodiment.
  • the transistor T13 functions as an output reset transistor.
  • the drain terminal of the transistor T13 is connected to the node N2, the gate terminal is connected to the all-on control terminal AON, and the source terminal is grounded.
  • FIG. 25 is a timing chart when the shift register 90 is fully turned on.
  • the all-on control signal AON is at a high level and the all-on control signal AONB is at a low level.
  • the start pulse ST and the clock signals CK and CKB are each set to a low level.
  • the transistor T7 Since the start pulse ST is at a low level, the transistor T7 is turned off, and since the all-on control signal AONB is at a low level, the transistor T6 is also turned off.
  • the transistor T13 since the transistor T13 is connected to the node N2, when the all-on control signal AON becomes high level, the potential of the node N2 becomes VSS and the transistor T3 is turned off.
  • the all-on control signal AON is at a high level, the transistor T10 is turned on, and the potential of the node N3 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T10). Thereby, the transistor T4 is turned on. Further, since the all-on control signal AONB is at a low level, the transistor T8 is turned off.
  • the potential of the node N1 becomes VSS, so that the transistor T2 is turned off. Since the transistor T9 is turned on, an output signal OUT having a level of VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T9) is output from the output terminal OUT.
  • the output signal OUT is output to the outside as the output signal SROUT1, and is given to the input terminal IN of the subsequent unit circuit 101.
  • the subsequent unit circuit 101 performs the same operation as the first stage.
  • the shift register 90 by providing the transistor T13, the potential of the node N2 is fixed to VSS during the all-on operation. That is, regardless of the levels of the start pulse ST and the clock signals CK and CKB, the potential of the node N2 can be fixed to VSS and the transistor T3 can be reliably turned off, so that the all-on operation is stabilized. be able to. Note that the start pulse ST and the clock signals CK and CKB may each be at a high level.
  • FIG. 26 is a circuit diagram of the unit circuit 101 included in the shift register 100.
  • a unit circuit 101 shown in FIG. 26 is obtained by adding a transistor T14 to the unit circuit 21 (see FIG. 5) included in the shift register 20 according to the second embodiment.
  • the drain terminal of the transistor T14 is connected to the node N2, the gate terminal is connected to the drain terminal of the transistor T3, the source terminal of the transistor T2, and the source terminal of the transistor T9. Grounded.
  • FIG. 27 is a timing chart when the shift register 100 is fully turned on.
  • the all-on control signal AON is at a high level and the all-on control signal AONB is at a low level.
  • the start pulse ST and the clock signals CK and CKB are each set to a low level.
  • the transistor T7 Since the start pulse ST is at a low level, the transistor T7 is turned off, and since the all-on control signal AONB is at a low level, the transistor T6 is also turned off.
  • the all-on control signal AON since the all-on control signal AON is at a high level, the transistor T9 is turned on, VDD is given to the gate terminal of the transistor T14, and the transistor T9 is turned on. Accordingly, the potential of the node N2 becomes VSS, so that the transistor T3 is turned off.
  • the all-on control signal AON since the all-on control signal AON is at a high level, the transistor T10 is turned on, and the potential of the node N3 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T10). Thereby, the transistor T4 is turned on.
  • the transistor T8 since the all-on control signal AONB is at a low level, the transistor T8 is turned off. Accordingly, the potential of the node N1 becomes VSS, so that the transistor T2 is turned off. Since the transistor T9 is turned on, an output signal OUT having a level of VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T9) is output from the output terminal OUT. The output signal OUT is output to the outside as the output signal SROUT1, and is given to the input terminal IN of the subsequent unit circuit 101. The subsequent unit circuit 101 performs the same operation as the first stage.
  • the potential of the node N2 is fixed to VSS during the all-on operation. That is, regardless of the levels of the start pulse ST and the clock signals CK and CKB, the potential of the node N2 can be fixed to VSS and the transistor T3 can be reliably turned off, so that the all-on operation is stabilized. be able to. Note that the start pulse ST and the clock signals CK and CKB may each be at a high level.
  • the unit circuit of each embodiment described above is configured by an N-channel transistor, but is not limited thereto, and may be configured by a P-channel transistor.
  • FIG. 28 is a block diagram showing a schematic configuration of a liquid crystal display device 110 including the shift register of the present invention.
  • the liquid crystal display device 110 shown in FIG. 28 is an active matrix display device including a display unit 111, a display control circuit 112, a scanning signal line driving circuit 113, and a data signal line driving circuit 114.
  • the shift register 10 is used as the scanning signal line driving circuit 113.
  • the display unit 111 shown in FIG. 28 includes n scanning signal lines G1 to Gn, m data signal lines S1 to Sm, and (m ⁇ n) display elements Pij (where m is An integer of 2 or more, j is an integer of 1 to m).
  • the scanning signal lines G1 to Gn are arranged in parallel to each other, and the data signal lines S1 to Sm are arranged in parallel to each other so as to be orthogonal to the scanning signal lines G1 to Gn.
  • a display element Pij is disposed in the vicinity of the intersection of the scanning signal line Gi and the data signal line Sj. In this way, the (m ⁇ n) display elements Pij are two-dimensionally arranged in m rows and n columns.
  • the scanning signal line Gi is connected in common to the display element Pij arranged in the i-th row, and the data signal line Sj is connected in common to the display element Pij arranged in the j-th column.
  • Control signals such as a horizontal synchronization signal HSYNC and a vertical synchronization signal VSYNC and display data DT are supplied from the outside of the liquid crystal display device 110. Based on these signals, the display control circuit 112 outputs clock signals CK 1 and CK 2, a start pulse ST and all-on control signals GAON and GAONB to the scanning signal line driving circuit 113, and outputs to the data signal line driving circuit 114. Control signal SC and display data DT.
  • the scanning signal line driving circuit 113 is composed of an n-stage shift register 10.
  • the shift register 10 When the shift register 10 is supplied with a low-level all-on control signal GAON and a high-level all-on control signal GAONB, the shift register 10 operates normally. That is, the shift register 10 sequentially sets the output signals SROUT1 to SROUTn to the high level (indicating the selected state) one by one based on the clock signals CK1 and CK2. Output signals SROUT1 to SROUTn are applied to scanning signal lines G1 to Gn, respectively. As a result, the scanning signal lines G1 to Gn are sequentially selected one by one, and the display elements Pij for one row are collectively selected.
  • the data signal line driving circuit 114 applies a voltage corresponding to the display data DT to the data signal lines S1 to Sm based on the control signal SC and the display data DT. As a result, a voltage corresponding to the display data DT is written to the selected one row of display elements Pij. In this way, the liquid crystal display device 110 displays an image.
  • the shift register 10 performs the all-on operation. Therefore, high-level output signals SROUT1 to SROUTn are simultaneously applied from the scanning signal line driving circuit 113 to the scanning signal lines G1 to Gn, respectively, and a voltage corresponding to the display data DT is written to all the display elements Pij.
  • FIG. 29 is a block diagram illustrating a schematic configuration of the liquid crystal display device 120 including the shift register 10.
  • a liquid crystal display device 120 illustrated in FIG. 29 is an active matrix display device including a display portion 121, a display control circuit 122, a scanning signal line driver circuit 123, and a data signal line driver circuit 124.
  • the shift register 10 is used by being incorporated in a data signal line driving circuit 124 that performs dot sequential driving.
  • the display unit 121 shown in FIG. 29 has the same configuration as the display unit 111 shown in FIG. However, in the display unit 121, the number of scanning signal lines is m, the number of data signal lines is n, and (m ⁇ n) display elements Pij are n in the row direction and m in the column direction. Two-dimensionally arranged.
  • the display control circuit 122 outputs a control signal GC to the scanning signal line driving circuit 123 based on the control signal and display data DT supplied from the outside, and the clock signals CK1 and CK2 to the data signal line driving circuit 124. , Start pulse ST, analog video data ADT, and all-on control signals SAON and SAONB are output.
  • the scanning signal line driving circuit 123 sequentially selects the scanning signal lines G1 to Gm one by one based on the control signal GC.
  • the data signal line driving circuit 124 includes an n-stage shift register 10 and n sampling switches SW1 to SWn including N-channel transistors. One ends of the sampling switches SW1 to SWn are connected to the data signal lines S1 to Sn, respectively, and the other end is connected to the video signal line VSIG to which the analog video data ADT is transmitted.
  • the output signals SROUT1 to SROUTn of the shift register 10 are supplied to the gate terminals of the N-channel transistors that are the sampling switches SW1 to SWn, respectively.
  • the shift register 10 When the low-level all-on control signal SAON and the high-level all-on control signal SAONB are supplied to the data signal line driving circuit 124, the shift register 10 operates normally. In this case, since the output signals SROUT1 to SROUTn sequentially become high level one by one, the sampling switches SW1 to SWn are sequentially turned on one by one, and the analog video data ADT is a data signal connected to the on-state sampling switch. Given to the line. As a result, voltages corresponding to the analog video data ADT are sequentially written to the display elements Pij for one row selected by the scanning signal line driving circuit 123 one by one. In this way, the liquid crystal display device 120 displays an image.
  • the shift register 10 performs the all-on operation.
  • high level output signals SROUT1 to SROUTn are simultaneously applied from the shift register 10 to the gate terminals of the sampling switches SW1 to SWn.
  • the sampling switches SW1 to SWn are simultaneously turned on, and the analog video data ADT is simultaneously applied to all the data signal lines S1 to Sn.
  • a voltage corresponding to the analog video data ADT is simultaneously written in the display elements Pij for one row selected by the scanning signal line driving circuit 123.
  • FIG. 30 is a timing chart showing the operation of the liquid crystal display device 120.
  • the shift register 10 included in the data signal line driving circuit 124 operates normally during the period t0 to tn.
  • high level output signals SROUT1 to SROUTn are sequentially output to the data signal lines S1 to Sn, one by one.
  • the all-on control signal SAON becomes high level, and the shift register 10 performs the all-on operation.
  • high level output signals ROUT1 to SROUTn are simultaneously output to the data signal lines S1 to Sn.
  • a liquid crystal display device provided with a scanning signal line drive circuit or a data signal line drive circuit with a built-in shift register 10 causes image disturbance when the power supply circuit is turned on, off, or forcibly turned off. There is. However, by fully turning on the shift register included in the scanning signal line driver circuit or the data signal line driver circuit, it is possible to suppress the disturbance of the image to the extent that it cannot be seen by human eyes. Hereinafter, each case will be described.
  • FIG. 31 is a block diagram showing a configuration of still another liquid crystal display device 130.
  • a liquid crystal display device 130 illustrated in FIG. 31 is an active matrix display device including a display portion 131, a scanning signal line driver circuit 133, and a data signal line driver circuit 134.
  • the scanning signal line driving circuit 133 and the data signal line driving circuit 134 incorporate the shift register 10, and the liquid crystal display device 130 is driven by dot sequential driving.
  • the scanning signal line drive circuit 133 and the data signal line drive circuit 134 are connected to a power supply circuit 136 that supplies power supply voltages VH and VL, and a capacitive element is provided between the terminal of the power supply circuit 136 and the ground terminal. 137 is provided.
  • the display unit 131 includes n scanning signal lines G1 to Gn, n data signal lines S1 to Sn, and (n ⁇ n) display elements Pij.
  • the scanning signal lines G1 to Gn are arranged in parallel to each other, and the data signal lines S1 to Sn are arranged in parallel to each other so as to be orthogonal to the scanning signal lines G1 to Gn.
  • a display element Pij is disposed in the vicinity of the intersection of the scanning signal line Gi and the data signal line Sj. In this way, (n ⁇ n) display elements Pij are arranged two-dimensionally by n in the row direction and the column direction.
  • the scanning signal line Gi is connected in common to the display element Pij arranged in the i-th row, and the data signal line Sj is connected in common to the display element Pij arranged in the j-th column.
  • the display element Pij is provided with a TFT 135 as a switching element.
  • the gate electrode of the TFT 135 is connected to the scanning signal lines G1 to Gn, and the drain electrode is connected to the pixel electrode Ep.
  • a common electrode Ec is provided opposite to the pixel electrode Ep, and a liquid crystal capacitance is formed by the pixel electrode Ep and the common electrode Ec.
  • An auxiliary electrode Es is also provided on the substrate on which the pixel electrode Ep is provided, and an auxiliary capacitance is formed by the pixel electrode Ep and the auxiliary electrode Es.
  • the auxiliary electrode Es is connected to the auxiliary electrode drive signal line Cs, and the auxiliary electrode drive signal line Cs is connected to the scanning signal line drive circuit 133 or an external circuit.
  • Each of the scanning signal line driving circuit 133 and the data signal line driving circuit 134 is composed of an n-stage shift register 10.
  • the scanning signal line driving circuit 133 is supplied with clock signals GCK1, GCK2, a start pulse GST, and an all-on control signal GAON
  • the data signal line driving circuit 134 is supplied with clock signals SCK1, SCK2, a start pulse SST, and an all-on control.
  • Signal SAON is provided.
  • the operations of the scanning signal line driving circuit 133 and the data signal line driving circuit 134 are the same as the operations of the scanning signal line driving circuit 113 of the liquid crystal display device 110 and the data signal line driving circuit 124 of the liquid crystal display device 120, respectively. Description is omitted.
  • the accumulated charge can be instantaneously extracted, the fact that the image is not distorted by human eyes can be used.
  • the power supply circuit 136 When the power supply circuit 136 is turned on, the TFTs 135 of all the display elements Pij are turned on. Thus, the accumulated charge can be removed instantly. For this reason, when the power supply voltages VH and VL rise to a sufficient level, the scanning signal line driving circuit 133 and the data signal line driving circuit 134 are respectively supplied with high-level (active) all-on control signals GAON and SAON, respectively.
  • the line drive circuit 133 and the data signal line drive circuit 134 are all turned on.
  • FIG. 32 is a timing chart showing the operation of the liquid crystal display device 130.
  • the power supply circuit 136 when the power supply circuit 136 is turned on at the beginning of the period t0, the power supply voltages VH and VL rise to a sufficient level during the period t0.
  • the all-on control signals GAON and SAON are set to the high level at the beginning of the period t1.
  • the scanning signal line driving circuit 133 starts the all-on operation, and applies the high level output signals GOUT11 to GOUT1n to the scanning signal lines G1 to Gn, respectively.
  • the data signal line driving circuit 134 is also turned on, and a high level output signal is simultaneously applied to the sampling switches SW1 to SWn.
  • the high-level output signals GOUT11 to GOUTn1 are applied to all the scanning signal lines G1 to Gn, respectively, so that the TFT 135 is turned on.
  • the sampling switches SW1 to SWn are all turned on, and the data signal lines S1 to Sn are connected to the video signal line VSIG.
  • the video signal line VSIG, the potential COM of the counter electrode Ec, and the potential Cs of the auxiliary electrode Es are set to a low level, respectively, whereby charges accumulated in the display element Pij are extracted to the video signal line VSIG.
  • the video signal line VSIG, the potential COM of the counter electrode Ec, and the potential Cs of the auxiliary electrode Es are set to the high level, respectively, and the display element Pij is charged with the initial charge from the video signal line VSIG.
  • the charge of the initial value is charged because the image may be disturbed if the potential COM of the counter electrode Ec and the potential Cs of the auxiliary electrode Es are changed while the pixel electrode Ep is in a floating state.
  • the all-on control signals GAON and SAON are set to the low level, the normal operation is started from the beginning of the period t5, and the analog video data ADT is transmitted to the video signal line VSIG from the beginning of the period t6.
  • the power supply circuit 136 is turned on at the beginning of the period t0 and the all-on operation is started from the beginning of the period t1, but only the power supply circuit 136 is turned on at the beginning of the period t0.
  • the all-on operation may be started at the same time.
  • FIG. 32 shows a case where the counter electrode Ec and the auxiliary electrode Es are AC driven during normal operation, but may be DC driven.
  • the shift register 10 is fully turned on when the power supply circuit 136 is turned on, the potential of the node N3 becomes VDD-Vth, so that the transistor T4 is turned on. As a result, the potential of the contact N1 becomes low level, and the transistor T2 is turned off. Further, since the high-level start pulse ST is applied to the gate terminal of the transistor T7, the transistor T7 is turned on. Therefore, the transistor T3 is also turned off. Further, the transistor T9 is turned on.
  • the all-on control signal AON goes low, so that the transistor T9 is turned off.
  • the all-on control signal AONB is at a high level, the transistor T6 is turned on. Therefore, the transistor T3 is turned on, and the low-level output signal OUT is output to the output terminal OUT. Therefore, it is not necessary to perform the initialization operation of the shift register 10 when returning from the all-on operation to the normal operation. As a result, the shift register 10 can quickly return to the normal operation as much as the initialization operation is unnecessary. Further, since there is no need to provide an initialization circuit in the unit circuit 11 of the shift register 10, the shift register 10 can be made small.
  • FIG. 33 is a timing chart when the power supply circuit 136 of the liquid crystal display device 130 is turned off.
  • the scanning signal line drive circuit 133 operates normally, and each of the high level scanning signals GOUT11.
  • To GOUTn1 are sequentially applied to the scanning signal lines G1 to Gn one by one.
  • the data signal line driving circuit 134 also sequentially applies high level output signals to the sampling switches SW1 to SWn one by one, and sequentially turns on the sampling switches SW1 to SWn.
  • the analog video data ADT is sequentially written to the data signal lines S1 to Sn, and the video is displayed on the display unit 131.
  • the high level (active) all-on control signal GAON is given to the scanning signal line drive circuit 133.
  • the scanning signal line driving circuit 133 starts the all-on operation, and simultaneously applies the high level output signals GOUT11 to GOUTn1 to the scanning signal lines G1 to Gn, respectively.
  • the sampling switches SW1 to SWn are all turned off, the display elements Pij connected to the same data signal line are electrically connected to each other.
  • the liquid crystal display device 130 is driven by dot inversion driving or scanning signal line inversion driving, the positive and negative charges accumulated in the display elements Pij connected to the same data signal line and adjacent to each other are mutually exchanged. Counteract each other. Then, when the potential COM of the counter electrode Ec shifts toward the non-voltage state, the display state shifts to a display state that is substantially uniform among all the display elements Pij. Further, at the end of the period t3, the video signal line VSIG, the potential COM of the counter electrode Ec, and the potential Cs of the auxiliary electrode Es are set to a low level, and the charge accumulated in the display element Pij is extracted to the video signal line VSIG.
  • the all-on operation is terminated at the end of the period t4, and the power supply circuit is turned off at the end of the period t5. In this way, it is possible to suppress the disturbance of the image displayed on the display unit 131 when the power supply circuit 136 is turned off.
  • This operation can be applied to a liquid crystal display device that performs dot inversion driving and scanning signal line inversion driving.
  • the all-on control signal SAON is set to the high level, so that the scanning signal lines G1 to Gn are simultaneously set to the high level.
  • the data signal lines S1 to Sn may be simultaneously set to the high level.
  • FIG. 34 is a timing chart when the power supply circuit 136 of the liquid crystal display device 130 that is normally operating is forcibly turned off. In this case, one end of the capacitive element 137 is connected to the output terminal of the power supply circuit 136, and the other end is grounded.
  • the scanning signal line drive circuit 133 operates normally. At this time, both the all-on control signals GAON and SAON are at a high level (inactive).
  • the all-on control signals GAON and SAON are simultaneously set to the low level (active).
  • the scanning signal line driving circuit 133 starts an all-on operation, and outputs high level output signals GOUT11 to GOUT1n to the scanning signal lines.
  • the data signal line driving circuit 134 also starts all-on operation, and outputs a high level output signal (not shown) to the data signal lines S1 to Sn.
  • the power supply voltages VH and VL do not instantaneously go low, but decrease according to the time constant determined by the capacitive element 137, and the end of the period t4. At low level. Accordingly, the output signals GOUT11 to GOUT1n of the scanning signal line driving circuit 133 and the output signal of the data signal line driving circuit 134 are also set to the low level at the end of the period t4, similarly to the power supply voltage VH. In this case, the same effect as that when the power supply circuit 136 is turned off is produced.
  • the shift register of the present invention has A shift register having a configuration in which unit circuits composed of transistors of the same conductivity type are connected in multiple stages and operated based on a plurality of clock signals,
  • the unit circuit is A first output control transistor having a first clock signal applied to one conduction terminal and the other conduction terminal connected to an output terminal;
  • an active all-on control signal is applied to the unit circuit, an on-voltage output signal is output to the output terminal, while when an inactive all-on control signal is applied to the unit circuit, the on-voltage output is output.
  • An all-on output signal generation circuit for stopping signal output and A precharge circuit that applies an on voltage to the control terminal of the first output control transistor based on an input signal when an inactive all-on control signal is applied to the unit circuit; And a discharge circuit that applies an off voltage to the control terminal of the first output control transistor when an active all-on control signal is supplied to the unit circuit.
  • the precharge circuit includes a precharge transistor in which an input signal is applied to a control terminal, an on-voltage is applied to one conduction terminal, and the other conduction terminal is connected to the control terminal of the first output control transistor. It can also be.
  • the precharge circuit is A first precharge transistor in which an inactive all-on control signal is applied to a control terminal and an on-voltage is applied to one conduction terminal; An input signal is applied to the control terminal, one conduction terminal is connected to the other conduction terminal of the first precharge transistor, and the other conduction terminal is connected to the control terminal of the first output control transistor. And a charge transistor.
  • a first reset transistor in which a second clock signal having a phase different from that of the first clock signal is applied to a control terminal and an on-voltage is applied to one conduction terminal;
  • the discharge circuit has a control terminal connected to the other conduction terminal of the first reset transistor, one conduction terminal connected to the control terminal of the first output control transistor, and an off voltage applied to the other conduction terminal.
  • a structure including a discharge transistor may also be employed.
  • a second reset transistor having an active all-on control signal applied to the control terminal and an on-voltage applied to one conduction terminal;
  • the discharge circuit has a control terminal connected to the other conduction terminal of the second reset transistor, one conduction terminal connected to the control terminal of the first output control transistor, and an off voltage applied to the other conduction terminal.
  • a structure including a discharge transistor may also be employed.
  • the discharge circuit has a control terminal connected to the other conduction terminal of the third reset transistor, one conduction terminal connected to the control terminal of the first output control transistor, and an off voltage applied to the other conduction terminal.
  • a configuration including a first discharge transistor may also be adopted.
  • a second output control transistor having one conduction terminal connected to the output terminal and an off voltage applied to the other conduction terminal, and a reset for applying an on voltage or an off voltage to the discharge circuit and the second output control transistor, respectively.
  • a signal generation circuit, The reset signal generation circuit includes: When the all-on control signal applied to the unit circuit is active, an on-voltage is applied to the discharge circuit based on a second clock signal having a phase different from that of the first clock signal, and the input signal is an on-voltage.
  • an off voltage is applied to the control terminal of the second output control transistor.
  • the control circuit of the discharge circuit and the second output control transistor is turned on based on the second clock signal while the input signal is an off-voltage. It can also be set as the structure which gives a voltage.
  • the reset signal generation circuit further includes: When all on control signals supplied to the unit circuit are inactive, an off voltage may be applied to the control terminals of the discharge circuit and the second output control transistor while the input signal is on voltage. .
  • the discharge circuit is A discharge transistor in which one conduction terminal is connected to the control terminal of the first output control transistor and an off voltage is applied to the other conduction terminal;
  • the reset signal generation circuit includes: A first reset transistor in which a second clock signal having a phase different from that of the first clock signal is applied to a control terminal and an on-voltage is applied to one conduction terminal; An inactive all-on control signal is provided to the control terminal, one conduction terminal is connected to the other conduction terminal of the first reset transistor and the control terminal of the discharge transistor, respectively, and the other conduction terminal is the second conduction terminal.
  • a reset isolation transistor connected to the output control transistor; The control signal is supplied with the input signal, one conduction terminal is connected to the other conduction terminal of the reset isolation transistor and the control terminal of the second output control transistor, respectively, and an off voltage is given to the other conduction terminal.
  • the discharge circuit is A discharge transistor in which one conduction terminal is connected to the control terminal of the first output control transistor and an off voltage is applied to the other conduction terminal;
  • the reset signal generation circuit includes: A first reset transistor in which a second clock signal having a phase different from that of the first clock signal is applied to a control terminal and an on-voltage is applied to one conduction terminal; A resistance element having one terminal connected to the other conduction terminal of the first reset transistor and the other terminal connected to a control terminal of the discharge transistor; An inactive all-on control signal is given to the control terminal, one conduction terminal is connected to the other conduction terminal of the resistance element and the control terminal of the discharge transistor, and the other conduction terminal is the second output control.
  • a reset isolation transistor connected to the transistor; The control signal is supplied with the input signal, one conduction terminal is connected to the other conduction terminal of the reset isolation transistor and the control terminal of the second output control transistor, respectively, and an off voltage is given to the other conduction terminal.
  • a second output control transistor having one conduction terminal connected to the output terminal and an off voltage applied to the other conduction terminal, and a reset for applying an on voltage or an off voltage to the discharge circuit and the second output control transistor, respectively.
  • a signal generation circuit, The reset signal generation circuit includes: When all on control signals applied to the unit circuit are active, an off voltage is applied to the control terminals of the discharge circuit and the second output control transistor while the input signal is an on voltage, When the all-on control signal supplied to the unit circuit is inactive, the discharge circuit and the first circuit are based on the second clock signal having a phase different from that of the first clock signal while the input signal is an off voltage. An on-voltage may be applied to the control terminal of the two-output control transistor.
  • the reset signal generation circuit further includes: When all on control signals supplied to the unit circuit are inactive, an off voltage may be applied to the control terminals of the discharge circuit and the second output control transistor while the input signal is on voltage. .
  • the unit circuit further includes an active all-on control signal applied to the control terminal, one conduction terminal connected to the control terminal of the second output control transistor, and an output voltage applied to the other conduction terminal.
  • a structure including a transistor can also be employed.
  • the unit circuit is further supplied with an active all-on control signal at its control terminal, one conduction terminal connected to the control terminal of the first output control transistor, and a second voltage at which the other conduction terminal is given off voltage.
  • a structure including a discharge transistor may also be employed.
  • a capacitor may be formed between the control terminal of the first output control transistor and the other conduction terminal of the first output control transistor.
  • the display device of the present invention includes: A display device including a display panel having data signal lines and scanning signal lines, A scanning signal line driving circuit including the shift register according to any one of the above, and sequentially selecting the scanning signal lines; A data signal line driving circuit for supplying a video signal to the data signal line; A power supply circuit for supplying a power supply voltage to the scanning signal line drive circuit and the data signal line drive circuit, When the power supply circuit is turned on or off, an active all-on control signal is applied to the scanning signal line driving circuit to activate all scanning signal lines.
  • the data signal line driving circuit includes any of the shift registers described above, When the power supply circuit is turned on or off, the active all-on control signal may be supplied to the data signal line driving circuit to apply the same voltage to all the data signal lines.
  • the present invention is applied to a shift register that operates based on a clock signal using shift registers of the same conductivity type, and is particularly suitable for a drive circuit of a display device or an imaging device.

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Abstract

　シフトレジスタを構成する単位回路（１１）は、ドレイン端子にクロック信号（ＣＫ）が与えられ、ソース端子が出力端子（ＯＵＴ）に接続されたトランジスタ（Ｔ２）と、アクティブな全オン制御信号（ＡＯＮ）が与えられると、出力端子（ＯＵＴ）にオン電圧を出力する一方、非アクティブな全オン制御信号（ＡＯＮＢ）が与えられると、上記オン電圧の出力を停止するトランジスタ（Ｔ９）と、非アクティブな全オン制御信号（ＡＯＮＢ）が与えられると、入力信号（ＩＮ）に基づいてトランジスタ（Ｔ２）の制御端子にオン電圧を与えるトランジスタ（Ｔ１）と、アクティブな全オン制御信号（ＡＯＮ）が与えられると、トランジスタ（Ｔ２）の制御端子にオフ電圧を与えるトランジスタ（Ｔ４）とを備える。これにより、簡易な構成により全オン動作後の誤動作を防止することができるシフトレジスタ及びそれを備えた表示装置を提供する。

Description

シフトレジスタ及び表示装置
　本発明は、シフトレジスタ及び表示装置に関し、特に表示装置の駆動回路に用いられるシフトレジスタに関する。
　アクティブマトリクス型の表示装置は、２次元状に配置された表示素子を行単位で選択し、選択した表示素子に表示データに応じた電圧を書き込むことにより。映像を表示する。表示素子を行単位で選択するためには、走査信号線駆動回路として、クロック信号に基づき出力信号を順にシフトするシフトレジスタが用いられる。また、点順次駆動を行う表示装置では、データ信号線駆動回路の内部に同様のシフトレジスタが設けられる。
　液晶表示装置では、表示素子内のトランジスタ（ＴＦＴ；Thin Film Transistor）を形成するための製造プロセスを用いて、表示素子の駆動回路を表示素子と一体に形成することがある。この場合には、製造コストを削減するために、シフトレジスタを含む駆動回路を、表示素子内のトランジスタと同一導電型のトランジスタで形成することが好ましい。また、シフトレジスタに与えるクロック信号の本数を多くすると、クロック配線用のレイアウト面積や消費電力などが増加する。このような背景から、同一導電型のトランジスタを用いて、２相のクロック信号に基づき動作するシフトレジスタが必要とされている。このようなシフトレジスタを用いる場合、液晶表示装置の電源回路をオンまたはオフしたときに発生する映像の乱れが人間の目に見えるため、視聴者が不快感を覚える場合がある。
　そこで、電源回路をオンしたときに、シフトレジスタの全ての出力端子からハイレベルの出力信号を出力させる全オン動作をさせることができれば、画面に表示される映像の乱れを緩和することができる。このような全オン動作をさせることができるシフトレジスタが、例えば特許文献１に開示されている。
　図３５は、特許文献１のシフトレジスタ１１０の構成を示すブロック図であり、図３６は、該シフトレジスタ１１０に含まれる単位回路１１１の回路図である。図３６に示す単位回路１１１の動作を説明する。シフトレジスタ１１０に含まれる複数の単位回路１１１は、それぞれ、全オン制御端子ＡＯＮ、ＡＯＮＢ（ＡＯＮの否定）を有し、シフトレジスタ１１０が全オン動作するとき、外部から全オン制御信号ＡＯＮ、ＡＯＮＢが与えられる。全オン制御信号ＡＯＮがハイレベルで、全オン制御信号ＡＯＮＢがローレベルのとき、トランジスタＴ１０８はオフ状態、トランジスタＴ１０９はオン状態になる。ここで、スタートパルスＳＴ及びクロック信号ＣＫ１、ＣＫ２がハイレベルとすると、節点Ｎ１０２の電位はＶＳＳ、節点Ｎ１０１の電位はＶＤＤになり、出力端子ＯＵＴからは電位がＶＤＤの出力信号が出力される。他の単位回路も同様に、ＶＤＤの出力信号が同時に出力される。したがって、このような単位回路で構成されたシフトレジスタでは、全オン動作を行うことができる。
国際公開公報「ＷＯ２００９／０３４７４９号公報（２００９年３月１９日公開）」
　しかしながら、上記シフトレジスタ１１０では、節点Ｎ１０１の電位が、全オン動作時にＶＤＤになり、全オン動作後、通常動作に復帰する際にも、ＶＤＤがチャージされたままであるため、トランジスタＴ１０２がオン状態になる場合がある。この場合に、クロック信号ＣＫがハイレベルになると、通常動作復帰時にハイレベルの出力信号が出力され、誤動作を引き起こすおそれがある。よって、このような誤動作を防止するためには、全オン動作後（通常動作復帰時）に、節点Ｎ１０１の電位をＶＳＳに固定するなど、初期化動作を別途行わなければならず、回路構成が複雑になる。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、簡易な構成により全オン動作後の誤動作を防止することができるシフトレジスタ及びそれを備えた表示装置を提供することにある。
　本発明のシフトレジスタは、上記課題を解決するために、
　同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、複数のクロック信号に基づいて動作するシフトレジスタであって、
　上記単位回路は、
　　一方の導通端子に第１クロック信号が与えられ、他方の導通端子が出力端子に接続された第１出力制御トランジスタと、
　　アクティブな全オン制御信号が上記単位回路に与えられると、上記出力端子にオン電圧の出力信号を出力する一方、非アクティブな全オン制御信号が上記単位回路に与えられると、上記オン電圧の出力信号の出力を停止する全オン出力信号生成回路と、
　　非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第１出力制御トランジスタの上記制御端子にオン電圧を与えるプリチャージ回路と、
　　アクティブな全オン制御信号が上記単位回路に与えられると、上記第１出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備えることを特徴とする。
　上記の構成によれば、アクティブな全オン制御信号が上記単位回路に与えられると（全オン動作）、上記第１出力制御トランジスタの制御端子にオフ電圧が与えられる。よって、全オン動作後、通常動作に復帰する際、すなわち、全オン制御信号が非アクティブで入力信号がローレベルのときに、上記プリチャージ回路と上記第１出力制御トランジスタとの接続点（節点Ｎ１）の電位はＶＳＳになるため、上記第１出力制御トランジスタがオン状態になることはない。
　そのため、全オン動作後、通常動作に復帰するときに、従来のようにトランジスタＴ２（図３６のトランジスタ１０２）がオン状態になって、ハイレベルのクロック信号ＣＫが出力されるおそれはない。よって、シフトレジスタの誤動作を防止することができる。また、上記単位回路は、従来の単位回路（図３６参照）と比較して回路構成が複雑化することもない。
　本発明の表示装置は、上記課題を解決するために、
　データ信号線及び走査信号線を備えた表示パネルを備えた表示装置であって、
　上記の何れかに記載のシフトレジスタを含み、上記走査信号線を順次選択する走査信号線駆動回路と、
　上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
　上記走査信号線駆動回路及び上記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、
　上記電源回路をオンまたはオフしたとき、アクティブな全オン制御信号を上記走査信号線駆動回路に与えて、全ての走査信号線をアクティブにすることを特徴とする。
　本発明の表示装置は、
　データ信号線及び走査信号線を備えた表示パネルを備えた表示装置であって、
　上記の何れかに記載のシフトレジスタを含み、上記走査信号線を順次選択する走査信号線駆動回路と、
　上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
　上記走査信号線駆動回路及び上記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、
　上記電源回路をオンまたはオフしたとき、アクティブな全オン制御信号を上記走査信号線駆動回路に与えて、全ての走査信号線をアクティブにすることを特徴とする。
　本発明のシフトレジスタは、以上のように、上記単位回路は、非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第１出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、アクティブな全オン制御信号が上記単位回路に与えられると、上記第１出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備える構成である。よって、簡易な構成により全オン動作後の誤動作を防止することができるシフトレジスタ及びそれを備えた表示装置を提供することができる。
本発明の実施の形態１に係るシフトレジスタの構成を示すブロック図である。 図１のシフトレジスタに含まれる単位回路の回路図である。 図１のシフトレジスタの通常動作時のタイミングチャートである。 図１のシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態２に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態２に係るシフトレジスタにおいて、クロック信号ＣＫ、ＣＫＢがハイレベルの場合における全オン動作時のタイミングチャートである。 実施の形態２に係るシフトレジスタにおいて、クロック信号ＣＫ、ＣＫＢがローレベルの場合における全オン動作時のタイミングチャートである。 実施の形態３に係るシフトレジスタの構成を示すブロック図である。 図８に示すシフトレジスタに含まれる単位回路の回路図である。 図８に示すシフトレジスタの通常動作時のタイミングチャートである。 図８に示すシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態４に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態４に係るシフトレジスタの全オン動作時のタイミングチャートである。 実施の形態１に係るシフトレジスタに含まれる単位回路の他の構成を示す回路図である。 実施の形態３に係るシフトレジスタに含まれる単位回路の他の構成を示す回路図である。 本発明の実施の形態５に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態５に係るシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態６に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態６に係るシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態７に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態７に係るシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態８に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態８に係るシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態９に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態９に係るシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態１０に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態１０に係るシフトレジスタの全オン動作時のタイミングチャートである。 本発明のシフトレジスタを備えた液晶表示装置の概略構成を示すブロック図であ。 本発明のシフトレジスタを備えた他の液晶表示装置の概略構成を示すブロック図である。 図２９に示す液晶表示装置の動作を示すタイミングチャートである。 本発明のシフトレジスタを備えた他の液晶表示装置の概略構成を示すブロック図である。 図３１に示す液晶表示装置の動作を示すタイミングチャートである。 図３１に示す液晶表示装置の電源回路をオフする場合のタイミングチャートである。 図３１に示す通常動作している液晶表示装置の電源回路が強制的にオフされた場合のタイミングチャートである。 従来のシフトレジスタの全オン動作時のタイミングチャートである。 図３５に示すシフトレジスタの全オン動作時のタイミングチャートである。
　〔実施の形態１〕
　本発明に係る実施の形態１について、以下に説明する。図１は、実施の形態１に係るシフトレジスタの構成を示すブロック図である。図１に示すシフトレジスタ１０は、ｎ個（ｎは２以上の整数）の単位回路１１を多段接続して構成されている。単位回路１１は、クロック端子ＣＫ、ＣＫＢ、入力端子ＩＮ、全オン制御端子ＡＯＮ、ＡＯＮＢ、及び出力端子ＯＵＴを有している。以下、各端子経由で入出力される信号を当該端子と同じ名称で呼ぶ（例えば、クロック端子ＣＫ経由で入力される信号をクロック信号ＣＫという）。
　シフトレジスタ１０には、外部からスタートパルスＳＴと２相のクロック信号ＣＫ（ＣＫ１）、ＣＫＢ（ＣＫ２）、及び全オン制御信号ＡＯＮ、ＡＯＮＢ（ＡＯＮの否定）が供給される。スタートパルスＳＴは、１段目の単位回路１１の入力端子ＩＮに与えられる。クロック信号ＣＫ１（第１クロック信号）は、奇数段目の単位回路１１のクロック端子ＣＫと、偶数段目（偶数にはゼロも含まれる、以下同じ）の単位回路１１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２（第２クロック信号）は、奇数段目の単位回路１１のクロック端子ＣＫＢと、偶数段目の単位回路１１のクロック端子ＣＫに与えられる。全オン制御信号ＡＯＮ、ＡＯＮＢは、単位回路１１の全オン制御端子ＡＯＮ、ＡＯＮＢにそれぞれ与えられる。単位回路１１の出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎとして外部に出力されるとともに、後段の単位回路１１の入力端子ＩＮに与えられる。
　なお、各単位回路１１に与えられるクロック信号は、２相に限定されるものではなく、３相以上であってもよい。例えば、４相クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４が設けられ、クロック信号ＣＫ１とＣＫ３とが同位相に、クロック信号ＣＫ２とＣＫ４とが同位相に設定されている構成としてもよい。この構成では、例えば、クロック信号ＣＫ１が、１段目の単位回路１１のクロック端子ＣＫと、２段目の単位回路１１のクロック端子ＣＫＢに与えられ、クロック信号ＣＫ２が、１段目の単位回路１１のクロック端子ＣＫＢと、２段目の単位回路１１のクロック端子ＣＫに与えられ、クロック信号ＣＫ３が、３段目の単位回路１１のクロック端子ＣＫと、４段目の単位回路１１のクロック端子ＣＫＢに与えられ、クロック信号ＣＫ４が、３段目の単位回路１１のクロック端子ＣＫＢと、４段目の単位回路１１のクロック端子ＣＫに与えられ、以降の単位回路１１には上記の順にクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４が与えられる構成とすることができる。
　図２は、シフトレジスタ１０に含まれる単位回路１１の回路図である。図２に示すように、単位回路１１は同一導電型のトランジスタで構成され、９個のＮチャネル型トランジスタＴ１～Ｔ９と、２個の容量Ｃ１、Ｃ２と、１個の抵抗Ｒ１（抵抗素子）とを含んでいる。トランジスタＴ１はプリチャージ回路またはプリチャージトランジスタ（第２プリチャージトランジスタ）、トランジスタＴ２は出力制御トランジスタ（第１出力制御トランジスタ）、トランジスタＴ３は出力制御トランジスタ（第２出力制御トランジスタ）、トランジスタＴ４はディスチャージ回路またはディスチャージトランジスタ（第１ディスチャージトランジスタ）、トランジスタＴ５はリセットトランジスタ（第１リセットトランジスタ）、トランジスタＴ６はリセット分離トランジスタ、トランジスタＴ７はリセットトランジスタ（第２リセットトランジスタ）、トランジスタＴ８はプリチャージトランジスタ（第１プリチャージトランジスタ）、トランジスタＴ９は全オン出力信号生成回路、プリチャージトランジスタＴ５～Ｔ７はリセット信号生成回路として機能する。以下、ゲート端子（制御端子）に与えたときにトランジスタをオン状態にする電圧（信号のレベル）をオン電圧（オンレベル）といい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル）をオフ電圧（オフレベル）という。Ｎチャネル型トランジスタでは、ハイ電圧がオン電圧（ハイレベルがオンレベル）、ロー電圧がオフ電圧（ローレベルがオフレベル）になり、Ｐチャネル型トランジスタではその逆になる。
　トランジスタＴ１のドレイン端子（一方の導通端子）は、トランジスタＴ８のソース端子に接続され、ゲート端子（制御端子）は、入力端子ＩＮに接続される。また、トランジスタＴ１のソース端子（他方の導通端子）は、トランジスタＴ２のゲート端子と、トランジスタＴ４のドレイン端子とに接続される。以下、この接続点を節点Ｎ１という。トランジスタＴ２のドレイン端子は、クロック端子ＣＫに接続され、ソース端子は、出力端子ＯＵＴと、トランジスタＴ３のドレイン端子とに接続される。トランジスタＴ３、Ｔ４のソース端子は接地される。
　トランジスタＴ５のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ５のソース端子は、抵抗Ｒ１の一端に接続される。トランジスタＴ６のドレイン端子は、抵抗Ｒ１の他端に接続され、ソース端子は、トランジスタＴ７のドレイン端子に接続され、ゲート端子は、全オン制御端子ＡＯＮＢに接続される。抵抗Ｒ１とトランジスタＴ６との接続点は、トランジスタＴ４のゲート端子にも接続される。以下、この接続点を節点Ｎ３という。トランジスタＴ７のゲート端子は、入力端子ＩＮに接続され、ソース端子は接地される。トランジスタＴ６、Ｔ７の接続点は、トランジスタＴ３のゲート端子にも接続される。以下、この接続点を節点Ｎ２という。
　トランジスタＴ８のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ８のソース端子は、トランジスタＴ１のドレイン端子に接続され、ゲート端子は、全オン制御端子ＡＯＮＢに接続される。
　トランジスタＴ９のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ９のソース端子は、出力端子ＯＵＴに接続され、ゲート端子は、全オン制御端子ＡＯＮに接続される。
　容量Ｃ１、Ｃ２は容量素子で構成される。容量Ｃ１はトランジスタＴ２のゲート端子とソース端子との間に設けられ、容量Ｃ２は、節点Ｎ２と接地との間に設けられる。容量Ｃ１はブートストラップ容量として機能し、容量Ｃ２は電荷を保持するための容量として機能する。なお、容量Ｃ１、Ｃ２は、容量素子ではなく、配線容量やトランジスタの寄生容量を用いて構成してもよい。これにより、容量素子を設けない分だけ回路構成を簡素化することができる。
　上記構成の単位回路１１を含むシフトレジスタ１０は、ハイレベルの出力信号ＯＵＴを１つずつ順に出力する通常動作の他に、全ての出力端子ＯＵＴにハイレベルの出力信号ＯＵＴを同時に出力する全オン動作を行う。以下、クロック信号ＣＫ１、ＣＫ２を含め、シフトレジスタ１０の内部の信号と入出力信号の電位は、特に断わらない限り、ハイレベルのときにはＶＤＤ、ローレベルのときにはＶＳＳであるとする。
　（通常動作）
　次に、通常動作について図３を用いて説明する。図３は、シフトレジスタ１０の通常動作時のタイミングチャートである。図３において、期間ｔ０～期間ｔｎ＋１は、それぞれ前半と後半に分けられ、また通常動作の期間中、全オン制御信号ＡＯＮはローレベル（非アクティブ）、全オン制御信号ＡＯＮＢはハイレベルである。
　スタートパルスＳＴは、期間ｔ０の前半でハイレベルになり、クロック信号ＣＫ１は期間ｔｏｄ（ｏｄは奇数；以下、奇数期間という）の前半でハイレベルになり、クロック信号ＣＫ２は期間ｔｅｖ（ｅｖは偶数；以下、偶数期間という）の前半でハイレベルになる。それ以外のときには、これら３つの信号はローレベルになる。このようにクロック信号ＣＫ１、ＣＫ２は、互いに位相が異なり、ハイレベル期間が重複しないように設定されている。
　図３に示すように、入力信号ＩＮとしてスタートパルスＳＴが与えられたとき、１段目の単位回路１１（以下、単位回路ＳＲ１という）は、以下のように動作する。単位回路ＳＲ１では、入力信号ＩＮは期間ｔ０の前半でハイレベルになり、クロック信号ＣＫ（ＣＫ１）は奇数期間の前半でハイレベルになり、クロック信号ＣＫＢ（ＣＫ２）は偶数期間の前半でハイレベルになる。
　期間ｔ０の前半では、スタートパルスＳＴがハイレベルになると、トランジスタＴ１がオン状態になるため、節点Ｎ１の電位はＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１、Ｔ８の閾値電圧）になり、トランジスタＴ２はオン状態になる。また、クロック信号ＣＫＢがハイレベルになると、トランジスタＴ５がオン状態になる。さらに、スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢが通常動作時ではハイレベルであるため、トランジスタＴ６がオン状態になる。ここで、抵抗Ｒ１が高抵抗である場合、節点Ｎ２、節点Ｎ３の電位がともにＶＳＳになり、トランジスタＴ３、Ｔ４はともにオフ状態になる。このとき、クロック信号ＣＫはローレベルであり、また全オン制御信号ＡＯＮは通常動作時ではローレベル（非アクティブ）でありトランジスタＴ９がオフ状態であるため、出力信号ＯＵＴはローレベルになる。なお、容量Ｃ１には、トランジスタＴ２のゲートーソース間の電位差ＶＤＤ－Ｖｔｈに応じた電荷が蓄積される。
　期間ｔ０の後半では、スタートパルスＳＴとクロック信号ＣＫＢがローレベルになるため、トランジスタＴ１、Ｔ５、Ｔ７はオフ状態になる。トランジスタＴ１がオフ状態になると、節点Ｎ１はフローティング状態になるが、節点Ｎ１の電位は、容量Ｃ１によってＶＤＤ－Ｖｔｈに保持される。
　期間ｔ１の前半では、クロック信号ＣＫがハイレベルになる。このとき、トランジスタＴ２はオン状態であるため、出力信号ＯＵＴはハイレベルになる。また、節点Ｎ１はフローティング状態であり、節点Ｎ１とトランジスタＴ２のソース端子とは、電位差ＶＤＤ－Ｖｔｈを保持した容量Ｃ１を介して接続されている。トランジスタＴ２のソース端子の電位がＶＳＳからＶＤＤに変化すると、節点Ｎ１の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。そのため、最大電圧がＶＤＤであるクロック信号ＣＫは、トランジスタＴ２を電圧降下なく通過し、出力端子ＯＵＴからはクロック信号ＣＫがそのままの電圧レベルで出力される。
　期間ｔ１の後半では、クロック信号ＣＫがローレベルになる。このとき、トランジスタＴ２はオン状態であるため、出力信号ＯＵＴはローレベルになり、節点Ｎ１の電位は、ＶＤＤ－Ｖｔｈに戻る。
　期間ｔ２の前半では、クロック信号ＣＫＢがハイレベルになるため、トランジスタＴ５がオン状態になり、節点Ｎ２、節点Ｎ３の電位が上昇する。その結果、トランジスタＴ３、Ｔ４がオン状態になるため、節点Ｎ１及び出力端子ＯＵＴの電位はＶＳＳになる。なお、このとき、節点Ｎ２の電位はＶＤＤ－Ｖｔｈになり、容量Ｃ２には電源電圧ＶＤＤに応じた電荷が蓄積される。
　これ以降、単位回路ＳＲ１は、以下のように動作する。奇数期間の前半では、クロック信号ＣＫはハイレベル、クロック信号ＣＫＢはローレベルになるため、トランジスタＴ５がオフ状態になる。そのため、節点Ｎ２の電位は、容量Ｃ２によってＶＤＤ－Ｖｔｈに保持される。一方、偶数期間の前半では、クロック信号ＣＫはローレベル、クロック信号ＣＫＢはハイレベルになるため、トランジスタＴ５がオン状態になる。そのため、節点Ｎ２の電位はＶＤＤ－Ｖｔｈになり、容量Ｃ２には電源電圧ＶＤＤに応じた電荷が蓄積される。
　この結果、図３に示すように、単位回路ＳＲ１内の節点Ｎ１の電位は、期間ｔ０と、期間ｔ１の後半ではＶＤＤ－Ｖｔｈになり、期間ｔ１の前半ではＶＤＤよりも高いレベルになり、それ以外ではＶＳＳになる。単位回路ＳＲ１内の節点Ｎ２の電位は、期間ｔ０と期間ｔ１とではＶＳＳになり、期間ｔ２以降ではＶＤＤ－Ｖｔｈになる。また、単位回路ＳＲ１の出力信号ＯＵＴ（シフトレジスタ１０の出力信号ＳＲＯＵＴ１）は、期間ｔ１の前半ではハイレベルになり、それ以外ではローレベルになる。
　同様に、ｉ段目（ｉは１以上ｎ以下の整数）の単位回路１１の出力信号ＯＵＴｉ（シフトレジスタ１０の出力信号ＳＲＯＵＴｉ）は、期間ｔｉの前半ではハイレベルになり、それ以外ではローレベルになる。このようなシフトレジスタ１０は、２相のクロック信号ＣＫ１、ＣＫ２に基づき、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎを１つずつ順にハイレベルにする。
　（全オン動作）
　次に、全オン動作について図４を用いて説明する。図４は、シフトレジスタ１０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル（アクティブ）、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢはそれぞれハイレベルに設定される。
　スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、クロック信号ＣＫＢがハイレベルであるため、トランジスタＴ５がオン状態になり、節点Ｎ３の電位がＶＤＤ－Ｖｔｈになるため、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になる。このとき、全オン制御信号ＡＯＮはハイレベルであるため、トランジスタＴ９がオン状態になり、出力端子ＯＵＴから、レベルがＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路１１の入力端子ＩＮに与えられ、後段の単位回路１１では上記１段目と同様の動作を行う。
　このように、全オン動作時には、期間ｔ０～ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１～ＯＵＴｎから、ハイレベルＶＤＤ－Ｖｔｈの出力信号ＯＵＴが出力される。
　本実施の形態１に係るシフトレジスタ１０によれば、全オン動作時では、クロック信号ＣＫＢがハイレベルであり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ４、Ｔ５がオン状態、トランジスタＴ６がオフ状態になり、節点Ｎ１の電位がＶＳＳに固定される。そのため、全オン動作後、通常動作に復帰するときに、従来のようにトランジスタＴ２がオン状態になってクロック信号ＣＫが出力されるおそれはない。よって、シフトレジスタ１０の誤動作を防止することができる。また、本実施の形態１に係る単位回路１１は、図２に示すように、従来の単位回路（図３６参照）と比較して回路構成が複雑化することもない。
　さらに、本実施の形態１に係るシフトレジスタ１０の単位回路１１には、トランジスタＴ８が設けられており、全オン動作時ではオフ状態になる。そのため、全オン動作時に、トランジスタＴ１、Ｔ４がオン状態になっても、トランジスタＴ１、Ｔ４に貫通電流が流れることはない。よって、シフトレジスタ１０の動作を安定化させることができる。
　なお、図２の単位回路１１において、トランジスタＴ８が設けられていない構成としてもよい。この場合には、トランジスタＴ１、Ｔ４に流れる貫通電流を抑えて誤動作を防止するため、すなわち節点Ｎ１の電位がＶＳＳになるように、トランジスタＴ４の能力（サイズ）を、トランジスタＴ１の能力（サイズ）よりも大きくしておくことが好ましい。後述の各単位回路についても同様である。
　また、図２の単位回路１１において、抵抗Ｒ１が設けられていない構成、あるいは、抵抗Ｒ１とトランジスタＴ５の接続関係が逆転した構成としてもよい。例えば、抵抗素子を設けず抵抗Ｒ１に相当する寄生抵抗を利用する構成や、抵抗素子を設けずトランジスタＴ５のサイズを調整する構成により、上記動作を実現することができる。後述の各単位回路についても同様である。
　次に、本発明に係るシフトレジスタの他の形態について説明する。なお、以下の説明では、主に、実施の形態１に係るシフトレジスタ１０との相違点について説明するものとし、実施の形態１で説明した各構成要素と同一の機能を有する構成要素には同一の番号を付し、その説明を省略する。
　〔実施の形態２〕
　本発明に係る実施の形態２について、以下に説明する。実施の形態２に係るシフトレジスタ２０の構成（図示せず）は、図１に示す実施の形態１に係るシフトレジスタ１０と同一である。図５は、シフトレジスタ２０に含まれる単位回路２１の回路図である。図５に示す単位回路２１は、実施の形態１に係るシフトレジスタ１０に含まれる単位回路１１（図２参照）に、トランジスタＴ１０を追加したものである。トランジスタＴ１０は、リセットトランジスタ（第２リセットトランジスタ）として機能する。
　図５に示すように、トランジスタＴ１０のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ１０のソース端子は、節点Ｎ３に接続され、ゲート端子は、全オン制御端子ＡＯＮに接続される。
　シフトレジスタ２０の通常動作は、シフトレジスタ１０の通常動作と同一であるため、以下では、全オン動作について説明する。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル（アクティブ）、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴは、ハイレベルに設定される。クロック信号ＣＫ、ＣＫＢのレベルは任意に設定することができる。そこで、まずクロック信号ＣＫ、ＣＫＢがハイレベルの場合を説明する。図６は、クロック信号ＣＫ、ＣＫＢがハイレベルの場合における、シフトレジスタ２０の全オン動作時のタイミングチャートである。
　スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、全オン制御信号ＡＯＮはハイレベルであるため、トランジスタＴ１０がオン状態になり、節点Ｎ３の電位がＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１０の閾値電圧）になる。これにより、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位がＶＳＳになるため、トランジスタＴ２はオフ状態になる。そして、トランジスタＴ９がオン状態になるため、出力端子ＯＵＴから、レベルがＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路２１の入力端子ＩＮに与えられ、後段の単位回路２１は上記１段目と同様の動作を行う。
　このように、全オン動作時には、期間ｔ０～ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１～ＯＵＴｎから、ハイレベルＶＤＤ－Ｖｔｈの出力信号ＯＵＴが出力される。
　次に、クロック信号ＣＫ、ＣＫＢがローレベルの場合を説明する。図７は、クロック信号ＣＫ、ＣＫＢがローレベルの場合における、シフトレジスタ２０の全オン動作時のタイミングチャートである。
　スタートパルスＳＴがハイレベルであるため、Ｔ７がオン状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、クロック信号ＣＫＢがローレベルであっても、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ１０がオン状態になることにより、節点Ｎ３の電位がＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１０の閾値電圧）になる。これにより、トランジスタＴ４がオン状態になるため、節点Ｎ１の電位がＶＳＳになり、トランジスタＴ２はオフ状態になる。そして、トランジスタＴ９がオン状態になるため、出力端子ＯＵＴから、レベルがＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路２１の入力端子ＩＮに与えられ、後段の単位回路２１は上記１段目と同様の動作を行う。
　このように、クロック信号ＣＫ、ＣＫＢがローレベルの場合も、全オン動作時には、期間ｔ０～ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１～ＯＵＴｎから、ハイレベルＶＤＤ－Ｖｔｈの出力信号ＯＵＴが出力される。
　本実施の形態に係るシフトレジスタ２０によれば、トランジスタＴ１０が設けられることにより、全オン動作時では、節点Ｎ３の電位がＶＤＤ－Ｖｔｈ（オン電圧）になるため、トランジスタＴ４がオン状態になり、節点Ｎ１の電位がＶＳＳに固定される。すなわち、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ１の電位をＶＳＳに固定して、全オン動作を行うことができる。
　〔実施の形態３〕
　本発明に係る実施の形態３について、以下に説明する。図８は、実施の形態３に係るシフトレジスタの構成を示すブロック図である。図８に示すシフトレジスタ３０は、（ｎ＋１）個の単位回路３１を多段接続して構成されている。単位回路３１は、クロック端子ＣＫ、ＣＫＢ、入力端子ＩＮｓ、ＩＮｒ、全オン制御端子ＡＯＮ、ＡＯＮＢ、及び出力端子ＯＵＴを有している。
　シフトレジスタ３０には、外部からスタートパルスＳＴと２相のクロック信号ＣＫ、ＣＫＢ、及び全オン制御信号ＡＯＮ、ＡＯＮＢ（ＡＯＮの否定）が供給される。スタートパルスＳＴは、１段目の単位回路３１の入力端子ＩＮｓに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路３１のクロック端子ＣＫと、偶数段目の単位回路３１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路３１のクロック端子ＣＫＢと、偶数段目の単位回路３１のクロック端子ＣＫに与えられる。全オン制御信号ＡＯＮ、ＡＯＮＢは、単位回路３１の全オン制御信号端子ＡＯＮ、ＡＯＮＢにそれぞれ与えられる。（ｎ＋１）段目を除く単位回路３１の出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎとして外部に出力されるとともに、後段の単位回路３１の入力端子ＩＮｓ、及び前段の単位回路３１の入力端子ＩＮｒに与えられる。（ｎ＋１）段目の単位回路３１の出力信号ＯＵＴ（出力信号dummy）は、ｎ段目の単位回路３１の入力端子ＩＮｒ、及び、遅延回路３２（例えばバッファ）を介して（ｎ＋１）段目の単位回路３１の入力端子ＩＮｒに与えられる。
　図９は、シフトレジスタ３０に含まれる単位回路３１の回路図である。図９に示すように、単位回路３１は同一導電型のトランジスタで構成され、９個のＮチャネル型トランジスタＴ１～Ｔ４、Ｔ６～Ｔ９、Ｔ１１と、２個の容量Ｃ１、Ｃ２とを含んでいる。トランジスタＴ１１はリセットトランジスタ（第３リセットトランジスタ）、トランジスタＴ６、Ｔ７、Ｔ１１はリセット信号生成回路として機能する。
　トランジスタＴ１１のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ１１のソース端子は、トランジスタＴ６のドレイン端子に接続され、ゲート端子は、入力端子ＩＮｒに接続される。トランジスタＴ６、Ｔ１１の接続点（節点Ｎ３）は、トランジスタＴ４のゲート端子にも接続される。
　トランジスタＴ６のソース端子は、トランジスタＴ７のドレイン端子に接続され、ゲート端子は、全オン制御端子ＡＯＮＢに接続される。トランジスタＴ７のゲート端子は、入力端子ＩＮｓに接続され、ソース端子は接地される。トランジスタＴ６、Ｔ７の接続点（節点Ｎ２）は、トランジスタＴ３のゲート端子にも接続される。
　上記構成の単位回路３１を含むシフトレジスタ３０は、実施の形態１に係るシフトレジスタ１０と同様、ハイレベルの出力信号を１つずつ順に出力する通常動作の他に、全ての出力端子ＯＵＴにハイレベルの出力信号ＯＵＴを同時に出力する全オン動作を行う。また、シフトレジスタ３０では、出力信号ＯＵＴが、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎとして外部に出力されるとともに、後段の単位回路３１の入力端子ＩＮｓ、及び前段の単位回路３１の入力端子ＩＮｒに入力される。すなわち、シフトレジスタ３０は、後段の単位回路３１の出力信号を用いて、節点Ｎ１のディスチャージと、出力信号のプルダウンを行う。
　（通常動作）
　次に、通常動作について図１０を用いて説明する。図１０は、シフトレジスタ３０の通常動作時のタイミングチャートである。図１０において、期間ｔ０～期間ｔｎ＋１は、それぞれ前半と後半に分けられ、また通常動作の期間中、全オン制御信号ＡＯＮはローレベル（非アクティブ）、全オン制御信号ＡＯＮＢはハイレベルである。
　スタートパルスＳＴは、期間ｔ０の前半でハイレベルになり、クロック信号ＣＫ１は期間ｔｏｄの前半でハイレベルになり、クロック信号ＣＫ２は期間ｔｅｖの前半でハイレベルになる。それ以外のときには、これら３つの信号はローレベルになる。このようにクロック信号ＣＫ１、ＣＫ２は、互いに位相が異なり、ハイレベル期間が重複しないように設定されている。
　図１０に示すように、入力信号ＩＮｓとしてスタートパルスＳＴが与えられたとき、１段目の単位回路ＳＲ１は、以下のように動作する。単位回路ＳＲ１では、入力信号ＩＮｓは期間ｔ０の前半でハイレベルになり、クロック信号ＣＫは奇数期間の前半でハイレベルになり、クロック信号ＣＫＢは偶数期間の前半でハイレベルになる。
　期間ｔ０の前半では、スタートパルスＳＴがハイレベルになると、トランジスタＴ１がオン状態になるため、節点Ｎ１の電位はＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１、Ｔ８の閾値電圧）になり、トランジスタＴ２はオン状態になる。また、スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢが通常動作時ではハイレベルであるため、トランジスタＴ６がオン状態になる。ここで、入力信号ＩＮｒは期間ｔ０でローレベルであるため、トランジスタＴ１１はオフ状態になり、節点Ｎ２、節点Ｎ３の電位がともにＶＳＳになり、トランジスタＴ３、Ｔ４はともにオフ状態になる。このとき、クロック信号ＣＫはローレベルであり、また全オン制御信号ＡＯＮは通常動作時ではローレベルでありトランジスタＴ９がオフ状態であるため、出力信号ＯＵＴはローレベルになる。なお、容量Ｃ１には、トランジスタＴ２のゲートーソース間の電位差ＶＤＤ－Ｖｔｈに応じた電荷が蓄積される。
　期間ｔ０の後半では、スタートパルスＳＴと入力信号ＩＮｒがローレベルになるため、トランジスタＴ１、Ｔ７、Ｔ１１はオフ状態になる。トランジスタＴ１がオフ状態になると、節点Ｎ１はフローティング状態になるが、節点Ｎ１の電位は、容量Ｃ１によってＶＤＤ－Ｖｔｈに保持される。
　期間ｔ１の前半では、クロック信号ＣＫがハイレベルになる。このとき、トランジスタＴ２はオン状態であるため、出力信号ＯＵＴはハイレベルになる。また、節点Ｎ１はフローティング状態であり、節点Ｎ１とトランジスタＴ２のソース端子とは、電位差ＶＤＤ－Ｖｔｈを保持した容量Ｃ１を介して接続されている。トランジスタＴ２のソース端子の電位がＶＳＳからＶＤＤに変化すると、節点Ｎ１の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。そのため、最大電圧がＶＤＤであるクロック信号ＣＫは、トランジスタＴ２を電圧降下なく通過し、出力端子ＯＵＴからはクロック信号ＣＫがそのままの電圧レベルで出力される。
　期間ｔ１の後半では、クロック信号ＣＫがローレベルにある。このとき、トランジスタＴ２はオン状態であるため、出力信号ＯＵＴはローレベルになり、節点Ｎ１の電位は、ＶＤＤ－Ｖｔｈに戻る。
　期間ｔ２の前半では、入力信号ＩＮｒがハイレベルになるため、トランジスタＴ１１がオン状態になり、節点Ｎ２、節点Ｎ３の電位が上昇する。その結果、トランジスタＴ３、Ｔ４がオン状態になるため、節点Ｎ１及び出力端子ＯＵＴの電位はＶＳＳになる。なお、このとき、節点Ｎ２の電位はＶＤＤ－Ｖｔｈになり、容量Ｃ２には電源電圧ＶＤＤに応じた電荷が蓄積される。
　これ以降、単位回路ＳＲ１は、以下のように動作する。入力信号ＩＮｒがローレベルになるため、トランジスタＴ１１がオフ状態になる。そのため、節点Ｎ２の電位は、容量Ｃ２によってＶＤＤ－Ｖｔｈに保持される。
　この結果、図１０に示すように、単位回路ＳＲ１内の節点Ｎ１の電位は、期間ｔ０と、期間ｔ１の後半ではＶＤＤ－Ｖｔｈになり、期間ｔ１の前半ではＶＤＤよりも高いレベルになり、それ以外ではＶＳＳになる。単位回路ＳＲ１内の節点Ｎ２の電位は、期間ｔ０と期間ｔ１とではＶＳＳになり、期間ｔ２以降ではＶＤＤになる。また、単位回路ＳＲ１の出力信号ＯＵＴ（シフトレジスタ１０の出力信号ＳＲＯＵＴ１）は、期間ｔ１の前半ではハイレベルになり、それ以外ではローレベルになる。
　同様に、ｉ段目の単位回路３１の出力信号ＯＵＴｉ（シフトレジスタ３０の出力信号ＳＲＯＵＴｉ）は、期間ｔｉの前半ではハイレベルになり、それ以外ではローレベルになる。このようなシフトレジスタ３０は、２相のクロック信号ＣＫ１、ＣＫ２に基づき、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎを１つずつ順にハイレベルにするとともに、後段の出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎに基づき、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎを１つずつ順にローレベルにする（リセット動作）。
　（全オン動作）
　次に、全オン動作について図１１を用いて説明する。図１１は、シフトレジスタ３０の全オン動作時のタイミングチャートである。図１１において、期間ｔ０～期間ｔｎ＋１は、それぞれ前半と後半に分けられ、また全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル（アクティブ）、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢはそれぞれハイレベルに設定される。
　スタートパルスＳＴがハイレベルであるため、Ｔ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、入力信号ＩＮｒがハイレベルになるため、トランジスタＴ１１がオン状態になり、節点Ｎ３の電位がＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１１の閾値電圧）になるため、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になる。このとき、全オン制御信号ＡＯＮはハイレベルであるため、トランジスタＴ９がオン状態になり、出力端子ＯＵＴから、レベルがＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路３１の入力端子ＩＮｓに与えられる。また、２段目以降では、出力信号ＯＵＴは、外部に出力されるとともに、後段の単位回路３１の入力端子ＩＮｓ、及び、前段の単位回路３１の入力端子ＩＮｒに与えられる。
　このように、全オン動作時には、期間ｔ０～ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１～ＯＵＴｎから、ハイレベルＶＤＤ－Ｖｔｈの出力信号ＯＵＴが出力される。
　〔実施の形態４〕
　本発明に係る実施の形態４について、以下に説明する。実施の形態４に係るシフトレジスタ４０の構成（図示せず）は、図１に示す実施の形態１に係るシフトレジスタ１０と同一である。図１２は、シフトレジスタ４０に含まれる単位回路４１の回路図である。図１２に示す単位回路４１は、実施の形態１に係るシフトレジスタ１０に含まれる単位回路１１（図２参照）に、トランジスタＴ１２を追加したものである。なお、トランジスタＴ１２は、ディスチャージトランジスタ（第２ディスチャージトランジスタ）として機能する。
　図１２に示すように、トランジスタＴ１２のドレイン端子は節点Ｎ１に接続され、ゲート端子は全オン制御端子ＡＯＮに接続され、ソース端子は接地される。また、単位回路１１と異なり、トランジスタＴ４のゲート端子が節点Ｎ２に接続される。
　シフトレジスタ２０の通常動作は、シフトレジスタ１０の通常動作と同一であるため、以下では、全オン動作について説明する。図１３は、シフトレジスタ４０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル（アクティブ）、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢは、それぞれハイレベルに設定される。
　スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３、Ｔ４がオフ状態になる。また、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ１２、Ｔ９がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になり、出力端子ＯＵＴから、レベルがＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路４１の入力端子ＩＮに与えられ、後段の単位回路４１は上記１段目と同様の動作を行う。
　このように、全オン動作時には、期間ｔ０～ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１～ＯＵＴｎから、ハイレベルＶＤＤ－Ｖｔｈの出力信号ＯＵＴが出力される。
　ここで、クロック信号ＣＫ、ＣＫＢがローレベルの場合であっても、トランジスタＴ６はオフ状態であるため、トランジスタＴ４は、ゲート端子にＶＳＳが与えられオフ状態になる。このとき、全オン制御信号ＡＯＮはハイレベルであるため、トランジスタＴ１２がオン状態になり、節点Ｎ１の電位はＶＳＳになる。よって、トランジスタＴ２はオフ状態になり、出力端子ＯＵＴから、レベルがＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。
　このように、クロック信号ＣＫ、ＣＫＢがローレベルの場合も、全オン動作時には、期間ｔ０～ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１～ＯＵＴｎから、ハイレベルＶＤＤ－Ｖｔｈの出力信号ＯＵＴが出力される。
　本実施の形態４に係るシフトレジスタ４０によれば、トランジスタＴ１２が設けられることにより、全オン動作時では、節点Ｎ１の電位がＶＳＳに固定される。すなわち、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ１の電位をＶＳＳに固定して、全オン動作を行うことができる。
　ここで、トランジスタＴ１２を、実施の形態１に係るシフトレジスタ１０に含まれる単位回路１１、あるいは、実施の形態３に係るシフトレジスタ３０に含まれる単位回路３１に追加した構成（それぞれ、図１４、図１５に示す）としてもよい。これにより、入力信号ＩＮ、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ１の電位をＶＳＳに固定して、全オン動作を行うことができる。
　〔実施の形態５〕
　本発明に係る実施の形態５について、以下に説明する。実施の形態５に係るシフトレジスタ５０の構成（図示せず）は、図１に示す実施の形態１に係るシフトレジスタ１０と同一である。図１６は、シフトレジスタ５０に含まれる単位回路５１の回路図である。図１７に示す単位回路５１は、実施の形態１に係るシフトレジスタ１０に含まれる単位回路１１（図２参照）において、トランジスタＴ１、Ｔ８の接続を逆にしたものである。
　図１６に示すように、トランジスタＴ１のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ１のソース端子はトランジスタＴ８のドレイン端子に接続され、ゲート端子は、入力端子ＩＮに接続される。また、トランジスタＴ８のソース端子は、トランジスタＴ２のゲート端子と、トランジスタＴ４のドレイン端子との接続点（節点Ｎ１）に接続される。トランジスタＴ８のゲート端子は、全オン制御端子ＡＯＮＢに接続される。
　シフトレジスタ５０の通常動作は、シフトレジスタ１０の通常動作と同一であるため、以下では、全オン動作について説明する。図１７は、シフトレジスタ５０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢはそれぞれハイレベルに設定される。
　スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、クロック信号ＣＫＢがハイレベルであるため、トランジスタＴ５がオン状態になり、節点Ｎ３の電位がＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ５の閾値電圧）になるため、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になる。このとき、全オン制御信号ＡＯＮはハイレベルであるため、トランジスタＴ９がオン状態になり、出力端子ＯＵＴから、レベルがＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路５１の入力端子ＩＮに与えられ、後段の単位回路５１は上記１段目と同様の動作を行う。
　このように、全オン動作時には、期間ｔ０～ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１～ＯＵＴｎから、ハイレベルＶＤＤ－Ｖｔｈの出力信号ＯＵＴが出力される。
　〔実施の形態６〕
　本発明に係る実施の形態６について、以下に説明する。実施の形態６に係るシフトレジスタ６０の構成（図示せず）は、図８に示す実施の形態３に係るシフトレジスタ３０と同一である。図１８は、シフトレジスタ６０に含まれる単位回路６１の回路図である。図１８に示す単位回路６１は、実施の形態３に係るシフトレジスタ３０に含まれる単位回路３１（図９参照）において、トランジスタＴ１、Ｔ８の接続を逆にしたものである。
　図１８に示すように、トランジスタＴ１のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ１のソース端子は、トランジスタＴ８のドレイン端子に接続され、ゲート端子は、入力端子ＩＮｓに接続される。また、トランジスタＴ８のソース端子は、トランジスタＴ２のゲート端子と、トランジスタＴ４のドレイン端子との接続点（節点Ｎ１）に接続される。トランジスタＴ８のゲート端子は、全オン制御端子ＡＯＮＢに接続される。
　シフトレジスタ５０の通常動作は、シフトレジスタ３０の通常動作と同一であるため、以下では、全オン動作について説明する。図１９は、シフトレジスタ５０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢはそれぞれハイレベルに設定される。
　スタートパルスＳＴがハイレベルであるため、Ｔ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、入力信号ＩＮｒがハイレベルになるため、トランジスタＴ１１がオン状態になり、節点Ｎ３の電位がＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１１の閾値電圧）になるため、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になる。このとき、全オン制御信号ＡＯＮはハイレベルであるため、トランジスタＴ９がオン状態になり、出力端子ＯＵＴから、レベルがＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路６１の入力端子ＩＮｓに与えられる。また、２段目以降では、出力信号ＯＵＴは、外部に出力されるとともに、後段の単位回路６１の入力端子ＩＮｓ、及び、前段の単位回路６１の入力端子ＩＮｒに与えられる。
　このように、全オン動作時には、期間ｔ０～ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１～ＯＵＴｎから、ハイレベルＶＤＤ－Ｖｔｈの出力信号ＯＵＴが出力される。
　〔実施の形態７〕
　本発明に係る実施の形態７について、以下に説明する。実施の形態７に係るシフトレジスタ７０の構成（図示せず）は、図１に示す実施の形態１に係るシフトレジスタ１０と同一である。図２０は、シフトレジスタ７０に含まれる単位回路７１の回路図である。
　図２０に示すように、単位回路７１は同一導電型のトランジスタで構成され、９個のＮチャネル型トランジスタＴ１～Ｔ５、Ｔ７～Ｔ９、Ｔ１２と、２個の容量Ｃ１、Ｃ２と、１個の抵抗Ｒ１とを含んでいる。
　トランジスタＴ１のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ１のソース端子はトランジスタＴ８のドレイン端子に接続され、ゲート端子は、入力端子ＩＮに接続される。また、トランジスタＴ８のソース端子は、トランジスタＴ２のゲート端子と、トランジスタＴ４のドレイン端子との接続点（節点Ｎ１）に接続される。トランジスタＴ８のゲート端子は、全オン制御端子ＡＯＮＢに接続される。トランジスタＴ１２のドレイン端子は節点Ｎ１に接続され、ゲート端子は全オン制御端子ＡＯＮに接続され、ソース端子は接地される。
　トランジスタＴ５のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ５のソース端子は抵抗Ｒ１の一端に接続され、ゲート端子にはクロック信号ＣＫＢが与えられる。トランジスタＴ７のドレイン端子は抵抗Ｒ１の他端に接続され、ゲート端子は入力端子ＩＮに接続され、ソース端子は接地される。トランジスタＴ７と抵抗Ｒ１との接続点（節点Ｎ２）は、トランジスタＴ４のゲート端子と、トランジスタＴ３のゲート端子にも接続される。
　シフトレジスタ７０の通常動作は、シフトレジスタ１０の通常動作と同一であるため、以下では、全オン動作について説明する。図２１は、シフトレジスタ７０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル（アクティブ）、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴはハイレベルに設定され、クロック信号ＣＫ、ＣＫＢはそれぞれローレベルに設定される。
　スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、クロック信号ＣＫＢがローレベルであるため、トランジスタＴ５がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３、Ｔ４がオフ状態になる。また、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ１２、Ｔ９がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になり、出力端子ＯＵＴから、レベルがＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路７１の入力端子ＩＮに与えられ、後段の単位回路７１は上記１段目と同様の動作を行う。
　このように、全オン動作時には、期間ｔ０～ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１～ＯＵＴｎから、ハイレベルＶＤＤ－Ｖｔｈの出力信号ＯＵＴが出力される。
　本実施の形態７に係るシフトレジスタ７０によれば、トランジスタＴ１２が設けられることにより、全オン動作時では、節点Ｎ１の電位がＶＳＳに固定される。すなわち、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ１の電位をＶＳＳに固定して、全オン動作を行うことができる。
　〔実施の形態８〕
　本発明に係る実施の形態８について、以下に説明する。実施の形態８に係るシフトレジスタ８０の構成（図示せず）は、図８に示す実施の形態３に係るシフトレジスタ３０と同一である。図２２は、シフトレジスタ８０に含まれる単位回路８１の回路図である。図２２に示す単位回路８１は、実施の形態６に係るシフトレジスタ６０に含まれる単位回路６１（図１８参照）に、トランジスタＴ１２を追加したものである。
　図２２に示すように、トランジスタＴ１２のドレイン端子は節点Ｎ１に接続され、ゲート端子は全オン制御端子ＡＯＮに接続され、ソース端子は接地される。また、単位回路６１と異なり、トランジスタＴ４のゲート端子が節点Ｎ２に接続される。
　シフトレジスタ８０の通常動作は、シフトレジスタ３０の通常動作と同一であるため、以下では、全オン動作について説明する。図２３は、シフトレジスタ８０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル（アクティブ）、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢはそれぞれハイレベルに設定される。
　スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３、Ｔ４がオフ状態になる。また、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ１２、Ｔ９がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になり、出力端子ＯＵＴから、レベルがＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路８１の入力端子ＩＮｓに与えられる。また、２段目以降では、出力信号ＯＵＴは、外部に出力されるとともに、後段の単位回路８１の入力端子ＩＮｓ、及び、前段の単位回路８１の入力端子ＩＮｒに与えられる。
　このように、全オン動作時には、期間ｔ０～ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１～ＯＵＴｎから、ハイレベルＶＤＤ－Ｖｔｈの出力信号ＯＵＴが出力される。
　本実施の形態４に係るシフトレジスタ４０によれば、トランジスタＴ１２が設けられることにより、全オン動作時では、節点Ｎ１の電位がＶＳＳに固定される。すなわち、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ１の電位をＶＳＳに固定して、全オン動作を行うことができる。
　〔実施の形態９〕
　本発明に係る実施の形態９について、以下に説明する。実施の形態９に係るシフトレジスタ９０の構成は、図１に示す実施の形態１に係るシフトレジスタ１０と同一である。図２４は、シフトレジスタ９０に含まれる単位回路９１の回路図である。図２４に示す単位回路９１は、実施の形態２に係るシフトレジスタ２０に含まれる単位回路２１（図５参照）に、トランジスタＴ１３を追加したものである。なお、トランジスタＴ１３は出力リセットトランジスタとして機能する。
　図２４に示すように、トランジスタＴ１３のドレイン端子は節点Ｎ２に接続され、ゲート端子は全オン制御端子ＡＯＮに接続され、ソース端子は接地される。
　シフトレジスタ９０の通常動作は、シフトレジスタ１０の通常動作と同一であるため、以下では、全オン動作について説明する。図２５は、シフトレジスタ９０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢは、それぞれローレベルに設定される。
　スタートパルスＳＴがローレベルであるため、トランジスタＴ７がオフ状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６もオフ状態になる。ここで、節点Ｎ２にトランジスタＴ１３が接続されているため、全オン制御信号ＡＯＮがハイレベルになると、節点Ｎ２の電位がＶＳＳになり、トランジスタＴ３がオフ状態になる。また、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ１０がオン状態になり、節点Ｎ３の電位がＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１０の閾値電圧）になる。これにより、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位がＶＳＳになるため、トランジスタＴ２はオフ状態になる。そして、トランジスタＴ９がオン状態になるため、出力端子ＯＵＴから、レベルがＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路１０１の入力端子ＩＮに与えられ、後段の単位回路１０１は上記１段目と同様の動作を行う。
　本実施の形態に係るシフトレジスタ９０によれば、トランジスタＴ１３が設けられることにより、全オン動作時では、節点Ｎ２の電位がＶＳＳに固定される。すなわち、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ２の電位をＶＳＳに固定して、トランジスタＴ３を確実にオフ状態にすることができるため、全オン動作の安定化を図ることができる。なお、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢは、それぞれハイレベルであってもよい。
　〔実施の形態１０〕
　本発明に係る実施の形態１０について、以下に説明する。実施の形態１０に係るシフトレジスタ１００の構成（図示せず）は、図１に示す実施の形態１に係るシフトレジスタ１０と同一である。図２６は、シフトレジスタ１００に含まれる単位回路１０１の回路図である。図２６に示す単位回路１０１は、実施の形態２に係るシフトレジスタ２０に含まれる単位回路２１（図５参照）に、トランジスタＴ１４を追加したものである。
　図２６に示すように、トランジスタＴ１４のドレイン端子は節点Ｎ２に接続され、ゲート端子は、トランジスタＴ３のドレイン端子と、トランジスタＴ２のソース端子と、トランジスタＴ９のソース端子とに接続され、ソース端子は接地される。
　シフトレジスタ１００の通常動作は、シフトレジスタ１０の通常動作と同一であるため、以下では、全オン動作について説明する。図２７は、シフトレジスタ１００の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢは、それぞれローレベルに設定される。
　スタートパルスＳＴがローレベルであるため、トランジスタＴ７がオフ状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６もオフ状態になる。ここで、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ９がオン状態になり、トランジスタＴ１４のゲート端子にＶＤＤが与えられ、オン状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ１０がオン状態になり、節点Ｎ３の電位がＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１０の閾値電圧）になる。これにより、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位がＶＳＳになるため、トランジスタＴ２はオフ状態になる。そして、トランジスタＴ９がオン状態になるため、出力端子ＯＵＴから、レベルがＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路１０１の入力端子ＩＮに与えられ、後段の単位回路１０１は上記１段目と同様の動作を行う。
　本実施の形態に係るシフトレジスタ１００によれば、トランジスタＴ１４が設けられることにより、全オン動作時では、節点Ｎ２の電位がＶＳＳに固定される。すなわち、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ２の電位をＶＳＳに固定して、トランジスタＴ３を確実にオフ状態にすることができるため、全オン動作の安定化を図ることができる。なお、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢは、それぞれハイレベルであってもよい。
　上述した各実施の形態の単位回路は、Ｎチャネル型トランジスタで構成されているが、これに限定されるものではなく、Ｐチャネル型トランジスタで構成されていてもよい。
　（表示装置について）
　上述した各シフトレジスタは、例えば、表示装置や撮像装置の駆動回路などに適用可能である。図２８は、本発明のシフトレジスタを備えた液晶表示装置１１０の概略構成を示すブロック図である。
　図２８に示す液晶表示装置１１０は、表示部１１１、表示制御回路１１２、走査信号線駆動回路１１３、およびデータ信号線駆動回路１１４を備えたアクティブマトリクス型の表示装置である。液晶表示装置１１０では、シフトレジスタ１０は走査信号線駆動回路１１３として使用される。
　図２８に示す表示部１１１は、ｎ本の走査信号線Ｇ１～Ｇｎ、ｍ本のデータ信号線Ｓ１～Ｓｍ、および、（ｍ×ｎ）個の表示素子Ｐｉｊを含んでいる（ただし、ｍは２以上の整数、ｊは１以上ｍ以下の整数）。走査信号線Ｇ１～Ｇｎは互いに平行に配置され、データ信号線Ｓ１～Ｓｍは走査信号線Ｇ１～Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇｉとデータ信号線Ｓｊの交点近傍には、表示素子Ｐｉｊが配置される。このように（ｍ×ｎ）個の表示素子Ｐｉｊは、行方向にｍ個ずつ、列方向にｎ個ずつ、２次元状に配置される。走査信号線Ｇｉはｉ行目に配置された表示素子Ｐｉｊに共通して接続され、データ信号線Ｓｊはｊ列目に配置された表示素子Ｐｉｊに共通して接続される。
　液晶表示装置１１０の外部からは、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの制御信号と表示データＤＴが供給される。表示制御回路１１２は、これらの信号に基づき、走査信号線駆動回路１１３に対してクロック信号ＣＫ１、ＣＫ２、スタートパルスＳＴおよび全オン制御信号ＧＡＯＮ、ＧＡＯＮＢを出力し、データ信号線駆動回路１１４に対して制御信号ＳＣと表示データＤＴを出力する。
　走査信号線駆動回路１１３は、ｎ段のシフトレジスタ１０で構成されている。このシフトレジスタ１０に、ローレベルの全オン制御信号ＧＡＯＮとハイレベルの全オン制御信号ＧＡＯＮＢが与えられると、シフトレジスタ１０は通常動作をする。つまり、シフトレジスタ１０は、クロック信号ＣＫ１、ＣＫ２に基づき、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎを１つずつ順にハイレベル（選択状態を示す）にする。出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎは、それぞれ、走査信号線Ｇ１～Ｇｎに与えられる。これにより、走査信号線Ｇ１～Ｇｎが１本ずつ順に選択され、１行分の表示素子Ｐｉｊが一括して選択される。
　データ信号線駆動回路１１４は、制御信号ＳＣと表示データＤＴに基づき、データ信号線Ｓ１～Ｓｍに対して表示データＤＴに応じた電圧を与える。これにより、表示データＤＴに応じた電圧が選択された１行分の表示素子Ｐｉｊに書き込まれる。このようにして、液晶表示装置１１０は映像を表示する。
　一方、ハイレベルの全オン制御信号ＧＡＯＮとローレベルの全オン制御信号ＧＡＯＮＢが走査信号線駆動回路１１３に与えられたときには、シフトレジスタ１０は全オン動作をする。このため、走査信号線駆動回路１１３から走査信号線Ｇ１～Ｇｎに、それぞれハイレベルの出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎが同時に与えられ、すべての表示素子Ｐｉｊに表示データＤＴに応じた電圧が書き込まれる。
　図２９は、シフトレジスタ１０を備えた液晶表示装置１２０の概略構成を示すブロック図である。図２９に示す液晶表示装置１２０は、表示部１２１、表示制御回路１２２、走査信号線駆動回路１２３、および、データ信号線駆動回路１２４を備えたアクティブマトリクス型の表示装置である。液晶表示装置１２０では、シフトレジスタ１０は、点順次駆動を行うデータ信号線駆動回路１２４に内蔵されて使用される。
　図２９に示す表示部１２１は、図２８に示す表示部１１１と同様の構成を有する。ただし、表示部１２１では、走査信号線の本数がｍ本、データ信号線の本数がｎ本であり、（ｍ×ｎ）個の表示素子Ｐｉｊは行方向にｎ個ずつ、列方向にｍ個ずつ２次元状に配置される。
　表示制御回路１２２は、外部から供給された制御信号と表示データＤＴに基づき、走査信号線駆動回路１２３に対して制御信号ＧＣを出力し、データ信号線駆動回路１２４に対してクロック信号ＣＫ１、ＣＫ２、スタートパルスＳＴ、アナログ映像データＡＤＴおよび全オン制御信号ＳＡＯＮ、ＳＡＯＮＢを出力する。走査信号線駆動回路１２３は、制御信号ＧＣに基づき、走査信号線Ｇ１～Ｇｍを１本ずつ順に選択する。
　データ信号線駆動回路１２４は、ｎ段のシフトレジスタ１０とＮチャネル型トランジスタからなるｎ個のサンプリングスイッチＳＷ１～ＳＷｎを含んでいる。サンプリングスイッチＳＷ１～ＳＷｎの一端はデータ信号線Ｓ１～Ｓｎにそれぞれ接続され、他端にはアナログ映像データＡＤＴが伝達される映像信号線ＶＳＩＧが接続される。サンプリングスイッチＳＷ１～ＳＷｎであるＮチャネル型トランジスタのゲート端子には、それぞれ、シフトレジスタ１０の出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎが与えられる。
　ローレベルの全オン制御信号ＳＡＯＮとハイレベルの全オン制御信号ＳＡＯＮＢがデータ信号線駆動回路１２４に与えられると、シフトレジスタ１０は通常動作をする。この場合、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎは１つずつ順にハイレベルになるので、サンプリングスイッチＳＷ１～ＳＷｎは１つずつ順にオン状態になり、アナログ映像データＡＤＴはオン状態のサンプリングスイッチに接続されたデータ信号線に与えられる。これにより、走査信号線駆動回路１２３によって選択された１行分の表示素子Ｐｉｊに、アナログ映像データＡＤＴに応じた電圧が１つずつ順に書き込まれる。このようにして、液晶表示装置１２０は映像を表示する。
　一方、ハイレベルの全オン制御信号ＳＡＯＮとローレベルの全オン制御信号ＳＡＯＮＢがデータ信号線駆動回路１２４に与えられたときには、シフトレジスタ１０は全オン動作をする。このとき、シフトレジスタ１０からハイレベルの出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎがサンプリングスイッチＳＷ１～ＳＷｎのゲート端子のそれぞれに同時に与えられる。この結果、サンプリングスイッチＳＷ１～ＳＷｎは同時にオン状態になり、アナログ映像データＡＤＴはすべてのデータ信号線Ｓ１～Ｓｎに同時に与えられる。これにより、走査信号線駆動回路１２３によって選択された１行分の表示素子Ｐｉｊに、アナログ映像データＡＤＴに応じた電圧が同時に書き込まれる。
　図３０は、液晶表示装置１２０の動作を示すタイミングチャートである。図３０に示すように、データ信号線駆動回路１２４に含まれるシフトレジスタ１０は、期間ｔ０～ｔｎでは通常動作している。このとき、データ信号線Ｓ１～Ｓｎにハイレベルの出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎがそれぞれ１つずつ順に出力される。期間ｔ（ｎ＋２）では、全オン制御信号ＳＡＯＮがハイレベルになり、シフトレジスタ１０は全オン動作をする。このとき、データ信号線Ｓ１～Ｓｎに、ハイレベルの出力信号ＲＯＵＴ１～ＳＲＯＵＴｎが同時に出力される。
　シフトレジスタ１０を内蔵する走査信号線駆動回路またはデータ信号線駆動回路を備えた液晶表示装置は、電源回路をオンしたとき、オフしたとき、強制的にオフしたときにそれぞれ映像の乱れを生じる場合がある。しかし、走査信号線駆動回路またはデータ信号線駆動回路に含まれるシフトレジスタを全オン動作させることによって、映像の乱れを人間の目にわからなくなる程度まで抑えることができる。以下、それぞれの場合について説明する。
　＜電源回路をオンしたときの液晶表示装置の動作＞
　図３１は、さらに他の液晶表示装置１３０の構成を示すブロック図である。図３１に示す液晶表示装置１３０は、表示部１３１、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４を備えたアクティブマトリクス型の表示装置である。走査信号線駆動回路１３３およびデータ信号線駆動回路１３４は、シフトレジスタ１０を内蔵し、液晶表示装置１３０は点順次駆動によって駆動される。また、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４は、電源電圧ＶＨ、ＶＬを供給する電源回路１３６に接続されており、電源回路１３６の端子と接地端子との間には、容量素子１３７が設けられている。
　表示部１３１は、ｎ本の走査信号線Ｇ１～Ｇｎ、ｎ本のデータ信号線Ｓ１～Ｓｎ、および、（ｎ×ｎ）個の表示素子Ｐｉｊを含んでいる。走査信号線Ｇ１～Ｇｎは互いに平行に配置され、データ信号線Ｓ１～Ｓｎは走査信号線Ｇ１～Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇｉとデータ信号線Ｓｊの交点近傍には、表示素子Ｐｉｊが配置される。このように（ｎ×ｎ）個の表示素子Ｐｉｊは、行方向、列方向ともにｎ個ずつ、２次元状に配置される。走査信号線Ｇｉはｉ行目に配置された表示素子Ｐｉｊに共通して接続され、データ信号線Ｓｊはｊ列目に配置された表示素子Ｐｉｊに共通して接続される。
　表示素子Ｐｉｊにはスイッチング素子としてのＴＦＴ１３５が設けられている。ＴＦＴ１３５のゲート電極は走査信号線Ｇ１～Ｇｎに接続され、ドレイン電極は画素電極Ｅｐに接続されている。画素電極Ｅｐと対向して共通電極Ｅｃが設けられ、画素電極Ｅｐと共通電極Ｅｃとによって液晶容量が形成される。また、画素電極Ｅｐが設けられた基板上には補助電極Ｅｓも設けられており、画素電極Ｅｐと補助電極Ｅｓとによって補助容量が形成される。補助電極Ｅｓは補助電極駆動信号線Ｃｓに接続され、補助電極駆動信号線Ｃｓは走査信号線駆動回路１３３または外部回路に接続される。
　走査信号線駆動回路１３３およびデータ信号線駆動回路１３４は、いずれもｎ段のシフトレジスタ１０で構成される。走査信号線駆動回路１３３には、クロック信号ＧＣＫ１、ＧＣＫ２、スタートパルスＧＳＴおよび全オン制御信号ＧＡＯＮが与えられ、データ信号線駆動回路１３４には、クロック信号ＳＣＫ１、ＳＣＫ２、スタートパルスＳＳＴおよび全オン制御信号ＳＡＯＮが与えられる。走査信号線駆動回路１３３およびデータ信号線駆動回路１３４の動作は、それぞれ液晶表示装置１１０の走査信号線駆動回路１１３、液晶表示装置１２０のデータ信号線駆動回路１２４の動作と同じであるため、その説明を省略する。
　このような構成の液晶表示装置１３０の電源回路１３６をオンしたとき、オンした直後に表示部１３１に表示される映像が乱れることがある。これは、以下の理由によるものと考えられる。電源回路１３６をオンした直後には、電源電圧ＶＨ、ＶＬが十分なレベルまで立ち上がっていない。その結果、液晶表示装置１３０のロジック制御が正常に行われず、映像信号線ＶＳＩＧから不要な電荷が表示素子Ｐｉｊに流入したり、対向電極Ｅｃの電位ＣＯＭや、補助電極Ｅｓの電位Ｃｓが不安定化して、対向電極Ｅｃと画素電極Ｅｐとの間に電荷が蓄積されたりすることがその原因であると考えられる。
　そこで、蓄積された電荷を瞬時に抜くことができれば、人間の目には映像の乱れが見えなくなることを利用し、電源回路１３６をオンしたときに、すべての表示素子ＰｉｊのＴＦＴ１３５をオン状態にして、蓄積された電荷を瞬時に抜けばよい。このため、電源電圧ＶＨ、ＶＬが十分なレベルまで立ち上がると、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４にそれぞれハイレベル（アクティブ）の全オン制御信号ＧＡＯＮ、ＳＡＯＮを与えて、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４を全オン動作させる。
　図３２は、液晶表示装置１３０の動作を示すタイミングチャートである。図３２に示すように、期間ｔ０の始めに電源回路１３６をオンすると、電源電圧ＶＨ、ＶＬは、期間ｔ０の間に十分なレベルまで立ち上がる。次に、期間ｔ１の始めに全オン制御信号ＧＡＯＮ、ＳＡＯＮをハイレベルにする。このとき、走査信号線駆動回路１３３が全オン動作を開始して、走査信号線Ｇ１～Ｇｎにそれぞれハイレベルの出力信号ＧＯＵＴ１１～ＧＯＵＴ１ｎを与える。このとき、データ信号線駆動回路１３４も全オン動作をして、ハイレベルの出力信号をサンプリングスイッチＳＷ１～ＳＷｎに同時に与える。
　その結果、すべての走査信号線Ｇ１～Ｇｎにハイレベルの出力信号ＧＯＵＴ１１～ＧＯＵＴｎ１がそれぞれ与えられるので、ＴＦＴ１３５はオン状態になる。また、サンプリングスイッチＳＷ１～ＳＷｎもすべてオン状態になり、データ信号線Ｓ１～Ｓｎは映像信号線ＶＳＩＧに接続される。また期間ｔ１の始めに、映像信号線ＶＳＩＧ、対向電極Ｅｃの電位ＣＯＭおよび補助電極Ｅｓの電位Ｃｓをそれぞれローレベルにすることによって、表示素子Ｐｉｊに蓄積された電荷を映像信号線ＶＳＩＧに抜く。
　そして、期間ｔ３の始めに、映像信号線ＶＳＩＧ、対向電極Ｅｃの電位ＣＯＭおよび補助電極Ｅｓの電位Ｃｓをそれぞれハイレベルにして、映像信号線ＶＳＩＧから表示素子Ｐｉｊに初期値の電荷を充電する。初期値の電荷を充電するのは、画素電極Ｅｐがフローティング状態のときに、対向電極Ｅｃの電位ＣＯＭおよび補助電極Ｅｓの電位Ｃｓを変化させると、映像が乱れる場合があるからである。その後、期間ｔ３の終端で、全オン制御信号ＧＡＯＮ、ＳＡＯＮをローレベルにし、期間ｔ５の始めから通常動作を開始し、期間ｔ６の始めからアナログ映像データＡＤＴが映像信号線ＶＳＩＧに伝達されるようにする。
　なお、上述の動作タイミングの説明では、期間ｔ０の始めに電源回路１３６をオンにし、期間ｔ１の始めから全オン動作を開始させたが、期間ｔ０の始めに電源回路１３６をオンにするだけでなく、同時に全オン動作を開始させてもよい。また、図３２には、通常動作時に、対向電極Ｅｃおよび補助電極Ｅｓを交流駆動する場合を示したが、直流駆動してもよい。
　また、電源回路１３６をオンしたときに、シフトレジスタ１０を全オン動作させれば、節点Ｎ３の電位はＶＤＤ－Ｖｔｈになるため、トランジスタＴ４はオン状態になる。これにより、接点Ｎ１の電位はローレベルになるため、トランジスタＴ２はオフ状態になる。また、トランジスタＴ７のゲート端子にハイレベルのスタートパルスＳＴが与えられるので、トランジスタＴ７はオン状態になる。そのため、トランジスタＴ３もオフ状態になる。また、トランジスタＴ９はオン状態になる。
　次に、全オン動作から通常動作に復帰するとき、全オン制御信号ＡＯＮはローレベルになるので、トランジスタＴ９はオフ状態になる。一方、全オン制御信号ＡＯＮＢはハイレベルになるので、トランジスタＴ６はオン状態になる。このため、トランジスタＴ３はオン状態となり、出力端子ＯＵＴにローレベルの出力信号ＯＵＴが出力される。したがって、全オン動作から通常動作に復帰するときに、シフトレジスタ１０の初期化動作を行う必要がない。この結果、シフトレジスタ１０は、初期化動作が不要な分だけ通常動作に早く復帰することができる。また、シフトレジスタ１０の単位回路１１内に初期化回路を設ける必要がないので、シフトレジスタ１０を小さくすることができる。
　＜電源回路をオフしたときの液晶表示装置の動作＞
　次に、外部からの指示または内部で発生する指示に基づいて、液晶表示装置１３０の電源回路１３６をオフしたときに発生する映像の乱れを抑制する方法について説明する。
　図３３は、液晶表示装置１３０の電源回路１３６をオフする場合のタイミングチャートである。図３３に示すように、期間ｔ０～ｔ２の前半では、全オン制御信号ＧＡＯＮはローレベル（非アクティブ）であるため、走査信号線駆動回路１３３は通常動作をし、それぞれハイレベルの走査信号ＧＯＵＴ１１～ＧＯＵＴｎ１を走査信号線Ｇ１～Ｇｎに１つずつ順に与えている。同様に、データ信号線駆動回路１３４もサンプリングスイッチＳＷ１～ＳＷｎに、ハイレベルの出力信号を１つずつ順に与えて、サンプリングスイッチＳＷ１～ＳＷｎを順にオンしている。その結果、データ信号線Ｓ１～Ｓｎに順にアナログ映像データＡＤＴが書き込まれ、表示部１３１に映像が表示されている。
　期間ｔ３の始めに液晶表示装置１３０の電源回路１３６をオフする指示が与えられると、ハイレベル（アクティブ）の全オン制御信号ＧＡＯＮが走査信号線駆動回路１３３に与えられる。このため、走査信号線駆動回路１３３は全オン動作を開始し、ハイレベルの出力信号ＧＯＵＴ１１～ＧＯＵＴｎ１をそれぞれ走査信号線Ｇ１～Ｇｎに同時に与える。また、サンプリングスイッチＳＷ１～ＳＷｎはすべてオフ状態にされているので、同一のデータ信号線に接続された表示素子Ｐｉｊは互いに導通する。この結果、液晶表示装置１３０がドット反転駆動または走査信号線反転駆動されていれば、同一のデータ信号線に接続され、隣接または近傍にある表示素子Ｐｉｊに蓄積された正電荷と負電荷が互いに打消しあう。そして、対向電極Ｅｃの電位ＣＯＭが無電圧状態に向かって移行するとき、すべての表示素子Ｐｉｊ間でほぼ揃った表示状態に移行する。さらに、期間ｔ３の終端で、それまで映像信号線ＶＳＩＧ、対向電極Ｅｃの電位ＣＯＭおよび補助電極Ｅｓの電位Ｃｓをローレベルにして、表示素子Ｐｉｊに蓄積された電荷を映像信号線ＶＳＩＧに抜く。その後、期間ｔ４の終端で全オン動作を終了し、さらに期間ｔ５の終端で電源回路をオフする。このようにして、電源回路１３６をオフしたときに表示部１３１に表示される映像の乱れを抑制することができる。なお、この動作は、ドット反転駆動および走査信号線反転駆動を行う液晶表示装置に適用することができる。
　また、期間ｔ３の始めに、走査信号線Ｇ１～Ｇｎを同時にハイレベルにするだけでなく、さらに全オン制御信号ＳＡＯＮをハイレベルにすることによって、走査信号線Ｇ１～Ｇｎを同時にハイレベルにするだけでなく、さらにデータ信号線Ｓ１～Ｓｎも同時にハイレベルにしてもよい。この場合には、表示部１３１上のすべての表示素子Ｐｉｊの電荷状態が揃うように放電させることができるので、液晶表示装置１３０の電源回路１３６をオフしたときに表示部１３１に表示される映像の乱れを抑制することができる。なお、この動作は、ドット反転駆動および走査信号線反転駆動だけでなく、データ信号線反転駆動などの交流駆動を行う液晶表示装置に適用することができる。
　＜電源回路が強制的にオフされた液晶表示装置の動作＞
　液晶表示装置１３０の表示部１３１に映像が表示されているときに、液晶表示装置１３０の電源回路１３６が強制的にオフ（視聴者が意図しないオフ）された場合について説明する。図３４は、通常動作している液晶表示装置１３０の電源回路１３６が強制的にオフされた場合のタイミングチャートである。この場合、容量素子１３７の一端は電源回路１３６の出力端子に接続され、他端は接地されている。
　図３４に示すように、期間ｔ０～ｔ３では、走査信号線駆動回路１３３は通常動作をしている。このとき、全オン制御信号ＧＡＯＮ、ＳＡＯＮはいずれもハイレベル（非アクティブ）である。
　期間ｔ４の始めに電源回路１３６が強制的にオフされると、同時に全オン制御信号ＧＡＯＮ、ＳＡＯＮをローレベル（アクティブ）にする。この結果、走査信号線駆動回路１３３は全オン動作を開始し、走査信号線にハイレベルの出力信号ＧＯＵＴ１１～ＧＯＵＴ１ｎを出力する。同様に、データ信号線駆動回路１３４も全オン動作を開始し、データ信号線Ｓ１～Ｓｎにハイレベルの出力信号（図示しない）を出力する。
　しかし、電源回路１３６の出力端子に接続された容量素子１３７のために、電源電圧ＶＨ、ＶＬは瞬時にローレベルにはならず、容量素子１３７によって決まる時定数にしたがって低下し、期間ｔ４の終端でローレベルになる。したがって、走査信号線駆動回路１３３の出力信号ＧＯＵＴ１１～ＧＯＵＴ１ｎ、およびデータ信号線駆動回路１３４の出力信号も電源電圧ＶＨと同様に、期間ｔ４の終端でローレベルになる。この場合も、前述の電源回路１３６をオフしたときと同一の効果を生じる。
　以上のように、本発明のシフトレジスタは、
　同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、複数のクロック信号に基づいて動作するシフトレジスタであって、
　上記単位回路は、
　　一方の導通端子に第１クロック信号が与えられ、他方の導通端子が出力端子に接続された第１出力制御トランジスタと、
　　アクティブな全オン制御信号が上記単位回路に与えられると、上記出力端子にオン電圧の出力信号を出力する一方、非アクティブな全オン制御信号が上記単位回路に与えられると、上記オン電圧の出力信号の出力を停止する全オン出力信号生成回路と、
　　非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第１出力制御トランジスタの上記制御端子にオン電圧を与えるプリチャージ回路と、
　　アクティブな全オン制御信号が上記単位回路に与えられると、上記第１出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備えることを特徴とする。
　上記の構成によれば、アクティブな全オン制御信号が上記単位回路に与えられると（全オン動作）、上記第１出力制御トランジスタの制御端子にオフ電圧が与えられる。よって、全オン動作後、通常動作に復帰する際、すなわち、全オン制御信号が非アクティブで入力信号がローレベルのときに、上記プリチャージ回路と上記第１出力制御トランジスタとの接続点（節点Ｎ１）の電位はＶＳＳになるため、上記第１出力制御トランジスタがオン状態になることはない。
　そのため、全オン動作後、通常動作に復帰するときに、従来のようにトランジスタＴ２（図３６のトランジスタ１０２）がオン状態になって、ハイレベルのクロック信号ＣＫが出力されるおそれはない。よって、シフトレジスタの誤動作を防止することができる。また、上記単位回路は、従来の単位回路（図３６参照）と比較して回路構成が複雑化することもない。
　上記シフトレジスタでは、
　上記プリチャージ回路は、制御端子に入力信号が与えられ、一方の導通端子にオン電圧が与えられ、他方の導通端子が上記第１出力制御トランジスタの制御端子に接続されたプリチャージトランジスタを含む構成とすることもできる。
　上記シフトレジスタでは、
　上記プリチャージ回路は、
　制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子にオン電圧が与えられる第１プリチャージトランジスタと、
　制御端子に入力信号が与えられ、一方の導通端子が上記第１プリチャージトランジスタの他方の導通端子に接続され、他方の導通端子が上記第１出力制御トランジスタの制御端子に接続された第２プリチャージトランジスタと、を含む構成とすることもできる。
　上記シフトレジスタでは、
　制御端子に上記第１クロック信号とは位相が異なる第２クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第１リセットトランジスタを含み、
　上記ディスチャージ回路は、制御端子が上記第１リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含む構成とすることもできる。
　上記シフトレジスタでは、
　制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子にオン電圧が与えられる第２リセットトランジスタを含み、
　上記ディスチャージ回路は、制御端子が上記第２リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含む構成とすることもできる。
　上記シフトレジスタでは、
　制御端子に後段の単位回路からの出力信号が与えられ、一方の導通端子にオン電圧が与えられる第３リセットトランジスタを含み、
　上記ディスチャージ回路は、制御端子が上記第３リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる第１ディスチャージトランジスタを含む構成とすることもできる。
　上記シフトレジスタでは、
　一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第２出力制御トランジスタと、上記ディスチャージ回路及び上記第２出力制御トランジスタにそれぞれ、オン電圧またはオフ電圧を与えるリセット信号生成回路とを含み、
　上記リセット信号生成回路は、
　　上記単位回路に与えられる全オン制御信号がアクティブの場合、上記第１クロック信号とは位相が異なる第２クロック信号に基づいて、上記ディスチャージ回路にオン電圧を与えるとともに、上記入力信号がオン電圧である間、上記第２出力制御トランジスタの制御端子にオフ電圧を与え、
　　上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第２クロック信号に基づいて、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオン電圧を与える構成とすることもできる。
　上記シフトレジスタでは、
　上記リセット信号生成回路は、さらに、
　上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオフ電圧を与える構成とすることもできる。
　上記シフトレジスタでは、
　上記ディスチャージ回路は、
　　一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含み、
　上記リセット信号生成回路は、
　　制御端子に上記第１クロック信号とは位相が異なる第２クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第１リセットトランジスタと、
　　制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子が、上記第１リセットトランジスタの他方の導通端子及び上記ディスチャージトランジスタの制御端子にそれぞれ接続され、他方の導通端子が上記第２出力制御トランジスタに接続されるリセット分離トランジスタと、
　　制御端子に上記入力信号が与えられ、一方の導通端子が、上記リセット分離トランジスタの他方の導通端子及び上記第２出力制御トランジスタの制御端子にそれぞれ接続され、他方の導通端子にオフ電圧が与えられる第２リセットトランジスタと、
を含む構成とすることもできる。
　上記シフトレジスタでは、
　上記ディスチャージ回路は、
　　一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含み、
　上記リセット信号生成回路は、
　　制御端子に上記第１クロック信号とは位相が異なる第２クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第１リセットトランジスタと、
　　一方の端子が上記第１リセットトランジスタの他方の導通端子に接続され、他方の端子が上記ディスチャージトランジスタの制御端子に接続される抵抗素子と、
　　制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子が、上記抵抗素子の他方の導通端子及び上記ディスチャージトランジスタの制御端子にそれぞれ接続され、他方の導通端子が上記第２出力制御トランジスタに接続されるリセット分離トランジスタと、
　　制御端子に上記入力信号が与えられ、一方の導通端子が、上記リセット分離トランジスタの他方の導通端子及び上記第２出力制御トランジスタの制御端子にそれぞれ接続され、他方の導通端子にオフ電圧が与えられる第２リセットトランジスタと、
を含む構成とすることもできる。
　上記シフトレジスタでは、
　上記単位回路に与えられる全オン制御信号がアクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路にオフ電圧を与え、
　上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第１クロック信号とは位相が異なる第２クロック信号に基づいて、上記ディスチャージ回路にオン電圧を与えるリセット信号生成回路を含む構成とすることもできる。
　上記シフトレジスタでは、
　一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第２出力制御トランジスタと、上記ディスチャージ回路及び上記第２出力制御トランジスタにそれぞれ、オン電圧またはオフ電圧を与えるリセット信号生成回路とを含み、
　上記リセット信号生成回路は、
　　上記単位回路に与えられる全オン制御信号がアクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオフ電圧を与え、
　　上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第１クロック信号とは位相が異なる第２クロック信号に基づいて、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオン電圧を与える構成とすることもできる。
　上記シフトレジスタでは、
　上記リセット信号生成回路は、さらに、
　上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオフ電圧を与える構成とすることもできる。
　上記シフトレジスタでは、
　上記単位回路は、さらに、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子が上記第２出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる出力リセットトランジスタを含む構成とすることもできる。
　上記シフトレジスタでは、
　上記単位回路は、さらに、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる第２ディスチャージトランジスタを含む構成とすることもできる。
　上記シフトレジスタでは、
　上記第１出力制御トランジスタの上記制御端子と、上記第１出力制御トランジスタの上記他方の導通端子との間に容量が形成されている構成とすることもできる。
　本発明の表示装置は、
　データ信号線及び走査信号線を備えた表示パネルを備えた表示装置であって、
　上記の何れかに記載のシフトレジスタを含み、上記走査信号線を順次選択する走査信号線駆動回路と、
　上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
　上記走査信号線駆動回路及び上記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、
　上記電源回路をオンまたはオフしたとき、アクティブな全オン制御信号を上記走査信号線駆動回路に与えて、全ての走査信号線をアクティブにすることを特徴とする。
　上記表示装置では、
　上記データ信号線駆動回路は、上記の何れかに記載のシフトレジスタを含み、
　上記電源回路をオンまたはオフしたとき、上記アクティブな全オン制御信号を上記データ信号線駆動回路に与えて、全てのデータ信号線に同一の電圧を与える構成とすることもできる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、同一導電型のシフトレジスタを用いて、クロック信号に基づき動作するシフトレジスタに適用されるものであって、特に、表示装置や撮像装置の駆動回路などに好適である。
１０、２０、３０、４０、５０、６０、７０、８０、９０、１００　　シフトレジスタ
１１、２１、３１、４１、５１、６１、７１、８１、９１、１０１　　単位回路
３２　　遅延回路
Ｔ１　　トランジスタ（プリチャージ回路、プリチャージトランジスタ、第２プリチャージトランジスタ）
Ｔ２　　トランジスタ（出力制御トランジスタ、第１出力制御トランジスタ）
Ｔ３　　トランジスタ（出力制御トランジスタ、第２出力制御トランジスタ）
Ｔ４　　トランジスタ（ディスチャージ回路、ディスチャージトランジスタ、第１ディスチャージトランジスタ）
Ｔ５　　トランジスタ（リセットトランジスタ、第１リセットトランジスタ）
Ｔ６　　トランジスタ（リセット分離トランジスタ）
Ｔ７　　トランジスタ（リセットトランジスタ、第２リセットトランジスタ）
Ｔ８　　トランジスタ（プリチャージトランジスタ、第１プリチャージトランジスタ）
Ｔ９　　トランジスタ（全オン出力信号生成回路）
Ｔ１０　トランジスタ（リセットトランジスタ、第２リセットトランジスタ）
Ｔ１１　トランジスタ（リセットトランジスタ、第３リセットトランジスタ）
Ｔ１２　トランジスタ（ディスチャージトランジスタ、第２ディスチャージトランジスタ）
Ｔ１３　トランジスタ（出力リセットトランジスタ）
Ｒ１　　抵抗（抵抗素子）
Ｃ１、Ｃ２　容量
１１０、１２０、１３０　液晶表示装置（表示装置）

Claims (18)

  1. 　同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、複数のクロック信号に基づいて動作するシフトレジスタであって、
    　上記単位回路は、
    　　一方の導通端子に第１クロック信号が与えられ、他方の導通端子が出力端子に接続された第１出力制御トランジスタと、
    　　アクティブな全オン制御信号が上記単位回路に与えられると、上記出力端子にオン電圧の出力信号を出力する一方、非アクティブな全オン制御信号が上記単位回路に与えられると、上記オン電圧の出力信号の出力を停止する全オン出力信号生成回路と、
    　　非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第１出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、
    　　アクティブな全オン制御信号が上記単位回路に与えられると、上記第１出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備えることを特徴とするシフトレジスタ。
  2. 　上記プリチャージ回路は、制御端子に入力信号が与えられ、一方の導通端子にオン電圧が与えられ、他方の導通端子が上記第１出力制御トランジスタの制御端子に接続されたプリチャージトランジスタを含むことを特徴とする請求項１に記載のシフトレジスタ。
  3. 　上記プリチャージ回路は、
    　制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子にオン電圧が与えられる第１プリチャージトランジスタと、
    　制御端子に入力信号が与えられ、一方の導通端子が上記第１プリチャージトランジスタの他方の導通端子に接続され、他方の導通端子が上記第１出力制御トランジスタの制御端子に接続された第２プリチャージトランジスタと、を含むことを特徴とする請求項１に記載のシフトレジスタ。
  4. 　制御端子に上記第１クロック信号とは位相が異なる第２クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第１リセットトランジスタを含み、
    　上記ディスチャージ回路は、制御端子が上記第１リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含むことを特徴とする請求項１に記載のシフトレジスタ。
  5. 　制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子にオン電圧が与えられる第２リセットトランジスタを含み、
    　上記ディスチャージ回路は、制御端子が上記第２リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含むことを特徴とする請求項１に記載のシフトレジスタ。
  6. 　制御端子に後段の単位回路からの出力信号が与えられ、一方の導通端子にオン電圧が与えられる第３リセットトランジスタを含み、
    　上記ディスチャージ回路は、制御端子が上記第３リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる第１ディスチャージトランジスタを含むことを特徴とする請求項１に記載のシフトレジスタ。
  7. 　一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第２出力制御トランジスタと、上記ディスチャージ回路及び上記第２出力制御トランジスタにそれぞれ、オン電圧またはオフ電圧を与えるリセット信号生成回路とを含み、
    　上記リセット信号生成回路は、
    　　上記単位回路に与えられる全オン制御信号がアクティブの場合、上記第１クロック信号とは位相が異なる第２クロック信号に基づいて、上記ディスチャージ回路にオン電圧を与えるとともに、上記入力信号がオン電圧である間、上記第２出力制御トランジスタの制御端子にオフ電圧を与え、
    　　上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第２クロック信号に基づいて、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオン電圧を与えることを特徴とする請求項１に記載のシフトレジスタ。
  8. 　上記リセット信号生成回路は、さらに、
    　上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオフ電圧を与えることを特徴とする請求項７に記載のシフトレジスタ。
  9. 　上記ディスチャージ回路は、
    　　一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含み、
    　上記リセット信号生成回路は、
    　　制御端子に上記第２クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第１リセットトランジスタと、
    　　制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子が、上記第１リセットトランジスタの他方の導通端子及び上記ディスチャージトランジスタの制御端子にそれぞれ接続され、他方の導通端子が上記第２出力制御トランジスタに接続されるリセット分離トランジスタと、
    　　制御端子に上記入力信号が与えられ、一方の導通端子が、上記リセット分離トランジスタの他方の導通端子及び上記第２出力制御トランジスタの制御端子にそれぞれ接続され、他方の導通端子にオフ電圧が与えられる第２リセットトランジスタと、
    を含むことを特徴とする請求項７に記載のシフトレジスタ。
  10. 　上記ディスチャージ回路は、
    　　一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含み、
    　上記リセット信号生成回路は、
    　　制御端子に上記第２クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第１リセットトランジスタと、
    　　一方の端子が上記第１リセットトランジスタの他方の導通端子に接続され、他方の導通端子が上記ディスチャージトランジスタの制御端子に接続される抵抗素子と、
    　　制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子が、上記抵抗素子の他方の導通端子及び上記ディスチャージトランジスタの制御端子にそれぞれ接続され、他方の導通端子が上記第２出力制御トランジスタに接続されるリセット分離トランジスタと、
    　　制御端子に上記入力信号が与えられ、一方の導通端子が、上記リセット分離トランジスタの他方の導通端子及び上記第２出力制御トランジスタの制御端子にそれぞれ接続され、他方の導通端子にオフ電圧が与えられる第２リセットトランジスタと、
    を含むことを特徴とする請求項７に記載のシフトレジスタ。
  11. 　上記単位回路に与えられる全オン制御信号がアクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路にオフ電圧を与え、
    　上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第１クロック信号とは位相が異なる第２クロック信号に基づいて、上記ディスチャージ回路にオン電圧を与えるリセット信号生成回路を含むことを特徴とする請求項１に記載のシフトレジスタ。
  12. 　一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第２出力制御トランジスタと、上記ディスチャージ回路及び上記第２出力制御トランジスタにそれぞれ、オン電圧またはオフ電圧を与えるリセット信号生成回路とを含み、
    　上記リセット信号生成回路は、
    　　上記単位回路に与えられる全オン制御信号がアクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオフ電圧を与え、
    　　上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第１クロック信号とは位相が異なる第２クロック信号に基づいて、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオン電圧を与えることを特徴とする請求項１に記載のシフトレジスタ。
  13. 　上記リセット信号生成回路は、さらに、
    　上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオフ電圧を与えることを特徴とする請求項１２に記載のシフトレジスタ。
  14. 　上記単位回路は、さらに、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子が上記第２出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる出力リセットトランジスタを含むことを特徴とする請求項７に記載のシフトレジスタ。
  15. 　上記単位回路は、さらに、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる第２ディスチャージトランジスタを含むことを特徴とする請求項１に記載のシフトレジスタ。
  16. 　上記第１出力制御トランジスタの上記制御端子と、上記第１出力制御トランジスタの上記他方の導通端子との間に容量が形成されていることを特徴とする請求項１に記載のシフトレジスタ。
  17. 　データ信号線及び走査信号線を備えた表示パネルを備えた表示装置であって、
    　請求項１～１６の何れか１項に記載のシフトレジスタを含み、上記走査信号線を順次選択する走査信号線駆動回路と、
    　上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
    　上記走査信号線駆動回路及び上記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、
    　上記電源回路をオンまたはオフしたとき、アクティブな全オン制御信号を上記走査信号線駆動回路に与えて、全ての走査信号線をアクティブにすることを特徴とする表示装置。
  18. 　上記データ信号線駆動回路は、請求項１～１６の何れか１項に記載のシフトレジスタを含み、
    　上記電源回路をオンまたはオフしたとき、上記アクティブな全オン制御信号を上記データ信号線駆動回路に与えて、全てのデータ信号線に同一の電圧を与えることを特徴とする請求項１７に記載の表示装置。
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